JP2013058661A - Solid-state imaging device and electronic apparatus - Google Patents
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Abstract
Description
本開示は、固体撮像素子および電子機器に関し、特に、画質の低下を抑制することができるようにした固体撮像素子および電子機器に関する。 The present disclosure relates to a solid-state imaging device and an electronic device, and more particularly, to a solid-state imaging device and an electronic device that can suppress a decrease in image quality.
一般的に、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。 In general, solid-state imaging devices such as CMOS (Complementary Metal Oxide Semiconductor) image sensors and CCDs (Charge Coupled Devices) are widely used for digital still cameras, digital video cameras, and the like.
例えば、CMOSイメージセンサに入射した入射光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換され、読み出される。 For example, incident light incident on a CMOS image sensor is photoelectrically converted in a PD (Photodiode) included in the pixel. Then, the charges generated in the PD are transferred to an FD (Floating Diffusion) via a transfer transistor, converted into a pixel signal having a level corresponding to the amount of received light, and read out.
従来、固体撮像素子では、複数の画素が配置されたセンサ部の周辺に、信号処理を行うロジック回路が配置される構成が採用されている。これに対し、近年、固体撮像装置の小型化が常に要求されていることより、複数の画素が配置されたセンサチップに、ロジック回路を有する信号処理チップを積層することでフットプリントを縮小する構造が検討されている。 2. Description of the Related Art Conventionally, a solid-state imaging device employs a configuration in which a logic circuit that performs signal processing is arranged around a sensor unit in which a plurality of pixels are arranged. On the other hand, in recent years, since the solid-state imaging device is always required to be downsized, the footprint is reduced by stacking a signal processing chip having a logic circuit on a sensor chip in which a plurality of pixels are arranged. Is being considered.
例えば、特許文献１には、センサチップに信号処理チップが積層された固体撮像素子が開示されており、特許文献２には、半製品状態のセンサチップと、半製品状態の信号処理チップとを電気的に接続して完成品状態にする技術が開示されている。
For example,
ところで、センサチップに信号処理チップを積層する構造の固体撮像素子では、ロジック回路が有するトランジスタが、センサチップの画素に対して上下方向に配置される構成になる。このような構成において、ロジック回路が有するトランジスタにおけるホットキャリア（トランジスタの内部における電界の増大によってエネルギーを得たキャリア（電子あるいは正孔））による発光が悪影響を及ぼすことが懸念されている。つまり、ホットキャリアによる発光が、センサチップの画素において検出されると、画像にノイズとして現れ、画質が低下する恐れがあった。 By the way, in a solid-state imaging device having a structure in which a signal processing chip is stacked on a sensor chip, the transistors included in the logic circuit are arranged in the vertical direction with respect to the pixels of the sensor chip. In such a structure, there is a concern that light emission due to hot carriers in the transistor included in the logic circuit (carriers (electrons or holes) that gain energy by increasing the electric field inside the transistor) may have an adverse effect. That is, when light emission by hot carriers is detected in the pixels of the sensor chip, it may appear as noise in the image and the image quality may be degraded.
本開示は、このような状況に鑑みてなされたものであり、画質の低下を抑制することができるようにするものである。 This indication is made in view of such a situation, and makes it possible to control degradation of image quality.
本開示の一側面の固体撮像素子は、複数の光電変換素子が配置された受光層を有するセンサチップと、前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層とを備え、前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する。 A solid-state imaging device according to one aspect of the present disclosure includes a sensor chip having a light receiving layer in which a plurality of photoelectric conversion elements are arranged, and a circuit in which a logic circuit is stacked to drive the sensor chip. A signal processing chip having a layer and a wiring layer disposed between the light receiving layer and the circuit layer and having wiring for transmitting and receiving signals, and in the region where the wiring is not formed in the wiring layer, A light shielding film having light shielding properties is provided.
本開示の一側面の電子機器は、複数の光電変換素子が配置された受光層を有するセンサチップと、前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層とを有し、前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する固体撮像素子を備える。 An electronic apparatus according to an aspect of the present disclosure includes a sensor chip having a light receiving layer in which a plurality of photoelectric conversion elements are arranged, and a circuit layer formed on the sensor chip and formed with a logic circuit for driving the sensor chip A signal processing chip having a wiring layer that is disposed between the light receiving layer and the circuit layer and has a wiring for transmitting and receiving signals, and in the region where the wiring is not formed in the wiring layer, A solid-state imaging device having a light-shielding film having light-shielding properties is provided.
本開示の一側面においては、複数の光電変換素子が配置された受光層を有するセンサチップと、センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップとが積層されて、受光層と回路層との間に、信号の送受信を行う配線を有する配線層が配置されており、配線層において配線が形成されていない領域に、遮光性を備えた遮光膜が配設される。 In one aspect of the present disclosure, a sensor chip having a light receiving layer in which a plurality of photoelectric conversion elements are arranged and a signal processing chip having a circuit layer in which a logic circuit for driving the sensor chip is formed are stacked. A wiring layer having wiring for transmitting and receiving signals is disposed between the light receiving layer and the circuit layer, and a light shielding film having light shielding properties is disposed in a region where no wiring is formed in the wiring layer. The
本開示の一側面によれば、画質の低下を抑制することができる。 According to one aspect of the present disclosure, it is possible to suppress deterioration in image quality.
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。 Hereinafter, specific embodiments to which the present technology is applied will be described in detail with reference to the drawings.
図１は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。 FIG. 1 is a block diagram showing a configuration example of an embodiment of an image sensor to which the present invention is applied.
図１に示すように、積層型撮像素子１１はCMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、駆動制御部１７を備えて構成される。
As shown in FIG. 1, the
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
The
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。
The
カラム処理部１４は、それぞれの画素１２から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
The
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
The
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
The pixel data is supplied from the
駆動制御部１７は、積層型撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
The
このように積層型撮像素子１１は構成されており、画素アレイ部１２が形成されたセンサチップと、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７が形成された信号処理チップとが積層されて構成されている。
Thus, the
図２は、積層型撮像素子１１の構成例を示す断面図である。図２には、アレイ状に配置される複数の画素２１のうちの、隣接する３つの画素２１Ａ乃至２１Ｃ近辺の断面が示されている。
FIG. 2 is a cross-sectional view illustrating a configuration example of the
図２に示すように、積層型撮像素子１１は、センサチップ３１と信号処理チップ３２とが接着層３３により接着されて構成されている。
As shown in FIG. 2, the
センサチップ３１は、図２の上側から順に、OCL（On Chip Lens）層４１、半導体基板４２、および配線層４３が積層されて構成される。なお、固体撮像素子２１は、センサチップ３１の半導体基板４２に対して配線層４３が設けられる半導体基板４２の表面とは反対側を向く裏面（図２の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。
The
OCL層４１では、複数の小型のレンズ４４が画素２１ごと配置されており、図２には、画素２１Ａ乃至２１Ｃに対応して配置された３つのレンズ４４Ａ乃至４４Ｃが示されている。
In the OCL
半導体基板４２では、例えば、Ｐ型のシリコン層（Ｐウェル）４５の内部に、光電変換素子である複数のＰＤ４６が画素２１ごと配置されており、図２には、画素２１Ａ乃至２１Ｃに対応して配置された３つのＰＤ４６Ａ乃至４６Ｃが示されている。半導体基板４２は、積層型撮像素子１１に照射される入射光を受光する受光層であり、ＰＤ４６Ａ乃至４６Ｃが、レンズ４４Ａ乃至４４Ｃにより集光された入射光を受光して光電変換を行い、それぞれにおいて発生した電荷を蓄積する。
In the
配線層４３は、半導体基板４２に形成されているＰＤ４６の電荷の読み出しなどを行う配線４７が層間絶縁膜４８に埋め込まれて構成されており、図２の例では、配線４７−１が配設される層と、配線４７−２が配設される層とが形成される２層構造とされている。
The
信号処理チップ３２は、図２の上側から順に、配線層５１、および半導体基板５２が積層されて構成される。信号処理チップ３２には、センサチップ３１を駆動するためのロジック回路（例えば、図１の垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７）やメモリなどが形成される。
The
配線層５１は、例えば、複数の配線５３が層間絶縁膜５４に埋め込まれて構成されており、図２の例では、配線５３−１が配設される層、配線５３−２が配設される層、および配線５３−３が形成される３層構造とされている。配線５３は、例えば、センサチップ３１および信号処理チップ３２の間での信号の送受信や、信号処理チップ３２が有するロジック回路の間での信号の送受信などを行う。
For example, the
半導体基板５２には、信号処理チップ３２が有するロジック回路を構成する複数のトランジスタ５５が形成される回路層であり、図２の例では、１つのトランジスタ５５だけが示されており、他のトランジスタ５５の図示は省略されている。
The
図２に示すように、トランジスタ５５のゲート電極５６は、半導体基板５２に積層するように、即ち、配線層５１側に突出するように形成されており、ゲート電極５６と配線５３−３とがコンタクト部５７により接続されている。
As shown in FIG. 2, the
そして、積層型撮像素子１１では、ＰＤ４６が形成される半導体基板４２と、トランジスタ５５が形成される半導体基板５２との間に、遮光膜５８が配設される。例えば、遮光膜５８は、配線層５１において、配線５３が形成されていない領域に、配線５３と同じ材料を利用して、配線５３が形成される層と同一の深さに（即ち、配線５３と同一の平面を形成するように）配設されている。
In the
図２の例では、配線５３−１と同じ層に配設される遮光膜５８ａ−１および５８ｂ−１と、配線５３−２と同じ層に配設される遮光膜５８−２とが配設された２層構造の構成が示されている。配線５３および遮光膜５８の材料には、例えば、アルミニウム（厚み：600ｎｍ）が用いられ、バリアメタルとして、TiN（30ｎｍ）/Ti（６０ｎｍ）が用いられる。
In the example of FIG. 2,
つまり、遮光膜５８は、配線５３を形成する工程において、配線５３と同時に形成することができ、遮光膜５８を形成するために新たな工程を追加する必要がない。即ち、遮光膜５８は、新たに遮光層を追加するのではなく、配線５３を利用して設けられる。また、配線５３は、センサチップ３１のＰＤ４６や、信号処理チップ３２のロジック回路などに接続されているが、遮光膜５８は、それらから独立して（配線５３のパターンとは別のダミーパターンとして）形成される。
That is, the
このような遮光膜５８を設けることにより、積層型撮像素子１１では、トランジスタ５５のホットキャリアによる発光（図２の白抜きの矢印）を、遮光膜５８において遮光することができ、この発光がＰＤ４６に悪影響を及ぼすことを抑制することができる。
By providing such a
ここで、図３を参照して、トランジスタ５５のホットキャリアによる発光がＰＤ４６に悪影響を及ぼすことについて説明する。図３には、遮光膜５８が形成されていない従来の構成例の積層型撮像素子１１’が示されている。このような構成において、トランジスタ５５のホットキャリアによる発光を、図３に示されている白抜きの矢印のように、例えば、ＰＤ４６Ｃが受光することがあった。これにより、ＰＤ４６Ｃから出力される画素信号には、レンズ４４Ｃにより集光された入射光の光量に、トランジスタ５５のホットキャリアによる発光を受光した光量が加算されることになり、その発光がノイズとして画像に表れるという悪影響があった。
Here, with reference to FIG. 3, it will be described that light emission by hot carriers of the
これに対し、図２に示すように、積層型撮像素子１１では、遮光膜５８がトランジスタ５５のホットキャリアによる発光が伝搬することを遮断でき、この発光による悪影響を抑制することができるので、画質の低下を防止することができる。
On the other hand, as shown in FIG. 2, in the
なお、遮光膜５８は、ＰＤ４６が形成される半導体基板４２と、トランジスタ５５が形成される半導体基板５２との間に配置されていればよく、配線層５１ではなく配線層４３だけに形成したり、配線層５１および配線層４３の両方に形成したりしてもよい。
The
ここで、配線層５１に形成される配線５３は、一般的に、リソグラフィ、ドライエッチング、またはＣＭＰ（Chemical Mechanical Polishing）などの加工条件によって規定されるデザインルールを厳守してレイアウトされる。このため、配線層５１を利用して遮光膜５８を形成する場合、光の遮断のみを目的として遮光膜５８をレイアウトとすることはできず、このレイアウトルールに従い、かつ、効率的に光を遮断することができるように遮光膜５８をレイアウトする必要がある。
Here, the
例えば、図４には、配線５３の配線幅および最小の配線間隔（その配線幅で最小とすることができる配線５３どうしの間隔）についてのデザインルールの一例が示されている。
For example, FIG. 4 shows an example of a design rule for the wiring width of the
図４に示すように、配線５３のデザインルールは、配線５３の配線幅が1.6μｍ以下である場合、配線５３の最小の配線間隔は0.4μｍに設定される。また、配線５３の配線幅が1.6μｍより大きく、かつ、4.6μｍ以下である場合、配線５３の最小の配線間隔は0.5μｍに設定され、配線５３の配線幅が4.6μｍより大きく、かつ、6.0μｍ以下である場合、配線５３の最小の配線間隔は0.8μｍに設定される。また、配線５３の配線幅が6.0μｍより大きく、かつ、10.0μｍ以下である場合、配線５３の最小の配線間隔は1.5μｍに設定され、配線５３の配線幅が10.0μｍより大きい場合、配線５３の最小の配線間隔は3.0μｍに設定される。
As shown in FIG. 4, according to the design rule of the
このようなデザインルールに従って、配線５３の層を利用して正方形の遮光膜５８をレイアウトする場合、遮光膜５８の幅と、遮光膜５８の最小間隔（その幅で最小とすることができる遮光膜５８どうしの間隔）とは、図５に示すような関係となる。
When the square
図５では、横軸が遮光膜５８の幅（Island Width）を示し、縦軸が遮光膜５８の最小間隔（Min Space）を示している。
In FIG. 5, the horizontal axis indicates the width (Island Width) of the
図５に示すように、遮光膜５８の幅および最小間隔の関係は、図４に示したデザインルールに従って、遮光膜５８の幅が大きくなるのに応じて、遮光膜５８の最小間隔が段階的に大きくなる。そこで、遮光膜５８が配置される層の全体の面積に対する遮光膜５８により遮光される面積の比率をデューティ比とすると、遮光膜５８の最小間隔ごとに、その最小間隔において遮光膜５８の幅が最大となるポイントで、デューティ比が最大になる。
As shown in FIG. 5, the relationship between the width and the minimum distance of the
例えば、遮光膜５８の最小間隔が0.4μｍである場合には、遮光膜５８の幅が1.6μｍとなるポイントＰ１においてデューティ比が最大になる。また、遮光膜５８の最小間隔が0.5μｍである場合には、遮光膜５８の幅が4.6μｍとなるポイントＰ２においてデューティ比が最大になる。同様に、遮光膜５８の最小間隔が0.8μｍである場合には、遮光膜５８の幅が6.0μｍとなるポイントＰ３において、遮光膜５８の最小間隔が1.5μｍである場合、遮光膜５８の幅が10.0μｍとなるポイントＰ４において、デューティ比がそれぞれ最大になる。
For example, when the minimum interval between the
積層型撮像素子１１では、遮光膜５８の幅および最小間隔の関係が、デューティ比が最大になるように遮光膜５８が形成され、図６には、デューティ比が最大になるように形成された遮光膜５８のレイアウトが示されている。
In the
図６Ａには、最小間隔および幅をそれぞれ0.4μｍおよび1.6μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は６４％になる。図６Ｂには、最小間隔および幅をそれぞれ0.5μｍおよび4.6μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は８１％になる。
FIG. 6A shows a
図６Ｃには、最小間隔および幅をそれぞれ0.8μｍおよび6.0μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は７８％になる。図６Ｄには、最小間隔および幅をそれぞれ1.5μｍおよび10.0μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は７６％になる。
FIG. 6C shows a
図７には、図６に示したそれぞれのレイアウトでの遮光能力が示されている。なお、遮光能力は、遮光膜５８が１層で配置されたときに、遮光膜５８の層に対して垂直に540ｎｍの光を照射した場合における透過率として定義した。即ち、透過率が低いほど、遮光能力が高いと言うことができる。
FIG. 7 shows the light shielding ability in each layout shown in FIG. The light shielding ability was defined as the transmittance when light of 540 nm was irradiated perpendicularly to the layer of the
図７に示すように、最小間隔および幅をそれぞれ0.5μｍおよび4.6μｍとして遮光膜５８をレイアウトした場合に、遮光能力が最も高くなるという結果が得られた。例えば、図６に示したように、このレイアウトでのデューティ比が最も高い値であったことや、遮光膜５８の最小間隔が、透過率を求める際に用いられた光の波長と同等以下であったことなどから、このような結果が得られたと想定される。
As shown in FIG. 7, when the
また、遮光膜５８の最小間隔が最も小さくなる場合に、つまり、遮光膜５８の最小間隔が0.4μｍである場合に、遮光能力が最も低くなることより、遮光膜５８の最小間隔を単に狭めただけでは遮光能力を高めることができないという結果であった。つまり、図６に示したように、最小間隔および幅をそれぞれ0.4μｍおよび1.6μｍとして遮光膜５８をレイアウトした場合には、デューティ比が最も低い値であったことから、遮光能力が低くなるものと想定される。
Further, when the minimum distance between the
このように、積層型撮像素子１１では、遮光膜５８の最小間隔を、遮光の対象となる光の波長以下となる0.5μｍとし、その間隔でデザインルールに従って最大の幅となる4.6μｍとするレイアウトを採用することにより、遮光能力を最も高くすることができる。
Thus, in the
ところで、遮光膜５８の最小間隔および幅が同一であっても、遮光膜５８を平面的に配置するとき、複数のパターンで遮光膜５８をレイアウトすることができる。
By the way, even if the minimum interval and the width of the
例えば、図８には、２通りのパターンで遮光膜５８をレイアウトした例が示されている。
For example, FIG. 8 shows an example in which the
図８Ａには、列方向および行方向に、１列に並ぶように遮光膜５８が配置されたレイアウトが示されている。図８Ｂには、行方向には１列に並び、列方向には１行ごとに遮光膜５８の配置周期の半周期でズラされて遮光膜５８が配置されたレイアウトが示されている。
FIG. 8A shows a layout in which the
また、図８に示す２通りのレイアウトでの遮光能力を、図７を参照して説明したのと同様に求めると、図８Ａに示すレイアウトでの遮光能力は9.0％であり、図８Ｂに示すレイアウトでの遮光能力は8.9％であった。即ち、遮光膜５８の最小間隔および幅が同一であれば、異なるレイアウトであっても、遮光能力は略同一であるという結果が得られた。
Further, when the light shielding ability in the two layouts shown in FIG. 8 is obtained in the same manner as described with reference to FIG. 7, the light shielding ability in the layout shown in FIG. 8A is 9.0%, which is shown in FIG. 8B. The light shielding ability in the layout was 8.9%. That is, as long as the minimum distance and width of the
このように、図４に示したデザインルールに従ってレイアウトされた矩形形状の遮光膜５８を、配線層５１に形成することにより、トランジスタ５５のホットキャリアによる発光の影響を１０％以下に減少させることができる。
As described above, by forming the rectangular
次に、図９を参照して、遮光膜５８を２層構造にした構成例について説明する。
Next, a configuration example in which the
遮光膜５８を２層構造にする場合には、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが異なることによって遮光能力が異なるものとなる。
When the light-shielding
図９Ａには、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが、遮光膜５８の配置周期の半分とした２層構造のレイアウト（半周期ズラしパターン）が示されている。また、図９Ｂには、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが生じない、即ち、遮光膜５８−１および５８−２で配置周期を一致させた２層構造でのレイアウトパターン（同一周期パターン）が示されている。 FIG. 9A shows a layout of a two-layer structure in which the displacement of the arrangement of the first light shielding film 58-1 and the second light shielding film 58-2 is half of the arrangement period of the light shielding film 58 (half period deviation). Pattern). In FIG. 9B, there is no misalignment between the first light shielding film 58-1 and the second light shielding film 58-2, that is, the arrangement period of the light shielding films 58-1 and 58-2 is changed. A layout pattern (same periodic pattern) in a matched two-layer structure is shown.
このような２層構造のレイアウトで、遮光膜５８−１および遮光膜５８−２の最小間隔および幅をそれぞれ0.5μｍおよび4.6μｍとし、遮光膜５８−１および遮光膜５８−２の間隔を800ｎｍとし、上述の遮光膜５８と同一の材料および厚みとしたときの遮光能力を求めた結果を、図１０に示す。
With such a two-layer layout, the minimum distance and width of the light shielding film 58-1 and the light shielding film 58-2 are 0.5 μm and 4.6 μm, respectively, and the distance between the light shielding film 58-1 and the light shielding film 58-2 is 800 nm. FIG. 10 shows the result of obtaining the light shielding ability when the same material and thickness as the above-described
図１０には、半周期ズラしパターンのときの遮光能力と、同一周期パターンのときの遮光能力とを算出した結果が示されている。 FIG. 10 shows the result of calculating the light shielding ability when the half-period shift pattern is used and the light shielding ability when the same period pattern is used.
図１０に示すように、半周期ズラしパターンで遮光膜５８をレイアウトしたときの遮光能力が0.6％となり、同一周期パターンで遮光膜５８をレイアウトしたときの遮光能力が３％となる結果が得られた。即ち、半周期ズラしパターンの方が、同一周期パターンよりも遮光能力が高くなる結果が得られた。
As shown in FIG. 10, the light shielding ability when the
このことより、図２に示すように、遮光膜５８−１と遮光膜５８−２との２層構造にする場合には、それぞれ上下の層で遮光膜５８の配置周期を一致させない方が好ましい。なお、遮光膜５８−１と遮光膜５８−２との配置のズレが、遮光膜５８の配置周期の半分としたレイアウトが最も遮光能力が高くなるが、例えば、遮光膜５８の配置周期の１／３としたレイアウトとしてもよい。
Accordingly, as shown in FIG. 2, when the light shielding film 58-1 and the light shielding film 58-2 are formed in a two-layer structure, it is preferable that the arrangement periods of the
例えば、図１１には、遮光膜５８−１と遮光膜５８−２との２層構造にする場合に、それぞれ上下の層で遮光膜５８の配置周期をズラしたズラし量と、遮光能力との関係が示されている。
For example, in FIG. 11, when the two-layer structure of the light shielding film 58-1 and the light shielding film 58-2 is used, the amount of displacement, the light shielding ability, and the displacement period of the
図１１に示すように、ズラし量が０°のときの遮光能力（３％）が最も低い値となり、ズラし量が180°のときの遮光能力（0.6％）が最も高い値となる。その中でも、例えば、ズラし量が140°以上であれば、ある程度以上（例えば、ズラし量が180°のときの遮光能力の９割以上）の遮光能力を得ることができる。このことより、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが、遮光膜５８の配置の周期の140°以上となるような２層構造でのレイアウトパターンを採用することが好ましい。
As shown in FIG. 11, the light shielding ability (3%) is the lowest value when the displacement amount is 0 °, and the light shielding ability (0.6%) is the highest value when the displacement amount is 180 °. Among them, for example, if the amount of displacement is 140 ° or more, a light shielding ability of a certain degree or more (for example, 90% or more of the light shielding ability when the amount of displacement is 180 °) can be obtained. As a result, in the two-layer structure in which the displacement of the arrangement of the first light shielding film 58-1 and the second light shielding film 58-2 is 140 ° or more of the arrangement period of the
なお、このズラし量と遮光能力との関係は、遮光膜５８−１と遮光膜５８−２との間隔（上下方向の配線間隔）に応じて適宜設定することができる。 The relationship between the amount of displacement and the light shielding ability can be set as appropriate according to the interval between the light shielding film 58-1 and the light shielding film 58-2 (wiring interval in the vertical direction).
次に、図１２を参照して、ライン形状を採用した遮光膜５８のレイアウトについて説明する。
Next, the layout of the
また、例えば、遮光膜５８の形状としては、上述したような矩形形状の他、例えば、ライン形状を採用することができる。
For example, as the shape of the
図１２には、ライン形状の遮光膜５８がレイアウトされた平面図および断面図が示されている。
FIG. 12 shows a plan view and a cross-sectional view in which the line-shaped
ライン形状の遮光膜５８も、上述のデザインルールに従ってレイアウトされる。図１２の例では、最小間隔および幅がそれぞれ0.4μｍおよび1.6μｍとして、0.8μｍの間隔で２層構造とされた遮光膜５８−１および遮光膜５８−２のレイアウトが示されている。また、遮光膜５８−１と遮光膜５８−２との配置のズレが、遮光膜５８の配置周期の半分とされている。
The line-shaped
このように、ライン形状の遮光膜５８を採用することで、遮光膜５８と配線５３とを共用することができ、設計の自由度を向上させることができる。
Thus, by using the line-shaped
図１３には、図１２のレイアウトでの遮光能力を、図７を参照して説明したのと同様に求めた結果が示されている。 FIG. 13 shows the result of obtaining the light shielding ability in the layout of FIG. 12 in the same manner as described with reference to FIG.
図１３に示すように、２層構造でライン形状の遮光膜５８−１および遮光膜５８−２をレイアウトした場合の遮光能力は、0.5％であった。また、１層構造でライン形状の遮光膜５８をレイアウトした場合の遮光能力は、14％であった。
As shown in FIG. 13, the light shielding ability in the case of laying out the light shielding film 58-1 and the light shielding film 58-2 having a two-layer structure and a line shape was 0.5%. Further, when the line-shaped
つまり、ライン形状の遮光膜５８を採用したとき、１層構造よりも２層構造とすることにより、遮光能力を大幅に向上させることができる。また、図１２に示したレイアウトでのデューティ比は80％となり、図９に示したレイアウトでのデューティ比よりも小さい値となっているが、２層構造とすることで、大きな遮光効果を得ることができる。
That is, when the line-shaped
次に、図１４を参照して、１層目の遮光膜５８−１で空間となっている箇所のみ、２層目の遮光膜５８−２を配設したレイアウトについて説明する。なお、図１４では、１層目を遮光膜５８としているが、例えば、１層目において、配線５３どうしの空間、または、配線５３と遮光膜５８−１との空間となっている箇所に、２層目の遮光膜５８−２を配置しても同様である。
Next, with reference to FIG. 14, a layout in which the second light shielding film 58-2 is provided only in a space in the first light shielding film 58-1 will be described. In FIG. 14, the first layer is the
図１４に示すように、１層目の遮光膜５８−１で空間となっている箇所のみ、２層目の遮光膜５８−２を配設するレイアウトによっても、遮光能力を向上させることができる。なお、このようなレイアウトでは、２層目の遮光膜５８−２の密度が低いことにより遮光能力が低下することが懸念される。 As shown in FIG. 14, the light shielding ability can be improved also by the layout in which the second light shielding film 58-2 is provided only in a space in the first light shielding film 58-1. . In such a layout, there is a concern that the light shielding ability may be reduced due to the low density of the second light shielding film 58-2.
そこで、遮光膜５８−１および遮光膜５８−２を平面的に見たときに重なり合う幅をパラメータとして、遮光能力を求めた結果を図１５に示す。なお、遮光能力は、図１４に示すように、重なり幅を０〜1.0μｍとし、１層目と２層目の間隔を0.4および0.8μｍとして求めた結果である。 Therefore, FIG. 15 shows the result of obtaining the light shielding ability using the overlapping width when the light shielding film 58-1 and the light shielding film 58-2 are viewed in a plane as a parameter. As shown in FIG. 14, the light shielding ability is a result obtained by setting the overlap width to 0 to 1.0 μm and the distance between the first layer and the second layer to 0.4 and 0.8 μm.
図１５は、横軸が重なり幅を示し、縦軸が遮光能力を示している。 In FIG. 15, the horizontal axis indicates the overlap width, and the vertical axis indicates the light shielding ability.
図１１に示すように、１層目と２層目の間隔が0.4μｍであるとき、重なり幅が0.4μｍ以上であれば遮光能力が飽和する（重なり幅が1μｍのときの遮光能力と略同一となる）という結果が得られた。また、１層目と２層目の間隔が0.8μｍであるとき、重なり幅が0.8μｍ以上であれば遮光能力が飽和するという結果が得られた。つまり、重なり幅が、１層目と２層目の間隔と略同等以上になれば、重なり幅を、それ以上広げても遮光能力に大きな変化は見られないという結果が得られた。 As shown in FIG. 11, when the distance between the first layer and the second layer is 0.4 μm, the light shielding ability is saturated if the overlap width is 0.4 μm or more (substantially the same as the light shielding ability when the overlap width is 1 μm). Result). In addition, when the distance between the first layer and the second layer is 0.8 μm, the light shielding ability is saturated if the overlap width is 0.8 μm or more. In other words, when the overlap width is substantially equal to or greater than the distance between the first layer and the second layer, the result is that even if the overlap width is increased further, no significant change in the light shielding ability is observed.
このことより、積層型撮像素子１１では、遮光膜５８−２の重なり幅を１層目と２層目の間隔と略同等とされる。つまり、２層目の遮光膜５８−２の幅を、１層目の遮光膜５８−１どうしの間隔に、１層目と２層目の間隔の２倍の値を加算すると規定することで、十分な遮光能力を得ることができる。
Thus, in the
次に、図１６を参照して、配線層５１の平面的な構成について説明する。
Next, a planar configuration of the
図１６の例では、配線層５１に配設される配線５３が設けられない空間を埋めるように、矩形形状の遮光膜５８が配設されており、デザインルールに従ったレイアウトにより、配線５３と遮光膜５８とが共存している。このとき、遮光膜５８は、配線５３が配設されるパターンに応じて、配線５３どうしの間において、遮光能力が最も高くなるように、幅および最小間隔が設定される。これにより、配線層５１を透過する透過光を最小限に抑制することができる。
In the example of FIG. 16, a rectangular
なお、配線層５１に配設される配線５３が設けられない空間を埋めるように、ライン形状の遮光膜５８が配設されてもよい。
A line-shaped
また、本技術は、例えば、検出の対象となる光以外のノイズとなる光が、所定の決まった場所から発光するような固体撮像素子に適用することができ、上述したホットキャリアによる発光を遮光するのに限られず、広範囲に適用することができる。 In addition, the present technology can be applied to, for example, a solid-state imaging device in which light that becomes noise other than light to be detected emits light from a predetermined place, and blocks light emission by the hot carrier described above. However, the present invention can be applied to a wide range.
また、上述したような構成の積層型撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
In addition, the
図１７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。 FIG. 17 is a block diagram illustrating a configuration example of an imaging device mounted on an electronic device.
図１７に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
As shown in FIG. 17, the
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
The
撮像素子１０３としては、上述したような構成の積層型撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
As the
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
The
このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような構成の積層型撮像素子１１を適用することにより、ホットキャリアによる発光の悪影響を抑制したノイズの少ない、より良好な画質の画像を得ることができる。
In the
また、本技術における積層型撮像素子１１は、裏面照射型のCMOS型固体撮像素子の他、表面照射型のCMOS型固体撮像素子やCCD型固体撮像素子などに採用することができる。
In addition, the
なお、本技術は以下のような構成も取ることができる。
（１）
複数の光電変換素子が配置された受光層を有するセンサチップと、
前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、
前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層と
を備え、
前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する
固体撮像素子。
（２）
前記遮光膜は、前記配線を配置する規則に従って、前記配線と同一の平面に前記配線と同一の材料で形成される
上記（１）に記載の固体撮像素子。
（３）
前記遮光膜は、前記配線を配置する規則に従った幅および間隔で配置され、前記遮光膜が配置される領域の全体の面積に対する前記遮光膜の面積の比率が最大となるように形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記遮光膜は、前記センサチップが有する光電変換素子、および、前記信号処理チップが有するロジック回路とは独立して形成される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記遮光膜は、他の前記遮光膜との間に所定の間隔を有した矩形形状またはライン形状で形成される
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記配線層において前記遮光膜が複数層で形成される
上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記遮光膜は、所定の幅および間隔となるように周期的に配置され、ある層の前記遮光膜の配置周期と、他の層の前記遮光膜の配置周期とがズラされるように形成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記遮光膜は、平面的に見たときに、ある層の前記遮光膜と他の層の前記遮光膜とが重なり合う幅が、前記層の間の間隔と略同等である
上記（１）から（７）までのいずれかに記載の固体撮像素子。
In addition, this technique can also take the following structures.
(1)
A sensor chip having a light receiving layer in which a plurality of photoelectric conversion elements are disposed;
A signal processing chip having a circuit layer formed on the sensor chip and formed with a logic circuit for driving the sensor chip;
A wiring layer disposed between the light receiving layer and the circuit layer and having wiring for transmitting and receiving signals;
A solid-state imaging device, wherein a light-shielding film having a light-shielding property is disposed in a region where the wiring is not formed in the wiring layer.
(2)
The solid-state imaging device according to (1), wherein the light shielding film is formed of the same material as the wiring on the same plane as the wiring according to a rule for arranging the wiring.
(3)
The light shielding film is arranged with a width and an interval according to a rule for arranging the wiring, and is formed so that the ratio of the area of the light shielding film to the entire area of the region where the light shielding film is arranged is maximized. The solid-state image sensor as described in said (1) or (2).
(4)
The solid-state imaging device according to any one of (1) to (3), wherein the light shielding film is formed independently of a photoelectric conversion element included in the sensor chip and a logic circuit included in the signal processing chip. .
(5)
The solid-state imaging device according to any one of (1) to (4), wherein the light-shielding film is formed in a rectangular shape or a line shape having a predetermined interval between the other light-shielding films.
(6)
The solid-state imaging device according to any one of (1) to (5), wherein the light shielding film is formed of a plurality of layers in the wiring layer.
(7)
The light shielding film is periodically arranged to have a predetermined width and interval, and is formed such that the arrangement period of the light shielding film in one layer and the arrangement period of the light shielding film in another layer are shifted. The solid-state imaging device according to any one of (1) to (6).
(8)
When the light shielding film is viewed in plan, the width where the light shielding film of one layer overlaps the light shielding film of another layer is substantially equal to the interval between the layers. The solid-state imaging device according to any one of 7).
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。 Note that the present embodiment is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present disclosure.
１１ 積層型撮像素子， １２ 画素アレイ部， １３ 垂直駆動部， １４ カラム処理部， １５ 水平駆動部， １６ 出力部， １７ 駆動制御部， ２１ 画素， ２２ 水平信号線， ２３ 垂直信号線， ３１ センサチップ， ３２ 信号処理チップ， ３３ 接着層， ４１ OCL層， ４２ 半導体基板， ４３ 配線層， ４４ レンズ， ４５ シリコン層， ４６ ＰＤ， ４７ 配線， ４８ 層間絶縁膜， ５１ 配線層， ５２ 半導体基板， ５３ 配線， ５４ 層間絶縁膜， ５５ トランジスタ， ５６ ゲート電極， ５７ コンタクト部， ５８ 遮光膜
DESCRIPTION OF
Claims (9)
前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、
前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層と
を備え、
前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する
固体撮像素子。 A sensor chip having a light receiving layer in which a plurality of photoelectric conversion elements are disposed;
A signal processing chip having a circuit layer formed on the sensor chip and formed with a logic circuit for driving the sensor chip;
A wiring layer disposed between the light receiving layer and the circuit layer and having wiring for transmitting and receiving signals;
A solid-state imaging device, wherein a light-shielding film having a light-shielding property is disposed in a region where the wiring is not formed in the wiring layer.
請求項１に記載の固体撮像素子。 The solid-state imaging device according to claim 1, wherein the light shielding film is formed of the same material as the wiring on the same plane as the wiring according to a rule for arranging the wiring.
請求項２に記載の固体撮像素子。 The light shielding film is arranged with a width and an interval according to a rule for arranging the wiring, and is formed so that the ratio of the area of the light shielding film to the entire area of the region where the light shielding film is arranged is maximized. The solid-state imaging device according to claim 2.
請求項１に記載の固体撮像素子。 The solid-state imaging device according to claim 1, wherein the light shielding film is formed independently of a photoelectric conversion element included in the sensor chip and a logic circuit included in the signal processing chip.
請求項１に記載の固体撮像素子。 The solid-state imaging device according to claim 1, wherein the light shielding film is formed in a rectangular shape or a line shape having a predetermined interval between the other light shielding films.
請求項１に記載の固体撮像素子。 The solid-state imaging device according to claim 1, wherein the light shielding film is formed of a plurality of layers in the wiring layer.
請求項１に記載の固体撮像素子。 The light shielding film is periodically arranged to have a predetermined width and interval, and is formed such that the arrangement period of the light shielding film in one layer and the arrangement period of the light shielding film in another layer are shifted. The solid-state imaging device according to claim 1.
請求項１に記載の固体撮像素子。 The width of the light-shielding film overlapping the light-shielding film of one layer and the light-shielding film of another layer when viewed in a plane is substantially equal to an interval between the layers. Solid-state image sensor.
前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、
前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層と
を有し、
前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する
を備える固体撮像素子を備える電子機器。 A sensor chip having a light receiving layer in which a plurality of photoelectric conversion elements are disposed;
A signal processing chip having a circuit layer formed on the sensor chip and formed with a logic circuit for driving the sensor chip;
A wiring layer disposed between the light receiving layer and the circuit layer and having wiring for transmitting and receiving signals;
An electronic apparatus comprising a solid-state imaging device comprising: a light shielding film having a light shielding property is disposed in a region where the wiring is not formed in the wiring layer.
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