JP2013055274A - Semiconductor device and manufacturing method therefor - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To achieve a gate structure capable of stabilizing an interface to a semiconductor substrate of a titanium oxide film which is a higher-k material and accommodating further microfabrication.SOLUTION: A semiconductor device includes a gate insulation film formed on a semiconductor substrate 1 and a gate electrode formed on the gate insulation film. The gate insulation film is an insulation film 5 with a high dielectric constant which is mainly composed of anatase type titanium oxide. The gate electrode is composed of a conductive film including a first metal film 6 or a second metal film 8.

Description

本発明は、半導体装置及びその製造方法に関し、特に、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a gate insulating film made of a high dielectric constant material and a manufacturing method thereof.

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）の微細化が進められている。   2. Description of the Related Art In recent years, as semiconductor integrated circuit devices are highly integrated, highly functional, and speeded up, metal-insulator-semiconductor field effect transistors (MISFETs) have been miniaturized.

ところが、ＭＩＳＦＥＴの微細化に伴ってゲート絶縁膜の薄膜化を進めると、トンネル現象に起因するゲートリーク電流の増大、及びポリシリコンからなるゲート電極の空乏化の影響が顕著となる。このため、オン電流の確保、ひいてはＭＩＳＦＥＴの動作速度の維持及び向上が難しくなってきている。   However, when the gate insulating film is made thinner with the miniaturization of the MISFET, the effects of an increase in gate leakage current due to the tunnel phenomenon and depletion of the gate electrode made of polysilicon become remarkable. For this reason, it has become difficult to ensure the on-current and to maintain and improve the operating speed of the MISFET.

この問題を解決するために、ゲート絶縁膜として、従来から用いられているシリコン酸化（ＳｉＯ２）膜に代えて、より誘電率が高い絶縁膜（高誘電率絶縁膜：high-k膜）、例えばハフニウム酸化（ＨｆＯ２）膜等を用いること、さらに、ゲート電極材料として、従来から用いられているポリシリコンに代えて、金属含有材料を用いることが検討されている。このように、ゲート絶縁膜としてhigh-k膜を用いると共に、ゲート電極材料として金属含有材料を用いることにより、ゲート絶縁膜の物理的な膜厚を大きくしながら、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を低減することができる。その上、ゲート電極に金属を含有することにより、該ゲート電極の空乏化が抑制されて、反転層の厚さ（Ｔinv）を低減することができる。すなわち、ゲート絶縁膜の電気的な膜厚の薄膜化を進めることができる。ここで、酸化膜換算膜厚（ＥＯＴ）とは、酸化シリコンと異なる比誘電率を持つ誘電体膜の厚さを、酸化シリコンの比誘電率を用いて換算した値をいう。 In order to solve this problem, instead of the conventionally used silicon oxide (SiO 2 ) film as the gate insulating film, an insulating film having a higher dielectric constant (high dielectric constant insulating film: high-k film), For example, the use of a hafnium oxide (HfO 2 ) film or the like, and the use of a metal-containing material instead of the conventionally used polysilicon as the gate electrode material are being studied. As described above, the high-k film is used as the gate insulating film and the metal-containing material is used as the gate electrode material, so that the physical film thickness of the gate insulating film is increased and the equivalent oxide thickness (EOT: Equivalent Oxide Thickness) can be reduced. In addition, by containing metal in the gate electrode, depletion of the gate electrode is suppressed, and the thickness (Tinv) of the inversion layer can be reduced. That is, it is possible to reduce the thickness of the gate insulating film. Here, the equivalent oxide thickness (EOT) refers to a value obtained by converting the thickness of a dielectric film having a relative dielectric constant different from that of silicon oxide using the relative dielectric constant of silicon oxide.

S. J. Rhee他、Improved electrical and material characteristics of hafnium titanate multi-metal oxide n-MOSFETs with ultra-thin EOT (~8A) gate dielectric application, IEDM Tech. Dig. 、2004年、p.837-840.S. J. Rhee et al., Improved electrical and material characteristics of hafnium titanate multi-metal oxide n-MOSFETs with ultra-thin EOT (~ 8A) gate dielectric application, IEDM Tech.Dig., 2004, p.837-840. 門島勝他、ルチル型TiO2ケ゛ート絶縁膜、半導体集積回路シンホ゜シ゛ウム講演論文集 vol.60 p.17-22.Masaru Kadoshima et al., Rutile TiO2 Gate Insulator, Semiconductor Integrated Circuit Symposium Proceedings Vol.60 p.17-22. P. Packan他、High Performance 32nm Logic Technology Featuring 2nd Generation High-k + Metal Gate Transistors, IEDM Tech. Dig., 2009年, p.659-662.P. Packan et al., High Performance 32nm Logic Technology Featuring 2nd Generation High-k + Metal Gate Transistors, IEDM Tech.Dig., 2009, p.659-662.

ところで、high-k膜であるゲート絶縁膜（high-kゲート絶縁膜）とシリコン基板との間には、通常、主にシリコン酸化膜からなる界面層が形成される。この界面層の誘電率は、high-k膜と比べて低いため、界面層が形成されると、該界面層を含むゲート絶縁膜全体としての実効的な比誘電率が下がってしまう。このため、酸化膜換算膜厚（ＥＯＴ）を低減するという観点からは、界面層の厚さを極力抑える必要がある。他方、high-k材料はキャリアの散乱因子となるため、この界面層は、ゲート絶縁膜を構成するhigh-k材料をチャネルから隔てることによってキャリアの移動度を確保する働きを有している。   Incidentally, an interface layer mainly made of a silicon oxide film is usually formed between a gate insulating film (high-k gate insulating film) which is a high-k film and a silicon substrate. Since the dielectric constant of the interface layer is lower than that of the high-k film, when the interface layer is formed, the effective relative dielectric constant of the entire gate insulating film including the interface layer is lowered. For this reason, it is necessary to suppress the thickness of the interface layer as much as possible from the viewpoint of reducing the equivalent oxide thickness (EOT). On the other hand, since the high-k material becomes a carrier scattering factor, the interface layer has a function of ensuring the carrier mobility by separating the high-k material constituting the gate insulating film from the channel.

このように、ＥＯＴと移動度とは界面層を介してトレードオフの関係にあり、界面層の厚さ及び比誘電率の制御は、ＭＩＳＦＥＴの今後の微細化において極めて重要な課題となっている。   Thus, EOT and mobility are in a trade-off relationship through the interface layer, and the control of the thickness and relative dielectric constant of the interface layer is an extremely important issue in the future miniaturization of MISFETs. .

また、high-kゲート絶縁膜を用いた場合は、該high-kゲート絶縁膜とゲート電極との界面における反応に起因して、トランジスタ動作時の閾値電圧Ｖｔの絶対値が大きくなってしまうという問題がある。この問題の詳細は現在のところ明らかにはなっていないが、ゲート構造がソース／ドレインに対する活性化処理等の高温プロセスにさらされる結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数の値が変化してしまうということが報告されている。この現象は、フェルミ・レベル・ピニング現象と呼ばれている。さらに、トランジスタの閾値電圧Ｖｔは、ＰＭＩＳＦＥＴから見て、ＥＯＴの低減と共に増大する傾向がある。この問題の詳細も現在のところ明らかにはなっていないが、界面層の薄膜化により生じるダイポール等による実効仕事関数シフトと考えられ、特にＰＭＩＳＦＥＴにおいて良好な閾値電圧Ｖｔを得ることが難しくなっている。すなわち、ＥＯＴの低減は、閾値電圧Ｖｔに対してもトレードオフの関係にある。   In addition, when a high-k gate insulating film is used, the absolute value of the threshold voltage Vt during transistor operation increases due to a reaction at the interface between the high-k gate insulating film and the gate electrode. There's a problem. Although details of this problem are not clear at present, the gate electrode material and the gate insulating film material react as a result of the gate structure being exposed to a high temperature process such as activation treatment for the source / drain, It has been reported that the effective work function value of the gate electrode material changes. This phenomenon is called the Fermi level pinning phenomenon. Further, the threshold voltage Vt of the transistor tends to increase with a decrease in EOT as seen from the PMISFET. Although details of this problem have not been clarified at present, it is considered to be an effective work function shift due to a dipole or the like caused by thinning of the interface layer, and it is difficult to obtain a good threshold voltage Vt particularly in PMISFET. . That is, the reduction in EOT is in a trade-off relationship with the threshold voltage Vt.

現状、high-k膜材料としては、ハフニウム酸化（ＨｆＯ２）膜が最もよく用いられている。しかしながら、ゲートリーク電流が増大する等の他に、上述したように、移動度及び閾値電圧Ｖｔとのトレードオフの関係により、ＥＯＴに関しハフニウム酸化膜には薄膜化に限界が見えつつある。２２ｎｍノード以細では、１ｎｍ未満のＥＯＴが必要とされており、このままでは消費電力の増大や駆動力の低下が否めない。このような薄膜化の限界は、比誘電率（ｋ値）等の物性に起因する可能性があり、ハフニウム酸化（ＨｆＯ２）膜と比べて、さらにｋ値が高い、いわゆるhigher-k材料の開発が待たれている。 At present, a hafnium oxide (HfO 2 ) film is most often used as a high-k film material. However, in addition to an increase in the gate leakage current and the like, as described above, due to the trade-off relationship between the mobility and the threshold voltage Vt, there is a limit in reducing the thickness of the hafnium oxide film with respect to EOT. Below 22 nm node, EOT of less than 1 nm is required, and as it is, increase in power consumption and decrease in driving force cannot be denied. Such a limit of thinning may be attributed to physical properties such as relative dielectric constant (k value), and is higher than that of a hafnium oxide (HfO 2 ) film, which is higher than a so-called higher-k material. Development is awaited.

本発明は、前記の問題を解決し、ゲートリーク電流、キャリア移動度、及び閾値電圧（特にＰＭＩＳＦＥＴ）を大幅に改善して、さらなる微細化、すなわちＥＯＴの１ｎｍ以下世代に対応できるゲート構造を有する半導体装置を実現できるようにすることを目的とする。   The present invention has a gate structure that solves the above-described problems and greatly improves the gate leakage current, carrier mobility, and threshold voltage (particularly PMISFET), and can cope with further miniaturization, that is, the 1 nm or less generation of EOT. It is an object to realize a semiconductor device.

前記の目的を達成するため、本発明は、半導体装置を、ゲート絶縁膜に用いるhigher-k材料として、低温相であるアナターゼ相を示すチタン酸化（ＴｉＯ２）膜を用いる構成とする。 In order to achieve the above object, according to the present invention, a semiconductor device uses a titanium oxide (TiO 2 ) film showing an anatase phase which is a low temperature phase as a higher-k material used for a gate insulating film.

本願発明者らは、酸化ハフニウム（ＨｆＯ２）に代わるhigher-k材料として、酸化チタン（ＴｉＯ２）を用いることとし、さらに、ｋ値は高いものの半導体基板（例えば、シリコン（Ｓｉ）基板）との界面が不安定な高温安定相であるルチル相ではなく、半導体基板に対して、より安定な界面を期待できる低温相であるアナターゼ相を用いることに想到した。特に、アナターゼ相を示すチタン酸化（ＴｉＯ２）膜を安定的に実現し得るトランジスタプロセスとして、ゲート絶縁膜に対する熱負荷を軽減できるゲートラスト法（例えば、非特許文献３を参照。）を用いる。 The inventors of the present application use titanium oxide (TiO 2 ) as a higher-k material instead of hafnium oxide (HfO 2 ), and a semiconductor substrate (for example, a silicon (Si) substrate) having a high k value. Instead of the rutile phase, which is an unstable high-temperature stable phase, an anatase phase, which is a low-temperature phase that can be expected to have a more stable interface with respect to the semiconductor substrate, was used. In particular, as a transistor process that can stably realize a titanium oxide (TiO 2 ) film exhibiting an anatase phase, a gate last method (see, for example, Non-Patent Document 3) that can reduce a thermal load on the gate insulating film is used.

これにより、Ｓｉ基板の上に、低誘電率であるＳｉＯ２からなる界面層の成長を抑え、ハフニウム酸化（ＨｆＯ２）膜と比べてｋ値が高く、キャリアの散乱効果が小さい酸化チタン（ＴｉＯ２）を主成分とするゲート絶縁膜構造を実現することができる。 This suppresses the growth of an interface layer made of SiO 2 having a low dielectric constant on the Si substrate, has a high k value compared to a hafnium oxide (HfO 2 ) film, and has a small carrier scattering effect (TiO 2 ). 2 ) It is possible to realize a gate insulating film structure mainly composed of 2 ).

すなわち、ゲートリーク電流、キャリア移動度及び閾値電圧の改善と、ＥＯＴの低減及び素子の微細化とに限界が見えつつあったハフニウム酸化（ＨｆＯ２）膜に代えて、ｋ値が高い、higher-k材料である酸化チタン（ＴｉＯ２）を用いることにより、ゲートリーク電流、キャリア移動度、及び閾値電圧（特にＰＭＩＳＦＥＴ）を大幅に改善できる。これにより、消費電力を抑え、高駆動力を有するトランジスタを実現することができる。 That is, instead of a hafnium oxide (HfO 2 ) film, which has seen limitations in improving gate leakage current, carrier mobility, and threshold voltage, reducing EOT, and miniaturizing elements, a higher k value is obtained. By using titanium oxide (TiO 2 ), which is a k material, gate leakage current, carrier mobility, and threshold voltage (particularly PMISFET) can be greatly improved. Thus, a transistor with low power consumption and high driving power can be realized.

具体的に、本発明に係る半導体装置は、半導体領域の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、ゲート電極は、金属を含む導電膜からなる。   Specifically, a semiconductor device according to the present invention includes a gate insulating film formed on a semiconductor region and a gate electrode formed on the gate insulating film, and the gate insulating film is anatase-type titanium oxide. The gate electrode is made of a conductive film containing a metal.

本発明の半導体装置によると、ゲート絶縁膜にアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜を用いている。これにより、半導体基板とゲート絶縁膜との界面が安定した状態で形成される。このため、本発明の半導体装置は、さらなる微細化及びＥＯＴの低減に対応することが可能となる。 According to the semiconductor device of the present invention, the high dielectric constant insulating film mainly composed of anatase type titanium oxide (TiO 2 ) is used for the gate insulating film. Thereby, the interface between the semiconductor substrate and the gate insulating film is formed in a stable state. For this reason, the semiconductor device of the present invention can cope with further miniaturization and reduction of EOT.

本発明の半導体装置は、ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、導電膜は絶縁膜における互いに対向する壁面に沿って断面Ｕ字状に形成されていてもよい。   The semiconductor device of the present invention may further include an insulating film that covers both sides of the gate insulating film and the gate electrode, and the conductive film may be formed in a U-shaped cross section along the mutually opposing wall surfaces of the insulating film.

この場合に、絶縁膜は、サイドウォール絶縁膜であってもよい。   In this case, the insulating film may be a sidewall insulating film.

本発明の半導体装置において、半導体領域とゲート絶縁膜との間には、高誘電率絶縁膜とは異なる下地絶縁膜が形成されていてもよい。   In the semiconductor device of the present invention, a base insulating film different from the high dielectric constant insulating film may be formed between the semiconductor region and the gate insulating film.

本発明に係る半導体装置の製造方法は、半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、ダミーゲート電極をマスクとして半導体領域にソース／ドレイン領域を形成する工程と、半導体領域の上に、ダミーゲート電極を覆うように絶縁膜を形成する工程と、絶縁膜からダミーゲート電極の上面を露出する工程と、絶縁膜からダミーゲート電極を除去することにより、絶縁膜にリセスを形成する工程と、リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、リセスにおける高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えている。   A method of manufacturing a semiconductor device according to the present invention includes a step of selectively forming a dummy gate electrode on a semiconductor region, a step of forming source / drain regions in the semiconductor region using the dummy gate electrode as a mask, and a semiconductor region Forming an insulating film so as to cover the dummy gate electrode, exposing the upper surface of the dummy gate electrode from the insulating film, and removing the dummy gate electrode from the insulating film, thereby recessing the insulating film. Forming a high dielectric constant insulating film mainly composed of anatase-type titanium oxide under the recess, and embedding a conductive film containing a metal on the high dielectric constant insulating film in the recess; It has.

本発明の半導体装置の製造方法によると、ゲート絶縁膜にアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜を用いることにより、該ゲート絶縁膜を半導体基板との界面が安定した状態で形成することができる。このため、本発明の半導体装置は、さらなる微細化及びＥＯＴの低減に対応することが可能となる。その上、ダミーゲート電極をマスクとして半導体領域にソース／ドレイン領域を形成した後、リセスの下部に高誘電率絶縁膜を形成するため、ゲート絶縁膜である高誘電率絶縁膜に対する熱負荷を軽減することができる。 According to the method for manufacturing a semiconductor device of the present invention, by using a high dielectric constant insulating film mainly composed of anatase type titanium oxide (TiO 2 ) as a gate insulating film, the interface between the gate insulating film and the semiconductor substrate is stable. Can be formed. For this reason, the semiconductor device of the present invention can cope with further miniaturization and reduction of EOT. In addition, after forming the source / drain regions in the semiconductor region using the dummy gate electrode as a mask, a high dielectric constant insulating film is formed under the recess, thereby reducing the thermal load on the high dielectric constant insulating film as the gate insulating film. can do.

本発明の半導体装置の製造方法において、リセスに高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、堆積した金属チタン膜を酸化することにより、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程とを含むことが好ましい。   In the method for manufacturing a semiconductor device of the present invention, the step of forming the high dielectric constant insulating film in the recess includes the step of forming a metal titanium film in a non-oxidizing atmosphere below the recess by an anisotropic deposition method, It is preferable to include a step of forming a high dielectric constant insulating film mainly composed of anatase type titanium oxide by oxidizing the deposited metal titanium film.

この場合に、金属チタン膜を酸化する工程は、温度が５００℃未満の酸素プラズマにより酸化する工程であってもよい。   In this case, the step of oxidizing the metal titanium film may be a step of oxidizing with oxygen plasma having a temperature lower than 500 ° C.

本発明の半導体装置の製造方法において、リセスに前記高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であってもよい。   In the method for manufacturing a semiconductor device of the present invention, the step of forming the high dielectric constant insulating film in the recess is a step of forming a metal titanium film in an oxidizing atmosphere below the recess by an anisotropic deposition method. May be.

本発明の半導体装置の製造方法において、絶縁膜にリセスを形成する工程は、リセスの底部から半導体領域を露出する工程を含み、絶縁膜にリセスを形成する工程とリセスの下部に高誘電率絶縁膜を形成する工程との間に、リセスから露出する半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていてもよい。   In the method of manufacturing a semiconductor device according to the present invention, the step of forming the recess in the insulating film includes the step of exposing the semiconductor region from the bottom of the recess, and the step of forming the recess in the insulating film and the high dielectric constant insulation at the bottom of the recess A step of forming a base insulating film on the semiconductor region exposed from the recess may be further provided between the step of forming the film.

本発明に係る半導体装置及びその製造方法によると、higher-k材料であるチタン酸化（ＴｉＯ２）膜の半導体基板との界面を安定化することができ、さらなる微細化に対応できるゲート構造を実現することができる。 According to the semiconductor device and the manufacturing method thereof according to the present invention, the interface of the titanium oxide (TiO 2 ) film, which is a higher-k material, with the semiconductor substrate can be stabilized, and a gate structure that can cope with further miniaturization is realized. can do.

図１（ａ）〜図１（ｅ）は本発明の比較例に係る半導体装置の製造方法を示す工程順の断面図である。1A to 1E are cross-sectional views in order of steps showing a method for manufacturing a semiconductor device according to a comparative example of the present invention. 図２は本発明の第１の実施形態に係る半導体装置を示す断面図である。FIG. 2 is a sectional view showing the semiconductor device according to the first embodiment of the present invention. 図３（ａ）〜図３（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 3A to FIG. 3F are cross-sectional views in order of steps showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図４（ａ）〜図４（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。FIG. 4A to FIG. 4F are cross-sectional views in order of steps showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図５（ａ）〜図５（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。FIG. 5A to FIG. 5D are cross-sectional views in order of steps showing the main part of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.

現在、ゲート絶縁膜に用いられているhigh-k材料であるハフニウム酸化膜（ＨｆＯ2 ）の代替候補であるhigher-k材料の１つに、酸化チタン（ＴｉＯ２）がある。酸化チタン（ＴｉＯ２）は、ｋ値が４０〜１２０と大きく、電子の散乱因子となる電子数が少ないことから、チャネル部のキャリアへの散乱効果が小さく、キャリアの移動度の劣化も低減されることが期待される。 At present, titanium oxide (TiO 2 ) is one of higher-k materials that are alternative candidates for the hafnium oxide film (HfO 2 ), which is a high-k material used for gate insulating films. Titanium oxide (TiO 2 ) has a large k value of 40 to 120 and a small number of electrons that serve as an electron scattering factor. Therefore, the scattering effect on carriers in the channel portion is small, and deterioration of carrier mobility is also reduced. It is expected that

上記の非特許文献１においては、ゲート絶縁膜にチタン酸化（ＴｉＯ２）膜を導入することにより、ゲートリーク電流、キャリア移動度の劣化及び閾値電圧に関し、改善効果があることが報告されている。 In the above Non-Patent Document 1, it is reported that by introducing a titanium oxide (TiO 2 ) film into the gate insulating film, there is an improvement effect with respect to gate leakage current, carrier mobility degradation and threshold voltage. .

しかしながら、非特許文献２に報告されているように、チタン酸化（ＴｉＯ２）膜とＳｉからなる半導体基板との界面は不安定であり、高温処理により高温安定相であるルチル相と共に、誘電率が低いＳｉＯ２からなる界面層が厚さ２ｎｍ程度と比較的に厚く成長し易い。 However, as reported in Non-Patent Document 2, the interface between the titanium oxide (TiO 2 ) film and the semiconductor substrate made of Si is unstable and has a dielectric constant along with a rutile phase that is a high-temperature stable phase by high-temperature treatment. The interface layer made of SiO 2 having a low thickness tends to grow comparatively thick with a thickness of about 2 nm.

以下、この現象を比較例として図１（ａ）〜図１（ｅ）を参照しながら説明する。   Hereinafter, this phenomenon will be described as a comparative example with reference to FIGS. 1 (a) to 1 (e).

まず、図１（ａ）に示すように、シリコンからなる半導体基板１０１に素子分離１０２を選択的に形成する。続いて、半導体基板１０１における素子分離１０２の一方の側方領域であるＮＭＩＳ領域１５０Ａには、ｐウェル１０３Ａを形成し、他方の側方領域であるＰＭＩＳ領域１５０Ｂには、ｎウェル１０３Ｂを形成する。続いて、半導体基板１０１の上の全面に、酸化シリコン（ＳｉＯ２）からなる下地膜１０４及び酸化チタン（ＴｉＯ２）からなる高誘電率絶縁膜１０５を順次成膜する。その後、半導体基板１０１の上のＰＭＩＳ領域１５０Ｂに第１の金属膜１０６を選択的に形成する。 First, as shown in FIG. 1A, element isolations 102 are selectively formed on a semiconductor substrate 101 made of silicon. Subsequently, the p well 103A is formed in the NMIS region 150A that is one side region of the element isolation 102 in the semiconductor substrate 101, and the n well 103B is formed in the PMIS region 150B that is the other side region. . Subsequently, a base film 104 made of silicon oxide (SiO 2 ) and a high dielectric constant insulating film 105 made of titanium oxide (TiO 2 ) are sequentially formed on the entire surface of the semiconductor substrate 101. Thereafter, the first metal film 106 is selectively formed in the PMIS region 150B on the semiconductor substrate 101.

次に、図１（ｂ）に示すように、半導体基板１０１上の全面、すなわちＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂに跨るように第２の金属膜１０８を形成する。   Next, as shown in FIG. 1B, a second metal film 108 is formed across the entire surface of the semiconductor substrate 101, that is, over the NMIS region 150A and the PMIS region 150B.

次に、図１（ｃ）に示すように、半導体基板１０１上の全面に、ポリシリコン等からなる主導電膜１０９を堆積して、その上面を平坦化する。続いて、主導電膜１０９のＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂにおけるそれぞれのゲート領域の上側部分にレジストパターン１１０を形成する。   Next, as shown in FIG. 1C, a main conductive film 109 made of polysilicon or the like is deposited on the entire surface of the semiconductor substrate 101, and the upper surface thereof is flattened. Subsequently, a resist pattern 110 is formed on the upper portion of each gate region in the NMIS region 150A and the PMIS region 150B of the main conductive film 109.

次に、図１（ｄ）に示すように、レジストパターン１１０をマスクとして、主導電膜１０９及び第２の金属膜膜１０８等に対して異方性のエッチングを行って、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴのそれぞれゲート構造を形成する。具体的には、ＮＭＩＳＦＥＴのゲート構造は、ゲート電極が第２の金属膜１０８と主導電膜１０９とから構成され、ゲート絶縁膜が下地膜１０４と高誘電率絶縁膜１０５とから構成される。一方、ＰＭＩＳＦＥＴのゲート構造は、ゲート電極が第１の金属膜１０６、第２の金属膜１０８及び主導電膜１０９から構成され、ゲート絶縁膜が下地膜１０４と高誘電率絶縁膜１０５とから構成される。   Next, as shown in FIG. 1D, anisotropic etching is performed on the main conductive film 109, the second metal film 108, and the like using the resist pattern 110 as a mask, so that each of the NMISFET and the PMISFET is obtained. A gate structure is formed. Specifically, in the gate structure of the NMISFET, the gate electrode is composed of the second metal film 108 and the main conductive film 109, and the gate insulating film is composed of the base film 104 and the high dielectric constant insulating film 105. On the other hand, in the gate structure of the PMISFET, the gate electrode is composed of the first metal film 106, the second metal film 108, and the main conductive film 109, and the gate insulating film is composed of the base film 104 and the high dielectric constant insulating film 105. Is done.

続いて、半導体基板１０１の上に各ゲート構造を覆うように絶縁膜を成膜し、成膜した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にサイドウォール１１１を形成する。続いて、ＮＭＩＳ領域１５０Ａ及びＰＭＩＳ領域１５０Ｂに対して、ゲート構造及びサイドウォール１１１をマスクとして、ｎ型ソース／ドレイン領域１１２Ａ及びｐ型ソース／ドレイン領域１１２Ｂをイオン注入によりそれぞれ形成する。   Subsequently, an insulating film is formed on the semiconductor substrate 101 so as to cover each gate structure, and the formed insulating film is etched back to form sidewalls 111 on both side surfaces of each gate structure. Subsequently, an n-type source / drain region 112A and a p-type source / drain region 112B are formed by ion implantation with respect to the NMIS region 150A and the PMIS region 150B using the gate structure and the sidewall 111 as a mask.

次に、図１（ｅ）に示すように、例えば、注入された不純物イオンの活性化の熱処理等により、各ゲート構造における下地膜１０４は、それぞれ厚膜化した下地膜１０４Ａとなる。また、各ゲート構造における高誘電率絶縁膜１０５は、それぞれ結晶化した高誘電率絶縁膜１０５Ａとなる。   Next, as shown in FIG. 1E, the base film 104 in each gate structure becomes a base film 104A thickened by, for example, heat treatment for activating the implanted impurity ions. Further, the high dielectric constant insulating film 105 in each gate structure becomes a crystallized high dielectric constant insulating film 105A.

このため、非特許文献１においては、シリコンからなる半導体基板との界面には、ハフニウム酸化（ＨｆＯ２）膜を形成して安定化させ、チタン酸化（ＴｉＯ２）膜はハフニウム酸化膜の上又はそれよりも上方に導入している。すなわち、チタン酸化膜のゲート絶縁膜への導入は一部に留まっており、チタン酸化膜を導入する効果は限定的である。 Therefore, in Non-Patent Document 1, a hafnium oxide (HfO 2 ) film is formed and stabilized at the interface with the semiconductor substrate made of silicon, and the titanium oxide (TiO 2 ) film is formed on the hafnium oxide film or It is introduced above it. That is, the introduction of the titanium oxide film into the gate insulating film is limited, and the effect of introducing the titanium oxide film is limited.

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図２を参照しながら説明する。 (First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described below with reference to FIG.

図２に示すように、第１の実施形態に係る半導体装置は、例えば、シリコン（Ｓｉ）からなる半導体基板１に形成され、素子分離２によって区画されたＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂを有している。すなわち、相補型ＭＩＳＦＥＴ（ＣＭＩＳＦＥＴ）形成領域を有している。   As shown in FIG. 2, the semiconductor device according to the first embodiment includes, for example, an NMIS region 50A and a PMIS region 50B formed on a semiconductor substrate 1 made of silicon (Si) and partitioned by element isolation 2. ing. That is, it has a complementary MISFET (CMISFET) formation region.

半導体基板１のＮＭＩＳ領域５０Ａにはｐウェル３が形成され、該ｐウェル３の上にはＮＭＩＳＦＥＴのゲート構造が形成されている。   A p-well 3 is formed in the NMIS region 50 </ b> A of the semiconductor substrate 1, and an NMISFET gate structure is formed on the p-well 3.

ＮＭＩＳＦＥＴのゲート構造は、ゲート絶縁膜として、酸化シリコン（ＳｉＯ２）からなる下地膜４と、その上に形成されたアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜５とから構成される。また、ゲート電極として、白金（Ｐｔ）等からなる第２の金属膜８と、その上に形成されたアルミニウム（Ａｌ）等からなる主導電膜９とから構成される。 The gate structure of the NMISFET includes a base film 4 made of silicon oxide (SiO 2 ) as a gate insulating film, and a high dielectric constant insulating film 5 mainly composed of anatase-type titanium oxide (TiO 2 ). Consists of The gate electrode includes a second metal film 8 made of platinum (Pt) or the like and a main conductive film 9 made of aluminum (Al) or the like formed thereon.

一方、ＰＭＩＳＦＥＴのゲート構造は、ゲート絶縁膜として、酸化シリコン（ＳｉＯ２）からなる下地膜４と、その上に形成されたアナターゼ型酸化チタン（ＴｉＯ２）を主成分とする高誘電率絶縁膜５とから構成される。また、ゲート電極として、下から順次形成されたハフニウム（Ｈｆ）等からなる第１の金属膜６と、白金（Ｐｔ）等からなる第２の金属膜８と、アルミニウム（Ａｌ）等からなる主導電膜９とから構成される。 On the other hand, the gate structure of the PMISFET has a high dielectric constant insulating film mainly composed of a base film 4 made of silicon oxide (SiO 2 ) and anatase-type titanium oxide (TiO 2 ) formed thereon as a gate insulating film. 5. Further, as a gate electrode, a first metal film 6 made of hafnium (Hf) or the like sequentially formed from below, a second metal film 8 made of platinum (Pt) or the like, and a main metal made of aluminum (Al) or the like. And a conductive film 9.

ここで、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴの各ゲート絶縁膜を構成する高誘電率絶縁膜５は、組成が１００％のアナターゼ型の酸化チタンに限られず、非晶質層を含んでいてもよい。また、本発明の効果を損なわない程度にルチル型の酸化チタンを含んでいてもよい。例えば、ルチル型の酸化チタンを含む場合には、体積比で５０％を超えるアナターゼ型の酸化チタンを含んでいればよい。   Here, the high dielectric constant insulating film 5 constituting the gate insulating films of the NMISFET and the PMISFET is not limited to anatase type titanium oxide having a composition of 100%, and may include an amorphous layer. Further, rutile type titanium oxide may be included to such an extent that the effects of the present invention are not impaired. For example, when rutile type titanium oxide is included, it is only necessary to include anatase type titanium oxide exceeding 50% by volume.

各ゲート構造の両側面上には、例えば窒化シリコン（ＳｉＮ）からなるサイドウォールスペーサ１１が形成されている。また、半導体基板１上における各サイドウォールスペーサ１１の側方には、各ゲート構造を埋めるように、酸化シリコンを主成分とする層間絶縁膜１６が形成されている。   Side wall spacers 11 made of, for example, silicon nitride (SiN) are formed on both side surfaces of each gate structure. Further, an interlayer insulating film 16 mainly composed of silicon oxide is formed on the side of each sidewall spacer 11 on the semiconductor substrate 1 so as to fill each gate structure.

半導体基板１の上部のＮＭＩＳ領域５０Ａには、ｎ型エクステンション領域１２Ａが形成され、該半導体基板１の上部のＰＭＩＳ領域５０Ｂには、ｐ型エクステンション領域１２Ｂが形成されている。   An n-type extension region 12A is formed in the NMIS region 50A above the semiconductor substrate 1, and a p-type extension region 12B is formed in the PMIS region 50B above the semiconductor substrate 1.

なお、第１の実施形態に係る半導体装置は、後述するように不純物拡散領域であるエクステンション領域１２Ａ、１２Ｂを形成した後に、ゲート構造を形成する、いわゆるゲートラスト法を採るため、高誘電率絶縁膜５、第１の金属膜６及び第２の金属膜８のゲート長方向における断面形状は、サイドウォールスペーサ１１の互いに対向する壁面に沿って断面Ｕ字状に形成されている。   The semiconductor device according to the first embodiment employs a so-called gate last method in which a gate structure is formed after forming extension regions 12A and 12B, which are impurity diffusion regions, as will be described later. The cross-sectional shape in the gate length direction of the film 5, the first metal film 6, and the second metal film 8 is formed in a U-shaped cross section along the mutually opposing wall surfaces of the sidewall spacer 11.

以下、前記のように構成された第１の実施形態に係る半導体装置の製造方法について図３（ａ）〜図３（ｆ）及び図４（ａ）〜図４（ｆ）を参照しながら説明する。   Hereinafter, a method of manufacturing the semiconductor device according to the first embodiment configured as described above will be described with reference to FIGS. 3 (a) to 3 (f) and FIGS. 4 (a) to 4 (f). To do.

まず、図３（ａ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１の上部に、例えばシャロウトレンチ分離（ＳＴＩ）からなる素子分離２を選択的に形成する。これにより、半導体基板１にＣＭＩＳＦＥＴ形成領域であるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂがそれぞれ形成される。   First, as shown in FIG. 3A, element isolation 2 made of shallow trench isolation (STI), for example, is selectively formed on a semiconductor substrate 1 made of silicon (Si), for example. As a result, the NMIS region 50A and the PMIS region 50B, which are CMISFET formation regions, are formed on the semiconductor substrate 1, respectively.

続いて、イオン注入法により、半導体基板１のＮＭＩＳ領域５０Ａにｐ型不純物をイオン注入してｐウェル３Ａを形成する。その後、半導体基板１のＰＭＩＳ領域５０Ｂに、ｎ型不純物をイオン注入してｎウェル３Ｂを形成する。ここで、ｐウェル３Ａとｎウェル３Ｂとの形成順序は特に問われない。続いて、半導体基板１の表面に対して、例えば、公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）を用いた洗浄を順次行う。その後、表面が清浄化された半導体基板１に対して、例えば温度が６００℃〜１０００℃程度の酸素雰囲気中で熱処理を行う。これにより、半導体基板１上におけるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂに、酸化シリコン（ＳｉＯ２）からなるダミー酸化膜１３が形成される。ここで、ダミーのゲート絶縁膜であるダミー酸化膜１３には、熱酸化膜に代えて、例えばオゾン（Ｏ３）水を用いたウエット処理による化学的なシリコン酸化膜又はＩＳＳＧ（In-Situ Steam Generation）膜等を用いてもよい。続いて、ダミー酸化膜１３の上に、例えば、厚さが６０ｎｍ〜８０ｎｍ程度のアモルファスシリコン又はポリシリコンからなるダミー電極膜１４を形成する。 Subsequently, p-type impurities are ion-implanted into the NMIS region 50A of the semiconductor substrate 1 by ion implantation to form a p-well 3A. Thereafter, n-type impurities are ion-implanted into the PMIS region 50B of the semiconductor substrate 1 to form an n-well 3B. Here, the order of forming the p well 3A and the n well 3B is not particularly limited. Subsequently, for example, a known standard RCA cleaning and cleaning using diluted hydrofluoric acid (HF) are sequentially performed on the surface of the semiconductor substrate 1. Thereafter, the semiconductor substrate 1 whose surface has been cleaned is subjected to heat treatment in an oxygen atmosphere having a temperature of about 600 ° C. to 1000 ° C., for example. Thus, the dummy oxide film 13 made of silicon oxide (SiO 2 ) is formed in the NMIS region 50A and the PMIS region 50B on the semiconductor substrate 1. Here, the dummy oxide film 13 which is a dummy gate insulating film is replaced with a chemical silicon oxide film or ISSG (In-Situ Steam) by wet treatment using, for example, ozone (O 3 ) water instead of the thermal oxide film. Generation) film or the like may be used. Subsequently, a dummy electrode film 14 made of, for example, amorphous silicon or polysilicon having a thickness of about 60 nm to 80 nm is formed on the dummy oxide film 13.

続いて、リソグラフィ法により、ダミー電極膜１４におけるＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂの各ゲート形成領域の上側部分に、レジストパターン１０をそれぞれ形成する。なお、レジストパターン１０に代えて、酸化シリコン又は窒化シリコン等からなるハードマスクパターンを用いてもよい。   Subsequently, resist patterns 10 are respectively formed on the upper portions of the gate formation regions of the NMIS region 50A and the PMIS region 50B in the dummy electrode film 14 by lithography. Instead of the resist pattern 10, a hard mask pattern made of silicon oxide or silicon nitride may be used.

次に、図３（ｂ）に示すように、レジストパターン１０をマスクとして、例えば塩素ガス（Ｃｌ２）等を用いたドライエッチング、又はウエットエッチングにより、ダミー電極膜１４及びダミー酸化膜１３に対してエッチングを行ってダミーゲート構造を得る。続いて、ダミーゲート構造の両側面上に絶縁膜からなるオフセットスペーサ（図示せず）を形成する。その後、オフセットスペーサ及びダミーゲート構造をマスクとして、半導体基板１の上部にそれぞれイオン注入を行って、ＮＭＩＳ領域５０Ａにはｎ型エクステンション注入領域を形成し、ＰＭＩＳ領域５０Ｂにはｐ型エクステンション注入領域を形成する。さらに、図示はしていないが、各エクステンション注入領域の下側に、それぞれ導電型が反対の不純物イオンを注入することにより、ＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂに、ポケット注入領域を形成してもよい。 Next, as shown in FIG. 3B, the dummy electrode film 14 and the dummy oxide film 13 are formed on the resist pattern 10 as a mask by dry etching using, for example, chlorine gas (Cl 2 ) or wet etching or wet etching. Etching is performed to obtain a dummy gate structure. Subsequently, offset spacers (not shown) made of an insulating film are formed on both side surfaces of the dummy gate structure. Thereafter, ion implantation is performed on the upper portion of the semiconductor substrate 1 using the offset spacer and the dummy gate structure as a mask to form an n-type extension implantation region in the NMIS region 50A and a p-type extension implantation region in the PMIS region 50B. Form. Further, although not shown, pocket implantation regions may be formed in the NMIS region 50A and the PMIS region 50B by implanting impurity ions having opposite conductivity types under the extension implantation regions. .

続いて、半導体基板１の上に各ダミーゲート構造を覆うように、例えば窒化シリコンからなる絶縁膜を形成し、形成した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にオフセットスペーサを介したサイドウォールスペーサ１１をそれぞれ形成する。その後、ダミー電極膜１４、オフセットスペーサ及びサイドウォールスペーサ１１をマスクとして、半導体基板１の上部に対して再度イオン注入を行ってソース／ドレイン注入領域（図示せず）を形成する。   Subsequently, an insulating film made of, for example, silicon nitride is formed on the semiconductor substrate 1 so as to cover each dummy gate structure, and the formed insulating film is etched back to thereby form offset spacers on both side surfaces of each gate structure. Side wall spacers 11 are formed through the gaps. Thereafter, ion implantation is performed again on the upper portion of the semiconductor substrate 1 using the dummy electrode film 14, the offset spacers, and the sidewall spacers 11 as a mask to form source / drain implantation regions (not shown).

続いて、各エクステンション注入領域及び各ソース／ドレイン注入領域の注入ドーパントを活性化するために、例えば、温度が１０００℃以上のアニールを行う。これにより、ＮＭＩＳ領域５０Ａには、それぞれｎ型エクステンション領域１２Ａ及びｎ型ソース／ドレイン領域が形成され、ＰＭＩＳ領域５０Ｂには、それぞれｐ型エクステンション領域１２Ｂ及びｐ型ソース／ドレイン領域が形成される。以上の工程によって、ダミーゲートトランジスタ構造が完成する。   Subsequently, in order to activate implanted dopants in each extension implantation region and each source / drain implantation region, for example, annealing at a temperature of 1000 ° C. or more is performed. As a result, an n-type extension region 12A and an n-type source / drain region are formed in the NMIS region 50A, respectively, and a p-type extension region 12B and a p-type source / drain region are formed in the PMIS region 50B, respectively. Through the above steps, a dummy gate transistor structure is completed.

続いて、図示はしていないが、公知の方法により、ＮＭＩＳ領域５０Ａ及びＰＭＩＳ領域５０Ｂにおける各ソース／ドレイン領域の表面をニッケル（Ｎｉ）等によりシリサイド化する。その後、例えばプラズマ化学気相堆積（ＣＶＤ：chemical vapor deposition）法により、各ダミーゲート構造を覆うように、半導体基板１の上の全面にわたって、例えば酸化シリコンを主成分とする層間絶縁膜１６を堆積する。その後、例えば化学機械研磨（ＣＭＰ：chemical mechanical polishing）法又はドライエッチング法により、堆積した層間絶縁膜１６に対して平坦化又はエッチバックを行って、ダミー電極膜１４の上面を露出する。   Subsequently, although not shown, the surface of each source / drain region in the NMIS region 50A and the PMIS region 50B is silicided with nickel (Ni) or the like by a known method. Thereafter, an interlayer insulating film 16 mainly composed of, for example, silicon oxide is deposited over the entire surface of the semiconductor substrate 1 so as to cover each dummy gate structure by, for example, a plasma chemical vapor deposition (CVD) method. To do. Thereafter, the deposited interlayer insulating film 16 is planarized or etched back by, for example, chemical mechanical polishing (CMP) method or dry etching method to expose the upper surface of the dummy electrode film 14.

次に、図３（ｃ）に示すように、例えば塩素ガス（Ｃｌ２）を主成分とするエッチングガスを用いたドライエッチング、又は例えばテトラエチル水酸化アンモニウム（ＴＭＡＨ）溶液を用いたウエットエッチング等により、シリコンからなるダミー電極膜１４を選択的に除去する。続いて、例えばフッ酸（ＨＦ）を用いたウエットエッチングにより、酸化シリコンからなるダミー酸化膜１３を除去する。これにより、ダミーゲート構造は除去され、サイドウォールスペーサ１１を側壁とし、且つ半導体基板１の表面を底面とするリセス１５が形成される。 Next, as shown in FIG. 3C, for example, dry etching using an etching gas containing chlorine gas (Cl 2 ) as a main component, or wet etching using a tetraethyl ammonium hydroxide (TMAH) solution, for example. Then, the dummy electrode film 14 made of silicon is selectively removed. Subsequently, the dummy oxide film 13 made of silicon oxide is removed by wet etching using, for example, hydrofluoric acid (HF). As a result, the dummy gate structure is removed, and a recess 15 having the sidewall spacer 11 as a side wall and the surface of the semiconductor substrate 1 as a bottom surface is formed.

次に、図３（ｄ）に示すように、例えば、オゾン酸化（オゾン水）を用いたウエット処理により、半導体基板１におけるリセス１５からの露出面上に、例えば厚さが１ｎｍ程度以下の酸化シリコンからなる下地膜（界面層）４を形成する。下地膜（界面層）４には、後工程で堆積するチタン（Ｔｉ）と半導体基板１とのシリサイド化を防ぐことができる程度の膜厚が必要である。但し、ＥＯＴに寄与する度合いは小さいほど好ましいため、具体的には０．４ｎｍ〜０．８ｎｍが好適である。また、下地膜４には、ウエット法に限られず、熱酸化法によるシリコン熱酸化膜、又はＩＳＳＧ法によるＩＳＳＧ膜等を用いることができる。但し、これらの熱処理は、前述したシリサイド化工程の後に行われるため、加熱温度は６００℃程度未満に設定することが望ましい。   Next, as shown in FIG. 3D, for example, an oxidation process having a thickness of, for example, about 1 nm or less on the exposed surface from the recess 15 in the semiconductor substrate 1 by, for example, a wet process using ozone oxidation (ozone water). A base film (interface layer) 4 made of silicon is formed. The underlying film (interface layer) 4 needs to have a thickness that can prevent silicidation between titanium (Ti) deposited in a later step and the semiconductor substrate 1. However, since the smaller the degree of contribution to EOT is, the more preferable is 0.4 nm to 0.8 nm. Further, the base film 4 is not limited to the wet method, and a silicon thermal oxide film by a thermal oxidation method, an ISSG film by an ISSG method, or the like can be used. However, since these heat treatments are performed after the aforementioned silicidation step, it is desirable to set the heating temperature to less than about 600 ° C.

次に、リセス１５の底面上に形成された下地膜４の上に、高誘電率絶縁膜としてチタン酸化（ＴｉＯ２）膜、しかも低温相であるアナターゼ型の酸化チタンを形成する。 Next, a titanium oxide (TiO 2 ) film as a high dielectric constant insulating film and an anatase type titanium oxide which is a low temperature phase are formed on the base film 4 formed on the bottom surface of the recess 15.

第１の実施形態においては、まず、図３（ｅ）に示すように、半導体基板１の上に全面にわたって、高誘電率絶縁性膜を構成する酸化チタン（ＴｉＯ２）の構成材料である、チタン（Ｔｉ）からなる金属膜５Ａを形成する。このとき、金属膜５Ａは、下地膜４の上だけでなく、リセス１５の側壁上及び層間絶縁膜１６の上にも形成される。ゲート絶縁膜として有効に作用するのは、下地膜（界面層）４の上のみである。後工程において、金属膜５Ａにおける層間絶縁膜１６の上側部分はＣＭＰによる平坦化等で除去されるものの、リセス１５の側壁上部分は残存して、寄生容量が増大する等の弊害を招くおそれがある。従って、金属膜５Ａの堆積方法としては、アスペクト比の値が比較的に大きいリセス１５の底面に対する被覆率（ボトムカバレッジ）が良く、且つリセス１５の側壁上への堆積を抑制できる方法が好ましい。言い換えると、コンフォーマリティが高い、つまり等方性を持つ原子層堆積（ＡＬＤ：Atomic Layer Deposition）法及びＣＶＤ法等の堆積法は、チタンからなる金属膜５Ａの堆積方法としては好ましくない。 In the first embodiment, first, as shown in FIG. 3E, the material is titanium oxide (TiO 2 ) constituting the high dielectric constant insulating film over the entire surface of the semiconductor substrate 1. A metal film 5A made of titanium (Ti) is formed. At this time, the metal film 5 </ b> A is formed not only on the base film 4 but also on the sidewall of the recess 15 and on the interlayer insulating film 16. The gate insulating film effectively acts only on the base film (interface layer) 4. In the subsequent process, the upper part of the interlayer insulating film 16 in the metal film 5A is removed by flattening by CMP or the like, but the upper part of the sidewall of the recess 15 remains, which may cause adverse effects such as an increase in parasitic capacitance. is there. Therefore, a method for depositing the metal film 5A is preferably a method that has a good coverage (bottom coverage) with respect to the bottom surface of the recess 15 having a relatively large aspect ratio and can suppress deposition on the sidewall of the recess 15. In other words, an atomic layer deposition (ALD) method having high conformality, that is, an isotropic method, and a deposition method such as a CVD method are not preferable as the deposition method of the metal film 5A made of titanium.

すなわち、金属膜５Ａの堆積方法としては、垂直異方性を持つ堆積法、例えば物理堆積（ＰＶＤ：Physical Vapor Deposition）法が好ましい。特に、高い垂直異方性を持つ堆積法として、ＤＣスパッタ法を基本とする堆積法、例えば、イオン化金属プラズマＰＶＤ法、自己イオン化プラズマＰＶＤ法、コリメートスパッタ法、又はロングディスタンススパッタ法等を用いることが好ましい。これらの堆積方法を用いることにより、リセス１５の内部において、金属膜５Ａにおける下地膜４の上に形成されている部分の厚さを側壁上に形成されている部分の厚さよりも確実に厚くすることができる。   That is, as the deposition method of the metal film 5A, a deposition method having vertical anisotropy, for example, a physical deposition (PVD: Physical Vapor Deposition) method is preferable. In particular, as a deposition method having high vertical anisotropy, a deposition method based on a DC sputtering method, for example, an ionized metal plasma PVD method, a self-ionized plasma PVD method, a collimated sputtering method, or a long distance sputtering method is used. Is preferred. By using these deposition methods, the thickness of the portion of the metal film 5A formed on the base film 4 in the recess 15 is surely made larger than the thickness of the portion formed on the side wall. be able to.

第１の実施形態においては、例えばアルゴン（Ａｒ）を用いた非酸化性雰囲気（実質的に酸素を含まない雰囲気）でスパッタ時間を制御することにより、例えば厚さが１ｎｍ程度の金属膜５Ａを堆積している。   In the first embodiment, for example, by controlling the sputtering time in a non-oxidizing atmosphere (an atmosphere that does not substantially contain oxygen) using argon (Ar), for example, the metal film 5A having a thickness of about 1 nm is formed. It is accumulating.

次に、図３（ｆ）に示すように、高誘電率絶縁膜の構成材料である金属膜５Ａに対して、例えば、酸素ラジカル（Ｏ＊）を主成分に含む雰囲気で酸化処理を行う。このような酸素ラジカルを含む酸化処理により、金属膜５Ａが酸化されて高誘電率絶縁膜５となる。 Next, as shown in FIG. 3F, the metal film 5A, which is a constituent material of the high dielectric constant insulating film, is oxidized in an atmosphere containing, for example, oxygen radicals (O * ) as a main component. By such an oxidation treatment including oxygen radicals, the metal film 5 </ b> A is oxidized to become the high dielectric constant insulating film 5.

従って、図４（ａ）に示すように、ゲート絶縁膜となる高誘電率絶縁膜５が半導体基板１の上の全面に、すなわち下地膜４の上、リセス１５の側壁の上及び層間絶縁膜１６の上に連続的に形成される。なお、酸素ラジカル（Ｏ＊）の発生装置には、例えばプラズマ発生装置又はオゾン発生装置等を用いることができる。但し、高誘電率絶縁膜５等が酸素イオン等のダメージを受けないように、酸素ラジカル（Ｏ＊）の発生装置と半導体基板１との間隔を十分に取ったり、半導体基板１の電位を制御したりする等の工夫を施すことが好ましい。 Therefore, as shown in FIG. 4A, the high dielectric constant insulating film 5 serving as a gate insulating film is formed on the entire surface of the semiconductor substrate 1, that is, on the base film 4, on the sidewall of the recess 15, and on the interlayer insulating film. 16 is formed continuously. For example, a plasma generator or an ozone generator can be used as the oxygen radical (O * ) generator. However, in order to prevent the high dielectric constant insulating film 5 and the like from being damaged by oxygen ions or the like, the oxygen radical (O * ) generator is sufficiently spaced from the semiconductor substrate 1 or the potential of the semiconductor substrate 1 is controlled. It is preferable to devise such as doing.

ところで、酸素原子又は酸素分子を用いて、金属膜５Ａを十分に酸化して高誘電率絶縁膜５を得るには、一般に、５００℃以上の酸化性雰囲気による熱処理が必要となる。チタン酸化物（ＴｉＯ２）の場合は、前述したように、この熱処理によって高温相であるルチル相が形成される。その上、下地膜（界面層）４の厚さが大幅に増大してしまうことから、ＥＯＴの値を小さく保つことが困難となる。 By the way, in order to sufficiently oxidize the metal film 5A using oxygen atoms or oxygen molecules to obtain the high dielectric constant insulating film 5, heat treatment in an oxidizing atmosphere of 500 ° C. or higher is generally required. In the case of titanium oxide (TiO 2 ), as described above, a rutile phase that is a high-temperature phase is formed by this heat treatment. In addition, since the thickness of the base film (interface layer) 4 is greatly increased, it is difficult to keep the EOT value small.

これに対し、第１の実施形態のように、酸素ラジカルを用いる場合には、該酸素ラジカルの化学反応性と、比較的に低温下での熱拡散効果とを併用することが可能となる。このため、５００℃程度未満の処理温度であっても、化学量論比を持つ高誘電率絶縁膜５、すなわち低温安定相であるアナターゼ相を示すチタン酸化（ＴｉＯ２）膜を得ることができる。これにより、例えばソース／ドレイン領域の表面に形成されているシリサイド層への悪影響を防止しながら、アナターゼ型の高誘電率絶縁膜５を形成することができる。 On the other hand, when oxygen radicals are used as in the first embodiment, the chemical reactivity of the oxygen radicals and the thermal diffusion effect at a relatively low temperature can be used in combination. Therefore, even at a processing temperature of less than about 500 ° C., a high dielectric constant insulating film 5 having a stoichiometric ratio, that is, a titanium oxide (TiO 2 ) film showing an anatase phase that is a low-temperature stable phase can be obtained. . Thereby, for example, the anatase type high dielectric constant insulating film 5 can be formed while preventing adverse effects on the silicide layer formed on the surface of the source / drain region.

また、金属膜５Ａに対する酸化処理の後、すなわち、高誘電率絶縁膜５を形成した後に、高誘電率絶縁膜５における酸素原子と金属原子（Ｔｉ原子）との結合及び均一性を高めるために、後処理工程としてのアニールを行ってもよい。但し、該アニールの温度は、例えばソース／ドレイン領域の表面に形成されているシリサイド層への悪影響を防止するために、６００℃程度未満であることが望ましい。また、チタン酸化物（ＴｉＯ２）の低温安定相であるアナターゼ相を用いるには、プロセス温度が６００℃程度未満であることが望ましい。これらは、本実施形態のように、後工程がシリサイド化の温度に制約される、ゲートラスト法にとっても、互いに好ましい組み合わせとなる。 Further, after the oxidation treatment on the metal film 5A, that is, after the formation of the high dielectric constant insulating film 5, in order to improve the bonding and uniformity of oxygen atoms and metal atoms (Ti atoms) in the high dielectric constant insulating film 5. Annealing may be performed as a post-processing step. However, the annealing temperature is preferably less than about 600 ° C., for example, in order to prevent an adverse effect on the silicide layer formed on the surface of the source / drain region. In order to use the anatase phase, which is a low-temperature stable phase of titanium oxide (TiO 2 ), the process temperature is desirably less than about 600 ° C. These are preferable combinations for the gate-last method in which the post-process is restricted by the silicidation temperature as in this embodiment.

なお、下地膜４の膜厚の増大を防ぐという観点からは、５００℃程度未満の熱処理がより好ましい。   In addition, from the viewpoint of preventing an increase in the thickness of the base film 4, a heat treatment of less than about 500 ° C. is more preferable.

次に、図４（ｂ）に示すように、高誘電率絶縁膜５の上の全面に、第１の金属膜６を形成する。ここで、ＣＭＩＳＦＥＴを形成するには、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのそれぞれに対応して、バンドエッジ（価電子帯及び伝導帯）付近に好適な仕事関数値を持つ異種金属を含むゲート電極を形成する必要がある。そこで、リソグラフィ法により、第１の金属膜６の上に、ＰＭＩＳ領域５０Ｂを覆い且つＮＭＩＳ領域５０Ａを開口するレジストパターン１７を形成する。   Next, as shown in FIG. 4B, a first metal film 6 is formed on the entire surface of the high dielectric constant insulating film 5. Here, in order to form a CMISFET, it is necessary to form a gate electrode including a dissimilar metal having a suitable work function value near the band edge (valence band and conduction band) corresponding to each of the PMISFET and NMISFET. is there. Therefore, a resist pattern 17 that covers the PMIS region 50B and opens the NMIS region 50A is formed on the first metal film 6 by lithography.

次に、図４（ｃ）に示すように、レジストパターン１７をマスクとして、第１の金属膜６におけるＮＭＩＳ領域５０Ａ上に形成されている部分を除去する。その後、レジストパターン１７を除去する。   Next, as shown in FIG. 4C, using the resist pattern 17 as a mask, the portion of the first metal film 6 formed on the NMIS region 50A is removed. Thereafter, the resist pattern 17 is removed.

次に、図４（ｄ）に示すように、半導体基板１の上の全面に、第２の金属膜８を形成する。これにより、ＮＭＩＳ領域５０Ａにおいては、第２の金属膜８は高誘電率絶縁膜５の上に直接に形成される。一方、ＰＭＩＳ領域５０Ｂにおいては、第２の金属膜８は第１の金属膜６の上に直接に形成される。また、ＮＭＩＳ領域５０Ａのリセス１５においては、第１の金属膜６は、高誘電率絶縁膜５を介してリセス１５の側壁上に形成される。同様に、ＰＭＩＳ領域５０Ｂのリセス１５においては、第１の金属膜６は、高誘電率絶縁膜５を介してリセス１５の側壁上に形成され、また、第２の金属膜８は、第１の金属膜６及び高誘電率絶縁膜５を介してリセス１５の側壁上に形成される。   Next, as shown in FIG. 4D, a second metal film 8 is formed on the entire surface of the semiconductor substrate 1. Thus, the second metal film 8 is formed directly on the high dielectric constant insulating film 5 in the NMIS region 50A. On the other hand, the second metal film 8 is formed directly on the first metal film 6 in the PMIS region 50B. Further, in the recess 15 in the NMIS region 50A, the first metal film 6 is formed on the sidewall of the recess 15 with the high dielectric constant insulating film 5 interposed therebetween. Similarly, in the recess 15 of the PMIS region 50B, the first metal film 6 is formed on the sidewall of the recess 15 via the high dielectric constant insulating film 5, and the second metal film 8 is The metal film 6 and the high dielectric constant insulating film 5 are formed on the sidewall of the recess 15.

なお、ＰＭＩＳＦＥＴのゲート電極を構成する第１の金属膜６には、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）若しくはルテニウム（Ｒｕ）又は他の貴金属を主成分とする金属を用いることができる。また、これらに限られず、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）又はニッケル（Ｎｉ）の窒化物を主成分とする導電膜を用いることができる。   For the first metal film 6 constituting the gate electrode of the PMISFET, for example, a metal mainly composed of platinum (Pt), palladium (Pd), ruthenium (Ru), or other noble metal can be used. Further, the conductive film is not limited thereto, and a conductive film containing a nitride of titanium (Ti), tantalum (Ta), tungsten (W), or nickel (Ni) as a main component can be used.

また、ＮＭＩＳＦＥＴのゲート電極を構成する第２の金属膜８には、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びアルミニウム（Ａｌ）からなる元素群から選ばれた単体金属、又は同元素群から選ばれた２つ以上の金属からなる合金を用いることができる。また、これらに限られず、同元素群から選ばれた金属の窒化物又は炭化物を主成分とする導電膜を用いることができる。   The second metal film 8 constituting the gate electrode of the NMISFET was selected from an element group consisting of hafnium (Hf), zirconium (Zr), titanium (Ti), tantalum (Ta), and aluminum (Al). A single metal or an alloy made of two or more metals selected from the same element group can be used. In addition, the conductive film is not limited thereto, and a conductive film mainly containing a metal nitride or carbide selected from the same element group can be used.

第１の金属膜６及び第２の金属膜８の堆積方法には、高誘電率絶縁膜５を形成した後もリセス１５が高アスペクト比を有していることを考慮して、例えば、コンフォーマルに堆積可能なＡＬＤ法又はＣＶＤ法を用いてもよい。また、ボトムカバレッジが良好な、すなわち高い垂直異方性を持つＰＶＤ法を用いてもよい。   In the method of depositing the first metal film 6 and the second metal film 8, for example, the recess 15 has a high aspect ratio even after the high dielectric constant insulating film 5 is formed. An ALD method or a CVD method which can be deposited formally may be used. Alternatively, a PVD method with good bottom coverage, that is, high vertical anisotropy may be used.

なお、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴのそれぞれの仕事関数の値を決定する第１の金属膜６及び第２の金属膜８の厚さは、数ｎｍ〜十数ｎｍ程度であればよい。   The thicknesses of the first metal film 6 and the second metal film 8 that determine the work function values of the PMISFET and the NMISFET may be about several nm to several tens of nm.

次に、図４（ｅ）に示すように、リセス１５を埋める主導電膜９として、第２の金属膜８の上に、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）若しくは銅（Ｃｕ）等からなる低抵抗金属膜、又はポリシリコン膜等を形成する。これにより、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成する、異種材料が積層されたゲート電極が形成される。   Next, as shown in FIG. 4E, as the main conductive film 9 filling the recess 15, on the second metal film 8, for example, aluminum (Al), titanium (Ti), tungsten (W) or copper A low resistance metal film made of (Cu) or the like, or a polysilicon film is formed. Thereby, a gate electrode in which different kinds of materials are stacked, which constitute the NMISFET and the PMISFET, is formed.

次に、図４（ｆ）に示すように、例えば、ＣＭＰ法による平坦化又はドライエッチング法によるエッチバックを行って、層間絶縁膜１６の上に堆積された余剰の主導電膜９、第２の金属膜８、第１の金属膜６及び高誘電率絶縁膜５を除去する。これにより、ゲートラスト法によるトランジスタ（ＦＥＴ）の基本構造を得る。   Next, as shown in FIG. 4F, for example, planarization by a CMP method or etch back by a dry etching method is performed, so that the surplus main conductive film 9 deposited on the interlayer insulating film 16, the second The metal film 8, the first metal film 6 and the high dielectric constant insulating film 5 are removed. Thereby, the basic structure of the transistor (FET) by the gate last method is obtained.

以上に説明したように、第１の実施形態によると、ＦＥＴを構成するゲート絶縁膜にhigher-k材料である酸化チタン（ＴｉＯ２）のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigher-k材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置（ＣＭＩＳＦＥＴ）は、さらなる微細化及びＥＯＴの低減に対応することができる。 As described above, according to the first embodiment, the anatase phase of titanium oxide (TiO 2 ), which is a higher-k material, is used for the gate insulating film constituting the FET. Thereby, a high dielectric constant insulating film made of a higher-k material can be introduced into the gate insulating film in a stable state with the interface with a semiconductor substrate, for example, a silicon substrate. As a result, the semiconductor device (CMISFET) according to the present embodiment can cope with further miniaturization and reduction of EOT.

なお、第１の実施形態において、半導体基板１にはシリコン（Ｓｉ）を用いたが、本発明はシリコンには限られず、他の半導体基板、例えばＳＯＩ基板、又はＧｅ、ＧａＡｓ、ＩｎＧａＡｓ、ＧａＮ若しくはＳｉＣ等からなる基板を用いることができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図５（ａ）〜図５（ｄ）を参照しながら説明する。なお、図２に示す構成部材と同一の構成部材には同一の符号を付している。 In the first embodiment, silicon (Si) is used for the semiconductor substrate 1, but the present invention is not limited to silicon, and other semiconductor substrates such as an SOI substrate, Ge, GaAs, InGaAs, GaN, or A substrate made of SiC or the like can be used.
(Second Embodiment)
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described below with reference to FIGS. 5 (a) to 5 (d). In addition, the same code | symbol is attached | subjected to the structural member same as the structural member shown in FIG.

第１の実施形態においては、本発明のゲート絶縁膜である高誘電率絶縁膜５、すなわちアナターゼ型のチタン酸化（ＴｉＯ２）膜を、まず、金属チタン膜を成膜し、その後、成膜された金属チタン膜に対してプラズマ酸化により酸化して形成した。 In the first embodiment, a high dielectric constant insulating film 5 that is a gate insulating film of the present invention, that is, an anatase type titanium oxide (TiO 2 ) film is first formed into a metal titanium film, and then formed into a film. The formed metal titanium film was oxidized by plasma oxidation.

これに代えて、第２の実施形態においては、各リセス１５の底面及び側壁上に、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を直接に形成する構成とする。   Instead, in the second embodiment, the high dielectric constant insulating film 5 made of anatase-type titanium oxide is directly formed on the bottom and side walls of each recess 15.

具体的には、図５（ａ）に示すように、第１の実施形態と同様に、サイドウォールスペーサ１１（オフセットスペーサ）により両側面が覆われたダミー電極１４及びダミー酸化膜１３を除去する。その後、半導体基板１の上に全面にわたって、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を成膜する。このとき、高誘電率絶縁性膜５は、リセス１５の底面上、すなわち、半導体基板１の表面上だけでなく、リセス１５の側壁上及び層間絶縁膜１６の上にも形成される。ここで、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５は、例えば、スパッタ法を用いることができ、ターゲット材として、チタン酸化物（ＴｉＯ２）を用いればよい。 Specifically, as shown in FIG. 5A, as in the first embodiment, the dummy electrode 14 and the dummy oxide film 13 whose both side surfaces are covered with the sidewall spacer 11 (offset spacer) are removed. . Thereafter, a high dielectric constant insulating film 5 made of anatase type titanium oxide is formed on the entire surface of the semiconductor substrate 1. At this time, the high dielectric constant insulating film 5 is formed not only on the bottom surface of the recess 15, that is, on the surface of the semiconductor substrate 1, but also on the sidewall of the recess 15 and on the interlayer insulating film 16. Here, for the high dielectric constant insulating film 5 made of anatase type titanium oxide, for example, a sputtering method can be used, and titanium oxide (TiO 2 ) may be used as a target material.

また、一変形例として、ターゲット材にチタン酸化物を用いる代わりに、金属チタンを用い、雰囲気ガスとして酸素を導入すると共に、前述した垂直異方性を持つ堆積法であるＰＶＤ法を用いることにより、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を直接に成膜することも可能である。   As a modification, instead of using titanium oxide as a target material, metallic titanium is used, oxygen is introduced as an atmospheric gas, and the PVD method, which is the above-described deposition method having vertical anisotropy, is used. It is also possible to directly form the high dielectric constant insulating film 5 made of anatase type titanium oxide.

なお、第２の実施形態においては、リセス１５内に高誘電率絶縁膜５と半導体基板１との間に下地膜（界面層）を設ける必要はない。また、界面層としての自然酸化膜はあえて除去する必要はない。   In the second embodiment, it is not necessary to provide a base film (interface layer) between the high dielectric constant insulating film 5 and the semiconductor substrate 1 in the recess 15. Further, it is not necessary to remove the natural oxide film as the interface layer.

但し、酸化性雰囲気により金属チタンを酸化するＰＶＤ法等を用い、半導体基板１の表面が酸化されてＥＯＴの増大が懸念される場合は、第１の実施形態と同様に、下地膜４を設けてもよい。   However, when PVD or the like that oxidizes metallic titanium in an oxidizing atmosphere is used and the surface of the semiconductor substrate 1 is oxidized and there is a concern about an increase in EOT, the base film 4 is provided as in the first embodiment. May be.

また、アナターゼ型の酸化チタンからなる高誘電率絶縁膜５を成膜する際のプロセス温度は、第１の実施形態と同様に、６００℃未満とすることが好ましい。さらに、半導体基板１の表面に形成される界面層の形成及びその増大を防ぐという観点からは、５００℃程度未満の熱処理がより好ましい。   Further, the process temperature when forming the high dielectric constant insulating film 5 made of anatase type titanium oxide is preferably less than 600 ° C. as in the first embodiment. Furthermore, from the viewpoint of preventing the formation and increase of the interface layer formed on the surface of the semiconductor substrate 1, a heat treatment of less than about 500 ° C. is more preferable.

次に、図５（ｂ）に示すように、第１の金属膜６を、ＰＭＩＳ領域５０Ｂのリセス１５の下部に堆積するように、高誘電率絶縁膜５の上に選択的に成膜する。   Next, as shown in FIG. 5B, the first metal film 6 is selectively formed on the high dielectric constant insulating film 5 so as to be deposited below the recess 15 in the PMIS region 50B. .

次に、図５（ｃ）に示すように、半導体基板１の上の全面に、第２の金属膜８及び主導電膜９を順次成膜する。   Next, as shown in FIG. 5C, the second metal film 8 and the main conductive film 9 are sequentially formed on the entire surface of the semiconductor substrate 1.

次に、図５（ｄ）に示すように、層間絶縁膜１６の上に堆積された余剰の主導電膜９、第２の金属膜８、第１の金属膜６及び高誘電率絶縁膜５を除去することにより、ゲートラスト法によるトランジスタ（ＦＥＴ）の基本構造を得る。   Next, as shown in FIG. 5D, the surplus main conductive film 9, the second metal film 8, the first metal film 6, and the high dielectric constant insulating film 5 deposited on the interlayer insulating film 16. Is removed to obtain a basic structure of a transistor (FET) by the gate last method.

以上に説明したように、第２の実施形態によると、ＦＥＴを構成するゲート絶縁膜にhigher-k材料である酸化チタン（ＴｉＯ２）のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigher-k材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置は、さらなる微細化及びＥＯＴの低減に対応することができる。 As described above, according to the second embodiment, the anatase phase of titanium oxide (TiO 2 ), which is a higher-k material, is used for the gate insulating film constituting the FET. Thereby, a high dielectric constant insulating film made of a higher-k material can be introduced into the gate insulating film in a stable state with the interface with a semiconductor substrate, for example, a silicon substrate. As a result, the semiconductor device according to the present embodiment can cope with further miniaturization and reduction of EOT.

本発明に係る半導体装置及びその製造方法は、higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できる。このため、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法等に有用である。   The semiconductor device and the manufacturing method thereof according to the present invention can stabilize the interface of the titanium oxide film, which is a higher-k material, with the semiconductor substrate, and can realize a gate structure that can cope with further miniaturization. For this reason, it is useful for a semiconductor device having a gate insulating film made of a high dielectric constant material, a manufacturing method thereof, and the like.

１ 半導体基板
２ 素子分離
３Ａ ｐウェル
３Ｂ ｎウェル
４ 下地膜
５ 高誘電率絶縁膜
５Ａ 金属膜
６ 第１の金属膜
８ 第２の金属膜
９ 主導電膜
１０ レジストパターン
１１ サイドウォールスペーサ
１２Ａ ｎ型エクステンション領域
１２Ｂ ｐ型エクステンション領域
１３ ダミー酸化膜
１４ ダミー電極膜
１５ リセス
１６ 層間絶縁膜
１７ レジストパターン
５０Ａ ＮＭＩＳ領域
５０Ｂ ＰＭＩＳ領域 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation | separation 3A p well 3B n well 4 Base film 5 High dielectric constant insulating film 5A Metal film 6 First metal film 8 Second metal film 9 Main conductive film 10 Resist pattern 11 Side wall spacer 12A n-type Extension region 12B P-type extension region 13 Dummy oxide film 14 Dummy electrode film 15 Recess 16 Interlayer insulating film 17 Resist pattern 50A NMIS region 50B PMIS region

Claims (9)

半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、
前記ゲート電極は、金属を含む導電膜からなることを特徴とする半導体装置。 A gate insulating film formed on the semiconductor region;
A gate electrode formed on the gate insulating film,
The gate insulating film is a high dielectric constant insulating film mainly composed of anatase-type titanium oxide,
The semiconductor device, wherein the gate electrode is made of a conductive film containing a metal. 前記ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、
前記導電膜は、前記絶縁膜における互いに対向する壁面に沿って断面Ｕ字状に形成されていることを特徴とするを請求項１に記載の半導体装置。 An insulating film covering both side surfaces of the gate insulating film and the gate electrode;
The semiconductor device according to claim 1, wherein the conductive film is formed in a U-shaped cross section along mutually opposing wall surfaces in the insulating film. 前記絶縁膜は、サイドウォール絶縁膜であることを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the insulating film is a sidewall insulating film. 前記半導体領域と前記ゲート絶縁膜との間には、前記高誘電率絶縁膜とは異なる下地絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein a base insulating film different from the high dielectric constant insulating film is formed between the semiconductor region and the gate insulating film. 半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、
前記ダミーゲート電極をマスクとして前記半導体領域にソース／ドレイン領域を形成する工程と、
前記半導体領域の上に、前記ダミーゲート電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜から前記ダミーゲート電極の上面を露出する工程と、
前記絶縁膜から前記ダミーゲート電極を除去することにより、前記絶縁膜にリセスを形成する工程と、
前記リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、
前記リセスにおける前記高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。 Selectively forming a dummy gate electrode on the semiconductor region;
Forming a source / drain region in the semiconductor region using the dummy gate electrode as a mask;
Forming an insulating film on the semiconductor region so as to cover the dummy gate electrode;
Exposing the upper surface of the dummy gate electrode from the insulating film;
Forming a recess in the insulating film by removing the dummy gate electrode from the insulating film;
Forming a high dielectric constant insulating film mainly composed of anatase-type titanium oxide under the recess;
And a step of embedding a conductive film containing a metal on the high dielectric constant insulating film in the recess. 前記リセスに前記高誘電率絶縁膜を形成する工程は、
異方性を持つ堆積法により、前記リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、
堆積した前記金属チタン膜を酸化することにより、前記アナターゼ型酸化チタンを主成分とする前記高誘電率絶縁膜を形成する工程とを含むことを特徴とする請求項５に記載の半導体装置の製造方法。 Forming the high dielectric constant insulating film in the recess;
Forming a titanium metal film in a non-oxidizing atmosphere below the recess by an anisotropic deposition method;
The method of manufacturing a semiconductor device according to claim 5, further comprising: forming the high dielectric constant insulating film mainly composed of the anatase titanium oxide by oxidizing the deposited titanium metal film. Method. 前記金属チタン膜を酸化する工程は、温度が５００℃未満の酸素プラズマにより酸化する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 6, wherein the step of oxidizing the metal titanium film is a step of oxidizing with oxygen plasma having a temperature of less than 500 ° C. 前記リセスに前記高誘電率絶縁膜を形成する工程は、
異方性を持つ堆積法により、前記リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であることを特徴とする請求項５に記載の半導体装置の製造方法。 Forming the high dielectric constant insulating film in the recess;
6. The method of manufacturing a semiconductor device according to claim 5, wherein a metal titanium film is formed in an oxidizing atmosphere below the recess by an anisotropic deposition method. 前記絶縁膜にリセスを形成する工程は、前記リセスの底部から前記半導体領域を露出する工程を含み、
前記絶縁膜にリセスを形成する工程と前記リセスの下部に前記高誘電率絶縁膜を形成する工程との間に、
前記リセスから露出する前記半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。 The step of forming the recess in the insulating film includes the step of exposing the semiconductor region from the bottom of the recess,
Between the step of forming a recess in the insulating film and the step of forming the high dielectric constant insulating film under the recess,
The method for manufacturing a semiconductor device according to claim 5, further comprising a step of forming a base insulating film on the semiconductor region exposed from the recess.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150106817A (en) * 2014-03-12 2015-09-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Sandwich epi channel for device enhancement
JP7397736B2 (en) 2020-03-31 2023-12-13 株式会社Ｓｃｒｅｅｎホールディングス Etching method and substrate processing method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150106817A (en) * 2014-03-12 2015-09-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Sandwich epi channel for device enhancement
US9466670B2 (en) 2014-03-12 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Sandwich epi channel for device enhancement
KR101695521B1 (en) 2014-03-12 2017-01-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Sandwich epi channel for device enhancement
US10008501B2 (en) 2014-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Sandwich EPI channel for device enhancement
JP7397736B2 (en) 2020-03-31 2023-12-13 株式会社Ｓｃｒｅｅｎホールディングス Etching method and substrate processing method

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