JP2013038529A - Switched capacitor integrator - Google Patents
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Abstract
Description
本発明は、負帰還制御などに用いられる、スイッチトキャパシタ積分器に関するものである。 The present invention relates to a switched capacitor integrator used for negative feedback control and the like.
従来から、回路の安定化などのため、積分器を用いて負帰還制御を行う手法が知られている。特に近年においては、特許文献1に記載の如き、スイッチトキャパシタ回路を用いた積分器が広く採用されている。このスイッチトキャパシタ回路を用いた積分器は、高精度の抵抗を必要としないことなどから、集積回路すなわちIC化に最適な回路構成である。 Conventionally, a method of performing negative feedback control using an integrator is known for circuit stabilization and the like. Particularly in recent years, an integrator using a switched capacitor circuit as described in Patent Document 1 has been widely adopted. An integrator using this switched capacitor circuit has an optimum circuit configuration for an integrated circuit, that is, an IC because it does not require a high-precision resistor.
特許文献1に記載されている一般的なスイッチトキャパシタ積分器の回路図を図5に示す。ここで、第1及び第2のスイッチ12,14を交互にオンオフすることにより、電荷を入力端子16から第1のコンデンサ18を介して、第2のコンデンサ22に移動する。この電荷の移動すなわち電流は、[数1]であらわされる。ここで、fswは第1及び第2のスイッチ12,14を駆動するクロック周波数、C1は第1のコンデンサ18の容量値、Vinは入力端子16に印加される入力電圧、Vyは差動増幅器24の反転入力端子26の電圧、をあらわしている。
A circuit diagram of a general switched capacitor integrator described in Patent Document 1 is shown in FIG. Here, by alternately turning on and off the first and
通常動作時には、Vyは差動増幅器24の非反転入力端子に設定される定電圧Vrefと等しくなるため、上記電流は、[数2]のようになる。
During normal operation, Vy is equal to the constant voltage Vref set at the non-inverting input terminal of the
上記[数2]であらわされる電流は、[数3]であらわされる第2のコンデンサ22に流れ込む電流と等しい。
The current expressed by [Expression 2] is equal to the current flowing into the
[数2]と[数3]を連立させて解くことにより、図5に示す積分器の特性を表す式[数4]が得られる。ここで、C2は第2のコンデンサ22の容量値、Voutは差動増幅器24の出力端20にあらわれる出力電圧、をあらわしている。この式から分かるように、基準となる電圧Vrefに対する入力電圧Vinを時間積分した値にある係数を掛けたものが、出力電圧Voutとしてあらわれる。ここで、C1とC2とfswからなる係数部分が定数でないと、正確な積分値が得られない。すなわち、積分器の動作状態において、この係数部分は一定の値であることが求められるのである。
By solving [Equation 2] and [Equation 3] simultaneously, Equation [Equation 4] representing the characteristics of the integrator shown in FIG. 5 is obtained. Here, C2 represents the capacitance value of the
積分器の動作状態において、第1のコンデンサ18に印加される電圧は、第1のスイッチ12オン・第2のスイッチ14オフ時にはVin、第1のスイッチ12オフ・第2の第2のスイッチ14オン時にはVrefとなり、一方第2のコンデンサ22に印加される電圧は、(Vout−Vref)であらわされる。このように、第1及び第2のコンデンサ18、22に印加される電圧が異なる上に、時間と共に変化することから、[数4]の係数部分が一定の値であるためには、第1及び第2のコンデンサ18、22には電圧依存性がないことが求められる。そこで、今までは、絶縁膜をポリシリコンや金属の電極で挟んだPIP容量(Poly-Insulator-Poly 容量)やMIM容量(Metal-Insulator-Metal 容量)を使用することが提案されてきた。
In the operating state of the integrator, the voltage applied to the
しかしながら、PIP容量やMIM容量では、単位面積当たりの容量値が十分ではないため、第1及び第2のコンデンサ18、22の占める面積が大きくなり、積分回路小型化の障害となっていた。このため、PIP容量やMIM容量よりも、単位面積当たりの容量値が大きいものとして、極めて薄い膜であるゲート酸化膜を絶縁膜とするMOS容量の採用が考えられる。MOS容量とは、電界効果トランジスタ(FET:Field Effect Transistor )の一種であるMOS(Metal Oxide Semiconductor )トランジスタの作製工程を用いて形成されるMOS構造を有する容量素子のことである。しかしながらMOS容量は、片側の電極である半導体層の電荷の状態が印加される電圧によって異なるため、その容量値が図6に示すように大きな電圧依存性を持ってしまい、図5に示すような積分回路の第1及び第2のコンデンサ18,22に使用するには問題があった。なお、図6において横軸はMOSトランジスタにおけるゲート・ソース間電圧(Vgs :容量に対する印加電圧に相当)、縦軸はMOS容量の規格化された容量値である。
However, since the capacitance value per unit area is not sufficient in the PIP capacitor and the MIM capacitor, the area occupied by the first and
なお、このようなMOS容量の電圧依存性を大幅に低減するための手段が、特許文献2および特許文献3に開示されている。しかしながら、いずれの特許文献も、2つのMOS容量を用い、逆向きに並列接続させることにより、電圧依存性をキャンセルするものであり、これを実現させるためには、電位が異なるPウエル層を2つ以上半導体基板中に作る必要がある。Pウエル層は半導体において大きな面積を必要とするため、これが2つ以上必要であることはコスト的に問題となることから、実用性に乏しかった。 Note that Patent Document 2 and Patent Document 3 disclose means for greatly reducing the voltage dependency of the MOS capacitor. However, in any of the patent documents, voltage dependency is canceled by using two MOS capacitors and connecting them in parallel in the opposite direction. To realize this, two P-well layers having different potentials are used. It is necessary to make more than one in the semiconductor substrate. Since the P-well layer requires a large area in the semiconductor, the necessity of two or more P-layers is problematic in terms of cost, so that the practicality is poor.
本発明は上述の如き事情を背景として為されたものであって、その解決課題とするところは、スイッチトキャパシタ積分回路において、コンデンサの電圧依存性を低減しつつ、コンデンサの占める面積を減らすことができる、新規な構造のスイッチトキャパシタ積分回路を提供することにある。 The present invention has been made in the background as described above, and the solution is to reduce the area occupied by the capacitor while reducing the voltage dependency of the capacitor in the switched capacitor integration circuit. An object of the present invention is to provide a switched capacitor integrating circuit having a novel structure.
すなわち、本発明の第一の態様は、第1のコンデンサと、前記第1のコンデンサの一端と入力端子との間に接続される第1のスイッチと、前記第1のコンデンサの他端に出力端が接続され、非反転入力端子が定電位源に接続される差動増幅器と、前記第1のコンデンサの一端と前記差動増幅器の反転入力端子との間に接続される第2のスイッチと、前記差動増幅器の出力端と反転入力端子の間に接続される第2のコンデンサとを備えたスイッチトキャパシタ積分器を提供するものである。 That is, the first aspect of the present invention provides a first capacitor, a first switch connected between one end of the first capacitor and an input terminal, and an output to the other end of the first capacitor. And a second switch connected between one end of the first capacitor and the inverting input terminal of the differential amplifier. A switched capacitor integrator comprising a second capacitor connected between the output terminal and the inverting input terminal of the differential amplifier is provided.
本態様に従う構造とされたスイッチトキャパシタ積分器においては、第1のコンデンサの他端が、第2のコンデンサと同じく出力端に接続されている。これにより、第1のコンデンサに掛かる電圧と第2のコンデンサに掛かる電圧を大幅に近付けることができるので、電圧依存性がある容量も使用することが可能となり、設計の自由度を広げることができる。 In the switched capacitor integrator configured according to this aspect, the other end of the first capacitor is connected to the output end in the same manner as the second capacitor. As a result, the voltage applied to the first capacitor and the voltage applied to the second capacitor can be made very close to each other, so that a voltage-dependent capacitor can be used, and the degree of freedom in design can be expanded. .
また、第1のコンデンサも第2のコンデンサと同じく出力端に接続されることにより、従来例で[数3]であらわされた電流を受けるコンデンサが第1のコンデンサと第2のコンデンサの2つになった。これにより、従来に比べて第2のコンデンサの容量値を小さくすることができるので、小型化が可能となる。因みに、第2のコンデンサの容量を第1のコンデンサの容量分だけ小さくしても、同じ値の積分値Voutを得ることができるのである。 Similarly to the second capacitor, the first capacitor is also connected to the output terminal, so that two capacitors, the first capacitor and the second capacitor, that receive the current expressed by [Equation 3] in the conventional example are provided. Became. As a result, the capacitance value of the second capacitor can be reduced as compared with the conventional case, and the size can be reduced. Incidentally, even if the capacitance of the second capacitor is reduced by the amount of the first capacitor, the integrated value Vout having the same value can be obtained.
このように、本態様によれば、第2のコンデンサの一方の端部の接続を単に変えるだけできるので、素子数の増加や大幅な回路構成の変更などなく、極めて簡単に回路の小型化やコンデンサの電圧依存性によるスイッチトキャパシタ積分器の特性への影響の低減を実現することができる。 As described above, according to this aspect, since the connection of one end of the second capacitor can be simply changed, the circuit size can be reduced very easily without increasing the number of elements or drastically changing the circuit configuration. It is possible to reduce the influence on the characteristics of the switched capacitor integrator due to the voltage dependence of the capacitor.
本発明の第二の態様は、請求項1に記載のスイッチトキャパシタ積分器において、前記入力端子には制御対象回路の制御対象出力端子が接続される一方、前記制御対象回路の制御入力端子には前記出力端が接続されているものである。 According to a second aspect of the present invention, in the switched capacitor integrator according to claim 1, the control target output terminal of the control target circuit is connected to the input terminal, while the control input terminal of the control target circuit is connected to the control input terminal. The output terminal is connected.
本態様によれば、スイッチトキャパシタ積分器を負帰還制御に用いることにより、第1および第2のコンデンサに印加される電圧を同じにすることができる。これにより、電圧依存性がある容量を使用する際の問題がなくなり、設計の自由度を広げることができる。 According to this aspect, the voltage applied to the first and second capacitors can be made the same by using the switched capacitor integrator for the negative feedback control. As a result, there is no problem in using a voltage-dependent capacitor, and the degree of freedom in design can be expanded.
本発明の第三の態様は、前記第一又は第二の態様に記載のスイッチトキャパシタ積分器において、前記第1および第2のコンデンサは、MOS容量により構成されているものである。 According to a third aspect of the present invention, in the switched capacitor integrator according to the first or second aspect, the first and second capacitors are constituted by MOS capacitors.
本態様によれば、コンデンサの電圧依存性の問題が低減乃至は解消されていることから、第1および第2のコンデンサに電圧依存性のあるMOS容量を採用することができる。MOS容量は単位面積当たりの容量値が他の容量素子に比べて大きいことから、スイッチトキャパシタ積分器の小型化に極めて有効であると言える。また容量素子の変更は容易に行うことができるので、簡単に実現することができる。 According to this aspect, since the problem of the voltage dependency of the capacitor is reduced or eliminated, a MOS capacitor having voltage dependency can be employed for the first and second capacitors. Since the capacitance value per unit area of the MOS capacitor is larger than that of other capacitive elements, it can be said that it is extremely effective for miniaturization of the switched capacitor integrator. Further, since the capacitance element can be easily changed, it can be easily realized.
本発明のスイッチトキャパシタ積分器によれば、第1のコンデンサの一方の端部の接続先を出力端子に変更することにより、各コンデンサの電圧依存性によるスイッチトキャパシタ積分器の特性への影響を低減することができると共に、第2のコンデンサの容量を低減でき、簡単な変更で、スイッチトキャパシタ積分器の小型化を実現できる。 According to the switched capacitor integrator of the present invention, the influence of the voltage dependency of each capacitor on the characteristics of the switched capacitor integrator is reduced by changing the connection destination of one end of the first capacitor to the output terminal. In addition, the capacitance of the second capacitor can be reduced, and the switched capacitor integrator can be downsized with a simple change.
以下、本発明を更に具体的に明らかにするために、本発明の実施形態について、図面を参照しつつ、詳細に説明する。 Hereinafter, in order to clarify the present invention more specifically, embodiments of the present invention will be described in detail with reference to the drawings.
先ず、図1に、本発明の一実施形態としてのスイッチトキャパシタ積分器10の回路図を示す。初めに、第2のスイッチ14をオフした状態で第1のスイッチ12をオンすることにより、入力端子16と第1のコンデンサ18の一端を導通させ、入力電圧Vinが印加されて第1のコンデンサ18が充電される。なお、第1のコンデンサ18の他端は出力端20に接続されている。次に、第1のスイッチ12をオフした後に第2のスイッチ14をオンすることにより、第1のコンデンサ18の一端と第2のコンデンサ22の一端を導通させ、第1のコンデンサ18に蓄えられた電荷の一部を第2のコンデンサ22に移す。この一連の動作を繰り返し行うことにより、第1のコンデンサ18と第2のコンデンサ22に電荷が蓄積され、出力端20の出力電圧Voutに積分値となってあらわれるのである。なお、第2のコンデンサ22の一端は差動増幅器24の反転入力端子26にも接続されていると共に、第2のコンデンサ22の他端は差動増幅器24の出力端20にも接続されており、差動増幅器24に対する負帰還回路を構成している。また、差動増幅器24の非反転入力端子28に印加される定電圧Vrefは、スイッチトキャパシタ積分器10を後述の負帰還制御に用いる際には、目標となる電圧を設定するものである。なお、定電圧Vrefは適用されるアプリケーションにより任意に設定可能である。
First, FIG. 1 shows a circuit diagram of a switched
本実施形態のスイッチトキャパシタ積分器10では、第1のコンデンサ18に印加される電圧は、第1のスイッチ12オン・第2のスイッチ14オフ時には(Vout−Vin)、第1のスイッチ12オフ・第2のスイッチ14オン時には(Vout−Vref)となり、一方第2のコンデンサ22に印加される電圧は、(Vout−Vref)であらわされる。ここでVinとVrefを近い値にしておけば、第1及び第2のコンデンサ18,22に印加される電圧を従来に比べて大幅に近付けることができるので、電圧依存性がある容量、例えば、MOS容量やPN(P-type semiconductor N-type semiconductor )接合容量等、も使用することが可能となり、設計の自由度を広げることができるのである。
In the switched
本発明のスイッチトキャパシタ積分器10の特性を表す式についても、図5に示す従来例の場合と同様にして求めることができる。初めに、第1及び第2のスイッチ12,14を交互にオンオフすることにより、電荷を入力端子16から第1のコンデンサ18を介して、第2のコンデンサ22に移動することによる電流は、従来例と同じく[数2]であらわされる。一方、従来例で[数3]であらわされた第2のコンデンサ22に流れ込む電流は、これを受けるコンデンサが第1及び第2のコンデンサ18,22の2つになったことから、[数5]のようにあらわされる。
The expression representing the characteristics of the switched
ここで、[数2]と[数5]を連立させて解くことにより、図1に示す積分器の特性を表す式[数6]が得られる。 Here, by solving [Formula 2] and [Formula 5] simultaneously, Formula [Formula 6] representing the characteristics of the integrator shown in FIG. 1 is obtained.
[数6]と[数4]を比較すると、係数部分の分母が従来例の場合のC2から(C1+C2)に変わっていることが分かる。すなわち、第2のコンデンサ22の容量C2を第1のコンデンサ18の容量分C1だけ小さくしても、同じ値の積分値Voutを得ることができ、小型化が可能となるのである。
Comparing [Equation 6] and [Equation 4], it can be seen that the denominator of the coefficient portion is changed from C2 in the conventional example to (C1 + C2). That is, even if the capacitance C2 of the
次に、図2を用いて、本発明の第二の実施形態としてのスイッチトキャパシタ積分器30について説明する。第二の実施形態は、第一の実施形態のスイッチトキャパシタ積分器10を用いて、制御対象回路32の負帰還制御を行うものである。具体的には、第一の実施形態のスイッチトキャパシタ積分器10の入力端子16に、制御対象回路32の制御対象出力端子(制御対象となる信号等を出力する端子)34を接続すると共に、同じく出力端20に、制御対象回路32の制御入力端子36を接続するものである。なお、以下の説明において、前述の実施形態と実質的に同様の構成については、前述の実施形態と同様の符号を付することによって、詳細な説明を省略する。
Next, a switched
このように積分器を負帰還制御に用いる場合には、上記の制御対象回路32の制御対象出力端子34の電圧、すなわちスイッチトキャパシタ積分器10の入力電圧Vinの目標値を、Vrefに設定する。定常状態においては、Vin≒Vrefとなることから、第1のコンデンサ18に掛かる電圧は、通常(差動増幅器の利得が十分に高く、2つの入力間の仮想短絡が成立している場合)、(Vout−Vref)に等しい、もしくはほぼ等しくなる。第2のコンデンサ22に掛かる電圧も、(Vout−Vref)となることから、両コンデンサ18,22に掛かる電圧を等しく、もしくはほぼ等しくすることができる。
When the integrator is used for negative feedback control in this way, the voltage of the control
従って、両コンデンサ18,22を同じ容量素子を用いて形成することにより、[数6]の係数部分の容量値の電圧依存性成分は、約分されて無くなる。これにより、単位面積当たりの容量値が大きいものの電圧依存性があるために使用が困難であったMOS容量も使用することが可能となり、大幅な小型化が実現できるのである。
Therefore, by forming both
次に、図3および図4を用いて、本発明の第三の実施形態としてのスイッチトキャパシタ積分器38について説明する。第三の実施形態は、第一の実施形態のスイッチトキャパシタ積分器10を、集積回路技術を用いて形成したものである。具体的には、第1及び第2のスイッチ12,14はnMOS(n-channel Metal Oxide
Semiconductor )トランジスタを用いて形成されており、また第1及び第2のコンデンサ18,22はpMOS(p-channel Metal Oxide Semiconductor )トランジスタを用いて形成されている。
Next, a switched
The first and
ここで、第1の第1及び第2のスイッチ12,14にはnMOSトランジスタを使用しているが、Vrefの値やスイッチの駆動に用いる電圧によっては、pMOSトランジスタ、あるいは、並列接続されたnMOSトランジスタとpMOSトランジスタを使用してもよい。nMOSトランジスタを用いた第1及び第2のスイッチ12,14のゲート端子40,42には、図4に示すようなパルス電圧が印加され、交互にオン(Von印加時)オフ(Voff印加時)が繰り返される。一方第1及び第2のコンデンサ18,22にはpMOS容量が使われている。MOS容量には、nMOSトランジスタの作製工程を用いて形成されるnMOS容量と、pMOSトランジスタの作製工程を用いて形成されるpMOS容量の2種類があり、図6に示すように、容量値の電圧依存性が異なる。nMOS容量の場合、正の電圧が印加された方が大きな容量値を示し、一方pMOS容量の場合、負の電圧が印加された方が大きな容量値を示す。実際の回路では、半導体層やスイッチで生じるリーク電流の影響を小さくするために、MOS容量の半導体層側を差動増幅器24の出力端20に接続し、かつ、できるだけ容量値の大きな領域で使用することが望ましい。したがって、第1及び第2のコンデンサ18,22に掛かる電圧は(Vout−Vref)であらわされるので、nMOS容量はVref>Voutの条件で、またpMOS容量はVref<Voutの条件で使うことが望ましい。
Here, although nMOS transistors are used for the first first and
以上、本発明の複数の実施形態について詳述してきたが、これはあくまでも例示であって、本発明は、かかる実施形態における具体的な記載によって、何等、限定的に解釈されるものではない。例えば、上記実施形態では、第1及び第2のコンデンサ18,22に電圧依存性のあるMOS容量を使用した具体例を示したが、電圧依存性のないPIP容量やMIM容量等を用いることも可能である。この場合でも、第2のコンデンサ22の容量を小さくでき、小型化を図ることが可能である。
As mentioned above, although several embodiment of this invention has been explained in full detail, this is an illustration to the last, Comprising: This invention is not limited at all by the specific description in this embodiment. For example, in the above embodiment, a specific example in which a voltage-dependent MOS capacitor is used for the first and
10,30,38:スイッチトキャパシタ積分器、12:第1のスイッチ、14:第2のスイッチ、16:入力端子、18:第1のコンデンサ、20:出力端、22:第2のコンデンサ、24:差動増幅器、26:反転入力端子、28:非反転入力端子、32:制御対象回路、34:制御対象出力端子、36:制御入力端子 10, 30, 38: switched capacitor integrator, 12: first switch, 14: second switch, 16: input terminal, 18: first capacitor, 20: output terminal, 22: second capacitor, 24 : Differential amplifier, 26: inverting input terminal, 28: non-inverting input terminal, 32: control target circuit, 34: control target output terminal, 36: control input terminal
Claims (3)
前記第1のコンデンサの一端と入力端子との間に接続される第1のスイッチと、 前記第1のコンデンサの他端に出力端が接続され、非反転入力端子が定電位源に接続される差動増幅器と、
前記第1のコンデンサの一端と前記差動増幅器の反転入力端子との間に接続される第2のスイッチと、
前記差動増幅器の出力端と反転入力端子の間に接続される第2のコンデンサとを備えたスイッチトキャパシタ積分器。 A first capacitor;
A first switch connected between one end of the first capacitor and an input terminal; an output end connected to the other end of the first capacitor; and a non-inverting input terminal connected to a constant potential source A differential amplifier;
A second switch connected between one end of the first capacitor and an inverting input terminal of the differential amplifier;
A switched capacitor integrator comprising a second capacitor connected between the output terminal and the inverting input terminal of the differential amplifier.
前記制御対象回路の制御入力端子には前記出力端が接続されていることを特徴とする請求項1に記載のスイッチトキャパシタ積分器。 While the control target output terminal of the control target circuit is connected to the input terminal,
The switched capacitor integrator according to claim 1, wherein the output terminal is connected to a control input terminal of the control target circuit.
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