JP2013031022A

JP2013031022A - Offset correction device and correction method

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Publication number: JP2013031022A
Application number: JP2011166144A
Authority: JP
Inventors: Hideyuki Hasegawa; 英之長谷川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2011-07-29
Filing date: 2011-07-29
Publication date: 2013-02-07

Abstract

PROBLEM TO BE SOLVED: To correct offset voltage with higher accuracy.SOLUTION: The offset correction device comprises: adding means which adds a predetermined input signal to a signal based on a signal inputted before a predetermined bit; offset correction means which performs offset correction to the signal added by the adding means; determination means which determines a level of the signal corrected by the offset correction means and outputs a determination result to the adding means; offset correction control means which controls the offset correction means on the basis of the determination result obtained by the determination means; and switching means which switches the operation between a case in which the determination result obtained by the determination means is outputted to the adding means and a case in which the determination result obtained by the determination means is blocked.

Description

本発明は、オフセット電圧を高精度に補正できるオフセット補正装置、及び補正方法に関するものである。 The present invention relates to an offset correction apparatus and a correction method that can correct an offset voltage with high accuracy.

近年、通信速度の高速化に伴って伝送線路の帯域不足が顕在化してきている。この伝送線路の帯域不足によって、信号の波形が歪み、符号間干渉を引き起こすことがある。ここで、符号間干渉とは、０または１のビット値を示す信号が伝送中に他の信号に対して干渉することである。この符号間干渉によってアイ開口が小さくなり、受信側へ入力された入力信号からビット値を判定し難くなる。 In recent years, a shortage of transmission line bandwidth has become apparent as the communication speed increases. Due to the insufficient bandwidth of the transmission line, the waveform of the signal may be distorted, causing intersymbol interference. Here, intersymbol interference is that a signal indicating a bit value of 0 or 1 interferes with other signals during transmission. This intersymbol interference reduces the eye opening and makes it difficult to determine the bit value from the input signal input to the receiving side.

この符号間干渉を解決する方法として、例えば、信号の波形の一部を意図的に変え、波形の歪みによって生じた近接ビットへの符号間干渉の影響を除去する、波形等化技術が知られている。また、この波形等化技術の一つとして、入力信号の波形からその入力信号が示すビット値を判定し、その判定結果を帰還して、次に受信側へ入力される入力信号から既に受信した信号の影響を除去する判定帰還型等化が知られている。 As a method for solving this intersymbol interference, for example, a waveform equalization technique is known in which a part of a signal waveform is intentionally changed to eliminate the influence of intersymbol interference on adjacent bits caused by waveform distortion. ing. In addition, as one of the waveform equalization techniques, the bit value indicated by the input signal is determined from the waveform of the input signal, the determination result is fed back, and it has already been received from the input signal input to the receiving side next A decision feedback type equalization that removes the influence of a signal is known.

近年の微細プロセスにおいては、精度のばらつきによる誤差が顕著になっている。この誤差による影響で、例えば、差動の入力信号が０（Ｖ）である場合でも、出力信号が０（Ｖ）にならないオフセット電圧が生じることがある。このオフセット電圧には、例えば、システマティックオフセットとランダムオフセットとがある。前者のシステマティックオフセットは、回路やレイアウト自体に起因し、後者のランダムオフセット電圧は、半導体製造プロセスに起因するトランジスタの精度のばらつきが主原因となっている。 In recent fine processes, errors due to variations in accuracy have become prominent. Due to the influence of this error, for example, even when the differential input signal is 0 (V), an offset voltage that does not cause the output signal to be 0 (V) may occur. Examples of the offset voltage include a systematic offset and a random offset. The former systematic offset is caused by the circuit and the layout itself, and the latter random offset voltage is mainly caused by variations in transistor accuracy caused by the semiconductor manufacturing process.

ここで、判定帰還型等化を高速通信のアナログフロントエンドに適用した場合、このようなオフセット電圧があるとアイ開口の時間マージンや電圧マージンが小さくなりエラーレートが悪化することとなる。 Here, when the decision feedback equalization is applied to an analog front end for high-speed communication, if there is such an offset voltage, the time margin and voltage margin of the eye opening are reduced and the error rate is deteriorated.

そこで、上記のようなオフセット電圧によるエラーレート悪化を改善するためのオフセット補正回路を備えた補正装置が知られている（例えば、特許文献１及び２参照）。オフセット補正回路を用いる事でアイ開口のマージンを大きくすることができ、エラーレートが改善される。 Therefore, a correction apparatus including an offset correction circuit for improving the error rate deterioration due to the offset voltage as described above is known (see, for example, Patent Documents 1 and 2). By using the offset correction circuit, the margin of the eye opening can be increased, and the error rate is improved.

特開２００９−２２５０１８号公報JP 2009-22018 A 特表２００７−５１５１３０号公報Special table 2007-515130 gazette

しかしながら、特許文献１及び２に示す補正装置においては、すでに受信し判定した信号を帰還しているため、その判定結果によって帰還先の回路の特性が変化することとなる。このため、オフセット電圧のばらつきの量を正確に検出できずその誤差が残存し、エラーレートが悪化する虞がある。 However, in the correction apparatus shown in Patent Documents 1 and 2, since the signal already received and determined is fed back, the characteristics of the circuit of the feedback destination change depending on the determination result. For this reason, the amount of variation in the offset voltage cannot be accurately detected, the error remains, and the error rate may deteriorate.

本発明は、このような問題点を解決するためになされたものであり、オフセット電圧をより高精度に補正できるオフセット補正装置、及び補正方法を提供することを主たる目的とする。 The present invention has been made to solve such a problem, and a main object of the present invention is to provide an offset correction apparatus and a correction method capable of correcting an offset voltage with higher accuracy.

上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置である。 In one aspect of the present invention for achieving the above object, an adding means for adding a predetermined input signal and a signal based on an input signal input before a predetermined bit, and a signal added by the adding means An offset correction unit that performs offset correction on the signal, a determination unit that determines a level of the signal corrected by the offset correction unit, and outputs the determination result to the addition unit; and the determination result by the determination unit Based on the offset correction control means for controlling the offset correction means, and a switching means for switching between the case where the determination result by the determination means is output to the addition means and the case where the addition is interrupted. It is an offset correction device characterized.

他方、上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置であってもよい。 On the other hand, one aspect of the present invention for achieving the above object is a calculation means for performing predetermined calculation processing based on a predetermined input signal and a signal corresponding to the input signal input before a predetermined bit, An adding means for adding a signal generated in accordance with an input control signal to a signal calculated by the calculating means; and determining a level of the signal added by the adding means; Determining means for outputting to the control means, control means for outputting the control signal to the adding means in accordance with a determination result by the determining means, and data for performing predetermined data processing on the determination result by the determining means An offset comprising: processing means; and switching means for switching between when the signal processed by the data processing means is output to the adding means and when the signal is shut off. It may be a positive apparatus.

また、上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、前記加算された信号に対してオフセット補正を行うステップと、前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、前記判定結果に基づいて、前記オフセット補正を制御するステップと、前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法であってもよい。 According to another aspect of the present invention for achieving the above object, a step of adding a predetermined input signal and a signal based on an input signal input before a predetermined bit by an adding means, and the addition Performing offset correction on the signal; determining a level of the corrected signal; outputting the determination result to the adding means; and controlling the offset correction based on the determination result The offset correction apparatus correction method may include a step and a step of switching between a case where the determination result is output to the adding means and a case where the determination result is shut off.

本発明によれば、オフセット電圧をより高精度に補正できるオフセット補正装置、及び補正方法を提供することができる。 According to the present invention, it is possible to provide an offset correction apparatus and a correction method that can correct an offset voltage with higher accuracy.

本発明の実施の形態１に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。1 is a block diagram showing a schematic system configuration of an offset correction apparatus according to Embodiment 1 of the present invention. 加算部、オフセット補正部、及びスイッチ部の回路構成の一例を示す回路図である。It is a circuit diagram which shows an example of the circuit structure of an addition part, an offset correction | amendment part, and a switch part. スイッチ部の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of a switch part. スイッチ部の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of a switch part. スイッチ部の回路構成の一例を示す図である。It is a figure which shows an example of the circuit structure of a switch part. 本発明の実施の形態２に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。It is a block diagram which shows the schematic system configuration | structure of the offset correction apparatus which concerns on Embodiment 2 of this invention.

実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。本実施の形態１に係るオフセット補正装置１は、加算部２と、オフセット補正部３と、判定部４と、データ保持部５と、オフセット補正制御部６と、スイッチ部７と、を備えている。 Embodiment 1 FIG.
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a schematic system configuration of an offset correction apparatus according to Embodiment 1 of the present invention. The offset correction apparatus 1 according to the first embodiment includes an addition unit 2, an offset correction unit 3, a determination unit 4, a data holding unit 5, an offset correction control unit 6, and a switch unit 7. Yes.

加算部２は、加算手段の一具体例であり、所定の入力信号と、データ保持部５からスイッチ部７を介して入力された信号（Ｎビット前までに加算部２に入力された入力信号に対する判定部４の判定結果に応じた信号）と、を加算する。加算部２にはオフセット補正部３が接続されており、加算部２は、この加算した信号をオフセット補正部３に対して出力する。 The adding unit 2 is a specific example of an adding unit, and a predetermined input signal and a signal input from the data holding unit 5 via the switch unit 7 (an input signal input to the adding unit 2 before N bits) And a signal corresponding to the determination result of the determination unit 4). An offset correction unit 3 is connected to the addition unit 2, and the addition unit 2 outputs the added signal to the offset correction unit 3.

オフセット補正部３は、オフセット補正手段の一具体例であり、加算部２からの入力信号にオフセット補正制御部６からのオフセット補正信号（オフセット補正電圧）Ｄｏｓｔを加算することで、オフセット補正を行う。オフセット補正部３には判定部４が接続されており、オフセット補正部３はこの加算された信号を判定部４に対して出力する。 The offset correction unit 3 is a specific example of an offset correction unit, and performs offset correction by adding an offset correction signal (offset correction voltage) Post from the offset correction control unit 6 to an input signal from the addition unit 2. . A determination unit 4 is connected to the offset correction unit 3, and the offset correction unit 3 outputs the added signal to the determination unit 4.

判定部４は、判定手段の一具体例であり、クロック信号ＣＬＫの立ち上がりタイミングに従って、オフセット補正部３から出力された信号のレベルを判定する。判定部４には、データ保持部５及びオフセット補正制御部６が接続されており、判定部４は判定結果を示す信号をデータ保持部５及びオフセット補正制御部６に対して出力する。 The determination unit 4 is a specific example of a determination unit, and determines the level of the signal output from the offset correction unit 3 according to the rising timing of the clock signal CLK. A data holding unit 5 and an offset correction control unit 6 are connected to the determination unit 4, and the determination unit 4 outputs a signal indicating the determination result to the data holding unit 5 and the offset correction control unit 6.

オフセット補正制御部６は、オフセット補正制御手段の一具体例であり、判定部４から出力された信号に基づいてオフセット電圧を検出し、検出したオフセット電圧に応じて、オフセット補正部３に対してオフセット制御信号を出力して、オフセット補正部３を制御する。 The offset correction control unit 6 is a specific example of the offset correction control unit. The offset correction control unit 6 detects an offset voltage based on the signal output from the determination unit 4, and the offset correction control unit 6 detects the offset voltage based on the detected offset voltage. An offset control signal is output to control the offset correction unit 3.

データ保持部５は、データ保持手段の一具体例であり、判定部４から出力された判定結果の信号をＮビット分保持し、保持した信号をスイッチ部７に対して出力する。 The data holding unit 5 is a specific example of the data holding unit, holds the determination result signal output from the determination unit 4 for N bits, and outputs the held signal to the switch unit 7.

スイッチ部７は、切替手段の一具体例であり、オフセット補正制御部６からの制御信号Ｄｓｗｔに応じてデータ保持部５から加算部２への出力信号を、遮断するか又は通過させるかの切替えを制御する。スイッチ部７は、例えば、オフセット補正部３を調整する場合、データ保持部５から加算部２への出力信号を遮断することで、加算部２の入力差動対両方をｌｏｗレベルにする。また、スイッチ部７は、オフセット補正部３を調整しない場合、データ保持部５からの出力信号を加算部２に対してそのまま通過させる。なお、本実施の形態１において、オフセット補正部３は加算部２の後段に配置されているが、これに限らず、例えば、オフセット補正部３を加算部２の前段や判定部４の後段に配置してもよい。 The switch unit 7 is a specific example of a switching unit, and switches whether the output signal from the data holding unit 5 to the adding unit 2 is cut off or allowed to pass according to the control signal Dswt from the offset correction control unit 6. To control. For example, when adjusting the offset correction unit 3, the switch unit 7 cuts off an output signal from the data holding unit 5 to the addition unit 2, thereby setting both the input differential pairs of the addition unit 2 to a low level. Further, when the offset correction unit 3 is not adjusted, the switch unit 7 passes the output signal from the data holding unit 5 through the addition unit 2 as it is. In the first embodiment, the offset correction unit 3 is arranged at the subsequent stage of the addition unit 2. However, the present invention is not limited to this. For example, the offset correction unit 3 is disposed at the front stage of the addition unit 2 or the subsequent stage of the determination unit 4. You may arrange.

図２は、加算部、オフセット補正部、及びスイッチ部の回路構成の一例を示す回路図である。スイッチ部７は、例えば、複数のＰＭＯＳ（positive channel Metal Oxide Semiconductor）スイッチ７１で構成されている。また、加算部２及びオフセット補正部３は、例えば、電流積分型の加算回路で構成されている。 FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of the addition unit, the offset correction unit, and the switch unit. The switch unit 7 includes, for example, a plurality of PMOS (positive channel metal oxide semiconductor) switches 71. Further, the adding unit 2 and the offset correcting unit 3 are configured by, for example, a current integration type adding circuit.

次に、オフセット補正部３がオフセット電圧を補正する際の補正方法について、詳細に説明する。加算部２は、クロック信号ＣＬＫの立ち上がりのタイミングから立ち下がりのタイミングまでの間、入力信号を積分し、積分した入力信号をオフセット補正部３に対して出力する。また、加算部２は、クロック信号ＣＬＫの立ち下がりのタイミングから立ち上がりのタイミングまでの間、出力差動対を電源電圧までプリチャージする。 Next, a correction method when the offset correction unit 3 corrects the offset voltage will be described in detail. The adding unit 2 integrates the input signal from the rising timing to the falling timing of the clock signal CLK, and outputs the integrated input signal to the offset correcting unit 3. Further, the adder 2 precharges the output differential pair to the power supply voltage from the falling timing to the rising timing of the clock signal CLK.

オフセット補正部３は、クロック信号ＣＬＫの立ち上がりのタイミングから立ち下がりのタイミングまで間、加算部２の出力差動対に対してオフセット補正電圧を加算する。ここで、オフセット補正量（加算するオフセット補正電圧）は、加算部２及び判定部４において発生するオフセット電圧に基づいて決定される。また、オフセット補正量は、電源電圧に基づいて決定され、その符号は加算部２の出力差動対のトランジスタに入力される信号に基づいて決定される。さらに、電源の電流値及び符号は、オフセット補正制御部６によって制御される。 The offset correction unit 3 adds an offset correction voltage to the output differential pair of the addition unit 2 from the rising timing to the falling timing of the clock signal CLK. Here, the offset correction amount (the offset correction voltage to be added) is determined based on the offset voltage generated in the adding unit 2 and the determining unit 4. The offset correction amount is determined based on the power supply voltage, and the sign thereof is determined based on the signal input to the transistor of the output differential pair of the adder 2. Further, the current value and sign of the power source are controlled by the offset correction control unit 6.

オフセット補正前において、オフセット補正部３の電源はオフ状態となっている。このとき、判定部４は、加算部２や判定部４自身のオフセット電圧に基づいて、その判定結果をｈｉｇｈレベル又はｌｏｗレベルに決定する。判定部４は、例えば、オフセット電圧と予め設定された所定電圧とを比較し、オフセット電圧が第１所定電圧（Ｖ１）以上のときはｈｉｇｈレベルとし、オフセット電圧が第２所定電圧（−Ｖ１）以下のときはｌｏｗレベルとして決定する。 Before the offset correction, the power supply of the offset correction unit 3 is in an off state. At this time, the determination unit 4 determines the determination result to be a high level or a low level based on the offset voltage of the addition unit 2 or the determination unit 4 itself. For example, the determination unit 4 compares the offset voltage with a predetermined voltage set in advance, and sets the high level when the offset voltage is equal to or higher than the first predetermined voltage (V1), and the offset voltage is the second predetermined voltage (−V1). The low level is determined in the following cases.

データ保持部５は、このｈｉｇｈ又はｌｏｗレベルの判定結果をデータとして保持し、保持したデータをスイッチ部７に対して出力する。 The data holding unit 5 holds the determination result of the high or low level as data, and outputs the held data to the switch unit 7.

スイッチ部７は、オフセット補正時において、オフセット補正制御部６からのｈｉｇｈレベルの制御信号Ｄｓｗtに応じて、データ保持部５から加算部２への出力信号を遮断する。これにより、加算部２の差動対両方からｌｏｗレベルが出力される。このため、判定部４の判定結果にかかわらず加算部２の動作は一定となり、オフセット電圧のばらつきを抑えることができる。 The switch unit 7 blocks an output signal from the data holding unit 5 to the adding unit 2 according to a high level control signal Dswt from the offset correction control unit 6 at the time of offset correction. As a result, a low level is output from both differential pairs of the adder 2. For this reason, the operation of the addition unit 2 is constant regardless of the determination result of the determination unit 4, and variations in offset voltage can be suppressed.

オフセット補正制御部６は、判定部４の判定結果がｈｉｇｈレベルの場合、オフセット補正部３が発生する電圧がマイナス方向へ大きくなるようにオフセット補正部３の電流値及びその符号を制御する。ここで、オフセット補正部３が発生する電圧がマイナスとは、判定部４の判定結果がｌｏｗレベルになるようにオフセット補正部３を制御することである。 When the determination result of the determination unit 4 is high level, the offset correction control unit 6 controls the current value and the sign of the offset correction unit 3 so that the voltage generated by the offset correction unit 3 increases in the minus direction. Here, the negative voltage generated by the offset correction unit 3 means that the offset correction unit 3 is controlled so that the determination result of the determination unit 4 becomes a low level.

オフセット補正制御部６は、オフセット補正部３の電流値及びその符号の制御が終了すると、そのときの設定値を用いて判定された判定部４の判定結果に基づいて、オフセット補正部３を再度調整する。オフセット補正制御部６は、これら処理を繰り返すことで、オフセット補正部３のオフセット電圧が０（Ｖ）付近となる電源の電流値及び符号を算出する。オフセット補正制御部６は、判定部４の判定結果がｌｏｗレベルの場合、上記ｈｉｇｈレベルの場合と同様に、オフセット補正部３が発生する電圧がプラス方向に大きくなるように、オフセット補正部３の電流値及びその符号を制御する。 When the control of the current value and the sign of the offset correction unit 3 is completed, the offset correction control unit 6 again sets the offset correction unit 3 based on the determination result of the determination unit 4 determined using the set value at that time. adjust. The offset correction control unit 6 repeats these processes, thereby calculating the current value and sign of the power source at which the offset voltage of the offset correction unit 3 is near 0 (V). When the determination result of the determination unit 4 is at the low level, the offset correction control unit 6 controls the offset correction unit 3 so that the voltage generated by the offset correction unit 3 increases in the positive direction as in the case of the high level. Control the current value and its sign.

ここで、スイッチ部７をオフ状態にしただけでは、スイッチ部７の出力端子にフローティング電圧が生じる可能性がある。この問題を解決するために、スイッチ部７は、ＮＭＯＳ（negative channel Metal Oxide Semiconductor）スイッチ７２を更に有し（図３）、スイッチ部７がオフ状態の場合にはスイッチ部７の出力端子が強制的にｌｏｗに制御されるように構成されてもよい。 Here, if the switch unit 7 is simply turned off, a floating voltage may be generated at the output terminal of the switch unit 7. In order to solve this problem, the switch unit 7 further includes a negative channel metal oxide semiconductor (NMOS) switch 72 (FIG. 3), and when the switch unit 7 is in an OFF state, the output terminal of the switch unit 7 is forced. Alternatively, it may be configured to be controlled to low.

また、スイッチ部７は入力端子を切り替えるセレクタ機能（セレクタ部）を有する構成であっても良い（図４）。なお、制御信号Ｄｓｗｔ１及びＤｓｗt２は、オフセット調整時において、両方ともｈｉｇｈレベルとなる。一方、制御信号Ｄｓｗｔ１及びＤｓｗt２は、オフセット調整時以外の時において、ｉｎ側に入力された信号をｏｕｔ側に出力させたいときは、制御信号Ｄｓｗｔ１がｌｏｗレベルとなり、制御信号Ｄｓｗｔ２がｈｉｇｈレベルとなる。同様に、ｉｎ側に入力された信号をｏｕｔｂ側に出力させたいときは、制御信号Ｄｓｗｔ１がｈｉｇｈレベルとなり、制御信号Ｄｓｗｔ２がｌｏｗレベルとなる。 Further, the switch unit 7 may have a selector function (selector unit) for switching input terminals (FIG. 4). The control signals Dswt1 and Dswt2 are both at a high level during offset adjustment. On the other hand, the control signals Dswt1 and Dswt2 are set to the low level and the control signal Dswt2 is set to the high level when it is desired to output the signal input to the in side to the out side at the time other than the offset adjustment. . Similarly, when a signal input to the in side is desired to be output to the outb side, the control signal Dswt1 is at a high level and the control signal Dswt2 is at a low level.

さらに、スイッチ部７は、スイッチ部７がオフ状態の場合には出力端子が強制的にｌｏｗレベルに制御され、かつ、入力端子を切替えるセレクタ機能を有する構成であってもよい（図５）。 Further, the switch unit 7 may be configured such that when the switch unit 7 is in the OFF state, the output terminal is forcibly controlled to a low level and has a selector function for switching the input terminal (FIG. 5).

この場合、制御信号Ｄｓｗｔ１、Ｄｓｗｔ２、及びＤｓｗｔ３は、オフセット調整時において、全てｈｉｇｈレベルとなり、オフセット調整時以外においては、制御信号Ｄｓｗｔ３が常にｌｏｗレベルとなる。ｉｎ側の入力信号をｏｕｔ側に出力させたいときは、制御信号Ｄｓｗｔ１がｌｏｗレベルとなり、制御信号Ｄｓｗｔ２がｈｉｇｈレベルとなる。また、ｉｎｂ側の入力信号をｏｕｔ側に出力させたいときは、制御信号Ｄｓｗｔ１がｈｉｇｈレベルとなり、制御信号Ｄｓｗｔ２がｌｏｗレベルとなる。 In this case, the control signals Dswt1, Dswt2, and Dswt3 are all at a high level during offset adjustment, and the control signal Dswt3 is always at a low level except during offset adjustment. When it is desired to output the in-side input signal to the out-side, the control signal Dswt1 is at the low level and the control signal Dswt2 is at the high level. When it is desired to output the input signal on the inb side to the out side, the control signal Dswt1 is at a high level and the control signal Dswt2 is at a low level.

同様に、ｉｎ側の入力信号をｏｕｔｂ側に出力させたいときは、制御信号Ｄｓｗｔ１がｈｉｇｈレベルとなり、制御信号Ｄｓｗｔ２がｌｏｗレベルとなる。また、ｉｎｂ側の入力信号をｏｕｔｂ側に出力させたいときは、制御信号Ｄｓｗｔ１がｌｏｗレベルとなり、制御信号Ｄｓｗt２がｈｉｇｈレベルとなる。 Similarly, when the in-side input signal is desired to be output to the outb side, the control signal Dswt1 is at a high level and the control signal Dswt2 is at a low level. Further, when it is desired to output the input signal on the inb side to the outb side, the control signal Dswt1 becomes the low level and the control signal Dswt2 becomes the high level.

なお、本実施の形態１において、１相構成の場合について説明したが、これに限らず、例えば、複数相の構成としてもよい。複数相として構成した場合、上記実施の形態１に係るデータ保持部５は複数相用の構成に変更される。また、各回路は上記の動作を満たす回路であればこれに限らないものとする。 In the first embodiment, the case of a one-phase configuration has been described. However, the configuration is not limited to this, and a multi-phase configuration may be used. When configured as a plurality of phases, the data holding unit 5 according to the first embodiment is changed to a configuration for a plurality of phases. Each circuit is not limited to this as long as it satisfies the above-described operation.

以上、本実施の形態１に係るオフセット補正装置によれば、オフセット補正時おいて、スイッチ部７はデータ保持部５からの加算部２への出力信号を遮断する。これにより、加算部２の差動対両方からｌｏｗレベルが出力され、判定部４の判定結果にかかわらず加算部２の動作は一定となり、オフセット電圧のばらつきを抑えることができる。すなわち、オフセット電圧をより高精度に補正でき、エラーレートを改善することができる。 As described above, according to the offset correction apparatus according to the first embodiment, the switch unit 7 blocks the output signal from the data holding unit 5 to the addition unit 2 during the offset correction. As a result, a low level is output from both differential pairs of the adder 2, the operation of the adder 2 becomes constant regardless of the determination result of the determiner 4, and variations in offset voltage can be suppressed. That is, the offset voltage can be corrected with higher accuracy, and the error rate can be improved.

実施の形態２．
図６は、本発明の実施の形態２に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。本実施の形態２に係るオフセット補正装置２０は、演算部２１と、加算部２２と、判定部２３と、データ処理部２４と、スイッチ部２５と、制御部２６と、を備えている。 Embodiment 2. FIG.
FIG. 6 is a block diagram showing a schematic system configuration of the offset correction apparatus according to Embodiment 2 of the present invention. The offset correction apparatus 20 according to the second embodiment includes a calculation unit 21, an addition unit 22, a determination unit 23, a data processing unit 24, a switch unit 25, and a control unit 26.

演算部２１は、演算手段の一具体例であり、入力される入力信号（入力波形）と、スイッチ部２５を介して入力された信号（出力波形）（Ｎビット前までに演算部２１に入力された入力信号に対する判定部２３の判定結果に応じた信号）と、に基づいて、所定の演算処理を行い、その演算結果を出力する。演算部２１には加算部２２が接続されており、演算結果を加算部２２に対して出力する。 The calculation unit 21 is a specific example of a calculation unit. An input signal (input waveform) to be input and a signal (output waveform) input via the switch unit 25 (input to the calculation unit 21 before N bits). Based on the input signal and a signal corresponding to the determination result of the determination unit 23), a predetermined calculation process is performed, and the calculation result is output. An addition unit 22 is connected to the calculation unit 21, and the calculation result is output to the addition unit 22.

加算部２２は、加算手段の一具体例であり、演算部２１から出力された演算結果の信号に、制御信号に応じて生成した信号を加算する。加算部２２には判定部２３が接続されており、加算部２２はこの加算した信号を判定部２３に対して出力する。 The adding unit 22 is a specific example of an adding unit, and adds a signal generated according to the control signal to the signal of the calculation result output from the calculating unit 21. A determination unit 23 is connected to the addition unit 22, and the addition unit 22 outputs the added signal to the determination unit 23.

判定部２３は、判定手段の一具体例であり、加算部２２からの出力信号に基づいて判定処理を行う。判定部２３には制御部２６及びデータ処理部２４が接続されており、判定部２３は、この判定処理した判定結果の信号を制御部２６及びデータ処理部２４に対して出力する。 The determination unit 23 is a specific example of a determination unit, and performs determination processing based on an output signal from the addition unit 22. A control unit 26 and a data processing unit 24 are connected to the determination unit 23, and the determination unit 23 outputs a signal of a determination result obtained by the determination process to the control unit 26 and the data processing unit 24.

制御部２６は、制御手段の一具体例であり、判定部２３からの出力信号に応じて制御信号を調整する。制御部２６には加算部２２及びスイッチ部２５が接続されており、制御部２６は調整した制御信号を加算部２２及びスイッチ部２５に対して出力する。 The control unit 26 is a specific example of the control unit, and adjusts the control signal according to the output signal from the determination unit 23. The adding unit 22 and the switch unit 25 are connected to the control unit 26, and the control unit 26 outputs the adjusted control signal to the adding unit 22 and the switch unit 25.

データ処理部２４は、データ処理手段の一具体例であり、判定部２３からの出力信号に対して所定のデータ処理を行なう。データ処理部２４にはスイッチ部２５が接続されおり、データ処理部２４は、そのデータ処理したデータをスイッチ部２５に対して出力する。 The data processing unit 24 is a specific example of data processing means, and performs predetermined data processing on the output signal from the determination unit 23. A switch unit 25 is connected to the data processing unit 24, and the data processing unit 24 outputs the data processed data to the switch unit 25.

スイッチ部２５は、切替手段の一具体例であり、制御信号Ｄｓｗｔに応じてデータ処理部２４からの出力信号を通過させるか遮断するかを制御する。 The switch unit 25 is a specific example of the switching unit, and controls whether the output signal from the data processing unit 24 is allowed to pass or cut off according to the control signal Dswt.

例えば、スイッチ部２５は、制御部２６により調整された制御信号Ｄｓｗｔに応じて、データ処理部２４からの出力信号を遮断するように制御する。一方、スイッチ部２５は、それ以外の時には、データ処理部２４からの出力信号を通過させるように制御する。 For example, the switch unit 25 performs control so as to block the output signal from the data processing unit 24 in accordance with the control signal Dswt adjusted by the control unit 26. On the other hand, the switch unit 25 controls to pass the output signal from the data processing unit 24 at other times.

以上、本実施の形態２に係るオフセット補正装置によれば、オフセット補正時おいて、スイッチ部７はデータ処理部２４からの演算部２への出力信号を遮断する。これにより、演算部２１の差動対両方からｌｏｗが出力され、判定部２３の判定結果にかかわらず加算部２２の動作は一定となり、オフセット電圧のばらつきを抑えることができる。すなわち、オフセット電圧をより高精度に補正でき、エラーレートを改善することができる。 As described above, according to the offset correction apparatus according to the second embodiment, the switch unit 7 blocks the output signal from the data processing unit 24 to the calculation unit 2 at the time of offset correction. As a result, low is output from both differential pairs of the computing unit 21, the operation of the adding unit 22 becomes constant regardless of the determination result of the determining unit 23, and variations in offset voltage can be suppressed. That is, the offset voltage can be corrected with higher accuracy, and the error rate can be improved.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.

また、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、例えば、加算部２、オフセット補正部３、判定部４、データ保持部５、オフセット補正制御部６、及びスイッチ部７が行う処理を、ＣＰＵにコンピュータプログラムを実行させることにより実現することも可能である。 In the above-described embodiments, the present invention has been described as a hardware configuration, but the present invention is not limited to this. The present invention realizes, for example, processing performed by the addition unit 2, the offset correction unit 3, the determination unit 4, the data holding unit 5, the offset correction control unit 6, and the switch unit 7 by causing the CPU to execute a computer program. It is also possible.

プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ）を含む。 The program may be stored using various types of non-transitory computer readable media and supplied to a computer. Non-transitory computer readable media include various types of tangible storage media. Examples of non-transitory computer readable media are magnetic recording media (eg flexible disks, magnetic tapes, hard disk drives), magneto-optical recording media (eg magneto-optical disks), CD-ROM, CD-R, CD-R / W. Semiconductor memory (for example, mask ROM, PROM (Programmable ROM), EPROM (Erasable PROM), flash ROM, RAM).

また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。 The program may also be supplied to the computer by various types of transitory computer readable media. Examples of transitory computer readable media include electrical signals, optical signals, and electromagnetic waves. The temporary computer-readable medium can supply the program to the computer via a wired communication path such as an electric wire and an optical fiber, or a wireless communication path.

さらに、上記実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。 Furthermore, part or all of the above-described embodiments can be described as in the following supplementary notes, but is not limited thereto.

（付記１）
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、
前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、
前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、
前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、
前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。
（付記２）
（付記１）記載のオフセット補正装置であって、
前記切替手段は、前記オフセット補正時において、前記加算手段に対する前記判定手段からの判定結果を遮断する、ことを特徴とするオフセット補正装置。
（付記３）
（付記１）又は（付記２）記載のオフセット補正装置であって、
前記オフセット補正制御手段は、前記判定手段の判定結果に基づいて、オフセット電圧が小さくなるように、前記オフセット補正手段を制御する、ことを特徴とするオフセット補正装置。
（付記４）
（付記１）乃至（付記３）のうちいずれか記載のオフセット補正装置であって、
前記加算手段は、電流積分型の加算回路を有する、ことを特徴とするオフセット補正装置。
（付記５）
（付記１）乃至（付記４）のうちいずれか記載のオフセット補正装置であって、
前記切替手段は、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）スイッチを有する、ことを特徴とするオフセット補正装置。
（付記６）
（付記５）記載のオフセット補正装置であって、
前記切替手段は、前記加算手段に対する出力端子を強制的にｌｏｗレベルに制御するためのＮＭＯＳ（negative channel Metal Oxide Semiconductor）スイッチを更に有する、ことを特徴とするオフセット補正装置。
（付記７）
（付記１）乃至（付記６）のうちいずれか記載のオフセット補正装置であって、
前記切替手段は、前記判定手段から信号が入力される入力端子を切り替えるセレクタ部を有する、ことを特徴とするオフセット補正装置。
（付記８）
（付記１）乃至（付記６）記載のオフセット補正装置であって、
前記判定手段による判定結果を保持し、前記切替手段を介して前記加算手段に対して出力するデータ保持手段を更に備える、ことを特徴とするオフセット補正装置。
（付記９）
所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、
前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、
前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、
前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、
前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、
前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。
（付記１０）
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、
前記加算された信号に対してオフセット補正を行うステップと、
前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、
前記判定結果に基づいて、前記オフセット補正を制御するステップと、
前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法。
（付記１１）
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算する処理と、
前記加算された信号に対してオフセット補正を行う処理と、
前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する処理と、
前記判定結果に基づいて、前記オフセット補正を制御する処理と、
前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替える処理と、をコンピュータに実行させる、ことを特徴とするオフセット補正装置のプログラム。 (Appendix 1)
Adding means for adding a predetermined input signal and a signal based on an input signal input before a predetermined bit;
Offset correction means for performing offset correction on the signal added by the addition means;
A determination unit that determines a level of the signal corrected by the offset correction unit and outputs the determination result to the addition unit;
An offset correction control means for controlling the offset correction means based on the determination result by the determination means;
An offset correction apparatus comprising: switching means for switching between a case where the determination result by the determination means is output to the addition means and a case where the determination means is shut off.
(Appendix 2)
(Appendix 1) An offset correction apparatus according to (1),
The offset correction apparatus characterized in that the switching means blocks a determination result from the determination means with respect to the addition means during the offset correction.
(Appendix 3)
An offset correction apparatus according to (Appendix 1) or (Appendix 2),
The offset correction control means controls the offset correction means so that the offset voltage becomes small based on the determination result of the determination means.
(Appendix 4)
The offset correction apparatus according to any one of (Appendix 1) to (Appendix 3),
The offset correcting apparatus, wherein the adding means includes a current integration type adding circuit.
(Appendix 5)
The offset correction apparatus according to any one of (Appendix 1) to (Appendix 4),
The offset correction apparatus, wherein the switching means includes a PMOS (positive channel metal oxide semiconductor) switch.
(Appendix 6)
(Appendix 5) The offset correction device according to
The offset correction apparatus according to claim 1, wherein the switching means further includes a negative channel metal oxide semiconductor (NMOS) switch for forcibly controlling an output terminal for the addition means to a low level.
(Appendix 7)
The offset correction apparatus according to any one of (Appendix 1) to (Appendix 6),
The offset correction apparatus, wherein the switching unit includes a selector unit that switches an input terminal to which a signal is input from the determination unit.
(Appendix 8)
The offset correction apparatus according to (Appendix 1) to (Appendix 6),
An offset correction apparatus, further comprising: a data holding unit that holds a determination result by the determination unit and outputs the determination result to the addition unit via the switching unit.
(Appendix 9)
A calculation means for performing a predetermined calculation process based on a predetermined input signal and a signal corresponding to the input signal input before a predetermined bit;
Adding means for adding a signal generated in accordance with an input control signal to the signal calculated by the calculating means;
A determination unit that determines a level of the signal added by the addition unit and outputs the determination result to the calculation unit;
Control means for outputting the control signal to the adding means according to a determination result by the determining means;
Data processing means for performing predetermined data processing on the determination result by the determination means;
An offset correction apparatus comprising: switching means for switching between a case where a signal processed by the data processing means is output to the addition means and a case where the signal is shut off.
(Appendix 10)
Adding a predetermined input signal and a signal based on an input signal input before a predetermined bit by an adding means;
Performing offset correction on the added signal;
Determining the level of the corrected signal and outputting the determination result to the adding means;
Controlling the offset correction based on the determination result;
And a step of switching between a case where the determination result is output to the adding means and a case where the determination result is interrupted.
(Appendix 11)
A process of adding a predetermined input signal and a signal based on an input signal input before a predetermined bit by an adding means;
A process of performing offset correction on the added signal;
A process of determining the level of the corrected signal and outputting the determination result to the adding means;
A process of controlling the offset correction based on the determination result;
A program for an offset correction apparatus, which causes a computer to execute a process of switching between a case where the determination result is output to the adding means and a case where the determination result is blocked.

１オフセット補正装置
２加算部
３オフセット補正部
４判定部
５データ保持部
６オフセット補正制御部
７スイッチ部
２０オフセット補正装置
２１演算部
２２加算部
２３判定部
２４データ処理部
２５スイッチ部
２６制御部 DESCRIPTION OF SYMBOLS 1 Offset correction apparatus 2 Addition part 3 Offset correction part 4 Judgment part 5 Data holding part 6 Offset correction control part 7 Switch part 20 Offset correction apparatus 21 Calculation part 22 Addition part 23 Judgment part 24 Data processing part 25 Switch part 26 Control part

Claims

所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、
前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、
前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、
前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、
前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。 Adding means for adding a predetermined input signal and a signal based on an input signal input before a predetermined bit;
Offset correction means for performing offset correction on the signal added by the addition means;
A determination unit that determines a level of the signal corrected by the offset correction unit and outputs the determination result to the addition unit;
An offset correction control means for controlling the offset correction means based on the determination result by the determination means;
An offset correction apparatus comprising: switching means for switching between a case where the determination result by the determination means is output to the addition means and a case where the determination means is shut off.

請求項１記載のオフセット補正装置であって、
前記切替手段は、前記オフセット補正時において、前記加算手段に対する前記判定手段からの判定結果を遮断する、ことを特徴とするオフセット補正装置。 The offset correction apparatus according to claim 1,
The offset correction apparatus characterized in that the switching means blocks a determination result from the determination means with respect to the addition means during the offset correction.

請求項１又は２記載のオフセット補正装置であって、
前記オフセット補正制御手段は、前記判定手段の判定結果に基づいて、オフセット電圧が小さくなるように、前記オフセット補正手段を制御する、ことを特徴とするオフセット補正装置。 The offset correction apparatus according to claim 1 or 2,
The offset correction control means controls the offset correction means so that the offset voltage becomes small based on the determination result of the determination means.

請求項１乃至３のうちいずれか１項記載のオフセット補正装置であって、
前記加算手段は、電流積分型の加算回路を有する、ことを特徴とするオフセット補正装置。 The offset correction apparatus according to any one of claims 1 to 3,
The offset correcting apparatus, wherein the adding means includes a current integration type adding circuit.

請求項１乃至４のうちいずれか１項記載のオフセット補正装置であって、
前記切替手段は、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）スイッチを有する、ことを特徴とするオフセット補正装置。 The offset correction apparatus according to any one of claims 1 to 4,
The offset correction apparatus, wherein the switching means includes a PMOS (positive channel metal oxide semiconductor) switch.

請求項５記載のオフセット補正装置であって、
前記切替手段は、前記加算手段に対する出力端子を強制的にｌｏｗレベルに制御するためのＮＭＯＳ（negative channel Metal Oxide Semiconductor）スイッチを更に有する、ことを特徴とするオフセット補正装置。 The offset correction apparatus according to claim 5,
The offset correction apparatus according to claim 1, wherein the switching means further includes a negative channel metal oxide semiconductor (NMOS) switch for forcibly controlling an output terminal for the addition means to a low level.

請求項１乃至６のうちいずれか１項記載のオフセット補正装置であって、
前記切替手段は、前記判定手段から信号が入力される入力端子を切り替えるセレクタ部を有する、ことを特徴とするオフセット補正装置。 The offset correction apparatus according to any one of claims 1 to 6,
The offset correction apparatus, wherein the switching unit includes a selector unit that switches an input terminal to which a signal is input from the determination unit.

請求項１乃至６記載のオフセット補正装置であって、
前記判定手段による判定結果を保持し、前記切替手段を介して前記加算手段に対して出力するデータ保持手段を更に備える、ことを特徴とするオフセット補正装置。 The offset correction apparatus according to claim 1, wherein
An offset correction apparatus, further comprising: a data holding unit that holds a determination result by the determination unit and outputs the determination result to the addition unit via the switching unit.

所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、
前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、
前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、
前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、
前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、
前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。 A calculation means for performing a predetermined calculation process based on a predetermined input signal and a signal corresponding to the input signal input before a predetermined bit;
Adding means for adding a signal generated in accordance with an input control signal to the signal calculated by the calculating means;
A determination unit that determines a level of the signal added by the addition unit and outputs the determination result to the calculation unit;
Control means for outputting the control signal to the adding means according to a determination result by the determining means;
Data processing means for performing predetermined data processing on the determination result by the determination means;
An offset correction apparatus comprising: switching means for switching between a case where a signal processed by the data processing means is output to the addition means and a case where the signal is shut off.

所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、
前記加算された信号に対してオフセット補正を行うステップと、
前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、
前記判定結果に基づいて、前記オフセット補正を制御するステップと、
前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法。 Adding a predetermined input signal and a signal based on an input signal input before a predetermined bit by an adding means;
Performing offset correction on the added signal;
Determining the level of the corrected signal and outputting the determination result to the adding means;
Controlling the offset correction based on the determination result;
And a step of switching between a case where the determination result is output to the adding means and a case where the determination result is interrupted.