JP2013030786A

JP2013030786A - Semiconductor device

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Publication number: JP2013030786A
Application number: JP2012193987A
Authority: JP
Inventors: Tomomitsu Risaki; 智光理崎
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2004-07-01
Filing date: 2012-09-04
Publication date: 2013-02-07
Anticipated expiration: 2025-05-18
Also published as: CN1722464A; JP5486654B2; CN100570890C

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a gate electrode formed to a trench whose length direction is parallel to a gate length direction, and being capable of improving the drive capability of a high drive capability lateral MOS transistor having a large gate width per unit plane area without increasing a planar element area.SOLUTION: A semiconductor device has: a first trench region 013 where a trench whose length direction is parallel to a gate length direction is formed on a surface of a semiconductor substrate; a second trench region 014 and a third trench region 015 provided on the same plane as a recessed part bottom face of the first trench region while contacting with both ends in the length direction of the first trench region; a second conductivity type well region 005 formed in the trench regions; a gate insulating film 004 provided to the first trench region; a gate electrode 003 provided on the gate insulating film while contacting to the gate insulating film; and a first conductivity type source and drain regions provided to the first trench, the second trench region and the third trench region at a shallower level than the well region.

Description

本発明は、高駆動能力が要求される横型のＭＯＳトランジスタを含む半導体装置に関わる。 The present invention relates to a semiconductor device including a lateral MOS transistor that requires a high driving capability.

時代とともにＭＯＳトランジスタは進歩する微細加工技術を駆使することにより、ＭＯＳトランジスタの能力を下げずにより小さく作成できるようになった。高駆動能力が必要とされる半導体素子においてもその流れは例外ではなく、高駆動能力を実現するために微細加工技術を駆使することにより単位平面積当たりのオン抵抗の低減が図られてきた。しかしながら、半導体素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の半導体素子が提案されており、現在主流の半導体素子である高耐圧かつ高駆動能力を有するパワーＭＯＳトランジスタを例にすると、トレンチゲートＭＯＳトランジスタがあげられる。前記トレンチゲートＭＯＳトランジスタは高耐圧かつ高駆動能力を有するＭＯＳトランジスタの中でも最も集積度の高いものでる。しかしながら、前記トレンチゲートＭＯＳトランジスタは基板の深さ方向に電流を流す縦型ＭＯＳ構造であり、素子単体としては非常に優れた性能を有しているが、ＩＣとのオンチップ化には不利である。ＩＣとのオンチップ化を考慮すると、やはり従来の横型ＭＯＳ構造を選ばざるを得ない。 By making full use of advanced microfabrication technology with the times, MOS transistors can be made smaller without reducing the capability of MOS transistors. The flow of semiconductor devices that require high drive capability is no exception, and the on-resistance per unit plane area has been reduced by making full use of microfabrication technology to achieve high drive capability. However, it is also true that the decrease in breakdown voltage caused by miniaturization of semiconductor elements has stopped the further improvement of driving capability by microfabrication. In order to overcome this trade-off between miniaturization and withstand voltage, semiconductor elements having various structures have been proposed so far. Taking a power MOS transistor having high withstand voltage and high driving capability, which is a mainstream semiconductor element, as an example. And trench gate MOS transistors. The trench gate MOS transistor has the highest degree of integration among MOS transistors having a high breakdown voltage and a high driving capability. However, the trench gate MOS transistor has a vertical MOS structure in which a current flows in the depth direction of the substrate, and has excellent performance as a single element, but is disadvantageous for on-chip integration with an IC. is there. Considering on-chip integration with the IC, the conventional lateral MOS structure must still be selected.

従来、横型ＭＯＳ構造のＭＯＳトランジスタの耐圧を低下させずに更に単位面積当たりのオン抵抗を低減する方法として、ゲート部を凸部と凹部を有するトレンチ構造にすることによってゲート幅を稼ぐ横型トレンチゲート型トランジスタが考案されている（例えば、特許文献１参照）。この従来技術の概念図を図２に示す。ここで、図２（ａ）は前記ＭＯＳトランジスタの平面図、図２（ｂ）は（ａ）の線分２Ａ−２Ａ’に沿った断面図、図２（ｃ）は（ａ）の線分２Ｂ−２Ｂ’に沿った断面図、図２（ｄ）は（ａ）の線分２Ｃ−２Ｃ’に沿った断面図である。ここで図２（ａ）において図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてある。太線はゲート電極００３のエッジを示している。この発明はゲート電極００３をトレンチ構造にすることにより横型ＭＯＳ構造の単位平面積当たりのゲート幅を拡げオン抵抗を低減する発明である。 Conventionally, as a method for further reducing the on-resistance per unit area without lowering the breakdown voltage of a MOS transistor having a lateral MOS structure, a lateral trench gate that increases the gate width by forming the gate portion into a trench structure having a convex portion and a concave portion. A type transistor has been devised (see, for example, Patent Document 1). A conceptual diagram of this prior art is shown in FIG. 2A is a plan view of the MOS transistor, FIG. 2B is a cross-sectional view taken along line 2A-2A ′ in FIG. 2A, and FIG. 2C is a line segment in FIG. 2B-2B ′ is a cross-sectional view taken along line 2B-2B ′, and FIG. 2D is a cross-sectional view taken along line 2C-2C ′ of FIG. Here, in order to make the drawing easier to see in FIG. 2A, the gate electrode 003 outside the trench and the gate insulating film 004 are made transparent. The thick line indicates the edge of the gate electrode 003. This invention is an invention in which the gate electrode 003 has a trench structure to increase the gate width per unit plane area of the lateral MOS structure and reduce the on-resistance.

特許３４０５６８１号公報（第１１頁、図２）Japanese Patent No. 3405682 (page 11, FIG. 2)

しかし、上記の発明にも２つの課題がある。
（１）１つ目の課題を示す。図３は図２のソース領域００１もしくはドレイン領域００２のみを取出した鳥瞰図である。ここでゲート酸化膜００４とゲート電極００３は図示していない。図３のソース領域００１もしくはドレイン領域００２において、点線で表したトレンチ壁に接した極表面の色の濃い部分がチャネル部と接する部分０２０である。このチャネル部と接する部分０２０はトレンチ壁に接触しているソース領域００１もしくはドレイン領域００２の極表面全てに存在する。つまり、図２の構造においてソース領域００１もしくはドレイン領域００２と前記チャネル部の接触面積は寸法ｄ₁、ｗ₁、ｌ₂の長さによって決定される。前記接触面積が小さい場合、その部分が図４（ｄ）の電流０１９が示すようにボトルネックとなり（電流密度がソース領域及びドレイン領域で密となり）、オン抵抗低減を阻害する。前記接触面積を大きくするには寸法ｄ₁、ｗ₁、ｌ₂の長さを長く取ればよい。まず、寸法ｄ₁について考えると、ソース領域及びドレイン領域を通常のイオン注入によって形成した場合のソース領域００１及びドレイン領域００２の深さである寸法ｄ₁は一般に数千Aと浅く、深くするには限界がある。前記トレンチの凸部幅を変えずに前記トレンチの凹部幅である寸法ｗ₁を長くすると、単位平面積あたりの前記トレンチ数が減少し垂直な接触面積が減少することとなり、ゲート幅が短くなるため寸法ｗ₁を長くすることができない。 However, the above invention also has two problems.
(1) The first problem is shown. FIG. 3 is a bird's eye view in which only the source region 001 or the drain region 002 of FIG. 2 is taken out. Here, the gate oxide film 004 and the gate electrode 003 are not shown. In the source region 001 or the drain region 002 in FIG. 3, the dark-colored portion of the extreme surface in contact with the trench wall represented by a dotted line is a portion 020 in contact with the channel portion. The portion 020 in contact with the channel portion exists on all the pole surfaces of the source region 001 or the drain region 002 that are in contact with the trench wall. That is, in the structure of FIG. 2, the contact area between the source region 001 or the drain region 002 and the channel portion is determined by the lengths of the dimensions d ₁ , w ₁ , and l ₂ . When the contact area is small, the portion becomes a bottleneck as indicated by the current 019 in FIG. 4D (the current density becomes dense in the source region and the drain region), which hinders reduction of on-resistance. In order to increase the contact area, the lengths of the dimensions d ₁ , w ₁ and l ₂ may be increased. First, considering the dimension d _1, a depth d ₁ is the source region 001 and drain region 002 in the case of forming by conventional ion implanting source and drain regions are generally shallow thousands A, the deep There are limits. When the dimension w ₁ which is the width of the concave portion of the trench is increased without changing the width of the convex portion of the trench, the number of trenches per unit plane area is reduced and the vertical contact area is reduced, thereby reducing the gate width. it is not possible to increase the size w ₁ for.

ソース領域及００１又はドレイン領域００２と前記トレンチとのオーバーラップ長であるｌ₂を長くする方法に関しては、ゲート長を変化させずにｌ₂を長くした場合、その分の面積が増大してしまうことは言うまでも無い。さらに、ソース領域００１及びドレイン領域００２がゲート電極００３を利用したセルフアラインによって形成されるとすると、ｌ₂を長くするためには、ｌ₁を短くするか、ソース領域００１及びドレイン領域００２の不純物が拡散される長さを長くする方法が考えられるが、ｌ₁を短くするには限界があるため、結局不純物拡散によってｌ₂を長くする方法しかない。しかしながら、この方法もまた、長さに限界があることは言うまでも無く、また、過度の不純物拡散によって生じるソース領域００１又はドレイン領域００２の低濃度化などのリスクもあり、現実的には困難である。つまり、従来技術ではＭＯＳトランジスタの前記オン抵抗を小さくするために、素子平面積を変えず前記接触面積を増加させることは難しい。
（２）２つ目の課題は、トレンチ深さに限界があることである。トレンチ深さを深くすることで単位平面積あたりのゲート幅を更に増加させる事が可能であるが、それはウェル領域００５内に限った話で、一般的方法で作成するウェル領域００５の深さには限界があるため、ウェル領域００５の深さ以上にトレンチを深くすることはできない。仮にウェル領域００５の深さ以上にトレンチを深くすると、基板に電流が漏れてしまう。 For the method to increase the l ₂ is the overlap length between the source region及001 or the drain region 002 and the trench, when longer l ₂ without changing the gate length, the area of that amount increases Needless to say. Further, if the source region 001 and the drain region 002 are formed by self-alignment using the gate electrode 003, in order to lengthen l ₂ , the length of l ₁ may be shortened or the impurities in the source region 001 and drain region 002 may be reduced. Although there is a method of increasing the length of diffusion, there is a limit to shortening l ₁ , so there is only a method of increasing l ₂ by impurity diffusion after all. However, it is needless to say that this method also has a limit in length, and there is a risk of lowering the concentration of the source region 001 or the drain region 002 caused by excessive impurity diffusion, which is practically difficult. It is. That is, in the prior art, it is difficult to increase the contact area without changing the element plane area in order to reduce the on-resistance of the MOS transistor.
(2) The second problem is that the trench depth is limited. Although it is possible to further increase the gate width per unit plane area by increasing the trench depth, this is limited to the well region 005, and the depth of the well region 005 created by a general method. Therefore, the trench cannot be deeper than the depth of the well region 005. If the trench is deeper than the depth of the well region 005, current leaks to the substrate.

本発明は、上記の２つの課題を解決し、長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のＭＯＳトランジスタの駆動能力を、平面的な素子面積を増加させずに、低オン抵抗の高駆動能力横型のＭＯＳトランジスタを実現する。 The present invention solves the above two problems and has a high drive capability lateral MOS transistor having a gate electrode formed in a trench whose length direction is parallel to the gate length direction and having a large gate width per unit plane area. A lateral MOS transistor having a low on-resistance and a high driving capability is realized without increasing the planar device area.

課題を解決するために、
半導体基板と、
前記半導体基板の表面のトランジスタとなる領域に形成された、前記トランジスタのチャネル方向と平行に配置された、底面、側面、および上面をそれぞれ有する凹の領域と凸の領域とが連続してなるトレンチ領域と、
前記トランジスタとなる領域に前記トレンチ領域よりも前記半導体基板の表面からみて深く形成された第２導電型のウェル領域と、
前記トレンチ領域の両端部分を除いてその表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接して設けられたゲート電極と、
前記トレンチ領域のうちで前記ゲート電極が覆っていない領域に前記ゲート電極を挟んで配置された、前記ウェル領域より浅く設けられた第１導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域にそれぞれ形成された電極膜と、
を有し、
前記凸の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記チャネル方向とは垂直な方向の端面を有し、
前記凹の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記端面を境として一緒になり単一の凹の領域を形成し、
前記ソース領域およびドレイン領域は、それぞれ前記トレンチ領域の前記底面、側面、および上面に連続して途切れることなく設けられ
前記電極膜は、トレンチ領域に設けられた前記ソース領域およびドレイン領域の前記底面、側面、および上面を覆って設けられるとともに前記単一の凹の領域を満たしており、前記ゲート電極とは前記ゲート電極の前記ソース領域およびドレイン領域に対向する側面に配置された絶縁膜によって電気的に分離されている半導体装置とした。
さらに、前記トレンチ領域において、前記側面および前記上面からなる凸の領域は、前記トランジスタの動作時に内部まですべて空乏化する前記チャネル方向と垂直な方向の長さである幅を有する請求項１記載の半導体装置とした。 To solve the problem,
A semiconductor substrate;
A trench formed in a region to be a transistor on the surface of the semiconductor substrate, which is arranged in parallel with the channel direction of the transistor and includes a concave region and a convex region each having a bottom surface, a side surface, and a top surface. Area,
A second conductivity type well region formed deeper in the region to be the transistor than the trench region as viewed from the surface of the semiconductor substrate;
A gate insulating film disposed on a surface thereof except for both end portions of the trench region;
A gate electrode provided on and in contact with the gate insulating film;
A source region and a drain region of a first conductivity type provided shallower than the well region, the trench region being disposed with the gate electrode sandwiched in a region not covered by the gate electrode;
Electrode films respectively formed in the source region and the drain region;
Have
The convex region has an end face in a direction perpendicular to the channel direction in each of the source region and the drain region,
The concave regions are joined together at the end face in each of the source region and the drain region to form a single concave region,
The source region and the drain region are respectively provided without being continuously interrupted on the bottom surface, side surface, and top surface of the trench region, and the electrode film is the bottom surface of the source region and drain region provided in the trench region, The gate electrode is electrically covered by an insulating film disposed on the side surface of the gate electrode facing the source region and the drain region. The semiconductor device is separated into two.
2. The projecting region including the side surface and the upper surface of the trench region has a width that is a length in a direction perpendicular to the channel direction, which is fully depleted to the inside when the transistor is operated. A semiconductor device was obtained.

本発明によれば、ゲート電極にトレンチが形成されたＭＯＳトランジスタにおいて、トランジスタのチャネル部の１終端の全面がソース領域と、前記チャネル部の他端の全面がドレイン領域と十分に接触しているので、前記接触面積が大きくなり、トランジスタのオン抵抗が低減する。
更に、本発明によれば、ＤＤＤやＬＤＭＯＳなどの構造を採用するといった従来技術との併合が可能であるため、容易に耐圧の向上が図れる。 According to the present invention, in a MOS transistor having a gate electrode formed with a trench, the entire surface of one end of the channel portion of the transistor is in sufficient contact with the source region and the entire other surface of the channel portion is in contact with the drain region. Therefore, the contact area is increased and the on-resistance of the transistor is reduced.
Furthermore, according to the present invention, it is possible to merge with a conventional technique such as adopting a structure such as DDD or LDMOS, so that the breakdown voltage can be easily improved.

更に、本発明によれば、第１トレンチ領域の凸部の幅を１０００A程度にすることによって、ＭＯＳがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。
更に、本発明によれば、ツインウェル技術を利用することにより、１チップで高駆動能力を有するＣＭＯＳ構造を作成することも、ＩＣ混載も容易に可能となる。 Furthermore, according to the present invention, by setting the width of the convex portion in the first trench region to about 1000 A, the entire convex portion is depleted when the MOS is turned on, and the subthreshold characteristic is improved. Therefore, the leakage between the source and the drain is reduced, the threshold value can be lowered, and as a result, the driving capability can be further improved.
Furthermore, according to the present invention, by using the twin well technology, it is possible to easily create a CMOS structure having a high driving capability on a single chip and to mount an IC together.

更に、本発明によれば、トレンチ形成直後に多方向からの斜めイオン注入によってウェル領域を形成するため、ウェル領域は凹部底面よりも深く形成される。従って、トレンチ形状を作成する前にウェル領域を作る手法よりトレンチ深さを深くすることができ、単位平面積あたりのゲート幅を増加させることが可能となる。
更に、本発明によれば、トレンチ形成直後に多方向からの斜めイオン注入によってソース領域およびドレイン領域を形成するため、ウェル領域は凹部底面よりも深く形成される。従って、トレンチ形状を作成する前にソース領域およびドレイン領域を作る手法よりトレンチ深さを深くすることができ、チャネルとの接触面積が増加しトランジスタのオン抵抗が低減する。
更に、本発明によれば、半導体基板表面とエピタキシャル膜間にイオン注入によって作成された第２導電型半導体領域と、前記エピタキシャル膜にトレンチ構造を作成した後に斜めイオン注入によって作成された第２導電型半導体領域を、熱拡散によって繋げることにより、更にウェルを深くすることが可能となる。したがって、更に凹部底部を深くすることができ、単位平面あたりのゲート幅を更に増加させることが可能となる。 Furthermore, according to the present invention, since the well region is formed by oblique ion implantation from multiple directions immediately after the trench formation, the well region is formed deeper than the bottom surface of the recess. Therefore, the trench depth can be made deeper than the method of creating the well region before creating the trench shape, and the gate width per unit plane area can be increased.
Furthermore, according to the present invention, since the source region and the drain region are formed by oblique ion implantation from multiple directions immediately after the trench formation, the well region is formed deeper than the bottom surface of the recess. Therefore, the trench depth can be made deeper than the method of forming the source region and the drain region before forming the trench shape, the contact area with the channel is increased, and the on-resistance of the transistor is reduced.
Furthermore, according to the present invention, the second conductivity type semiconductor region created by ion implantation between the semiconductor substrate surface and the epitaxial film, and the second conductivity created by oblique ion implantation after creating a trench structure in the epitaxial film. By connecting the type semiconductor regions by thermal diffusion, the well can be further deepened. Accordingly, the bottom of the recess can be further deepened, and the gate width per unit plane can be further increased.

本発明の実施例基本構造を示す図である。（ａ）は平面図、（ｂ）は図１（ａ）の線分１Ａ−１Ａ’の断面図、（ｃ）は図１（ａ）の線分１Ａ−１Ａ’および線分１Ｂ−１Ｂ’を切断した状態の鳥瞰図である。It is a figure which shows the Example basic structure of this invention. (A) is a plan view, (b) is a cross-sectional view of the line segment 1A-1A ′ of FIG. 1 (a), and (c) is a line segment 1A-1A ′ and a line segment 1B-1B ′ of FIG. 1 (a). It is a bird's-eye view of the state which cut. 従来の実施例を示す図である。（ａ）は平面図、（ｂ）は図２（ａ）の線分２Ａ−２Ａ’の断面図、（ｃ）は図２（ａ）の線分２Ｂ−２Ｂ’の断面図であり、矢印は電流を示す。（ｄ）は図２（ａ）の線分２Ｃ−２Ｃ’の断面図であり、矢印は電流を示す。It is a figure which shows the conventional Example. (A) is a plan view, (b) is a cross-sectional view of the line segment 2A-2A ′ of FIG. 2 (a), (c) is a cross-sectional view of the line segment 2B-2B ′ of FIG. Indicates current. FIG. 2D is a cross-sectional view taken along line 2C-2C ′ in FIG. 図２のソース領域００１もしくはドレイン領域００２の鳥瞰図である。FIG. 3 is a bird's-eye view of a source region 001 or a drain region 002 in FIG. 2. 本発明の製造工程を示した鳥瞰図である。It is the bird's-eye view which showed the manufacturing process of this invention. ＤＤＤ構造を有する本発明実施例の鳥瞰図である。It is a bird's-eye view of the example of the present invention which has a DDD structure. ＬＤＭＯＳ構造を有する本発明実施例の鳥瞰図である。1 is a bird's eye view of an embodiment of the present invention having an LDMOS structure. トレンチ深さが比較的浅い場合の断面図である。（ａ）は多方向斜めイオン注入直後の断面図、（ｂ）は他方高斜めイオン注入後、イオンを熱拡散した断面図である。It is sectional drawing in case a trench depth is comparatively shallow. (A) is a cross-sectional view immediately after multidirectional oblique ion implantation, and (b) is a cross-sectional view in which ions are thermally diffused after the other high oblique ion implantation. トレンチ深さが深くイオン注入角度θが大きい場合の断面図である。（ａ）は多方向斜めイオン注入直後の断面図、（ｂ）は他方高斜めイオン注入後、イオンを熱拡散した断面図である。It is sectional drawing in case trench depth is deep and ion implantation angle (theta) is large. (A) is a cross-sectional view immediately after multidirectional oblique ion implantation, and (b) is a cross-sectional view in which ions are thermally diffused after the other high oblique ion implantation. トレンチ深さが深くイオン注入角度θが小さいイオン注入直後の断面図である。It is sectional drawing immediately after ion implantation with a deep trench depth and small ion implantation angle (theta). エピタキシャル技術と斜めイオン注入法を用いたウェルの作成法である。（ａ）は半導体基板表面にイオン注入を施した断面図、（ｂ）は図１０（ａ）の基板表面にエピタキシャル成長によって半導体膜を形成した断面図、（ｃ）は図１０（ｂ）にトレンチ構造を形成した断面図、（ｄ）は図１０（ｃ）に多方向斜めイオン注入を施した断面図、（ｅ）は図１０（ｄ）に熱拡散を施した断面図である。This is a method of creating a well using an epitaxial technique and an oblique ion implantation method. (A) is a cross-sectional view in which ion implantation is performed on the semiconductor substrate surface, (b) is a cross-sectional view in which a semiconductor film is formed by epitaxial growth on the substrate surface in FIG. 10 (a), and (c) is a trench in FIG. 10 (b). FIG. 10D is a cross-sectional view in which a structure is formed, FIG. 10D is a cross-sectional view in which multidirectional oblique ion implantation is performed in FIG. 10C, and FIG. 10E is a cross-sectional view in which thermal diffusion is performed in FIG.

以下では図面を用いて実施例を詳細に説明する。 Hereinafter, embodiments will be described in detail with reference to the drawings.

図１は本発明の代表的な実施例である。ここで、図１（ａ）は平面図、図１（ｂ）は（ａ）の線分１Ａ−１Ａ’に沿った断面図、図１（ｃ）は（ａ）の線分１Ａ−１Ａ’および線分２Ｂ−２Ｂ’に沿って切断した時の鳥瞰図である。ここで図１（ａ）において、図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてある。太線はゲート電極００３のエッジを示している。また、図１（ｃ）はソース領域００１から見た図であるが、線分１Ａ−１Ａ’を中心に左右対称の構造であるため、ドレイン領域００２からみた図も図１（ｃ）と同じ図となる。なお、本発明の実施例の説明では、理解しやすくするために、左右対称としたが、左右対称は本発明を実施するのに必要となる事項ではない。 FIG. 1 shows a typical embodiment of the present invention. Here, FIG. 1A is a plan view, FIG. 1B is a cross-sectional view taken along the line 1A-1A ′ in FIG. 1A, and FIG. 1C is a line 1A-1A ′ in FIG. It is a bird's-eye view when cut along line segment 2B-2B ′. Here, in FIG. 1A, the gate electrode 003 and the gate insulating film 004 outside the trench are made transparent to make the drawing easy to see. The thick line indicates the edge of the gate electrode 003. Further, FIG. 1C is a view seen from the source region 001, but since the structure is symmetrical with respect to the line segment 1A-1A ′, the view seen from the drain region 002 is the same as FIG. 1C. It becomes a figure. In the description of the embodiments of the present invention, the left-right symmetry is used for easy understanding, but the left-right symmetry is not a matter necessary for carrying out the present invention.

以下に、製造工程に従い図１に示したＭＯＳトランジスタの構造及び製造方法を説明する。図４は図１に示すＭＯＳトランジスタの製造工程を図１（ｃ）と同じ見方で描いたもので、ドレイン領域００２は、ソース領域００１と同構造として省略している。 The structure and manufacturing method of the MOS transistor shown in FIG. 1 will be described below according to the manufacturing process. FIG. 4 shows the manufacturing process of the MOS transistor shown in FIG. 1 in the same way as FIG. 1C, and the drain region 002 is omitted as the same structure as the source region 001.

まず初めに第１導電型例えばＮ型もしくは第２導電型例えばＰ型の半導体基板００６の表面を図４（ａ）に示すようにエッチングし凹部底面００８を有する第１トレンチ領域０１３と、第２トレンチ領域０１４及び第３トレンチ領域０１５を作成する。その後、多方向から斜めイオン注入および不純物拡散を行い、トランジスタのチャネルを形成する第２導電型例えばＰ型のウェル領域００５を第１トレンチ領域０１３、第２トレンチ領域０１４及び第３トレンチ領域０１５に形成する。ここでウェル領域００５を作成する為のイオン注入は、図７（ａ）に示すように前記トレンチ領域作成直後に多方向からの斜めイオン注入によって行われる。左右の斜めイオン注入０１７によってトレンチ側面とトレンチ上面にイオンが注入され、図示していない手前と奥からの斜めイオン注入によってトレンチ上面と底面にイオンが注入される。その後の熱拡散によって図７（ｂ）に示すようにトレンチ底部より深くなるようにウェル領域００５を形成する。ウェル領域００５を作成した後にトレンチ領域を作成する手法よりも確実にトレンチを深く形成することができるので、単位面積あたりのゲート幅を増加させることが可能となり、前述の課題の一つが解決できる。 First, the surface of a semiconductor substrate 006 of the first conductivity type such as N type or the second conductivity type such as P type is etched as shown in FIG. A trench region 014 and a third trench region 015 are created. Thereafter, oblique ion implantation and impurity diffusion are performed from multiple directions, and a second conductivity type, for example, a P-type well region 005 that forms a channel of the transistor is formed in the first trench region 013, the second trench region 014, and the third trench region 015. Form. Here, ion implantation for forming the well region 005 is performed by oblique ion implantation from multiple directions immediately after the trench region is formed as shown in FIG. Ions are implanted into the side surfaces of the trench and the upper surface of the trench by the left and right oblique ion implantations 017, and ions are implanted into the upper surface and the bottom surface of the trenches by oblique ion implantation from the front and back (not shown). By subsequent thermal diffusion, a well region 005 is formed so as to be deeper than the bottom of the trench as shown in FIG. Since the trench can be surely formed deeper than the method of creating the trench region after creating the well region 005, the gate width per unit area can be increased, and one of the problems described above can be solved.

ただし、上記の方法でもトレンチ深さに限界はある。斜めイオン注入の角度θを変えずに単純にトレンチ深さを深くすると、図８（ａ）に示すようにトレンチ底部領域のトレンチ側面にイオンが注入されない部分が生じ、熱拡散をしても図８（ｂ）に示すようにウェル領域００５がトレンチ全体を囲まなくなる。一方、トレンチ底部領域のトレンチ側面にイオンが注入されるように斜めイオン注入角度θを小さくすると、図９に示すようにトレンチ側面にイオンが十分に注入されず熱拡散後のウェルのイオン濃度プロファイルが一定でなくなる。 However, there is a limit to the trench depth even in the above method. If the trench depth is simply increased without changing the angle θ of the oblique ion implantation, a portion where ions are not implanted is generated on the side surface of the trench in the bottom region of the trench as shown in FIG. As shown in FIG. 8B, the well region 005 does not surround the entire trench. On the other hand, when the oblique ion implantation angle θ is reduced so that ions are implanted into the trench side surface in the trench bottom region, ions are not sufficiently implanted into the trench side surface as shown in FIG. Is not constant.

しかし、前記斜めイオン注入とエピタキシャル技術を組み合わせることで、トレンチ深さを上記限界以上に深くすることが可能となる。図１０（ａ）のように、半導体基板００６の表面にイオン注入を施し、その後図１０（ｂ）のようにエピタキシャル成長により半導体膜を堆積させる。その後図１０（ｃ）のようにトレンチ構造を作成し、図１０（ｄ）のように多方向からによる斜めイオン注入を行う。エピタキシャル層と半導体基板間にイオン注入層が存在する為、熱拡散を施すことにより図１０（ｅ）に示すようにトレンチ全体を囲むウェルを形成することが可能となる。この手法を用いれば、さらにトレンチ深さを深くすることが可能となり、更に単位面積あたりのゲート幅を増加させることが可能となる。 However, by combining the oblique ion implantation and the epitaxial technique, the trench depth can be made deeper than the above limit. As shown in FIG. 10A, ion implantation is performed on the surface of the semiconductor substrate 006, and then a semiconductor film is deposited by epitaxial growth as shown in FIG. Thereafter, a trench structure is created as shown in FIG. 10C, and oblique ion implantation is performed from multiple directions as shown in FIG. Since an ion implantation layer is present between the epitaxial layer and the semiconductor substrate, it is possible to form a well surrounding the entire trench as shown in FIG. If this method is used, the trench depth can be further increased, and the gate width per unit area can be further increased.

次に、図４（ｂ）に示すように、基板表面を熱酸化し、ゲート絶縁膜００４を形成し、その上からゲート電極００３を形成する例えばポリシリコン膜を堆積させ、図４（ｃ）に示すようなゲート電極００３を残し選択的にエッチングをする。 Next, as shown in FIG. 4B, the substrate surface is thermally oxidized to form a gate insulating film 004, and a polysilicon film, for example, for forming the gate electrode 003 is deposited thereon, and FIG. Etching is selectively performed leaving the gate electrode 003 as shown in FIG.

次に、イオン注入および不純物拡散を行い、ゲート電極００３を利用しセルフアラインによって、ゲート電極に覆われていない第１トレンチと第２トレンチ領域と第３トレンチ領域に第１導電型例えばＮ型のソース領域００１とドレイン領域００２を図４（ｄ）に示すような構造に作成する。ここで、多方向からの斜めイオン注入をすることで、凸部００７と凹部００８部を含む凹凸構造表面全体にソース領域００１とドレイン領域００２を形成するため、ゲート電極００５下のトランジスタのチャネル部の両終端全面がソース領域００１と直接接続するので、前記チャネル部とソース領域００１及びドレイン領域００２と接触面積が大きく、接触抵抗が低減され前述のもう一つの課題が解決できる。 Next, ion implantation and impurity diffusion are performed, and the first conductivity type, for example, N type, is formed in the first trench, the second trench region, and the third trench region not covered with the gate electrode by self-alignment using the gate electrode 003. A source region 001 and a drain region 002 are formed in a structure as shown in FIG. Here, since the source region 001 and the drain region 002 are formed over the entire surface of the concavo-convex structure including the convex portion 007 and the concave portion 008 by performing oblique ion implantation from multiple directions, the channel portion of the transistor under the gate electrode 005 is formed. Since both end surfaces of both are directly connected to the source region 001, the channel area, the source region 001 and the drain region 002 have a large contact area, the contact resistance is reduced, and the above-mentioned another problem can be solved.

次に、図４（ｅ）に示すように、前記半導体基板の表面全体を覆うように絶縁膜００９を堆積させた後、ソース領域００１及びドレイン領域００２上の絶縁膜００９の一部をエッチングし、ソース領域００１とドレイン領域００２の一部を露出させる。
次に、図４（ｆ）に示すように、前記半導体基板の表面全体を覆うように電極膜を堆積させた後、ソース領域００１及びドレイン領域００２電気的に接続する電極膜０１０を残し、他の前記電極膜をエッチングで除去する。 Next, as shown in FIG. 4E, after an insulating film 009 is deposited so as to cover the entire surface of the semiconductor substrate, a part of the insulating film 009 on the source region 001 and the drain region 002 is etched. Then, a part of the source region 001 and the drain region 002 is exposed.
Next, as shown in FIG. 4F, after depositing an electrode film so as to cover the entire surface of the semiconductor substrate, an electrode film 010 electrically connected to the source region 001 and the drain region 002 is left, and the others. The electrode film is removed by etching.

最後に、図４（ｆ）に示す構造表面に図示していないパッシベーション膜を形成し、低オン抵抗の高駆動能力横型のＭＯＳトランジスタが完成する。 Finally, a passivation film (not shown) is formed on the surface of the structure shown in FIG. 4 (f), and a low on-resistance high drive capability lateral MOS transistor is completed.

前記ＭＯＳトランジスタの作成条件や前記ＭＯＳトランジスタの素子動作条件にもよるが、第１トレンチ領域の凸部の幅を１０００A程度にすることによって、ＭＯＳがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。以上が、本発明の基本構造及び基本製造法である。 Although depending on the conditions for forming the MOS transistor and the element operating conditions for the MOS transistor, when the width of the convex portion of the first trench region is about 1000 A, the entire convex portion is depleted when the MOS is turned on. And the subthreshold characteristic is improved. Therefore, the leakage between the source and the drain is reduced, the threshold value can be lowered, and as a result, the driving capability can be further improved. The above is the basic structure and the basic manufacturing method of the present invention.

以上、本発明実施例を所謂プレーナＭＯＳトランジスタを用いて説明した。一方、前記プレーナ型ＭＯＳにおいて、耐圧向上のため、さまざまな構造が存在する。本発明に関しても同様に、ＤＤＤ（ＤｏｕｂｌｅＤｉｆｆｕｓｅｄＤｒａｉｎ）構造のものや、ＬＤＭＯＳ（ＬａｔｅｒａｌＤｏｕｂｌｅｄｉｆｆｕｓｅｄＭＯＳ）構造などの従来技術を本発明に利用すると、容易に耐圧向上が図れる。以下ではこれらについて説明する。 The embodiments of the present invention have been described using so-called planar MOS transistors. On the other hand, there are various structures in the planar MOS for improving the breakdown voltage. Similarly, with respect to the present invention, when a conventional technique such as a DDD (Double Diffused Drain) structure or an LDMOS (Lateral Double Diffused MOS) structure is used in the present invention, the breakdown voltage can be easily improved. These will be described below.

図５は、ＤＤＤ構造を有する本発明実施例である。本実施例２が実施例１と異なるのは、ソース領域００１とドレイン領域００２を形成する前に、第３トレンチ領域０１５のみ開口して、後工程で形成されるドレイン領域００２を包含する低濃度拡散領域０１１を形成することである。これにより、高耐圧かつ低オン抵抗の高駆動能力ＭＯＳトランジスタが完成する。 FIG. 5 shows an embodiment of the present invention having a DDD structure. The second embodiment is different from the first embodiment in that only the third trench region 015 is opened before the source region 001 and the drain region 002 are formed, and the low concentration including the drain region 002 formed in a later process is included. The diffusion region 011 is formed. As a result, a high drive capability MOS transistor having a high breakdown voltage and a low on-resistance is completed.

図６は、ＬＤＭＯＳ構造を有する本発明実施例である。本実施例３が実施例１と異なるのは、ソース領域００１とドレイン領域００２を形成する前に、第２トレンチ領域１４のみ開口して、後工程で形成されるドレイン領域００２を包含せずソース領域００１を包含するボディ領域０１２を形成することである。これにより、高耐圧かつ低オン抵抗の高駆動能力ＭＯＳトランジスタが完成する。 FIG. 6 shows an embodiment of the present invention having an LDMOS structure. The third embodiment is different from the first embodiment in that only the second trench region 14 is opened before the source region 001 and the drain region 002 are formed, and the source region 002 does not include the drain region 002 formed in a later process. The body region 012 including the region 001 is formed. As a result, a high drive capability MOS transistor having a high breakdown voltage and a low on-resistance is completed.

以上が、第１導電型をＮ型として、第２導電型をＰ型としたＮＭＯＳトランジスタ構造の本発明実施例である。本発明実施例の構造を利用することにより、一般的なプレーナ型ＭＯＳトランジスタと同等の耐圧を維持したまま、単位平面積あたりの駆動能力を向上させることが可能となり、ウェル領域００５の深さを気にせずに凹部底面００８を深くすることできるので、更に駆動能力を向上させることが可能となる。また、凸部上面との凹部底面のギャップを大きくすることにより自動的にソース領域００１及びドレイン領域００２とウェル領域との接触抵抗も下がるため、効率よく単位平面積あたりの駆動能力を向上させることができる。上記の実施例において、導電型を反転することによってＰＭＯＳトランジスタ構造も同様に作成することができることは言うまでも無い。また、ＰＭＯＳトランジスタを形成するＮウェル領域とＮＭＯＳトランジスタを形成するＰウェル領域を形成するツインウェル手法を用いれば、１チップで高駆動能力を有するＣＭＯＳ構造を作成することも容易に可能となる。 The above is the embodiment of the present invention of the NMOS transistor structure in which the first conductivity type is N-type and the second conductivity type is P-type. By utilizing the structure of the embodiment of the present invention, it becomes possible to improve the driving ability per unit plane area while maintaining the breakdown voltage equivalent to that of a general planar type MOS transistor, and the depth of the well region 005 is reduced. Since the concave bottom surface 008 can be deepened without worrying, the driving ability can be further improved. In addition, since the contact resistance between the source region 001 and the drain region 002 and the well region is automatically reduced by increasing the gap between the upper surface of the convex portion and the bottom surface of the concave portion, the driving ability per unit plane area can be improved efficiently. Can do. In the above embodiment, it goes without saying that the PMOS transistor structure can be similarly formed by inverting the conductivity type. Further, if a twin well method for forming an N well region for forming a PMOS transistor and a P well region for forming an NMOS transistor is used, a CMOS structure having a high driving capability can be easily formed with one chip.

さらに、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。 Furthermore, the present invention is not limited to the above-described embodiment, and the present invention can be modified and implemented without departing from the gist thereof.

００１ソース領域
００２ドレイン領域
００３ゲート電極
００４ゲート絶縁膜
００５ウェル領域
００６半導体基板
００７凸部
００８凹部
００９絶縁膜
０１０電極膜
０１１低濃度拡散領域
０１２ボディ領域
０１３第１トレンチ領域
０１４第２トレンチ領域
０１５第３トレンチ領域
０１６イオン注入されたイオン
０１７イオン注入の方向
０１８エピタキシャル成長による半導体膜
０１９電流
０２０チャネル部と接している部分 001 Source region 002 Drain region 003 Gate electrode 004 Gate insulating film 005 Well region 006 Semiconductor substrate 007 Convex part 008 Concave part 009 Insulating film 010 Electrode film 011 Low concentration diffusion region 012 Body region 013 First trench region 014 Second trench region 015 First 3 trench region 016 ion-implanted ion 017 direction of ion implantation 018 semiconductor film 019 formed by epitaxial growth current 020 portion in contact with channel portion

Claims

半導体基板と、
前記半導体基板の表面のトランジスタとなる領域に形成された、前記トランジスタのチャネル方向と平行に配置された、底面、側面、および上面をそれぞれ有する凹の領域と凸の領域とが連続してなるトレンチ領域と、
前記トランジスタとなる領域に前記トレンチ領域よりも前記半導体基板の表面からみて深く形成された第２導電型のウェル領域と、
前記トレンチ領域の両端部分を除いてその表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接して設けられたゲート電極と、
前記トレンチ領域のうちで前記ゲート電極が覆っていない領域に前記ゲート電極を挟んで配置された、前記ウェル領域より浅く設けられた第１導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域にそれぞれ形成された電極膜と、
を有し、
前記凸の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記チャネル方向とは垂直な方向の端面を有し、
前記凹の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記端面を境として一緒になり単一の凹の領域を形成し、
前記ソース領域およびドレイン領域は、それぞれ前記トレンチ領域の前記底面、側面、および上面に連続して途切れることなく設けられ
前記電極膜は、トレンチ領域に設けられた前記ソース領域およびドレイン領域の前記底面、側面、および上面を覆って設けられるとともに前記単一の凹の領域を満たしており、前記ゲート電極とは前記ゲート電極の前記ソース領域およびドレイン領域に対向する側面に配置された絶縁膜によって電気的に分離されている半導体装置。 A semiconductor substrate;
A trench formed in a region to be a transistor on the surface of the semiconductor substrate, which is arranged in parallel with the channel direction of the transistor and includes a concave region and a convex region each having a bottom surface, a side surface, and a top surface. Area,
A second conductivity type well region formed deeper in the region to be the transistor than the trench region as viewed from the surface of the semiconductor substrate;
A gate insulating film disposed on a surface thereof except for both end portions of the trench region;
A gate electrode provided on and in contact with the gate insulating film;
A source region and a drain region of a first conductivity type provided shallower than the well region, the trench region being disposed with the gate electrode sandwiched in a region not covered by the gate electrode;
Electrode films respectively formed in the source region and the drain region;
Have
The convex region has an end face in a direction perpendicular to the channel direction in each of the source region and the drain region,
The concave regions are joined together at the end face in each of the source region and the drain region to form a single concave region,
The source region and the drain region are respectively provided without being continuously interrupted on the bottom surface, side surface, and top surface of the trench region, and the electrode film is the bottom surface of the source region and drain region provided in the trench region, The gate electrode is electrically covered by an insulating film disposed on the side surface of the gate electrode facing the source region and the drain region. Semiconductor device separated into two.

前記トレンチ領域において、前記側面および前記上面からなる凸の領域は、前記トランジスタの動作時に内部まですべて空乏化する前記チャネル方向と垂直な方向の長さである幅を有する請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein in the trench region, the convex region including the side surface and the upper surface has a width that is a length in a direction perpendicular to the channel direction that is fully depleted to the inside when the transistor is operated. .

ＤＤＤ構造を有する請求項１に記載の半導体装置。 The semiconductor device according to claim 1, having a DDD structure.

ＬＤＭＯＳ構造を有する請求項１に記載の半導体装置。 The semiconductor device according to claim 1, having an LDMOS structure.