JP2013026249A - Bidirectional zener diode and bidirectional zener diode manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置構造（または半導体集積回路装置）および半導体装置の製造方法におけるダイオードデバイス技術または製造技術に適用して有効な技術に関する。 The present invention relates to a semiconductor device structure (or a semiconductor integrated circuit device) and a technology effective when applied to a diode device technology or a manufacturing technology in a method for manufacturing a semiconductor device.
日本特開昭６１−２６２６７号公報（特許文献１）には、半導体チップの表面に一方の外部電極を有し、裏面に他方の外部電極を有する双方向ツェナーダイオードが開示されている。この双方向ツェナーダイオードにおいては、Ｐ型シリコン基板上にＮ型エピタキシャル層が設けられており、このＮ型エピタキシャル層の表面領域に、それぞれＰ型不純物領域および、これよりも面積が小さいＮ＋型不純物領域から構成された順方向のＰＮ接合と逆方向のＰＮ接合が設けられている。ここで、逆方向のＰＮ接合のＰ型不純物領域は、チップの周辺に設けられ、チップ表面からＰ型シリコン基板に達するＰ＋型不純物領域によって、基板を介して、裏面外部電極に接続されている。 Japanese Unexamined Patent Publication No. 61-26267 (Patent Document 1) discloses a bidirectional Zener diode having one external electrode on the surface of a semiconductor chip and the other external electrode on the back surface. In this bidirectional Zener diode, an N-type epitaxial layer is provided on a P-type silicon substrate. A P-type impurity region and an N + -type impurity having a smaller area are formed on the surface region of the N-type epitaxial layer, respectively. A forward PN junction composed of regions and a reverse PN junction are provided. Here, the P-type impurity region of the PN junction in the reverse direction is provided around the chip, and is connected to the backside external electrode through the substrate by a P + type impurity region reaching the P-type silicon substrate from the chip surface. .
日本特開２００４−１７９５７２号公報（特許文献２）にも、半導体チップの表面に一方の外部電極を有し、裏面に他方の外部電極を有する双方向ツェナーダイオードが開示されている。この双方向ツェナーダイオードにおいては、Ｐ＋型シリコン基板上にＮ−型エピタキシャル層が設けられており、このＮ−型エピタキシャル層の表面領域に、Ｎ−型エピタキシャル層との間で、相互に逆方向のＰＮ接合を構成する二つのＰ型不純物領域が設けられている。ここで、一方のＰＮ接合を構成するＰ型不純物領域を裏面外部電極に接続するために、チップの周辺にチップ表面からＰ＋型シリコン基板に達する周辺Ｐ型不純物領域が設けられており、且つ、前記一方のＰＮ接合を構成するＰ型不純物領域と周辺Ｐ型不純物領域を相互に接続するために、チップの表面上にメタル配線が設けられている。 Japanese Laid-Open Patent Publication No. 2004-179572 (Patent Document 2) also discloses a bidirectional Zener diode having one external electrode on the surface of a semiconductor chip and the other external electrode on the back surface. In this bidirectional Zener diode, an N− type epitaxial layer is provided on a P + type silicon substrate, and the surface region of the N− type epitaxial layer is opposite to the N− type epitaxial layer. Two P-type impurity regions constituting the PN junction are provided. Here, in order to connect the P-type impurity region constituting one PN junction to the backside external electrode, a peripheral P-type impurity region reaching the P + type silicon substrate from the chip surface to the periphery of the chip is provided, and In order to connect the P-type impurity region and the peripheral P-type impurity region constituting the one PN junction to each other, a metal wiring is provided on the surface of the chip.
携帯電話等に搭載されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）は多機能化により低電圧化が進んでおり、ＬＳＩのサージ保護が重要となっている。サージは様々なインターフェース（ＵＳＢ、非接触ＩＣカード、アンテナ等）から侵入するため、携帯電話等にはツェナーダイオード等の多数のサージ保護素子が使われている。 LSI (Large Scale Integration) mounted on a mobile phone or the like has been lowered in voltage due to multi-function, and surge protection of the LSI is important. Since surges enter from various interfaces (USB, non-contact IC card, antenna, etc.), many surge protection elements such as Zener diodes are used in mobile phones and the like.
しかし、携帯電話等の信号周波数が高周波（たとえば、１０ＭＨｚから１０ＧＨｚ程度）であるため、それに使用されるツェナーダイオードには、超低容量（１ｐＦ以下）特性が求められる。一方、サージ保護素子であるためサージ強度（たとえば８ｋＶ以上）も重要である。また、サージの多様性により、双方向性の要求もある。端子間容量とサージ強度はトレードオフであり、両方を同時に改善することは困難である。本発明は、一定程度のサージ強度を確保しつつ、超低容量を実現できるサージ保護用ツェナーダイオードの開発に際して発案したものである。 However, since the signal frequency of a cellular phone or the like is a high frequency (for example, about 10 MHz to 10 GHz), the Zener diode used for it is required to have an ultra-low capacitance (1 pF or less) characteristic. On the other hand, since it is a surge protection element, surge strength (for example, 8 kV or more) is also important. There is also a requirement for bidirectionality due to the diversity of surges. The capacitance between terminals and the surge intensity are a trade-off, and it is difficult to improve both at the same time. The present invention was conceived when developing a Zener diode for surge protection capable of realizing an ultra-low capacity while ensuring a certain level of surge strength.
本発明の目的は、高周波回路に適合した双方向ツェナーダイオード等の静電保護素子（半導体装置）を提供することにある。 An object of the present invention is to provide an electrostatic protection element (semiconductor device) such as a bidirectional Zener diode suitable for a high-frequency circuit.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、本願の一つの発明は、高抵抗のエピタキシャル層の表面に一対のＰＮ接合を設け、チップの上面より一対の電極を取り出すラテラル構造の双方向ツェナーダイオードである。 That is, one invention of the present application is a bidirectional Zener diode having a lateral structure in which a pair of PN junctions are provided on the surface of a high-resistance epitaxial layer and a pair of electrodes are taken out from the top surface of the chip.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、高抵抗のエピタキシャル層の表面に一対のＰＮ接合を設け、チップの上面より一対の電極を取り出すラテラル構造の双方向ツェナーダイオードとすることにより、高周波帯域に於いて超低容量を可能とする。 That is, a pair of PN junctions are provided on the surface of the high-resistance epitaxial layer, and a bidirectional Zener diode having a lateral structure in which a pair of electrodes are extracted from the top surface of the chip enables ultra-low capacitance in a high-frequency band. .
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
[Outline of Embodiment]
First, an outline of a typical embodiment of the invention disclosed in the present application will be described.
１．以下を含む双方向ツェナーダイオード：
（ａ）第１の主面を有する第１導電型の高抵抗半導体領域；
（ｂ）前記高抵抗半導体領域の前記第１の主面側の表面領域に設けられ、前記第１導電型を有し、前記高抵抗半導体領域よりも高濃度の第１のカソード領域；
（ｃ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって、前記第１のカソード領域よりも浅く、且つ、これとオーバラップするように設けられ、前記第１導電型と反対の第２導電型を有し、前記第１のカソード領域とともに第１のＰＮ接合を構成する第１のアノード領域；
（ｄ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって、前記第１のアノード領域上に設けられた第１のメタル電極；
（ｅ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって前記第１のカソード領域および前記第１のアノード領域とは異なる部分に設けられ、且つ、前記第１導電型を有し、前記高抵抗半導体領域よりも高濃度の第２のカソード領域；
（ｆ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって前記第１のカソード領域および前記第１のアノード領域とは異なる部分に、これと平面的にオーバラップするように設けられ、前記第２のカソード領域よりも浅く、且つ、前記第２導電型を有し、前記第２のカソード領域とともに第２のＰＮ接合を構成する第２のアノード領域；
（ｇ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって、前記第２のアノード領域上に設けられた第２のメタル電極。
1. Bidirectional Zener diode including:
(A) a first conductivity type high-resistance semiconductor region having a first main surface;
(B) a first cathode region provided in a surface region on the first main surface side of the high-resistance semiconductor region, having the first conductivity type, and having a higher concentration than the high-resistance semiconductor region;
(C) The surface region on the first main surface side of the high-resistance semiconductor region, which is shallower than the first cathode region and is provided so as to overlap with the first conductive region. A first anode region having a second conductivity type opposite to the mold and forming a first PN junction with the first cathode region;
(D) a first metal electrode provided on the first anode region, which is the surface region on the first main surface side of the high-resistance semiconductor region;
(E) The surface region on the first main surface side of the high-resistance semiconductor region, provided in a portion different from the first cathode region and the first anode region, and the first conductive A second cathode region having a mold and having a higher concentration than the high-resistance semiconductor region;
(F) The surface region on the first main surface side of the high-resistance semiconductor region overlaps with a portion different from the first cathode region and the first anode region in plan view. A second anode region that is shallower than the second cathode region, has the second conductivity type, and forms a second PN junction with the second cathode region;
(G) A second metal electrode provided on the second anode region, which is the surface region on the first main surface side of the high-resistance semiconductor region.
２．前記１項の双方向ツェナーダイオードにおいて、前記第１のアノード領域は、前記第１のカソード領域の内部にあり、前記第２のアノード領域は、前記第２のカソード領域の内部にある。
2. In the bidirectional Zener diode according to the
３．前記１または２項の双方向ツェナーダイオードにおいて、前記高抵抗半導体領域は、前記第１導電型を有し、これよりも高濃度の半導体基板上に形成されたエピタキシャル領域である。
3. In the bidirectional Zener diode of
４．前記１から３項のいずれか一つの双方向ツェナーダイオードにおいて、前記高抵抗半導体領域および前記半導体基板は、主にシリコン系半導体から構成されている。
4). In the bidirectional Zener diode according to any one of
５．前記１から４項のいずれか一つの双方向ツェナーダイオードにおいて、前記第１のメタル電極は、第１のボンディングワイヤによって、第１の外部リードに接続されており、前記第２のメタル電極は、第２のボンディングワイヤによって、第２の外部リードに接続されている。 5). 5. In the bidirectional Zener diode according to any one of 1 to 4, the first metal electrode is connected to a first external lead by a first bonding wire, and the second metal electrode is The second bonding wire is connected to the second external lead.
６．前記１から５項のいずれか一つの双方向ツェナーダイオードにおいて、前記高抵抗半導体領域の比抵抗は、３００Ωｃｍ以上であって、３０００Ωｃｍ以下である。 6). In the bidirectional Zener diode according to any one of 1 to 5, the specific resistance of the high-resistance semiconductor region is not less than 300 Ωcm and not more than 3000 Ωcm.
７．前記１から６項のいずれか一つの双方向ツェナーダイオードにおいて、前記第１のカソード領域と前記第２のカソード領域は、前記高抵抗半導体領域によって相互に隔てられている。 7). 7. The bidirectional Zener diode according to any one of 1 to 6, wherein the first cathode region and the second cathode region are separated from each other by the high resistance semiconductor region.
８．前記１から６項のいずれか一つの双方向ツェナーダイオードにおいて、更に以下を含む：
（ｈ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域に、前記第１のカソード領域と前記第２のカソード領域を相互に連結するように設けられ、前記高抵抗半導体領域よりも高濃度の前記第１導電型を有する連結半導体領域。
8). The bidirectional Zener diode according to any one of 1 to 6, further comprising:
(H) The high-resistance semiconductor region is provided on the surface region on the first main surface side of the high-resistance semiconductor region so as to connect the first cathode region and the second cathode region to each other. A connected semiconductor region having the first conductivity type at a higher concentration.
９．以下の工程を含む双方向ツェナーダイオードの製造方法：
（ａ）第１の主面および第２の主面を有し、第１導電型の半導体ウエハの前記第１の主面上に、前記第１導電型を有し、これよりも低濃度の高抵抗半導体領域をエピタキシャル成長により形成する工程；
（ｂ）前記高抵抗半導体領域の表面領域に、それぞれ前記第１導電型を有し、前記高抵抗半導体領域よりの高濃度の第１のカソード領域および第２のカソード領域を形成する工程；
（ｃ）前記高抵抗半導体領域の前記表面領域に、前記第１のカソード領域と平面的にオーバラップするように、前記第１のカソード領域とともに第１のＰＮ接合を構成し、前記第１導電型と反対の第２導電型の第１のアノード領域を、前記第２のカソード領域と平面的にオーバラップするように、前記第２のカソード領域とともに第２のＰＮ接合を構成し、前記第２導電型の第２のアノード領域をそれぞれ形成する工程；
（ｄ）前記第１のアノード領域上に第１のメタル電極を、前記第２のアノード領域上に第２のメタル電極をそれぞれ形成する工程。
9. A method of manufacturing a bidirectional Zener diode including the following steps:
(A) having a first main surface and a second main surface, and having the first conductivity type on the first main surface of the first conductivity type semiconductor wafer, having a lower concentration than the first conductivity type; Forming a high-resistance semiconductor region by epitaxial growth;
(B) forming a first cathode region and a second cathode region each having the first conductivity type and having a higher concentration than the high resistance semiconductor region in a surface region of the high resistance semiconductor region;
(C) forming a first PN junction together with the first cathode region so as to overlap the surface region of the high-resistance semiconductor region with the first cathode region; Forming a second PN junction with the second cathode region so as to planarly overlap a first anode region of the second conductivity type opposite to the mold with the second cathode region; Forming a second conductivity type second anode region, respectively;
(D) forming a first metal electrode on the first anode region and forming a second metal electrode on the second anode region;
１０．前記９項の双方向ツェナーダイオードの製造方法において、前記第１のアノード領域は、前記第１のカソード領域の内部にあり、前記第２のアノード領域は、前記第２のカソード領域の内部にある。 10. In the method of manufacturing a bidirectional Zener diode according to Item 9, the first anode region is inside the first cathode region, and the second anode region is inside the second cathode region. .
１１．前記９または１０項の双方向ツェナーダイオードの製造方法において、前記高抵抗半導体領域および前記半導体ウエハは、主にシリコン系半導体から構成されている。 11. In the method of manufacturing a bidirectional Zener diode according to 9 or 10, the high-resistance semiconductor region and the semiconductor wafer are mainly composed of a silicon-based semiconductor.
１２．前記９から１１項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第１のメタル電極は、第１のボンディングワイヤによって、第１の外部リードに接続されており、前記第２のメタル電極は、第２のボンディングワイヤによって、第２の外部リードに接続されている。 12 12. In the method for manufacturing a bidirectional Zener diode according to any one of Items 9 to 11, the first metal electrode is connected to a first external lead by a first bonding wire, and the second metal The electrode is connected to the second external lead by a second bonding wire.
１３．前記９から１２項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記高抵抗半導体領域の比抵抗は、３００Ωｃｍ以上であって、３０００Ωｃｍ以下である。 13. In the method of manufacturing a bidirectional Zener diode according to any one of Items 9 to 12, the specific resistance of the high resistance semiconductor region is not less than 300 Ωcm and not more than 3000 Ωcm.
１４．前記９から１３項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記半導体ウエハはＣＺ法によるウエハである。 14 14. The method for manufacturing a bidirectional Zener diode according to any one of Items 9 to 13, wherein the semiconductor wafer is a wafer formed by a CZ method.
１５．前記９から１４項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第１のカソード領域と前記第２のカソード領域は、前記高抵抗半導体領域によって相互に隔てられている。 15. 15. The method for manufacturing a bidirectional Zener diode according to any one of Items 9 to 14, wherein the first cathode region and the second cathode region are separated from each other by the high-resistance semiconductor region.
１６．前記９から１４項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記工程（ｂ）において、前記高抵抗半導体領域の前記第１の主面側の前記表面領域に、前記第１のカソード領域と前記第２のカソード領域を相互に連結するように、前記高抵抗半導体領域よりも高濃度の前記第１導電型を有する連結半導体領域を形成する。 16. 15. The method for manufacturing a bidirectional Zener diode according to any one of 9 to 14, wherein in the step (b), the first cathode is formed on the surface region on the first main surface side of the high-resistance semiconductor region. A connected semiconductor region having the first conductivity type having a concentration higher than that of the high-resistance semiconductor region is formed so that the region and the second cathode region are connected to each other.
１７．以下の工程を含む双方向ツェナーダイオードの製造方法：
（ａ）第１の主面および第２の主面を有し、第１導電型の高抵抗半導体ウエハの表面領域に、前記第１導電型を有し、前記高抵抗半導体ウエハよりも高濃度の第１のカソード領域および第２のカソード領域を形成する工程；
（ｂ）前記高抵抗半導体ウエハの前記表面領域に、前記第１のカソード領域と平面的にオーバラップするように、前記第１のカソード領域とともに第１のＰＮ接合を構成する第１のアノード領域を、前記第２のカソード領域と平面的にオーバラップするように、前記第２のカソード領域とともに第２のＰＮ接合を構成する第２のアノード領域をそれぞれ形成する工程；
（ｃ）前記第１のアノード領域上に第１のメタル電極を、前記第２のアノード領域上に第２のメタル電極をそれぞれ形成する工程。
17. A method of manufacturing a bidirectional Zener diode including the following steps:
(A) having a first main surface and a second main surface, and having the first conductivity type in a surface region of the first conductivity type high-resistance semiconductor wafer and having a higher concentration than the high-resistance semiconductor wafer; Forming a first cathode region and a second cathode region of
(B) a first anode region that forms a first PN junction with the first cathode region so as to overlap the surface region of the high-resistance semiconductor wafer in a plane with the first cathode region; Forming a second anode region that constitutes a second PN junction together with the second cathode region so as to planarly overlap the second cathode region;
(C) forming a first metal electrode on the first anode region and forming a second metal electrode on the second anode region;
１８．前記１７項の双方向ツェナーダイオードの製造方法において、前記第１のアノード領域は、前記第１のカソード領域の内部にあり、前記第２のアノード領域は、前記第２のカソード領域の内部にある。 18. 18. The method of manufacturing a bidirectional Zener diode according to Item 17, wherein the first anode region is inside the first cathode region, and the second anode region is inside the second cathode region. .
１９．前記１７または１８項の双方向ツェナーダイオードの製造方法において、前記高抵抗半導体ウエハは、主にシリコン系半導体から構成されている。
19. In the method for manufacturing a bidirectional Zener diode according to
２０．前記１７から１９項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第１のメタル電極は、第１のボンディングワイヤによって、第１の外部リードに接続されており、前記第２のメタル電極は、第２のボンディングワイヤによって、第２の外部リードに接続されている。 20. 20. In the method of manufacturing a bidirectional Zener diode according to any one of Items 17 to 19, the first metal electrode is connected to a first external lead by a first bonding wire, and the second metal The electrode is connected to the second external lead by a second bonding wire.
２１．前記１７から２０項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記高抵抗半導体ウエハの比抵抗は、３００Ωｃｍ以上であって、３０００Ωｃｍ以下である。 21. 21. In the method of manufacturing a bidirectional Zener diode according to any one of Items 17 to 20, a specific resistance of the high-resistance semiconductor wafer is not less than 300 Ωcm and not more than 3000 Ωcm.
２２．前記１７から２１項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記半導体ウエハはＦＺ法によるウエハである。 22. 24. In the method for manufacturing a bidirectional Zener diode according to any one of Items 17 to 21, the semiconductor wafer is a wafer formed by an FZ method.
２３．前記１７から２２項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第１のカソード領域と前記第２のカソード領域は、前記高抵抗半導体ウエハの高抵抗半導体領域によって相互に隔てられている。 23. 23. In the method of manufacturing a bidirectional Zener diode according to any one of Items 17 to 22, the first cathode region and the second cathode region are separated from each other by a high resistance semiconductor region of the high resistance semiconductor wafer. Yes.
２４．前記１７から２２項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記工程（ａ）において、前記高抵抗半導体ウエハの前記第１の主面側の前記表面領域に、前記第１のカソード領域と前記第２のカソード領域を相互に連結するように、前記高抵抗半導体ウエハよりも高濃度の前記第１導電型を有する連結半導体領域を形成する。 24. 23. In the method of manufacturing a bidirectional Zener diode according to any one of Items 17 to 22, in the step (a), the first cathode is formed on the surface region on the first main surface side of the high-resistance semiconductor wafer. A connected semiconductor region having the first conductivity type having a concentration higher than that of the high-resistance semiconductor wafer is formed so as to connect the region and the second cathode region to each other.
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
[Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Each part of a single example, one part is the other part of the details, or part or all of the modifications. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、単一チップのもの、および複数チップからなるものを含み、半導体チップ等が基材（リードフレーム、金属板、金属基体、絶縁フィルム、樹脂基体、セラミック基体等）上に搭載されたもの、または、半導体チップ等が保持部材（封止樹脂体、セラミック筐体、樹脂筐体、金属筐体等）によって一体に保持されたものをいう。なお、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、マルチチップモジュール等を含むことはいうまでもない。ここで、半導体チップとは、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの（複数の半導体チップ等をパッケージに集積したモジュール等を含む）をいう。 Further, in the present application, the term “semiconductor device” or “semiconductor integrated circuit device” mainly includes a single chip and a plurality of chips, and the semiconductor chip is a substrate (lead frame, metal plate). Mounted on a metal substrate, insulating film, resin substrate, ceramic substrate, or the like, or a semiconductor chip or the like by a holding member (sealing resin body, ceramic housing, resin housing, metal housing, etc.) The one held in Needless to say, it includes WLP (Wafer Level Package), SIP (System In Package), a multi-chip module, and the like. Here, the semiconductor chip refers to various transistors (active elements) alone, and those in which resistors, capacitors, etc. are integrated on a semiconductor chip or the like (for example, a single crystal silicon substrate) (a plurality of semiconductor chips or the like). Including modules integrated in a package).
また、「双方向ツェナーダイオード」というときは、単一の双方向ツェナーダイオードを樹脂等で封止したデバイスのみでなく、複数の双方向ツェナーダイオードその他を単一のパッケージに収容したものも含む。 The term “bidirectional Zener diode” includes not only a device in which a single bidirectional Zener diode is sealed with a resin or the like, but also a device in which a plurality of bidirectional Zener diodes and the like are accommodated in a single package.
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。 2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say. Similarly, “silicon oxide film”, “silicon oxide insulating film”, etc. are not only relatively pure undoped silicon oxide (FS), but also FSG (Fluorosilicate Glass), TEOS-based silicon oxide ( Thermal oxide films such as TEOS-based silicon oxide), SiOC (Silicon Oxicarbide) or Carbon-doped Silicon oxide or OSG (Organosilicate glass), PSG (Phosphorus Silicate Glass), BPSG (Borophosphosilicate Glass), CVD Oxide film, SOG (Spin ON Glass), nano-clustering silica (Nano-Clustering Silica: NCS) and other coating-type silicon oxide, silica-based low-k insulating film (porous insulating) Needless to say, a film) and a composite film with other silicon-based insulating films including these as main constituent elements are included.
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。 In addition to silicon oxide insulating films, silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films. Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like. Here, “silicon nitride” includes both SiN and SiNH unless otherwise specified. Similarly, “SiCN” includes both SiCN and SiCNH, unless otherwise specified.
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。 Note that SiC has similar properties to SiN, but SiON is often rather classified as a silicon oxide insulating film.
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。 A silicon nitride film is frequently used as an etch stop film in SAC (Self-Aligned Contact) technology, that is, CESL (Contact Etch-Stop Layer), and also as a stress applying film in SMT (Stress Measurement Technique). .
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。 3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context.
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハや化合物半導体ウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。 5). "Wafer" usually refers to a single crystal silicon wafer or compound semiconductor wafer on which a semiconductor device (same as a semiconductor integrated circuit device and an electronic device) is formed, but an epitaxial wafer, an SOI substrate, an LCD glass substrate, etc. Needless to say, a composite wafer such as an insulating substrate and a semiconductor layer is also included.
また、「半導体チップ」、「集積回路チップ」、「チップ」等というときは、半導体基板や絶縁基板上に形成された単体、集積回路を指す。現在汎用されている半導体チップは、「シリコン系半導体チップ」と「化合物系半導体チップ」に分類される。「化合物系半導体チップ」に対応する半導体の典型的な例は、ＧａＡｓ，ＧａＮ，ＡｌＧａＡｓ，ＳｉＣ，ＩｎＳｂ，ＩｎＰ等（これらの複合基板を含む）である。一方、シリコン系半導体チップに対応する半導体の典型的な例は、単結晶シリコン基板、エピタキシャルシリコン基板等の上に作られたものである。なお、本願においては、ＳｉＧｅ系デバイス（厳密には化合物半導体であるが）は、シリコン基板上に集積される場合が多いので、便宜上、単体ＳｉＧｅ系デバイスおよびシリコン系半導体基板上に集積されたものを含めて「シリコン系」に分類する。 The terms “semiconductor chip”, “integrated circuit chip”, “chip” and the like refer to a single unit or an integrated circuit formed on a semiconductor substrate or an insulating substrate. Currently used semiconductor chips are classified into “silicon-based semiconductor chips” and “compound-based semiconductor chips”. Typical examples of the semiconductor corresponding to the “compound semiconductor chip” are GaAs, GaN, AlGaAs, SiC, InSb, InP, etc. (including these composite substrates). On the other hand, a typical example of a semiconductor corresponding to a silicon-based semiconductor chip is one formed on a single crystal silicon substrate, an epitaxial silicon substrate, or the like. In this application, since SiGe-based devices (which are strictly compound semiconductors) are often integrated on a silicon substrate, for convenience, those integrated on a single SiGe-based device and a silicon-based semiconductor substrate are used. Are classified as “silicon-based”.
６．本願の実施の形態で主に取り扱うパッケージ形態は、通常、ＰＬＰ（Ｐｌａｔｉｎｇ Ｌｅａｄ Ｐａｃｋａｇｅ）方式と呼ばれる。 6). The package form mainly handled in the embodiment of the present application is generally called a PLP (Platining Lead Package) system.
更に、本願の実施の形態で例示する化合物系半導体チップは、たとえば携帯電話等に使用される高周波アンテナスイッチであり、シリコン系半導体チップは、たとえば、その制御チップ（高周波アンテナスイッチの制御機能を有するチップ）である。 Further, the compound semiconductor chip exemplified in the embodiment of the present application is a high-frequency antenna switch used for, for example, a mobile phone, and the silicon-based semiconductor chip has, for example, a control chip (control function of the high-frequency antenna switch) Chip).
また、本願において、チップ、パッケージ、リード、外部端子及びその部分について、「上面」または「表面」、「下面」または「裏面」というときは、特にそうでない旨明示する場合を除き、リードに関して、チップがある側の面を空間の方向に係らず、「上面」または「表面」と呼び、その反対側の面を「下面」または「裏面」と呼ぶ。 In addition, in the present application, when referring to “upper surface” or “front surface”, “lower surface” or “rear surface” for the chip, package, lead, external terminal and its part, unless otherwise specified, Regardless of the direction of the space, the surface on the side where the chip is located is called “upper surface” or “front surface”, and the surface on the opposite side is called “lower surface” or “back surface”.
なお、ワイヤボンディングは、通常、キャピラリ等のボンディングツールを用いて、加熱、ボンディング加圧および超音波振動をほぼ同時に印加するサーモソニック（Ｔｈｅｒｍｏｓｏｎｉｃ）方式によって、実行されるが、本願においては、チップ＆リード間をボンディングする場合、第１ボンディング点をチップ側とし、第２ボンディング点を接続リード側とするものを「順方向ボンディング」と呼び、その逆を「逆方向ボンディング」と呼ぶ。また、２チップ間をボンディングする場合、第１ボンディング点をチップＡ側とし、第２ボンディング点をチップＢ側とするものを「チップＡに関する順方向ボンディング」と呼び、その逆を「チップＡに関する逆方向ボンディング」と呼ぶ。 The wire bonding is usually performed by a thermosonic method in which heating, bonding pressure, and ultrasonic vibration are applied almost simultaneously using a bonding tool such as a capillary. When bonding between leads, the first bonding point on the chip side and the second bonding point on the connection lead side is called “forward bonding”, and the opposite is called “reverse bonding”. When bonding between two chips, the first bonding point on the chip A side and the second bonding point on the chip B side is referred to as “forward bonding with respect to chip A”, and vice versa. This is called “reverse bonding”.
ここで、本願に於いては、主に順方向ボンディングの例を中心に説明するが、逆方向ボンディングを全体に又は一部に使用してもよい。 Here, in the present application, description will be made mainly on the example of forward bonding, but reverse bonding may be used in whole or in part.
なお、本願に於いては、チップの裏面に介在させる接着剤層として、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）を用いた例を主に説明する。ここで、ＤＡＦとは、ダイボンディング前にすでに貼られて居る接着剤層のことで、通常は、ウエハ段階で貼り付けされ、ダイシングのときにウエハとともに個々のチップに分割される。なお、もちろんＤＡＦを使用しないダイボンディングも可能であるが、ＤＡＦを使用すると工程が簡単になる等のメリットがある。 In the present application, an example in which DAF (Die Attach Film) is used as an adhesive layer interposed on the back surface of the chip will be mainly described. Here, DAF is an adhesive layer that has already been applied before die bonding, and is usually applied at the wafer stage and is divided into individual chips together with the wafer during dicing. Of course, die bonding without using DAF is possible, but using DAF has advantages such as a simplified process.
７．本願に於いて、不純物ドープ領域Ａ，Ｂについて、「Ａは、Ｂの内部にある」とは、チップのデバイス面表面（デバイス主面等）を除き、ＡがＢの内部にあり、Ｂの表面や外部にまで突出していないことを言う。また、不純物ドープ領域Ａ，Ｂについて、「Ａ，Ｂが平面的にオーバラップする」とは、Ａ，Ｂのチップのデバイス面表面（デバイス主面等）への正射影が、共集合を有することをいう。 7). In the present application, for impurity doped regions A and B, “A is inside B” means that A is inside B except for the device surface of the chip (device main surface, etc.) Says that it does not protrude to the surface or the outside. In addition, for the impurity doped regions A and B, “A and B overlap in a plane” means that the orthogonal projection of the A and B chips onto the device surface (device main surface, etc.) has a co-set. That means.
８．「ダイシング」とは、ウエハをここのチップに分割することで、「ペレタイズ」とも言う。ブレードによるものだけでなく、レーザによるもの（熱溶断方式、２光子吸収により変質層を形成するものを含む）も含む。 8). “Dicing” is also called “pelletizing” by dividing the wafer into chips. It includes not only a blade but also a laser (including a thermal fusing method and a layer that forms a deteriorated layer by two-photon absorption).
９．「ＭＡＰ(Mold Array Process)方式」とは、配線基板（ガラス・エポキシ配線基板、フレキシブル配線基板等の印刷回路基板、およびポリイミド粘着テープ等の上にリードフレームを貼り付けたテープバックアップリードフレーム等を含む）や金属板などの主面上の多数の単位デバイス領域のそれぞれに半導体チップ（単数又は複数）を固着して、これらの多数の単位デバイス領域を一括してレジンで封止した後、ダイシングして個々の単位デバイス領域（半導体素子）に分割するパッケージ方式を言う。印刷回路基板を使用する場合は、配線基板ごと分割する。テープバックアップリードフレームの場合は、封止後にテープを剥がして、粘着剤を除去した後に、必要なリードメッキ等をした後に分割する。金属板の場合も、封止後に金属板を剥離した後、分割する。 9. "MAP (Mold Array Process)" means wiring board (printed circuit board such as glass / epoxy wiring board, flexible wiring board, etc.) and tape backup lead frame with lead frame affixed on polyimide adhesive tape etc. Semiconductor chip (s) are fixed to each of a large number of unit device regions on the main surface such as a metal plate and the like, and the large number of unit device regions are collectively sealed with a resin and then dicing. The package system is divided into individual unit device regions (semiconductor elements). When using a printed circuit board, the wiring board is divided. In the case of a tape backup lead frame, the tape is peeled off after sealing, the adhesive is removed, and after necessary lead plating or the like, it is divided. In the case of a metal plate, the metal plate is peeled off after sealing and then divided.
１０．「電鋳（Ｅｌｅｃｔｒｏｆｏｒｍｉｎｇ）パッケージ」とは、金属板上に電鋳（電気メッキの一種）によりリード電極、タブ電極（アイランド部またはダイパッド部）等を形成して、チップボンディング、ワイヤボンディング、レジン封止等の後、デバイス部分（単一又は複数の単位デバイス領域）と金属板を分離することによって製造されるパッケージである。以下の実施の形態は、主に金属板を用いたＭＡＰ方式の電鋳パッケージについて説明する。電鋳パッケージの一つのメリットは、配線基板等を使用しない分、高さを稼げるところにある。電鋳パッケージ方式は、電気メッキによってリード（外部端子）を形成するので、ＰＬＰ（ＰｌａｔｉｎｇＬｅａｄ Ｐａｃｋａｇｅ）方式とも呼ばれる。 10. “Electroforming package” means that lead electrodes, tab electrodes (island parts or die pad parts) are formed on a metal plate by electroforming (a kind of electroplating), chip bonding, wire bonding, resin sealing It is a package manufactured by separating a device part (single or a plurality of unit device regions) and a metal plate after stopping. In the following embodiments, a MAP type electroformed package mainly using a metal plate will be described. One advantage of the electroformed package is that it can increase the height by not using a wiring board or the like. The electroformed package method forms a lead (external terminal) by electroplating, and is also called a PLP (Platining Lead Package) method.
「ＭＡＰ方式の電鋳パッケージプロセス」では、金属板上に電鋳によりリード電極等を形成して、チップボンディング、ワイヤボンディング、レジン封止等をすることで、半導体チップ、ボンディングワイヤ、およびリード電極等をレジンで封止した「レジン封止体」と金属板とを含む「金属板レジン封止体複合体」（中間生産物）を製造した後、金属板を剥がすことで、分離されたレジン封止体を得る。ここで、「金属板」は、通常、ほぼ無垢の金属板（必要な表面処理をしたものを含む）であるが、メッキ面と反対側の主面に有機樹脂テープ（コーティング含む）を貼り付ける等の補強処理をしてもよい。 In the “MAP type electroformed package process”, a lead electrode or the like is formed on a metal plate by electroforming, and chip bonding, wire bonding, resin sealing, etc. are performed, so that a semiconductor chip, a bonding wire, and a lead electrode are formed. After manufacturing a “metal plate resin encapsulant composite” (intermediate product) including a “resin encapsulant” and a metal plate sealed with a resin, the resin separated by peeling off the metal plate A sealing body is obtained. Here, the “metal plate” is usually an almost solid metal plate (including those with a necessary surface treatment), but an organic resin tape (including coating) is applied to the main surface opposite to the plated surface. A reinforcing treatment such as
ＭＡＰ方式の電鋳パッケージプロセスの一つのメリットは、リード等がタイバー等と一体に形成されていないため、ダイシングが容易である点（樹脂とメタルを同時に切断しないで済む）にある。テープバックアップリードフレーム方式のように、粘着テープを使用しないので、剥がした後の粘着剤汚染を除去する必要がない。また、封止処理の下面である基板（金属板）が剛性の小さい樹脂ではなく、剛性の大きい金属板のため、樹脂バリが出にくい、また、ワイヤボンディングにおける超音波の効果が損なわれない等のメリットがある。また、樹脂シートのたわみによるパッケージ下面の平坦性低下等の回避も可能である。 One advantage of the MAP type electroformed package process is that since the leads and the like are not formed integrally with the tie bar or the like, dicing is easy (the resin and the metal need not be cut simultaneously). Unlike the tape backup lead frame method, since the adhesive tape is not used, it is not necessary to remove the contamination of the adhesive after peeling. In addition, since the substrate (metal plate) that is the lower surface of the sealing process is not a resin with low rigidity but a metal plate with high rigidity, resin burrs are not easily generated, and the effect of ultrasonic waves in wire bonding is not impaired. There are benefits. Further, it is possible to avoid a decrease in flatness of the lower surface of the package due to the deflection of the resin sheet.
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
[Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.
１．本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末等の回路構成の概要説明（主に図１）
ここでは、本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末を例に取り具体的に説明するが、応用分野は、これに限らず、一般の移動体通信、その他、高周波を扱う電子装置（たとえば、２４０ＭＨｚ程度の高周波を扱うＵＳＢ２関連機器等）に適用できることは言うまでもない。
1. Outline description of a circuit configuration of a mobile phone terminal or the like which is a main application example of the semiconductor device of each embodiment of the present application (mainly FIG. 1)
Here, a mobile phone terminal which is a main application example of the semiconductor device of each embodiment of the present application will be specifically described as an example, but the application field is not limited to this, and general mobile communication, other, Needless to say, the present invention can be applied to electronic devices that handle high frequencies (for example, USB2-related devices that handle high frequencies of about 240 MHz).
図１は本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末等の回路構成の概要を説明するための模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末等の回路構成の概要を説明する。 FIG. 1 is a schematic circuit diagram for explaining an outline of a circuit configuration of a mobile phone terminal or the like which is a main application example of the semiconductor device of each embodiment of the present application. Based on this, an outline of a circuit configuration of a mobile phone terminal or the like, which is a main application example of the semiconductor device of each embodiment of the present application, will be described.
図１に示すように、携帯電話端末は、単一又は複数のアンテナＡＮＴ、送受信や周波数帯等を切り替えるアンテナスイッチモジュールＳＷＭ、主に高周波信号のアナログ処理等を行う高周波信号処理チップＲＦＩＣ、ベースバンドにおける通信信号処理を行うベースバンド回路ＢＢ、スピーカＳＰ、液晶ディスプレイ＆入力キーＬＣＤ、マイクロフォンＭＰ、および、これらのためのインターフェース回路ＩＦ等から構成されている。これらの内、高周波信号処理チップＲＦＩＣは、通常、シリコン系半導体集積回路チップで構成されており、一方、アンテナスイッチモジュールＳＷＭを構成するアンテナスイッチチップＡＳＣは、通常、ＧａＡｓまたはＡｌＧａＡｓ等の化合物系半導体集積回路チップ（化合物系半導体チップ）で構成されたアンテナスイッチＡＳＷを内蔵している。一般的に、アンテナスイッチモジュールＳＷＭと高周波信号処理チップＲＦＩＣは、単一の高周波モジュールＲＦＭを構成しており、本願発明の各実施の形態の半導体装置は、このうちのアンテナスイッチモジュールＳＷＭを主な対象としている。 As shown in FIG. 1, a mobile phone terminal includes a single or multiple antennas ANT, an antenna switch module SWM that switches between transmission and reception, a frequency band, and the like, a high-frequency signal processing chip RFIC that mainly performs analog processing of a high-frequency signal, and a baseband Are composed of a baseband circuit BB that performs communication signal processing, a speaker SP, a liquid crystal display & input key LCD, a microphone MP, and an interface circuit IF for these. Among these, the high-frequency signal processing chip RFIC is usually composed of a silicon-based semiconductor integrated circuit chip, while the antenna switch chip ASC constituting the antenna switch module SWM is usually a compound semiconductor such as GaAs or AlGaAs. An antenna switch ASW composed of an integrated circuit chip (compound semiconductor chip) is incorporated. Generally, the antenna switch module SWM and the high-frequency signal processing chip RFIC constitute a single high-frequency module RFM, and the semiconductor device according to each embodiment of the present invention mainly includes the antenna switch module SWM. It is targeted.
なお、具体的に例示するとすれば、たとえばアンテナスイッチチップＡＳＣは、８００ＭＨｚから１ＧＨｚ等の周波数帯域および１．７ＧＨｚから２．２ＧＨｚ等の周波数帯域のＤＣＳ（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ）およびＰＣＮ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｅｒｖｉｃｅｓ）等の移動体通信プロトコル、または、８００ＭＨｚから１ＧＨｚ等の周波数帯域等のＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）等の移動体通信プロトコルをカバーしている。 As a specific example, for example, the antenna switch chip ASC has a frequency band of 800 MHz to 1 GHz and a frequency band of 1.7 GHz to 2.2 GHz and the like, DCS (Digital Cellular System) and PCN (Personal Communication Services). Or a mobile communication protocol such as GSM (Global System for Mobile Communication) such as a frequency band of 800 MHz to 1 GHz.
２．本願の一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）の説明（主に図２から図９）
ここでは、単一の双方向ツェナーダイオードチップをＰＬＰ方式によるＭＡＰ方式の樹脂封止型パッケージに封止したデバイスを例に取り具体的に説明するが、ＰＬＰ方式に限らず、通常のリードフレーム方式によるＭＡＰ方式の（又はその他の方式の）樹脂封止型パッケージであっても良い。また、複数の双方向ツェナーダイオードチップをＰＬＰ方式（通常のリードフレーム方式）によるＭＡＰ方式の（その他の方式の）樹脂封止型パッケージに封止してもよい。
2. Description of device structure (basic structure) of semiconductor device (bidirectional Zener diode) corresponding to one embodiment of the present application (mainly FIGS. 2 to 9)
Here, a device in which a single bidirectional Zener diode chip is encapsulated in a MAP resin-encapsulated package based on the PLP method will be specifically described as an example. It may be a MAP type (or other type) resin-sealed package. In addition, a plurality of bidirectional Zener diode chips may be sealed in a MAP-type (other type) resin-encapsulated package using the PLP method (normal lead frame method).
また、以下では、主にツェナー電圧が、７ボルトから１５ボルト程度のものを例に取り具体的に説明するが、本願発明は、この範囲に限定されるものではなく、各種のツェナー電圧を有するデバイスに適用できることは言うまでもない。 Further, in the following description, the zener voltage will be specifically described by taking an example where the zener voltage is about 7 to 15 volts, but the present invention is not limited to this range, and has various zener voltages. It goes without saying that it can be applied to devices.
図２は本願の一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）を説明するための半導体チップ上面図である。図３は図２のＡ−Ａ’断面に対応する半導体チップ断面図である。図４は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）における各部の主要な寸法を例示するための図２に対応する半導体チップ上面図である。図５は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）における各部の主要な寸法を例示するための図３に対応する半導体チップ断面図である。図６は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のパッケージ構造を説明するためのパッケージ上面図（内部構造を透視して示す）である。図７は図６のＢ−Ｂ’ 断面に対応するパッケージ断面図である。図８は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のパッケージにおける各部の主要な寸法を例示するための図６に対応するパッケージ上面図（内部構造を透視して示す）である。図９は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のパッケージにおける各部の主要な寸法を例示するための図７に対応するパッケージ断面図である。これらに基づいて、本願の一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）を説明する。 FIG. 2 is a top view of a semiconductor chip for explaining a device structure (basic structure) of a semiconductor device (bidirectional Zener diode) corresponding to an embodiment of the present application. FIG. 3 is a cross-sectional view of a semiconductor chip corresponding to the cross section A-A ′ of FIG. 2. FIG. 4 is a top view of the semiconductor chip corresponding to FIG. 2 for illustrating the main dimensions of each part in the device structure (basic structure) of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. . FIG. 5 is a semiconductor chip cross-sectional view corresponding to FIG. 3 for illustrating main dimensions of each part in the device structure (basic structure) of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. . FIG. 6 is a package top view (showing the internal structure seen through) for explaining the package structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application. FIG. 7 is a package cross-sectional view corresponding to the B-B ′ cross section of FIG. 6. 8 is a top view of the package corresponding to FIG. 6 for illustrating the main dimensions of each part in the package of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application (the internal structure is seen through). ). FIG. 9 is a package cross-sectional view corresponding to FIG. 7 for illustrating main dimensions of each part in the package of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Based on these, a device structure (basic structure) of a semiconductor device (bidirectional Zener diode) corresponding to an embodiment of the present application will be described.
先ず、図２および図３により、チップの基本構造を説明する。図２および図３に示すように、基板領域１ｓ（Ｎ＋型シリコン単結晶領域）のデバイス面１ａ（表面または第１の主面）側には、たとえば、エピタキシャル層（厚さは例えば、２０マイクロメートル程度）として、高抵抗半導体領域３（第１導電型、すなわち、Ｎ型シリコン領域）が設けられている。基板領域１ｓの抵抗率は、たとえば、１ｍΩｃｍ程度であり、高抵抗半導体領域３の抵抗率は、取り扱う周波数によって異なるが、たとえば、２０００Ωｃｍ程度（好適な範囲としては３００Ωｃｍから３０００Ωｃｍ程度）である。なお、高抵抗半導体領域３の抵抗率は、高いほど、容量の小さな双方向ツェナーダイオードを得ることができる。しかし、その分、ツェナー降伏時の電圧ドロップが大きくなる。すなわち、双方向ツェナーダイオードが、二つのダイオードが逆向きに直列接続された構造を有するので、高抵抗半導体領域３の抵抗率が高くなるほど、一方のダイオードの順方向電圧および他方のダイオードの逆方向電圧が高くなる傾向を有する。また、この例では、高濃度の半導体基板上に、エピタキシ層を設けて、そこにＰＮ接合を形成しているので、製造が容易（ウエハの入手が容易等）であるほか、ツェナー降伏時の電圧ドロップを低減させる効果を有する。
First, the basic structure of the chip will be described with reference to FIGS. As shown in FIGS. 2 and 3, on the
高抵抗半導体領域３のデバイス面１ａ側の表面領域、すなわち、半導体チップ２のデバイス面１ａ側の表面領域には、Ｎ＋型の第１のカソード領域４ａおよび第２のカソード領域４ｂ（第１導電型すなわちＮ型のカソード領域）が設けられており、これらの内部のデバイス面１ａ側の表面領域には、Ｐ＋型の第１のアノード領域５ａおよび第２のアノード領域５ｂ（第２導電型すなわちＰ型のアノード領域）がそれぞれ設けられている。ここで、第１のカソード領域４ａと第１のアノード領域５ａは、第１のＰＮ接合７ａを構成しており、第２のカソード領域４ｂと第２のアノード領域５ｂは、第２のＰＮ接合７ｂを構成している。なお、Ｎ＋型の第１のカソード領域４ａおよび第２のカソード領域４ｂの抵抗率は、たとえば、１０ｍΩｃｍ程度である。このように、それぞれのアノード領域は、対応するカソード領域の内部に設けられているので、レイアウト面積を小さくできるほか、容量の低減に有効である。
In the surface region on the
半導体チップ２のデバイス面１ａ側の表面上には、たとえば５００ｎｍ程度の厚さの層間絶縁膜８（表面保護膜）が形成されている。この層間絶縁膜８は、たとえば、厚さ１００ｎｍ程度の下層のノンドープ酸化シリコン膜および厚さ４００ｎｍ程度の上層のＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）で構成することができる。この層間絶縁膜８には、開口１７ａ，１７ｂが設けられており、これらを覆うように、第１のメタル電極６ａ（第１のボンディングパッド）および第２のメタル電極６ｂ（第２のボンディングパッド）がそれぞれ設けられている。第１のメタル電極６ａおよび第２のメタル電極６ｂとしては、たとえば、１％から２％程度のシリコン（残りは主にアルミニウム）を含むアルミニウム系メタル膜（厚さは、たとえば、２マイクロメートル程度）を好適なものとして例示することができる。
On the surface of the
なお、図２および図３の半導体チップの主要部の寸法を図４および図５（単位は特に示さない限り、マイクロメートルである）に例示する。 The dimensions of the main part of the semiconductor chip of FIGS. 2 and 3 are illustrated in FIGS. 4 and 5 (unit is micrometers unless otherwise indicated).
次に、樹脂封止された双方向ツェナーダイオードの構造を図６および図７により説明する。図６および図７に示すように、この例では、樹脂封止体１０（パッケージ）の上面１０ａおよび側面１０ｓは、全面が樹脂面となっており、下面１０ｂには、第１の外部リード９ａおよび第２の外部リード９ｂの各下面が露出している。なお、第１の外部リード９ａおよび第２の外部リード９ｂの構造は、任意であるが、一例として、以下を例示することができる。すなわち、３層構造で、下から０．３マイクロメートル程度の厚さの金膜、６０マイクロメートル程度の厚さのニッケル膜、５マイクロメートル程度の厚さの銀膜から構成されている。
Next, the structure of the resin-enclosed bidirectional Zener diode will be described with reference to FIGS. As shown in FIGS. 6 and 7, in this example, the
第１の外部リード９ａおよび第２の外部リード９ｂの上面には、半導体チップ２が、その裏面１ｂに貼られた絶縁体である接着剤層１４（ＤＡＦ：Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）を介して、固定されている。半導体チップ２のデバイス面１ａ上の第１のボンディングパッド６ａと第１の外部リード９ａの間には、第１のボンディングワイヤ１１ａが接続されており、第２のボンディングパッド６ｂと第２の外部リード９ｂの間には、第２のボンディングワイヤ１１ｂが接続されている。これらのワイヤとしては、たとえば、直径２０マイクロメートル程度の金ワイヤを好適な一例としてあげることができる。なお、第１のボンディングパッド６ａおよび第２のボンディングパッド６ｂ上には、それぞれボンディングボール１８が形成されている。
The
なお、図６および図７のパッケージの主要部の寸法を図８および図９（単位はミリメートルである）に例示する。 The dimensions of the main part of the package of FIGS. 6 and 7 are illustrated in FIGS. 8 and 9 (units are millimeters).
３．本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例１（ダイレクト高抵抗基板構造）の説明（主に図１０）
このセクションで説明するデバイス構造は、セクション２の例の基板部分に対する変形例であり、その他の部分は、全く同一であるので、以下では原則として、異なる部分のみを説明する。
3. Description of Modification 1 (Direct High Resistance Substrate Structure) to Device Structure of Semiconductor Device (Bidirectional Zener Diode) Corresponding to One Embodiment of the Present Application (Mainly FIG. 10)
The device structure described in this section is a modification of the substrate portion in the example of
図１０は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例１（ダイレクト高抵抗基板構造）における図３に対応する半導体チップ断面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例１（ダイレクト高抵抗基板構造）を説明する。 FIG. 10 is a cross-sectional view of a semiconductor chip corresponding to FIG. 3 in Modification 1 (direct high resistance substrate structure) of the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Based on this, a first modification (direct high resistance substrate structure) of the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application will be described.
図３の例では、第１のＰＮ接合７ａおよび第２のＰＮ接合７ｂは、Ｎ＋型シリコン単結晶領域１ｓ（高濃度半導体基板）上の低濃度エピタキシャル領域１ｅの表面領域に設けられている。一方、この例では、図１０に示すように、低濃度エピタキシャル領域１ｅと同等のＮ型低濃度シリコン単結晶基板１ｓの表面領域に設けられている。言い換えれば、基板領域１ｓ自体が、高抵抗半導体領域３となっている。
In the example of FIG. 3, the
この例では、デバイス構造が極めて単純になる（高濃度基板層がない、エピタキシ層が不要等）メリットを有する。 In this example, there is an advantage that the device structure becomes very simple (no high-concentration substrate layer, no epitaxial layer required).
４．本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例２（変形されたＰＮ接合構造）の説明（主に図１１）
このセクションで説明する例は、図２の平面レイアウトの変形例であり、すなわち、第１のアノード領域５ａおよび第２のアノード領域５ｂをずらせたものであり、その他の点では、異なるところがないので、以下では、異なる部分のみを説明する。
4). Description of Modified Example 2 (Modified PN Junction Structure) of Device Structure of Semiconductor Device (Bidirectional Zener Diode) Corresponding to One Embodiment of the Present Application (Mainly FIG. 11)
The example described in this section is a modification of the planar layout of FIG. 2, that is, the
図１１は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例２（変形されたＰＮ接合構造）における図２に対応する半導体チップ上面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例２（変形されたＰＮ接合構造）を説明する。 FIG. 11 is a top view of a semiconductor chip corresponding to FIG. 2 in Modification 2 (modified PN junction structure) with respect to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Based on this, a second modification (modified PN junction structure) of the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application will be described.
図２の例では、第１のアノード領域５ａおよび第２のアノード領域５ｂは、それぞれ第１のカソード領域４ａおよび第２のカソード領域４ｂの内部にレイアウトされている。一方、このセクションの例では、図１１に示すように、両領域は、相互にオーバラップしているが、一部がはみ出している。
In the example of FIG. 2, the
なお、この構造では、第１のアノード領域のはみ出し部分５ａｐと第２のアノード領域のはみ出し部分５ｂｐで、相互に空乏層が延びてパンチスルーを起こす可能性があるので、相互の距離を十分にとる必要がある。この例では、他の例と比較して、チップ面積が大きくなる傾向がある。 In this structure, there is a possibility that a depletion layer extends between the protruding portion 5ap of the first anode region and the protruding portion 5bp of the second anode region, thereby causing punch-through. It is necessary to take. In this example, the chip area tends to be larger than in other examples.
５．本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）の説明（主に図１２および図１３）
このセクションで説明する例は、セクション２で説明した例の平面レイアウトの変形例である。なお、連結半導体領域１２（ブリッジ構造）がある以外は、セクション２で説明した例と同じであるので、以下では、原則として異なる部分のみを説明する。
5. Description of Modification 3 (N + Bridge Structure) to Device Structure of Semiconductor Device (Bidirectional Zener Diode) Corresponding to One Embodiment of the Present Application (Mainly FIGS. 12 and 13)
The example described in this section is a modification of the planar layout of the example described in
図１２は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）における図２に対応する半導体チップ上面図である。図１３は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）における図３に対応する半導体チップ断面図である。これらに基づいて、本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）を説明する。 FIG. 12 is a top view of a semiconductor chip corresponding to FIG. 2 in Modification 3 (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. FIG. 13 is a semiconductor chip cross-sectional view corresponding to FIG. 3 in Modification 3 (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Based on these, a third modification (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application will be described.
図１２および図１３に示すように、この例では、第１のカソード領域４ａと第２のカソード領域４ｂの間を、高抵抗半導体領域３よりも不純物濃度が高いＮ＋型の不純物ドープ領域、すなわち連結半導体領域１２で相互に連結した点（ブリッジ構造）が特徴となっている。この連結半導体領域１２は、この例の場合は、第１のカソード領域４ａと第２のカソード領域４ｂと同一の不純物ドーププロセスで形成されている。従って、この例では、連結半導体領域１２の深さおよび不純物濃度は、第１のカソード領域４ａおよび第２のカソード領域４ｂのそれらと実質的に同一となっているが、これらは相互に異なっても良い。すなわち、連結半導体領域１２の不純物濃度は、高抵抗半導体領域３よりも不純物濃度が高い限りは、第１のカソード領域４ａおよび第２のカソード領域４ｂの濃度よりの高濃度でも良いし、より低濃度でも良い。同様に、連結半導体領域１２の深さは、第１のカソード領域４ａおよび第２のカソード領域４ｂの深さよりも、浅くても良いし、深くても良い。しかし、この例に示したように、両者をほぼ同一にすることにより、プロセスは、極めて、単純になるというメリットがある。
As shown in FIGS. 12 and 13, in this example, between the
なお、連結半導体領域１２の幅は、たとえば、２０マイクロメートル程度（好適な範囲としては、たとえば、１０マイクロメートルから４０マイクロメートル程度）が好適である。これは、狭くしすぎると、ツェナー降伏時の電圧ドロップを低下させる効果が小さくなり、広くしすぎると、容量が増加するからである。
The width of the connecting
このようにＮ＋ブリッジ、すなわち、連結半導体領域１２を設けると、ツェナー降伏時の電圧ドロップを低減することができる。
When the N + bridge, that is, the connecting
６．本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例４（Ｎ＋ブリッジ＆ダイレクト高抵抗基板構造）の説明（主に図１４）
このセクションで説明するデバイス構造は、セクション２の例の基板部分に対する変形例であり、その他の部分は、全く同一であるので、以下では原則として、異なる部分のみを説明する。また、このセクションで説明する例は、セクション２で説明した例の平面レイアウトの変形例である。なお、連結半導体領域１２（ブリッジ構造）がある以外は、セクション２で説明した例と同じであるので、以下では、原則として異なる部分のみを説明する。
6). Description of Modification 4 (N + Bridge & Direct High Resistance Substrate Structure) to Device Structure of Semiconductor Device (Bidirectional Zener Diode) Corresponding to One Embodiment of the Present Application (Mainly FIG. 14)
The device structure described in this section is a modification of the substrate portion in the example of
図１４は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例４（Ｎ＋ブリッジ＆ダイレクト高抵抗基板構造）における図３に対応する半導体チップ断面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例４（Ｎ＋ブリッジ＆ダイレクト高抵抗基板構造）を説明する。 14 is a cross-sectional view of a semiconductor chip corresponding to FIG. 3 in Modification 4 (N + Bridge & Direct High Resistance Substrate Structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application. . Based on this, a modification 4 (N + bridge & direct high resistance substrate structure) of the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application will be described.
図１４に示すように、図１０と図１２（図１３）の組み合わせ構造となっている。すなわち、低濃度エピタキシャル領域１ｅと同等のＮ型低濃度シリコン単結晶基板１ｓの表面領域に設けられている。言い換えれば、基板領域１ｓ自体が、高抵抗半導体領域３となっている。加えて、第１のカソード領域４ａと第２のカソード領域４ｂの間を、高抵抗半導体領域３よりも不純物濃度が高いＮ＋型の不純物ドープ領域、すなわち連結半導体領域１２で相互に連結した点（ブリッジ構造）が特徴となっている。
As shown in FIG. 14, it has the combined structure of FIG. 10 and FIG. 12 (FIG. 13). That is, it is provided in the surface region of the N-type low concentration silicon
このような構造にすることによって、高濃度基板がない点をＮ＋ブリッジによって、補償させることができる。 By adopting such a structure, it is possible to compensate for the absence of the high concentration substrate by the N + bridge.
７．本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）に対する製造プロセスの説明（主に図１５から図３１）
本セクションでは、セクション２で説明したデバイス構造に対する製造方法の一例を説明する。
7). Description of the manufacturing process for the device structure (basic structure) of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application (mainly FIGS. 15 to 31)
In this section, an example of a manufacturing method for the device structure described in
図１５は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）に対する製造プロセスを説明するためのプロセスブロックフロー図である。図１６は図１５のプロセスブロックフローにおける図３に対応するデバイス断面図（ウエハ準備工程）である。図１７は図１５のプロセスブロックフローにおける図３に対応するデバイス断面図（エピタキシャル成長工程）である。図１８は図１５のプロセスブロックフローにおける図２に対応するデバイス上面図（カソード領域導入工程）である。図１９は図１８のＡ−Ａ’断面に対応する半導体チップ断面図である。図２０は図１５のプロセスブロックフローにおける図２に対応するデバイス上面図（アノード領域導入工程）である。図２１は図２０のＡ−Ａ’断面に対応する半導体チップ断面図である。図２２は図１５のプロセスブロックフローにおける図２に対応するデバイス上面図（層間絶縁膜およびメタル電極形成工程）である。図２３は図２２のＡ−Ａ’断面に対応する半導体チップ断面図である。図２４は図１５のプロセスブロックフローにおける図２に対応するデバイス上面図（ＤＡＦ貼り付け工程）である。図２５は図２４のＡ−Ａ’断面に対応する半導体チップ断面図である。図２６は図１５のプロセスブロックフローにおける図６に対応する（単位デバイス領域２個分）デバイス上面図（ダイおよびワイヤボンディング工程）である。図２７は図２６のＢ−Ｂ’断面に対応するパッケージ断面図である。図２８は図１５のプロセスブロックフローにおける図６に対応する（単位デバイス領域２個分）デバイス上面図（樹脂モールドおよびメタルシート剥離工程）である。図２９は図２８のＢ−Ｂ’断面に対応するパッケージ断面図である。図３０は図１５のプロセスブロックフローにおける図６に対応する（単位デバイス領域２個分）デバイス上面図（パッケージダイシング工程）である。図３１は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例１（ダイレクト高抵抗基板構造）に関する製造プロセスを説明するための図１６に対応する半導体チップ断面図（ウエハ準備工程）である。これらに基づいて、本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）に対する製造プロセスを説明する。 FIG. 15 is a process block flow diagram for explaining a manufacturing process for a device structure (basic structure) of a semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application. FIG. 16 is a device cross-sectional view (wafer preparation step) corresponding to FIG. 3 in the process block flow of FIG. FIG. 17 is a device cross-sectional view (epitaxial growth step) corresponding to FIG. 3 in the process block flow of FIG. 18 is a device top view (cathode region introducing step) corresponding to FIG. 2 in the process block flow of FIG. FIG. 19 is a cross-sectional view of a semiconductor chip corresponding to the A-A ′ cross section of FIG. 18. 20 is a device top view (anode region introducing step) corresponding to FIG. 2 in the process block flow of FIG. 21 is a cross-sectional view of a semiconductor chip corresponding to the A-A ′ cross section of FIG. 20. FIG. 22 is a device top view (interlayer insulating film and metal electrode forming step) corresponding to FIG. 2 in the process block flow of FIG. FIG. 23 is a cross-sectional view of a semiconductor chip corresponding to the A-A ′ cross section of FIG. 22. 24 is a device top view (DAF pasting step) corresponding to FIG. 2 in the process block flow of FIG. FIG. 25 is a cross-sectional view of the semiconductor chip corresponding to the A-A ′ cross section of FIG. 24. FIG. 26 is a device top view (die and wire bonding process) corresponding to FIG. 6 (for two unit device regions) in the process block flow of FIG. FIG. 27 is a package cross-sectional view corresponding to the B-B ′ cross section of FIG. 26. FIG. 28 is a device top view (resin mold and metal sheet peeling step) corresponding to FIG. 6 in the process block flow of FIG. 15 (for two unit device regions). FIG. 29 is a package cross-sectional view corresponding to the B-B ′ cross section of FIG. 28. FIG. 30 is a device top view (package dicing step) corresponding to FIG. 6 in the process block flow of FIG. 15 (for two unit device regions). FIG. 31 is a semiconductor chip corresponding to FIG. 16 for explaining a manufacturing process relating to the modification 1 (direct high resistance substrate structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application. It is sectional drawing (wafer preparation process). Based on these, the manufacturing process for the device structure (basic structure) of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application will be described.
まず、図１６に示すように、たとえば、厚さ６００マイクロメートル程度のＮ型単結晶シリコンウエハ１（例えば、リンドープウエハ）を準備する（図１５のウエハ準備工程５１）。ウエハ１ｓ（１）の径は、ここでは一例として、１５０Φについて説明するが、２００Φでも、その他の径でもよい。準備するウエハ１ｓの抵抗率としては、たとえば、１ｍΩｃｍ程度（好適な範囲としては、たとえば０．３ｍΩｃｍから３ｍΩｃｍ程度）を例示することができる。この場合、ウエハとしては、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるものが、結晶特性、入手の容易性および価格の点で好適である。
First, as shown in FIG. 16, for example, an N-type single crystal silicon wafer 1 (for example, phosphorus-doped wafer) having a thickness of about 600 micrometers is prepared (wafer preparation step 51 in FIG. 15). As an example, the diameter of the
次に、図１７に示すように、ウエハ１ｓのデバイス面１ａ側に、エピタキシャル成長により、たとえば、２０マイクロメートル程度の厚さの高抵抗エピタキシャル領域１ｅ、すなわち、高抵抗半導体領域３を形成する（図１５のエピタキシャル成長工程５２）。これによって、元のウエハの部分は、基板領域１ｓとなる。ここで、高抵抗半導体領域３の抵抗率は、取り扱う周波数によって異なるが、たとえば、２０００Ωｃｍ程度（好適な範囲としては３００Ωｃｍから３０００Ωｃｍ程度）である。
Next, as shown in FIG. 17, a high
次に、図１８および図１９に示すように、ウエハ１のデバイス面１ａ上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ１ｓのデバイス面１ａ側の表面領域に、第１のカソード領域４ａおよび第２のカソード領域４ｂを形成する（図１５のカソード導入工程５３）。ここで、イオン注入条件としては、イオン種：たとえばリン、ドーズ量：たとえば１ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気：窒素雰囲気、処理温度：摂氏１２００度程度、処理時間：５時間程度を好適なものとして例示することができる。
Next, as shown in FIGS. 18 and 19, a resist film for ion implantation is formed on the
次に、図２０および図２１に示すように、ウエハ１のデバイス面１ａ上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ１ｓのデバイス面１ａ側の表面領域に、第１のアノード領域５ａおよび第２のアノード領域５ｂを形成する（図１５のアノード導入工程５４）。ここで、イオン注入条件としては、イオン種：たとえばボロン、ドーズ量：たとえば５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気：窒素雰囲気、処理温度：摂氏１１００度程度、処理時間：１時間程度を好適なものとして例示することができる。
Next, as shown in FIGS. 20 and 21, a resist film for ion implantation is formed on the
次に、図２２および図２３に示すように、まず、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、例えば、厚さ１００ｎｍ程度のノンドープ酸化シリコン膜を成膜する（図１５の保護膜形成工程５５）。続いて、ノンドープ酸化シリコン膜上のほぼ全面に、たとえば、ＣＶＤにより、例えば、厚さ４００ｎｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜する。これらのノンドープ酸化シリコン膜、ＰＳＧ膜等で、たとえば、厚さ５００ｎｍ程度の層間絶縁膜８（表面保護膜）を構成する。
Next, as shown in FIGS. 22 and 23, first, a non-doped silicon oxide film having a thickness of, for example, about 100 nm is formed on almost the
次に、たとえば、通常のリソグラフィにより、開口１７ａ，１７ｂを形成する。次に、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえば、スパッタリング成膜又は蒸着により、たとえば、１％から２％程度のシリコン（残りは主にアルミニウム）を含むアルミニウム系メタル膜（厚さは、たとえば、２マイクロメートル程度）を成膜する。その後、たとえば、通常のリソグラフィにより、アルミニウム系メタル膜をパターニングすることにより、第１のメタル電極６ａ（第１のボンディングパッド）および第２のメタル電極６ｂ（第２のボンディングパッド）を形成する（図１５のメタル電極形成工程５６）。
Next, the
次に、図２４および図２５に示すように、ウエハ１の裏面１ｂに対して、たとえば、バックグラインディング処理等を実施することにより、ウエハの厚さを、たとえば、９０マイクロメートル程度（好適な範囲としては、５０マイクロメートルから２００マイクロメートル程度）まで薄くする（図１５の裏面研削工程５７）。その後、ウエハ１の裏面１ｂに接着剤層１４（ＤＡＦ）を貼り付ける（図１５の裏面絶縁工程５８）。ＤＡＦ材としては、たとえば、３０マイクロメートル程度の厚さのエポキシ系ＤＡＦ材を好適なものとして例示することができる。
Next, as shown in FIGS. 24 and 25, for example, a back grinding process or the like is performed on the
次に、前記ウエハ１を接着剤層１４（ＤＡＦ）側に於いて、ダイシングテープ等に貼り付けた状態で、回転ブレードやレーザを用いて、ダイシングを実行することにより、ウエハ１を各チップ領域２（半導体チップ）に分割する（図１５のチップダイシング工程５９）。
Next, dicing is performed using a rotating blade or a laser in a state where the
ここから、ＰＬＰプロセスの説明に入るが、このプロセスでは、通常、ステンレス等の薄板で構成された金属ベースシート１６上に、マトリクス状に多数の同一構成の単位デバイス領域１５ａ，１５ｂを配置するが、以下では説明を簡潔にするために、図上では、単位デバイス領域１５ａ，１５ｂのみを示し、詳細説明は、原則として、単位デバイス領域１５ａについてのみ行う。
The PLP process will now be described. In this process, a large number of
次に、図２６および図２７に示すように、たとえば、ステンレス等の薄板で構成された金属ベースシート１６（たとえば、厚さ０．１５ミリメートル程度）上に、電気メッキ等により、第１の外部リード９ａ、第２の外部リード９ｂ等の複数のメタル端子（外部端子）を形成する。すなわち、洗浄したステンレススチール板１６の上面に、たとえば５０マイクロメートル程度のレジストフィルムを貼り付け、フォトリソグラフィの手法により外部端子に対応する開口パターンを形成する。続けて、この開口に電気メッキによって、０．３マイクロメートル程度の金メッキ層を形成する（他に錫、半田、パラジウム等がある）。金メッキ液としては、たとえば亜硫酸金等を含む非シアン系金メッキ液が環境面からして好適であるが、シアン系金メッキ液でもよい。更に、その上に電気メッキによって、６０マイクロメートル程度のニッケル層を形成する。ニッケル・メッキ液としてはスルファミン酸ニッケル系のものが電鋳プロセス上好適であるが、その他の常用のニッケル・メッキ液でもよい。最後に、電気メッキによって、たとえば５マイクロメートル程度の銀層を形成する（金層でもよい。ただし、若干貴い）。銀メッキ液としては、たとえばシアン系銀メッキ液等がある。その後、レジストフィルムを除去して、メタル端子９ａ、９ｂを有する構造体を得る。なお、この金メッキ層（実装用金属膜）および銀メッキ層（ワイヤ・ボンディング用金属膜）は必須ではない。
Next, as shown in FIG. 26 and FIG. 27, for example, the first external portion is electroplated on a metal base sheet 16 (for example, about 0.15 mm thick) made of a thin plate such as stainless steel. A plurality of metal terminals (external terminals) such as the
続いて、ダイシングテープ上の個々に分離された半導体チップ２をピックアップして、第１の外部リード９ａおよび第２の外部リード９ｂを跨ぐように、ダイアタッチフィルム１４を介して、表側主面１ａが上を向くようにダイボンディングする（図１５のダイボンディング工程６０）。なお、ダイボンディング温度は、たとえば、摂氏８０度程度である。
Subsequently, the individually separated
続いて、ダイアタッチフィルム１４のキュアを進行させるためのベーク処理（たとえば摂氏１６０度程度）を実行する。
Subsequently, a baking process (for example, about 160 degrees Celsius) for proceeding the curing of the die attach
次に、半導体チップ２の表側主面１ａ上のボンディングパッド６ａ，６ｂとメタル端子（第１の外部リード９ａおよび第２の外部リード９ｂ）の間を金ワイヤ等のボンディングワイヤ（第１のボンディングワイヤ１１ａおよび第２のボンディングワイヤ１１ｂ）を用いて、順方向ボンディング方式でワイヤボンディング工程６１（図１２）を実行する。すなわち、ボンディングパッド６ａ，６ｂ側が、ボンディングボール１８を有するボールボンディング部（ボンディングワイヤの第１ボンディング部）となっており、メタル端子（第１の外部リード９ａおよび第２の外部リード９ｂ）側がウエッジボンディング部（ボンディングワイヤの第２ボンディング部）となっている。なお、ワイヤボンディング方式は、逆方向ボンディングでも良い。
Next, between the
次に、図２８および図２９に示すように、金属ベースシート１６（ステンレスシート）上に集積された半導体チップ２、メタル端子（第１の外部リード９ａおよび第２の外部リード９ｂ）、ワイヤ１１ａ，１１ｂ等からなるチップ−端子集合体をモールド金型のキャビティ等にセットして、たとえばエポキシ系樹脂等を用いて、たとえばトランスファモールド（圧縮モールドでも良い）等により、金属ベースシート１６の上面部分を封止して、レジン封止体１０を形成する（図１５のモールド工程６２）。
Next, as shown in FIGS. 28 and 29, the
続いて、封止レジン部材の最終硬化のためのポストモールドベークをたとえばバッチプロセス等により実行する。好適なベーク条件としては、摂氏１７０から１８０度（たとえば１７５度）の範囲で、数時間程度（たとえば５時間程度）を例示することができる。 Subsequently, post mold baking for final curing of the sealing resin member is performed by, for example, a batch process. As suitable baking conditions, about several hours (for example, about 5 hours) can be illustrated in the range of 170 to 180 degrees Celsius (for example, 175 degrees).
次に、レジン封止体１０の裏面１０ｂの金属ベースシート１６を剥離する。
Next, the
次に、図３０および図３１に示すように、たとえば、レジン封止体１０の表面１０ａをダイシングテープに貼り付けた状態で、回転ブレード等により、パッケージダイシング工程６４（図１５）することにより、レジン封止体１０を個々の単位デバイス領域１５ａ，１５ｂすなわちパッケージに分離する。
Next, as shown in FIGS. 30 and 31, for example, in a state where the
８．本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例１（ダイレクト高抵抗基板構造）に対応する製造プロセスの説明（主に図３２）
このセクションで説明する製造プロセスは、図１０および図１４で説明したデバイス構造に対するものである。基本的製造工程は、セクション７および９で説明しているところと同じであるので、以下では原則として異なる部分のみを説明する。なお、図３２で説明する工程は、セクション７における図１６の工程に対応している。
8). Description of the manufacturing process corresponding to the modification 1 (direct high resistance substrate structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application (mainly FIG. 32)
The manufacturing process described in this section is for the device structure described in FIGS. Since the basic manufacturing process is the same as that described in sections 7 and 9, only the different parts will be described in principle below. Note that the process described with reference to FIG. 32 corresponds to the process of FIG.
図３２は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）に関する製造プロセスを説明するための図１８に対応するデバイス上面図（カソード領域導入工程）である。これに基づいて、本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例１（ダイレクト高抵抗基板構造）に対応する製造プロセスを説明する。 FIG. 32 is a device top view corresponding to FIG. 18 for explaining the manufacturing process regarding the modification 3 (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Cathode region introduction step). Based on this, a manufacturing process corresponding to Modification Example 1 (Direct High Resistance Substrate Structure) of the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application will be described.
まず、図３２に示すように、たとえば、厚さ６００マイクロメートル程度のＮ型高抵抗単結晶シリコンウエハ１（例えば、リンドープウエハ）を準備する（図１５のウエハ準備工程５１）。ウエハ１ｓ（１）の径は、ここでは一例として、１５０Φについて説明するが、２００Φでも、その他の径でもよい。準備するウエハ１ｓの抵抗率としては、たとえば、２０００Ωｃｍ程度（好適な範囲としては、たとえば３００Ωｃｍから３０００Ωｃｍ程度）を例示することができる。この場合、ウエハとしては、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ Ｍｅｌｔｉｎｇ）法によるものが、結晶特性、入手の容易性および価格の点で好適である。
First, as shown in FIG. 32, for example, an N-type high-resistance single crystal silicon wafer 1 (for example, phosphorus-doped wafer) having a thickness of about 600 micrometers is prepared (wafer preparation step 51 in FIG. 15). As an example, the diameter of the
この後のプロセスは、目的とするデバイス構造によるが、図１０のデバイス構造の場合は、図１８および図１９以降と基本的に同じであり、図１４のデバイス構造の場合は、図３３および図３４以降と基本的に同じである。 The subsequent processes depend on the target device structure, but the device structure shown in FIG. 10 is basically the same as that shown in FIGS. 18 and 19 and thereafter, and in the case of the device structure shown in FIG. Basically the same as after 34.
９．本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）に対応する製造プロセスの説明（主に図３３から図４０）
このセクションで説明する製造プロセスは、基本的にセクション５（図１２および図１３）で説明したデバイス構造に対応する製造プロセスである。また、プロセス的観点からすると、セクション７で説明した製造プロセスの変形例であり、セクション７の全体の流れ（図１５）および、要素プロセス（図１６、図１７、および図２６から図３１）を共通としている。従って、以下では、原則として異なる部分のみを説明する。
9. Description of manufacturing process corresponding to modified example 3 (N + bridge structure) of device structure of semiconductor device (bidirectional Zener diode) corresponding to one embodiment of the present application (mainly FIGS. 33 to 40)
The manufacturing process described in this section is basically a manufacturing process corresponding to the device structure described in Section 5 (FIGS. 12 and 13). From a process point of view, this is a modification of the manufacturing process described in section 7, and the entire flow of section 7 (FIG. 15) and element processes (FIGS. 16, 17, and 26 to 31) are shown. It is common. Therefore, in the following, only different parts will be described in principle.
なお、以下では、図１７に示すようなエピタキシャル基板を用いるものを例に取り具体的に説明するが、セクション８で説明したような、高抵抗半導体基板を用いるプロセスにも、ほぼそのまま適用できることは言うまでもない。
In the following, an example using an epitaxial substrate as shown in FIG. 17 will be described as an example. However, the present invention can be applied almost directly to a process using a high-resistance semiconductor substrate as described in
図３３は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）に関する製造プロセスを説明するための図１８に対応するデバイス上面図（カソード領域導入工程）である。図３４は図３２のＡ−Ａ’断面に対応する半導体チップ断面図である。図３５は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）に関する製造プロセスを説明するための図２０に対応するデバイス上面図（アノード領域導入工程）である。図３６は図３５のＡ−Ａ’断面に対応する半導体チップ断面図である。図３７は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）に関する製造プロセスを説明するための図２２に対応するデバイス上面図（層間絶縁膜およびメタル電極形成工程）である。図３８は図３７のＡ−Ａ’断面に対応する半導体チップ断面図である。図３９は本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）に関する製造プロセスを説明するための図２４に対応するデバイス上面図（ＤＡＦ貼り付け工程）である。図４０は図３９のＡ−Ａ’断面に対応する半導体チップ断面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造に対する変形例３（Ｎ＋ブリッジ構造）に対応する製造プロセスを説明する。 FIG. 33 is a device top view corresponding to FIG. 18 for explaining the manufacturing process relating to the modification 3 (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Cathode region introduction step). 34 is a cross-sectional view of a semiconductor chip corresponding to the A-A ′ cross section of FIG. 32. FIG. 35 is a device top view corresponding to FIG. 20 for explaining the manufacturing process regarding the modification 3 (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Anode region introduction step). 36 is a cross-sectional view of a semiconductor chip corresponding to the A-A ′ cross section of FIG. 35. FIG. 37 is a device top view corresponding to FIG. 22 for explaining the manufacturing process regarding the modification 3 (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. Interlayer insulating film and metal electrode forming step). FIG. 38 is a cross-sectional view of the semiconductor chip corresponding to the A-A ′ cross section of FIG. 37. FIG. 39 is a device top view corresponding to FIG. 24 for explaining the manufacturing process relating to the modification 3 (N + bridge structure) to the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the embodiment of the present application. DAF pasting step). FIG. 40 is a cross-sectional view of a semiconductor chip corresponding to the A-A ′ cross section of FIG. 39. Based on this, a manufacturing process corresponding to Modification Example 3 (N + bridge structure) of the device structure of the semiconductor device (bidirectional Zener diode) corresponding to the one embodiment of the present application will be described.
図１６および図１７のプロセスが完了したウエハ１について、図３３および図３４に示すように、ウエハ１のデバイス面１ａ上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ１ｓのデバイス面１ａ側の表面領域に、連結半導体領域１２、第１のカソード領域４ａおよび第２のカソード領域４ｂを形成する（図１５のカソード導入工程５３）。ここで、イオン注入条件としては、イオン種：たとえばリン、ドーズ量：たとえば１ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気：窒素雰囲気、処理温度：摂氏１２００度程度、処理時間：５時間程度を好適なものとして例示することができる。
For the
次に、図３５および図３６に示すように、ウエハ１のデバイス面１ａ上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ１ｓのデバイス面１ａ側の表面領域に、第１のアノード領域５ａおよび第２のアノード領域５ｂを形成する（図１５のアノード導入工程５４）。ここで、イオン注入条件としては、イオン種：たとえばボロン、ドーズ量：たとえば５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気：窒素雰囲気、処理温度：摂氏１１００度程度、処理時間：１時間程度を好適なものとして例示することができる。
Next, as shown in FIGS. 35 and 36, a resist film for ion implantation is formed on the
次に、図３７および図３８に示すように、まず、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、例えば、厚さ１００ｎｍ程度のノンドープ酸化シリコン膜を成膜する（図１５の保護膜形成工程５５）。続いて、ノンドープ酸化シリコン膜上のほぼ全面に、たとえば、ＣＶＤにより、例えば、厚さ４００ｎｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を成膜する。これらのノンドープ酸化シリコン膜、ＰＳＧ膜等で、たとえば、厚さ５００ｎｍ程度の層間絶縁膜８（表面保護膜）を構成する。
Next, as shown in FIGS. 37 and 38, first, a non-doped silicon oxide film having a thickness of, for example, about 100 nm is formed on almost the
次に、たとえば、通常のリソグラフィにより、開口１７ａ，１７ｂを形成する。次に、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえば、スパッタリング成膜又は蒸着により、たとえば、１％から２％程度のシリコン（残りは主にアルミニウム）を含むアルミニウム系メタル膜（厚さは、たとえば、２マイクロメートル程度）を成膜する。その後、たとえば、通常のリソグラフィにより、アルミニウム系メタル膜をパターニングすることにより、第１のメタル電極６ａ（第１のボンディングパッド）および第２のメタル電極６ｂ（第２のボンディングパッド）を形成する（図１５のメタル電極形成工程５６）。
Next, the
次に、図３９および図４０に示すように、ウエハ１の裏面１ｂに対して、たとえば、バックグラインディング処理等を実施することにより、ウエハの厚さを、たとえば、９０マイクロメートル程度（好適な範囲としては、５０マイクロメートルから２００マイクロメートル程度）まで薄くする（図１５の裏面研削工程５７）。その後、ウエハ１の裏面１ｂに接着剤層１４（ＤＡＦ）を貼り付ける（図１５の裏面絶縁工程５８）。ＤＡＦ材としては、たとえば、３０マイクロメートル程度の厚さのエポキシ系ＤＡＦ材を好適なものとして例示することができる。
Next, as shown in FIGS. 39 and 40, for example, a back grinding process or the like is performed on the
次に、前記ウエハ１を接着剤層１４（ＤＡＦ）側に於いて、ダイシングテープ等に貼り付けた状態で、回転ブレードやレーザを用いて、ダイシングを実行することにより、ウエハ１を各チップ領域２（半導体チップ）に分割する（図１５のチップダイシング工程５９）。
Next, dicing is performed using a rotating blade or a laser in a state where the
この後の工程は、セクション７に於いて、図２６から図３１について説明したところと同じである。 The subsequent steps are the same as those described with reference to FIGS.
１０．本願全般に関する考察並びに前記各実施の形態（変形例を含む）に関する補足的説明（主に図４１および図４２）
図４１はＰＩＮダイオードの容量の理論的説明のためのＰＩＮダイオードの等価回路説明図である。図４２は本願の一実施の形態に対応する半導体装置（双方向ツェナーダイオード）のデバイス構造（基本構造）における容量（外部電極間容量）の周波数依存性を示すシミュレーション結果である。これらに基づいて、本願全般に関する考察並びに前記各実施の形態（変形例を含む）に関する補足的説明を行う。
10. Consideration related to the present application in general and supplementary explanation regarding the above-described embodiments (including modifications) (mainly FIGS. 41 and 42)
FIG. 41 is an equivalent circuit explanatory diagram of a PIN diode for theoretical explanation of the capacitance of the PIN diode. FIG. 42 is a simulation result showing the frequency dependence of the capacitance (capacitance between external electrodes) in the device structure (basic structure) of the semiconductor device (bidirectional Zener diode) corresponding to one embodiment of the present application. On the basis of these, a supplementary explanation regarding the overall consideration of the present application and the above-described embodiments (including modifications) will be given.
図４１に示すように、ＰＩＮダイオードの構造（ここでは図３等の一つのＰＮ接合に着目している）は、低周波帯域（１０ＭＨｚ）と高周波帯域（１０ＭＨｚ以上で１０ＧＨｚ未満程度の領域）に分けて、回路モデル化することができる。ここで、Ｐ＋領域（Ｐ＋）は、アノード領域であり、Ｎ＋領域（Ｎ＋）はカソード領域である。その間の領域は、空乏化領域（ＤＲ）と非空乏化領域（ＩＲ）で構成されている。 As shown in FIG. 41, the structure of the PIN diode (in this case, focusing on one PN junction in FIG. 3 and the like) is in a low frequency band (10 MHz) and a high frequency band (area of 10 MHz or more and less than 10 GHz). It can be divided into a circuit model. Here, the P + region (P +) is an anode region, and the N + region (N +) is a cathode region. The region between them is composed of a depleted region (DR) and a non-depleted region (IR).
いずれの帯域に於いても、Ｐ＋領域（Ｐ＋）、Ｎ＋領域（Ｎ＋）および空乏化領域（ＤＲ）は、接続抵抗（Ｒｃ）と接合容量（Ｃｊ）とで構成された直列回路と等価になる。一方、非空乏化領域（ＩＲ）の方は、低周波帯域においては、空乏化していないドリフト層の容量成分（Ｃｕｓ）と空乏化していないドリフト層の抵抗成分（Ｒｕｓ）の並列回路と等価になる。これに対して、高周波帯域では、空乏化していないドリフト層の抵抗成分（Ｒｕｓ）が比較的大きい場合には、空乏化していないドリフト層の抵抗成分（Ｒｕｓ）に関する電流通路をほぼ無視できるようになるため、非空乏化領域（ＩＲ）は、空乏化していないドリフト層の容量成分（Ｃｕｓ）に置き換えることができる。従って、高周波帯域では、ＰＩＮダイオードの容量（デバイス全体の容量）が、接合容量（Ｃｊ）と空乏化していないドリフト層の容量成分（Ｃｕｓ）の直列接合を含むため、必然的に、その容量値は、大幅に低いものとなる。これと同様の原理で、図３に説明したデバイス構造の双方向ツェナーダイオードにおいては、図４２（シミュレーション結果）に示すように、高周波大域に於いて、大幅に低い容量を有する。 In any band, the P + region (P +), the N + region (N +), and the depletion region (DR) are equivalent to a series circuit composed of a connection resistance (Rc) and a junction capacitance (Cj). . On the other hand, the non-depleted region (IR) is equivalent to a parallel circuit of the capacitance component (Cus) of the drift layer that is not depleted and the resistance component (Rus) of the drift layer that is not depleted in the low frequency band. Become. On the other hand, in the high frequency band, when the resistance component (Rus) of the drift layer that is not depleted is relatively large, the current path related to the resistance component (Rus) of the drift layer that is not depleted can be substantially ignored. Therefore, the non-depleted region (IR) can be replaced with the capacitance component (Cus) of the drift layer that is not depleted. Therefore, in the high frequency band, the capacitance of the PIN diode (capacitance of the entire device) includes a series junction of the junction capacitance (Cj) and the capacitance component (Cus) of the drift layer that is not depleted. Will be significantly lower. Based on the same principle, the bidirectional Zener diode having the device structure described in FIG. 3 has a significantly low capacitance in the high frequency region as shown in FIG. 42 (simulation result).
なお、本願の各実施の形態の双方向ツェナーダイオードが、極めて低い容量を有するのは、高周波帯域における前記直列コンデンサ構造および、ＰＮ接合が、カソード内に限定されている点（セクション４の例は例外的）による。 In addition, the bidirectional Zener diode of each embodiment of the present application has an extremely low capacity because the series capacitor structure and the PN junction in the high frequency band are limited within the cathode (the example in Section 4 is Exceptional).
また、本願の各実施の形態のチップ構造は、上面パッド方式であり、外部電極が両方とも上部主面にあるので、パッケージ構造が簡単になる（製造も容易）メリットを有する。 In addition, the chip structure of each embodiment of the present application is an upper surface pad type, and both external electrodes are on the upper main surface, so that there is an advantage that the package structure is simplified (manufacturing is easy).
また、この上面パッド方式とＰＬＰ構造を組み合わせた場合は、特に、高周波に適合した小型パッケージを実現することが容易な構造となる。なお、リードフレーム方式を用いてもよいことは言うまでもない。 In addition, when this upper surface pad method and the PLP structure are combined, it is particularly easy to realize a small package suitable for high frequency. Needless to say, a lead frame method may be used.
また、上面パッド方式とＭＡＰ方式（一括モールド方式）を組み合わせた場合は、特に、高周波に適合した小型パッケージを実現することが容易な構造となり、製造も容易である。なお、一括モールド方式ではない、個別モールド方式やその他のモールド方式を用いてもよいことは言うまでもない。 In addition, when the upper surface pad method and the MAP method (collective molding method) are combined, it is particularly easy to realize a small package suitable for a high frequency and easy to manufacture. Needless to say, an individual molding method and other molding methods may be used instead of the batch molding method.
更に、上面パッド方式とＭＡＰ方式のＰＬＰ構造を組み合わせた場合は、特に、高周波に適合した小型パッケージを実現することが容易な構造となり、かつ、製造も容易である。 Further, when the upper surface pad type and the MAP type PLP structure are combined, it is particularly easy to realize a small package suitable for high frequency, and easy to manufacture.
１１．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
11. Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、前記実施の形態では、Ｎ型基板等にＰＮ接合を複数形成する例を具体的に説明したが、本願発明は、それに限定されるものではなく、Ｐ型基板等にＰＮ接合を複数形成するものでもよいことはいうまでもない。 For example, in the above embodiment, an example in which a plurality of PN junctions are formed on an N-type substrate or the like has been specifically described. However, the present invention is not limited thereto, and a plurality of PN junctions are formed on a P-type substrate or the like. It goes without saying that it may be what you do.
また、前記実施の形態では、シリコン単結晶基板等のシリコン系半導体基板上にＰＮ接合を複数形成する例を具体的に説明したが、基板等の材質は、これに限らず、ＧａＡｓ，ＳｉＧｅ，ＳｉＣ，ＧａＮ，ＩｎＰ等でもよいことはいうまでもない。 In the above embodiment, an example in which a plurality of PN junctions are formed on a silicon-based semiconductor substrate such as a silicon single crystal substrate has been specifically described. However, the material of the substrate and the like is not limited to this, and GaAs, SiGe, Needless to say, SiC, GaN, InP, or the like may be used.
１ 半導体ウエハ
１ａ ウエハ、チップまたは高抵抗半導体領域のデバイス面（表面または第１の主面）
１ｂ ウエハ、チップまたは高抵抗半導体領域の裏面（第２の主面）
１ｅ ウエハ又はチップのエピタキシャル領域
１ｓ ウエハ又はチップの基板領域（Ｎ＋型シリコン単結晶領域）
２ 半導体チップ（ウエハのチップ領域）
３ 高抵抗半導体領域
４ａ 第１のカソード領域
４ｂ 第２のカソード領域
５ａ 第１のアノード領域
５ａｐ 第１のアノード領域のはみ出し部分
５ｂ 第２のアノード領域
５ｂｐ 第２のアノード領域のはみ出し部分
６ａ 第１のメタル電極（第１のボンディングパッド）
６ｂ 第２のメタル電極（第２のボンディングパッド）
７ａ 第１のＰＮ接合
７ｂ 第２のＰＮ接合
８ 層間絶縁膜
９ａ 第１の外部リード
９ｂ 第２の外部リード
１０ 樹脂封止体（パッケージ）
１０ａ 樹脂封止体の上面
１０ｂ 樹脂封止体の下面
１０ｓ 樹脂封止体の側面
１１ａ 第１のボンディングワイヤ
１１ｂ 第２のボンディングワイヤ
１２ 連結半導体領域
１４ ＤＡＦ（接着剤層）
１５ａ，１５ｂ 単位デバイス領域
１６ 金属ベースシート
１７ａ，１７ｂ 開口
１８ ボンディングボール
５１ ウエハ準備工程
５２ エピタキシャル成長工程
５３ カソード導入工程
５４ アノード導入工程
５５ 保護膜形成工程
５６ メタル電極形成工程
５７ 裏面研削工程
５８ 裏面絶縁工程
５９ チップダイシング工程
６０ ダイボンディング工程
６１ ワイヤボンディング工程
６２ 樹脂モールド工程
６３ メタル基板除去工程
６４ パッケージダイシング工程
ＡＮＴ アンテナ
ＡＳＣ アンテナスイッチチップ
ＡＳＷ アンテナスイッチ
ＢＢ ベースバンド回路
Ｃｊ 接合容量
Ｃｕｓ 空乏化していないドリフト層の容量成分
ＤＤＺ 双方向ツェナーダイオード
ＤＲ 空乏化領域
ＩＦ インターフェース回路
ＩＲ 非空乏化領域
ＬＣＤ 液晶ディスプレイ＆入力キー
ＭＰ マイクロフォン
Ｎ＋ Ｎ＋領域
Ｐ＋ Ｐ＋領域
Ｒｃ 接続抵抗
Ｒｕｓ 空乏化していないドリフト層の抵抗成分
ＲＦＩＣ 高周波信号処理チップ
ＲＦＭ 高周波モジュール
ＳＰ スピーカ
ＳＷＭ アンテナスイッチモジュール
DESCRIPTION OF
1b Back surface (second main surface) of wafer, chip or high-resistance semiconductor region
1e Wafer or
2 Semiconductor chip (wafer chip area)
3 High
6b Second metal electrode (second bonding pad)
7a
DESCRIPTION OF
15a, 15b
Claims (20)
（ａ）第１の主面を有する第１導電型の高抵抗半導体領域；
（ｂ）前記高抵抗半導体領域の前記第１の主面側の表面領域に設けられ、前記第１導電型を有し、前記高抵抗半導体領域よりも高濃度の第１のカソード領域；
（ｃ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって、前記第１のカソード領域よりも浅く、且つ、これとオーバラップするように設けられ、前記第１導電型と反対の第２導電型を有し、前記第１のカソード領域とともに第１のＰＮ接合を構成する第１のアノード領域；
（ｄ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって、前記第１のアノード領域上に設けられた第１のメタル電極；
（ｅ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって前記第１のカソード領域および前記第１のアノード領域とは異なる部分に設けられ、且つ、前記第１導電型を有し、前記高抵抗半導体領域よりも高濃度の第２のカソード領域；
（ｆ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって前記第１のカソード領域および前記第１のアノード領域とは異なる部分に、これと平面的にオーバラップするように設けられ、前記第２のカソード領域よりも浅く、且つ、前記第２導電型を有し、前記第２のカソード領域とともに第２のＰＮ接合を構成する第２のアノード領域；
（ｇ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域であって、前記第２のアノード領域上に設けられた第２のメタル電極。 Bidirectional Zener diode including:
(A) a first conductivity type high-resistance semiconductor region having a first main surface;
(B) a first cathode region provided in a surface region on the first main surface side of the high-resistance semiconductor region, having the first conductivity type, and having a higher concentration than the high-resistance semiconductor region;
(C) The surface region on the first main surface side of the high-resistance semiconductor region, which is shallower than the first cathode region and is provided so as to overlap with the first conductive region. A first anode region having a second conductivity type opposite to the mold and forming a first PN junction with the first cathode region;
(D) a first metal electrode provided on the first anode region, which is the surface region on the first main surface side of the high-resistance semiconductor region;
(E) The surface region on the first main surface side of the high-resistance semiconductor region, provided in a portion different from the first cathode region and the first anode region, and the first conductive A second cathode region having a mold and having a higher concentration than the high-resistance semiconductor region;
(F) The surface region on the first main surface side of the high-resistance semiconductor region overlaps with a portion different from the first cathode region and the first anode region in plan view. A second anode region that is shallower than the second cathode region, has the second conductivity type, and forms a second PN junction with the second cathode region;
(G) A second metal electrode provided on the second anode region, which is the surface region on the first main surface side of the high-resistance semiconductor region.
（ｈ）前記高抵抗半導体領域の前記第１の主面側の前記表面領域に、前記第１のカソード領域と前記第２のカソード領域を相互に連結するように設けられ、前記高抵抗半導体領域よりも高濃度の前記第１導電型を有する連結半導体領域。 The bidirectional Zener diode of item 2, further includes:
(H) The high-resistance semiconductor region is provided on the surface region on the first main surface side of the high-resistance semiconductor region so as to connect the first cathode region and the second cathode region to each other. A connected semiconductor region having the first conductivity type at a higher concentration.
（ａ）第１の主面および第２の主面を有し、第１導電型の半導体ウエハの前記第１の主面上に、前記第１導電型を有し、これよりも低濃度の高抵抗半導体領域をエピタキシャル成長により形成する工程；
（ｂ）前記高抵抗半導体領域の表面領域に、それぞれ前記第１導電型を有し、前記高抵抗半導体領域よりの高濃度の第１のカソード領域および第２のカソード領域を形成する工程；
（ｃ）前記高抵抗半導体領域の前記表面領域に、前記第１のカソード領域と平面的にオーバラップするように、前記第１のカソード領域とともに第１のＰＮ接合を構成し、前記第１導電型と反対の第２導電型の第１のアノード領域を、前記第２のカソード領域と平面的にオーバラップするように、前記第２のカソード領域とともに第２のＰＮ接合を構成し、前記第２導電型の第２のアノード領域をそれぞれ形成する工程；
（ｄ）前記第１のアノード領域上に第１のメタル電極を、前記第２のアノード領域上に第２のメタル電極をそれぞれ形成する工程。 A method of manufacturing a bidirectional Zener diode including the following steps:
(A) having a first main surface and a second main surface, and having the first conductivity type on the first main surface of the first conductivity type semiconductor wafer, having a lower concentration than the first conductivity type; Forming a high-resistance semiconductor region by epitaxial growth;
(B) forming a first cathode region and a second cathode region each having the first conductivity type and having a higher concentration than the high resistance semiconductor region in a surface region of the high resistance semiconductor region;
(C) forming a first PN junction together with the first cathode region so as to overlap the surface region of the high-resistance semiconductor region with the first cathode region; Forming a second PN junction with the second cathode region so as to planarly overlap a first anode region of the second conductivity type opposite to the mold with the second cathode region; Forming a second conductivity type second anode region, respectively;
(D) forming a first metal electrode on the first anode region and forming a second metal electrode on the second anode region;
（ａ）第１の主面および第２の主面を有し、第１導電型の高抵抗半導体ウエハの表面領域に、前記第１導電型を有し、前記高抵抗半導体ウエハよりも高濃度の第１のカソード領域および第２のカソード領域を形成する工程；
（ｂ）前記高抵抗半導体ウエハの前記表面領域に、前記第１のカソード領域と平面的にオーバラップするように、前記第１のカソード領域とともに第１のＰＮ接合を構成する第１のアノード領域を、前記第２のカソード領域と平面的にオーバラップするように、前記第２のカソード領域とともに第２のＰＮ接合を構成する第２のアノード領域をそれぞれ形成する工程；
（ｃ）前記第１のアノード領域上に第１のメタル電極を、前記第２のアノード領域上に第２のメタル電極をそれぞれ形成する工程。 A method of manufacturing a bidirectional Zener diode including the following steps:
(A) having a first main surface and a second main surface, and having the first conductivity type in a surface region of the first conductivity type high-resistance semiconductor wafer and having a higher concentration than the high-resistance semiconductor wafer; Forming a first cathode region and a second cathode region of
(B) a first anode region that forms a first PN junction with the first cathode region so as to overlap the surface region of the high-resistance semiconductor wafer in a plane with the first cathode region; Forming a second anode region that constitutes a second PN junction together with the second cathode region so as to planarly overlap the second cathode region;
(C) forming a first metal electrode on the first anode region and forming a second metal electrode on the second anode region;
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Cited By (5)
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|---|---|---|---|---|
| CN104078514A (en) * | 2013-03-26 | 2014-10-01 | 英飞凌科技股份有限公司 | Silicon carbide device and a method for forming a silicon carbide device |
| JP2015012297A (en) * | 2013-06-28 | 2015-01-19 | ゼネラル・エレクトリック・カンパニイ | Semiconductor assembly and method of manufacture |
| US9412808B2 (en) | 2013-03-26 | 2016-08-09 | Infineon Technologies Ag | Silicon carbide device and a method for manufacturing a silicon carbide device |
| US9997507B2 (en) | 2013-07-25 | 2018-06-12 | General Electric Company | Semiconductor assembly and method of manufacture |
| WO2019230027A1 (en) * | 2018-05-31 | 2019-12-05 | 株式会社村田製作所 | Impedance matching element, and communication device |
-
2011
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104078514A (en) * | 2013-03-26 | 2014-10-01 | 英飞凌科技股份有限公司 | Silicon carbide device and a method for forming a silicon carbide device |
| JP2014207444A (en) * | 2013-03-26 | 2014-10-30 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | Silicon carbide device and method of forming silicon carbide device |
| US9412808B2 (en) | 2013-03-26 | 2016-08-09 | Infineon Technologies Ag | Silicon carbide device and a method for manufacturing a silicon carbide device |
| US9496346B2 (en) | 2013-03-26 | 2016-11-15 | Infineon Technology Ag | Silicon carbide device and a method for forming a silicon carbide device |
| CN107658216A (en) * | 2013-03-26 | 2018-02-02 | 英飞凌科技股份有限公司 | Silicon carbide device and the method for forming silicon carbide device |
| JP2015012297A (en) * | 2013-06-28 | 2015-01-19 | ゼネラル・エレクトリック・カンパニイ | Semiconductor assembly and method of manufacture |
| US9111750B2 (en) | 2013-06-28 | 2015-08-18 | General Electric Company | Over-voltage protection of gallium nitride semiconductor devices |
| US9997507B2 (en) | 2013-07-25 | 2018-06-12 | General Electric Company | Semiconductor assembly and method of manufacture |
| WO2019230027A1 (en) * | 2018-05-31 | 2019-12-05 | 株式会社村田製作所 | Impedance matching element, and communication device |
| JPWO2019230027A1 (en) * | 2018-05-31 | 2020-06-11 | 株式会社村田製作所 | Impedance matching element and communication device |
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