JP2013020998A - Semiconductor device and manufacturing method of the same - Google Patents

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彰男 西田
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor image sensor having a photodiode, which enables microfabrication of a semiconductor device by achieving higher light detection efficiency and stabilizing characteristics of pixel transistors other than light detection parts, which perform signal processing.SOLUTION: By forming carbon injection layers 128a, 128b by performing joint injection of carbon in a Pregion 126 and an N type region 111, which compose a photodiode PD, capacitance of the photodiode PD is increased. Further, by uniformizing boron distribution in a channel of a transfer transistor Tr including the N type region 111 based on forming of the carbon injection layer 128b and stabilizing characteristics of the transfer transistor Tr, an occurrence of variation in characteristics of elements in a semiconductor device is prevented.

Description

本発明は、半導体装置およびその製造方法に関し、特に、フォトダイオードを具備する半導体イメージセンサーの製造に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a technique effective when applied to the manufacture of a semiconductor image sensor including a photodiode.

民生用のデジタルビデオカメラやデジタルスチルカメラでは、主に、被写体の細部まで映しだす高い解像力および携帯性などを重視した機器の小型化が求められている。また、これらの要求を実現するため、固体撮像装置（イメージセンサ）では、撮像特性を維持しつつ、画素サイズの小型化に向けた開発が行われている。   In consumer digital video cameras and digital still cameras, there is a demand for downsizing of equipment that emphasizes high resolving power and portability that project the details of the subject. In order to realize these requirements, solid-state imaging devices (image sensors) have been developed for downsizing the pixel size while maintaining imaging characteristics.

特許文献１（特開２００６−２２２４５２号公報）には、ＳＴＩ構造の素子分離部よりも深い領域にフォトダイオードの底部を位置させることにより、混色を防止できるとともに、電荷蓄積部の容量が大きく感度、飽和特性に優れた固体撮像装置を実現することが記載されている。   In Patent Document 1 (Japanese Patent Laid-Open No. 2006-222452), the bottom of the photodiode is positioned in a region deeper than the element isolation portion having the STI structure, thereby preventing color mixing and increasing the capacitance of the charge storage portion and increasing the sensitivity. It is described that a solid-state imaging device having excellent saturation characteristics is realized.

特許文献２（特開２０１０−５６５１５号公報）には、周辺回路部のＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート絶縁膜に酸窒化膜を適用して動作速度を向上させ、光電変換部の性能劣化を抑制することが記載されている。ここでは、周辺回路部のＭＯＳトランジスタのゲート絶縁膜を酸窒化膜とし、光電変換部を備えた画素部の直上に酸化膜を形成している。   In Patent Document 2 (Japanese Patent Laid-Open No. 2010-56515), an operation speed is improved by applying an oxynitride film to a gate insulating film of a MOS (Metal Oxide Semiconductor) transistor in a peripheral circuit section, and the performance of the photoelectric conversion section is deteriorated. It is described that suppresses. Here, the gate insulating film of the MOS transistor in the peripheral circuit portion is an oxynitride film, and an oxide film is formed immediately above the pixel portion having the photoelectric conversion portion.

特許文献３（特開２００６−３１０８３５号公報）には、受光素子とフローティング拡散領域との間で電荷を伝送する伝送ゲート下部に位置したインジウムドーピング層を含むアクティブ単位ピクセルを有するＣＭＯＳイメージセンサーを実現し、暗電流を低減すことが記載されている。   Patent Document 3 (Japanese Patent Application Laid-Open No. 2006-310835) realizes a CMOS image sensor having an active unit pixel including an indium doping layer located under a transmission gate that transmits charges between a light receiving element and a floating diffusion region. And reducing dark current.

特開２００６−２２２４５２号公報JP 2006-222452 A 特開２０１０−５６５１５号公報JP 2010-56515 A 特開２００６−３１０８３５号公報JP 2006-310835 A

高性能化および低コスト化などを目的として半導体イメージセンサーを微細化させた場合、半導体イメージセンサーを構成するフォトダイオードの容量ばらつきが発生する虞がある。また、半導体イメージセンサーを微細化させた場合、画素トランジスタまたは周辺回路を構成するＭＩＳ（Metal Insulator Semiconductor）型のトランジスタ（以下単にＭＩＳトランジスタという）などのしきい値のばらつきが発生する虞がある。   When the semiconductor image sensor is miniaturized for the purpose of high performance and low cost, there is a possibility that the capacitance variation of the photodiodes constituting the semiconductor image sensor may occur. Further, when the semiconductor image sensor is miniaturized, there is a risk that variations in threshold values of a pixel transistor or a MIS (Metal Insulator Semiconductor) type transistor (hereinafter simply referred to as a MIS transistor) constituting a peripheral circuit may occur.

フォトダイオードの容量ばらつきは、フォトダイオードを構成するＰＮ接合の境界において不純物が拡散し、ＰＮ接合の境界が曖昧になることに起因して発生する。また、各トランジスタのしきい値のばらつきは、トランジスタのソース・ドレイン領域に注入された不純物が拡散し、ソース・ドレイン領域とウエルとの境界が曖昧になることなどに起因して発生する。フォトダイオードの容量値がばらつくと、フォトダイオードに蓄積できる電荷量がばらつくことで、フォトダイオードが光を受光した際に発生する電気信号（キャリア）の大きさがばらつくことになる。その結果、フォトダイオードを用いて検出する画像について、十分な解像度が得られない、十分な明暗のコントラストが得られない、またはノイズが増大するなどの問題が発生する。   The variation in the capacitance of the photodiode occurs due to the diffusion of impurities at the boundary of the PN junction constituting the photodiode and the boundary of the PN junction becoming ambiguous. Further, the variation in threshold value of each transistor is caused by the fact that the impurity implanted into the source / drain region of the transistor diffuses and the boundary between the source / drain region and the well becomes ambiguous. When the capacitance value of the photodiode varies, the amount of charge that can be accumulated in the photodiode varies, and the magnitude of the electric signal (carrier) generated when the photodiode receives light varies. As a result, there arise problems that an image detected using a photodiode cannot obtain a sufficient resolution, a sufficient contrast of light and dark, or noise increases.

また、フォトダイオードに電気的に接続された転送トランジスタまたは増幅トランジスタの特性がばらつくことで、上記と同様に半導体イメージセンサーの解像度が低下し、またはノイズが発生するなどの問題が起こる。これらの結果、半導体イメージセンサーを構成するフォトダイオードまたはその他のトランジスタなどの素子の特性ばらつきが生じることによって製品の性能が低下し、その結果製品不良が増加して製造歩留まりが減少する。   In addition, since the characteristics of the transfer transistor or amplification transistor electrically connected to the photodiode vary, problems such as a decrease in the resolution of the semiconductor image sensor or generation of noise occur as described above. As a result, variations in the characteristics of elements such as photodiodes or other transistors constituting the semiconductor image sensor occur, resulting in a decrease in product performance, resulting in an increase in product defects and a decrease in manufacturing yield.

また半導体イメージセンサーの周辺回路部は、フォトダイオードなどを含む画素領域からの信号を処理する部分であり、形成する面積が小さければ小さいほど、半導体イメージセンサーの製品チップ面積を低減することが可能となる。しかしながら、周辺回路領域を構成するＭＩＳトランジスタのサイズ（ゲート長、ならびにゲート幅）を微細化することはランダムばらつきの増加の原因となる。ランダムばらつきとは、例えば隣接するＭＩＳトランジスタ間において大きくしきい値またはオン電流などが異なる現象を指し、ＭＩＳトランジスタのサイズが小さくなるほど、この現象が顕著となる。このようなランダムなしきい値ばらつきは、製品待機時のオフ電流ばらつきの発生の原因となり、半導体装置の待機時消費電力の増大を招く。   In addition, the peripheral circuit part of the semiconductor image sensor is a part that processes signals from a pixel region including a photodiode, and the smaller the area to be formed, the smaller the product chip area of the semiconductor image sensor can be reduced. Become. However, miniaturization of the size (gate length and gate width) of the MIS transistor constituting the peripheral circuit region causes an increase in random variation. Random variation refers to, for example, a phenomenon in which the threshold value or on-current is greatly different between adjacent MIS transistors, and this phenomenon becomes more prominent as the size of the MIS transistor becomes smaller. Such random threshold variations cause off-current variations during product standby, and increase the standby power consumption of the semiconductor device.

したがって、半導体イメージセンサーを微細化し、消費電力が小さい高性能な半導体装置を実現するためには、フォトダイオードまたはその周辺回路部などに形成されたＭＩＳトランジスタを構成する不純物拡散層の境界の不純物の分布が急峻になるように制御し、前記フォトダイオードおよび前記ＭＩＳトランジスタの特性ばらつきの発生を抑えることが重要となる。   Therefore, in order to miniaturize the semiconductor image sensor and realize a high-performance semiconductor device with low power consumption, impurities at the boundary of the impurity diffusion layer that constitutes the MIS transistor formed in the photodiode or its peripheral circuit portion, etc. It is important to control the distribution so as to be steep and suppress the occurrence of variation in characteristics of the photodiode and the MIS transistor.

本発明の目的は、半導体装置を構成する素子の特性ばらつきを抑制することにある。   An object of the present invention is to suppress variation in characteristics of elements constituting a semiconductor device.

本発明の他の目的は、半導体領域の不純物分布の精密な制御を実現することで、半導体装置の性能を向上させることにある。   Another object of the present invention is to improve the performance of a semiconductor device by realizing precise control of impurity distribution in a semiconductor region.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の好ましい一態様である半導体装置は、半導体基板の主面に形成された第１の導電型を有する第１半導体領域と、半導体基板の主面に形成され、前記第１半導体領域と接し、前記第１の導電型とは異なる第２の導電型を有する第２半導体領域とを含むフォトダイオードを具備し、前記第１半導体領域に不活性な不純物が共注入された第１共注入層が形成されているものである。   A semiconductor device according to a preferred embodiment of the present invention includes a first semiconductor region having a first conductivity type formed on a main surface of a semiconductor substrate, a main surface of the semiconductor substrate, and in contact with the first semiconductor region. A first co-injection layer comprising a photodiode including a second semiconductor region having a second conductivity type different from the first conductivity type, wherein an inert impurity is co-implanted in the first semiconductor region. Is formed.

また、本発明の好ましい一態様である半導体装置の製造方法は、第１半導体領域と、前記第１半導体領域と接し、前記第１半導体領域よりも深い接合深さを有する第２半導体領域とを有するフォトダイオードを含む半導体装置の製造方法であって、
（ａ）半導体基板に第２導電型を有する不純物を注入して前記第２半導体領域を形成する工程と、
（ｂ）前記半導体基板に前記第２の導電型とは異なる第１導電型を有する不純物を注入して前記第１半導体領域を形成する工程と、
（ｃ）前記第１半導体領域に不活性な不純物を共注入して第１共注入層を形成する工程と、
を有するものである。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device comprising: a first semiconductor region; and a second semiconductor region that is in contact with the first semiconductor region and has a deeper junction depth than the first semiconductor region. A method of manufacturing a semiconductor device including a photodiode having
(A) implanting an impurity having a second conductivity type into a semiconductor substrate to form the second semiconductor region;
(B) implanting an impurity having a first conductivity type different from the second conductivity type into the semiconductor substrate to form the first semiconductor region;
(C) forming a first co-injection layer by co-injecting an inert impurity into the first semiconductor region;
It is what has.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

代表的な実施の形態によれば、半導体装置を構成する素子の特性ばらつきを抑制することができる。   According to a typical embodiment, it is possible to suppress variation in characteristics of elements constituting a semiconductor device.

また、半導体領域の不純物分布の精密な制御を実現することで、半導体装置の性能を向上させることができる。   In addition, by realizing precise control of the impurity distribution in the semiconductor region, the performance of the semiconductor device can be improved.

本発明の実施の形態１である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is Embodiment 1 of this invention. 本発明の実施の形態１である半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 図２に続く半導体装置の製造工程中の断面図である。FIG. 3 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2; 図３に続く半導体装置の製造工程中の断面図である。FIG. 4 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 図４に続く半導体装置の製造工程中の断面図である。FIG. 5 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; 図５に続く半導体装置の製造工程中の断面図である。FIG. 6 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; 図６に続く半導体装置の製造工程中の断面図である。FIG. 7 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6; 図７に続く半導体装置の製造工程中の断面図である。FIG. 8 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く半導体装置の製造工程中の断面図である。FIG. 9 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 8; 図９に続く半導体装置の製造工程中の断面図である。FIG. 10 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 9; 図１０に続く半導体装置の製造工程中の断面図である。FIG. 11 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 10; 本発明の実施の形態２である半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 2 of this invention. 図１２に続く半導体装置の製造工程中の断面図である。FIG. 13 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12; 本発明の実施の形態３である半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which is Embodiment 3 of this invention. 図１４に続く半導体装置の製造工程中の断面図である。FIG. 15 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 14; 図１５に続く半導体装置の製造工程中の断面図である。FIG. 16 is a cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15; 本発明の実施の形態４である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is Embodiment 4 of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

（実施の形態１）
図１を用いて、本実施の形態を説明する。図１は、本実施の形態の半導体イメージセンサーの断面図であり、フォトダイオードを含む領域を示している。図１では、半導体基板の主面に形成された半導体素子よりも上層の配線などを含む積層構造体の図示は省略している。 (Embodiment 1)
This embodiment will be described with reference to FIG. FIG. 1 is a cross-sectional view of the semiconductor image sensor of the present embodiment and shows a region including a photodiode. In FIG. 1, illustration of a laminated structure including wiring and the like higher than the semiconductor element formed on the main surface of the semiconductor substrate is omitted.

図１に示すように、半導体イメージセンサーは半導体基板１００の主面に形成されており、半導体基板１００の主面に形成された複数の素子分離領域１０１などにより複数の領域に区切られている。すなわち、半導体基板１００の主面には周辺領域１０３、フォトダイオード領域１０４および画素トランジスタ領域１０５により構成された画素領域１０２と周辺回路領域１０６とがある。周辺回路領域１０６に形成されているＮ型ＭＩＳトランジスタＱｎはＮチャネル型のＭＩＳＦＥＴ（MIS Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）であり、周辺回路領域１０６に形成されているＰ型ＭＩＳトランジスタＱｐはＰチャネル型のＭＩＳＦＥＴである。   As shown in FIG. 1, the semiconductor image sensor is formed on the main surface of the semiconductor substrate 100, and is divided into a plurality of regions by a plurality of element isolation regions 101 formed on the main surface of the semiconductor substrate 100. That is, the main surface of the semiconductor substrate 100 includes a pixel region 102 and a peripheral circuit region 106 that are constituted by the peripheral region 103, the photodiode region 104, and the pixel transistor region 105. The N-type MIS transistor Qn formed in the peripheral circuit region 106 is an N-channel MISFET (MIS Field Effect Transistor), and the P-type MIS transistor Qp formed in the peripheral circuit region 106 is This is a P-channel type MISFET.

周辺回路領域１０６のＮ型ＭＩＳトランジスタＱｎは半導体基板１００の主面にＰ型の不純物（たとえばＢ（ホウ素））が導入されて形成されたＰウエル１１２上にゲート絶縁膜１２０を介して形成されたゲート電極１２３と、ゲート電極１２３の横の半導体基板１００の主面にＮ型の不純物（たとえばＡｓ（ヒ素））が導入されて形成されたソース・ドレイン領域（拡散層）であるＮ＋領域１３１、１２５とを有している。Ｎ＋領域１３１、１２５はＮ型ＭＩＳトランジスタＱｎのソース・ドレイン領域を構成しており、Ｎ＋領域１２５はゲート電極１２３の直下のＰウエル１１２の上面のチャネル領域を挟むように半導体基板１００の主面に形成されており、Ｎ＋領域１３１は前記チャネル領域およびＮ＋領域１２５を含む領域を挟むように配置されている。Ｎ＋領域１３１はＮ＋領域１２５よりも深い接合深さを有する半導体領域である。すなわち、Ｎ＋領域１３１はＮ＋領域１２５よりも半導体基板１００の主面から半導体基板１００の裏面方向に向けて深い位置にまで不純物を導入して形成されている。 The N-type MIS transistor Qn in the peripheral circuit region 106 is formed via a gate insulating film 120 on a P-well 112 formed by introducing a P-type impurity (for example, B (boron)) into the main surface of the semiconductor substrate 100. Gate electrode 123 and N + region which is a source / drain region (diffusion layer) formed by introducing an N-type impurity (for example, As (arsenic)) into the main surface of semiconductor substrate 100 next to gate electrode 123 131, 125. The N + regions 131 and 125 constitute the source / drain regions of the N-type MIS transistor Qn. The N + region 125 is formed on the semiconductor substrate 100 so as to sandwich the channel region on the upper surface of the P well 112 immediately below the gate electrode 123. The N + region 131 is formed on the main surface, and is disposed so as to sandwich the region including the channel region and the N + region 125. The N + region 131 is a semiconductor region having a deeper junction depth than the N + region 125. That is, the N + region 131 is formed by introducing impurities from the main surface of the semiconductor substrate 100 to a deeper position in the direction of the back surface of the semiconductor substrate 100 than the N + region 125.

Ｎ型ＭＩＳトランジスタＱｎと同様に、周辺回路領域１０６のＰ型ＭＩＳトランジスタＱｐは、半導体基板１００の主面にＮ型の不純物（たとえばＡｓ（ヒ素））が導入されて形成されたＮウエル１１３上にゲート絶縁膜１２０を介して形成されたゲート電極１２４と、半導体基板１００の主面にＰ型の不純物（たとえばＢ（ホウ素））が導入されて形成されたソース・ドレイン領域（拡散層）であるＰ＋領域１３２、１２７とを有している。Ｐ＋領域１３２、１２７はＰ型ＭＩＳトランジスタＱｐのソース・ドレイン領域を構成し、Ｎ＋領域１３１、１２５と同様に、Ｐ型ＭＩＳトランジスタＱｐのチャネル領域を挟むようにＰ＋領域１２７が形成され、前記チャネル領域およびＰ＋領域１２７を挟むようにＰ＋領域１３２が形成されている。 Similar to N-type MIS transistor Qn, P-type MIS transistor Qp in peripheral circuit region 106 is on N well 113 formed by introducing an N-type impurity (for example, As (arsenic)) into the main surface of semiconductor substrate 100. And a source / drain region (diffusion layer) formed by introducing a P-type impurity (for example, B (boron)) into the main surface of the semiconductor substrate 100. It has certain P + regions 132, 127. The P + regions 132 and 127 constitute the source / drain regions of the P-type MIS transistor Qp. Like the N + regions 131 and 125, the P + region 127 is formed so as to sandwich the channel region of the P-type MIS transistor Qp. A P + region 132 is formed so as to sandwich the channel region and the P + region 127.

また、画素トランジスタ領域１０５には、Ｎ型のトランジスタである転送トランジスタＴｒと、Ｎ型のトランジスタであるＡＭＰトランジスタ（増幅トランジスタ）Ａｐとが形成されている。フォトダイオード領域１０４にはフォトダイオードＰＤが形成されている。フォトダイオードＰＤおよび転送トランジスタＴｒは周辺回路領域１０６のトランジスタが形成されているＰウエル１１２およびＮウエル１１３よりも接合深さが深いＰウエル１１０上に形成されており、フォトダイオードＰＤは、半導体基板１００の主面に高濃度でＰ型の不純物（例えばＢ（ホウ素））が導入されたＰ＋領域１２６と、Ｐ＋領域１２６の直下に形成され、周辺回路領域１０６のトランジスタのソース・ドレイン領域よりも深い接合深さを有するＮ型の半導体領域であるＮ型領域１１１とを有している。フォトダイオードＰＤは、Ｐ＋領域１２６とＮ型領域１１１とのＰＮ接合によりダイオードとして機能する受光素子（光検出装置）である。つまり、Ｎ型領域１１１はＰ＋領域１２６よりも深い接合深さを有している。 In the pixel transistor region 105, a transfer transistor Tr that is an N-type transistor and an AMP transistor (amplification transistor) Ap that is an N-type transistor are formed. A photodiode PD is formed in the photodiode region 104. The photodiode PD and the transfer transistor Tr are formed on the P well 110 having a junction depth deeper than that of the P well 112 and the N well 113 in which the transistors in the peripheral circuit region 106 are formed. The photodiode PD is formed on the semiconductor substrate. A P + region 126 into which a P-type impurity (for example, B (boron)) is introduced at a high concentration on the main surface of 100, and a source / drain region of the transistor in the peripheral circuit region 106 formed immediately below the P + region 126. And an N-type region 111 which is an N-type semiconductor region having a deeper junction depth. The photodiode PD is a light receiving element (photodetector) that functions as a diode by a PN junction between the P + region 126 and the N-type region 111. That is, the N-type region 111 has a deeper junction depth than the P + region 126.

転送トランジスタＴｒは、周辺回路領域１０６のトランジスタのゲート電極１２３、１２４よりも長いゲート長を有するゲート電極１２１を有し、Ｎ型領域１１１、Ｎ＋領域１３１および１２５をソース・ドレイン領域とするＭＩＳトランジスタである。転送トランジスタＴｒのゲート電極１２１のゲート幅方向に沿うゲート電極１２１の一方の側壁の近傍の半導体基板１００の主面にはＮ＋領域１３１、１２５が形成されており、ゲート電極１２１のもう一方の側壁の近傍の半導体基板１００の主面にはＮ型領域１１１が形成されている。このように、転送トランジスタＴｒのソース・ドレイン領域は、フォトダイオードＰＤを構成するＮ型領域１１１をにより構成されている。つまり、転送トランジスタＴｒおよびフォトダイオードＰＤはそれぞれの一部を構成する半導体領域であるＮ型領域１１１を共有している。なお、Ｎ型ＭＩＳトランジスタＱｎと同様に、転送トランジスタＴｒのゲート電極１２１の直下の半導体基板１００の主面に形成されたチャネル領域を挟むようにＮ型領域１１１およびＮ＋領域１２５は形成されており、Ｎ＋領域１３１は前記チャネル領域に対して外側の半導体基板１００の主面にＮ＋領域１２５を介して形成されている。したがって、ゲート電極１２１のゲート長方向において、半導体基板１００の主面に形成された前記チャネル領域の外側の一方には順にＮ＋領域１２５、Ｎ＋領域１３１が形成されており、もう一方には順にＮ型領域１１１、Ｐ＋領域１２６が形成されている。 The transfer transistor Tr has a gate electrode 121 having a gate length longer than the gate electrodes 123 and 124 of the transistors in the peripheral circuit region 106, and an MIS having the N-type region 111 and the N + regions 131 and 125 as source / drain regions. It is a transistor. N + regions 131 and 125 are formed on the main surface of the semiconductor substrate 100 in the vicinity of one side wall of the gate electrode 121 along the gate width direction of the gate electrode 121 of the transfer transistor Tr. An N-type region 111 is formed on the main surface of the semiconductor substrate 100 in the vicinity of the side wall. As described above, the source / drain region of the transfer transistor Tr is constituted by the N-type region 111 constituting the photodiode PD. That is, the transfer transistor Tr and the photodiode PD share the N-type region 111 which is a semiconductor region that constitutes a part of each. Similar to the N-type MIS transistor Qn, the N-type region 111 and the N + region 125 are formed so as to sandwich the channel region formed in the main surface of the semiconductor substrate 100 immediately below the gate electrode 121 of the transfer transistor Tr. The N + region 131 is formed on the main surface of the semiconductor substrate 100 outside the channel region via the N + region 125. Therefore, in the gate length direction of the gate electrode 121, an N + region 125 and an N + region 131 are sequentially formed on one of the outer sides of the channel region formed on the main surface of the semiconductor substrate 100, and on the other side. An N-type region 111 and a P + region 126 are formed in this order.

ＡＭＰトランジスタＡｐはゲート電極１２２と、ソース・ドレイン領域であるＮ＋領域１３１、１２５とを有している。つまり、ＡＭＰトランジスタＡｐはＮ型ＭＩＳトランジスタＱｎとほぼ同様の構造を有している。なお、ゲート電極１２１〜１２４はいずれも半導体基板１００の主面上にゲート絶縁膜１２０を介して形成されており、ゲート電極１２１〜１２４のそれぞれの側壁には酸化シリコン膜または窒化シリコン膜もしくはそれらの積層膜により構成されたサイドウォールが形成されている。 The AMP transistor Ap has a gate electrode 122 and N + regions 131 and 125 which are source / drain regions. That is, the AMP transistor Ap has substantially the same structure as the N-type MIS transistor Qn. Note that each of the gate electrodes 121 to 124 is formed on the main surface of the semiconductor substrate 100 with a gate insulating film 120 interposed therebetween, and a silicon oxide film or a silicon nitride film or the like is formed on each side wall of the gate electrodes 121 to 124. A side wall composed of the laminated film is formed.

フォトダイオードＰＤは、照射された光を光電変換して電荷（キャリア）を発生させる光電変換部である。転送トランジスタＴｒは、フォトダイオードＰＤで発生した電荷をＡＭＰトランジスタＡｐのゲート端子に転送する働きを有する。ＡＭＰトランジスタＡｐは、転送トランジスタＴｒによって転送されたフォトダイオードＰＤの電荷に応じた増幅電圧を出力する働きを有する。周辺回路領域１０６のＮ型ＭＩＳトランジスタＱｎおよびＰ型ＭＩＳトランジスタＱｐは、例えばＡＭＰトランジスタＡｐが出力した電圧を単位画素の出力として出力する。   The photodiode PD is a photoelectric conversion unit that photoelectrically converts irradiated light to generate charges (carriers). The transfer transistor Tr has a function of transferring charges generated in the photodiode PD to the gate terminal of the AMP transistor Ap. The AMP transistor Ap has a function of outputting an amplified voltage corresponding to the charge of the photodiode PD transferred by the transfer transistor Tr. The N-type MIS transistor Qn and the P-type MIS transistor Qp in the peripheral circuit region 106 output, for example, the voltage output from the AMP transistor Ap as the output of the unit pixel.

ここで、フォトダイオードＰＤを構成するＰ＋領域１２６はホウ素（Ｂ）が導入された半導体領域である。本実施の形態では、Ｐ＋領域１２６を構成するホウ素の拡散を防ぎ、高い精度でＰ＋領域１２６を形成することを目的として、Ｐ＋領域１２６が形成された領域に不活性な不純物である炭素を共注入（ｃｏ−ｉｍｐｌａ）して炭素注入層（共注入層）１２８ａを設けている。炭素注入層１２８ａはＰ＋領域１２６よりも深い接合深さを有している。ただし、炭素注入層１２８ａの接合深さは、Ｎ型領域１１１よりも浅い。図１では、炭素注入層１２８ａの形成領域を破線で示している。Ｐ＋領域１２６、炭素注入層１２８ａおよびＮ型領域１１１は平面視において重なる領域に形成されている。炭素注入層１２８ａはＰ＋領域１２６およびＮ型領域１１１のＰＮ接合を急峻に形成するために設けられているため、Ｐ＋領域１２６およびＮ型領域１１１が接合している領域に炭素を注入して形成されている。 Here, the P + region 126 constituting the photodiode PD is a semiconductor region into which boron (B) is introduced. In this embodiment, prevents the diffusion of boron forming the P + region 126, for the purpose of forming a P + region 126 with high accuracy, is inactive impurity in a region P + region 126 is formed A carbon injection layer (co-injection layer) 128a is provided by co-implanting carbon. The carbon injection layer 128a has a deeper junction depth than the P + region 126. However, the junction depth of the carbon injection layer 128 a is shallower than that of the N-type region 111. In FIG. 1, the formation region of the carbon implantation layer 128a is indicated by a broken line. The P + region 126, the carbon injection layer 128a, and the N-type region 111 are formed in regions that overlap in a plan view. Since the carbon injection layer 128a is provided to form a PN junction between the P + region 126 and the N type region 111 sharply, carbon is injected into the region where the P + region 126 and the N type region 111 are bonded. Is formed.

また、本実施の形態では、Ｎ型領域１１１の近傍のＰウエル１１０を構成するホウ素のの分布がばらつくことを防ぐことを目的として、Ｎ型領域１１１が形成された領域に不活性な不純物である炭素を共注入して炭素注入層（共注入層）１２８ｂを設けている。炭素注入層１２８ｂは、Ｎ型領域１１１よりも深く、Ｐウエル１１０よりも浅い接合深さを有している。図１では、炭素注入層１２８ｂの形成領域を破線で示している。   In the present embodiment, in order to prevent the distribution of boron constituting the P-well 110 in the vicinity of the N-type region 111 from varying, an inert impurity is added to the region where the N-type region 111 is formed. A carbon injection layer (co-injection layer) 128b is provided by co-injecting certain carbon. The carbon injection layer 128 b has a junction depth deeper than the N-type region 111 and shallower than the P well 110. In FIG. 1, the formation region of the carbon injection layer 128b is indicated by a broken line.

半導体イメージセンサーの性能は、半導体イメージセンサーを構成するフォトダイオードのＰＮ接合の精度に大きく影響される。また、複数の半導体イメージセンサーの性能を統一するためには、フォトダイオードで発生した電気信号を増幅し、出力する過程で用いられるＭＩＳトランジスタの特性にばらつきがないことも重要である。フォトダイオードまたは前記ＭＩＳトランジスタの性能にばらつきがある場合、半導体イメージセンサーの歩留まりが低下し、また、半導体イメージセンサーの信頼性が低下する問題がある。   The performance of the semiconductor image sensor is greatly influenced by the accuracy of the PN junction of the photodiode constituting the semiconductor image sensor. In order to unify the performance of a plurality of semiconductor image sensors, it is also important that there is no variation in the characteristics of MIS transistors used in the process of amplifying and outputting electrical signals generated by photodiodes. When the performance of the photodiode or the MIS transistor varies, there is a problem that the yield of the semiconductor image sensor is lowered and the reliability of the semiconductor image sensor is lowered.

半導体基板の主面に形成されたＰ＋領域と、その下部に接しているＮ型領域とのＰＮ接合部を有するフォトダイオードでは、Ｐ＋領域およびＮ型領域の界面の接合の精度がフォトダイオードの容量値に影響する。このＰＮ接合の境界を急峻に形成した場合、フォトダイオードの容量は大きくなり、逆に、例えばＰ＋領域を形成するためのホウ素がＰＮ接合の界面からＮ型領域側に多量に拡散し、ＰＮ接合の境界が曖昧になっている場合、フォトダイオードの容量は小さくなる。フォトダイオードの容量値の大小の違いは、フォトダイオードが光を受光した際にフォトダイオード内に発生するキャリア（信号）の大きさに影響する。つまり、フォトダイオードの容量が大きいほど、半導体イメージセンサーの光検出効率が高くなる。 In a photodiode having a PN junction between a P + region formed on the main surface of a semiconductor substrate and an N type region in contact with the P + region, the accuracy of the junction at the interface between the P + region and the N type region is This affects the capacity value. When the boundary of this PN junction is formed steeply, the capacitance of the photodiode increases, and conversely, for example, boron for forming the P + region diffuses in a large amount from the interface of the PN junction to the N-type region side. When the junction boundary is ambiguous, the capacitance of the photodiode is reduced. The difference in the capacitance value of the photodiode affects the magnitude of carriers (signals) generated in the photodiode when the photodiode receives light. That is, the larger the capacitance of the photodiode, the higher the light detection efficiency of the semiconductor image sensor.

フォトダイオードのＰ＋領域を形成するために半導体基板に導入されるホウ素は、Ｐ＋領域形成後の熱処理工程などにおける熱によって半導体基板の深さ方向にさらに拡散しやすい性質を有している。これは、以下のような理由によるものである。フォトダイオードのＰ＋領域を形成するためにホウ素を半導体基板の主面に打ち込んだ際には、半導体基板内において格子状に規則正しく並ぶシリコンのうちの一部のシリコン原子が格子間シリコン（インタースティシャルシリコン）としてシリコンの配列から飛び出す。ホウ素はこの格子間シリコンに結びつきやすい性質を有するため、格子間シリコンと結びついたホウ素イオンは格子間シリコンを介してシリコン基板の深い領域にまで拡散し、ホウ素を注入した不純物領域が拡大する現象が起こる。 Boron introduced into the semiconductor substrate to form the P + region of the photodiode has a property that it is more likely to diffuse in the depth direction of the semiconductor substrate by heat in the heat treatment step after the P + region is formed. This is due to the following reasons. When boron is implanted into the main surface of the semiconductor substrate to form the P + region of the photodiode, some of the silicon atoms regularly arranged in a lattice form in the semiconductor substrate are interstitial silicon (interstitial silicon). Pop out of the silicon array. Since boron has the property of being easily associated with the interstitial silicon, boron ions associated with the interstitial silicon diffuse into the deep region of the silicon substrate through the interstitial silicon, and the impurity region into which boron is implanted expands. Occur.

このようにしてＰ＋領域を形成するために導入されたホウ素が拡散すると、フォトダイオードのＰＮ接合面近傍におけるホウ素の分布を制御することは困難となり、複数のフォトダイオードを形成した場合には各フォトダイオード同士でＰＮ接合の不純物濃度分布が異なる可能性が高くなる。複数のフォトダイオードのうちのそれぞれのＰＮ接合の不純物濃度分布が異なることによりフォトダイオード毎の容量値にばらつきが生じている場合、フォトダイオードの性能に差が生じ、半導体イメージセンサーの不良製品が増加して歩留まりが低下する問題がある。したがって、フォトダイオードの容量特性を多数のフォトダイオードの間で統一してフォトダイオードの特性ばらつきを抑え、半導体装置の微細化を実現するためには、Ｐ＋領域とＮ型領域との境界を精度よく制御して形成することが重要となる。 When boron introduced to form the P + region in this way diffuses, it becomes difficult to control the boron distribution in the vicinity of the PN junction surface of the photodiode. When a plurality of photodiodes are formed, There is a high possibility that the impurity concentration distribution of the PN junction differs between photodiodes. If there is variation in the capacitance value of each photodiode due to the difference in the impurity concentration distribution of each PN junction among multiple photodiodes, there will be a difference in photodiode performance and the number of defective semiconductor image sensors will increase. As a result, there is a problem that the yield decreases. Therefore, in order to unify the capacitance characteristics of the photodiodes among a large number of photodiodes to suppress the variation in the characteristics of the photodiodes and realize the miniaturization of the semiconductor device, the boundary between the P + region and the N-type region is accurately set. It is important to form with good control.

これに対し、本実施の形態では、フォトダイオードＰＤのＰＮ接合を構成するＰ＋領域１２６を形成する際に、炭素を共注入した炭素注入層１２８ａを形成することで、高精度なＰ＋領域１２６の濃度分布を実現することを可能とし、フォトダイオードＰＤの性能を向上させている。これは、ホウ素を注入する領域に炭素を共注入すると、シリコンを含む半導体基板１００内に発生した格子間シリコンに炭素イオンが結びつき、ホウ素イオンが結びつく格子間シリコンが減少することでホウ素の拡散が抑制されるためである。 In contrast, in the present embodiment, when forming the P + region 126 constituting the PN junction of the photodiode PD, the carbon injection layer 128a in which carbon is co-injected is formed, so that a highly accurate P + region is formed. The density distribution of 126 can be realized, and the performance of the photodiode PD is improved. This is because, when carbon is co-implanted in the region into which boron is implanted, carbon ions are bonded to interstitial silicon generated in the semiconductor substrate 100 containing silicon, and boron diffusion is reduced by reducing the interstitial silicon to which boron ions are bonded. This is because it is suppressed.

ここでいう共注入とは、一つの半導体領域に複数の種類の不純物（例えばホウ素と炭素）を共に導入することを指し、共注入により不純物が導入された半導体領域の一部は、複数の種類の不純物が混在している状態となる。共注入はホウ素および炭素などの複数の種類の不純物を時間的に全く同時に注入することを含むが、これに限られず、いずれかの不純物を先に注入し、他の不純物を後から注入することも含むものとする。   The term “co-injection” as used herein refers to the introduction of a plurality of types of impurities (for example, boron and carbon) into one semiconductor region, and a part of the semiconductor region into which impurities are introduced by co-injection includes a plurality of types. The impurity is mixed. Co-injection includes, but is not limited to, implanting multiple types of impurities such as boron and carbon at exactly the same time in time, injecting one of the impurities first and implanting the other impurities later. Shall also be included.

したがって、Ｐ＋領域１２６を形成する領域に炭素（Ｃ）を共注入して炭素注入層１２８ａを形成することにより、ＰＮ接合の界面からＮ型領域１１１側にホウ素が拡散することを防ぎ、ＰＮ接合界面におけるホウ素の濃度分布を精度よく急峻に形成することでフォトダイオードＰＤの容量値を高めることができる。 Therefore, by co-implanting carbon (C) in the region where the P + region 126 is formed to form the carbon implanted layer 128a, boron is prevented from diffusing from the interface of the PN junction to the N-type region 111 side. The capacitance value of the photodiode PD can be increased by forming the boron concentration distribution at the junction interface sharply with high accuracy.

また、Ｐ＋領域１２６の形成領域に炭素を共注入することによって格子間シリコンおよびホウ素の拡散を精度よく制御することが可能となるため、複数のフォトダイオード同士の容量値を制御してほぼ同一に揃えることができ、半導体イメージセンサー内でのフォトダイオードの容量ばらつきの発生を抑えることができる。これにより、半導体イメージセンサーの不良の発生を抑制し、半導体イメージセンサーの歩留まりを向上させることができる。 In addition, since co-injection of carbon into the formation region of the P + region 126 makes it possible to control the diffusion of interstitial silicon and boron with high accuracy, the capacitance values of a plurality of photodiodes are controlled to be substantially the same. Therefore, it is possible to suppress the variation in the capacitance of the photodiodes in the semiconductor image sensor. Thereby, it is possible to suppress the occurrence of defects in the semiconductor image sensor and improve the yield of the semiconductor image sensor.

また、上記ホウ素の拡散の問題は半導体装置が微細化するほど顕著になるが、本実施の形態の半導体装置ではフォトダイオードＰＤのＰＮ接合を精度よく形成することができるため、半導体装置のさらなる微細化が可能となることで、半導体装置の性能を向上させることができる。   Further, the problem of boron diffusion becomes more prominent as the semiconductor device is miniaturized. However, in the semiconductor device of this embodiment, the PN junction of the photodiode PD can be formed with high accuracy. The performance of the semiconductor device can be improved.

なお、本実施の形態の半導体装置では、Ｐ＋領域１２６内のホウ素が所望の接合深さよりも深い領域に拡散することを防ぐ目的で炭素（Ｃ）を注入しているため、炭素注入層１２８ａの接合深さが、Ｐ＋領域１２６の接合深さよりも深く、Ｎ型領域１１１の接合深さよりも浅い領域に位置するように炭素注入層１２８ａを形成している。ただし、炭素注入層１２８ａの接合深さはＰ＋領域１２６の接合深さと同じであってもよい。 Note that in the semiconductor device of this embodiment, carbon (C) is implanted for the purpose of preventing boron in the P + region 126 from diffusing into a region deeper than the desired junction depth, and thus the carbon implanted layer 128a. The carbon implantation layer 128a is formed so that the junction depth of the region is deeper than the junction depth of the P + region 126 and shallower than the junction depth of the N-type region 111. However, the junction depth of the carbon implantation layer 128 a may be the same as the junction depth of the P + region 126.

つまり、Ｐ＋領域１２６、炭素注入層１２８ａおよびＮ型領域１１１のそれぞれの不純物拡散領域の接合深さ、すなわち半導体基板１００の主面からの深さ方向の距離（投影飛程：Ｒｐ）は、以下のような関係になる。すなわち、Ｐ＋領域１２６、炭素注入層１２８ａおよびＮ型領域１１１の投影飛程をそれぞれＲｐ（Ｂ）、Ｒｐ（Ｃ）、Ｒｐ（Ａｓ）とすれば、それらの関係はＲｐ（Ｂ）≦Ｒｐ（Ｃ）＜Ｒｐ（Ａｓ）となる。なお、投影飛程（Ｒｐ）は、イオンの入射エネルギー（加速電圧）とはほぼ比例関係にある距離である。炭素はホウ素を打ち込みたい領域に共注入するものであるので、上記のようにＲｐ（Ｂ）＝Ｒｐ（Ｃ）となる場合であっても本実施の形態の効果を得ることができる。 That is, the junction depth of each of the impurity diffusion regions of the P + region 126, the carbon injection layer 128a, and the N-type region 111, that is, the distance in the depth direction from the main surface of the semiconductor substrate 100 (projection range: Rp) is The relationship is as follows. That is, assuming that the projected ranges of the P + region 126, the carbon injection layer 128a, and the N-type region 111 are Rp (B), Rp (C), and Rp (As), the relationship between them is Rp (B) ≦ Rp. (C) <Rp (As). The projection range (Rp) is a distance that is substantially proportional to the incident energy (acceleration voltage) of ions. Since carbon is co-implanted in a region where boron is desired to be implanted, the effect of this embodiment can be obtained even when Rp (B) = Rp (C) as described above.

なお、ここではＰ＋領域１２６に導入する不純物をＢ（ホウ素）としてその投影飛程をＲｐ（Ｂ）とし、炭素注入層１２８ａに導入する不純物をＣ（炭素）としてその投影飛程をＲｐ（Ｃ）とし、Ｎ型領域１１１に導入する不純物をＡｓ（ヒ素）としてその投影飛程をＲｐ（Ａｓ）として表わしたが、各半導体領域に導入する不純物はこれら以外の不純物であってもよい。例えば、Ｎ型領域１１１に導入する不純物はＡｓ（ヒ素）ではなくＰ（リン）であってもよい。また、炭素注入層１２８ａは炭素を導入することにより形成するのではなく、不活性な元素を導入することで形成してもよい。したがって、Ｃ（炭素）に代わり、Ｆ（フッ素）、Ｎ（窒素）またはＡｒ（アルゴン）を注入することで、炭素注入層１２８ａに対応する不活性元素の共注入層を形成しても、ＰＮ接合を精度よく形成することが可能である。つまり、炭素注入層１２８ａは炭素の注入層ではなく、フッ素注入層、窒素注入層、またはアルゴン注入層であっても本実施の形態の半導体装置の効果を得ることができる。 Here, the impurity introduced into the P + region 126 is B (boron) and its projected range is Rp (B), and the impurity introduced into the carbon implanted layer 128a is C (carbon) and its projected range is Rp (B). C), the impurity introduced into the N-type region 111 is As (arsenic) and the projected range is represented as Rp (As). However, the impurity introduced into each semiconductor region may be other impurities. For example, the impurity introduced into the N-type region 111 may be P (phosphorus) instead of As (arsenic). Further, the carbon injection layer 128a may be formed not by introducing carbon but by introducing an inert element. Accordingly, by injecting F (fluorine), N (nitrogen), or Ar (argon) instead of C (carbon), even if an inert element co-injection layer corresponding to the carbon injection layer 128a is formed, PN It is possible to form a bond with high accuracy. That is, even if the carbon injection layer 128a is not a carbon injection layer but a fluorine injection layer, a nitrogen injection layer, or an argon injection layer, the effect of the semiconductor device of this embodiment can be obtained.

また、半導体イメージセンサーを微細化すると、フォトダイオードＰＤで発生した信号をＡＭＰトランジスタＡｐに転送する転送トランジスタＴｒの特性がばらつきやすくなるため、半導体装置の微細化が困難である問題がある。この特性ばらつきは、フォトダイオードＰＤが形成されているＰウエル１１０を形成するために打ち込まれたホウ素（Ｂ）の分布に偏りが生じるために起こる。Ｐウエル１１０が形成された半導体基板１００の主面にヒ素（Ａｓ）のような原子量の大きい元素を注入してＮ型領域１１１を形成する場合、打ち込まれたヒ素イオンによりはじき飛ばされた半導体基板１００を構成するシリコン（Ｓｉ）原子が格子間シリコン（インタースティシャルシリコン）としてシリコンの配列から飛び出す。格子間シリコンはＰウエル１１０に導入されているホウ素と結びつき、ホウ素と共にＮ型領域１１１の外側、すなわちＮ型領域１１１よりも深い領域または半導体基板１００の主面に沿う二次元方向においてＮ型領域１１１から離れる方向に拡散する。その結果、Ｎ型領域１１１が形成された領域内にあったＰウエル１１０のホウ素がＮ型領域１１１の外側に拡散し、Ｎ型領域１１１とＰウエル１１０との境界の近傍のＮ型領域１１１の外側の領域のホウ素濃度が高くなる。なお、上記の問題はヒ素に限らず、ヒ素よりも原子量が小さいリン（Ｐ）を注入した際にも起こり得る。   Further, when the semiconductor image sensor is miniaturized, there is a problem that it is difficult to miniaturize the semiconductor device because the characteristics of the transfer transistor Tr that transfers the signal generated by the photodiode PD to the AMP transistor Ap are likely to vary. This variation in characteristics occurs because the distribution of boron (B) implanted to form the P well 110 in which the photodiode PD is formed is biased. When an N-type region 111 is formed by implanting an element having a large atomic weight such as arsenic (As) into the main surface of the semiconductor substrate 100 in which the P-well 110 is formed, the semiconductor substrate 100 repelled by the implanted arsenic ions. The silicon (Si) atoms constituting the silicon jump out of the silicon array as interstitial silicon (interstitial silicon). The interstitial silicon is combined with boron introduced into the P well 110, and together with boron, the N-type region outside the N-type region 111, that is, a region deeper than the N-type region 111 or a two-dimensional direction along the main surface of the semiconductor substrate 100. Diffuse in a direction away from 111. As a result, boron in the P well 110 existing in the region where the N type region 111 is formed diffuses outside the N type region 111, and the N type region 111 near the boundary between the N type region 111 and the P well 110. The boron concentration in the region outside the region increases. Note that the above problem is not limited to arsenic, and may also occur when phosphorus (P) having an atomic weight smaller than that of arsenic is implanted.

このような場合、転送トランジスタＴｒのソース・ドレイン領域の近傍のチャネル領域では格子間シリコンが拡散することで欠陥が生じ、ホウ素濃度が高くなるが、それに比べてチャネル領域の中央部ではホウ素濃度が低い状態となり、チャネル領域内の不純物濃度の分布にむらが生じ、チャネル領域内におけるホウ素のドーピングの均一性を保つことができなくなる。このようにＰウエル１１０内のホウ素の分布にばらつきが生じた場合、転送トランジスタＴｒのしきい値電圧の特性が変化するなどし、半導体装置内に複数形成する転送トランジスタＴｒの特性を揃えることができず、半導体イメージセンサー内の素子の特性がばらつくことで製品の歩留まりが減少する。さらに、トランジスタの特性のばらつきによる歩留まりの低下が、半導体イメージセンサーを含む半導体装置の微細化の妨げとなる問題がある。   In such a case, in the channel region in the vicinity of the source / drain region of the transfer transistor Tr, defects occur due to the diffusion of interstitial silicon, and the boron concentration becomes higher, but the boron concentration is higher in the center of the channel region. As a result, the impurity concentration distribution in the channel region becomes uneven, and the boron doping uniformity in the channel region cannot be maintained. When the boron distribution in the P-well 110 varies as described above, the characteristics of the threshold voltage of the transfer transistor Tr change, and the characteristics of a plurality of transfer transistors Tr formed in the semiconductor device can be made uniform. However, the yield of the product decreases due to variations in the characteristics of the elements in the semiconductor image sensor. Further, there is a problem that a decrease in yield due to variation in transistor characteristics hinders miniaturization of a semiconductor device including a semiconductor image sensor.

したがって、半導体イメージセンサーを構成する転送トランジスタＴｒのようなトランジスタではソース・ドレイン領域を精度よく形成し、トランジスタが形成される領域のウエルまたはソース・ドレイン領域のような不純物拡散層の不純物の分布を均一化することで、トランジスタの特性のばらつきに起因する不良の発生を抑えることが重要となる。   Therefore, in the transistor such as the transfer transistor Tr constituting the semiconductor image sensor, the source / drain region is formed with high precision, and the impurity distribution in the impurity diffusion layer such as the well or the source / drain region in which the transistor is formed is determined. By making it uniform, it is important to suppress the occurrence of defects due to variations in transistor characteristics.

そこで、本実施の形態の半導体装置では、図１に示すようにＮ型領域１１１の外側に炭素注入層１２８ｂを形成することで、Ｎ型領域１１１の形成時、すなわちＰ型の不純物（例えばＡｓ（ヒ素））を注入する際に格子間シリコンがＮ型領域１１１の外側に拡散することを防ぎ、格子間シリコンと共にＰウエル１１０のホウ素がＮ型領域１１１の外側に高い濃度で拡散することを防ぐことができる。これは、前述したように炭素注入層１２８ｂに注入した炭素（Ｃ）が格子間シリコンのトラップサイトとして働き、ホウ素の格子間シリコンと共に結びついてホウ素が格子間シリコンと結びつくことを防ぐ機能を有しているためである。   Therefore, in the semiconductor device of the present embodiment, as shown in FIG. 1, by forming the carbon injection layer 128b outside the N-type region 111, the N-type region 111 is formed, that is, a P-type impurity (for example, As (Arsenic)) is prevented from interstitial silicon diffusing outside the N-type region 111 during implantation, and boron in the P well 110 is diffused together with the interstitial silicon at a high concentration outside the N-type region 111. Can be prevented. As described above, the carbon (C) implanted into the carbon implanted layer 128b functions as a trap site for interstitial silicon, and has a function of preventing boron from being associated with interstitial silicon by being bonded together with boron interstitial silicon. This is because.

これにより、転送トランジスタＴｒが形成されているＰウエル１１０内における不純物（例えばＢ（ホウ素））の分布の均一性を保ち、また、Ｎ型領域１１１を精度良く形成することができるため、半導体装置を構成する複数の転送トランジスタＴｒ同士の間で特性のばらつきが生じることを防ぐことができる。したがって、半導体装置の信頼性を向上することができる。また、半導体装置の歩留まりの低下を防ぐことで半導体装置の微細化を容易にすることができ、半導体装置の性能を向上させることができる。   As a result, the uniformity of the distribution of impurities (for example, B (boron)) in the P well 110 in which the transfer transistor Tr is formed can be maintained, and the N-type region 111 can be formed with high accuracy. It is possible to prevent variation in characteristics among a plurality of transfer transistors Tr constituting the. Therefore, the reliability of the semiconductor device can be improved. In addition, miniaturization of the semiconductor device can be facilitated by preventing a decrease in the yield of the semiconductor device, and the performance of the semiconductor device can be improved.

次に、図２〜図１１を用いて、本実施の形態の半導体装置を構成する半導体イメージセンサーの製造工程の詳細を説明する。   Next, details of the manufacturing process of the semiconductor image sensor constituting the semiconductor device of the present embodiment will be described with reference to FIGS.

まず、図２に示すように、主面に表面保護膜（図示しない）を形成した半導体基板１００に、フォトリソグラフィー技術、ドライエッチング法、成膜工程、ＣＭＰ（化学機械研磨：Chemical Mechanical Polishing）法を用いて、浅溝素子分離構造である素子分離領域１０１を形成する。ここで、半導体基板１００の主面は、半導体基板１００の主面に形成された複数の素子分離領域１０１などにより複数の領域に区切られている。すなわち、半導体基板１００の主面には周辺領域１０３、フォトダイオード領域１０４および画素トランジスタ領域１０５により構成された画素領域１０２と周辺回路領域１０６とがある。   First, as shown in FIG. 2, a photolithography technique, a dry etching method, a film forming process, and a CMP (Chemical Mechanical Polishing) method are performed on a semiconductor substrate 100 having a main surface formed with a surface protective film (not shown). Is used to form an element isolation region 101 having a shallow groove element isolation structure. Here, the main surface of the semiconductor substrate 100 is divided into a plurality of regions by a plurality of element isolation regions 101 formed on the main surface of the semiconductor substrate 100. That is, the main surface of the semiconductor substrate 100 includes a pixel region 102 and a peripheral circuit region 106 that are constituted by the peripheral region 103, the photodiode region 104, and the pixel transistor region 105.

次に、図３に示すように、フォトリソグラフィー技術、イオン注入技術を用いて、半導体基板１００上に形成したレジスト膜の開口部の下部の周辺領域１０３、フォトダイオード領域１０４および画素トランジスタ領域１０５の一部に亘る半導体基板１００の主面に、接合深さが比較的深いＰウエル１１０を形成する。同様にして、画素トランジスタ領域１０５の一部であって、後の工程によりＡＭＰトランジスタを形成する領域、および周辺回路領域１０６の一部であって後の工程でＮ型ＭＩＳトランジスタを形成する領域のそれぞれの半導体基板１００の主面に比較的浅い接合深さを有するＰウエル１１２を形成する。同様にして、周辺回路領域１０６の一部であって後の工程でＰ型ＭＩＳトランジスタを形成する領域の半導体基板１００の主面に、比較的浅い接合深さを有するＮウエル１１３を形成する。   Next, as shown in FIG. 3, the peripheral region 103, the photodiode region 104, and the pixel transistor region 105 below the opening of the resist film formed on the semiconductor substrate 100 using photolithography technology and ion implantation technology. A P-well 110 having a relatively large junction depth is formed on the main surface of the semiconductor substrate 100 over a part thereof. Similarly, a part of the pixel transistor region 105 in which an AMP transistor is formed in a later step and a part of the peripheral circuit region 106 in which an N-type MIS transistor is formed in a later step. A P well 112 having a relatively shallow junction depth is formed on the main surface of each semiconductor substrate 100. Similarly, an N well 113 having a relatively shallow junction depth is formed on the main surface of the semiconductor substrate 100 in a part of the peripheral circuit region 106 and a region where a P-type MIS transistor is to be formed in a later step.

Ｐウエル１１０は、ホウ素（Ｂ）を例えば半導体基板１００の主面に１〜１０ＭｅＶの注入エネルギーで１×１０１２〜１×１０１４ｃｍ−２の条件でイオン注入して形成する。Ｐウエル１１２は、例えばホウ素（Ｂ）を半導体基板１００の主面に１００ｋｅＶから１ＭｅＶの注入エネルギーにて１×１０１２〜１×１０１４ｃｍ−２の条件でイオン注入して形成する。Ｎウエル１１３は、例えばリン（Ｐ）を半導体基板１００の主面に１００ｋｅＶから１ＭｅＶの注入エネルギーにて１×１０１２〜１×１０１４ｃｍ−２の条件でイオン注入して形成する。 The P well 110 is formed by, for example, ion-implanting boron (B) into the main surface of the semiconductor substrate 100 with an implantation energy of 1 to 10 MeV under conditions of 1 × 10 12 to 1 × 10 14 cm −2 . The P well 112 is formed, for example, by implanting boron (B) into the main surface of the semiconductor substrate 100 with an implantation energy of 100 keV to 1 MeV under conditions of 1 × 10 12 to 1 × 10 14 cm −2 . The N well 113 is formed by, for example, ion implantation of phosphorus (P) into the main surface of the semiconductor substrate 100 with an implantation energy of 100 keV to 1 MeV under the conditions of 1 × 10 12 to 1 × 10 14 cm −2 .

次に、図４に示すように、Ｐウエル１１０が形成された半導体基板１００の主面にＮ型領域１１１を形成する。その際に、Ｎ型領域１１１が形成される領域とほぼ同一の領域に炭素注入層１２８ｂを形成する。ここで、Ｎ型領域１１１は半導体基板１００上に形成したレジスト膜ＰＲ１をマスクとして、例えばリン（Ｐ）イオンを１００ｋｅＶから１ＭｅＶの範囲で、１×１０１３〜５×１０１４ｃｍ−２の条件で半導体基板１００の主面にイオン注入することで形成する。炭素注入層１１４は半導体基板１００上に形成したレジスト膜ＰＲ１をマスクとして、例えば炭素（Ｃ）を１００ｋｅＶから１ＭｅＶの範囲で、１×１０１３〜５×１０１５ｃｍ−２の条件で半導体基板１００の主面にイオン注入することで形成する。このように、Ｎ型領域１１１を形成するための不純物と、炭素注入層１２８ｂを形成するための不純物とをほぼ同じ領域に注入する共注入を行う。 Next, as shown in FIG. 4, an N-type region 111 is formed on the main surface of the semiconductor substrate 100 on which the P well 110 is formed. At this time, the carbon implantation layer 128b is formed in a region substantially the same as the region where the N-type region 111 is formed. Here, the N-type region 111 is a condition of 1 × 10 13 to 5 × 10 14 cm −2 in a range of, for example, phosphorus (P) ions from 100 keV to 1 MeV using the resist film PR1 formed on the semiconductor substrate 100 as a mask. Then, ions are implanted into the main surface of the semiconductor substrate 100. The carbon implantation layer 114 is formed using the resist film PR1 formed on the semiconductor substrate 100 as a mask, for example, carbon (C) in the range of 100 keV to 1 MeV, and the semiconductor substrate 100 under the conditions of 1 × 10 13 to 5 × 10 15 cm −2. It is formed by implanting ions into the main surface. Thus, co-injection is performed in which the impurity for forming the N-type region 111 and the impurity for forming the carbon injection layer 128b are injected into substantially the same region.

なお、ここでは炭素（Ｃ）のイオン注入により炭素注入層１２８ｂを形成しているが、炭素ではなく窒素（Ｎ）、フッ素（Ｆ）またはアルゴン（Ａｒ）などを用い、投影飛程や注入量を適宜合わせてイオン注入することで、炭素注入層とは異なる不活性元素が導入された不活性不純物の注入層を形成してもよい。   Here, the carbon implantation layer 128b is formed by ion implantation of carbon (C). However, instead of carbon, nitrogen (N), fluorine (F), argon (Ar), or the like is used, and a projection range or implantation amount is used. May be formed as appropriate to form an implanted layer of an inert impurity into which an inert element different from that of the carbon implanted layer is introduced.

また、上述したように、共注入はホウ素および炭素などの複数の種類の不純物を時間的に全く同時に注入することを含むが、これに限られず、いずれかの不純物を先に注入し、他の不純物を後から注入することも含むものとする。つまり、例えばＮ型領域１１１を形成するための不純物であるホウ素を先に注入し、炭素注入層１２８ｂを形成するための不純物である炭素を後に注入することが考えられる。また、逆に炭素注入層１２８ｂを形成するための不純物を注入してからＮ型領域１１１を形成するための不純物を注入することも考えられる。   In addition, as described above, co-implantation includes the simultaneous implantation of a plurality of types of impurities such as boron and carbon at the same time. However, the present invention is not limited to this. It also includes implanting impurities later. That is, for example, boron that is an impurity for forming the N-type region 111 may be implanted first, and carbon that is an impurity for forming the carbon implanted layer 128b may be implanted later. On the other hand, it is also conceivable to implant an impurity for forming the N-type region 111 after implanting an impurity for forming the carbon implantation layer 128b.

次に、図５に示すように、レジスト膜ＰＲ１を剥離し、半導体基板１００の表面を洗浄した後に、半導体基板１００の主面上に酸化膜１２０ａおよび多結晶シリコン膜１２１ａを順次形成する。ここで、リンを高濃度に添加した多結晶シリコンにより多結晶シリコン膜１２１ａとしてもよいが、その場合はしきい値を決めるウエル注入の注入量などの調整が必要となる。微細化を進める上では、多結晶シリコン膜１２１ａを形成した後に、フォトリソグラフィー技術、イオン注入技術を用いて、周辺回路領域１０６のＮ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜１２１ａには高濃度にリンを注入し、周辺回路領域１０６のＰ型ＭＩＳトランジスタ形成領域の多結晶シリコン膜１２１ａにはホウ素を添加する。酸化膜１２０ａは例えば熱酸化法などを用いて形成し、多結晶シリコン膜１２１ａはＣＶＤ（Chemical Vapor Deposition）法などを用いて形成する。   Next, as shown in FIG. 5, after removing the resist film PR <b> 1 and cleaning the surface of the semiconductor substrate 100, an oxide film 120 a and a polycrystalline silicon film 121 a are sequentially formed on the main surface of the semiconductor substrate 100. Here, the polycrystalline silicon film 121a may be formed of polycrystalline silicon to which phosphorus is added at a high concentration, but in that case, adjustment of the implantation amount of well implantation for determining a threshold value is required. In the progress of miniaturization, after the polycrystalline silicon film 121a is formed, the polycrystalline silicon film 121a in the N-type MIS transistor formation region of the peripheral circuit region 106 is highly concentrated by using a photolithography technique and an ion implantation technique. Phosphorus is implanted, and boron is added to the polycrystalline silicon film 121a in the P-type MIS transistor formation region in the peripheral circuit region. The oxide film 120a is formed using a thermal oxidation method or the like, for example, and the polycrystalline silicon film 121a is formed using a CVD (Chemical Vapor Deposition) method or the like.

次に、図６に示すように、フォトリソグラフィー技術およびドライエッチング法を用いて多結晶シリコン膜１２１ａをパターニングすることで、画素トランジスタ領域１０５の転送トランジスタのゲート電極１２１、画素トランジスタ領域１０５の増幅トランジスタのゲート電極１２２、周辺回路領域１０６のＮ型ＭＩＳトランジスタのゲート電極１２３、およびＰ型ＭＩＳトランジスタのゲート電極１２４を形成する。また、前記ゲート電極１２１〜１２４の下部に、酸化膜１２０ａからなるゲート絶縁膜１２０を形成する。   Next, as shown in FIG. 6, the polycrystalline silicon film 121a is patterned by using a photolithography technique and a dry etching method, so that the gate electrode 121 of the transfer transistor in the pixel transistor region 105 and the amplification transistor in the pixel transistor region 105 are obtained. Gate electrode 122, N-type MIS transistor gate electrode 123 in the peripheral circuit region 106, and P-type MIS transistor gate electrode 124 are formed. A gate insulating film 120 made of an oxide film 120a is formed below the gate electrodes 121-124.

次に、図７に示すように、周辺領域１０３、フォトダイオード領域１０４および周辺回路領域１０６のＰ型ＭＩＳトランジスタの形成領域とを露出するレジスト膜ＰＲ２を半導体基板１００上に形成し、半導体基板１００の主面に高い濃度でＰ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込むことにより、Ｎウエル１１３よりも接合深さが浅いＰ＋領域１２７を形成する。 Next, as illustrated in FIG. 7, a resist film PR <b> 2 that exposes the P-type MIS transistor formation region in the peripheral region 103, the photodiode region 104, and the peripheral circuit region 106 is formed on the semiconductor substrate 100. By implanting a P-type impurity (for example, phosphorus (P) or arsenic (As)) at a high concentration into the main surface, a P + region 127 having a junction depth shallower than that of the N well 113 is formed.

次に、図８に示すように、レジスト膜ＰＲ２を剥離した後、Ｐ＋領域１２７を形成するために注入したホウ素が拡散することを抑制するために、半導体基板１００の主面のフォトダイオード領域１０４以外の領域を覆うレジスト膜ＰＲ３をマスクとして炭素（Ｃ）を半導体基板１００の主面にイオン注入することにより、炭素の共注入層である炭素注入層１２８ａを形成する。これにより、Ｐ＋領域１２６およびＮ型領域１１１からなるフォトダイオードＰＤを形成する。このとき、炭素注入層１２８ａはＮ型領域１１１とほぼ同一の領域に形成するか、またはＮ型領域１１１よりも少しだけ接合深さを深く形成する。つまり、半導体基板１００内において、Ｎ型領域１１１の外側を覆うように炭素注入層１２８ａを形成する。ただし、炭素注入層１２８ａの接合深さはＰウエル１１０よりも浅く形成する。なお、ここではＰ＋領域１２６を形成した後に炭素注入層１２８ａを形成する方法について説明したが、この順番は逆であってもよい。同様に、Ｎ型領域１１１および炭素注入層１２８ｂはどちらが先に形成されてもよい。 Next, as shown in FIG. 8, after peeling off the resist film PR < b > 2 , in order to suppress diffusion of boron implanted to form the P + region 127, the photodiode region on the main surface of the semiconductor substrate 100. Carbon (C) is ion-implanted into the main surface of the semiconductor substrate 100 using the resist film PR3 covering a region other than 104 as a mask, thereby forming a carbon implantation layer 128a which is a carbon co-implantation layer. Thereby, a photodiode PD composed of the P + region 126 and the N-type region 111 is formed. At this time, the carbon injection layer 128 a is formed in substantially the same region as the N-type region 111, or a junction depth is formed slightly deeper than the N-type region 111. That is, the carbon implantation layer 128 a is formed so as to cover the outside of the N-type region 111 in the semiconductor substrate 100. However, the junction depth of the carbon injection layer 128a is formed shallower than that of the P well 110. Although the method of forming the carbon injection layer 128a after forming the P + region 126 has been described here, this order may be reversed. Similarly, either the N-type region 111 or the carbon injection layer 128b may be formed first.

次に、図９に示すように、レジスト膜ＰＲ３を剥離した後、半導体基板１００の主面の画素トランジスタ領域１０５および周辺回路領域１０６のＮ型ＭＩＳトランジスタの形成領域のみを露出するレジスト膜ＰＲ４をマスクとして、半導体基板１００の主面にＮ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を高濃度でイオン注入し、比較的接合深さが浅いＮ＋領域１２５を形成する。 Next, as shown in FIG. 9, after removing the resist film PR3, a resist film PR4 exposing only the pixel transistor region 105 on the main surface of the semiconductor substrate 100 and the N-type MIS transistor forming region in the peripheral circuit region 106 is exposed. As a mask, N-type impurities (for example, phosphorus (P) or arsenic (As)) are ion-implanted at a high concentration into the main surface of the semiconductor substrate 100 to form an N + region 125 having a relatively shallow junction depth.

次に、図１０に示すように、レジスト膜ＰＲ４を剥離して、半導体基板１００の表面を洗浄した後に、成膜とドライエッチング法によりゲート電極１２１〜１２４のそれぞれの側壁に絶縁膜からなるサイドウォール１３０を自己整合的に形成する。   Next, as shown in FIG. 10, after the resist film PR4 is peeled off and the surface of the semiconductor substrate 100 is cleaned, side walls made of an insulating film are formed on the side walls of the gate electrodes 121 to 124 by film formation and dry etching. The wall 130 is formed in a self-aligning manner.

その後、画素トランジスタ領域１０５および周辺回路領域１０６のＮ型ＭＩＳトランジスタの形成領域にＮ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を高濃度でイオン注入し、Ｎ＋領域１２５よりも接合深さが深くＰウエル１１２よりも接合深さが浅いＮ＋領域１３１を形成する。また、周辺回路領域１０６のＰ型ＭＩＳトランジスタの形成領域にＰ型の不純物（Ｂ（ホウ素））を高濃度でイオン注入し、Ｐ＋領域１２７よりも接合深さが深くＮウエル１１３よりも接合深さが浅いＰ＋領域１３２を形成する。Ｎ＋領域１３１およびＰ＋領域１３２を形成する際には、それぞれの形成される領域以外を覆うフォトレジスト膜をマスクとして前述したイオン注入を行う。Ｎ＋領域１３１およびＰ＋領域１３２は、どちらを先に形成しても構わない。 After that, an N-type impurity (for example, phosphorus (P) or arsenic (As)) is ion-implanted at a higher concentration into the N-type MIS transistor formation region in the pixel transistor region 105 and the peripheral circuit region 106, so that the N-type impurity is higher than the N + region 125. An N + region 131 having a deep junction depth and a shallower junction depth than the P well 112 is formed. In addition, a P-type impurity (B (boron)) is ion-implanted at a high concentration into the P-type MIS transistor formation region in the peripheral circuit region 106 so that the junction depth is deeper than that of the P + region 127 and higher than that of the N well 113. A shallow P + region 132 is formed. When the N + region 131 and the P + region 132 are formed, the above-described ion implantation is performed using a photoresist film covering a region other than the formed region as a mask. Either the N + region 131 or the P + region 132 may be formed first.

これにより、周辺回路領域１０６には、Ｐウエル１１２上にゲート絶縁膜１２０を介して形成されたゲート電極１２３と、ソース・ドレイン領域であるＮ＋領域１３１、１２５とを有するＮ型ＭＩＳトランジスタＱｎが形成される。また、周辺回路領域１０６には、Ｎウエル１１３上にゲート絶縁膜１２０を介して形成されたゲート電極１２４と、ソース・ドレイン領域であるＰ＋領域１３２、１２７とを有するＰ型ＭＩＳトランジスタＱｐが形成される。また、画素トランジスタ領域１０５には、Ｐウエル１１２上にゲート絶縁膜１２０を介して形成されたゲート電極１２２と、ソース・ドレイン領域であるＮ＋領域１３１、１２５とを有するＡＭＰトランジスタ（増幅トランジスタ）Ａｐが形成される。また、画素トランジスタ領域１０５には、Ｐウエル１１０上にゲート絶縁膜１２０を介して形成されたゲート電極１２１と、ソース・ドレイン領域であるＮ＋領域１３１、１２５およびＮ型領域１１１とを有する転送トランジスタＴｒが形成される。 Thus, in the peripheral circuit region 106, an N-type MIS transistor Qn having a gate electrode 123 formed on the P-well 112 via the gate insulating film 120 and N + regions 131 and 125 which are source / drain regions. Is formed. In the peripheral circuit region 106, a P-type MIS transistor Qp having a gate electrode 124 formed on the N well 113 via a gate insulating film 120 and P + regions 132 and 127 as source / drain regions is provided. It is formed. In the pixel transistor region 105, an AMP transistor (amplification transistor) having a gate electrode 122 formed on the P well 112 via a gate insulating film 120 and N + regions 131 and 125 as source / drain regions. Ap is formed. Further, the pixel transistor region 105 includes a gate electrode 121 formed on the P well 110 via a gate insulating film 120, N + regions 131 and 125 which are source / drain regions, and an N-type region 111. A transistor Tr is formed.

その後、Ｎ＋領域１２５、１３１、Ｐ＋領域１２７および１３２などを形成するために導入した不純物を活性化するための熱処理を行う。熱処理は、導入した不純物の拡散を抑制するために、スパイクアニールを１０５０℃で窒素雰囲気中で実施する。スパイクアニール以外にも、瞬時熱アニール、あるいはフラッシュアニール、炉体を用いたアニールなどを用いることも可能である。 Thereafter, heat treatment is performed to activate the impurities introduced to form the N + regions 125 and 131, the P + regions 127 and 132, and the like. In the heat treatment, spike annealing is performed at 1050 ° C. in a nitrogen atmosphere in order to suppress diffusion of the introduced impurities. In addition to spike annealing, it is also possible to use instantaneous thermal annealing, flash annealing, annealing using a furnace body, or the like.

本発明は半導体基板１００上に導入する不純物に係るものであるので、この後の工程の詳しい説明は省略するが、上記工程の後は、以下の工程を行うことで図１１に示す半導体装置が完成する。すなわち、図１０に示す構造を得た後、フォトダイオードＰＤを構成するＰ＋領域１２６の表面に保護膜１３７を形成し、続いてコンタクトプラグを形成する領域に金属シリサイド領域を形成する。つまり、フォトダイオードＰＤ上の保護膜１３７に覆われていない領域であるゲート電極１２１〜１２４の表面および各トランジスタのソース・ドレイン領域の表面に例えばニッケル（Ｎｉ）などを含むシリサイド層を形成する。このとき、シリサイド層を形成するために金属膜と半導体基板１００のシリコンとを反応させることを目的として高温のアニール（熱処理）を行う。 Since the present invention relates to impurities introduced onto the semiconductor substrate 100, a detailed description of the subsequent steps will be omitted. However, after the above steps, the semiconductor device shown in FIG. Complete. That is, after obtaining the structure shown in FIG. 10, a protective film 137 is formed on the surface of the P + region 126 constituting the photodiode PD, and then a metal silicide region is formed in a region where a contact plug is formed. That is, a silicide layer containing, for example, nickel (Ni) is formed on the surfaces of the gate electrodes 121 to 124, which are regions not covered with the protective film 137 on the photodiode PD, and the surfaces of the source / drain regions of each transistor. At this time, high-temperature annealing (heat treatment) is performed for the purpose of reacting the metal film and silicon of the semiconductor substrate 100 in order to form a silicide layer.

続いて、半導体基板１００上にシリコン窒化膜および絶縁膜を堆積することにより層間絶縁膜１５０を形成した後、ＣＭＰ法などの方法で層間絶縁膜１５０の上面を平坦化する。その後、層間絶縁膜１５０を貫通してゲート電極１２１〜１２４および各トランジスタのソース・ドレイン領域に電気的に接続されるコンタクトプラグ１５２を形成し、層間絶縁膜１５０上に必要な層数の配線層を形成する。続いて、フォトダイオード領域に保護膜１３７を露出する開口部を設け、フォトダイオードＰＤの直上に反射防止膜１３８およびレンズ１５５などを形成することで、図１１に示す半導体イメージセンサーが完成する。   Subsequently, after an interlayer insulating film 150 is formed by depositing a silicon nitride film and an insulating film on the semiconductor substrate 100, the upper surface of the interlayer insulating film 150 is planarized by a method such as CMP. Thereafter, contact plugs 152 are formed through the interlayer insulating film 150 and electrically connected to the gate electrodes 121 to 124 and the source / drain regions of the respective transistors, and a required number of wiring layers are formed on the interlayer insulating film 150. Form. Subsequently, an opening for exposing the protective film 137 is provided in the photodiode region, and an antireflection film 138 and a lens 155 are formed immediately above the photodiode PD, whereby the semiconductor image sensor shown in FIG. 11 is completed.

つまり、完成した半導体イメージセンサー以下に説明するように、図１１に示す構造となる。図１１には、図１において図示を省略した、半導体基板１００の主面よりも上層の積層構造と、図１で示した半導体基板１００およびその主面の半導体素子とを共に示している。図１１に示すように、フォトダイオードＰＤを構成するＰ＋領域１２６の上面は保護膜１３７により覆われており、フォトダイオードＰＤが光を受光する際は、保護膜１３７を介して光を感知する。保護膜１３７に覆われていないソース・ドレイン領域などの半導体領域およびゲート電極の上面にはシリサイド層が形成され、フォトダイオードＰＤおよびその他のトランジスタなどを覆うように形成された層間絶縁膜１５０を貫通するコンタクトホール内には、コンタクトプラグ１５２が形成されている。シリサイド層上にはコンタクトプラグ１５２を介して金属配線１５３が形成されている。金属配線１５３の同層には線間絶縁膜１５１が形成され、線間絶縁膜１５１上および金属配線１５３上には層間絶縁膜１６０および線間絶縁膜１６１が順に形成されており、金属配線１５３の上面は、層間絶縁膜１６０を貫通するビア１６４を介して、線間絶縁膜１６１と同層に形成された金属配線１６３に電気的に接続されている。なお、ここではソース・ドレイン領域上のコンタクトプラグの図示を省略している。 That is, the structure shown in FIG. 11 is obtained as described below in the completed semiconductor image sensor. FIG. 11 shows both the stacked structure above the main surface of the semiconductor substrate 100, which is not shown in FIG. 1, and the semiconductor substrate 100 shown in FIG. 1 and the semiconductor elements on the main surface. As shown in FIG. 11, the upper surface of the P + region 126 constituting the photodiode PD is covered with a protective film 137. When the photodiode PD receives light, the light is sensed through the protective film 137. . A silicide layer is formed on the upper surface of the semiconductor region such as the source / drain region and the gate electrode that are not covered with the protective film 137, and penetrates the interlayer insulating film 150 formed so as to cover the photodiode PD and other transistors. A contact plug 152 is formed in the contact hole. A metal wiring 153 is formed on the silicide layer via a contact plug 152. A line insulating film 151 is formed in the same layer as the metal wiring 153, and an interlayer insulating film 160 and a line insulating film 161 are sequentially formed on the line insulating film 151 and the metal wiring 153. Is electrically connected to a metal wiring 163 formed in the same layer as the inter-line insulating film 161 through a via 164 penetrating the interlayer insulating film 160. Here, illustration of contact plugs on the source / drain regions is omitted.

同様に、金属配線１６３上には層間絶縁膜、ビア、線間絶縁膜および金属配線を含む層が複数層積層されており、その積層構造には、上面から下面まで貫通し、保護膜１３７の上面を露出させてフォトダイオードに光を透過させるための開口部１５４が形成されている。開口部１５４は光の透過性のある絶縁膜である反射防止膜１３８により埋め込まれ、フォトダイオードの直上であって前記絶縁膜の上面には半球状の凸型のレンズ１５５が形成されている。   Similarly, a plurality of layers including an interlayer insulating film, a via, an inter-line insulating film, and a metal wiring are stacked on the metal wiring 163, and the stacked structure penetrates from the upper surface to the lower surface and includes a protective film 137. An opening 154 is formed to expose the upper surface and allow light to pass through the photodiode. The opening 154 is filled with an antireflection film 138 which is an insulating film having light permeability, and a hemispherical convex lens 155 is formed immediately above the photodiode and on the upper surface of the insulating film.

本実施の形態では、半導体イメージセンサーの製造工程において、フォトダイオードＰＤを構成するＰ＋領域１２６に炭素を共注入して炭素注入層１２８ａを形成することにより、入力光を電気信号に変換するフォトダイオードＰＤのＰＮ接合を急峻に設計することを可能とし、フォトダイオードＰＤで発生する電荷量を増加させることを可能としている。また、Ｎ型領域１１１に炭素を共注入して炭素注入層１２８ｂを形成することにより、Ｎ型領域１１１をソース・ドレイン領域として有する転送トランジスタＴｒの特性ばらつきを低減することが可能となり、転送時の電源電圧の精度を向上し、低電圧化させることで、結果として当該半導体イメージセンサーを含む製品の感度を向上させることができる。 In the present embodiment, in the manufacturing process of the semiconductor image sensor, the photo-injected light is converted into an electrical signal by co-injecting carbon into the P + region 126 constituting the photodiode PD to form the carbon injection layer 128a. The PN junction of the diode PD can be designed steeply, and the amount of charge generated in the photodiode PD can be increased. Further, by co-implanting carbon into the N-type region 111 to form the carbon implanted layer 128b, it is possible to reduce variation in characteristics of the transfer transistor Tr having the N-type region 111 as a source / drain region. As a result, the sensitivity of a product including the semiconductor image sensor can be improved.

これにより、製品内に複数形成されるフォトダイオードＰＤおよび転送トランジスタＴｒの素子毎の特性がばらつくことに起因する半導体装置の製造歩留まりの低下を防ぐことができる。また、上記特性ばらつきの発生を防ぐことができるため、半導体装置のさらなる微細化が可能となり、半導体装置の性能を向上させることができる。   As a result, it is possible to prevent a decrease in manufacturing yield of the semiconductor device due to variations in characteristics of each of the photodiodes PD and transfer transistors Tr formed in the product. In addition, since the occurrence of the above characteristic variation can be prevented, the semiconductor device can be further miniaturized and the performance of the semiconductor device can be improved.

以上に述べたように、半導体装置を構成する個々のデバイスまたはダイオードの特性ばらつきは、半導体装置製造中の熱処理による不純物の不均一な再分布が原因となる。例えばフォトダイオードを構成し、ホウ素により形成されたＰ＋拡散層は、シリコン中の拡散係数が大きいため、その拡散長がばらつくために容量値がばらつきやすい。このように拡散係数が大きいホウ素は、特にシリサイド層の形成時または拡散層を焼き締めにより活性化する際などに行われる熱処理時に拡散しやすい特徴がある。 As described above, characteristic variations of individual devices or diodes constituting the semiconductor device are caused by non-uniform redistribution of impurities due to heat treatment during manufacturing of the semiconductor device. For example, a P + diffusion layer that constitutes a photodiode and is formed of boron has a large diffusion coefficient in silicon, and thus its diffusion length varies, so that the capacitance value tends to vary. Boron having a large diffusion coefficient as described above has a characteristic that it is easily diffused particularly during the heat treatment performed when the silicide layer is formed or when the diffusion layer is activated by baking.

これに対し、本実施の形態では対象となる拡散層に炭素などを共注入しており、拡散層の形成後に半導体基板を高温で熱処理したとしても、炭素注入層内の炭素がシリコン中のホウ素の異常拡散を抑制するため、特性が揃ったフォトダイオードを形成することができる。また、ＭＩＳトランジスタのチャネル、ソース・ドレイン領域を形成するために不純物を注入する際に、本発明の方法を適用することで、画素領域のＭＩＳトランジスタまたは周辺回路領域のＭＩＳトランジスタなどの特性ばらつきを低減することができる。本実施の形態では、拡散層形成時に炭素、窒素、フッ素またはアルゴンなどを注入することで、シリコン中の不純物、特にホウ素、リンまたはヒ素などの拡散ばらつきを低減することができるため、フォトダイオードおよびＭＩＳ型トランジスタなどの半導体装置を構成する素子の特性ばらつきの発生を抑制することができる。   In contrast, in this embodiment, carbon or the like is co-implanted into the target diffusion layer, and even if the semiconductor substrate is heat-treated at a high temperature after the formation of the diffusion layer, the carbon in the carbon implantation layer is boron in silicon. Therefore, a photodiode with uniform characteristics can be formed. In addition, when the impurity is implanted to form the channel and source / drain regions of the MIS transistor, by applying the method of the present invention, characteristic variations of the MIS transistor in the pixel region or the MIS transistor in the peripheral circuit region can be reduced. Can be reduced. In this embodiment mode, by introducing carbon, nitrogen, fluorine, argon, or the like at the time of forming the diffusion layer, variation in diffusion of impurities in silicon, particularly boron, phosphorus, arsenic, and the like can be reduced. Occurrence of variation in characteristics of elements constituting a semiconductor device such as an MIS transistor can be suppressed.

半導体装置を形成する際の不純物導入はイオン注入で行うことが可能であるため、ばらつきが問題となる素子にのみ本願発明を適用することも可能である。この場合には、構成するデバイスのパラメータ抽出を含めた大幅な設計修正が必要とならない。本実施の形態では、ばらつきが問題となる個所には対策構造を適用し、その他の領域には通常の構造を有するＭＩＳトランジスタを用いることで、設計を容易化することを可能としている。具体的には、周辺回路領域などのＭＩＳトランジスタには炭素注入層を形成していない。以上により、半導体装置の微細化に伴う特性ばらつきの問題、ならびに設計の容易さに関する課題を解決することができる。   Impurity introduction at the time of forming a semiconductor device can be performed by ion implantation. Therefore, the present invention can be applied only to an element in which variation is a problem. In this case, no significant design modification including parameter extraction of the device to be configured is required. In the present embodiment, a countermeasure structure is applied to a place where variation is a problem, and a MIS transistor having a normal structure is used in other regions, thereby facilitating the design. Specifically, no carbon injection layer is formed in the MIS transistor in the peripheral circuit region or the like. As described above, it is possible to solve the problem of characteristic variation accompanying the miniaturization of the semiconductor device and the problem relating to the ease of design.

（実施の形態２）
前記実施の形態では、フォトダイオードおよび転送トランジスタのみに炭素注入層を形成する半導体イメージセンサーについて説明した。本実施の形態では、図１２および図１３を用いて本発明の実施の形態２を実現する半導体装置の製造プロセスの詳細を説明する。 (Embodiment 2)
In the above embodiment, the semiconductor image sensor in which the carbon injection layer is formed only in the photodiode and the transfer transistor has been described. In the present embodiment, the details of the manufacturing process of a semiconductor device that realizes the second embodiment of the present invention will be described with reference to FIGS.

まず、前記実施の形態１で図２〜図９を用いて説明した工程と同様の工程を行う。   First, steps similar to those described in Embodiment 1 with reference to FIGS. 2 to 9 are performed.

次に、図１２に示すように、レジスト膜ＰＲ４を除去した後、半導体基板１００上に画素トランジスタ領域１０５のみを露出するレジスト膜ＰＲ５を形成する。ここでいう画素トランジスタ領域１０５とは、後の工程でＡＭＰトランジスタＡｐが形成される領域と、後の工程で形成される転送トランジスタＴｒ一方のソース・ドレイン領域を構成するＮ＋領域１２５（図１３参照）を含む領域である。続いて、レジスト膜ＰＲ５をマスクとして炭素（Ｃ）を半導体基板１００の主面にイオン注入し、Ｎ＋領域１２５の形成時に生じる結晶欠陥（格子間シリコン）がチャネル内へ拡散することを抑制するための炭素注入層（共注入層）１２８ｃを形成する。 Next, as illustrated in FIG. 12, after removing the resist film PR <b> 4, a resist film PR <b> 5 that exposes only the pixel transistor region 105 is formed on the semiconductor substrate 100. The pixel transistor region 105 here refers to a region in which the AMP transistor Ap is formed in a later step and an N + region 125 (FIG. 13) constituting one source / drain region of the transfer transistor Tr formed in a later step. Reference). Subsequently, carbon (C) is ion-implanted into the main surface of the semiconductor substrate 100 using the resist film PR5 as a mask to suppress diffusion of crystal defects (interstitial silicon) generated when the N + region 125 is formed into the channel. For this purpose, a carbon injection layer (co-injection layer) 128c is formed.

すなわち、後の工程で形成されるＡＭＰトランジスタＡｐのソース・ドレイン領域と、転送トランジスタＴｒ一方のソース・ドレイン領域とを構成するＮ＋領域１２５に不活性な不純物である炭素を共注入することで炭素注入層１２８ｃを形成する。なお、ここでは炭素のイオン注入を用いているが、炭素に限らず窒素、フッ素またはアルゴンなどをイオン注入することも可能である。 That is, by injecting carbon, which is an inactive impurity, into the N + region 125 constituting the source / drain region of the AMP transistor Ap and the source / drain region of one of the transfer transistors Tr formed in a later step. A carbon injection layer 128c is formed. Although carbon ion implantation is used here, not only carbon but also nitrogen, fluorine, argon, or the like can be ion-implanted.

この後の工程は、前記実施の形態１で図１０〜図１１を用いて説明した工程と同様の工程を行うことにより、図１３に示す本実施の形態の半導体イメージセンサーが完成する。図１３に示す半導体装置の構造は前記実施の形態１で説明した半導体装置とほぼ同様であるが、転送トランジスタＴｒの両方のソース・ドレイン領域に炭素注入層が形成されており、また、ＡＭＰトランジスタＡｐのソース・ドレイン領域にも炭素注入層１２８ｃが形成されている点が前記実施の形態１の半導体装置と異なる。   Subsequent steps are the same as those described with reference to FIGS. 10 to 11 in the first embodiment, whereby the semiconductor image sensor of the present embodiment shown in FIG. 13 is completed. The structure of the semiconductor device shown in FIG. 13 is almost the same as that of the semiconductor device described in the first embodiment, but a carbon injection layer is formed in both source / drain regions of the transfer transistor Tr, and the AMP transistor The difference from the semiconductor device of the first embodiment is that a carbon injection layer 128c is also formed in the source / drain region of Ap.

本実施の形態の構造を用いることで、画素トランジスタ領域に形成されたＭＩＳトランジスタ、すなわち転送トランジスタＴｒおよびＡＭＰトランジスタＡｐの特性ばらつきを抑制することが可能となる。したがって、本手法を適用した画素トランジスタを構成する転送トランジスタＴｒおよびＡＭＰトランジスタＡｐは、ゲート長、ゲート幅を縮小してもランダムばらつきの増加を抑制することが可能となるため、前記実施の形態１の効果に加えて、半導体イメージセンサーをより微細化することが可能となり、チップ面積を縮小し、製造コストを低減することが可能となる。また、転送トランジスタＴｒおよびＡＭＰトランジスタＡｐの特性ばらつきの発生を防ぐことにより、フォトダイオードＰＤで発生した電気信号を安定して転送および増幅すること可能となり、半導体装置の信頼性を向上させることができる。   By using the structure of the present embodiment, it is possible to suppress variations in characteristics of the MIS transistors formed in the pixel transistor region, that is, the transfer transistor Tr and the AMP transistor Ap. Therefore, since the transfer transistor Tr and the AMP transistor Ap constituting the pixel transistor to which the present technique is applied can suppress an increase in random variation even if the gate length and the gate width are reduced, the first embodiment described above. In addition to the above effect, the semiconductor image sensor can be further miniaturized, the chip area can be reduced, and the manufacturing cost can be reduced. Further, by preventing the occurrence of variations in the characteristics of the transfer transistor Tr and the AMP transistor Ap, it is possible to stably transfer and amplify the electric signal generated by the photodiode PD, and to improve the reliability of the semiconductor device. .

ここでは、ＡＭＰトランジスタＡｐのソース・ドレイン領域を構成する半導体領域のうち、Ｎ＋領域１３１よりも接合深さが浅いＮ＋領域１２５に対して不活性な不純物の共注入を行っており、接合深さが比較的深いＮ＋領域１３１には共注入を行っていない。ソース・ドレイン領域を構成する接合深さが深い半導体領域（拡散層）に対し、ソース・ドレイン領域を構成する接合深さが浅い半導体領域（拡散層）は、不純物が拡散することでＭＩＳトランジスタの特性に大きな影響を与える。したがって、比較的接合深さが浅く、且つ高い不純物濃度を有する半導体領域は、より精度良く不純物濃度分布を急峻に形成することが求められる。つまり、Ｎ＋領域１２５のような接合深さが浅い半導体層に炭素を共注入して炭素注入層１２８ｃを形成することで、より効果的にＭＩＳトランジスタの性能を向上させ、特性ばらつきを抑えることができる。 Here, an inactive impurity is co-implanted into the N + region 125 having a junction depth shallower than that of the N + region 131 in the semiconductor region constituting the source / drain region of the AMP transistor Ap. Co-implantation is not performed in the N + region 131 having a relatively deep depth. A semiconductor region (diffusion layer) having a shallow junction depth that constitutes the source / drain region is compared with a semiconductor region (diffusion layer) that constitutes the source / drain region. It has a great influence on the characteristics. Therefore, a semiconductor region having a relatively shallow junction depth and a high impurity concentration is required to form a sharp impurity concentration distribution with higher accuracy. That is, by co-implanting carbon into a semiconductor layer having a shallow junction depth such as the N + region 125 to form the carbon implanted layer 128c, the performance of the MIS transistor can be improved more effectively and characteristic variation can be suppressed. Can do.

（実施の形態３）
本実施の形態では、図１４〜図１６を用いて本発明の実施の形態２を実現する半導体装置の製造プロセスの詳細を説明する。 (Embodiment 3)
In the present embodiment, details of a manufacturing process of a semiconductor device that realizes the second embodiment of the present invention will be described with reference to FIGS.

まず、前記実施の形態１で図２〜図７を用いて説明した工程と同様の工程を行う。   First, steps similar to those described in Embodiment 1 with reference to FIGS. 2 to 7 are performed.

次に、図１４に示すように、レジスト膜ＰＲ２をマスクとして不活性な不純物である炭素（Ｃ）を半導体基板１００の主面にイオン注入し、炭素注入層（共注入層）１２８ｄと、前記実施の形態１で説明した炭素注入層１２８ａとを形成する。   Next, as shown in FIG. 14, carbon (C), which is an inactive impurity, is ion-implanted into the main surface of the semiconductor substrate 100 using the resist film PR2 as a mask, and a carbon implantation layer (co-implantation layer) 128d; The carbon injection layer 128a described in Embodiment 1 is formed.

次に、図１５に示すように、レジスト膜ＰＲ２を剥離した後に、周辺回路領域１０６の一部であり、後の工程でＮ型ＭＩＳトランジスタＱｎが形成される領域のみを露出するレジスト膜ＰＲ６を半導体基板１００上に形成する。続いて、レジスト膜ＰＲ６をマスクとして不活性な不純物である炭素（Ｃ）を半導体基板１００の主面にイオン注入し、Ｎ＋領域１２５の形成時に生じる結晶欠陥（格子間シリコン）がチャネル内へ拡散することを抑制するための炭素注入層（共注入層）１２８ｅを形成する。 Next, as shown in FIG. 15, after removing the resist film PR2, a resist film PR6 that is a part of the peripheral circuit region 106 and exposes only the region where the N-type MIS transistor Qn is formed in a later step is formed. It is formed on the semiconductor substrate 100. Subsequently, carbon (C), which is an inert impurity, is ion-implanted into the main surface of the semiconductor substrate 100 using the resist film PR6 as a mask, and crystal defects (interstitial silicon) generated when the N + region 125 is formed enter the channel. A carbon injection layer (co-injection layer) 128e for suppressing diffusion is formed.

この後の工程は、前記実施の形態１において図１０〜図１１を用いて説明した工程と同様の工程を行うことにより、図１６に示す本実施の形態の半導体イメージセンサーが完成する。図１６に示す半導体装置の構造は前記実施の形態１で説明した半導体装置とほぼ同様であるが、周辺回路領域１０６（図１５参照）のＮ型ＭＩＳトランジスタＱｎおよびＰ型ＭＩＳトランジスタＱｐの両方のソース・ドレイン領域に炭素注入層１２８ｅおよび１２８ｄがそれぞれ形成されている点が前記実施の形態１の半導体装置と異なる。   Subsequent steps are the same as those described in the first embodiment with reference to FIGS. 10 to 11, thereby completing the semiconductor image sensor of the present embodiment shown in FIG. The structure of the semiconductor device shown in FIG. 16 is almost the same as that of the semiconductor device described in the first embodiment, but both the N-type MIS transistor Qn and the P-type MIS transistor Qp in the peripheral circuit region 106 (see FIG. 15). The difference from the semiconductor device of the first embodiment is that carbon implantation layers 128e and 128d are formed in the source / drain regions, respectively.

本実施の形態の構造を用いることで、周辺回路領域に形成されたＭＩＳトランジスタ、すなわちＮ型ＭＩＳトランジスタＱｎおよびＰ型ＭＩＳトランジスタＱｐの特性ばらつきを抑制することが可能となる。したがって、本手法を適用した周辺回路領域のＮ型ＭＩＳトランジスタＱｎおよびＰ型ＭＩＳトランジスタＱｐは、ゲート長、ゲート幅を縮小してもランダムばらつきの増加を抑制することが可能となるため、前記実施の形態１の効果に加えて、半導体イメージセンサーをより微細化することが可能となり、チップ面積を縮小し、製造コストを低減することが可能となる。また、周辺回路領域のＭＩＳトランジスタの特性ばらつきの発生を防ぐことにより、フォトダイオードＰＤで発生した電気信号を安定して出力することが可能となり、半導体装置の信頼性を向上させることができる。   By using the structure of the present embodiment, it is possible to suppress variations in characteristics of the MIS transistors formed in the peripheral circuit region, that is, the N-type MIS transistor Qn and the P-type MIS transistor Qp. Therefore, the N-type MIS transistor Qn and the P-type MIS transistor Qp in the peripheral circuit region to which the present technique is applied can suppress an increase in random variation even if the gate length and the gate width are reduced. In addition to the effect of the first aspect, the semiconductor image sensor can be further miniaturized, the chip area can be reduced, and the manufacturing cost can be reduced. In addition, by preventing the occurrence of variations in the characteristics of the MIS transistors in the peripheral circuit region, it is possible to stably output the electrical signal generated by the photodiode PD, and the reliability of the semiconductor device can be improved.

（実施の形態４）
本発明は、半導体基板の主面側から光を照射してフォトダイオードでその光を検出する半導体イメージセンサーに限らず、半導体基板の裏面側から入射する光をフォトダイオードにより検出する裏面照射型の半導体イメージセンサーにも適用することができる。ここで、図１７に本実施の形態の裏面照射型の半導体イメージセンサーを示す。 (Embodiment 4)
The present invention is not limited to a semiconductor image sensor that emits light from the main surface side of a semiconductor substrate and detects the light with a photodiode, but is a back-illuminated type in which light incident from the back surface side of the semiconductor substrate is detected with a photodiode. It can also be applied to semiconductor image sensors. Here, FIG. 17 shows a back-illuminated semiconductor image sensor of the present embodiment.

図１７に示す裏面照射型の半導体イメージセンサーは、図１に示す半導体イメージセンサーの裏面側に反射防止膜１３８ａを形成し、半導体基板１００の裏面側に反射防止膜１３８ａを介して半球状の凸型のレンズ１５５ａを形成しているものである。裏面照射型の半導体イメージセンサーでは、半導体基板１００の裏面側からレンズ１５５ａおよび反射防止膜１３８ａを透過した光がフォトダイオードＰＤに照射され、フォトダイオードＰＤ内のＰＮ接合部にキャリアが発生することにより光を検出する。   The back-illuminated semiconductor image sensor shown in FIG. 17 has an antireflection film 138a formed on the back side of the semiconductor image sensor shown in FIG. 1, and hemispherical projections on the back side of the semiconductor substrate 100 via the antireflection film 138a. A mold lens 155a is formed. In the back-illuminated semiconductor image sensor, light transmitted through the lens 155a and the antireflection film 138a is irradiated from the back surface side of the semiconductor substrate 100 to the photodiode PD, and carriers are generated at the PN junction in the photodiode PD. Detect light.

なお、このような半導体イメージセンサーでは半導体基板１００の裏面から光が入射するため、半導体基板１００の裏面は薄く研磨され、フォトダイオードＰＤを構成するＮ型領域１１１の近傍にまで半導体基板１００の裏面が近接していることが考えられる。また、半導体基板１００の主面側には図１１に示す配線層が複数積層されて形成されているが、前記実施の形態１とは異なり、この配線層を貫通するような開口部１５４および半導体基板１００の主面上のレンズ１５５などは形成されていない。   In such a semiconductor image sensor, since light enters from the back surface of the semiconductor substrate 100, the back surface of the semiconductor substrate 100 is thinly polished, and the back surface of the semiconductor substrate 100 reaches the vicinity of the N-type region 111 constituting the photodiode PD. May be close to each other. 11 is formed by laminating a plurality of wiring layers shown in FIG. 11 on the main surface side of the semiconductor substrate 100. Unlike the first embodiment, the openings 154 and semiconductors penetrating the wiring layers are formed. The lens 155 and the like on the main surface of the substrate 100 are not formed.

上記のように、本願発明は裏面照射型の半導体イメージセンサーにも適用することができ、これにより、前記実施の形態１と同様の効果を得ることができる。   As described above, the present invention can also be applied to a back-illuminated semiconductor image sensor, whereby the same effects as those of the first embodiment can be obtained.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態１において、炭素を共注入して形成するのは炭素注入層１２８ａのみでもよく、Ｎ型領域１１１に共注入して形成する炭素注入層１２８ｂは形成しなくてもよい。このように、前記実施の形態１〜４において説明した炭素注入層を形成する対象とする素子は適宜選択することが可能である。   For example, in the first embodiment, only the carbon injection layer 128a may be formed by co-injecting carbon, and the carbon injection layer 128b formed by co-injection into the N-type region 111 may not be formed. As described above, an element for which the carbon injection layer described in the first to fourth embodiments is to be formed can be appropriately selected.

また、ホウ素が導入されたＰ型領域に炭素注入層を形成することは前記Ｐ型領域を精度よく形成する効果があり、Ｎ型領域に炭素注入層を形成することは前記Ｎ型領域の周囲のＰ型領域に注入されたホウ素の濃度分布を均一にする効果がある。したがって、前記実施の形態１〜４のようにＮ型領域上にＰ型領域が形成されたフォトダイオードではなく、Ｐ型領域上にＮ型領域を有するフォトダイオードであっても、フォトダイオードを構成する各不純物拡散層に炭素を共注入することで本願発明の効果を得ることができる。   Also, forming the carbon implantation layer in the P-type region into which boron has been introduced has the effect of forming the P-type region with high accuracy, and forming the carbon implantation layer in the N-type region means that the periphery of the N-type region is This has the effect of making the concentration distribution of boron implanted into the P-type region uniform. Therefore, a photodiode is configured even if it is not a photodiode having a P-type region formed on an N-type region as in the first to fourth embodiments, but a photodiode having an N-type region on a P-type region. The effect of the present invention can be obtained by co-implanting carbon into each impurity diffusion layer.

また、前記実施の形態１〜３では、Ｎ型またはＰ型の不純物拡散層に炭素を共注入して炭素注入層を形成する工程について、主にＮ型またはＰ型の不純物拡散層を先に形成してから炭素を共注入して炭素注入層を形成する方法について説明したが、この順序は逆であってもよく、炭素注入層を形成してからＮ型またはＰ型の不純物拡散層をイオン注入により形成しても構わない。   In the first to third embodiments, the step of co-implanting carbon into the N-type or P-type impurity diffusion layer to form the carbon implantation layer mainly includes the N-type or P-type impurity diffusion layer first. The method of forming the carbon injection layer by co-injecting carbon after formation has been described, but this order may be reversed, and the N-type or P-type impurity diffusion layer is formed after the carbon injection layer is formed. It may be formed by ion implantation.

本発明は、ホウ素などの拡散しやすい不純物を含むフォトダイオードを有する装置の製造技術に適用して有効である。   The present invention is effective when applied to a manufacturing technique of a device having a photodiode containing an impurity that easily diffuses, such as boron.

１００ 半導体基板
１０１ 素子分離領域
１０２ 画素領域
１０３ 周辺領域
１０４ フォトダイオード領域
１０５ 画素トランジスタ領域
１０６ 周辺回路領域
１１０ Ｐウエル
１１１ Ｎ型領域
１１２ Ｐウエル
１１３ Ｎウエル
１１４ 炭素注入層
１２０ ゲート絶縁膜
１２０ａ 酸化膜
１２１〜１２４ ゲート電極
１２１ａ 多結晶シリコン膜
１２５ Ｎ＋領域
１２６ Ｐ＋領域
１２７ Ｐ＋領域
１２８ａ〜１２８ｅ 炭素注入層
１３０ サイドウォール
１３１ Ｎ＋領域
１３２ Ｐ＋領域
１３７ 保護膜
１３８ 反射防止膜
１３８ａ 反射防止膜
１５０ 層間絶縁膜
１５１ 線間絶縁膜
１５２ コンタクトプラグ
１５３ 金属配線
１５４ 開口部
１５５ レンズ
１５５ａ レンズ
１６０ 層間絶縁膜
１６１ 線間絶縁膜
１６３ 金属配線
１６４ ビア
Ａｐ ＡＭＰトランジスタ
ＰＤ フォトダイオード
ＰＲ１〜ＰＲ６ レジスト膜
Ｑｎ Ｎ型ＭＩＳトランジスタ
Ｑｐ Ｐ型ＭＩＳトランジスタ
Ｔｒ 転送トランジスタ 100 Semiconductor substrate 101 Element isolation region 102 Pixel region 103 Peripheral region 104 Photodiode region 105 Pixel transistor region 106 Peripheral circuit region 110 P well 111 N type region 112 P well 113 N well 114 Carbon injection layer 120 Gate insulating film 120a Oxide film 121 To 124 gate electrode 121a polycrystalline silicon film 125 N + region 126 P + region 127 P + region 128a to 128e carbon injection layer 130 sidewall 131 N + region 132 P + region 137 protective film 138 antireflection film 138a antireflection film 150 Interlayer insulating film 151 Line insulating film 152 Contact plug 153 Metal wiring 154 Opening 155 Lens 155a Lens 160 Interlayer insulating film 161 Line insulating film 163 Metal wiring 164 Via Ap AMP transistor PD Photodiode PR1~PR6 resist film Qn N-type MIS transistor Qp P-type MIS transistor Tr transfer transistor

Claims (16)

半導体基板の主面に形成された第１の導電型を有する第１半導体領域と、
半導体基板の主面に形成され、前記第１半導体領域と接し、前記第１の導電型とは異なる第２の導電型を有する第２半導体領域と、
を含むフォトダイオードを具備し、
前記第１半導体領域に不活性な不純物が共注入された第１共注入層が形成されていることを特徴とする半導体装置。 A first semiconductor region having a first conductivity type formed on a main surface of a semiconductor substrate;
A second semiconductor region formed on a main surface of a semiconductor substrate, in contact with the first semiconductor region, and having a second conductivity type different from the first conductivity type;
Comprising a photodiode including
A semiconductor device, wherein a first co-injection layer in which an inert impurity is co-implanted in the first semiconductor region is formed. 前記不活性な不純物は炭素、窒素、フッ素またはアルゴンを含むことを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the inert impurity contains carbon, nitrogen, fluorine, or argon. 前記第１共注入層は前記第１半導体領域よりも深い接合深さを有し、前記第２半導体領域は前記第１共注入層よりも深い接合深さを有することを特徴とする請求項１記載の半導体装置。   The first co-injection layer has a deeper junction depth than the first semiconductor region, and the second semiconductor region has a deeper junction depth than the first co-injection layer. The semiconductor device described. 前記第２半導体領域に不活性な不純物が共注入された第２共注入層が形成されていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a second co-injection layer in which an inert impurity is co-implanted in the second semiconductor region is formed. 前記第２共注入層は前記第２半導体領域よりも深い接合深さを有することを特徴とする請求項４記載の半導体装置。   The semiconductor device according to claim 4, wherein the second co-injection layer has a deeper junction depth than the second semiconductor region. 前記半導体基板上に形成されたゲート電極と、
第３半導体領域および前記第３半導体領域よりも接合深さが浅い第４半導体領域を含むソース・ドレインと、
を含む電界効果トランジスタを具備し、
前記第４半導体領域に不活性な不純物が共注入された第３共注入層が形成されていることを特徴とする請求項１記載の半導体装置。 A gate electrode formed on the semiconductor substrate;
A source / drain including a third semiconductor region and a fourth semiconductor region having a junction depth shallower than that of the third semiconductor region;
Comprising a field effect transistor comprising:
The semiconductor device according to claim 1, wherein a third co-injection layer in which an inert impurity is co-implanted in the fourth semiconductor region is formed. 前記電界効果トランジスタは前記フォトダイオードで発生した電気信号を転送し、増幅し、または出力する働きを有することを特徴とする請求項６記載の半導体装置。   The semiconductor device according to claim 6, wherein the field effect transistor has a function of transferring, amplifying, or outputting an electric signal generated by the photodiode. 前記第３共注入層は前記第４半導体領域よりも深い接合深さを有することを特徴とする請求項６記載の半導体装置。   The semiconductor device according to claim 6, wherein the third co-injection layer has a deeper junction depth than the fourth semiconductor region. 前記第１共注入層は前記第１半導体領域および前記第２半導体領域が接合している領域に形成されていることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the first co-injection layer is formed in a region where the first semiconductor region and the second semiconductor region are joined. 第１半導体領域と、前記第１半導体領域と接し、前記第１半導体領域よりも深い接合深さを有する第２半導体領域とを有するフォトダイオードを含む半導体装置の製造方法であって、
（ａ）半導体基板に第２導電型を有する不純物を注入して前記第２半導体領域を形成する工程と、
（ｂ）前記半導体基板に前記第２の導電型とは異なる第１導電型を有する不純物を注入して前記第１半導体領域を形成する工程と、
（ｃ）前記第１半導体領域に不活性な不純物を共注入して第１共注入層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a photodiode having a first semiconductor region and a second semiconductor region in contact with the first semiconductor region and having a junction depth deeper than the first semiconductor region,
(A) implanting an impurity having a second conductivity type into a semiconductor substrate to form the second semiconductor region;
(B) implanting an impurity having a first conductivity type different from the second conductivity type into the semiconductor substrate to form the first semiconductor region;
(C) forming a first co-injection layer by co-injecting an inert impurity into the first semiconductor region;
A method for manufacturing a semiconductor device, comprising: 前記不活性な不純物は炭素、窒素、フッ素またはアルゴンを含むことを特徴とする請求項１０記載の半導体装置の製造方法。   11. The method for manufacturing a semiconductor device according to claim 10, wherein the inert impurity includes carbon, nitrogen, fluorine, or argon. 前記第１共注入層の接合深さは前記第１半導体領域よりも深く、前記第２半導体領域よりも浅いことを特徴とする請求項１０記載の半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 10, wherein a junction depth of the first co-injection layer is deeper than the first semiconductor region and shallower than the second semiconductor region. （ｄ）前記第２半導体領域に不活性な不純物を共注入して第２共注入層を形成する工程をさらに有することを特徴とする請求項１０記載の半導体装置の製造方法。 11. The method of manufacturing a semiconductor device according to claim 10, further comprising the step of forming a second co-injection layer by co-injecting an inert impurity into the second semiconductor region. 前記第２共注入層の接合深さは前記第２半導体領域よりも深いことを特徴とする請求項１３記載の半導体装置の製造方法。   14. The method of manufacturing a semiconductor device according to claim 13, wherein a junction depth of the second co-injection layer is deeper than that of the second semiconductor region. ゲート電極と、第３半導体領域および前記第３半導体領域よりも接合深さが浅い第４半導体領域を含むソース・ドレインとを含む電界効果トランジスタを具備する半導体装置の製造方法であって、
（ｅ１）前記半導体基板上に前記ゲート電極を形成する工程と、
（ｅ２）前記半導体基板の主面に前記第３半導体領域を形成する工程と、
（ｅ３）前記半導体基板の主面に前記第４半導体領域を形成する工程と、
（ｅ４）前記第４半導体領域に不活性な不純物を共注入して第３共注入層を形成する工程と、
を有することを特徴とする請求項１０記載の半導体装置の製造方法。 A manufacturing method of a semiconductor device comprising a field effect transistor including a gate electrode, and a source / drain including a third semiconductor region and a fourth semiconductor region having a junction depth shallower than the third semiconductor region,
(E1) forming the gate electrode on the semiconductor substrate;
(E2) forming the third semiconductor region on the main surface of the semiconductor substrate;
(E3) forming the fourth semiconductor region on the main surface of the semiconductor substrate;
(E4) forming a third co-injection layer by co-injecting an inert impurity into the fourth semiconductor region;
The method of manufacturing a semiconductor device according to claim 10, comprising: 前記第３共注入層は前記第４半導体領域よりも深い接合深さを有することを特徴とする請求項１５記載の半導体装置の製造方法。   16. The method of manufacturing a semiconductor device according to claim 15, wherein the third co-injection layer has a junction depth deeper than that of the fourth semiconductor region.
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