JP2013020677A - 半導体装置 - Google Patents

Abstract

【課題】テスト時間の短縮化を図ることが可能な半導体装置を提供する。
【解決手段】このチャージポンプ回路１２では、通常動作時は、ポンプキャパシタＣ０，Ｃ２の一方電極にポンプクロック信号φＰを与えるとともにポンプキャパシタＣ１，Ｃ３の一方電極にポンプクロック信号φＰの相補信号を与え、ポンプキャパシタＣ０〜Ｃ３の欠陥を検出するテストモード時は、ポンプキャパシタＣ０〜Ｃ３の各々の電極間に外部電源電圧ＶＣＣを静的に印加する。したがって、ＭＯＳトランジスタのオン耐圧を超える高電圧をポンプキャパシタＣ０〜Ｃ３に印加できるので、テスト時間を短縮化できる。
【選択図】図３

Description

この発明は半導体装置に関し、特に、チャージポンプ回路を備えた半導体装置に関する。

フラッシュメモリでは、メモリセルのデータを書き換えるためにはメモリセルに±８Ｖ程度の高電圧を印加する必要がある。このため、フラッシュメモリには、電源電圧を昇圧して高電圧を生成するチャージポンプ回路が設けられている。

チャージポンプ回路は、複数のダイオードと、複数のポンプキャパシタと、ドライバとを備える。複数のダイオードは、電源電圧のラインと出力ノードの間に順方向に直列接続される。複数のポンプキャパシタの一方電極は、複数のダイオードの間の複数のポンプノードにそれぞれ接続される。

ドライバは、複数のポンプキャパシタのうちの各奇数段のポンプキャパシタの他方電極に電源電圧と接地電圧を交互に印加するとともに、各偶数段のポンプキャパシタの他方電極に接地電圧と電源電圧を交互に印加する。ポンプキャパシタの他方電極が接地電圧にされる毎にポンプキャパシタが充電され、ポンプキャパシタの他方電極が電源電圧にされる毎にポンプキャパシタの電荷が次段のポンプキャパシタに供給され、出力ノードの電圧が上昇する（たとえば、特許文献１，２、非特許文献１参照）。

なお、特許文献３には、ＤＲＡＭメモリセル内のトランスファーゲートのゲート酸化膜への交流ストレス頻度を高くしてスクリーニングを容易化する技術が開示されている。また、特許文献４には、ＤＲＡＭメモリセルを多重選択して一括してＡＣストレスを印加する技術が開示されている。

特開平２−２７６４６７号公報 再特ＷＯ２００６／０２５２０８号公報 特開平５−３４２８５９号公報 特開平９−２７４８００号公報

J.Dickson, "On-chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Votage Multiplier Technique", IEEE J. Solid-State Circuits, vol. SC-11, pp.374-378, Jun.1976.

近年、フラッシュメモリでは、メモリセルの微細化が進められているが、データ保持特性維持の観点から、メモリセルの絶縁膜の薄膜化は進められていない。このため、データ書換えに必要な電圧を下げることができず、メモリセルの微細化が進められてもチャージポンプ回路の出力電圧を下げることはできない。

その一方で、チップの電源電圧の低電圧化は進められており、電源電圧が下げられるのにチャージポンプ回路の出力電圧を下げることはできないと言う状況に陥っている。そのため、チャージポンプ回路のダイオードおよびポンプキャパシタを多段化させる必要があり、ポンプキャパシタの総占有面積が増加する傾向にある。ポンプキャパシタの総面積が増大すると、そのどこかに欠陥が存在する確率が上昇する。

ポンプキャパシタのどこかで欠陥に起因する絶縁破壊が起こると、ポンプ能力が低下し、データ書換えができなくなるなどの機能不具合が発生する。市場に出荷された後に、そのような機能不具合が起こらないように、ポンプキャパシタを構成する絶縁膜に含まれる欠陥をテストの過程で顕在化させ、不良品をリジェクトして市場に流出しないようにすることが求められている。

従来は、通常よりも高い電源電圧をチップに印加してチャージポンプ回路を動作させるバーンインテストを行なって不良箇所を顕在化させ、保証動作スペック(書換え回数など)での使用で不良が起こる可能性があるチップをリジェクトしてきた。しかし、このようなバーンインテストでは、チャージポンプ回路の動作によってポンプキャパシタの電極を駆動するドライバに含まれるＭＯＳトランジスタのオン/オフが発生するので、フラッシュメモリに含まれるＭＯＳトランジスタのオン耐圧を越える電源電圧を印加することはできない。

たとえば、ＭＯＳトランジスタのオン耐圧が７Ｖであれば、７Ｖを越える電源電圧をチップに印加した状態でチャージポンプを動作させることができず、ポンプキャパシタの両端子間にストレス電圧として７Ｖを越える電圧を印加することはできない。そのような制約のためストレス電圧と通常使用時の電源電圧との差を稼げない場合には、テスト時間を長くする必要があると言う問題があった。

それゆえに、この発明の主たる目的は、テスト時間の短縮化を図ることが可能な半導体装置を提供することである。

本発明の一実施の形態によれば、第１および第２のノード間に順方向に直列接続された複数のダイオードと、自身の一方電極が複数のダイオードの間にそれぞれ接続された複数の第１のキャパシタと、通常動作時は、複数の第１のキャパシタのうちの各奇数段の第１のキャパシタの他方電極に第１および第２の電圧を交互に印加するとともに各偶数段の第１のキャパシタの他方電極に第２および第１の電圧を交互に印加して第１のノードから第２のノードに電流を流すドライバを備えたチャージポンプ回路において、複数の第１のキャパシタの欠陥を検出するテストモードを備えた半導体装置が提供される。

この発明に係る半導体装置では、テストモード時は第１のキャパシタの他方電極に第１の電圧を印加するとともに、その一方電極を第２の電圧に固定する。したがって、第１のキャパシタに静的なストレス電圧を印加するので、ＭＯＳトランジスタのオフ耐圧に相当するストレス電圧を第１のキャパシタに印加することができる。したがって、従来よりも大きなストレス電圧を第１のキャパシタに印加することができ、テスト時間が短くて済む。

この発明の実施の形態１によるフラッシュメモリの構成を示すブロック図である。 図１に示したメモリセルの構成および動作を示す図である。 図１に示したチャージポンプ回路の構成を示す回路図である。 この発明の実施の形態２によるチャージポンプ回路の要部を示す回路図である。 この発明の実施の形態３によるフラッシュメモリの要部を示す回路ブロック図である。 この発明の実施の形態４によるフラッシュメモリの要部を示す回路ブロック図である。 実施の形態４の変更例を示すブロック図である。 この発明の実施の形態５によるチャージポンプ回路の構成を示す回路図である。 この発明の実施の形態６によるチャージポンプ回路の構成を示す回路図である。

［実施の形態１］
本発明の実施の形態１によるフラッシュメモリ１は、図１に示すように、メモリセルアレイＭＡを備える。メモリセルアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けられた複数のソース線ＳＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。

メモリセルＭＣは、図２（ａ）の上段に示すように、シリコン基板のＰ型ウェルＰＷの表面にフローティングゲートＦＧおよびコントロールゲートＣＧを積層し、ゲートＦＧ，ＣＧの一方側および他方側にそれぞれソースおよびドレインを形成したものである。Ｐ型ウェルＰＷとフローティングゲートＦＧとコントロールゲートＣＧはゲート絶縁膜（図示せず）によって互いに絶縁されている。メモリセルＭＣのゲートは対応のワード線ＷＬに接続され、そのドレインは対応のビット線ＢＬに接続され、そのソースは対応のソース線ＳＬに接続されている。

書込動作時は、図２（ｂ）に示すように、書込対象のメモリセルＭＣに対応するワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、およびＰ型ウェルＰＷにそれぞれ８Ｖ，４Ｖ，０Ｖ，０Ｖを印加する。これにより、図２（ｃ）に示すように、そのメモリセルＭＣのフローティングゲートＦＧに電子が注入され、そのメモリセルＭＣのしきい値電圧ＶＴＨが高くなる。

すなわち、図２（ｃ）の中段に示すように、メモリセルＭＣのドレインおよびソース間に所定の電圧を印加し、ワード線ＷＬの電圧ＶＷＬを０Ｖから徐々に上昇させると、ワード線電圧ＶＷＬがしきい値電圧ＶＴＨを越えるとメモリセルＭＣに電流ＩＣが流れ始める。書込状態では、しきい値電圧ＶＴＨが高い状態になっており、この状態はたとえばデータ「０」に対応付けられる。

消去動作時は、図２（ｄ）に示すように、消去対象のメモリセルＭＣに対応するワード線ＷＬ、ソース線ＳＬ、およびＰ型ウェルＰＷにそれぞれ−８Ｖ，８Ｖ，８Ｖを印加し、ビット線ＢＬをハイ・インピーダンス（Ｈｉ−Ｚ）状態にする。これにより、図２（ａ）に示すように、そのメモリセルＭＣのフローティングゲートＦＧからソースに電子が引き抜かれ、そのメモリセルＭＣのしきい値電圧ＶＴＨが低下する。消去状態では、しきい値電圧ＶＴＨが低い状態になっており、この状態はたとえばデータ「１」に対応付けられる。

読出動作時は、図２（ａ）（ｃ）の下段に示すように、読出対象のメモリセルＭＣに対応するメモリセルＭＣのワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬにそれぞれ読出ワード線電圧ＶＲ１（約５Ｖ），読出ビット線電圧ＶＲ２（約１Ｖ），０Ｖを印加し、ビット線ＢＬからメモリセルＭＣを介してソース線ＳＬに流れる電流ＩＣと所定のしきい値電流ＩＴＨとの高低を比較する。

図２（ａ）の中段に示すようにＩＣ＞ＩＴＨである場合は、メモリセルＭＣは低しきい値状態（消去状態）であると判別され、メモリセルＭＣからデータ「１」が読み出される。また、図２（ｃ）の中段に示すようにＩＣ＜ＩＴＨである場合は、メモリセルＭＣは高しきい値状態（書込状態）であると判別され、メモリセルＭＣからデータ「０」が読み出される。

図１に戻って、フラッシュメモリ１は、内部電圧発生回路２、電圧切換回路３、アドレス入力バッファ４、アドレスカウンタ５、ロウデコーダ６、コラムデコーダ７、書換制御回路８、書込ドライバ９、センスアンプ１０、および出力ロジック＋バッファ回路１１を備える。

内部電圧発生回路２は、複数のチャージポンプ回路を含み、電源電圧ＶＣＣを昇圧して複数の高電圧（たとえば４Ｖ，約５Ｖ，８Ｖ，−８Ｖ）を発生する。電圧切換回路３は、内部電圧発生回路２で生成された複数の高電圧をロウデコーダ６、コラムデコーダ７、書込ドライバ９などに分配する。

アドレス入力バッファ４は、外部アドレス信号ＡＤＤをアドレスカウンタ５に伝達させる。アドレスカウンタ５は、外部アドレス信号ＡＤＤに従って行アドレス信号および列アドレス信号を生成し、生成した行アドレス信号および列アドレス信号をそれぞれロウデコーダ６およびコラムデコーダ７に与える。

ロウデコーダ６は、行アドレス信号に従って、メモリセルアレイＭＡの複数行のうちのいずれかの行を選択し、選択した行のワード線ＷＬに動作モードに応じたレベルの電圧を印加する。動作モードとしては、書込動作モード、消去動作モード、読出動作モードがある。

コラムデコーダ７は、列アドレス信号に従って、メモリセルアレイＭＡの複数列のうちのいずれかの列を選択し、書込動作時は選択した列のビット線ＢＬと書込ドライバ９とを接続し、読出動作時は選択した列のビット線ＢＬとセンスアンプ１０とを接続する。

書換制御回路８は、外部から与えられる書込データ信号ＤＩと制御信号ＣＮＴに従って内部電圧発生回路２、アドレスカウンタ５、電圧切換回路３、ロウデコーダ６、コラムデコーダ７、書込ドライバ９、センスアンプ１０、出力ロジック＋バッファ回路１１などを制御する。書込ドライバ９は、デコーダ６，７によって選択された書込対象のメモリセルＭＣにデータ信号を書込む。センスアンプ１０は、デコーダ６，７によって選択された読出対象のメモリセルＭＣからデータ信号を読み出す。出力ロジック＋バッファ回路１１は、センスアンプ１０によって読み出されたデータ信号を読出データ信号ＤＯとして外部に出力する。また、外部から与えられるリセット信号ＲＥが活性化レベルにされると、フラッシュメモリ１は初期状態にリセットされる。

図３は、内部電圧発生回路２に含まれる正電圧発生用のチャージポンプ回路１２の構成を示す回路図である。図３において、このチャージポンプ回路１２は、ＰチャネルＭＯＳトランジスタＰ０，ダイオードＤ０〜Ｄ４、ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３、ポンプキャパシタＣ０〜Ｃ３、ＯＲゲートＯＧ０〜ＯＧ３、ＡＮＤゲートＡＧ０〜ＡＧ３、およびインバータＩＮＶ１，ＩＮＶ３を備える。

ＰチャネルＭＯＳトランジスタＰ０およびダイオードＤ０〜Ｄ４は、電源電圧ＶＣＣのラインと出力ノードＮ４との間に直列接続される。ＰチャネルＭＯＳトランジスタＰ０のゲートは、ストレス印加イネーブル信号ＳＥＮを受ける。ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３のドレインは、それぞれダイオードＤ０〜Ｄ３のカソード（ポンプノードＮ０〜Ｎ３）に接続され、それらのゲートはともにストレス印加イネーブル信号ＳＥＮを受け、それらのドレインはともに接地電圧ＶＳＳを受ける。

偶数段のＡＮＤゲートＡＧ０，ＡＧ２の各々は、ポンプ活性化信号ＰＥＮとポンプクロック信号φＰの論理積信号を出力する。インバータＩＮＶ１，ＩＮＶ３の各々は、ポンプクロック信号φＰの相補信号を生成する。奇数段のＡＮＤゲートＡＧ１，ＡＧ３は、それぞれインバータＩＮＶ１，ＩＮＶ３の出力信号とポンプ活性化信号ＰＥＮとの論理積信号を出力する。ＯＲゲートＯＧ０〜ＯＧ３は、それぞれＡＮＤゲートＡＧ０〜ＡＧ３の出力信号とストレス印加イネーブル信号ＳＥＮとの論理和信号を出力する。ポンプキャパシタＣ０〜Ｃ３の一方電極はそれぞれポンプノードＮ０〜Ｎ３に接続され、それらの他方電極はそれぞれＯＲゲートＯＧ０〜ＯＧ３の出力信号を受ける。

次に、このチャージポンプ回路１２の動作について説明する。通常動作時は、ストレス印加イネーブル信号ＳＥＮが非活性化レベルの「Ｌ」レベルにされて、ＰチャネルＭＯＳトランジスタＰ０が導通するとともに、ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３が非導通になる。これにより、電源電圧ＶＣＣのラインからＰチャネルＭＯＳトランジスタＰ０およびダイオードＤ０〜Ｄ４を介して出力ノードＮ４に電流が流れ、出力ノードＮ４に接続された安定化キャパシタ（図示せず）が充電される。

また、ポンプ活性化信号ＰＥＮが活性化レベルの「Ｈ」レベルにされて、ポンプクロック信号φＰに対して偶数段のゲートＡＧ０，ＯＧ０（ＡＧ２，ＯＧ２）がバッファとして動作するとともに、ポンプクロック信号φＰの相補信号に対して奇数段のゲートＡＧ１，ＯＧ１（ＡＧ３，ＯＧ３）がバッファとして動作する。これにより、ポンプクロック信号φＰが偶数段のポンプキャパシタＣ０，Ｃ２の他方電極に与えられるとともに、ポンプクロック信号φＰの相補信号が奇数段のポンプキャパシタＣ１，Ｃ３の他方電極に与えられる。この状態で、ポンプクロック信号φＰは、所定の周期で交互に「Ｈ」レベル（電源電圧ＶＣＣ）および「Ｌ」レベル（接地電圧ＶＳＳ）にされる。

ポンプクロック信号φＰが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、偶数段のポンプキャパシタＣ０，Ｃ２の他方電極が「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、容量結合によってポンプノードＮ０，Ｎ２の電圧が電源電圧ＶＣＣだけ昇圧される。また、奇数段のポンプキャパシタＣ１，Ｃ３の他方電極が「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、容量結合によってポンプノードＮ１，Ｎ３の電圧が電源電圧ＶＣＣだけ降圧される。これにより、ダイオードＤ１，Ｄ３が導通し、ポンプノードＮ０，Ｎ２からそれぞれノードＮ１，Ｎ３に電流が供給される。

次いで、ポンプクロック信号φＰが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、偶数段のポンプキャパシタＣ０，Ｃ２の他方電極が「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、容量結合によってポンプノードＮ０，Ｎ２の電圧が電源電圧ＶＣＣだけ降圧される。また、奇数段のポンプキャパシタＣ１，Ｃ３の他方電極が「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、容量結合によってポンプノードＮ１，Ｎ３の電圧が電源電圧ＶＣＣだけ昇圧される。これにより、ダイオードＤ０，Ｄ２，Ｄ４が導通し、電源電圧ＶＣＣのラインからポンプノードＮ０に電流が供給されるとともに、ポンプノードＮ１，Ｎ３からそれぞれノードＮ２，Ｎ４に電流が供給される。

このように、ポンプクロック信号φＰが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる毎に出力ノードＮ４に電流が供給され、出力ノードＮ４の電圧が徐々に上昇する。出力ノードＮ４の電圧の最大値は、ダイオードＤの段数で決められ、電源電圧ＶＣＣよりも高い正電圧になる。出力ノードＮ４の電圧は、比較回路（図示せず）によって参照電圧と比較される。

出力ノードＮ４の電圧が参照電圧（たとえば、８Ｖ）よりも高くなると、ポンプクロック信号φＰが「Ｈ」レベルまたは「Ｌ」レベルに固定され、あるいはポンプ活性化信号ＰＥＮが「Ｌ」レベルにされて、出力ノードＮ４への電流の供給は停止される。出力ノードＮ４の電圧が参照電圧よりも低くなると、ポンプ活性化信号ＰＥＮが「Ｈ」レベルにされるとともに、ポンプクロック信号φＰが所定の周期で交互に「Ｈ」レベルおよび「Ｌ」レベルにされて、出力ノードＮ４への電流の供給が再開される。このようにして、出力ノードＮ４の電圧は参照電圧に維持される。

ポンプキャパシタＣ０〜Ｃ３にストレス電圧を印加してポンプキャパシタＣ０〜Ｃ３の欠陥を検出するテストモード時は、ストレス印加イネーブル信号ＳＥＮが活性化レベルの「Ｈ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタＰ０が非導通になるとともに、ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３が導通し、ポンプノードＮ０〜Ｎ３がともに接地電圧ＶＳＳに固定される。また、ＯＲゲートＯＧ０〜ＯＧ３の出力信号が「Ｈ」レベル（電源電圧ＶＣＣ）に固定される。したがって、ポンプキャパシタＣ０〜Ｃ３の各々に電源電圧ＶＣＣが静的に印加される。この状態で、フラッシュメモリ１を構成するＭＯＳトランジスタのオフ耐圧（たとえば１０Ｖ）まで電源電圧ＶＣＣが上げられ、ポンプキャパシタＣ０〜Ｃ３の各々にストレス電圧が印加される。

所定時間だけストレス電圧を印加した後、チャージポンプ回路１２が運転され、チャージポンプ回路１２の出力電圧が検出される。チャージポンプ回路１２の出力電圧が所定電圧に到達した場合は、ポンプキャパシタＣ０〜Ｃ３に欠陥は無いと判定される。チャージポンプ回路１２の出力電圧が所定電圧に到達しない場合は、ポンプキャパシタＣ０〜Ｃ３に欠陥が発生したと判定され、フラッシュメモリ１は廃棄される。

ここで、ＭＯＳトランジスタのオフ耐圧とは、ＭＯＳトランジスタがオフ状態に維持されているときに許容されるドレイン−ソース間電圧、ゲート−ドレイン間電圧、ゲート−ソース間電圧の最大値を言う。ＭＯＳトランジスタのオフ耐圧は、オン耐圧よりも高く、約１０Ｖである。

また、ＭＯＳトランジスタのオン耐圧とは、ＭＯＳトランジスタがオフ状態（非導通状態）からオン状態（導通状態）に切換わるときに許容されるドレイン−ソース間電圧の最大値を言う。ＭＯＳトランジスタのオン耐圧は、オフ耐圧よりも低く、約７Ｖである。従来のバーンインテストでは、チャージポンプ回路を動作させてポンプキャパシタＣ０〜Ｃ３に動的にストレス電圧を印加してしたので、電源電圧ＶＣＣをＭＯＳトランジスタのオン耐圧以上に上げることはできなかった。

これに対して本実施の形態１では、チャージポンプ回路１２を運転させずにポンプキャパシタＣ０〜Ｃ３に静的なストレス電圧を印加するので、ＭＯＳトランジスタのオフ耐圧に相当するストレス電圧をポンプキャパシタＣ０〜Ｃ３に印加することができる。したがって、従来よりも大きなストレス電圧をポンプキャパシタＣ０〜Ｃ３に印加することができ、テスト時間が短くて済む。

［実施の形態２］
図３のチャージポンプ回路１２では、通常動作時に、ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３にそれぞれポンプノードＮ０〜Ｎ３の高い電圧が印加され、ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３が破壊される恐れがある。この実施の形態２ではこの問題が解決される。

この実施の形態２では、図４に示すように、ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３の各々に対応して、電圧緩和素子を構成するＮチャネルＭＯＳトランジスタＱ４が設けられる。図４では、ＮチャネルＭＯＳトランジスタＱ０に対応して設けられたＮチャネルＭＯＳトランジスタＱ４が示されている。ＮチャネルＭＯＳトランジスタＱ４のドレインは対応のポンプノードＮ０に接続され、そのゲートは電源電圧ＶＣＣを受け、そのソースはＮチャネルＭＯＳトランジスタＱ０のドレインに接続される。

ＮチャネルＭＯＳトランジスタＱ０のドレインの電圧は、ＮチャネルＭＯＳトランジスタＱ４のゲート電圧（すなわち電源電圧ＶＣＣ）よりもＮチャネルＭＯＳトランジスタＱ４のしきい値電圧だけ低い電圧に固定される。したがって、ＮチャネルＭＯＳトランジスタＱ０のドレイン−ソース間に印加される電圧を下げることができ、ＮチャネルＭＯＳトランジスタＱ０が破壊されるのを防止することができる。他のＮチャネルＭＯＳトランジスタＱ１〜Ｑ３についても、ＮチャネルＭＯＳトランジスタＱ０と同様に保護される。

なお、この実施の形態２では、ＮチャネルＭＯＳトランジスタＱ４のゲートに電源電圧ＶＣＣを印加したが、チャージポンプ回路１２の出力電圧と接地電圧ＶＳＳの間の中間の電圧をＮチャネルＭＯＳトランジスタＱ４のゲートに与えてもよい。

［実施の形態３］
図５は、この発明の実施の形態３によるフラッシュメモリの要部を示す回路ブロック図である。図５において、このフラッシュメモリは、チャージポンプ回路１２、安定化キャパシタ１３、およびスイッチ１４を備える。安定化キャパシタ１３は、チャージポンプ回路１２の出力ノードＮ４と接地電圧ＶＳＳのラインとの間に接続され、出力ノードＮ４の電圧を安定化させる。

スイッチ１４は、出力ノードＮ４と電源電圧ＶＣＣのラインとの間に接続され、ストレス印加イネーブル信号ＳＥＮが活性化レベルの「Ｈ」レベルである場合は導通し、信号ＳＥＮが非活性化レベルの「Ｌ」レベルである場合は非導通になる。

通常動作時は、ストレス印加イネーブル信号ＳＥＮが非活性化レベルの「Ｌ」レベルにされ、スイッチ１４は非導通になる。また、ポンプ活性化信号ＰＥＮが活性化レベルの「Ｈ」レベルにされ、ポンプクロック信号φＰが交互に「Ｈ」レベルおよび「Ｌ」レベルにされ、チャージポンプ回路１２から電流が出力されて安定化キャパシタ１３が所定の電圧に充電される。

テストモード時は、ストレス印加イネーブル信号ＳＥＮが活性化レベルの「Ｈ」レベルにされる。これにより、チャージポンプ回路１２内のポンプキャパシタＣ０〜Ｃ３の各々に電源電圧ＶＣＣが印加される。また、スイッチ１４が導通して、安定化キャパシタ１３に電源電圧ＶＣＣが印加される。この状態で、電源電圧ＶＣＣがＭＯＳトランジスタのオフ耐圧まで上げられて、キャパシタＣ０〜Ｃ３，１３の各々にストレス電圧が印加され、キャパシタＣ０〜Ｃ３，１３の欠陥の発生が加速される。

この実施の形態３では、実施の形態１と同じ効果が得られる他、安定化キャパシタ１３のテスト時間も短縮化することができる。

なお、この実施の形態３では、スイッチ１４を介して安定化キャパシタ１３に電源電圧ＶＣＣを印加したが、電源電圧ＶＣＣの代わりに所望の外部電圧を印加してもよい。

［実施の形態４］
実施の形態１〜３ではテストモード時に、ＭＯＳトランジスタのオン耐圧よりも高いオフ耐圧に電源電圧ＶＣＣを上昇させる。フラッシュメモリ１では、チャージポンプ回路１２の他にも電源電圧ＶＣＣによって駆動される論理回路（以下、ＶＣＣ系論理回路と称す）がある。もし、テストモード時にＶＣＣ系論理回路内で論理が遷移してＭＯＳトランジスタがスイッチングされると、そのＭＯＳトランジスタが破壊される恐れがある。この実施の形態４では、この問題が解決される。

図６は、この発明の実施の形態４によるフラッシュメモリの要部を示すブロック図である。図６において、このフラッシュメモリは、チャージポンプ回路１２、ＯＲゲート１５、およびＶＣＣ系論理回路１６を備える。

チャージポンプ回路１２は、図３で示したものであり、信号ＰＥＮ，φＰ，ＳＥＮによって制御される。ＯＲゲート１５は、ストレス印加イネーブル信号ＳＥＮとリセット信号ＲＥの論理和信号をＶＣＣ系論理回路１６に与える。ＶＣＣ系論理回路１６は、たとえば図１に示した書換制御回路８、出力ロジック＋バッファ回路１１などである。

リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされると、ＯＲゲート１５の出力信号が「Ｈ」レベルになってＶＣＣ系論理回路１６が初期状態にリセットされる。テストモード時は、ストレス印加イネーブル信号ＳＥＮが活性化レベルの「Ｈ」レベルに固定される。これにより、ＯＲゲート１５の出力信号が「Ｈ」レベルに固定され、ＶＣＣ系論理回路１６がリセットされて初期状態に固定される。したがって、テストモード時にＶＣＣ系論理回路１６内で論理が遷移してＭＯＳトランジスタが破壊されるのを防止することができる。

図７は、本実施の形態４の変更例となる半導体チップ（マイクロコンピュータチップ）２０の構成を示すブロック図である。図７において、この半導体チップ２０は、内部電圧発生回路２１、入出力回路２２、レベルシフト回路２３〜２５、ＶＤＤ系論理回路２６、およびフラッシュメモリ部２７を備える。

外部電源電圧ＶＣＣは、ＶＤＤ系論理回路２６以外の回路２２〜２５，２７に供給される。内部電圧発生回路２１、入出力回路２２、およびフラッシュメモリ部２７は、それぞれ外部電源電圧ＶＣＣによって駆動されるＶＣＣ系論理回路２１ａ，２２ａ，２７ａを含む。ストレス印加イネーブル信号ＳＥＮは、ＶＣＣ系論理回路２１ａ，２２ａ，２７ａおよびレベルシフト回路２３〜２５に与えられる。

内部電圧発生回路２１は、ＶＣＣ系論理回路２１ａおよび降圧回路２１ｂを含む。ＶＣＣ系論理回路２１ａは、降圧回路２１ｂを制御する。降圧回路２１ｂは、外部電源電圧ＶＣＣを降圧して内部電源電圧ＶＤＤを生成する。内部電源電圧ＶＤＤは、入出力回路２２以外の回路２３〜２７に供給される。

入出力回路２２は、ＶＣＣ系論理回路２２ａを含み、信号Ｓの入出力を行なう。信号Ｓは、データ信号、制御信号などを含む。レベルシフト回路２３は、入出力回路２２とＶＤＤ系論理回路２６の間に設けられ、信号のレベル変換を行なう。すなわち、入出力回路２２の出力信号の論理レベルは外部電源電圧ＶＣＣである。レベルシフト回路２３は、入出力回路２２の出力信号の論理レベルを内部電源電圧ＶＤＤに変換してＶＤＤ系論理回路２６に与える。また、ＶＤＤ系論理回路２６の出力信号の論理レベルは内部電源電圧ＶＤＤである。レベルシフト回路２３は、ＶＤＤ系論理回路２６の出力信号の論理レベルを外部電源電圧ＶＣＣに変換して入出力回路２２に与える。レベルシフト回路２４は、他の信号のレベル変換を行なう。

ＶＤＤ系論理回路２６は、ＣＰＵ（Central Processing Unit）を含み、プログラムに従って所定の動作を行なう。レベルシフト回路２５は、ＶＤＤ系論理回路２６とフラッシュメモリ部２７の間に設けられ、信号のレベル変換を行なう。フラッシュメモリ部２７は、ＶＣＣ系論理回路２７ａを含み、データを記憶する。

このような半導体チップ２０でも、フラッシュメモリ部２７に内蔵されるチャージポンプ回路１２のポンプキャパシタＣ０〜Ｃ３にストレス電圧を印加して欠陥を検出する必要がある。その際、外部電源電圧ＶＣＣがＭＯＳトランジスタのオフ耐圧まで上げられるので、外部電源電圧ＶＣＣによって駆動されるＶＣＣ系論理回路２１ａ，２２ａ，２７ａおよびレベルシフト回路２３〜２５において論理が遷移すると回路内のＭＯＳトランジスタが破壊されてしまう。そこで、この半導体チップ２０では、それらのＶＣＣ系論理回路２１ａ，２２ａ，２７ａおよびレベルシフト回路２３〜２５にもストレス印加イネーブル信号ＳＥＮを与え、フラッシュメモリ部２７のテストモード時にはそれらの回路を初期状態に固定している。なお、半導体チップ２０の端子を用いてストレス印加イネーブル信号ＳＥＮを制御してもよいし、半導体チップ２０内のレジスタを用いてストレス印加イネーブル信号ＳＥＮを制御してもよい。

［実施の形態５］
図８は、この発明の実施の形態５によるチャージポンプ回路３０の構成を示す回路図であって、図３と対比される図である。図８において、このチャージポンプ回路３０が図３のチャージポンプ回路１２と異なる点は、ＯＲゲート３１およびインバータ３２が追加されている点である。

ＯＲゲート３１は、リセット信号ＲＥとストレス印加イネーブル信号ＳＥＮの論理和信号をＰチャネルＭＯＳトランジスタＰ０のゲートに与える。信号ＳＥＮは、インバータ３２を介してＮチャネルＭＯＳトランジスタＱ０〜Ｑ３のソースに与えられる。ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３のゲートは、ともに電源電圧ＶＣＣを受ける。なお、ゲート回路Ｇ１は図３のＡＮＤゲートＡＧ１およびインバータＩＮＶ１を含み、ゲート回路Ｇ３は図３のＡＮＤゲートＡＧ３およびインバータＩＮＶ３を含む。

リセット動作時は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされ、ストレス印加イネーブル信号ＳＥＮが非活性化レベルの「Ｌ」レベルにされる。また、ポンプ活性化信号ＰＥＮが非活性化レベルの「Ｌ」レベルにされ、ポンプクロック信号φＰが「Ｌ」レベルに固定される。これにより、トランジスタＰ０，Ｑ０〜Ｑ３がともに非導通になり、ＯＲゲートＯＧ０〜ＯＧ３の出力信号が「Ｌ」レベルになり、チャージポンプ回路３０は非活性状態になる。

通常動作時は、リセット信号ＲＥが非活性化レベルの「Ｌ」レベルにされ、ストレス印加イネーブル信号ＳＥＮが非活性化レベルの「Ｌ」レベルにされる。また、ポンプ活性化信号ＰＥＮが活性化レベルの「Ｈ」レベルにされ、ポンプクロック信号φＰが交互に「Ｈ」レベルおよび「Ｌ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタＰ０が導通し、ＮチャネルＭＯＳトランジスタＱ０〜Ｑ３が非導通になる。また、偶数段のポンプキャパシタＣ０，Ｃ２の他方電極にポンプクロック信号φＰが与えられ、奇数段のポンプキャパシタＣ１，Ｃ３の他方電極にポンプクロック信号φＰの相補信号が与えられ、出力ノードＮ４に電流が供給される。

テストモード時は、ストレス印加イネーブル信号ＳＥＮが活性化レベルの「Ｈ」レベルにされる。また、ポンプ活性化信号ＰＥＮが非活性化レベルの「Ｌ」レベルにされ、ポンプクロック信号φＰが「Ｌ」レベルに固定される。

これにより、ＰチャネルＭＯＳトランジスタＰ０が非導通にされるとともにＮチャネルＭＯＳトランジスタＱ０〜Ｑ３が導通し、ポンプノードＮ０〜Ｎ３が「Ｌ」レベル（接地電圧ＶＳＳ）に固定される。また、ＯＲゲートＯＧ０〜ＯＧ３の出力信号が「Ｈ」レベル（電源電圧ＶＣＣ）になる。したがって、ポンプキャパシタＣ０〜Ｃ３の各々に電源電圧ＶＣＣが静的に印加される。この状態で電源電圧ＶＣＣがＭＯＳトランジスタのオフ耐圧まで上げられ、ポンプキャパシタＣ０〜Ｃ３の各々にストレス電圧が印加される。この実施の形態５でも、実施の形態１と同じ効果が得られる。

［実施の形態６］
図９は、この発明の実施の形態６による負電圧発生用のチャージポンプ回路４０の構成を示す回路図である。図９において、このチャージポンプ回路４０は、ダイオードＤ１１〜Ｄ１５、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４、ＮチャネルＭＯＳトランジスタＱ１０、ポンプキャパシタＣ１１〜Ｃ１４、ゲート回路Ｇ１１〜Ｇ１４，Ｇ２１〜Ｇ２４、およびＮＯＲゲート４１を備える。

ダイオードＤ１１〜Ｄ１５およびＮチャネルＭＯＳトランジスタＱ１０は、出力ノードＮ１０と接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４のソースはともにストレス印加イネーブル信号ＳＥＮを受け、それらのゲートはともに接地電圧ＶＳＳを受け、それらのドレインはそれぞれダイオードＤ１１〜Ｄ１４のカソード（ポンプノードＮ１１〜Ｎ１４）に接続される。ＮＯＲゲート４１は、リセット信号ＲＥとストレス印加イネーブル信号ＳＥＮを受け、その出力信号はＮチャネルＭＯＳトランジスタＱ１０のゲートに与えられる。

奇数段のゲート回路Ｇ１１，Ｇ１３の各々は、ポンプ活性化信号ＰＥＮとポンプクロック信号φＰの相補信号との論理積信号を出力する。偶数段のゲート回路Ｇ１２，Ｇ１４の各々は、ポンプ活性化信号ＰＥＮとポンプクロック信号φＰとの論理積信号を出力する。ゲート回路Ｇ２１〜Ｇ２４は、それぞれゲート回路Ｇ１１〜Ｇ１４の出力信号とストレス印加イネーブル信号ＳＥＮの反転信号との論理積信号を出力する。ポンプキャパシタＣ１１〜Ｃ１４の一方電極はそれぞれポンプノードＮ１１〜Ｎ１４に接続され、それらの他方電極はそれぞれゲート回路Ｇ２１〜Ｇ２４の出力信号を受ける。

次に、このチャージポンプ回路４０の動作について説明する。リセット動作時は、リセット信号ＲＥが活性化レベルの「Ｈ」レベルにされ、ストレス印加イネーブル信号ＳＥＮが非活性化レベルの「Ｌ」レベルにされる。また、ポンプ活性化信号ＰＥＮが非活性化レベルの「Ｌ」レベルにされ、ポンプクロック信号φＰが「Ｌ」レベルに固定される。これにより、トランジスタＱ１０，Ｐ１１〜Ｐ１４がともに非導通になり、ゲート回路Ｇ２１〜Ｇ２４の出力信号が「Ｌ」レベルになり、出力ノードＮ４が初期電圧（接地電圧ＶＳＳ）に維持される。

通常動作時は、リセット信号ＲＥが非活性化レベルの「Ｌ」レベルにされ、ストレス印加イネーブル信号ＳＥＮが非活性化レベルの「Ｌ」レベルにされて、ＮチャネルＭＯＳトランジスタＱ１０が導通するとともに、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４が非導通になる。これにより、出力ノードＮ１０からダイオードＤ１１〜Ｄ１５およびＮチャネルＭＯＳトランジスタＱ１０を介して接地電圧ＶＳＳのラインに至る電流経路が形成される。

また、ポンプ活性化信号ＰＥＮが活性化レベルの「Ｈ」レベルにされて、奇数段のゲート回路Ｇ１１，Ｇ２１（Ｇ１３，Ｇ２３）がポンプクロック信号φＰに対してインバータとして動作する。また、偶数段のゲート回路Ｇ１２，Ｇ２２（Ｇ１４，Ｇ２４）がポンプクロック信号φＰに対してバッファとして動作する。これにより、ポンプクロック信号φＰの相補信号が奇数段のポンプキャパシタＣ１１，Ｃ１３の他方電極に与えられるとともに、ポンプクロック信号φＰが偶数段のポンプキャパシタＣ１２，Ｃ１４の他方電極に与えられる。この状態で、ポンプクロック信号φＰは、所定の周期で交互に「Ｈ」レベルおよび「Ｌ」レベルにされる。

ポンプクロック信号φＰが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、奇数段のポンプキャパシタＣ１１，Ｃ１３の他方電極が「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、容量結合によってポンプノードＮ１１，Ｎ１３の電圧が電源電圧ＶＣＣだけ降圧される。また、偶数段のポンプキャパシタＣ１２，Ｃ１４の他方電極が「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、容量結合によってポンプノードＮ１２，Ｎ１４の電圧が電源電圧ＶＣＣだけ昇圧される。これにより、ダイオードＤ１１，Ｄ１３，Ｄ１５が導通し、ノードＮ１０，Ｎ１２からそれぞれノードＮ１１，Ｎ１３に電流が流出するとともに、ノードＮ１４から接地電圧ＶＳＳのラインに電流が流出する。

また、ポンプクロック信号φＰが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、偶数段のポンプキャパシタＣ１２，Ｃ１４の他方電極が「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、容量結合によってポンプノードＮ１２，Ｎ１４の電圧が電源電圧ＶＣＣだけ降圧される。また、奇数段のポンプキャパシタＣ１１，Ｃ１３の他方電極が「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、容量結合によってポンプノードＮ１１，Ｎ１３の電圧が電源電圧ＶＣＣだけ昇圧される。これにより、ダイオードＤ１２，Ｄ１４が導通し、ノードＮ１１，Ｎ１３からそれぞれノードＮ１２，Ｎ１４に電流が流出する。

このように、ポンプクロック信号φＰが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる毎に出力ノードＮ１０から電流が排出され、出力ノードＮ１０の電圧が徐々に下降する。出力ノードＮ１０の電圧の最低値は、ダイオードＤの段数で決められ、負電圧になる。出力ノードＮ１０の電圧は、比較回路（図示せず）によって参照電圧と比較される。

出力ノードＮ１０の電圧が参照電圧（たとえば、−８Ｖ）よりも低くなると、ポンプクロック信号φＰは「Ｈ」レベルまたは「Ｌ」レベルに固定され、出力ノードＮ１０からの電流の排出は停止される。出力ノードＮ１０の電圧が参照電圧よりも高くなると、ポンプクロック信号φＰは所定の周期で交互に「Ｈ」レベルおよび「Ｌ」レベルにされ、出力ノードＮ１０からの電流の排出が再開される。このようにして、出力ノードＮ１０の電圧は参照電圧に維持される。

ポンプキャパシタＣ１１〜Ｃ１４にストレス電圧を印加してポンプキャパシタＣ１１〜Ｃ１４の欠陥を検出するテストモード時は、ストレス印加イネーブル信号ＳＥＮが活性化レベルの「Ｈ」レベルにされる。これにより、ＮチャネルＭＯＳトランジスタＱ１０が非導通になるとともに、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４が導通し、ポンプノードＮ１１〜Ｎ１４がともに電源電圧ＶＣＣに固定される。したがって、ポンプキャパシタＣ１１〜Ｃ１４の各々に電源電圧ＶＣＣが静的に印加される。この状態で、フラッシュメモリ１を構成するＭＯＳトランジスタのオフ耐圧（たとえば１０Ｖ）まで電源電圧ＶＣＣが上げられ、ポンプキャパシタＣ１１〜Ｃ１４の各々にストレス電圧が印加される。

所定時間だけストレス電圧を印加した後、チャージポンプ回路４０が運転され、チャージポンプ回路４０の出力電圧が検出される。チャージポンプ回路４０の出力電圧が所定電圧に到達した場合は、ポンプキャパシタＣ１１〜Ｃ１４に欠陥は無いと判定される。チャージポンプ回路４０の出力電圧が所定電圧に到達しない場合は、ポンプキャパシタＣ１１〜Ｃ１４に欠陥が発生したと判定され、このチャージポンプ回路４０を搭載したフラッシュメモリは廃棄される。

この実施の形態６では、チャージポンプ回路４０を運転させずにポンプキャパシタＣ１１〜Ｃ１４に静的なストレス電圧を印加するので、ＭＯＳトランジスタのオフ耐圧に相当するストレス電圧をポンプキャパシタＣ１１〜Ｃ１４に印加することができる。したがって、従来よりも大きなストレス電圧をポンプキャパシタＣ１１〜Ｃ１４に印加することができ、テスト時間が短くて済む。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ フラッシュメモリ、２，２１ 内部電圧発生回路、３ 電圧切換回路、４ アドレス入力バッファ、５ アドレスカウンタ、６ ロウデコーダ、７ コラムデコーダ、８ 書換制御回路、９ 書込ドライバ、１０ センスアンプ、１１ 出力ロジック＋バッファ回路、１２，３０，４０ チャージポンプ回路、１３ 安定化キャパシタ、１４ スイッチ、１５，３１ ＯＲゲート、１６，２１ａ，２２ａ，２７ａ ＶＣＣ系論理回路、２０ 半導体チップ、２１ｂ 降圧回路、２２ 入出力回路、２３〜２５ レベルシフト回路、２７ フラッシュメモリ部、３２ インバータ、４１ ＮＯＲゲート、ＡＧ，ＯＧ ゲート、ＢＬ ビット線、Ｃ ポンプキャパシタ、ＣＧ コントロールゲート、Ｄ ダイオード、ＦＧ フローティングゲート、Ｇ ゲート回路、ＩＮＶ インバータ、ＭＡ メモリセルアレイ、ＭＣ メモリセル、Ｐ ＰチャネルＭＯＳトランジスタ、ＰＷ Ｐ型ウェル、Ｑ ＮチャネルＭＯＳトランジスタ、ＳＬ ソース線、ＷＬ ワード線。

Claims (9)

1. 第１および第２のノード間に順方向に直列接続された複数のダイオードと、
   それらの一方電極が前記複数のダイオードの間の複数の第３のノードにそれぞれ接続された複数の第１のキャパシタと、
   通常動作時は、前記複数の第１のキャパシタのうちの各奇数段の第１のキャパシタの他方電極に第１および第２の電圧を交互に印加するとともに各偶数段の第１のキャパシタの他方電極に前記第２および第１の電圧を交互に印加して前記第１のノードから前記第２のノードに電流を流し、前記複数の第１のキャパシタの欠陥を検出するテストモード時は、前記複数の第１のキャパシタの他方電極に前記第１の電圧を印加するドライバと、
   前記テストモード時に前記複数の第３のノードを前記第２の電圧に固定する電圧固定回路とを備える、半導体装置。
2. 前記電圧固定回路は、各第３のノードに対応して設けられ、その第１の電極が対応の第３のノードに接続され、その第２の電極が前記第２の電圧のラインに接続され、前記テストモード時に導通する第１のトランジスタを含む、請求項１に記載の半導体装置。
3. 前記電圧固定回路は、さらに、各第３のノードに対応して設けられ、対応の第３のノードと前記第１のトランジスタの第１の電極との間に介挿され、そのゲートが第３の電圧を受け、前記第１のトランジスタの第１および第２の電極間の電圧を低下させる第２のトランジスタを含む、請求項２に記載の半導体装置。
4. 前記電圧固定回路は、各第３のノードに対応して設けられ、その第１の電極が対応の第３のノードに接続され、そのゲートが前記第１の電圧を受けるトランジスタを含み、
   通常動作時は、前記トランジスタの第２の電極が前記第１の電圧にされて前記トランジスタが非導通になり、
   前記テストモード時は、前記トランジスタの第２の電極が前記第２の電圧にされて前記トランジスタが導通する、請求項１に記載の半導体装置。
5. 前記第１および第２の電圧はそれぞれ電源電圧および接地電圧であり、
   さらに、前記電源電圧のラインと前記第１のノードとの間に接続され、前記テストモード時に非導通になるスイッチを備える、請求項１に記載の半導体装置。
6. 前記第１および第２の電圧はそれぞれ電源電圧および接地電圧であり、
   さらに、前記第２のノードと前記接地電圧のラインとの間に接続された第２のキャパシタを備え、
   前記電圧固定回路は、前記テストモード時に、さらに前記第２のノードを前記電源電圧または第３の電圧に固定する、請求項１に記載の半導体装置。
7. 前記第１および第２の電圧はそれぞれ接地電圧および電源電圧であり、
   さらに、前記第２のノードと前記接地電圧のラインとの間に接続され、前記テストモード時に非導通になるスイッチを備える、請求項１に記載の半導体装置。
8. さらに、複数のトランジスタを含み、前記第１および第２の電圧によって駆動されて所定の動作を行なう論理回路を備え、
   各トランジスタは、前記テストモード時には導通状態または非導通状態に固定される、請求項１に記載の半導体装置。
9. 第１および第２のノード間に順方向に直列接続された複数のダイオードと、
   前記直列接続された複数のダイオードの各接続間に自身の一方電極がそれぞれ接続された複数の第１のキャパシタと、
   通常ポンプ動作時に前記複数の第１のキャパシタのうちの各奇数段の第１のキャパシタの他方電極と各偶数段の第１のキャパシタの他方電極に第１および第２の電圧間を推移する互いに逆位相のクロック信号を印加するドライバとを含み、
   ポンプ動作によって前記第１のノードから前記第２のノードに電流を流し、所定の電位を発生するチャージポンプ回路を備え、
   前記チャージポンプ回路は、さらに、前記複数のキャパシタの各一方端に接続された電圧固定回路を含み、
   前記チャージポンプ回路のポンプ動作を止めて、前記ドライバの出力と前記電圧固定回路の出力で前記複数の第１のキャパシタの各々の両端に静的耐圧ストレスを印加するテストモードを有する、半導体装置。

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