JP2013016718A - Semiconductor device and method of manufacturing semiconductor device - Google Patents
Semiconductor device and method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2013016718A JP2013016718A JP2011149727A JP2011149727A JP2013016718A JP 2013016718 A JP2013016718 A JP 2013016718A JP 2011149727 A JP2011149727 A JP 2011149727A JP 2011149727 A JP2011149727 A JP 2011149727A JP 2013016718 A JP2013016718 A JP 2013016718A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- lower electrode
- contact plug
- phase change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Abstract
Description
本発明は、ＰＲＡＭを有する半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device having a PRAM and a method for manufacturing the semiconductor device.
電源がオフ状態であっても情報を不揮発で保持することが可能な半導体装置として、相変化材料を記憶素子として使用したＰＲＡＭ（Phase change Random Access Memory；相変化メモリ）の開発が進められている。ＰＲＡＭは、相変化材料における結晶と非結晶との間の相転移による抵抗変化を利用して情報を蓄積する。ＰＲＡＭは、１セルあたり、１つのトランジスタと１つの抵抗（記憶素子）から構成されている。記憶素子となる抵抗は、一般的に、２つの電極間に相変化材料が配され、一方の電極と相変化材料との接触面積が他方の電極と相変化材料との接触面積よりも小さい構造となっている。結晶と非結晶との間の相転移は、一方の電極に電流を流し、一方の電極と相変化材料との接触界面で起こる発熱を利用することで実現している。結晶から非結晶へ相転移させるために必要な電流はリセット電流Ｉresetと呼ばれ、このリセット電流の大きさは、一方の電極と相変化材料との接触面積に依存している。そのため、ＰＲＡＭにおいて消費電力を低減するには、一方の電極（「ヒータ電極」ともいう）と相変化材料の接触面積をできるだけ小さくすることが有効である。このような観点から、相変化材料膜１０６の側面に、薄膜の下部電極１０３のエッジ（端面）を接触させたエッジコンタクト型メモリセルが提案されている（図４３参照、非特許文献１参照）。
Development of a PRAM (Phase Change Random Access Memory) using a phase change material as a memory element is underway as a semiconductor device that can hold information in a nonvolatile manner even when the power is off. . The PRAM accumulates information by utilizing a resistance change due to a phase transition between a crystal and an amorphous material in a phase change material. The PRAM is composed of one transistor and one resistor (memory element) per cell. In general, a resistance serving as a memory element is a structure in which a phase change material is arranged between two electrodes, and a contact area between one electrode and the phase change material is smaller than a contact area between the other electrode and the phase change material. It has become. The phase transition between the crystal and the non-crystal is realized by applying an electric current to one electrode and using heat generated at the contact interface between the one electrode and the phase change material. The current required for phase transition from crystal to non-crystal is called reset current Ireset, and the magnitude of this reset current depends on the contact area between one electrode and the phase change material. Therefore, in order to reduce power consumption in the PRAM, it is effective to make the contact area between one electrode (also referred to as “heater electrode”) and the phase change material as small as possible. From such a viewpoint, an edge contact type memory cell in which the edge (end face) of the thin film
本発明者は、非特許文献１に記載されている従来のエッジコンタクト型メモリセルについて分析・検討を行った結果、以下のような問題点のあることを見出した。
As a result of analyzing and examining the conventional edge contact type memory cell described in Non-Patent
図４３に非特許文献１から引用した図面を示す。図４３のエッジコンタクト型メモリセルでは、層間絶縁膜１０１にコンタクトプラグ１０２が埋め込まれ、層間絶縁膜１０１上にコンタクトプラグ１０２と接続されるシート形状の下部電極１０３が形成され、下部電極１０３を含む層間絶縁膜１０１上に層間絶縁膜１０４が形成され、層間絶縁膜１０１、１０４においてコンタクトプラグ１０２と抵触しない領域に下部電極１０３の端面が露出した凹部１０５が形成され、凹部１０５を含む層間絶縁膜１０４上に相変化材料膜１０６が形成され、相変化材料膜１０６上に上部電極１０７が形成され、相変化材料膜１０６及び上部電極１０７を含む層間絶縁膜１０４上に層間絶縁膜１０８が形成され、層間絶縁膜１０８において上部電極１０７に通ずるコンタクトビア１０９が形成されている。下部電極１０３は、コンタクトプラグ１０２を介して、さらに下層に配置されたＭＯＳトランジスタ等の選択デバイス（図示せず）に電気的に接続される。相変化材料膜１０６は、層間絶縁膜１０１、１０４に形成された凹部１０５に埋め込むように設けられる。凹部１０５内の相変化材料膜１０６の側面は、下部電極１０３のエッジが接触している。下部電極１０３の膜厚ｔを薄くすることで、下部電極１０３と相変化材料膜１０６との接触面積を低減できるので、ＰＲＡＭの動作特性を改善することができる。
FIG. 43 shows a drawing cited from Non-Patent
ここで、凹部１０５は、コンタクトプラグ１０２との接触を防止するために、コンタクトプラグ１０２から距離ｄだけ離れた領域（位置）に形成される。ＰＲＡＭのメモリセルの配置領域をできるだけ小さくして高密度化するには、距離ｄを小さくすることが考えられる。距離ｄを小さくする手法として、選択デバイスとして配置するＭＯＳトランジスタを、４Ｆ２型（Ｆは設計ルール）と称するレイアウトに配置することが考えられる。４Ｆ２型のレイアウトは、シリコンピラーを用いた縦型トランジスタを用いることで実現できる（例えば、特許文献１参照）。
Here, the
しかしながら、図４３に示したエッジコンタクト型メモリセルの記憶素子部は、製造ばらつきを考慮すると、コンタクトプラグ１０２と凹部１０５との間の距離ｄを縮小することが難しく、４Ｆ２型のレイアウトに対応させることが困難である。そのため、メモリセル領域の縮小が難しく、ＰＲＡＭの高集積化を行うことが困難であった。
However, it is difficult to reduce the distance d between the
従来のＲＲＡＭを有する半導体装置では、ＰＲＡＭの高集積化を行うことが困難であった。 In a semiconductor device having a conventional RRAM, it has been difficult to achieve high integration of PRAM.
本発明の第１の視点においては、ＰＲＡＭを有する半導体装置において、ホールを有する第１層間絶縁膜と、前記ホールの内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、前記ホール内において前記サイドウォール絶縁膜を介して埋め込まれたコンタクトプラグと、前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、前記下部電極を含む前記第１層間絶縁膜上を覆う第２層間絶縁膜と、前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第２層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部と、前記開口部を含む前記第２層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、前記相変化材料層上に配された上部電極と、を備えることを特徴とする。 In a first aspect of the present invention, in a semiconductor device having a PRAM, the first interlayer insulating film having a hole and the inner wall surface of the hole are made of a material different from the material of the first interlayer insulating film. A sidewall insulating film; a contact plug embedded in the hole through the sidewall insulating film; and a predetermined region on the first interlayer insulating film including the contact plug and the sidewall insulating film. A lower electrode disposed so as to be connected to the contact plug, a second interlayer insulating film covering the first interlayer insulating film including the lower electrode, and a region where the contact plug and the sidewall insulating film are disposed In a region different from that of the second interlayer insulating film, a part of the side end surface of the lower electrode appears, and the first interlayer insulating film An opening formed to a constant depth, and disposed in a predetermined region on the second interlayer insulating film including the opening, and connected to a part of a side end surface of the lower electrode at the opening, And a phase change material layer made of a phase change material, and an upper electrode disposed on the phase change material layer.
本発明の第２の視点においては、ＰＲＡＭを有する半導体装置において、ホールを有する第１層間絶縁膜と、前記ホール内に埋め込まれたコンタクトプラグと、前記コンタクトプラグを含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、前記下部電極を含む前記第１層間絶縁膜上を覆う第２層間絶縁膜と、前記コンタクトプラグが配された領域とは異なる領域の前記第２層間絶縁膜に形成されるとともに、前記下部電極に通ずる凹部と、前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部と、前記サイドウォール絶縁膜及び前記開口部を含む前記第２層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、前記相変化材料層上に配された上部電極と、を備えることを特徴とする。 According to a second aspect of the present invention, in a semiconductor device having a PRAM, a first interlayer insulating film having a hole, a contact plug embedded in the hole, and the first interlayer insulating film including the contact plug. A lower electrode disposed to be connected to the contact plug in a predetermined region, a second interlayer insulating film covering the first interlayer insulating film including the lower electrode, and the contact plug Formed in the second interlayer insulating film in a region different from the region, a recess communicating with the lower electrode, an inner wall surface of the recess on the lower electrode, and a material of the first interlayer insulating film; Is a part of the side end face of the lower electrode in a region different from the region where the sidewall insulating film made of a different material and the region where the sidewall insulating film is disposed in the region of the recess And an opening formed to a predetermined depth of the first interlayer insulating film, and a predetermined region on the second interlayer insulating film including the sidewall insulating film and the opening, and A phase change material layer made of a phase change material and connected to a part of a side end face of the lower electrode at the opening, and an upper electrode disposed on the phase change material layer, To do.
本発明の第３の視点においては、ＰＲＡＭを有する半導体装置の製造方法において、第１層間絶縁膜にホールを形成する工程と、前記ホールの内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、
前記ホール内において前記サイドウォール絶縁膜を介してコンタクトプラグを埋め込む工程と、前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように下部電極を形成する工程と、前記下部電極を含む前記第１層間絶縁膜上に第２層間絶縁膜を成膜する工程と、前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第２層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部を形成する工程と、前記開口部を含む前記第２層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、前記相変化材料層上に上部電極を成膜する工程と、前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、を含むことを特徴とする。
In a third aspect of the present invention, in a method of manufacturing a semiconductor device having a PRAM, a step of forming a hole in the first interlayer insulating film, an inner wall surface of the hole, and a material for the first interlayer insulating film Forming a sidewall insulating film made of a material different from
A step of burying a contact plug in the hole through the sidewall insulating film, and a connection to the contact plug in a predetermined region on the first interlayer insulating film including the contact plug and the sidewall insulating film Forming a lower electrode, forming a second interlayer insulating film on the first interlayer insulating film including the lower electrode, a region where the contact plug and the sidewall insulating film are disposed, Forming an opening formed in a different region, penetrating through the second interlayer insulating film, showing a part of a side end surface of the lower electrode, and being formed to a predetermined depth of the first interlayer insulating film; A step of forming a phase change material layer made of a phase change material on the second interlayer insulating film including the opening, a step of forming an upper electrode on the phase change material layer, Characterized in that it comprises a step of etching a predetermined region of the electrode and the phase change material layer.
本発明の第４の視点においては、ＰＲＡＭを有する半導体装置の製造方法において、第１層間絶縁膜にホールを形成する工程と、前記ホール内においてコンタクトプラグを埋め込む工程と、前記コンタクトプラグを含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極を形成する工程と、前記下部電極を含む前記第１層間絶縁膜上に第２層間絶縁膜を成膜する工程と、前記コンタクトプラグが配された領域とは異なる領域の前記第２層間絶縁膜において前記下部電極に通ずる凹部を形成する工程と、前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部を形成する工程と、前記サイドウォール絶縁膜及び前記開口部を含む前記第２層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、前記相変化材料層上に上部電極を成膜する工程と、前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、を含むことを特徴とする。 According to a fourth aspect of the present invention, in a method of manufacturing a semiconductor device having a PRAM, the method includes a step of forming a hole in a first interlayer insulating film, a step of filling a contact plug in the hole, and the contact plug. Forming a lower electrode disposed to be connected to the contact plug in a predetermined region on the first interlayer insulating film; and a second interlayer insulating film on the first interlayer insulating film including the lower electrode Forming a recess communicating with the lower electrode in the second interlayer insulating film in a region different from the region where the contact plug is disposed, and an inner wall surface of the recess on the lower electrode And forming a sidewall insulating film made of a material different from the material of the first interlayer insulating film, and the sidewall insulation film in the recess region. Forming a part of a side end face of the lower electrode in a region different from a region where the film is disposed and an opening formed to a predetermined depth of the first interlayer insulating film; and Forming a phase change material layer made of a phase change material on the second interlayer insulating film including the wall insulating film and the opening; forming an upper electrode on the phase change material layer; Etching a predetermined region of the upper electrode and the phase change material layer.
本発明によれば、コンタクトプラグと開口部との距離が小さくても、開口部を形成する際に、サイドウォール絶縁膜によって確実に開口部がコンタクトプラグに接続しないようにすることができるので、開口部に表れる下部電極の側端面を相変化材料層に接続したエッジコンタクト型の不揮発性メモリ素子と、シリコンピラーを用いた縦型トランジスタとからなるメモリセルを４Ｆ２型レイアウトに配置することができるようになる。これにより、メモリセルの配置領域（占有面責）を削減し、集積度の高いＰＲＡＭを製造することができる。 According to the present invention, even when the distance between the contact plug and the opening is small, when the opening is formed, the sidewall insulating film can surely prevent the opening from being connected to the contact plug. A memory cell including an edge contact type nonvolatile memory element in which a side end surface of a lower electrode appearing in an opening is connected to a phase change material layer and a vertical transistor using a silicon pillar can be arranged in a 4F2 type layout. It becomes like this. As a result, a memory cell arrangement area (occupied surface responsibility) can be reduced, and a highly integrated PRAM can be manufactured.
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、ｎ行ｍ列のマトリックス構造のＰＲＡＭを有する半導体装置のメモリセルアレイの一例を模式的に示した回路図である。図２は、本発明の実施形態１に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図３〜図５のＡ−Ａ間の断面図である。図３は、本発明の実施形態１に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図２、図５のＢ−Ｂ間の断面図である。図４は、本発明の実施形態１に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図２、図５のＣ−Ｃ間の断面図である。図５は、本発明の実施形態１に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図２〜図４のＤ−Ｄ間の略透視平面図、及び、上面図である。
[Embodiment 1]
A semiconductor device according to
ＰＲＡＭを有する半導体装置では、不揮発性メモリ素子の記録層を構成する相変化材料の相状態によってデータを記憶しており、記録層を構成する相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。つまり、ＰＲＡＭに用いている相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、この現象を利用して、データを記録することができる。 In a semiconductor device having a PRAM, data is stored according to the phase state of the phase change material constituting the recording layer of the nonvolatile memory element, and the phase change material constituting the recording layer includes an amorphous phase (amorphous phase) and Any phase state of the crystal phase can be taken, and the amorphous phase is in a relatively high resistance state and the crystal phase is in a relatively low resistance state. That is, the phase change material used in the PRAM has a large difference in electrical resistance in the crystalline phase and in the amorphous phase, so that data can be recorded using this phenomenon.
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。相変化材料をアモルファス状態とするためには、高電圧で短いパルスを加え、融点以上の温度に一旦加熱した後、急冷すればよい。一方、相変化材料を結晶状態とするためには、低電圧で長いパルスを加え、結晶化温度以上、融点未満の温度に保持すればよい。加熱は通電によって行い、加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。 The change in phase state is performed by passing a write current through the phase change material, thereby heating the phase change material. In order to bring the phase change material into an amorphous state, a short pulse is applied at a high voltage, and the phase change material is once heated to a temperature equal to or higher than the melting point and then rapidly cooled. On the other hand, in order to bring the phase change material into a crystalline state, a long pulse is applied at a low voltage, and the temperature may be maintained at a temperature higher than the crystallization temperature and lower than the melting point. Heating is performed by energization, and the temperature during heating can be controlled by the energization amount, that is, the current amount per unit time and the energization time. Data is read by passing a read current through the phase change material and measuring its resistance value.
図１に示すように、このＰＲＡＭは、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、これらのワード線Ｗ１〜Ｗｎとビット線Ｂ１〜Ｂｍの各交点に配置されたメモリセルＭＣ（１、１）〜ＭＣ（ｎ、ｍ）と、を備えている。ワード線Ｗ１〜Ｗｎは、電圧を制御するロウデコーダ２０１に接続されて、ビット線Ｂ１〜Ｂｍは、電圧を制御するカラムデコーダ２０２に接続されている。各メモリセルＭＣ（１、１）〜ＭＣ（ｎ、ｍ）は、夫々対応するビット線Ｂ１〜Ｂｍとグランド２０５との間に直列に接続されたトランジスタ２０３及び不揮発性メモリ素子２０４によって構成されている。トランジスタ２０３の制御端子(ゲート電極)は、夫々対応するワード線Ｗ１〜Ｗｎに接続されている。ワード線Ｗ１〜Ｗｎは、２Ｆのピッチ（Ｆは設計ルール）で配置され、ビット線も２Ｆのピッチで配置されることで４Ｆ２型レイアウトを構成している。
As shown in FIG. 1, this PRAM is arranged at n word lines W1 to Wn, m bit lines B1 to Bm, and intersections of these word lines W1 to Wn and bit lines B1 to Bm. Memory cells MC (1, 1) to MC (n, m). The word lines W1 to Wn are connected to a
このような構成のＰＲＡＭを有する半導体装置（不揮発性半導体記憶装置）は、ロウデコーダ２０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタがオンするため、対応するビット線は、不揮発性メモリ素子２０４を介してグランド２０５に接続された状態となる。従って、この状態で所定のカラムデコーダ２０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子２０４に含まれる記憶層を相変化させることができる。データの読み出しを行う場合も、ロウデコーダ２０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層の相状態を把握することができる。
In the semiconductor device (nonvolatile semiconductor memory device) having the PRAM having such a configuration, any one of the word lines W1 to Wn is activated by the
このような構成のＰＲＡＭにおいて、実施形態１では、図２〜図５に示すように、ＰＲＡＭ１００Ａは、半導体基板１（以降、シリコン基板１と表記）の上部にて柱状の複数の半導体ピラー３（以降、シリコンピラー３と表記）が隣接して位置しており、シリコンピラー３には縦型ＭＯＳトランジスタが設けられている。なお、シリコンピラー３は、２Ｆ（Ｆは設計ルール）のピッチでＸ軸方向に配置されている。
In the PRAM having such a configuration, in the first embodiment, as shown in FIGS. 2 to 5, the
シリコンピラー３に設けられた縦型ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）２に囲まれた活性領域４内に位置しており、シリコンピラー３の側面部に設けられたゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、シリコンピラー３の下部周辺に設けられた第１の拡散層７と、シリコンピラー３上に設けられた第２の拡散層８と、で構成される。なお、ＳＴＩ２上には絶縁膜５１が形成されており、縦型ＭＯＳトランジスタ及び絶縁膜５１を含むシリコン基板１上は、第１の層間絶縁膜１１で覆われている。また、第１の拡散層７は、シリコンピラー３の真下の領域ではなく、シリコンピラー３が設けられていないシリコン基板１の平坦領域に位置している。図２では、説明の便宜上、３個のＭＯＳトランジスタを記載しているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されるものである。
The vertical MOS transistor provided in the
シリコンピラー３は、縦型ＭＯＳトランジスタ用のチャネル領域となる部分であって、シリコン基板１の主面に対してほぼ垂直に設けられており、Ｙ軸方向に隣接している２つのシリコンピラー３の間の距離は、ゲート電極６の膜厚の２倍未満に設定されている。Ｙ軸方向に隣接するシリコンピラー３をこのように配置することで、図３に示すように一方のシリコンピラー（図２の３）の側面に設けられたゲート電極６と、他方のシリコンピラー（図２の３のＹ軸方向にずれた位置にあるもの）の側面に設けられたゲート電極６とを接触させることができ、両者の電気的接続を確実にすることができる。シリコンピラー３は、Ｙ軸方向に２Ｆのピッチで配置されている。
The
一方、Ｘ軸方向に隣接している２つのシリコンピラー３の間の距離は、隣接するシリコンピラー３の側面を覆うゲート電極６同士が接触しない距離に配置されている。このような配置により、ゲート電極６はＹ軸方向に隣接する電極同士が接触して、１つの配線層（ワード配線）として機能する。
On the other hand, the distance between two
ゲート電極６は、シリコンピラー３の側面に設けられたゲート絶縁膜５と、シリコンピラー３上に位置している第２の拡散層８の側面部に設けられたサイドウォール絶縁膜９と、を覆うように設けられている。さらに詳細には、ゲート電極６は、ゲート絶縁膜５の外周囲を覆うとともに、サイドウォール絶縁膜９を介して第２の拡散層８の外周囲を覆うように位置しており、筒状（上面から見てリング状）に形成されている。ゲート電極６は、第３のコンタクトプラグ１３（ゲートコンタクトとも表記する）に接続されている。ゲート電極６は、第３のコンタクトプラグ１３を介して第１の配線層１２と電気的に接続されている。
The
第３のコンタクトプラグ１３は、第１の層間絶縁膜１１を貫通するように設けられており、ゲート電極６と接続されている。第３のコンタクトプラグ１３は、上部にて第１の配線層１２に接続されている。
The
第１の配線層１２は、第１の層間絶縁膜１１に形成された溝（凹部）に埋め込まれている。第１の配線層１２は、Ｙ軸方向に延在するワード配線として機能し、第３のコンタクトプラグ１３を介してゲート電極６に所定の電位を供給する。
The
第１の拡散層７は、グランド配線となる。第１の拡散層７は、活性領域４の底部、すなわち、第１の層間絶縁膜１１によって覆われたシリコンピラー３の下部周辺に設けられている。第１の拡散層７とゲート電極６の底部の間には絶縁膜５０が設けられている。これにより、ゲート電極６と第１の拡散層７とは、電気的に分離される。第１の拡散層７は、シリコン基板１における不純物とは反対導電型を有するように設定されている。
The
第２の拡散層８は、シリコンピラー３上に設けられている。第２の拡散層８は、シリコン基板１における不純物とは反対導電型を有するように設定されている。第２の拡散層８は、シリコンピラー３の上部に位置したＬＤＤ（Lightly Doped Drain）領域１０と接続するように位置している。第２の拡散層８の外壁面には、ゲート電極６との間を隔てる筒状のサイドウォール絶縁膜９が位置している。これにより、第２の拡散層８とゲート電極６との間の絶縁性が確保される。なお、ＬＤＤ領域１０は、ゲート絶縁膜５及びサイドウォール絶縁膜９によってゲート電極６と絶縁されている。第２の拡散層８は、第１のコンタクトプラグ１５に接続されている。第２の拡散層８は、第１のコンタクトプラグ１５及び第２のコンタクトプラグ１８を介して下部電極１９と電気的に接続されている。
The
第１のコンタクトプラグ１５は、第１の層間絶縁膜１１と第２の層間絶縁膜１４とを貫通するように設けられており、第２の拡散層８に接続されている。なお、第２の層間絶縁膜１４は、第１の配線層１２を含む第１の層間絶縁膜１１上に設けられている。第１のコンタクトプラグ１５は、上面にて第２のコンタクトプラグ１８に接続されている。
The
第２のコンタクトプラグ１８は、第３の層間絶縁膜１６を貫通するように設けられており、第１のコンタクトプラグ１５に接続されている。第２のコンタクトプラグ１８の側面部は、サイドウォール絶縁膜１７で覆われている。これにより、第２のコンタクトプラグ１８と記録層２０との絶縁性を確保している。なお、第３の層間絶縁膜１６は、第２の層間絶縁膜１４上に設けられている。第２のコンタクトプラグ１８は、上面にて記憶素子（不揮発性メモリ素子）の下部電極１９に接続されている。
The
下部電極１９は、第２のコンタクトプラグ１８及びサイドウォール絶縁膜１７上に設けられており、側端面の一部が記録層２０と接続されている。なお、下部電極１９を含む第３の層間絶縁膜１６上は、第４の層間絶縁膜２３で覆われている。
The
なお、第１のコンタクトプラグ１５の直径、及び、第２のコンタクトプラグ１８の直径、並びに、下部電極１９の幅は、いずれもシリコンピラー３の側面部を覆うゲート電極６の最外周部分の幅よりも小さくなるように設定されている。
Note that the diameter of the
第２のコンタクトプラグ１８及びサイドウォール絶縁膜１７を含む第３の層間絶縁膜１６上には、シリコンピラー３に設けられたＭＯＳトランジスタ数と同じ個数の不揮発性メモリ素子が設けられている。不揮発性メモリ素子は、下部電極１９と、記録層２０と、上部電極２１と、で構成されている。ここで、記録層２０と上部電極２１とは、積層状態となっている。これ以降において、記録層２０と上部電極２１による積層膜を積層膜２２と称することがある。
On the third
積層膜２２は、下部電極１９を覆うように設けられた第４の層間絶縁膜２３上において、Ｘ軸方向に延在して設けられている。積層膜２２は、その一部が下方に突出した凸部２２ａを有している。凸部２２ａは、第４の層間絶縁膜２３を貫通して、第２のコンタクトプラグ１８が位置している第３の層間絶縁膜１６まで達している。凸部２２ａにおける記録層２０が隣接する下部電極１９の側端面に接続されている。
The
なお、実施形態１では、記録層２０と上部電極２１を充填するための開口部分（凹部、溝部）をラインパターンとして形成している。開口部分の形成方法の詳細は、後述する。
In the first embodiment, openings (recesses and grooves) for filling the
実施形態１では、Ｘ軸方向における凸部２２ａは、それを構成する記録層２０及び上部電極２１のそれぞれの底面が、共に第３の層間絶縁膜１６の膜中に位置している。凹部２２ａの上部の側壁面は、第４の層間絶縁膜２３と接しており、凹部２２ａの中間部の側壁面は、下部電極１９に接しており、凹部２２ａの下部の側壁面はサイドウォール絶縁膜１７と接している。なお、記録層２０は、下部電極１９の全ての側端面に接続するのでは無く、矩形状の下部電極１９の側端面を構成している４面の１つだけに接続するように設けるものである。従って、凸部２２ａは、Ｘ軸方向において下部電極１９の１つ置きに設けられている。なお、図中において、下部電極１９Ａと下部電極１９Ｂは、１つの凸部２２ａＡにおける記録層２０を共有しているが、下部電極１９Ｃには、隣接する下部電極が存在しないので、１つの凸部２２ａＢの記録層２０を占有している。このような構造は、Ｘ軸方向において、下部電極１９が奇数個存在する場合、必ず生ずる構造である。つまり、下部電極１９が偶数個存在する場合、１つの凸部２２ａにおける記録層２０は、隣接する２つの下部電極１９の間に位置して必然的に共有されることになるが、下部電極１９が奇数個存在する場合、最終的に１つの下部電極１９が余剰となるため、その余った下部電極１９だけは１つの凸部２２ａにおける記録層２０を占有することになる。
In the first embodiment, the bottom surfaces of the
積層膜２２を含む第４の層間絶縁膜２３上には、第５の層間絶縁膜２４が位置している。第５の層間絶縁膜２４には、貫通した穴に第４のコンタクトプラグ２５が埋め込まれている。第４のコンタクトプラグ２５は、上部電極２１に接続されている。さらに、第４のコンタクトプラグ２５を含む第５の層間絶縁膜２４上の所定の位置には、ビット線となる複数の第２の配線層２６が設けられている。第２の配線層２６は、対応する第４のコンタクトプラグ２５を介して、不揮発性メモリを構成する上部電極２１と電気的に接続されている。
A fifth
なお、記録層２０には、例えば、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を用いることができ、その他、カルコゲナイド材料を使用してもよい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。
For the
また、４Ｆ２メモリセルは、縦型トランジスタを用いた２Ｆ×２Ｆ（Ｆは最小加工寸法）のメモリセルである。 The 4F2 memory cell is a 2F × 2F (F is the minimum processing dimension) memory cell using a vertical transistor.
また、上部電極２１と記録層２０とが積層した積層膜２２は、図２のようにＸ軸方向にライン状に繋がった構成とする代わりに、図６のようにＸ軸方向に４Ｆピッチでエッチングして島状に分割した構成としてもよい。島状に分割した各積層膜２２における上部電極２１は、第４のコンタクトプラグ２５を介して第２の配線層２６に電気的に接続される。
In addition, the
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図７〜図１６は、本発明の実施形態１に係る半導体装置におけるＰＲＡＭの製造工程を模式的に示した断面図、及び、上面図である。なお、図７〜図１２、及び、図１４〜図１６に関し、Ａ−Ａ間の断面図は、上面図のＡ−Ａ間における断面図に対応する。また、図１３のＥ−Ｅ間における断面図は、図１３の上面図のＥ−Ｅ間における断面図に対応し、図１３の上面図のＡ−Ａ間における断面図は、図１２のＡ−Ａ間の断面図と同様である。また、図７〜図１６の上面図において、透視した構成要素の符号を括弧付で表示している。 Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings. 7 to 16 are a cross-sectional view and a top view schematically showing the manufacturing process of the PRAM in the semiconductor device according to the first embodiment of the present invention. 7 to 12 and FIGS. 14 to 16, the cross-sectional view taken along the line AA corresponds to the cross-sectional view taken along the line A-A in the top view. 13 corresponds to the cross-sectional view taken along line E-E in the top view of FIG. 13, and the cross-sectional view taken along line A-A in the top view of FIG. This is the same as the cross-sectional view between -A. Moreover, in the top view of FIGS. 7-16, the code | symbol of the see-through component is displayed with the parenthesis.
まず、シリコン基板１上に公知の方法（例えば、特許文献１参照）によって、縦型のＭＯＳトランジスタを形成する（ステップＡ１、図７参照）。なお、トランジスタの構造及びその製造方法は、特に限定されない。ここでは、図２〜図５に示したＰＲＡＭ１００Ａにおいて、シリコン基板１に素子分離領域となるＳＴＩ２を形成した後に、活性領域を除く部分のＳＴＩ２及びシリコン基板１上に絶縁膜５１を形成し、その後、シリコン基板１における活性領域４の所定の部分をエッチングして複数のシリコンピラー３を形成し、その後、縦型のＭＯＳトランジスタを構成するゲート絶縁膜５、ゲート電極６、絶縁膜５０、第１の拡散層７、ＬＤＤ領域１０、第２の拡散層８、及びサイドウォール絶縁膜９を形成する。その後、縦型のＭＯＳトランジスタ及び絶縁膜５１を含むシリコン基板１上に第１の層間絶縁膜１１を成膜し、その後、第１の配線層１２と、第１の配線層１２とゲート電極６とを電気的に接続する第３のコンタクトプラグ（図３の１３に相当）と、を形成し、その後、第１の配線層１２を含む第１の層間絶縁膜１１上に第２の層間絶縁膜１４を成膜し、その後、第２の層間絶縁膜１４及び第１の層間絶縁膜１１を貫通して第２の拡散層８に接続された第１のコンタクトプラグ１５を形成する。なお、第１の層間絶縁膜１１及び第２の層間絶縁膜１４には、酸化シリコン膜を用いることができる。
First, a vertical MOS transistor is formed on a
次に、第１のコンタクトプラグ１５を含む第２の層間絶縁膜１４上に、ＣＶＤ（Chemical Vapor Deposition）法によって１８０ｎｍ厚のシリコン酸化膜である第３の層間絶縁膜１６を成膜し、その後、フォトリソグラフィ法及びドライエッチング法を用いて、第１のコンタクトプラグ１５が露出するように、第３の層間絶縁膜１６に直径６５ｎｍのホール１６ａを形成し、その後、ホール１６ａを含む第３の層間絶縁膜１６上に、ＣＶＤ法によって、１０ｎｍ厚のシリコン窒化膜（サイドウォール絶縁膜１７を形成するためのもの）を成膜し、その後、エッチバックすることで、ホール１６ａの内壁にサイドウォール絶縁膜１７を形成する（ステップＡ２、図８参照）。なお、サイドウォール絶縁膜１７には、第３の層間絶縁膜１６に用いられる材料とはエッチングレートが異なる材料が用いられる。
Next, a third
次に、第１のコンタクトプラグ１５及びサイドウォール絶縁膜１７を含む第３の層間絶縁膜１６上に、スパッタ法による１００ｎｍ厚のタングステン（Ｗ、第２のコンタクトプラグ１８となるもの）を成膜して、ホール１６ａを埋め込み、その後、ＣＭＰ（Chemical Mechanical Polishing）法によって、第３の層間絶縁膜１６上で余剰となっているタングステンを除去して、第２のコンタクトプラグ１８を形成する（ステップＡ３、図９参照）。このとき、第２のコンタクトプラグ１８は、サイドウォール絶縁膜１７によって側壁が囲まれており、第１のコンタクトプラグ１５を介して第２の拡散層８と電気的に接続している。なお、ＣＭＰ法によって第３の層間絶縁膜１６を７０ｎｍオーバー研磨するため、第３の層間絶縁膜１６の膜厚は、１１０ｎｍとなる。
Next, on the third
次に、第２のコンタクトプラグ１８及びサイドウォール絶縁膜１７を含む第３の層間絶縁膜１６上にスパッタ法によって５ｎｍ厚の窒化チタン（ＴｉＮ、仮下部電極１９ａ、１９ｂとなるもの）を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、窒化チタンをパターニングすることで、仮下部電極１９ａ、１９ｂを形成する（ステップＡ４、図１０参照）。このときのドライエッチングは、窒化チタンの下地となっている第３の層間絶縁膜１６までオーバーエッチングして、窒化チタンを完全に分離する。このパターニングによって、窒化チタンは、横寸法Ｘ４が２１０ｎｍ、Ｘ５が１４０ｎｍ、縦寸法Ｙ１が７０ｎｍとなった仮下部電極１９ａと１９ｂに分離される。このとき、仮下部電極１９ａは、２つの隣接した第２のコンタクトプラグ１８Ａと１８Ｂの上面を完全に覆っているのに対して、仮下部電極１９ｂでは、第２のコンタクトプラグ１８Ｃの上面を完全に覆っている。また、仮下部電極１９ａと１９ｂの隙間であるＸ６は７０ｎｍとなっている。本発明では、設計ルールＦを用いて、Ｘ４＝３Ｆ、Ｘ５＝２Ｆ、Ｘ６＝Ｆ、Ｙ１＝Ｆ、となるように設定することができる。
Next, 5 nm thick titanium nitride (TiN, which becomes the temporary
次に、仮下部電極１９ａと１９ｂを覆うように、第３の層間絶縁膜１６上へＣＶＤ法によって、４０ｎｍ厚のシリコン酸化膜である第４の層間絶縁膜２３を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリを構成する記録層（図１２の２０）と上部電極（図１２の２１）を形成する際の型枠となる溝２３ａを形成する（ステップＡ５、図１１参照）。ここで、溝２３ａは、第４の層間絶縁膜２３を貫通して、仮下部電極１９ａの中央部と仮下部電極１９ｂの右側の領域を除去して形成しており、その底面は第３の層間絶縁膜１６に達している。このとき、溝２３ａの幅Ｘ７は７０ｎｍ、深さＺ１は７５ｎｍとなっており、Ｙ軸方向に延在している。本発明では、設計ルールＦを用いて、Ｘ７＝Ｆとなるように設定することができる。
Next, a fourth
なお、溝２３ａの形成は、下部電極１９の形成を兼ねて、仮下部電極１９ａと１９ｂをエッチングしており、仮下部電極１９ａと１９ｂの側端面部を露出させることで、下部電極１９が完成する。なお、下部電極１９の全ての側端面部を露出させる必要はなく、矩形状の下部電極１９の側端面を構成する４面のうちの１つだけを露出させるものである。従って、溝２３ａは、隣接した下部電極１９に囲まれた全ての領域に形成するのではなく、Ｘ軸方向における下部電極１９の１つ置きに形成している。ここで、下部電極１９の側端面部を露出させても、第２のコンタクトプラグ１８の側壁面部が露出することはない。これは、ドライエッチングで除去され難いサイドウォール絶縁膜１７で、第２のコンタクトプラグ１８の側壁面部が囲まれているためである。
The formation of the
以上の工程により、1辺の寸法が設計ルールＦと概略等しい正方形のパターンの下部電極１９が配置されることになる。
Through the above steps, the
次に、溝（図１１の２３ａ）を含む第４の層間絶縁膜２３上にスパッタ法によって２０ｎｍ厚の相変化材料である記録層２０を成膜し、その後、記録層２０上にスパッタ法によって６０ｎｍ厚の窒化チタンである上部電極２１を成膜する（ステップＡ６、図１２参照）。これにより、記録層２０と上部電極２１とが積層した積層膜２２が形成される。なお、記録層２０は、溝（図１１の２３ａ）の内壁にも堆積されるが、完全に埋め込むまでには至らず、溝（図１１の２３ａ）は新たな溝２０ａとして残存する。また、溝２０ａは上部電極２１によって完全に埋め込まれるが、他の部分との段差が生じるので、ＣＭＰ法によって平坦化すると、上部電極２１の膜厚は４０ｎｍ膜減りして２０ｎｍとなる。これ以降、記録層２０と上部電極２１との積層膜を積層膜２２と称することがある。また、溝（図１１の２３ａ）に埋め込まれた積層膜２２を凸部２２ａと称する。従って、凸部２２ａＡでは、記録層２０が、下部電極１９Ａと１９Ｂに並んでＹ軸方向へ配置された下部電極１９に接続されるが、凸部２２ａＢの記録層２０では、下部電極１９Ｃに並んでＹ軸方向へ配置された下部電極１９に接続されている。ここで、相変化材料とは、加熱方法に応じて２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態１においては、具体的な相変化材料としてＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を例示できる。
Next, a
次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜２２を幅Ｙ２が７０ｎｍとなるように完全に分断して、Ｘ軸方向に延在させる（ステップＡ７、図１３参照）。なお、図１３の上面図におけるＡ−Ａ間の断面図は、図１２のＡ−Ａ間の断面図と同じである。このとき、隣接した積層膜２２の隙間の底部は、図１３のＥ−Ｅ間の断面図に示すように、第４の層間絶縁膜２３の上面となっており、同様に凸部２２ａの隙間の底部は、第３の層間絶縁膜１６の膜中に再生された溝２３ａの底部となっている。また、Ｙ軸方向に配置されて同じ記録層２０に接続していた下部電極（図１２の１９）は、夫々がＸ軸方向で分断されて別々となった記録層２０と接続することになる。これで、不揮発性メモリ素子が完成し、第２のコンタクトプラグ１８と接している下部電極１９は、その１つの側端面部で、凸部２２ａの上部電極２１を取り囲んでいる記録層２０と電気的に接続している。なお、第２のコンタクトプラグ１８と記録層２０の間には、サイドウォール絶縁膜１７が介在して、両者を電気的に絶縁している。
Next, the
次に、積層膜２２を含む第４の層間絶縁膜２３上にＣＶＤ法によって６０ｎｍ厚のシリコン窒化膜である第５の層間絶縁膜２４を成膜し、その後、フォトリソグラフィ法及びドライエッチング法により、第５の層間絶縁膜２４を貫通して、上部電極２１の少なくとも一部を露出させることにより、直径７０ｎｍのホール２４ａを形成する（ステップＡ８、図１４参照）。
Next, a fifth
次に、第５の層間絶縁膜２４上に、ホール２４ａを埋め込むように、スパッタ法によって、１２０ｎｍ厚のタングステンを成膜し、その後、ＣＭＰ法によって、第５の層間絶縁膜２４上で余剰となっているタングステンを除去して、第４のコンタクトプラグ２５を形成する（ステップＡ９、図１５参照）。ここで、第４のコンタクトプラグ２５は、上部電極２１と接続している。なお、第４のコンタクトプラグ２５の形成位置と個数は、図１５（実施形態１）のように限定されるものではなく、適宜変更することができる。
Next, tungsten having a thickness of 120 nm is formed on the fifth
次に、第４のコンタクトプラグ２５を含む第５の層間絶縁膜２４上にスパッタ法を用いて、２７０ｎｍ厚のアルミニウム２６（Ａｌ）を成膜する（ステップＡ１０、図１６参照）。
Next, an aluminum layer 26 (Al) having a thickness of 270 nm is formed on the fifth
最後に、フォトリソグラフィ法及びドライエッチング法により、アルミニウム２６のパターニングを行うと、Ｘ軸方向に延在した第２の配線層２６が完成する（ステップＡ１１、図２〜図５参照）。ここで、第２の配線層２６は、第４のコンタクトプラグ２５を介して、上部電極２１と電気的に接続している。以上により、ＰＲＡＭ１００Ａが完成する。
Finally, when the
実施形態１の構造によれば、コンタクトプラグ１８と溝２３ａとの距離が小さくても、溝２３ａを形成する際に、サイドウォール絶縁膜１７によって確実に溝２３ａがコンタクトプラグ１８に接続しないようにすることができるので、溝２３ａに表れる下部電極１９の側端面を相変化材料層に接続したエッジコンタクト型の不揮発性メモリ素子２０４（下部電極１９／記録層２０／上部電極２１）と、トランジスタ２０３（ゲート電極６、拡散層７、８）とからなるメモリセルＭＣ（１、１）〜ＭＣ（ｎ、ｍ）を４Ｆ２型レイアウトに配置することができるようになる。これにより、メモリセルＭＣ（１、１）〜ＭＣ（ｎ、ｍ）の配置領域（占有面責）を削減し、集積度の高いＰＲＡＭ１００Ａを製造することができる。
According to the structure of the first embodiment, even when the distance between the
また、実施形態１の構造によれば、ＰＲＡＭ１００Ａでは、不揮発性メモリ素子２０４を構成している下部電極１９がシリコンピラー３の上方に位置しており、さらに下部電極１９の幅がシリコンピラー３を覆うゲート電極６の外周を規定する幅よりも小さくなるように設けられている。また、不揮発性メモリ素子２０４を構成している記録層２０と上部電極２１を積層した積層膜２２が、第４の層間絶縁膜２３を介して下部電極１９の上方に位置しており、さらにその一部である凸部２２ａが下部電極１９よりも下方に突出して、隣接する下部電極１９の間に介在するように設けられて、下部電極１９の側端面部と凸部２２ａ（２２ｂ、２２ｃ）の記録層２０が接続する構造となっている。この構造によって、４Ｆ２型レイアウトに配置した縦型ＭＯＳトランジスタ２０３（ゲート電極６、拡散層７、８）の位置に対応するように、不揮発性メモリ素子２０４の下部電極１９と記録層２０を配置することが可能となる。この構造によれば、シリコンピラー３を用いた縦型ＭＯＳトランジスタ２０３（ゲート電極６、拡散層７、８）の占有面積を拡大することなく、４Ｆ２型レイアウトに従って不揮発性メモリ素子２０４およびＭＯＳトランジスタ２０３を配置することができる。これにより集積度の高いＰＲＡＭ１００Ａを容易に形成することができる。
Further, according to the structure of the first embodiment, in the
また、実施形態１の構造によれば、下部電極１９と記録層２０の接触面積は、下部電極１９の厚さで規定されることになる。従って、下部電極１９を薄くして接触面積を小さくすると、単位面積あたりの電流密度が増加し、その結果、下部電極１９による加熱温度が上昇して、記録層２０の相状態の変更を効率よく行うことができる。
Further, according to the structure of the first embodiment, the contact area between the
また、実施形態１に係るＰＲＡＭの製造方法では、第２のコンタクトプラグ１８上に形成した下部電極１９を覆うように第４の層間絶縁膜２３を成膜し、第４の層間絶縁膜２３と第２のコンタクトプラグ１８が形成されている第３の層間絶縁膜１６とに、下部電極１９の一部を除去しながら、記録層２０と上部電極２１を埋め込む溝２３ａを形成している。この製造方法によれば、記録層２０は必然的に下部電極１９の側端面に接続されることになり、さらに下部電極１９と記録層２０との接触面積は、下部電極１９の成膜厚で規定されるので、接触面積の制御が容易になって、ＰＲＡＭ１００Ａの動作を安定させることができる。
In the method for manufacturing the PRAM according to the first embodiment, the fourth
また、実施形態１に係るＰＲＡＭの製造方法では、下部電極１９をゲート電極６の外周を規定する幅よりも小さくなるようにしてシリコンピラー３の上方に形成しており、さらに隣接した下部電極１９の間に収まるように、溝２３ａを形成している。この製造方法によれば、シリコンピラー３に形成しているトランジスタ２０３（ゲート電極６、拡散層７、８）の占有面積を拡大させることなく、４Ｆ２型レイアウトに従って不揮発性メモリ素子２０４（下部電極１９／記録層２０／上部電極２１）を形成できるので、ＰＲＡＭ１００Ａの高集積化を図ることができる。
In the PRAM manufacturing method according to the first embodiment, the
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図１７は、本発明の実施形態２に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図１８〜図２０のＡ−Ａ間の断面図である。図１８は、本発明の実施形態２に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図１７、図２０のＢ−Ｂ間の断面図である。図１９は、本発明の実施形態２に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図１７、図２０のＣ−Ｃ間の断面図である。図２０は、本発明の実施形態２に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図１７〜図１９のＤ−Ｄ間の略透視平面図、及び、上面図である。
[Embodiment 2]
A semiconductor device according to
実施形態２は、実施形態１の変形例であり、下部電極１９と記録層２０との間の接触抵抗を低減するために、下部電極１９におけるＸ軸方向にある両側の側端面と記録層２０を接続したものである。
The second embodiment is a modification of the first embodiment. In order to reduce the contact resistance between the
図１７〜図２０に示すように、実施形態２に係るＰＲＡＭ１００Ｂは、シリコン基板１の上部にて柱状の複数のシリコンピラー３が隣接して位置しており、シリコンピラー３には縦型ＭＯＳトランジスタが設けられている。ここで、シリコンピラー３などが位置している第１の層間絶縁膜１１と、第１のコンタクトプラグ１５が位置している第２の層間絶縁膜１４と、第２のコンタクトプラグ１８が位置している第３の層間絶縁膜１６と、第４のコンタクトプラグ２５が位置している第５の層間絶縁膜２４と、第２の配線層２６とは、実施形態１に係るＰＲＡＭ（図２の１００Ａ）と同じ構造であるので、説明は割愛する。
As shown in FIGS. 17 to 20, the PRAM 100 </ b> B according to the second embodiment has a plurality of
第２のコンタクトプラグ１８上には、シリコンピラー３に設けられたＭＯＳトランジスタ（図１の２０３に相当）の個数と同じ個数の不揮発性メモリ素子（図１の２０４に相当）が設けられている。不揮発性メモリ素子は、下部電極１９と記録層２０と上部電極２１とで構成されている。ここで、記録層２０と上部電極２１は積層状態となっており、これ以降において、記録層２０と上部電極２１とによる積層膜を積層膜２２と称することがある。積層膜２２は、下部電極１９を覆うように設けられた第４の層間絶縁膜２３上において、Ｘ軸方向に延在して設けられている。積層膜２２は、その一部が下方に突出した凸部２２ａを有している。凸部２２ａは、第４の層間絶縁膜２３を貫通して、第２のコンタクトプラグ１８が位置している第３の層間絶縁膜１６まで達しており、凸部２２ａを構成している記録層２０が隣接する下部電極１９の側端面部に接続されている。さらに詳細に述べると、Ｘ軸方向における凸部２２ａは、それを構成する記録層２０及び上部電極２１の夫々の底面が、共に第３の層間絶縁膜１６の膜中に位置しており、凸部２２ａの上部は第４の層間絶縁膜２３と接続されており、凸部２２ａの中間部は下部電極１９の側端面と接続されており、凸部２２ａの下部はサイドウォール絶縁膜１７と接続されている。なお、記録層２０は、下部電極１９の全ての側端面に接続するのでは無く、矩形状の下部電極１９の側端面を構成している４面のうち、Ｘ軸方向で向き合っている２面に接続するように設けるものである。従って、凸部２２ａは、Ｘ軸方向において下部電極１９の両側に設けられている。なお、図中において、下部電極１９Ａは凸部２２ａＡと２２ａＢの記録層２０と接続しており、下部電極１９Ｂは凸部２２ａＢと２２ａＣの記録層２０と接続しており、下部電極１９Ｃは凸部２２ａＣと２２ａＤの記録層２０と接続している。このような構造は、ＸＹのいずれの方向において、下部電極１９が偶数個あるいは奇数個存在しても構成することができる。
On the
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図２１〜図２４は、本発明の実施形態２に係る半導体装置におけるＰＲＡＭの製造工程を模式的に示した断面図、及び、上面図である。なお、図２１〜図２３に関し、Ａ−Ａ間の断面図は、上面図のＡ−Ａ間における断面図である。また、図２４のＥ−Ｅ間における断面図は、図２４の上面図のＥ−Ｅ間における断面図であり、図２４の上面図のＡ−Ａ間における断面図は、図２３のＡ−Ａ間の断面図と同じである。また、図２１〜図２４の上面図において、透視した構成要素の符号を括弧付で表示している。また、図２１より前の製造工程は、実施形態１に係るＰＲＡＭ１００Ａの製造工程と同じであるので、図７〜図９の説明を参照されたい。
Next, the manufacturing method of the semiconductor
まず、実施形態１のステップＡ１〜ステップＡ３（図７〜図９参照）により、表面において、第３の層間絶縁膜１６に形成されたホールにサイドウォール絶縁膜１７を介して第２のコンタクトプラグ１８を埋め込んだものを作成する。
First, in step A1 to step A3 (see FIGS. 7 to 9) of the first embodiment, the second contact plug is formed on the surface of the hole formed in the third
次に、第３の層間絶縁膜１６上にスパッタ法によって５ｎｍ厚の窒化チタン（ＴｉＮ、仮下部電極１９ｃとなるもの）を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、窒化チタンをパターニングすることにより、Ｘ軸方向に延在した仮下部電極１９ｃを形成する（ステップＢ１、図２１参照）。このときのドライエッチングは、窒化チタンの下地となっている第３の層間絶縁膜１６までオーバーエッチングして、窒化チタンを完全に分離する。このパターニングによって、窒化チタンは、横寸法Ｘ８が４９０ｎｍ、縦寸法Ｙ３が７０ｎｍとなった仮下部電極１９ｃに分離されて、Ｘ軸方向に延在する。このとき、仮下部電極１９ｃは、Ｘ軸方向で隣接した第２のコンタクトプラグ１８の上面を完全に覆っている。本発明では、設計ルールＦを用いて、Ｙ３＝Ｆに設定することができる。また、Ｘ８は、Ｘ軸方向に沿ってメモリセル領域の端部に位置するシリコンピラー上を覆う位置まで達するように設定される。
Next, 5 nm thick titanium nitride (TiN, which becomes the temporary
次に、仮下部電極１９ｃを覆うように、第３の層間絶縁膜１６上へＣＶＤ法によって、４０ｎｍ厚のシリコン酸化膜である第４の層間絶縁膜２３を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリ（図１の２０４に相当）を構成する記録層（図２３の２０）と上部電極（図２３の２１）を形成する際の型枠となる溝２３ａを形成する（ステップＢ２、図２２参照）。溝２３ａは、第２のコンタクトプラグ１８のＸ軸方向の両側の領域にて、第４の層間絶縁膜２３を貫通して、仮下部電極１９ａの中央部と仮下部電極１９ｂの左右側の領域を除去して形成しており、溝２３ａの底面は第３の層間絶縁膜１６に達している。このとき、溝２３ａのＸ軸方向の幅Ｘ７は７０ｎｍ、深さＺ１は７５ｎｍとなっており、Ｙ軸方向に延在している。本発明ではＸ７＝Ｆに設定することができる。
Next, a fourth
なお、溝２３ａの形成は、下部電極１９の形成を兼ねて、仮下部電極１９ｃをエッチングしており、仮下部電極１９ｃの側端面部を露出させることで、下部電極１９が完成する。なお、下部電極１９の全ての側端面部を露出させる必要はなく、矩形状の下部電極１９の側端面を構成する４面のうち、Ｘ軸方向で向き合っている２面だけを露出させるものである。従って、溝２３ａは、隣接した下部電極１９に囲まれた全ての領域に形成するのではなく、Ｘ軸方向における下部電極１９の両脇に形成している。ここで、下部電極１９の側端面部を露出させても、第２のコンタクトプラグ１８の側壁面部が露出することはない。これは、ドライエッチングで除去され難いサイドウォール絶縁膜１７で、第２のコンタクトプラグ１８の側壁面部が囲まれているためである。
The formation of the
次に、溝（図２２の２３ａ）を含む第４の層間絶縁膜２３上にスパッタ法によって２０ｎｍ厚の相変化材料よりなる記録層２０を成膜し、その後、記録層２０上にスパッタ法によって６０ｎｍ厚の窒化チタンよりなる上部電極２１を成膜して、記録層２０と上部電極２１とが積層した積層膜を形成する（ステップＢ３、図２３参照）。ここで、記録層２０は、溝（図２２の２３ａ）の内壁にも堆積されるが、完全に埋め込むまでには至らず、溝（図２２の２３ａ）は新たな溝２０ａとして残存する。また、溝２０ａは上部電極２１によって完全に埋め込まれるが、他の部分との段差が生じるので、ＣＭＰ法によって平坦化すると、上部電極２１の膜厚は４０ｎｍ膜減りして２０ｎｍとなる。なお、これ以降、記録層２０と上部電極２１の積層膜を積層膜２２と称することがある。また、溝（図２２の２３ａ）に埋め込まれた積層膜２２を凸部２２ａと称する。従って、凸部２２ａＢでは、記録層２０が２つの下部電極１９Ａと１９Ｂに並んでＹ軸方向へ配置された下部電極１９に接続され、同様に、凸部２２ａＣでも下部電極１９Ｂと１９Ｃに並んでＹ軸方向へ配置された下部電極１９に接続されている。これに対して、凸部２２ａＡでは、記録層２０が下部電極１９Ａに並んでＹ軸方向へ配置された下部電極１９に接続され、同様に、凸部２２ａＤでも下部電極１９Ｃに並んでＹ軸方向へ配置された下部電極１９に接続されている。ここで、相変化材料とは、２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態２においては相変化材料として、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を例示できる。
Next, a
次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜２２を幅Ｙ２が７０ｎｍとなるように完全に分断して、Ｘ軸方向に延在させる（ステップＢ４、図２４参照）。ここで、図２４の上面図のＡ−Ａ間の断面図は、図２３のＡ−Ａ間の断面図と同じである。このとき、隣接した積層膜２２の隙間の底部は、図２４のＥ−Ｅ間の断面図に示すように、第４の層間絶縁膜２３の上面となっており、同様に、凸部２２ａの隙間の底部は、第３の層間絶縁膜１６の膜中に再生された溝２３ａの底部となっている。また、Ｙ軸方向に配置されて同じ記録層２０に接続していた下部電極（図２３の１９）は、夫々がＸ軸方向で分断されて別々となった記録層２０と接続することになる。これで、不揮発性メモリ素子が完成し、第２のコンタクトプラグ１８と接している下部電極１９は、その１つの側端面部で、凸部２２ａの上部電極２１を取り囲んでいる記録層２０と電気的に接続している。なお、第２のコンタクトプラグ１８と記録層２０の間には、サイドウォール絶縁膜１７が介在して、両者を電気的に絶縁している。
Next, the
以降、第２の配線層（図１７〜図２０の２６）までの製造工程は、実施形態１のＰＲＡＭ（図２の１００Ａ）の製造工程（ステップＡ８〜Ａ１１）と同じであるので、図１４〜図１６、図２〜図５の説明を参照されたい。 Thereafter, the manufacturing process up to the second wiring layer (26 in FIGS. 17 to 20) is the same as the manufacturing process (steps A8 to A11) of the PRAM of the first embodiment (100A in FIG. 2). -Please refer to description of FIG. 16, FIG. 2 to FIG.
実施形態２によれば、実施形態１と同様な効果を奏するとともに、凸部２２ａの両側（Ｘ軸方向の両側）の下部電極１９を介して電流を流すことができるので、接触抵抗を低減することができる。
According to the second embodiment, the same effects as those of the first embodiment can be obtained, and a current can be passed through the
［実施形態３］
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図２５は、本発明の実施形態３に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図２６〜図２８のＡ−Ａ間の断面図である。図２６は、本発明の実施形態３に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図２５、図２８のＢ−Ｂ間の断面図である。図２７は、本発明の実施形態３に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図２５、図２８のＣ−Ｃ間の断面図である。図２８は、本発明の実施形態３に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図２５〜図２７のＤ−Ｄ間の略透視平面図、及び、上面図である。
[Embodiment 3]
A semiconductor device according to
実施形態３は、実施形態１の変形例であり、層間絶縁膜２３、１６にＹ軸方向に延在したライン状の溝（図１１の２３ａ）を形成する代わりに凹状のホール２３ｂを形成したものである。
The third embodiment is a modification of the first embodiment, and instead of forming a linear groove (23a in FIG. 11) extending in the Y-axis direction in the
図２５〜図２８に示すように、実施形態３に係るＰＲＡＭ１００Ｃは、シリコン基板１の上部にて柱状の複数のシリコンピラー３が隣接して位置しており、シリコンピラー３には縦型ＭＯＳトランジスタが設けられている。ここで、シリコンピラー３などが位置している第１の層間絶縁膜１１と、第１のコンタクトプラグ１５が位置している第２の層間絶縁膜１４と、第２のコンタクトプラグ１８が位置している第３の層間絶縁膜１６と、第４のコンタクトプラグ２５が位置している第５の層間絶縁膜２４と、第２の配線層２６とは、実施形態１に係るＰＲＡＭ（図２の１００Ａ）と同じ構造であるので、説明は割愛する。
As shown in FIGS. 25 to 28, in the
第２のコンタクトプラグ１８上には、シリコンピラー３に設けられたＭＯＳトランジスタ（図１の２０３に相当）の個数と同じ個数の不揮発性メモリ素子（図１の２０４に相当）が設けられている。不揮発性メモリ素子は、下部電極１９と記録層２０と上部電極２１とで構成されている。ここで、記録層２０と上部電極２１は積層状態となっており、これ以降において、記録層２０と上部電極２１とによる積層膜を積層膜２２と称することがある。積層膜２２は、下部電極１９を覆うように設けられた第４の層間絶縁膜２３上において、Ｘ軸方向に延在して設けられている。積層膜２２は、その一部が下方に突出した凸部２２ｂを有しており、凸部２２ｂは、第４の層間絶縁膜２３を貫通して、第２のコンタクトプラグ１８が位置している第３の層間絶縁膜１６まで達しており、凸部２２ｂを構成している記録層２０が隣接する下部電極１９の側端面部に接続されている。実施形態３においては、記録層２０と上部電極２１を充填するための開口部分をホールパターンとして形成する。
On the
実施形態３では、Ｘ軸方向における凸部２２ｂは、それを構成する記録層２０及び上部電極２１の夫々の底面が共に第３の層間絶縁膜１６の膜中に位置しており、凸部２２ｂの上部は第４の層間絶縁膜２３と接続されており、凸部２２ｂの中間部は下部電極１９と接続されており、凸部２２ｂの下部はサイドウォール絶縁膜１７と接続されている。また、Ｙ軸方向における凸部２２ｂの記録層２０は、第３の層間絶縁膜１６と第４の層間絶縁膜２３で囲まれたホール２３ｂの表面を覆うように設けられており、またホール２３ｂの表面を覆った記録層２０で構成されたホール２０ｂを覆うように、上部電極２１が設けられている（図２７参照）。なお、記録層２０は、下部電極１９の全ての側端面に接続するのでは無く、矩形状の下部電極１９の側端面を構成している４面の１つだけに接続するように設けるものである。従って、凸部２２ｂは、Ｘ軸方向において下部電極１９の１つ置きに設けられている。なお、図中において、下部電極１９Ａと下部電極１９Ｂは、１つの凸部２２ｂＡの記録層２０を共有しているが、下部電極１９Ｃには、隣接する下部電極が存在しないので、１つの凸部２２ｂＢの記録層２０を占有している。このような構造は、Ｘ軸方向において、下部電極１９が奇数個存在する場合、必ず生ずる構造である。つまり、下部電極１９が偶数個存在する場合、１つの凸部２２ｂにおける記録層２０は、隣接する２つの下部電極１９の間に位置して必然的に共有されることになるが、下部電極１９が奇数個存在する場合、最終的に１つの下部電極１９が余剰となるため、その余った下部電極１９だけは、１つの凸部２２ｂにおける記録層２０を占有することになる。
In
次に、本発明の実施形態３に係る半導体装置の製造方法について図面を用いて説明する。図２９〜図３１は、本発明の実施形態３に係る半導体装置におけるＰＲＡＭの製造工程を模式的に示した断面図、及び、上面図である。なお、図２９、図３０に関し、Ａ−Ａ間の断面図は、上面図のＡ−Ａ間における断面図である。また、図３１のＥ−Ｅ間における断面図は、図３１の上面図のＥ−Ｅ間における断面図であり、図３１の上面図のＡ−Ａ間における断面図は、図３０のＡ−Ａ間の断面図と同じである。また、図２９〜図３１の上面図において、透視した構成要素の符号を括弧付で表示している。
Next, the manufacturing method of the semiconductor
まず、実施形態１のステップＡ１〜ステップＡ４（図７〜図１０参照）により、表面において、第３の層間絶縁膜１６上に仮下部電極（図１０の１９ａ、１９ｂ）を形成したものを作成する。
First, steps A1 to A4 (see FIGS. 7 to 10) of
仮下部電極（図１０の１９ａ、１９ｂ）を覆うように、第３の層間絶縁膜１６上へＣＶＤ法によって、４０ｎｍ厚のシリコン酸化膜である第４の層間絶縁膜２３を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリ（図１の２０４に相当）を構成する記録層（図３０の２０）と上部電極（図３０の２１）を形成する際の型枠となるホール２３ｂを形成する（ステップＣ１、図２９参照）。
A fourth
ここで、ホール２３ｂは、第４の層間絶縁膜２３を貫通して、仮下部電極１９ａの中央部と仮下部電極１９ｂの右側の領域を除去して形成しており、その底面は第３の層間絶縁膜１６に達している。このとき、ホール２３ｂは、横寸法Ｘ９を７０ｎｍ、縦寸法Ｙ４を７０ｎｍ、深さＺ２を７５ｎｍとしており、ＸＹ軸方向に配置している。なお、ホール２３ｂの形成は、下部電極１９の形成を兼ねて、仮下部電極（図１０の１９ａ、１９ｂ）をエッチングしており、仮下部電極（図１０の１９ａ、１９ｂ）の側端面部を露出させることで、下部電極１９が完成する。なお、下部電極１９の全ての側端面部を露出させる必要はなく、矩形状の下部電極１９の側端面を構成する４面のうちの１つだけを露出させるものである。従って、ホール２３ｂは、隣接した下部電極１９に囲まれた全ての領域に形成するのではなく、Ｘ軸方向における下部電極１９の１つ置きに形成している。また、下部電極１９の側端面部を露出させても、第２のコンタクトプラグ１８の側面部が露出することはない。これは、ドライエッチングで除去され難いサイドウォール絶縁膜１７で、第２のコンタクトプラグ１８の側壁面部が囲まれているためである。なお、本発明では、設計ルールＦを用いて、Ｘ９＝Ｆ、Ｙ４＝Ｆとなるようにコンタクトホール２３ｂのサイズを設定することができる。
Here, the
次に、ホール（図２９の２３ｂ）を含む第４の層間絶縁膜２３上にスパッタ法によって２０ｎｍ厚の相変化材料である記録層２０を成膜し、その後、記録層２０上にスパッタ法によって６０ｎｍ厚の窒化チタンである上部電極２１を成膜して、記録層２０との積層膜を形成する（ステップＣ２、図３０参照）。
Next, the
ここで、記録層２０は、ホール（図２９の２３ｂ）の内壁にも堆積されるが、完全に埋め込むまでには至らず、ホール２３ｂは新たなホール２０ｂとして残存する。相変化材料とは、２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態３においては相変化材料として、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を例示できる。また、ホール２０ｂは、上部電極２１によって完全に埋め込まれるが、他の部分との段差が生じるので、ＣＭＰ法によって平坦化すると、上部電極２１の膜厚は４０ｎｍ膜減りして２０ｎｍとなる。なお、これ以降、記録層２０と上部電極２１の積層膜を積層膜２２と称することがある。また、ホール（図２９の２３ｂ）に埋め込まれた積層膜２２を凸部２２ｂと称する。従って、凸部２２ｂＡの記録層２０では、Ｘ軸方向の両側に配された下部電極１９Ａと１９Ｂに接続されるが、凸部２２ｂＢの記録層２０では、Ｘ軸方向の片側に配された下部電極１９Ｃに接続されている。
Here, although the
次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜２２を幅Ｙ２が７０ｎｍとなるように完全に分断して、Ｘ軸方向に延在させる（ステップＣ３、図３１参照）。ここで、図３１の上面図のＡ−Ａ間の断面図は、図３０のＡ−Ａ間の断面図と同じである。このとき、隣接した積層膜２２の隙間の底部は、図３１のＥ−Ｅ間の断面図に示すように、第４の層間絶縁膜２３の上面となっており、凸部（図３０の２２ｂ）間の隙間の底部も、同様に、第４の層間絶縁膜２３の上面となっている。また、Ｙ軸方向に配置されて同じ記録層２０に接続していた下部電極は、夫々がＸ軸方向で分断されて別々となった記録層２０と接続することになる。これより、不揮発性メモリ素子（図１の２０４に相当）が完成し、第２のコンタクトプラグ（図３０の１８）と接している下部電極（図３０の１９）は、その１つの側面部で、凸部（図３０の２２ｂ）の上部電極２１を取り囲んでいる記録層２０と電気的に接続している。なお、第２のコンタクトプラグ（図３０の１８）と記録層２０の間には、サイドウォール絶縁膜１７が介在して、両者を電気的に絶縁している。
Next, the
以降、第２の配線層（図２５〜図２８の２６）までの製造工程は、実施形態１のＰＲＡＭ（図２の１００Ａ）の製造工程（ステップＡ８〜Ａ１１）と同じであるので、図１４〜図１６、図２〜図５の説明を参照されたい。 Thereafter, the manufacturing process up to the second wiring layer (26 in FIGS. 25 to 28) is the same as the manufacturing process (steps A8 to A11) of the PRAM of the first embodiment (100A in FIG. 2). -Please refer to description of FIG. 16, FIG. 2 to FIG.
実施形態３によれば、実施形態１と同様な効果を奏するとともに、さらに、ＰＲＡＭ１００Ｃの製法では、ホール２３ｂを形成しているために、積層膜２２を分断させる際に、実施形態１に係るＰＲＡＭ（図２の１００Ａ）のように溝（図１３の２３ａ）の底面までドライエッチングする必要がなく、実施形態１に係るＰＲＡＭ（図２の１００Ａ）よりもエッチング量を低減できる。その結果、レジストマスクを薄くすることができて、積層膜２２を精度よく加工できる。
According to the third embodiment, the same effects as those of the first embodiment can be obtained. Further, in the method of manufacturing the
［実施形態４］
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図３２は、本発明の実施形態４に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図３３〜図３５のＡ−Ａ間の断面図である。図３３は、本発明の実施形態４に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図３２、図３５のＢ−Ｂ間の断面図である。図３４は、本発明の実施形態４に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図３２、図３５のＣ−Ｃ間の断面図である。図３５は、本発明の実施形態４に係る半導体装置におけるＰＲＡＭの構成を模式的に示した図３２〜図３４のＤ−Ｄ間の略透視平面図、及び、上面図である。
[Embodiment 4]
A semiconductor device according to
実施形態４は、実施形態１の変形例であり、第２のコンタクトプラグ１８の側面部をサイドウォール絶縁膜（図２の１７）で覆うのをやめ、その代わりに下部電極１９上にサイドウォール絶縁膜２９を形成し、サイドウォール絶縁膜２９によって凸部２２ｃを形成するための溝（図４０の２３ｄ）が第２のコンタクトプラグ１８に接続しないようにしたものである。また、溝（図４０の２３ｄ）内を記録層２０で完全に充填している。
The fourth embodiment is a modification of the first embodiment, and the side surface portion of the
図３２〜図３５に示すように、実施形態４に係るＰＲＡＭ１００Ｄは、シリコン基板１の上部にて柱状の複数のシリコンピラー３が隣接して位置しており、シリコンピラー３には縦型ＭＯＳトランジスタが設けられている。ここで、シリコンピラー３などが位置している第１の層間絶縁膜１１と、第１のコンタクトプラグ１５が位置している第２の層間絶縁膜１４と、第４のコンタクトプラグ２５が位置している第５の層間絶縁膜２４と、第２の配線層２６は、実施形態１に係るＰＲＡＭ（図２の１００Ａ）と同じ構造であるので、説明は割愛する。
As shown in FIGS. 32 to 35, in the
ＰＲＡＭ１００Ｄでは、図３２に示すように、下部電極１９に接続している第２のコンタクトプラグ１８が、第３の層間絶縁膜１６を貫通するように設けられている。第２のコンタクトプラグ１８の側面部は、第３の層間絶縁膜１６と接続しており、第２のコンタクトプラグ１８の側面部と記録層２０の絶縁性を確保している。なお、第２のコンタクトプラグ１８の直径と下部電極１９の幅は、シリコンピラー３を覆うゲート電極６の幅よりも小さくなるように設定されている。
In the
第２のコンタクトプラグ１８上には、シリコンピラー３に設けられたＭＯＳトランジスタ（図１の２０３に相当）の個数と同じ個数の不揮発性メモリ素子（図１の２０４に相当）が設けられている。不揮発性メモリ素子は、下部電極１９と記録層２０と上部電極２１で構成されている。ここで、記録層２０と上部電極２１は積層状態となっており、これ以降において、記録層２０と上部電極２１による積層膜を積層膜２２と称することがある。
On the
下部電極１９の幅（図３８のＹ１）は、第２のコンタクトプラグ１８の直径よりも大きく、夫々の差分に相当する幅（図４０のｔ）のサイドウォール絶縁膜２９が、対峙する下部電極１９の上端部に位置している。積層膜２２は、下部電極１９を覆うように設けられた第４の層間絶縁膜２３上において、Ｘ軸方向に延在して設けられている。積層膜２２は、その一部が下方に突出した凸部２２ｃを有している。凸部２２ｃは、第４の層間絶縁膜２３を貫通して、第２のコンタクトプラグ１８が位置している第３の層間絶縁膜１６まで達しており、凸部２２ｃを構成している記録層２０が隣接する下部電極１９の側端面部に接続されている。さらに詳細に述べると、Ｘ軸方向における凸部２２ｃは、それを構成する記録層２０の底面が、第３の層間絶縁膜１６の膜中に位置しており、凸部２２ｃの上部はサイドウォール絶縁膜２９に接続されており、凸部２２ｃの中間部は下部電極１９に接続されており、凸部２２ｃの下部は第３の層間絶縁膜１６と接続されている。なお、記録層２０は、下部電極１９の全ての側面に接続するのでは無く、矩形状の下部電極１９の側面を構成している４面の１つだけに接続するように設けるものである。従って、凸部２２ｃは、Ｘ軸方向において下部電極１９の１つ置きに設けられている。なお、図中において、下部電極１９Ａと下部電極１９Ｂは、１つの凸部２２ｃＡの記録層２０を共有しているが、下部電極１９Ｃには、隣接する下部電極が存在しないので、１つの凸部２２ｃＢの記録層２０を占有している。このような構造は、Ｘ軸方向において、下部電極１９が奇数個存在する場合、必ず生ずる構造である。つまり、下部電極１９が偶数個存在する場合、１つの凸部２２ｃにおける記録層２０は、隣接する２つの下部電極１９の間に位置して必然的に共有されることになるが、下部電極１９が奇数個存在する場合、最終的に１つの下部電極１９が余剰となるため、その余った下部電極１９だけは１つの凸部２２ｃにおける記録層２０を占有することになる。
The width of the lower electrode 19 (Y1 in FIG. 38) is larger than the diameter of the
次に、本発明の実施形態４に係る半導体装置の製造方法について図面を用いて説明する。図３６〜図４２は、本発明の実施形態４に係る半導体装置におけるＰＲＡＭの製造工程を模式的に示した断面図、及び、上面図である。なお、図３６〜図４１に関し、Ａ−Ａ間の断面図は、上面図のＡ−Ａ間における断面図である。また、図４２のＥ−Ｅ間における断面図は、図４２の上面図のＥ−Ｅ間における断面図であり、図４２の上面図のＡ−Ａ間における断面図は、図４１のＡ−Ａ間の断面図と同じである。また、図３６〜図４２の上面図において、透視した構成要素の符号を括弧付で表示している。
Next, the manufacturing method of the semiconductor
まず、実施形態１のステップＡ１（図７参照）により、表面において、第２の層間絶縁膜１４に形成された穴に第１のコンタクトプラグ１５を埋め込んだものを作成する。
First, in Step A1 of Embodiment 1 (see FIG. 7), a surface is formed by embedding the
次に、第１のコンタクトプラグ１５を含む第２の層間絶縁膜１４上にＣＶＤ法によって１８０ｎｍ厚のシリコン酸化膜である第３の層間絶縁膜１６を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、第１のコンタクトプラグ１５が露出するように、第３の層間絶縁膜１６に直径６５ｎｍのホール１６ａを形成する（ステップＤ１、図３６参照）。
Next, a third
次に、ホール（図３６の１６ａ）を含む第３の層間絶縁膜１６上にスパッタ法による１００ｎｍ厚のタングステン（Ｗ）を成膜して、ホール（図３６の１６ａ）を埋め込み、その後、ＣＭＰ法によって、第３の層間絶縁膜１６上で余剰となっているタングステンを除去して、第２のコンタクトプラグ１８を形成する（ステップＤ２、図３７参照）。このとき、第２のコンタクトプラグ１８は、第１のコンタクトプラグ１５を介して、第２の拡散層８と接続している。なお、ＣＭＰ法によって第３の層間絶縁膜１６を７０ｎｍオーバー研磨するため、第３の層間絶縁膜１６の膜厚は、１１０ｎｍとなる。
Next, a 100 nm-thick tungsten (W) film is formed by sputtering on the third
次に、第２のコンタクトプラグ１８及びサイドウォール絶縁膜１７を含む第３の層間絶縁膜１６上にスパッタ法によって５ｎｍ厚の窒化チタン（ＴｉＮ、仮下部電極１９ａ、１９ｂとなるもの）を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、窒化チタンをパターニングすることで、仮下部電極１９ａ、１９ｂを形成する（ステップＤ３、図３８参照）。ステップＤ３は、ステップＡ４（図１０参照）と同様である。
Next, 5 nm thick titanium nitride (TiN, which becomes the temporary
次に、仮下部電極１９ａと１９ｂを覆うように、第３の層間絶縁膜１６上へＣＶＤ法によって、４０ｎｍ厚のシリコン酸化膜である第４の層間絶縁膜２３を成膜し、その後、フォトリソグラフィ法及びドライエッチング法によって、仮下部電極１９ａと１９ｂの一部が露出するように、第４の層間絶縁膜２３に幅Ｘ１０が７０ｎｍの溝２３ｃを形成し、その後、溝２３ｃを含む第４の層間絶縁膜２３上にＣＶＤ法によって、１０ｎｍ厚のシリコン窒化膜を成膜し、その後、エッチバックすることで、溝２３ｃの内壁にサイドウォール絶縁膜２９を形成する（ステップＤ４、図３９参照）。なお、本発明では設計ルールＦを用いて、Ｘ１０＝Ｆに設定できる。また、溝２３ｃのサイドウォール絶縁膜２９間の底部には、仮下部電極１９ａと１９ｂが露出している。
Next, a fourth
次に、フォトリソグラフィ法及びドライエッチング法によって、不揮発性メモリ（図１の２０４に相当）を構成する記録層（図４１の２０）を形成する際の型枠となる溝２３ｄを形成する（ステップＤ５、図４０参照）。
Next, a
ここで、溝２３ｄは、仮下部電極１９ａの中央部と仮下部電極１９ｂの右側の領域を除去して形成しており、その底面は第３の層間絶縁膜１６に達している。このとき、溝２３ｄの幅Ｘ１１は５０ｎｍ、深さＺ３は７５ｎｍとなっており、Ｙ軸方向に延在している。なお、溝２３ｄの形成は、下部電極１９の形成を兼ねて、仮下部電極１９ａと１９ｂをエッチングしており、仮下部電極１９ａと１９ｂの側端面部を露出させることで、下部電極１９が完成する。なお、下部電極１９の全ての側端面部を露出させる必要はなく、矩形状の下部電極１９の側面を構成する４面のうちの１つだけを露出させるものである。従って、溝２３ｄは、隣接した下部電極１９に囲まれた全ての領域に形成するのではなく、Ｘ軸方向における下部電極１９の１つ置きに形成している。ここで、下部電極１９の側端面部を露出させても、第２のコンタクトプラグ１８の側壁面部が露出することはない。これは、ドライエッチングの際、レジストパターンと下部電極１９の位置ずれが生じていても、サイドウォール絶縁膜２９が下部電極１９と第３の層間絶縁膜１６の端部における保護膜となり、第２のコンタクトプラグ１８と接している第３の層間絶縁膜１６が、サイドウォール絶縁膜２９と同じ厚さ（ｔ＝１０ｎｍ）で残留して、第２のコンタクトプラグ１８の側壁面部を覆っているためである。
Here, the
次に、第４の層間絶縁膜２３上へスパッタ法によって３０ｎｍ厚の相変化材料である記録層２０を成膜し、その後、記録層２０上にスパッタ法によって２０ｎｍ厚の窒化チタンである上部電極２１を成膜して、記録層２０と上部電極２１とが積層した積層膜を形成する（ステップＤ６、図４１参照）。ここで、記録層２０は、溝（図４０の２３ｄ）に完全に埋め込まれている。相変化材料とは、２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。実施形態４においては、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することができる。なお、これ以降、記録層２０と上部電極２１の積層膜を積層膜２２と称することがある。また、溝（図４０の２３ｄ）に埋め込まれた積層膜２２を凸部２２ｃと称する。従って、凸部２２ｃＡでは、記録層２０が、下部電極１９Ａと１９Ｂに並んでＹ軸方向へ配置された下部電極１９に接続されるが、凸部２２ｃＢの記録層２０では、下部電極１９Ｃに並んでＹ軸方向へ配置された下部電極１９に接続されている。
Next, a
次に、フォトリソグラフィ法及びドライエッチング法によって、積層膜２２を幅Ｙ２が７０ｎｍとなるように完全に分断して、Ｘ軸方向に延在させる（ステップＤ７、図４２参照）。ここで、Ｙ軸方向に配置されて同じ記録層２０に接続していた下部電極（図４１の１９）は、夫々がＸ軸方向で分断されて別々となった記録層２０と接続することになる。これで、不揮発性メモリ素子が完成し、第２のコンタクトプラグ１８と接している下部電極１９は、その１つの側端面部で、凸部２２ｃの記録層２０と電気的に接続している。なお、第２のコンタクトプラグ１８と記録層２０の間には、第３の層間絶縁膜１６が介在して、両者を電気的に絶縁している。
Next, the
以降、第２の配線層（図３２〜図３５の２６）までの製造工程は、実施形態１のＰＲＡＭ（図２の１００Ａ）の製造工程（ステップＡ８〜Ａ１１）と同じであるので、図１４〜図１６、図２〜図５の説明を参照されたい。 Thereafter, the manufacturing process up to the second wiring layer (26 in FIGS. 32 to 35) is the same as the manufacturing process (steps A8 to A11) of the PRAM of the first embodiment (100A in FIG. 2). -Please refer to description of FIG. 16, FIG. 2 to FIG.
実施形態４によれば、実施形態１と同様な効果を奏するとともに、ＰＲＡＭ１００Ｄの製法では、実施形態１に係るＰＲＡＭ（図２の１００Ａ）におけるサイドウォール絶縁膜（図２の１７）を廃止して、サイドウォール絶縁膜２９に置き換えて形成している。すると、溝２３ｄを形成する際のドライエッチング対象膜が、第３の層間絶縁膜１６だけとなって、実施形態１に係るＰＲＡＭ（図２の１００Ａ）よりもエッチング量を低減できる。その結果、レジストマスクを薄くすることができて、溝２３ｄの加工精度が向上するので、高密度化した場合でも製造が容易となる。
According to the fourth embodiment, the same effects as those of the first embodiment are obtained, and in the manufacturing method of the
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。 Note that, in the present application, where reference numerals are attached to the drawings, these are only for the purpose of helping understanding, and are not intended to be limited to the illustrated embodiments.
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、実施形態１乃至３によれば、上部電極２１の一部が例えば図２、図１２、図２５で示されるように溝２３ａ、ホール２３ｂ等の開口部に埋め込まれているが、そうである必要は無い。つまり、開口部は記録層２０に埋め込まれ、上部電極２１は開口部を埋めること無しにその外に設けられても良い。また、実施形態４によれば、上部電極２１は例えば図３２で示されるように、開口部の外側の上部に設けられているが、上部電極２１の一部が開口部に埋め込まれていても良い。
Further, within the scope of the entire disclosure (including claims and drawings) of the present invention, the embodiments and examples can be changed and adjusted based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention naturally includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the drawings, and the technical idea. For example, according to the first to third embodiments, a part of the
１ シリコン基板（半導体基板）
２ ＳＴＩ（素子分離領域）
３ シリコンピラー
４ 活性領域
５ ゲート絶縁膜
６ ゲート電極
７ 第１の拡散層
８ 第２の拡散層
９ サイドウォール絶縁膜
１０ ＬＤＤ領域
１１ 第１の層間絶縁膜
１２ 第１の配線層
１３ 第３のコンタクトプラグ（ゲートコンタクト）
１４ 第２の層間絶縁膜
１５ 第１のコンタクトプラグ
１６ 第３の層間絶縁膜（第１層間絶縁膜）
１６ａ ホール
１７ サイドウォール絶縁膜
１８、１８Ａ、１８Ｂ、１８Ｃ 第２のコンタクトプラグ
１９、１９Ａ、１９Ｂ、１９Ｃ 下部電極
１９ａ、１９ｂ、１９ｃ 仮下部電極
２０ 記録層（相変化材料層）
２０ａ 溝
２０ｂ ホール
２１ 上部電極
２２ 積層膜
２２ａ、２２ａＡ、２２ａＢ、２２ａＣ、２２ａＤ 凸部
２２ｂ、２２ｂＡ、２２ｂＢ 凸部
２２ｃ、２２ｃＡ、２２ｃＢ 凸部
２３ 第４の層間絶縁膜（第２層間絶縁膜）
２３ａ 溝（開口部）
２３ｂ ホール（開口部）
２３ｃ 溝
２３ｄ 溝（開口部）
２４ 第５の層間絶縁膜
２４ａ ホール
２５ 第４のコンタクトプラグ
２６ 第２の配線層（アルミニウム）
２９ サイドウォール絶縁膜
５０ 絶縁膜
５１ 絶縁膜
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ ＰＲＡＭ
１０１ 層間絶縁膜
１０２ コンタクトプラグ
１０３ 下部電極
１０４ 層間絶縁膜
１０５ 凹部
１０６ 相変化材料膜
１０７ 上部電極
１０８ 層間絶縁膜
１０９ コンタクトビア
２０１ ロウデコーダ
２０２ カラムデコーダ
２０３ トランジスタ
２０４ 不揮発性メモリ素子
２０５ グランド
ＭＣ（１、１）〜ＭＣ（ｎ、ｍ） メモリセル
Ｂ１〜Ｂｍ ビット線
Ｗ１〜Ｗｎ ワード線
1 Silicon substrate (semiconductor substrate)
2 STI (element isolation region)
3
14 Second
23a Groove (opening)
23b hole (opening)
24 5th
29 Side
DESCRIPTION OF
Claims (12)
前記ホールの内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、
前記ホール内において前記サイドウォール絶縁膜を介して埋め込まれたコンタクトプラグと、
前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、
前記下部電極を含む前記第１層間絶縁膜上を覆う第２層間絶縁膜と、
前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第２層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部と、
前記開口部を含む前記第２層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、
前記相変化材料層上に配された上部電極と、
を備えることを特徴とする半導体装置。 A first interlayer insulating film having holes;
A sidewall insulating film made of a material different from the material of the first interlayer insulating film, covering the inner wall surface of the hole;
A contact plug embedded through the sidewall insulating film in the hole;
A lower electrode disposed to be connected to the contact plug in a predetermined region on the first interlayer insulating film including the contact plug and the sidewall insulating film;
A second interlayer insulating film covering the first interlayer insulating film including the lower electrode;
In a region different from the region where the contact plug and the sidewall insulating film are disposed, the second interlayer insulating film penetrates, a part of a side end surface of the lower electrode appears, and the first interlayer insulating An opening formed to a predetermined depth of the film;
A phase change material that is disposed in a predetermined region on the second interlayer insulating film including the opening, is connected to a part of a side end surface of the lower electrode at the opening, and is made of a phase change material Layers,
An upper electrode disposed on the phase change material layer;
A semiconductor device comprising:
前記ホール内に埋め込まれたコンタクトプラグと、
前記コンタクトプラグを含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極と、
前記下部電極を含む前記第１層間絶縁膜上を覆う第２層間絶縁膜と、
前記コンタクトプラグが配された領域とは異なる領域の前記第２層間絶縁膜に形成されるとともに、前記下部電極に通ずる凹部と、
前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜と、
前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部と、
前記サイドウォール絶縁膜及び前記開口部を含む前記第２層間絶縁膜上の所定の領域に配されるとともに、前記開口部にて前記下部電極の側端面の一部と接続され、かつ、相変化材料よりなる相変化材料層と、
前記相変化材料層上に配された上部電極と、
を備えることを特徴とする半導体装置。 A first interlayer insulating film having holes;
A contact plug embedded in the hole;
A lower electrode disposed to be connected to the contact plug in a predetermined region on the first interlayer insulating film including the contact plug;
A second interlayer insulating film covering the first interlayer insulating film including the lower electrode;
A recess formed in the second interlayer insulating film in a region different from the region where the contact plug is disposed, and a recess communicating with the lower electrode;
A sidewall insulating film made of a material different from the material of the first interlayer insulating film and covering the inner wall surface of the recess on the lower electrode;
A part of the side end surface of the lower electrode appears in a region different from the region where the sidewall insulating film is disposed in the recess region, and is formed to a predetermined depth of the first interlayer insulating film An opening,
It is disposed in a predetermined region on the second interlayer insulating film including the sidewall insulating film and the opening, is connected to a part of a side end surface of the lower electrode at the opening, and has a phase change A phase change material layer made of a material;
An upper electrode disposed on the phase change material layer;
A semiconductor device comprising:
前記開口部は、一方向に並んだ前記ホール間の１つ置きに形成され、
各前記下部電極は、側端面の１箇所で前記相変化材料層と接続されることを特徴とする請求項１又は２記載の半導体装置。 A plurality of the holes are arranged in a matrix,
The openings are formed every other hole between the holes arranged in one direction,
3. The semiconductor device according to claim 1, wherein each of the lower electrodes is connected to the phase change material layer at one place on a side end surface.
前記開口部は、一方向に並んだ前記ホール間の全てに形成され、
各前記下部電極は、側端面の２箇所で前記相変化材料層と接続されることを特徴とする請求項１又は２記載の半導体装置。 A plurality of the holes are arranged in a matrix,
The opening is formed between all the holes arranged in one direction,
3. The semiconductor device according to claim 1, wherein each of the lower electrodes is connected to the phase change material layer at two locations on a side end surface. 4.
前記ホールの内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、
前記ホール内において前記サイドウォール絶縁膜を介してコンタクトプラグを埋め込む工程と、
前記コンタクトプラグ及び前記サイドウォール絶縁膜を含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように下部電極を形成する工程と、
前記下部電極を含む前記第１層間絶縁膜上に第２層間絶縁膜を成膜する工程と、
前記コンタクトプラグ及び前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記第２層間絶縁膜を貫通し、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部を形成する工程と、
前記開口部を含む前記第２層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、
前記相変化材料層上に上部電極を成膜する工程と、
前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a hole in the first interlayer insulating film;
Covering the inner wall surface of the hole and forming a sidewall insulating film made of a material different from the material of the first interlayer insulating film;
Burying a contact plug in the hole through the sidewall insulating film;
Forming a lower electrode to be connected to the contact plug in a predetermined region on the first interlayer insulating film including the contact plug and the sidewall insulating film;
Forming a second interlayer insulating film on the first interlayer insulating film including the lower electrode;
In a region different from the region where the contact plug and the sidewall insulating film are disposed, the second interlayer insulating film penetrates, a part of a side end surface of the lower electrode appears, and the first interlayer insulating Forming an opening formed to a predetermined depth of the film;
Forming a phase change material layer made of a phase change material on the second interlayer insulating film including the opening; and
Forming an upper electrode on the phase change material layer;
Etching predetermined regions of the upper electrode and the phase change material layer;
A method for manufacturing a semiconductor device, comprising:
前記ホール内においてコンタクトプラグを埋め込む工程と、
前記コンタクトプラグを含む前記第１層間絶縁膜上の所定の領域にて前記コンタクトプラグに接続されるように配された下部電極を形成する工程と、
前記下部電極を含む前記第１層間絶縁膜上に第２層間絶縁膜を成膜する工程と、
前記コンタクトプラグが配された領域とは異なる領域の前記第２層間絶縁膜において前記下部電極に通ずる凹部を形成する工程と、
前記下部電極上にて前記凹部の内壁面を覆うとともに、前記第１層間絶縁膜の材料とは異なる材料よりなるサイドウォール絶縁膜を形成する工程と、
前記凹部の領域内の前記サイドウォール絶縁膜が配された領域とは異なる領域にて、前記下部電極の側端面の一部が表れ、かつ、前記第１層間絶縁膜の所定深さまで形成された開口部を形成する工程と、
前記サイドウォール絶縁膜及び前記開口部を含む前記第２層間絶縁膜上に相変化材料よりなる相変化材料層を成膜する工程と、
前記相変化材料層上に上部電極を成膜する工程と、
前記上部電極及び前記相変化材料層の所定の領域をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a hole in the first interlayer insulating film;
Burying a contact plug in the hole;
Forming a lower electrode disposed to be connected to the contact plug in a predetermined region on the first interlayer insulating film including the contact plug;
Forming a second interlayer insulating film on the first interlayer insulating film including the lower electrode;
Forming a recess communicating with the lower electrode in the second interlayer insulating film in a region different from a region where the contact plug is disposed;
Covering the inner wall surface of the recess on the lower electrode and forming a sidewall insulating film made of a material different from the material of the first interlayer insulating film;
A part of the side end surface of the lower electrode appears in a region different from the region where the sidewall insulating film is disposed in the recess region, and is formed to a predetermined depth of the first interlayer insulating film Forming an opening;
Forming a phase change material layer made of a phase change material on the second interlayer insulating film including the sidewall insulating film and the opening;
Forming an upper electrode on the phase change material layer;
Etching predetermined regions of the upper electrode and the phase change material layer;
A method for manufacturing a semiconductor device, comprising:
前記開口部を形成する工程では前記前記開口部を形成する際に前記下部電極の一部がエッチングされることを特徴とする請求項１０又は１１記載の半導体装置の製造方法。 In the step of forming the lower electrode, it is also formed in the region to be the opening,
12. The method of manufacturing a semiconductor device according to claim 10, wherein in the step of forming the opening, a part of the lower electrode is etched when the opening is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011149727A JP2013016718A (en) | 2011-07-06 | 2011-07-06 | Semiconductor device and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011149727A JP2013016718A (en) | 2011-07-06 | 2011-07-06 | Semiconductor device and method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013016718A true JP2013016718A (en) | 2013-01-24 |
Family
ID=47689080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011149727A Withdrawn JP2013016718A (en) | 2011-07-06 | 2011-07-06 | Semiconductor device and method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013016718A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015049772A1 (en) * | 2013-10-03 | 2015-04-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Storage device and method for manufacturing storage device |
-
2011
- 2011-07-06 JP JP2011149727A patent/JP2013016718A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015049772A1 (en) * | 2013-10-03 | 2015-04-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Storage device and method for manufacturing storage device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI723076B (en) | Variable resistance memory devices and semiconductor device | |
| JP4577693B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| JP4345676B2 (en) | Semiconductor memory device | |
| CN107731816B (en) | Three-dimensional memory array architecture | |
| US7842999B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP4847743B2 (en) | Nonvolatile memory device | |
| US10305032B2 (en) | Memory device and method of fabricating the same | |
| US20110044098A1 (en) | Nonvolatile Memory Cells Having Phase Changeable Patterns Therein for Data Storage | |
| US20100327251A1 (en) | Phase change memory device having partially confined heating electrodes capable of reducing heating disturbances between adjacent memory cells | |
| US8288752B2 (en) | Phase change memory device capable of reducing disturbance and method of manufacturing the same | |
| US8686393B2 (en) | Integrated circuit semiconductor devices including channel trenches and related methods of manufacturing | |
| US20080283815A1 (en) | Variable resistance memory device having reduced bottom contact area and method of forming the same | |
| JP4577692B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| JP2008166771A (en) | Phase-change memory device with phase-change substance pattern shared with mutually adjacent cell, and electronic product provided with the same | |
| JP2007005785A (en) | Phase-change memory cell having cell diode and bottom electrode self-aligned with each other, and manufacturing method thereof | |
| JP2007073779A (en) | Nonvolatile memory element and its manufacturing method | |
| JP2008244439A (en) | Phase transition memory device and method for manufacturing the same | |
| JP2010219326A (en) | Semiconductor memory device and method of manufacturing the same | |
| JP2011199017A (en) | Semiconductor device | |
| JP5634002B2 (en) | Phase change nonvolatile memory and semiconductor device | |
| US8791443B2 (en) | High density variable resistive memory and method of fabricating the same | |
| US7638357B2 (en) | Programmable resistance memory devices and systems using the same and methods of forming the same | |
| WO2014084006A1 (en) | Semiconductor device | |
| KR101186653B1 (en) | Phase change memory devices having bottom electrode and methods of fabricating the same | |
| KR101171874B1 (en) | Non-volatile memory device and method of fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20141007 |