JP2013016228A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、フラッシュメモリ等の不揮発性メモリモジュールを備えたマイクロコンピュータ等の半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device such as a microcomputer provided with a nonvolatile memory module such as a flash memory.
例えば特許文献１には、ＥＣＣ回路内臓のＰＲＯＭにおいて、メインＰＲＯＭセル内とパリティＰＲＯＭセル内の誤りの有無を書き込みベリファイ時に確認する技術が示されている。特許文献２には、複数のフラッシュメモリに対する同時アクセス数（インターリーブ比）を適宜変更することで、動作状況に応じてピーク電流やアクセス時間等を最適化する技術が示されている。特許文献３には、１ビットのデータを相補データとして２個の記憶素子に書き込み、読み出し時に２個の記憶素子からの読み出し信号を差動増幅することでリテンション性能を向上させる技術が示されている。
For example,
近年、例えばフラッシュメモリ等を搭載したマイクロコンピュータ（所謂マイコン）等が様々な分野で広く使用されている。マイコン等に搭載されたフラッシュメモリは、命令（コード）の格納用のみならず、データの格納用としても使用され、マイコンの動作過程で頻繁に書き込み動作が行われる場合がある。フラッシュメモリに格納されるデータの中には、重要度が高いデータも多く含まれるが、マイコン等の使用環境によっては、当該データを確実に保護することが困難となる場合が生じ得る。その一つとして、例えば、電源の瞬停等が挙げられる。 In recent years, for example, microcomputers (so-called microcomputers) equipped with a flash memory or the like are widely used in various fields. A flash memory mounted on a microcomputer or the like is used not only for storing instructions (codes) but also for storing data, and a write operation may be frequently performed during the operation process of the microcomputer. The data stored in the flash memory includes a lot of highly important data. However, depending on the use environment of the microcomputer or the like, it may be difficult to reliably protect the data. One of them is, for example, a momentary power interruption.
例えば、１回の書き込みを行う際の単位領域となる書き込みブロックを複数備えたメモリモジュール内で、ある書き込みブロックを対象に書き込み動作を行っている最中に電源の瞬停が生じた場合を想定する。ある書き込みブロックに対して書き込み動作を行っている間、当該書き込みブロックのアドレスは、ラッチ回路によって保持されている。この際に、当該メモリモジュールにおいて電源の瞬停が生じると、当該ラッチ回路の保持情報が破壊される恐れがある。この場合、当該書き込みブロックのアドレスが意図しないアドレスに変更され、別の書き込みブロックを対象とした誤書き込みが生じ、結果的に、書き込み非対象領域のデータが破壊される事態が生じ得る。また、これと同様な事態が、消去動作時にも生じ得る。 For example, assume a momentary power failure occurs while a write operation is being performed on a certain write block in a memory module that has multiple write blocks that serve as unit areas for a single write. To do. While a write operation is performed on a certain write block, the address of the write block is held by a latch circuit. At this time, if an instantaneous power failure occurs in the memory module, there is a possibility that the information held in the latch circuit is destroyed. In this case, the address of the writing block is changed to an unintended address, erroneous writing for another writing block may occur, and as a result, the data in the writing non-target area may be destroyed. A similar situation can also occur during the erase operation.
前述したように、マイコン等は様々な分野において多様な環境で使用されるため、電源の瞬停等が起こらないようにすることは容易ではなく、分野によっては、このような状況下でもデータを確実に保護することが求められる場合がある。なお、例えば前述した特許文献１や特許文献３の技術を用いることで、リテンション特性の低下等に伴うデータ化けの問題を解決することは可能であるが、電源の瞬停等に伴い書き込み非対象領域のデータが破壊される問題を解決することは困難である。
As described above, since microcomputers and the like are used in various fields and in various environments, it is not easy to prevent a momentary power failure or the like from occurring. There may be a need to ensure protection. Note that, for example, by using the techniques of
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、データの信頼性の向上を実現可能な半導体装置（または記憶装置）を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor device (or a storage device) capable of improving data reliability. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of a typical embodiment will be briefly described as follows.
本実施の形態による半導体装置は、Ｎ（Ｎは３以上の整数）個の不揮発性メモリモジュールを備え、各不揮発性メモリモジュールが、自身の動作電源を生成する内部電源生成回路と、第１および第２書き込みデータ領域と、第１および第２書き込みスタンプ領域とを有する。第１および第２書き込みデータ領域には、それぞれ、Ｊ（Ｊは１以上の整数）ビットの書き込みデータが書き込まれる。第１書き込みスタンプ領域には、第１書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれ、第２書き込みスタンプ領域には、第２書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる。 The semiconductor device according to the present embodiment includes N (N is an integer of 3 or more) non-volatile memory modules, and each non-volatile memory module includes an internal power generation circuit that generates its own operation power, It has a second write data area and first and second write stamp areas. In each of the first and second write data areas, J (J is an integer of 1 or more) bits of write data is written. Predetermined write identifiers are written into the first write stamp area before and after writing to the first write data area, respectively, and before writing to the second write data area is started in the second write stamp area. And a predetermined writing identifier are written after the writing.
ここで、当該半導体装置は、Ｋ（ＫはＪより大きい整数）ビットの第１外部書き込みデータが入力された際、第１外部書き込みデータをＪビット単位で分割することで（Ｎ−１）個の第１分割書き込みデータを生成し、第１および第２処理を行う。第１処理では、Ｎ個中の（Ｎ−１）個の不揮発性メモリモジュールにおける第１書き込みデータ領域を対象に、（Ｎ−１）個の第１分割書き込みデータが互いに重複しない（Ｎ−１）個の第１期間でそれぞれ書き込まれる。この際には、更に、当該各第１書き込みデータ領域に対応する各第１書き込みスタンプ領域を対象に、（Ｎ−１）個の第１期間で書き込み用識別子がそれぞれ書き込まれる。第２処理では、第１処理で非対象とされる１個の不揮発性メモリモジュールの第１書き込みデータ領域を対象に、（Ｎ−１）個の第１分割書き込みデータに対する各ビット毎のパリティ演算結果から得られるＪビットの第１パリティデータが、（Ｎ−１）個の第１期間とは重複しない第２期間で書き込まれる。この際には、更に、当該第１書き込みデータ領域に対応する第１書き込みスタンプ領域を対象に、第２期間で書き込み用識別子が書き込まれる。また、当該半導体装置は、Ｋビットの第２外部書き込みデータが入力された際、第２外部書き込みデータをＪビット単位で分割することで（Ｎ−１）個の第２分割書き込みデータを生成し、前述した第１および第２処理と同様な処理を、第２書き込みデータ領域および第２書き込みスタンプ領域を対象に行う。 Here, when the first external write data of K (K is an integer greater than J) bits is input, the semiconductor device divides the first external write data in units of J bits (N−1). First divided write data is generated, and the first and second processes are performed. In the first process, (N−1) first divided write data do not overlap each other for the first write data area in (N−1) non-volatile memory modules out of N (N−1). ) For each of the first periods. At this time, further, write identifiers are written in (N−1) first periods for each first write stamp area corresponding to each first write data area. In the second process, a parity operation for each bit is performed on (N−1) pieces of first divided write data for the first write data area of one nonvolatile memory module that is not targeted in the first process. J-bit first parity data obtained from the result is written in a second period that does not overlap with (N−1) first periods. At this time, the write identifier is further written in the second period for the first write stamp area corresponding to the first write data area. In addition, when the K-bit second external write data is input, the semiconductor device generates (N−1) second divided write data by dividing the second external write data in units of J bits. The same process as the first and second processes described above is performed on the second write data area and the second write stamp area.
このような半導体装置を用いると、各不揮発性メモリモジュールにおける第１および第２書き込みスタンプ領域を参照することで、電源瞬停等によっていずれか１個の不揮発性メモリモジュールの書き込み動作時に異常が生じたことを検出することができる。この場合、異常が生じた不揮発性メモリモジュールにおいては、本来書き込み非対象であった書き込みデータ領域のデータが破壊される恐れがあるが、この破壊されたデータは、当該１個の不揮発性メモリモジュールを除いた残りの不揮発性メモリモジュールのデータを用いて復元することができる。その結果、データの信頼性の向上が実現可能になる。 When such a semiconductor device is used, an abnormality occurs in the write operation of any one of the nonvolatile memory modules due to an instantaneous power failure or the like by referring to the first and second write stamp areas in each nonvolatile memory module. Can be detected. In this case, in the non-volatile memory module in which an abnormality has occurred, there is a possibility that the data in the write data area that was originally not targeted for writing may be destroyed, but this destroyed data is stored in the one non-volatile memory module. Restoration can be performed using the data of the remaining nonvolatile memory module except for. As a result, data reliability can be improved.
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、不揮発性メモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。 The effects obtained by the representative embodiments of the invention disclosed in this application will be briefly described. In the semiconductor device (or storage device) including the nonvolatile memory module, it is possible to improve data reliability. become.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant, and one is the other. Some or all of the modifications, details, supplementary explanations, and the like are related. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。 The circuit elements constituting each functional block of the embodiment are not particularly limited, but are formed on a semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor). . In the embodiment, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (abbreviated as a MOS transistor) is used as an example of a MISFET (Metal Insulator Semiconductor Field Effect Transistor), but a non-oxide film is not excluded as a gate insulating film. Absent.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
（実施の形態１）
《不揮発性メモリユニットの概略構成および概略動作》
図１（ａ）は、本発明の実施の形態１による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図であり、図１（ｂ）は、図１（ａ）における記憶データの一例を示す説明図である。図１（ａ）に示す半導体装置（不揮発性メモリユニット）ＭＥＭＵ１は、複数（ここでは３個）の不揮発性メモリモジュール（例えばフラッシュメモリモジュール等）ＦＭＤ１〜ＦＭＤ３を備えている。ＦＭＤ１は、ＦＭＤ１用の動作電源を生成する内部電源生成回路ＶＧＥＮ１と、Ｎ個のデータ領域ＤＴ［１ａ］〜ＤＴ［Ｎａ］と、ＤＴ［１ａ］〜ＤＴ［Ｎａ］にそれぞれ対応して設けられるＮ個の消去スタンプ領域ＥＳ［１ａ］〜ＥＳ［Ｎａ］および書き込みスタンプ領域ＰＳ［１ａ］〜ＰＳ［Ｎａ］を備えている。
(Embodiment 1)
<< Schematic configuration and schematic operation of nonvolatile memory unit >>
FIG. 1A is a schematic diagram showing a configuration example of a nonvolatile memory unit included in the semiconductor device (memory device) according to the first embodiment of the present invention, and FIG. It is explanatory drawing which shows an example of the memory | storage data in a). A semiconductor device (nonvolatile memory unit) MEMU1 shown in FIG. 1A includes a plurality (three in this case) of nonvolatile memory modules (for example, flash memory modules) FMD1 to FMD3. The
ＤＴ［１ａ］〜ＤＴ［Ｎａ］のそれぞれは、１ビット以上の容量を持ち、ＦＭＤ１における１回の内部書き込みの単位領域となる。例えば、ＤＴ［１ａ］〜ＤＴ［Ｎａ］のそれぞれが１バイトの容量を持つものとすると、ある書き込みサイクルでＤＴ［１ａ］に１バイトのデータが書き込まれ、別の書き込みサイクルでＤＴ［２ａ］に１バイトのデータが書き込まれる。ＰＳ［１ａ］には、ＤＴ［１ａ］を対象とした書き込み動作の開始前と終了後に、それぞれ所定の識別子が書き込まれる。同様に、ＰＳ［２ａ］には、ＤＴ［２ａ］を対象とした書き込み動作の開始前と終了後に所定の識別子が書き込まれ、ＰＳ［Ｎａ］には、ＤＴ［Ｎａ］を対象とした書き込み動作の開始前と終了後に所定の識別子が書き込まれる。また、ＥＳ［１ａ］には、ＤＴ［１ａ］を対象とした消去動作の開始前と終了後に、それぞれ所定の識別子が書き込まれる。同様に、ＥＳ［２ａ］には、ＤＴ［２ａ］を対象とした消去動作の開始前と終了後に所定の識別子が書き込まれ、ＥＳ［Ｎａ］には、ＤＴ［Ｎａ］を対象とした消去動作の開始前と終了後に所定の識別子が書き込まれる。 Each of DT [1a] to DT [Na] has a capacity of 1 bit or more, and becomes a unit area for one internal write in FMD1. For example, if each of DT [1a] to DT [Na] has a capacity of 1 byte, 1 byte of data is written to DT [1a] in a certain write cycle, and DT [2a] in another write cycle. One byte of data is written in Predetermined identifiers are written in PS [1a] before and after the start of the write operation for DT [1a]. Similarly, a predetermined identifier is written to PS [2a] before and after the start of the write operation for DT [2a], and the write operation for DT [Na] is written to PS [Na]. A predetermined identifier is written before and after the start of. In addition, predetermined identifiers are written in ES [1a] before and after the start of the erase operation for DT [1a]. Similarly, a predetermined identifier is written in ES [2a] before and after the start of the erase operation for DT [2a], and the erase operation for DT [Na] is written in ES [Na]. A predetermined identifier is written before and after the start of.
ＦＭＤ２は、ＦＭＤ２用の動作電源を生成する内部電源生成回路ＶＧＥＮ２と、Ｎ個のデータ領域ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］と、ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］にそれぞれ対応して設けられるＮ個の消去スタンプ領域ＥＳ［１ｂ］〜ＥＳ［Ｎｂ］および書き込みスタンプ領域ＰＳ［１ｂ］〜ＰＳ［Ｎｂ］を備えている。各データ領域ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］、各消去スタンプ領域ＥＳ［１ｂ］〜ＥＳ［Ｎｂ］および各書き込みスタンプ領域ＰＳ［１ｂ］〜ＰＳ［Ｎｂ］の機能に関してはＦＭＤ１と同様である。ＦＭＤ３は、ＦＭＤ３用の動作電源を生成する内部電源生成回路ＶＧＥＮ３と、Ｎ個のデータ領域（パリティ領域）ＰＴ［１］〜ＰＴ［Ｎ］と、ＰＴ［１］〜ＰＴ［Ｎ］にそれぞれ対応して設けられるＮ個の消去スタンプ領域ＥＳ［１］〜ＥＳ［Ｎ］および書き込みスタンプ領域ＰＳ［１］〜ＰＳ［Ｎ］を備えている。各データ領域（パリティ領域）ＰＴ［１］〜ＰＴ［Ｎ］、各消去スタンプ領域ＥＳ［１］〜ＥＳ［Ｎ］および各書き込みスタンプ領域ＰＳ［１］〜ＰＳ［Ｎ］の機能に関しては、ＰＴ［１］〜ＰＴ［Ｎ］のデータ内容を除いてＦＭＤ１と同様である。
The
ＦＭＤ３のＰＴ［１］〜ＰＴ［Ｎ］には、図１（ｂ）に示すように、ＦＭＤ１のＤＴ［１ａ］〜ＤＴ［Ｎａ］とＦＭＤ２のＤＴ［１ｂ］〜ＤＴ［Ｎｂ］のパリティ演算結果が記憶される。例えば、ＤＴ［１ａ］、ＤＴ［１ｂ］が共に１ビットの場合、ＰＴ［１］も１ビットとなり、図１（ｂ）に示すように、ＤＴ［１ａ］のデータとＤＴ［１ｂ］のデータの偶数パリティ演算結果（すなわち‘１’の数を偶数にする値）がＰＴ［１］に格納される。同様に、ＤＴ［２ａ］、ＤＴ［２ｂ］が共に１ビットの場合、ＰＴ［２］も１ビットとなり、ＤＴ［２ａ］のデータとＤＴ［２ｂ］のデータの偶数パリティ演算結果がＰＴ［２］に格納される。なお、ここでは偶数パリティを用いたが、勿論、‘１’の数を奇数に揃える奇数パリティを用いてもよい。また、例えばＤＴ［１ａ］、ＤＴ［１ｂ］が共に１バイトの場合には、ＰＴ［１］も１バイトとなり、ＤＴ［１ａ］のデータとＤＴ［１ｂ］のデータの各ビット毎のパリティ演算結果がＰＴ［１］に格納される。 As shown in FIG. 1B, parity operations of DT [1a] to DT [Na] of FMD1 and DT [1b] to DT [Nb] of FMD2 are performed on PT [1] to PT [N] of FMD3. The result is stored. For example, when both DT [1a] and DT [1b] are 1 bit, PT [1] is also 1 bit, and as shown in FIG. 1B, the data of DT [1a] and the data of DT [1b] The result of the even parity operation (that is, the value that makes the number of “1” an even number) is stored in PT [1]. Similarly, when both DT [2a] and DT [2b] are 1 bit, PT [2] is also 1 bit, and the even parity operation result of the data of DT [2a] and the data of DT [2b] is PT [2 ] Is stored. Although the even parity is used here, it is needless to say that an odd parity in which the number of ‘1 ’s is set to an odd number may be used. For example, when both DT [1a] and DT [1b] are 1 byte, PT [1] is also 1 byte, and the parity calculation for each bit of the data of DT [1a] and the data of DT [1b] The result is stored in PT [1].
このような構成例において、例えば、ＤＴ［１ａ］〜ＤＴ［Ｎａ］、ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］およびＰＴ［１］〜ＰＴ［Ｎ］のそれぞれが１バイトであるものとし、メモリユニットＭＥＭＵ１に対して外部から２バイトの外部書き込みデータが入力された場合を想定する。この場合、２バイトの外部書き込みデータが１バイトずつ分割され、当該２個の分割データ（１バイト）がＦＭＤ１（例えばＤＴ［１ａ］）とＦＭＤ２（例えばＤＴ［１ｂ］）にそれぞれ書き込まれると共に、この２個の分割データのパリティ演算結果（１バイト）がＦＭＤ３（例えばＰＴ［１］）に書き込まれる。 In such a configuration example, for example, each of DT [1a] to DT [Na], DT [1b] to DT [Nb] and PT [1] to PT [N] is assumed to be 1 byte, and the memory unit It is assumed that 2-byte external write data is input to MEMU1 from the outside. In this case, the 2-byte external write data is divided by 1 byte, and the two divided data (1 byte) are written to FMD1 (for example, DT [1a]) and FMD2 (for example, DT [1b]), respectively. The parity calculation result (1 byte) of the two divided data is written to FMD3 (for example, PT [1]).
ここで、ＦＭＤ１〜ＦＭＤ３への書き込みは、図２（ａ）に示すように、それぞれ重複しない期間で時系列的に行われる。図２（ａ）は、図１の不揮発性メモリユニットにおける書き込み動作時の処理の一例を示すフロー図であり、図２（ｂ）は、図１の不揮発性メモリユニットにおける消去動作時の処理の一例を示すフロー図である。図２（ａ）の例では、まず、ＦＭＤ１の書き込み期間において、書き込みスタンプ領域（例えばＰＳ［１ａ］）に書き込み開始スタンプ（識別子）が書き込まれ（Ｓ１０１）、データ領域（例えばＤＴ［１ａ］）にデータＡが書き込まれ（Ｓ１０２）、書き込みスタンプ領域（例えばＰＳ［１ａ］）に書き込み終了スタンプ（識別子）が書き込まれる（Ｓ１０３）。 Here, as shown in FIG. 2A, writing to the FMD1 to FMD3 is performed in time series in periods that do not overlap each other. 2A is a flowchart showing an example of processing at the time of write operation in the nonvolatile memory unit of FIG. 1, and FIG. 2B is a flowchart of processing at the time of erase operation in the nonvolatile memory unit of FIG. It is a flowchart which shows an example. In the example of FIG. 2A, first, in the writing period of FMD1, a writing start stamp (identifier) is written in a writing stamp area (for example, PS [1a]) (S101), and a data area (for example, DT [1a]). Data A is written in (S102), and a write end stamp (identifier) is written in a write stamp area (for example, PS [1a]) (S103).
続いて、ＦＭＤ２の書き込み期間に移行する。ＦＭＤ２の書き込み期間では、書き込みスタンプ領域（例えばＰＳ［１ｂ］）に書き込み開始スタンプ（識別子）が書き込まれ（Ｓ１０４）、データ領域（例えばＤＴ［１ｂ］）にデータＢが書き込まれ（Ｓ１０５）、書き込みスタンプ領域（例えばＰＳ［１ｂ］）に書き込み終了スタンプ（識別子）が書き込まれる（Ｓ１０６）。次いで、Ｓ１０２のデータＡとＳ１０５のデータＢを用いてパリティ演算を行う（Ｓ１０７）。その後、ＦＭＤ３の書き込み期間に移行する。ＦＭＤ３の書き込み期間では、書き込みスタンプ領域（例えばＰＳ［１］）に書き込み開始スタンプ（識別子）が書き込まれ（Ｓ１０８）、データ領域（例えばＰＴ［１］）にＳ１０７でのパリティデータが書き込まれ（Ｓ１０９）、書き込みスタンプ領域（例えばＰＳ［１］）に書き込み終了スタンプ（識別子）が書き込まれる（Ｓ１１０）。 Subsequently, the writing period of FMD2 is started. In the FMD2 write period, a write start stamp (identifier) is written in the write stamp area (eg, PS [1b]) (S104), and data B is written in the data area (eg, DT [1b]) (S105). A write end stamp (identifier) is written in a stamp area (for example, PS [1b]) (S106). Next, a parity operation is performed using the data A in S102 and the data B in S105 (S107). After that, it shifts to the writing period of FMD3. In the FMD3 write period, a write start stamp (identifier) is written in the write stamp area (eg, PS [1]) (S108), and the parity data in S107 is written in the data area (eg, PT [1]) (S109). ), A write end stamp (identifier) is written in a write stamp area (for example, PS [1]) (S110).
なお、パリティ演算（Ｓ１０７）は、前述した外部書き込みデータがメモリユニットＭＥＭＵ１に入力された以降のいずれかの期間で、例えばＭＥＭＵ１内に設けられたパリティ演算回路（図示せず）等を用いて行えばよく、図２（ａ）の箇所に限定されるものではない。例えば、Ｓ１０１より前の期間で行ったり、あるいは、ＦＭＤ１やＦＭＤ２の書き込み期間と並行して行うことも可能である。また、ＦＭＤ１の書き込み期間（Ｓ１０１〜Ｓ１０３）とＦＭＤ２の書き込み期間（Ｓ１０４〜Ｓ１０６）とＦＭＤ３の書き込み期間（Ｓ１０８〜Ｓ１１０）は、図２（ａ）の順番に限定されるものではなく、適宜入れ替えることが可能である。 The parity calculation (S107) is performed using a parity calculation circuit (not shown) provided in the MEMU1, for example, in any period after the external write data is input to the memory unit MEMU1. What is necessary is just and it is not limited to the location of Fig.2 (a). For example, it can be performed in a period before S101 or in parallel with the writing period of FMD1 or FMD2. The FMD1 writing period (S101 to S103), the FMD2 writing period (S104 to S106), and the FMD3 writing period (S108 to S110) are not limited to the order shown in FIG. It is possible.
さらに、図２（ａ）に示したＦＭＤ１〜ＦＭＤ３への書き込み動作と同様に、図２（ｂ）に示すように、ＦＭＤ１〜ＦＭＤ３への消去動作も、それぞれ重複しない期間で時系列的に行われる。図２（ｂ）の例では、まず、ＦＭＤ１の消去期間において、消去スタンプ領域（例えばＥＳ［１ａ］）に消去開始スタンプ（識別子）が書き込まれ（Ｓ２０１）、データ領域（例えばＤＴ［１ａ］）のデータが消去され（Ｓ２０２）、消去スタンプ領域（例えばＥＳ［１ａ］）に消去終了スタンプ（識別子）が書き込まれる（Ｓ２０３）。続いて、ＦＭＤ２の消去期間に移行する。ＦＭＤ２の消去期間では、消去スタンプ領域（例えばＥＳ［１ｂ］）に消去開始スタンプ（識別子）が書き込まれ（Ｓ２０４）、データ領域（例えばＤＴ［１ｂ］）のデータが消去され（Ｓ２０５）、消去スタンプ領域（例えばＥＳ［１ｂ］）に消去終了スタンプ（識別子）が書き込まれる（Ｓ２０６）。 Further, similarly to the writing operation to FMD1 to FMD3 shown in FIG. 2 (a), as shown in FIG. 2 (b), the erasing operation to FMD1 to FMD3 is also performed in a time series in a non-overlapping period. Is called. In the example of FIG. 2B, first, in the erase period of FMD1, an erase start stamp (identifier) is written in the erase stamp area (eg, ES [1a]) (S201), and the data area (eg, DT [1a]). Is erased (S202), and an erasure end stamp (identifier) is written in an erasure stamp area (for example, ES [1a]) (S203). Subsequently, the process proceeds to the erase period of FMD2. In the erase period of FMD2, an erase start stamp (identifier) is written in the erase stamp area (eg, ES [1b]) (S204), and data in the data area (eg, DT [1b]) is erased (S205). An erasure end stamp (identifier) is written in an area (for example, ES [1b]) (S206).
次いで、ＦＭＤ３の消去期間に移行する。ＦＭＤ３の消去期間では、消去スタンプ領域（例えばＥＳ［１］）に消去開始スタンプ（識別子）が書き込まれ（Ｓ２０７）、データ領域（例えばＰＴ［１］）のデータが消去され（Ｓ２０８）、消去スタンプ領域（例えばＥＳ［１］）に消去終了スタンプ（識別子）が書き込まれる（Ｓ２０９）。なお、図２（ａ）の場合と同様に、ＦＭＤ１の消去期間（Ｓ２０１〜Ｓ２０３）とＦＭＤ２の消去期間（Ｓ２０４〜Ｓ２０６）とＦＭＤ３の消去期間（Ｓ２０７〜Ｓ２０９）は、図２（ｂ）の順番に限定されるものではなく、適宜入れ替えることが可能である。
Next, the process moves to the FMD3 erasure period. In the erase period of the
《本実施の形態１の主要な特徴および効果》
以上のように、本実施の形態１の半導体装置（不揮発性メモリユニット）は、それぞれ独立の内部電源生成回路を持つ複数（ここでは３個）の不揮発性メモリモジュールを備え、その内の２個にデータを書き込み、残りの１個にパリティを書き込むことが第１の特徴となっている。また、この際に、各不揮発性メモリモジュール毎に互い重複しない期間で書き込みを行うことが第２の特徴となっている。更に、各不揮発性メモリモジュール内において、書き込みの単位領域となる各データ領域毎に書き込みスタンプ領域を設け、各データ領域に書き込みを行う前後で書き込みスタンプ領域に識別子を書き込むことが第３の特徴となっている。
<< Main features and effects of the first embodiment >>
As described above, the semiconductor device (nonvolatile memory unit) of the first embodiment includes a plurality (three in this case) of nonvolatile memory modules each having an independent internal power generation circuit, and two of them are included. The first feature is that data is written in the memory and parity is written in the remaining one. At this time, the second feature is that writing is performed for each nonvolatile memory module in a period not overlapping each other. Furthermore, in each nonvolatile memory module, a write stamp area is provided for each data area serving as a unit area for writing, and an identifier is written in the write stamp area before and after writing to each data area. It has become.
このような各種特徴を備えることで、例えば、ある不揮発性メモリモジュール内のあるデータ領域を対象にデータの書き込みを行っている最中に電源の瞬停等が生じた際に、当該不揮発性メモリモジュール内の別のデータ領域のデータが破壊される場合があるが、この破壊されたデータを復元することが可能になる。ここで、電源の瞬停とは、瞬間的に電源電圧が低下する現象を意味する。例えば、図１のＤＴ［１ａ］にデータの書き込みを行っている最中に電源の瞬停が生じ、その結果、ＤＴ［１ａ］を表しているアドレスラッチ情報が破壊され（例えばＤＴ［２ａ］のアドレスに変更され）、ＤＴ［１ａ］の代わりにＤＴ［２ａ］に誤書き込みが生じた場合を想定する。この場合においても、ＤＴ［１ｂ］やＰＴ［１］に対する書き込み動作は、書き込み期間が重複していないことと、内部電源生成回路を独立に設けていることから、高い確率で正常に行うことができる。 By providing such various features, for example, when an instantaneous power failure occurs while data is being written to a certain data area in a certain nonvolatile memory module, the nonvolatile memory Although data in another data area in the module may be destroyed, this corrupted data can be restored. Here, the instantaneous power interruption means a phenomenon in which the power supply voltage instantaneously decreases. For example, an instantaneous power failure occurs while data is being written to DT [1a] in FIG. 1, and as a result, address latch information representing DT [1a] is destroyed (for example, DT [2a]). Assume that a write error occurs in DT [2a] instead of DT [1a]. Even in this case, the writing operation to DT [1b] and PT [1] can be normally performed with high probability because the writing periods do not overlap and the internal power generation circuit is provided independently. it can.
その後、不揮発性メモリユニットは、任意の時期に、ＦＭＤ１〜ＦＭＤ３内の書き込みスタンプ領域をチェックするものとする。この場合、ＦＭＤ２，ＦＭＤ３における書き込みスタンプ領域には正常な識別子が書き込まれているが、ＦＭＤ１の書き込みスタンプ領域には異常な識別子が書き込まれていることが判る。この例では、ＰＳ［１ａ］には書き込み開始スタンプのみが書き込まれ、書き込み終了スタンプが書き込まれておらず、逆に、ＰＳ［２ａ］には書き込み終了スタンプのみが書き込まれ、書き込み開始スタンプが書き込まれていないことが判る。これによって、不揮発性メモリユニットは、ＦＭＤ１のＤＴ［１ａ］とＤＴ［２ａ］において書き込み動作時の異常が発生したことを判別することができる。なお、仮にＤＴ［１ａ］とＤＴ［２ａ］で書き込みスタンプ領域を共用化したような場合には、このような判別が困難となるため、データ領域毎に書き込みスタンプ領域を設けることが有益となる。 Thereafter, the nonvolatile memory unit checks the write stamp areas in the FMD1 to FMD3 at an arbitrary time. In this case, a normal identifier is written in the write stamp area in FMD2 and FMD3, but an abnormal identifier is written in the write stamp area in FMD1. In this example, only the write start stamp is written in PS [1a] and the write end stamp is not written. Conversely, only the write end stamp is written in PS [2a] and the write start stamp is written. It turns out that it is not. As a result, the nonvolatile memory unit can determine that an abnormality has occurred during the write operation in DT [1a] and DT [2a] of FMD1. If the write stamp area is shared by DT [1a] and DT [2a], it is difficult to make such a determination. Therefore, it is beneficial to provide a write stamp area for each data area. .
このようにして書き込み動作時の異常が判別できると、不揮発性メモリユニットは、ＤＴ［１ｂ］のデータとＰＴ［１］のパリティデータによってＤＴ［１ａ］の正しいデータを復元すると共にＤＴ［１ａ］に正しいデータの書き込みを行うことができる。同様に、ＤＴ［２ｂ］のデータとＰＴ［２］のパリティデータによってＤＴ［２ａ］の正しいデータを復元すると共にＤＴ［２ａ］に正しいデータの書き込みを行うことができる。したがって、電源の瞬停等に伴い非書き込み対象のデータが破壊された場合であっても、正しいデータを復元することができ、データの信頼性を向上させることが可能になる。なお、このように、ＤＴ［１ａ］とＤＴ［２ａ］のみを復元対象とすることも可能であるが、実際には、ＦＭＤ１におけるデータ全体の信頼性が疑わしいような場合も生じ得るため、ＤＴ［１ａ］〜ＤＴ［Ｎａ］を復元対象とすることも有益である。 When the abnormality during the write operation can be determined in this way, the nonvolatile memory unit restores the correct data of DT [1a] by using the data of DT [1b] and the parity data of PT [1] and DT [1a]. It is possible to write correct data. Similarly, the correct data of DT [2a] can be restored by using the data of DT [2b] and the parity data of PT [2], and the correct data can be written to DT [2a]. Therefore, even when non-write target data is destroyed due to a momentary power interruption or the like, correct data can be restored and data reliability can be improved. Although it is possible to restore only DT [1a] and DT [2a] as described above, in reality, there may be a case where the reliability of the entire data in FMD1 is suspicious. It is also useful to set [1a] to DT [Na] as restoration targets.
また、ここでは、不揮発性メモリモジュールの数は３個の場合を例としたが、３個以上であればよい。例えば、４個とした場合、外部書き込みデータが３分割され、３分割されたデータが４個中の３個にそれぞれ書き込まれ、残りの１個にパリティが書き込まれることになる。ただし、各不揮発性メモリモジュールには順番に書き込みが行われるため、書き込みに要する全体の時間を短縮するためには３個とすることが望ましい。更に、本実施の形態１の半導体装置（不揮発性メモリユニット）は、消去動作に関しても、前述した第２および第３の特徴と同様の特徴を備え、同様な効果が得られる。ただし、不揮発性メモリモジュールによっては消去動作が存在しない場合があるため、消去動作に伴う当該特徴は必ずしも必須ではない。例えば、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等と異なり、記憶素子の結晶状態を変化させてその抵抗値によって情報を記憶する相変化メモリや、記憶素子の磁化状態を変化させてその抵抗値によって情報を記憶する磁気抵抗メモリ（ＭＲＡＭ）等では消去動作が存在しない。 In this example, the number of nonvolatile memory modules is three as an example, but it may be three or more. For example, when the number is four, external write data is divided into three, and the three divided data are written into three of the four, and parity is written into the remaining one. However, since writing is sequentially performed in each nonvolatile memory module, it is desirable that the number is three in order to reduce the total time required for writing. Furthermore, the semiconductor device (nonvolatile memory unit) of the first embodiment also has the same features as the second and third features described above with respect to the erase operation, and the same effect can be obtained. However, since the erase operation may not exist depending on the nonvolatile memory module, the feature associated with the erase operation is not necessarily essential. For example, unlike flash memory, EEPROM (Electrically Erasable Programmable Read Only Memory), etc., the phase change memory that stores information by changing the crystal state of the storage element and the resistance value, and the magnetization state of the storage element are changed. An erase operation does not exist in a magnetoresistive memory (MRAM) that stores information according to a resistance value.
以上、本実施の形態１の半導体装置を用いることで、代表的には、不揮発性メモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。 As described above, by using the semiconductor device of the first embodiment, typically, it is possible to improve data reliability in a semiconductor device (or a storage device) including a nonvolatile memory module.
（実施の形態２）
本実施の形態２では、前述した実施の形態１の不揮発性メモリモジュールとしてフラッシュメモリモジュールを適用した半導体装置について説明する。
(Embodiment 2)
In the second embodiment, a semiconductor device to which a flash memory module is applied as the nonvolatile memory module of the first embodiment will be described.
《半導体装置の全体構成》
図３は、本発明の実施の形態２による半導体装置において、その全体構成の一例を示すブロック図である。図３には、半導体装置の一例として、例えばＣＭＯＳプロセス等により単結晶シリコンのような１個の半導体チップ上に形成されたマイクロコンピュータＭＣＵが示されている。ＭＣＵは、特に制限されないが、高速バスＨＢＳと低速バス（周辺バス）ＬＢＳの２バス構成を有する。ＨＢＳとＬＢＳは、特に制限されないが、それぞれデータバス、アドレスバス及びコントロールバスを含んでいる。バスを２バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷が軽くなり、高速アクセス動作が実現可能となる。
<< Overall configuration of semiconductor device >>
FIG. 3 is a block diagram showing an example of the overall configuration of the semiconductor device according to the second embodiment of the present invention. FIG. 3 shows, as an example of a semiconductor device, a microcomputer MCU formed on one semiconductor chip such as single crystal silicon by, for example, a CMOS process. The MCU is not particularly limited, but has a two-bus configuration of a high-speed bus HBS and a low-speed bus (peripheral bus) LBS. The HBS and the LBS are not particularly limited, but include a data bus, an address bus, and a control bus, respectively. By separating the bus into two bus configurations, the load on the bus is reduced as compared with the case where all the circuits are commonly connected to the common bus, and a high-speed access operation can be realized.
高速バスＨＢＳには、中央処理ユニット（プロセッサ）ＣＰＵ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスインタフェース回路ＢＳＩＦ、ランダムアクセスメモリＲＡＭ、およびフラッシュメモリモジュールユニットＦＭＤＵが接続される。ＦＭＤＵは、図１（ａ）に示したように、不揮発性メモリモジュールとしての３個のフラッシュメモリモジュールＦＭＤ１〜ＦＭＤ３を備える。例えばＦＭＤ１〜ＦＭＤ３に対する読み出し動作時には、ＦＭＤ１〜ＦＭＤ３からの読み出しデータがＨＢＳを介して伝送される。ＣＰＵは、ＲＡＭをワーク領域として用いながら所定の演算処理等を実行する。ＤＭＡＣは、ＣＰＵ等からの命令に基づいて、ＲＡＭとＦＭＤＵとの間のデータ転送を制御する。ＢＳＩＦは、ＨＢＳやＬＢＳの使用権の制御や、ＨＢＳとＬＢＳの間のバスブリッジの制御などを行う。 A central processing unit (processor) CPU, a direct memory access controller DMAC, a bus interface circuit BSIF, a random access memory RAM, and a flash memory module unit FMDU are connected to the high-speed bus HBS. As shown in FIG. 1A, the FMDU includes three flash memory modules FMD1 to FMD3 as nonvolatile memory modules. For example, at the time of a read operation for FMD1 to FMD3, read data from FMD1 to FMD3 is transmitted via the HBS. The CPU executes predetermined arithmetic processing and the like while using the RAM as a work area. The DMAC controls data transfer between the RAM and the FMDU based on a command from the CPU or the like. The BSIF controls the usage rights of the HBS and LBS, and controls the bus bridge between the HBS and the LBS.
低速バスＬＢＳには、フラッシュメモリモジュールユニットＦＭＤＵ、フラッシュシーケンサＦＳＥＱ、タイマＴＭＲ、外部入出力ポートＰＯＲＴ１，ＰＯＲＴ２、バスインタフェース回路ＢＳＩＦ、クロック生成回路ＰＬＬに加えてフラッシュチェックユニットＦＣＨＫＵが接続される。ＦＳＥＱは、ＦＭＤＵに対するコマンドアクセスの制御を行う。ＰＬＬは、ＭＣＵの各種内部クロック信号を生成する。ＰＯＲＴ１，ＰＯＲＴ２は、ＭＣＵの外部端子Ｄｉｎ／Ｄｏｕｔを介して外部との間の通信を制御する。なお、ＭＣＵには、外部端子として更にＸＴＡＬ／ＥＸＴＡＬ、ＳＴＢＹ／ＲＥＳ、Ｖｃｃ／Ｖｓｓが備わっている。ＸＴＡＬ／ＥＸＴＡＬには、例えば水晶振動子が接続されるか或いは外部クロック信号が供給され、ＰＬＬは当該端子を用いて動作を行う。ＳＴＢＹはスタンバイ状態を指示する外部ハードウェアスタンバイ端子、ＲＥＳはリセットを指示する外部リセット端子、Ｖｃｃは外部電源電圧端子、Ｖｓｓは外部接地電源電圧端子である。 In addition to the flash memory module unit FMDU, the flash sequencer FSEQ, the timer TMR, the external input / output ports PORT1 and PORT2, the bus interface circuit BSIF, and the clock generation circuit PLL, the low-speed bus LBS is connected to the flash check unit FCHKU. FSEQ controls command access to FMDU. The PLL generates various internal clock signals of the MCU. PORT1 and PORT2 control communication with the outside via external terminals Din / Dout of the MCU. The MCU further includes XTAL / EXTAL, STBY / RES, and Vcc / Vss as external terminals. For example, a crystal resonator is connected to XTAL / EXTAL or an external clock signal is supplied, and the PLL operates using the terminal. STBY is an external hardware standby terminal for instructing a standby state, RES is an external reset terminal for instructing a reset, Vcc is an external power supply voltage terminal, and Vss is an external ground power supply voltage terminal.
ここで、例えばＣＰＵとＦＭＤＵ内のＦＭＤ１〜ＦＭＤ３との間では、ＨＢＳを介して高速な読み出しアクセス動作が可能となっている。また、例えばＣＰＵとＦＭＤＵ内のＦＭＤ１〜ＦＭＤ３との間では、ＬＢＳおよびＦＳＥＱを介した書き込みアクセス動作等が可能となっている。このようにＦＭＤＵは、ＣＰＵ（又はＤＭＡＣ）の読み出し・書き込みアクセスの対象とされ、ＣＰＵは、例えば一時的なデータ等をＲＡＭに、次回の電源投入後に使用するデータ等をＦＭＤＵに格納しながら、所定のコードを実行する。当該所定のコードは、例えば、ＦＭＤＵ内のＦＭＤ１〜ＦＭＤ３のいずれかに格納されていたり、あるいはＦＭＤＵ内に別途設けたコード格納用のフラッシュメモリモジュール（図示せず）に格納されている。 Here, for example, a high-speed read access operation is possible via the HBS between the CPU and the FMD1 to FMD3 in the FMDU. Further, for example, a write access operation via LBS and FSEQ is possible between the CPU and FMD1 to FMD3 in the FMDU. As described above, the FMDU is a target of read / write access of the CPU (or DMAC). The CPU stores, for example, temporary data in the RAM and data used after the next power-on in the FMDU. Execute predetermined code. The predetermined code is stored, for example, in any of FMD1 to FMD3 in the FMDU, or stored in a code storage flash memory module (not shown) provided separately in the FMDU.
また、実際のフラッシュメモリでは、書き込み動作に伴い数ステップの処理が必要とされるため、ここではＦＳＥＱがＣＰＵからＦＭＤＵに向けた書き込み命令ならびに外部書き込みデータを受け、ＦＳＥＱがＦＭＤＵの書き込み動作に必要な各種処理（例えば、消去動作→書き込み動作→ベリファイ動作）を時系列的に制御する。この際に、例えばＦＳＥＱが図１等で説明したパリティデータの生成回路を備えると共にＦＭＤ１〜ＦＭＤ３書き込み順序を適宜制御することで、図１等で説明したような動作を実現可能になる。例えば、ＦＳＥＱは、ＣＰＵから外部書き込みデータを受け、それを２分割したデータをＦＭＤ１とＦＭＤ２にそれぞれ異なる期間で書き込み、更に、この２分割したデータから生成したパリティデータをＦＭＤ１，ＦＭＤ２とは異なる期間でＦＭＤ３に書き込む。 Further, in an actual flash memory, processing of several steps is required along with the writing operation, and here, the FSEQ receives a write command and external write data from the CPU to the FMDU, and the FSEQ is necessary for the FMDU write operation. Various processes (for example, erase operation → write operation → verify operation) are controlled in time series. At this time, for example, the FSEQ includes the parity data generation circuit described with reference to FIG. 1 and the like, and the operation described with reference to FIG. For example, FSEQ receives externally written data from the CPU, writes the data divided into two into FMD1 and FMD2 in different periods, and further generates parity data generated from the divided data into periods different from FMD1 and FMD2. Write to FMD3.
フラッシュチェックユニットＦＣＨＫＵは、概略的には、ＦＭＤ１〜ＦＭＤ３内の書き込みスタンプ領域および消去スタンプ領域に書き込まれた識別子をＬＢＳを介して読み出し、当該識別子によってＦＭＤ１〜ＦＭＤ３のいずれかに書き込み動作時の異常または消去動作時の異常が生じたことを判別する。更に、図３のＭＣＵ内には、フラッシュ復元ユニットＦＲＥＵが備わっている。ＦＲＥＵは、概略的には、ＦＣＨＫＵの判別結果を受けて、これに基づいて異常と判別されたフラッシュメモリモジュールにおける正しいデータを復元し、この正しいデータをＦＳＥＱに送信する。これに応じて、ＦＳＥＱは、対象とされるフラッシュメモリモジュールに対して正しいデータの書き込みを行う。 The flash check unit FCHKU generally reads the identifiers written in the write stamp area and the erase stamp area in the FMD1 to FMD3 via the LBS, and an abnormality during a write operation to any of the FMD1 to FMD3 by the identifier. Alternatively, it is determined that an abnormality has occurred during the erase operation. Further, a flash restoration unit FREU is provided in the MCU of FIG. In general, the FREU receives the FCHKU determination result, restores correct data in the flash memory module determined to be abnormal based on this, and transmits this correct data to the FSEQ. In response to this, the FSEQ writes correct data to the target flash memory module.
このようなマイクロコンピュータＭＣＵは、内部に様々な機能ブロックを備えているため、例えば、消費電流が瞬間的に増大すること等によって電源の瞬停が生じる恐れがある。このような場合にも、前述した本実施の形態１の方式を用いることで、フラッシュメモリモジュールの記憶データの信頼性を向上させることが可能になる。なお、図３におけるＦＣＨＫＵ，ＦＲＥＵの詳細な動作例に関しては後述する。また、ＦＳＥＱ，ＦＲＥＵ，ＦＣＨＫＵは、例えばシーケンサ回路を設けてハード的に実現したり、あるいは単数または複数の制御用簡易プロセッサ等を設けてプログラム的に実現することが可能である。更に、ＦＳＥＱ，ＦＲＥＵ，ＦＣＨＫＵは、ここではＦＭＤＵの外部に備わっているがＦＭＤＵの内部に備わっていてもよい。 Since such a microcomputer MCU has various functional blocks inside, there is a possibility that an instantaneous power failure may occur due to, for example, an instantaneous increase in current consumption. Even in such a case, the reliability of the data stored in the flash memory module can be improved by using the method of the first embodiment described above. A detailed operation example of FCHKU and FREU in FIG. 3 will be described later. Further, FSEQ, FREU, and FCHKU can be realized by hardware by providing, for example, a sequencer circuit, or can be realized by programming by providing one or more simple processors for control. Furthermore, FSEQ, FREU, and FCHKU are provided outside the FMDU here, but may be provided inside the FMDU.
《フラッシュメモリモジュールの全体構成》
図４は、図３の半導体装置において、その各フラッシュメモリモジュールの概略構成例を示す回路ブロック図である。図５は、図４における各メモリセルの詳細を示すものであり、図５（ａ）は各メモリセルの詳細な構成例を示す回路図、図５（ｂ）は図５（ａ）における各種動作条件の一例を示す説明図である。図６は、図５（ｂ）の動作に伴う各メモリセルのしきい値状態の一例を示すものであり、図６（ａ）は各フラッシュメモリモジュールが通常メモリの場合の説明図、図６（ｂ）は各フラッシュメモリモジュールが相補メモリの場合の説明図である。図４に示すフラッシュメモリモジュールＦＭＤは、メモリマットＭＭＡＴ、行デコード回路ＲＤＥＣ１，ＲＤＥＣ２、列デコード回路ＣＤＥＣ、書き込みデータラッチ回路ＷＬＴ、書き込み列選択回路ＷＳＥＬ、ベリファイ回路ＶＲＦＹ、入出力バッファ回路ＩＯＢＦ、出力バッファ回路ＯＢＦ、および内部電源生成回路ＶＧＥＮを備えている。
<Overall configuration of flash memory module>
FIG. 4 is a circuit block diagram showing a schematic configuration example of each flash memory module in the semiconductor device of FIG. 5 shows details of each memory cell in FIG. 4, FIG. 5 (a) is a circuit diagram showing a detailed configuration example of each memory cell, and FIG. 5 (b) shows various types in FIG. 5 (a). It is explanatory drawing which shows an example of operating conditions. FIG. 6 shows an example of the threshold state of each memory cell associated with the operation of FIG. 5B. FIG. 6A is an explanatory diagram in the case where each flash memory module is a normal memory. (B) is an explanatory diagram when each flash memory module is a complementary memory. The flash memory module FMD shown in FIG. 4 includes a memory mat MMAT, row decode circuits RDEC1 and RDEC2, a column decode circuit CDEC, a write data latch circuit WLT, a write column selection circuit WSEL, a verify circuit VRFY, an input / output buffer circuit IOBF, and an output buffer. A circuit OBF and an internal power supply generation circuit VGEN are provided.
ＭＭＡＴは、複数（ここでは２個を例示）のメモリセルＭＣ１，ＭＣ２を備えている。ＦＭＤが通常メモリの場合、ＭＣ１には１ビットの情報が記憶され、ＭＣ２にも１ビットの情報が記憶される。一方、ＦＭＤが相補メモリの場合、ＭＣ１，ＭＣ２によって１ビットの情報が相補（正極、負極）の状態で記憶される。各メモリセルＭＣ１，ＭＣ２は、例えば、図５（ａ）に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧを有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域（ＳｉＮ）が配置されている。ＣＧ側のソース又はドレイン領域はビット線ＢＬに接続され、ＭＧ側のソース又はドレイン領域はソース線ＳＬに接続される。 The MMAT includes a plurality (two examples here) of memory cells MC1 and MC2. When the FMD is a normal memory, 1-bit information is stored in MC1, and 1-bit information is also stored in MC2. On the other hand, when the FMD is a complementary memory, MC1 and MC2 store 1-bit information in a complementary (positive and negative) state. Each of the memory cells MC1 and MC2 is, for example, a split gate flash memory device illustrated in FIG. This memory element has a control gate CG and a memory gate MG disposed on a channel formation region between a source / drain region via a gate insulating film, and a silicon nitride is interposed between the memory gate and the gate insulating film. A charge trap region (SiN) such as a ride is disposed. The source or drain region on the CG side is connected to the bit line BL, and the source or drain region on the MG side is connected to the source line SL.
図５（ｂ）に示すように、メモリセルのしきい値電圧（Ｖｔｈ）を下げる際には、ＢＬ＝１．５Ｖ、ＣＧ＝０Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ウェル領域ＷＥＬＬ＝０Ｖとされる。これによって、ＷＥＬＬとＭＧ間の高電界によって電荷トラップ領域（ＳｉＮ）からＷＥＬＬに電子が引き抜かれる。この処理単位はＭＧを共有する複数メモリセルとされる。メモリセルのＶｔｈを上げる際には、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖとされる。これによって、ＳＬからＢＬに書き込み電流が流れ、それによってＣＧとＭＧの境界部分で発生するホットエレクトロンが電荷トラップ領域（ＳｉＮ）に注入される。電子の注入はＢＬに電流を流すか否かによって決まるため、この処理はビット単位で制御される。読み出しの際には、ＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖとされる。メモリセルのＶｔｈが低ければメモリセルはオン状態にされ、高ければオフ状態にされる。また、ここでは、メモリセルのＶｔｈを下げる動作を消去動作とし、メモリセルのＶｔｈを上げる動作を書き込み動作としている。 As shown in FIG. 5B, when lowering the threshold voltage (Vth) of the memory cell, BL = 1.5V, CG = 0V, MG = −10V, SL = 6V, well region WELL = 0V It is said. As a result, electrons are extracted from the charge trap region (SiN) to WELL by a high electric field between WELL and MG. This processing unit is a plurality of memory cells sharing MG. When increasing the Vth of the memory cell, BL = 0V, CG = 1.5V, MG = 10V, SL = 6V, and WELL = 0V. As a result, a write current flows from SL to BL, whereby hot electrons generated at the boundary between CG and MG are injected into the charge trap region (SiN). Since the electron injection is determined by whether or not a current is supplied to BL, this process is controlled in units of bits. At the time of reading, BL = 1.5V, CG = 1.5V, MG = 0V, SL = 0V, and WELL = 0V. If Vth of the memory cell is low, the memory cell is turned on, and if it is high, it is turned off. Here, the operation of lowering the Vth of the memory cell is an erasing operation, and the operation of raising the Vth of the memory cell is a writing operation.
なお、メモリ素子は、このようなスプリットゲート型フラッシュメモリ素子に限定されず、例えば広く知られているスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）がスタックされて構成される。このようなメモリ素子では、例えば、ホットキャリア書き込み方式によってしきい値電圧を上げる動作が行われ、ウェル領域（ＷＥＬＬ）への電子の放出によってしきい値電圧を下げる動作が行われる。また、例えば、ＦＮトンネル書き込み方式によってしきい値電圧を上げる動作が行われ、ビット線（ＢＬ）への電子の放出によってしきい値電圧を下げる動作が行われる。 The memory device is not limited to such a split gate flash memory device, and may be a widely known stacked gate flash memory device, for example. This memory element is configured by stacking a floating gate (FG) and a control gate (CG) on a channel formation region between a source / drain region via a gate insulating film. In such a memory element, for example, an operation for increasing the threshold voltage is performed by a hot carrier writing method, and an operation for decreasing the threshold voltage is performed by releasing electrons into the well region (WELL). Further, for example, an operation for increasing the threshold voltage is performed by the FN tunnel writing method, and an operation for decreasing the threshold voltage is performed by releasing electrons to the bit line (BL).
ＦＭＤが通常メモリの場合、メモリセルＭＣ１，ＭＣ２は、例えば図６（ａ）に示すような状態で‘０’または‘１’の情報（データ）を記憶する。例えばＭＣ１に対してデータを書き込む際には、まず図５（ｂ）で述べた消去動作によってＭＣ１が消去状態（Ｖｔｈが低い状態）とされる。この状態から‘１’データを書き込む際にはＭＣ１に対して特に何も行われず、ＭＣ１は消去状態を保つ。この状態がデータ‘１’に対応する。一方、消去状態のＭＣ１に対して‘０’データを書き込む際には、ＭＣ１に対して図５（ｂ）で述べた書き込み動作が行われる。その結果、ＭＣ１が書き込み状態（Ｖｔｈが高い状態）となり、この状態がデータ‘０’に対応する。ＭＣ２に関しても、このＭＣ１と同様の動作が行われる。なお、ここでは、Ｖｔｈが低い状態をデータ‘１’とし、Ｖｔｈが高い状態をデータ‘０’としたが、勿論、データ‘０’と‘１’の対応関係を入れ替えることも可能である。 When the FMD is a normal memory, the memory cells MC1 and MC2 store “0” or “1” information (data) in a state as shown in FIG. For example, when data is written to MC1, MC1 is first brought into an erased state (Vth is low) by the erase operation described with reference to FIG. When writing "1" data from this state, nothing is done to MC1, and MC1 maintains the erased state. This state corresponds to data “1”. On the other hand, when “0” data is written to MC1 in the erased state, the write operation described with reference to FIG. As a result, MC1 enters a write state (a state in which Vth is high), and this state corresponds to data “0”. Regarding MC2, the same operation as MC1 is performed. Here, the state where Vth is low is data ‘1’, and the state where Vth is high is data ‘0’. Of course, the correspondence between data ‘0’ and ‘1’ can be interchanged.
一方、ＦＭＤが相補メモリの場合、メモリセルＭＣ１，ＭＣ２は、例えば図６（ｂ）に示すような状態で‘０’または‘１’の情報（データ）を記憶する。ＭＣ１，ＭＣ２に対してデータを書き込む際には、まず図５（ｂ）で述べた消去動作によってＭＣ１，ＭＣ２が共に初期状態（Ｖｔｈが低い状態）とされる。この状態をブランク状態（データ‘Ｂ’）と呼ぶ。ブランク状態から‘１’データを書き込む際には、負極用となるＭＣ２に対して図５（ｂ）で述べた書き込み動作が行われる。その結果、ＭＣ１が初期状態、ＭＣ２が書き込み状態（Ｖｔｈが高い状態）となり、この状態がデータ‘１’に対応する。一方、ブランク状態のＭＣ１，ＭＣ２に対して‘０’データを書き込む際には、正極用となるＭＣ１に対して図５（ｂ）で述べた書き込み動作が行われる。その結果、ＭＣ２が初期状態、ＭＣ１が書き込み状態となり、この状態がデータ‘０’に対応する。なお、ここでは、正極側においてＶｔｈが低い状態をデータ‘１’とし、Ｖｔｈが高い状態をデータ‘０’としたが、勿論、データ‘０’と‘１’の対応関係を入れ替えることも可能である。 On the other hand, when the FMD is a complementary memory, the memory cells MC1 and MC2 store “0” or “1” information (data) in the state shown in FIG. 6B, for example. When writing data to MC1 and MC2, first, MC1 and MC2 are both brought into an initial state (a state in which Vth is low) by the erase operation described with reference to FIG. This state is called a blank state (data ‘B’). When writing “1” data from the blank state, the writing operation described in FIG. 5B is performed on the MC2 for the negative electrode. As a result, MC1 is in an initial state, MC2 is in a write state (Vth is high), and this state corresponds to data ‘1’. On the other hand, when “0” data is written to MC1 and MC2 in the blank state, the writing operation described in FIG. 5B is performed on MC1 for the positive electrode. As a result, MC2 is in an initial state and MC1 is in a write state, and this state corresponds to data “0”. Here, the state where Vth is low on the positive electrode side is data '1', and the state where Vth is high is data '0'. Of course, the correspondence relationship between data '0' and '1' can also be switched. It is.
図４のメモリマットＭＭＡＴにおいて、ＭＣ１，ＭＣ２のメモリゲートＭＧは、共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは共通のワード線ＷＬに接続され、ソースノードは共通のソース線ＳＬに接続される。ここでは、代表的に２個のメモリセルＭＣ１，ＭＣ２を示したが、実際には、同一のＭＧＬ，ＷＬ，ＳＬに２個以上のメモリセルが接続される。また、ここでは、１本のＭＧＬ，ＷＬ，ＳＬを示しているが、実際には、当該ＭＧＬ，ＷＬ，ＳＬに並んで複数本のＭＧＬ，ＷＬ，ＳＬが順次配置され、これらのそれぞれに対して２個以上のメモリセルが接続される。ＭＣ１，ＭＣ２のサブビット線ＳＢＬは、それぞれ読み出し列選択回路ＲＳＥＬを介してセンスアンプ回路ブロックＳＡＢＫに接続される。ＳＡＢＫは、当該ＳＢＬから入力された読み出し信号を増幅し、読み出し系メインビット線ＲＭＢＬに出力する。 In the memory mat MMAT of FIG. 4, the memory gates MG of MC1 and MC2 are connected to the common memory gate selection line MGL, the control gate CG is connected to the common word line WL, and the source node is connected to the common source line SL. Connected. Here, two memory cells MC1 and MC2 are typically shown, but actually two or more memory cells are connected to the same MGL, WL, and SL. In addition, although one MGL, WL, and SL are shown here, actually, a plurality of MGL, WL, and SL are sequentially arranged alongside the MGL, WL, and SL. Two or more memory cells are connected. The sub bit lines SBL of MC1 and MC2 are connected to the sense amplifier circuit block SABK via the read column selection circuit RSEL, respectively. The SABK amplifies the read signal input from the SBL and outputs it to the read main bit line RMBL.
ここで、ＦＭＤが通常メモリの場合、ＳＡＢＫ内にはＭＣ１，ＭＣ２のＳＢＬにそれぞれ対応して２個のセンスアンプ回路が設けられ、これに応じて２ビット分のＲＭＢＬが設けられる。この際、各センスアンプ回路は、データ‘１’とデータ‘０’の中間レベルを基準としてＳＢＬの信号を増幅する。一方、ＦＭＤが相補メモリの場合、ＳＡＢＫ内にはＭＣ１，ＭＣ２のＳＢＬに対応して１個のセンスアンプ回路が設けられ、これに応じて１ビット分のＲＭＢＬが設けられる。すなわち、センスアンプ回路の差動入力端子の一方がＭＣ１のＳＢＬに、他方がＭＣ２のＳＢＬにそれぞれ接続される。このように、相補メモリの場合には、ツインセル（ＭＣ１，ＭＣ２）の情報をセンスアンプ回路によって差動で判定するため、通常メモリの場合と比べてＭＣ１，ＭＣ２のデータリテンション特性（ＭＣ１，ＭＣ２の経時的なしきい値電圧変動）に対するマージンを拡大することができる。一方、通常メモリの場合には、相補メモリの場合と比べて小面積化を図ることが可能になる。 Here, when the FMD is a normal memory, two sense amplifier circuits are provided in the SABK corresponding to the SBLs of MC1 and MC2, respectively, and RMBL for 2 bits is provided accordingly. At this time, each sense amplifier circuit amplifies the SBL signal with reference to the intermediate level between the data “1” and the data “0”. On the other hand, when the FMD is a complementary memory, one sense amplifier circuit is provided in the SABK corresponding to the SBLs of MC1 and MC2, and an RMBL for one bit is provided accordingly. That is, one of the differential input terminals of the sense amplifier circuit is connected to the SBL of MC1 and the other is connected to the SBL of MC2. As described above, in the case of the complementary memory, since the information of the twin cells (MC1, MC2) is differentially determined by the sense amplifier circuit, the data retention characteristics (MC1, MC2 of MC1, MC2) are compared with those of the normal memory. The margin for fluctuations in threshold voltage over time can be expanded. On the other hand, in the case of a normal memory, the area can be reduced as compared with the case of a complementary memory.
出力バッファ回路ＯＢＦは、前述したメモリマットＭＭＡＴ内のセンスアンプ回路ブロックＳＡＢＫからの出力信号をＲＭＢＬを介して受け、それをバッファリングしたのちデータ出力信号（読み出しデータ）ＤＯ［０］〜ＤＯ［Ｎ］として図３の高速バスＨＢＳに出力する。行デコード回路ＲＤＥＣ１は、ワード線ＷＬを駆動し、行デコード回路ＲＤＥＣ２は、メモリゲート選択線ＭＧＬ、ソース線ＳＬ、およびサブビット線選択回路ＢＳＥＬの選択信号をそれぞれ駆動する。ＲＤＥＣ１，ＲＤＥＣ２における選択動作は、読み出し動作時には図３の高速バスＨＢＳを介して供給されるアドレス情報等に従い、書き込み動作および消去動作時には図３の低速バスＬＢＳを介して供給されるアドレス情報等に従う。 The output buffer circuit OBF receives the output signal from the sense amplifier circuit block SABK in the memory mat MMAT described above via the RMBL, and after buffering it, the data output signal (read data) DO [0] to DO [N ] To the high-speed bus HBS of FIG. Row decode circuit RDEC1 drives word line WL, and row decode circuit RDEC2 drives select signals for memory gate select line MGL, source line SL, and sub-bit line select circuit BSEL, respectively. The selection operation in RDEC1 and RDEC2 follows the address information supplied via the high-speed bus HBS of FIG. 3 during the read operation, and follows the address information supplied via the low-speed bus LBS of FIG. 3 during the write operation and the erase operation. .
また、ＭＣ１，ＭＣ２のサブビット線ＳＢＬは、サブビット線選択回路ＢＳＥＬを介してそれぞれ異なる書き込み系メインビット線ＷＭＢＬに接続される。書き込みデータラッチ回路ＷＬＴは、各ＷＭＢＬにそれぞれ接続されるラッチ回路ＬＴ１，ＬＴ２を備え、当該ラッチ回路のラッチデータに基づいて各ＷＭＢＬに対して選択的に書き込み電流を流す。書き込み列選択回路ＷＳＥＬは、ＷＬＴ内の各ラッチ回路を選択的に入出力バッファ回路ＩＯＢＦに接続すると共に、各ラッチ回路に接続されたＷＭＢＬを選択的にベリファイ回路ＶＲＦＹに接続する。この際の選択信号は、列デコード回路ＣＤＥＣによって生成される。ＣＤＥＣの選択動作は、図３の低速バスＬＢＳを介して供給されるアドレス情報等に従う。 Further, the sub bit lines SBL of MC1 and MC2 are connected to different write main bit lines WMBL via the sub bit line selection circuit BSEL. The write data latch circuit WLT includes latch circuits LT1 and LT2 respectively connected to each WMBL, and allows a write current to selectively flow to each WMBL based on the latch data of the latch circuit. The write column selection circuit WSEL selectively connects each latch circuit in the WLT to the input / output buffer circuit IOBF, and selectively connects the WMBL connected to each latch circuit to the verify circuit VRFY. The selection signal at this time is generated by the column decode circuit CDEC. The CDEC selection operation follows address information supplied via the low-speed bus LBS of FIG.
ベリファイ回路ＶＲＦＹは、各ＷＭＢＬにそれぞれ接続されたベリファイ用センスアンプ回路ＶＳＡを備え、各ＶＳＡのベリファイ結果はＩＯＢＦに出力される。ＩＯＢＦは、図３の低速バスＬＢＳを介してデータ入力信号（書き込みデータ）ＤＩ［０］〜ＤＩ［Ｎ］が入力され、ＬＢＳを介してデータ出力信号（読み出しデータ）ＤＯ［０］〜ＤＯ［Ｎ］を出力する。内部電源生成回路ＶＧＥＮは、レギュレータ回路等を含み、読み出し動作、書き込み動作、消去動作に必要な各種動作電源を生成する。 The verify circuit VRFY includes a verify sense amplifier circuit VSA connected to each WMBL, and the verify result of each VSA is output to the IOBF. The IOBF receives data input signals (write data) DI [0] to DI [N] via the low-speed bus LBS of FIG. 3, and data output signals (read data) DO [0] to DO [ N] is output. The internal power supply generation circuit VGEN includes a regulator circuit and the like, and generates various operation power supplies necessary for a read operation, a write operation, and an erase operation.
《フラッシュメモリモジュールの全体動作》
図４のフラッシュメモリモジュールＦＭＤに対する書き込み動作および読み出し動作について簡単に説明する。まず、書き込み動作を行う際には、予め図３のフラッシュシーケンサＦＳＥＱの命令に応じてＦＭＤが図５（ｂ）に示したような消去動作を行い、メモリセルＭＣ１，ＭＣ２のしきい値電圧Ｖｔｈを図６（ａ）に示すような消去状態又は図６（ｂ）に示すような初期状態にしておく。次いで、ＦＳＥＱの命令に応じて、入出力バッファ回路ＩＯＢＦが、データ入力信号ＤＩ［０］〜ＤＩ［Ｎ］に基づいて書き込みデータラッチ回路ＷＬＴ内の各ラッチ回路の値を設定する。例えば、ＦＭＤが通常メモリの場合で、ＤＩ［０］＝‘１’、ＤＩ［１］＝‘０’の際には、ＤＩ［０］に応じてラッチ回路ＬＴ１に‘１’が設定され、ＤＩ［１］に応じてラッチ回路ＬＴ２に‘０’が設定される。また、ＦＭＤが相補メモリの場合で、ＤＩ［０］＝‘１’の際には、ラッチ回路ＬＴ１に正極データの‘１’が、ラッチ回路ＬＴ２に負極データの‘０’がそれぞれ設定され、逆に、ＤＩ［０］＝‘０’の際には、ＬＴ１に正極データの‘０’が、ＬＴ２に負極データの‘１’がそれぞれ設定される。
<Overall operation of flash memory module>
A write operation and a read operation for the flash memory module FMD of FIG. 4 will be briefly described. First, when performing a write operation, the FMD performs an erase operation as shown in FIG. 5B in advance in accordance with the instruction of the flash sequencer FSEQ in FIG. 3, and the threshold voltage Vth of the memory cells MC1 and MC2 Is set to an erased state as shown in FIG. 6A or an initial state as shown in FIG. Next, the input / output buffer circuit IOBF sets the value of each latch circuit in the write data latch circuit WLT based on the data input signals DI [0] to DI [N] in accordance with the FSEQ command. For example, when the FMD is a normal memory and DI [0] = “1” and DI [1] = “0”, “1” is set in the latch circuit LT1 according to DI [0]. '0' is set in the latch circuit LT2 in accordance with DI [1]. When the FMD is a complementary memory and DI [0] = “1”, positive data “1” is set in the latch circuit LT1 and negative data “0” is set in the latch circuit LT2, respectively. On the other hand, when DI [0] = “0”, “1” of positive polarity data is set in LT1, and “1” of negative polarity data is set in LT2.
ここで、‘０’が設定されたラッチ回路は、対応する書き込み系メインビット線ＷＭＢＬに対して書き込み電流を所定の期間供給し、‘１’が設定されたラッチ回路は、対応するＷＭＢＬに対して書き込み電流の供給を行わない。したがって、例えば前述した通常メモリにおけるＤＩ［０］＝‘１’、ＤＩ［１］＝‘０’場合や、あるいは前述した相補メモリにおけるＤＩ［０］＝‘１’の場合には、ＬＴ２がＭＣ２を対象にＷＭＢＬおよびサブビット線選択回路ＢＳＥＬを介して書き込み電流を供給し、その結果、ＭＣ２のＶｔｈが上昇する。 Here, the latch circuit set to “0” supplies the write current to the corresponding write system main bit line WMBL for a predetermined period, and the latch circuit set to “1” corresponds to the corresponding WMBL. The write current is not supplied. Therefore, for example, when DI [0] = '1' and DI [1] = '0' in the above-described normal memory, or when DI [0] = '1' in the above-described complementary memory, LT2 is MC2. Is supplied via the WMBL and the sub-bit line selection circuit BSEL, and as a result, the Vth of MC2 rises.
続いて、ＦＳＥＱの命令に応じてベリファイ動作が行われる。ベリファイ動作では、ＭＣ１，ＭＣ２の記憶データがＢＳＥＬおよび各ＷＭＢＬを介して読み出される。各ＷＭＢＬに読み出されたデータはベリファイ用センスアンプ回路ＶＳＡによって判定され、書き込み電流が供給されたメモリセル（対応するラッチ回路に‘０’が設定されたメモリセル）のＶｔｈが十分なレベルに達したかが検証される。この検証結果は、ＩＯＢＦを介してＦＳＥＱに通知され、仮に十分なレベルに達していない場合にはＦＳＥＱの命令に応じて再度書き込み電流の供給が行われる。このような動作の結果、図６（ａ）又は図６（ｂ）に示したような書き込み状態が実現される。 Subsequently, a verify operation is performed in accordance with the FSEQ command. In the verify operation, the data stored in MC1 and MC2 are read out via BSEL and each WMBL. The data read to each WMBL is determined by the verify sense amplifier circuit VSA, and the Vth of the memory cell to which the write current is supplied (the memory cell in which “0” is set in the corresponding latch circuit) is set to a sufficient level. It is verified whether it has been reached. The verification result is notified to the FSEQ via the IOBF, and if the level has not reached a sufficient level, the write current is supplied again in response to the FSEQ command. As a result of such an operation, a write state as shown in FIG. 6A or 6B is realized.
一方、読み出し動作を行う際には、ＭＣ１，ＭＣ２の記憶データが読み出し列選択回路ＲＳＥＬを介してセンスアンプ回路ブロックＳＡＢＫに入力される。ＦＭＤが通常メモリの場合、ＭＣ１，ＭＣ２からの読み出し信号が２個のセンスアンプ回路によってそれぞれ増幅され、２本の読み出し系メインビット線ＲＭＢＬに出力される。一方、ＦＭＤが相補メモリの場合、ＭＣ１，ＭＣ２からの読み出し信号が１個のセンスアンプ回路によって差動増幅され、１本のＲＭＢＬに出力される。出力バッファ回路ＯＢＦは、当該ＲＭＢＬの信号を受けて、高速バスＨＢＳに向けてデータ出力信号ＤＯ［０］〜ＤＯ［Ｎ］を出力する。 On the other hand, when the read operation is performed, the data stored in MC1 and MC2 is input to the sense amplifier circuit block SABK via the read column selection circuit RSEL. When the FMD is a normal memory, read signals from MC1 and MC2 are amplified by two sense amplifier circuits and output to two read main bit lines RMBL. On the other hand, when the FMD is a complementary memory, read signals from MC1 and MC2 are differentially amplified by one sense amplifier circuit and output to one RMBL. The output buffer circuit OBF receives the RMBL signal and outputs data output signals DO [0] to DO [N] toward the high-speed bus HBS.
《フラッシュメモリモジュールユニットの全体構成および全体動作》
図７は、図３の半導体装置において、そのフラッシュメモリモジュールユニットの主要部の構成例を示す概略図である。図７に示すフラッシュメモリモジュールユニットＦＭＤＵは、３個のフラッシュメモリモジュールＦＭＤ１〜ＦＭＤ３を備えている。ＦＭＤ１において、メモリマットＭＭＡＴ上には、複数（ここでは４本を例示）のワード線ＷＬ［１ａ］〜ＷＬ［４ａ］と、複数（ここでは２本を例示）のメモリゲート選択線ＭＧＬ［１ａ］，ＭＧＬ［２ａ］が延伸している。ここでは、ＭＧＬ［１ａ］に８個のデータ領域ＤＴ［１ａ］〜ＤＴ［８ａ］と、８個の書き込みスタンプ領域ＰＳ［１ａ］〜ＰＳ［８ａ］と、１個の消去スタンプ領域ＥＳ［１ａ］が接続されている。
<Overall configuration and operation of flash memory module unit>
FIG. 7 is a schematic diagram showing a configuration example of a main part of the flash memory module unit in the semiconductor device of FIG. The flash memory module unit FMDU shown in FIG. 7 includes three flash memory modules FMD1 to FMD3. In FMD1, a plurality (here, four are exemplified) of word lines WL [1a] to WL [4a] and a plurality (here, two are exemplified) of memory gate selection lines MGL [1a are arranged on the memory mat MMAT. ], MGL [2a] is extended. Here, eight data areas DT [1a] to DT [8a], eight write stamp areas PS [1a] to PS [8a], and one erase stamp area ES [1a] are stored in MGL [1a]. ] Is connected.
フラッシュメモリでは、通常、消去単位と書き込み単位が異なっている。ここでは、ＭＧＬ［１ａ］を共有する各領域が内部消去単位となり、ＤＴ［１ａ］〜ＤＴ［８ａ］のそれぞれがデータの内部書き込み単位となる。ここで、例えば、ＤＴ［１ａ］〜ＤＴ［８ａ］のそれぞれは１バイトであり、ＰＳ［１ａ］〜ＰＳ［８ａ］のそれぞれは２ビットであり、ＥＳ［１ａ］は２ビットである。ＤＴ［１ａ］〜ＤＴ［４ａ］とＰＳ［１ａ］〜ＰＳ［４ａ］はＷＬ［１ａ］に接続され、ＤＴ［５ａ］〜ＤＴ［８ａ］とＰＳ［５ａ］〜ＰＳ［８ａ］はＷＬ［２ａ］に接続される。ＥＳ［１ａ］は、ＷＬ［１ａ］かＷＬ［２ａ］の一方に接続されるか、あるいはＷＬ［１ａ］とＷＬ［２ａ］の両方に１ビットずつ接続される。 In flash memory, the erase unit and the write unit are usually different. Here, each area sharing MGL [1a] is an internal erase unit, and each of DT [1a] to DT [8a] is an internal data write unit. Here, for example, each of DT [1a] to DT [8a] is 1 byte, each of PS [1a] to PS [8a] is 2 bits, and ES [1a] is 2 bits. DT [1a] to DT [4a] and PS [1a] to PS [4a] are connected to WL [1a], and DT [5a] to DT [8a] and PS [5a] to PS [8a] are connected to WL [1a]. 2a]. ES [1a] is connected to either WL [1a] or WL [2a], or connected to both WL [1a] and WL [2a] bit by bit.
同様に、ＭＧＬ［２ａ］には、８個のデータ領域ＤＴ［９ａ］〜ＤＴ［１６ａ］と、８個の書き込みスタンプ領域ＰＳ［９ａ］〜ＰＳ［１６ａ］と、１個の消去スタンプ領域ＥＳ［２ａ］が接続されている。このＭＧＬ［２ａ］を共有する各領域が内部消去単位となり、ＤＴ［９ａ］〜ＤＴ［１６ａ］のそれぞれがデータの内部書き込み単位となる。ＤＴ［９ａ］〜ＤＴ［１２ａ］とＰＳ［９ａ］〜ＰＳ［１２ａ］はＷＬ［３ａ］に接続され、ＤＴ［１３ａ］〜ＤＴ［１６ａ］とＰＳ［１３ａ］〜ＰＳ［１６ａ］はＷＬ［４ａ］に接続される。ＥＳ［２ａ］は、ＷＬ［３ａ］かＷＬ［４ａ］の一方に接続されるか、あるいはＷＬ［３ａ］とＷＬ［４ａ］の両方に１ビットずつ接続される。 Similarly, MGL [2a] includes eight data areas DT [9a] to DT [16a], eight write stamp areas PS [9a] to PS [16a], and one erase stamp area ES. [2a] is connected. Each area sharing MGL [2a] is an internal erase unit, and each of DT [9a] to DT [16a] is an internal data write unit. DT [9a] to DT [12a] and PS [9a] to PS [12a] are connected to WL [3a], and DT [13a] to DT [16a] and PS [13a] to PS [16a] are WL [3a]. 4a]. ES [2a] is connected to either WL [3a] or WL [4a], or connected to both WL [3a] and WL [4a] bit by bit.
ＦＭＤ２も、ＦＭＤ１と同様の構成を備えている。図７では、ＦＭＤ２をＦＭＤ１と区別するため、例えば、ＦＭＤ１のＷＬ［１ａ］がＦＭＤ２ではＷＬ［１ｂ］となっており、ＦＭＤ１のＤＴ［１ａ］がＦＭＤ２ではＤＴ［１ｂ］となっているように、添字が「ａ」から「ｂ」に変更されている。また、ＦＭＤ２では、便宜上、ＦＭＤ１のＭＧＬ［２ａ］に関連する部分の記載を省略している。ＦＭＤ３も、ＦＭＤ２と同様の構成を備えている。図７では、ＦＭＤ３をＦＭＤ１，ＦＭＤ２と区別するため、例えば、ＦＭＤ２のＷＬ［１ｂ］がＦＭＤ３ではＷＬ［１］となっているように、添字「ｂ」が削除されている。また、ＦＭＤ３では、図１の場合と同様に、ＦＭＤ２における各データ領域ＤＴ［１ｂ］〜ＤＴ［８ｂ］がパリティ領域（データ領域）ＰＴ［１］〜ＰＴ［８］に置き換わっている。ＰＴ［１］〜ＰＴ［８］のそれぞれは、ＤＴ［１ｂ］〜ＤＴ［８ｂ］のそれぞれと同一の容量値（ここでは１バイト）を持つ。
The
このような構成例において、例えば、図３のＣＰＵ等によって書き込み命令と共に２バイトの外部書き込みデータが生じた場合を例に動作の一例を説明する。図３のフラッシュシーケンサＦＳＥＱは、当該書き込み動作に先だって、フラッシュメモリモジュールＦＭＤ１〜ＦＭＤ３に対して予め消去動作を行わせる。これに応じて、ＦＭＤ１〜ＦＭＤ３は、下記（１−１）〜（１−９）の順番で処理を行う。 In such a configuration example, an example of the operation will be described by taking, for example, a case where 2-byte external write data is generated together with a write command by the CPU of FIG. The flash sequencer FSEQ in FIG. 3 causes the flash memory modules FMD1 to FMD3 to perform an erase operation in advance prior to the write operation. In response to this, FMD1 to FMD3 perform processing in the following order (1-1) to (1-9).
（１−１）ＷＬ［１ａ］（又はＷＬ［２ａ］）等を立ち上げ、ＥＳ［１ａ］に消去開始スタンプを書き込む。 (1-1) Start up WL [1a] (or WL [2a]) and write an erase start stamp to ES [1a].
（１−２）ＭＧＬ［１ａ］等を制御し、ＤＴ［１ａ］〜ＤＴ［８ａ］、ＰＳ［１ａ］〜ＰＳ［８ａ］、ＥＳ［１ａ］を一括消去する。 (1-2) Control MGL [1a] and the like, and erase DT [1a] to DT [8a], PS [1a] to PS [8a], and ES [1a] at once.
（１−３）ＷＬ［２ａ］（又はＷＬ［１ａ］）等を立ち上げ、ＥＳ［１ａ］に消去終了スタンプを書き込む。 (1-3) WL [2a] (or WL [1a]) or the like is started, and an erase end stamp is written to ES [1a].
（１−４）ＷＬ［１ｂ］（又はＷＬ［２ｂ］）等を立ち上げ、ＥＳ［１ｂ］に消去開始スタンプを書き込む。 (1-4) WL [1b] (or WL [2b]) or the like is started and an erase start stamp is written to ES [1b].
（１−５）ＭＧＬ［１ｂ］等を制御し、ＤＴ［１ｂ］〜ＤＴ［８ｂ］、ＰＳ［１ｂ］〜ＰＳ［８ｂ］、ＥＳ［１ｂ］を一括消去する。 (1-5) MGL [1b] and the like are controlled, and DT [1b] to DT [8b], PS [1b] to PS [8b], and ES [1b] are collectively erased.
（１−６）ＷＬ［２ｂ］（又はＷＬ［１ｂ］）等を立ち上げ、ＥＳ［１ｂ］に消去終了スタンプを書き込む。 (1-6) WL [2b] (or WL [1b]) or the like is started, and an erase end stamp is written to ES [1b].
（１−７）ＷＬ［１］（又はＷＬ［２］）等を立ち上げ、ＥＳ［１］に消去開始スタンプを書き込む。 (1-7) WL [1] (or WL [2]) and the like are started, and an erase start stamp is written to ES [1].
（１−８）ＭＧＬ［１］等を制御し、ＰＴ［１］〜ＰＴ［８］、ＰＳ［１］〜ＰＳ［８］、ＥＳ［１］を一括消去する。 (1-8) MGL [1] and the like are controlled, and PT [1] to PT [8], PS [1] to PS [8], and ES [1] are collectively erased.
（１−９）ＷＬ［２］（又はＷＬ［１］）等を立ち上げ、ＥＳ［１］に消去終了スタンプを書き込む。 (1-9) WL [2] (or WL [1]) or the like is started, and an erase end stamp is written to ES [1].
次いで、例えば図３のフラッシュシーケンサＦＳＥＱは、図３のＣＰＵ等からの２バイトの外部書き込みデータを１バイト毎に分割し、それぞれをＦＭＤ１用およびＦＭＤ２用の書き込みデータとして準備する。更に、ＦＳＥＱは、このＦＭＤ１用およびＦＭＤ２用の書き込みデータを対象にパリティ演算を行うことでＦＭＤ３用の１バイトの書き込みデータ（パリティデータ）を準備する。ＦＭＤ１〜ＦＭＤ３は、ＦＳＥＱから前述した書き込みデータを受けると共に、ＦＳＥＱからの書き込み順番の制御に基づいて、下記（２−１）〜（２−９）の順番で処理を行う。 Next, for example, the flash sequencer FSEQ in FIG. 3 divides the 2-byte external write data from the CPU or the like in FIG. 3 into 1 byte, and prepares them as write data for FMD1 and FMD2. Further, FSEQ prepares 1-byte write data (parity data) for FMD3 by performing a parity operation on the write data for FMD1 and FMD2. The FMD1 to FMD3 receive the write data described above from the FSEQ, and perform processing in the following order (2-1) to (2-9) based on the control of the write order from the FSEQ.
（２−１）ＷＬ［１ａ］等を立ち上げ、ＰＳ［１ａ］に書き込み開始スタンプを書き込む。 (2-1) Start up WL [1a] and write a write start stamp in PS [1a].
（２−２）ＷＬ［１ａ］等を立ち上げ、ＤＴ［１ａ］に１バイトのデータを書き込む。 (2-2) Start up WL [1a] and write 1 byte of data to DT [1a].
（２−３）ＷＬ［１ａ］等を立ち上げ、ＰＳ［１ａ］に書き込み終了スタンプを書き込む。 (2-3) Start up WL [1a] etc. and write a write end stamp in PS [1a].
（２−４）ＷＬ［１ｂ］等を立ち上げ、ＰＳ［１ｂ］に書き込み開始スタンプを書き込む。 (2-4) Start up WL [1b] etc. and write a write start stamp in PS [1b].
（２−５）ＷＬ［１ｂ］等を立ち上げ、ＤＴ［１ｂ］に１バイトのデータを書き込む。 (2-5) Start up WL [1b] and write 1-byte data to DT [1b].
（２−６）ＷＬ［１ｂ］等を立ち上げ、ＰＳ［１ｂ］に書き込み終了スタンプを書き込む。 (2-6) WL [1b] and the like are started and a write end stamp is written in PS [1b].
（２−７）ＷＬ［１］等を立ち上げ、ＰＳ［１］に書き込み開始スタンプを書き込む。 (2-7) Start up WL [1] and write a write start stamp in PS [1].
（２−８）ＷＬ［１］等を立ち上げ、ＰＴ［１］に１バイトのパリティデータを書き込む。 (2-8) Start up WL [1] and write 1-byte parity data to PT [1].
（２−９）ＷＬ［１］等を立ち上げ、ＰＳ［１］に書き込み終了スタンプを書き込む。 (2-9) Start up WL [1] etc. and write a write end stamp in PS [1].
ここで、フラッシュメモリを用いる場合には、消去動作と書き込み動作が存在するため、例えば前述した（１−１），（１−３）等における消去開始スタンプおよび消去終了スタンプの実現方法や、前述した（２−１），（２−３）等における書き込み開始スタンプおよび書き込み終了スタンプの実現方法に工夫が必要となる。図８は、図７のフラッシュメモリモジュールユニットにおいて、その消去開始スタンプ、消去終了スタンプ、書き込み開始スタンプ、書き込み終了スタンプの詳細な構成例を示す説明図である。 Here, when a flash memory is used, since there are an erase operation and a write operation, for example, the method for realizing the erase start stamp and the erase end stamp in the above (1-1), (1-3), etc. Thus, it is necessary to devise a method for realizing the write start stamp and the write end stamp in (2-1), (2-3), and the like. FIG. 8 is an explanatory diagram showing a detailed configuration example of the erase start stamp, erase end stamp, write start stamp, and write end stamp in the flash memory module unit of FIG.
図８において、まず、ＦＭＤが通常メモリの場合、製品出荷時には各データ領域のデータは‘１’（消去状態）となっており、各消去スタンプ領域ＥＳのデータは‘０１’、各書き込みスタンプ領域ＰＳのデータは‘１１’となっている。この状態でデータ領域に‘０’又は‘１’の書き込み動作を行う場合、当該データ領域に対応する書き込みスタンプ領域ＰＳのデータは、当該データ領域への書き込み動作の開始前に‘０１’となり、書き込み動作の終了後に‘００’となる。すなわち、ここではＰＳ（２ビット）の上位ビットが前述した書き込み開始スタンプに対応し、下位ビットが前述した書き込み終了スタンプに対応しており、‘１１’に対して書き込み開始スタンプを書き込みことで‘０１’となり、更に書き込み終了スタンプを書き込むことで‘００’となる。 In FIG. 8, first, when the FMD is a normal memory, the data in each data area is “1” (erased state) at the time of product shipment, the data in each erase stamp area ES is “01”, and each write stamp area. The PS data is “11”. When a write operation of “0” or “1” is performed in this state, the data in the write stamp area PS corresponding to the data area becomes “01” before the start of the write operation to the data area. It becomes “00” after the end of the write operation. That is, here, the upper bits of PS (2 bits) correspond to the above-mentioned write start stamp, the lower bits correspond to the above-mentioned write end stamp, and by writing the write start stamp to '11' It becomes 01, and further becomes 00 when writing the writing end stamp.
続いて、消去動作を行う場合、図７のように消去対象領域に含まれている消去スタンプ領域ＥＳのデータは、消去動作の開始前に‘０１’から‘００’となり、消去動作中には‘１１’となり、消去動作の終了後に‘０１’となる。すなわち、ここではＥＳ（２ビット）の下位ビットが前述した消去開始スタンプに対応し、上位ビットが前述した消去終了スタンプに対応しており、‘０１’に対して消去開始スタンプを書き込むことで‘００’となり、消去動作中は必然的に‘１１’となり、‘１１’に対して消去終了スタンプを書き込みことで‘０１’となる。この際には、同時にＰＳに対しても消去動作が行われてしまうため、消去動作開始前に‘００’であったＰＳは、消去動作終了後に必然的に‘１１’となる。この消去動作終了後におけるＥＳ＝‘０１’とＰＳ＝‘１１’は、前述した製品出荷時と同じ状態になる。 Subsequently, when performing the erasing operation, the data in the erasing stamp area ES included in the erasing target area is changed from “01” to “00” before starting the erasing operation as shown in FIG. It becomes “11”, and becomes “01” after the erase operation is completed. That is, here, the lower bit of ES (2 bits) corresponds to the erasure start stamp described above, and the upper bit corresponds to the erasure end stamp described above. It becomes “00”, necessarily becomes “11” during the erasing operation, and becomes “01” by writing the erasure end stamp to “11”. At this time, since the erase operation is simultaneously performed on the PS, the PS which was “00” before the start of the erase operation is necessarily “11” after the end of the erase operation. After this erase operation, ES = '01 'and PS = '11' are in the same state as when the product is shipped.
一方、ＦＭＤが相補メモリの場合にも、前述した通常メモリの場合とほぼ同様の動作が行われる。ＦＭＤが相補メモリの場合、製品出荷時には各データ領域のデータは図６（ｂ）で述べた‘Ｂ’（ブランク状態）となっており、各消去スタンプ領域ＥＳのデータは‘０Ｂ’、各書き込みスタンプ領域ＰＳのデータは‘ＢＢ’となっている。この状態でデータ領域に‘０’又は‘１’の書き込み動作を行う場合、当該データ領域に対応する書き込みスタンプ領域ＰＳのデータは、当該データ領域への書き込み動作の開始前に‘０Ｂ’となり、書き込み動作の終了後に‘００’となる。すなわち、ここでもＰＳ（２ビット）の上位ビットが前述した書き込み開始スタンプに対応し、下位ビットが前述した書き込み終了スタンプに対応しており、‘ＢＢ’に対して書き込み開始スタンプを書き込みことで‘０Ｂ’となり、更に書き込み終了スタンプを書き込むことで‘００’となる。 On the other hand, when the FMD is a complementary memory, substantially the same operation as that of the normal memory described above is performed. When the FMD is a complementary memory, the data in each data area is “B” (blank state) described in FIG. 6B at the time of product shipment, and the data in each erase stamp area ES is “0B”. The data in the stamp area PS is “BB”. When a write operation of “0” or “1” is performed in this state, the data in the write stamp area PS corresponding to the data area becomes “0B” before the start of the write operation to the data area. It becomes “00” after the end of the write operation. That is, here, the upper bits of PS (2 bits) correspond to the write start stamp described above, the lower bits correspond to the write end stamp described above, and by writing the write start stamp to 'BB' It becomes “0B”, and further becomes “00” by writing a writing end stamp.
続いて、消去動作を行う場合、図７のように消去対象領域に含まれている消去スタンプ領域ＥＳのデータは、消去動作の開始前に‘０Ｂ’から‘００’となり、消去動作中には‘ＢＢ’となり、消去動作の終了後に‘０Ｂ’となる。すなわち、ここでもＥＳ（２ビット）の下位ビットが前述した消去開始スタンプに対応し、上位ビットが前述した消去終了スタンプに対応しており、‘０Ｂ’に対して消去開始スタンプを書き込むことで‘００’となり、消去動作中は必然的に‘ＢＢ’となり、‘ＢＢ’に対して消去終了スタンプを書き込みことで‘０Ｂ’となる。この際には、同時にＰＳに対しても消去動作が行われてしまうため、消去動作開始前に‘００’であったＰＳは、消去動作終了後に必然的に‘ＢＢ’となる。この消去動作終了後におけるＥＳ＝‘０Ｂ’とＰＳ＝‘ＢＢ’は、前述した製品出荷時と同じ状態になる。なお、このような各スタンプの値は、例えば、各フラッシュメモリモジュール自体が内部で生成したり、あるいは、フラッシュシーケンサＦＳＥＱが生成することも可能である。 Subsequently, when performing the erase operation, the data in the erase stamp area ES included in the erase target area is changed from “0B” to “00” before the start of the erase operation as shown in FIG. It becomes “BB”, and becomes “0B” after completion of the erase operation. That is, the lower bit of ES (2 bits) also corresponds to the erasure start stamp described above, and the upper bit corresponds to the erasure end stamp described above. By writing the erasure start stamp to '0B', It becomes “00”, inevitably becomes “BB” during the erasing operation, and becomes “0B” by writing an erasure end stamp to “BB”. At this time, the erase operation is also performed on the PS at the same time. Therefore, the PS that was '00' before the start of the erase operation is necessarily 'BB' after the end of the erase operation. After this erase operation, ES = '0B' and PS = 'BB' are in the same state as at the time of product shipment. Such a stamp value can be generated internally by each flash memory module itself, or can be generated by the flash sequencer FSEQ.
このような構成例において、書き込み動作に伴い書き込み開始スタンプと書き込み終了スタンプが共に書き込まれている場合（すなわちＰＳ＝‘００’時）あるいは未書き込みに伴い書き込み開始スタンプと書き込み終了スタンプが共に書き込まれていない場合（すなわちＰＳ＝‘１１’又は‘ＢＢ’時）は正常とみなせる。また、消去開始スタンプが書き込まれておらず、かつ消去終了スタンプが書き込まれている場合（すなわちＥＳ＝‘０１’又は‘０Ｂ’時）は正常とみなせる。そして、ＰＳ，ＥＳがこれら以外の場合には異常とみなせる。なお、相補メモリにおいて、データ‘Ｂ’を判別する際には、例えば、図４において、ＳＡＢＫ内のセンスアンプ回路の２入力に対して選択的に接続可能な中間レベルの生成回路等を設け、ＭＣ１とＭＣ２の読み出し信号を当該中間レベルを基準に個別に判別すればよい。 In such a configuration example, both the writing start stamp and the writing end stamp are written together with the writing operation (that is, when PS = '00 '), or both the writing start stamp and the writing end stamp are written along with no writing. If not (that is, when PS = '11 'or' BB '), it can be regarded as normal. Further, when the erase start stamp is not written and the erase end stamp is written (that is, when ES = '01 'or' 0B '), it can be regarded as normal. If PS and ES are other than these, it can be regarded as abnormal. In order to determine the data 'B' in the complementary memory, for example, in FIG. 4, an intermediate level generation circuit that can be selectively connected to the two inputs of the sense amplifier circuit in the SABK is provided. The read signals of MC1 and MC2 may be individually discriminated based on the intermediate level.
例えば、書き込み開始スタンプと書き込み終了スタンプのいずれか一方のみが書き込まれている場合（異常時）、書き込み動作の最中の電源瞬停等によって、書き込み対象のデータ領域が意図せずに変更された可能性がある。また、消去開始スタンプが書き込まれている場合（異常時）、前述したように消去動作過程で必然的に変更される筈の消去開始スタンプが変更されずに残っているため、電源瞬停等によって消去動作過程に辿り着く前に、消去対象の領域が意図せずに変更された可能性がある。さらに、消去開始スタンプは書き込まれていないが、消去終了スタンプも書き込まれていない場合（異常時）、電源瞬停等によって消去動作過程で消去対象の領域が意図せずに変更された可能性がある。 For example, if only one of the write start stamp and write end stamp is written (when an error occurs), the data area to be written was changed unintentionally due to an instantaneous power interruption during the write operation. there is a possibility. In addition, when the erase start stamp has been written (in the case of an abnormality), as described above, the erasure start stamp that is inevitably changed during the erase operation process remains unchanged. There is a possibility that the area to be erased has been changed unintentionally before reaching the erase operation process. Furthermore, if the erase start stamp has not been written, but the erase end stamp has not been written (when an error occurs), the erase target area may have been changed unintentionally during the erase operation due to a momentary power failure, etc. is there.
《フラッシュチェックユニットの動作》
図９は、図３の半導体装置において、そのフラッシュチェックユニットの動作例を示すフロー図である。フラッシュチェックユニットＦＣＨＫＵは、例えば、電源投入時（Ｓ３００）等で、自動的に処理を実行するように構成されている。これによって、特に外部からの命令等を必要としない自動処理が実現可能となる。ただし、勿論、外部から命令を起点とすることや、あるいは、電源投入時の他に外部から命令を起点とすることも可能である。電源投入後、ＦＣＨＫＵは、ＦＭＤ１内におけるアドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１ａ］）ならびにアドレスが最も小さい消去スタンプ領域（例えば図７のＥＳ［１ａ］）を読み出し、ＦＭＤ１のスタンプチェックを行う（Ｓ３１０）。
<Operation of flash check unit>
FIG. 9 is a flowchart showing an operation example of the flash check unit in the semiconductor device of FIG. The flash check unit FCHKU is configured to automatically execute a process, for example, when the power is turned on (S300). This makes it possible to implement automatic processing that does not require an external command or the like. However, of course, it is possible to start the instruction from the outside, or to start the instruction from the outside in addition to when the power is turned on. After power-on, the FCHKU reads the write stamp area (eg, PS [1a] in FIG. 7) having the smallest address in the FMD1 and the erase stamp area (eg, ES [1a] in FIG. 7) having the smallest address. A stamp check is performed (S310).
Ｓ３１０において、ＦＣＨＫＵは、まず、書き込み開始スタンプが押されているかを確認する（Ｓ３０１）。書き込み開始スタンプが押されていない場合、書き込み終了スタンプが押されているかを確認する（Ｓ３０２）。ここで、書き込み開始スタンプも書き込み終了スタンプも押されていない場合（すなわち図８におけるＰＳ＝‘１１’又は‘ＢＢ’の場合）は、正常となり、Ｓ３０６へ移行する。また、Ｓ３０１において、書き込み開始スタンプが押されている場合、更に書き込み終了スタンプが押されているかを確認する（Ｓ３０３）。書き込み開始スタンプと書き込み終了スタンプが共に押されている場合（すなわち図８におけるＰＳ＝‘００’の場合）は、正常となり、同じくＳ３０６へ移行する。一方、Ｓ３０１で書き込み開始スタンプが押されており、Ｓ３０３で書き込み終了スタンプが押されていない場合（Ｓ３０５）や、Ｓ３０１で書き込み開始スタンプが押されておらず、Ｓ３０２で書き込み終了スタンプが押されている場合（Ｓ３０４）はエラーとなる。 In S310, the FCHKU first confirms whether the writing start stamp is pressed (S301). If the writing start stamp is not pressed, it is confirmed whether the writing end stamp is pressed (S302). Here, when neither the writing start stamp nor the writing end stamp is pressed (that is, when PS = '11 'or' BB 'in FIG. 8), it becomes normal and the process proceeds to S306. If the write start stamp is pressed in S301, it is further confirmed whether the write end stamp is pressed (S303). When both the writing start stamp and the writing end stamp are pressed (that is, when PS = “00” in FIG. 8), it is normal and the process proceeds to S306. On the other hand, if the writing start stamp is pressed in S301 and the writing end stamp is not pressed in S303 (S305), or if the writing start stamp is not pressed in S301, the writing end stamp is pressed in S302. (S304), an error occurs.
次いで、ＦＣＨＫＵは、Ｓ３０６において、消去開始スタンプが押されているかを確認する。消去開始スタンプが押されていない場合、消去終了スタンプが押されているかを確認する（Ｓ３０７）。消去開始スタンプが押されておらず、かつ消去終了スタンプが押されている場合（すなわち図８におけるＥＳ＝‘０１’又は‘０Ｂ’の場合）は、正常となり、Ｓ３１１へ移行する。一方、Ｓ３０６で消去開始スタンプが押されている場合（Ｓ３０８）や、Ｓ３０６で消去開始スタンプが押されておらず、Ｓ３０７で消去終了スタンプも押されていない場合（Ｓ３０９）は、エラーとなる。 Next, the FCHKU confirms whether or not the erase start stamp is pressed in S306. If the erase start stamp has not been pressed, it is confirmed whether the erase end stamp has been pressed (S307). If the erasure start stamp is not pressed and the erasure end stamp is pressed (that is, if ES = '01 'or' 0B 'in FIG. 8), it becomes normal and the process proceeds to S311. On the other hand, if the erase start stamp is pressed in S306 (S308), or if the erase start stamp is not pressed in S306 and the erase end stamp is not pressed in S307 (S309), an error occurs.
続いて、ＦＣＨＫＵは、ＦＭＤ２内におけるアドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１ｂ］）ならびにアドレスが最も小さい消去スタンプ領域（例えば図７のＥＳ［１ｂ］）を読み出し、前述したＦＭＤ１のスタンプチェック（Ｓ３１０）と同様にＦＭＤ２のスタンプチェックを行う（Ｓ３１１）。更に、ＦＣＨＫＵは、ＦＭＤ３内におけるアドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１］）ならびにアドレスが最も小さい消去スタンプ領域（例えば図７のＥＳ［１］）を読み出し、前述したＦＭＤ１のスタンプチェック（Ｓ３１０）と同様にＦＭＤ３のスタンプチェックを行う（Ｓ３１２）。 Subsequently, the FCHKU reads the write stamp area (for example, PS [1b] in FIG. 7) having the smallest address in the FMD2 and the erase stamp area (for example, ES [1b] in FIG. 7) having the smallest address in the FMD2. In the same manner as the stamp check (S310), the FMD2 stamp check is performed (S311). Further, the FCHKU reads the write stamp area (for example, PS [1] in FIG. 7) having the smallest address in the FMD3 and the erase stamp area (for example, ES [1] in FIG. 7) having the smallest address in the FMD3. Similar to the stamp check (S310), the FMD3 stamp is checked (S312).
次いで、ＦＣＨＫＵは、各ＦＭＤのスタンプ情報が同じであったかを確認する（Ｓ３１３）。同じの場合、正常となり、Ｓ３１５へ移行し、同じで無い場合にはエラーとなる（Ｓ３１４）。すなわち、図７の例では、ＤＴ［１ａ］とＤＴ［１ｂ］とＰＴ［１］を１個のセットとして書き込み動作または消去動作が行われる。このため、例えば、ＤＴ［１ａ］に対応するＰＳ［１ａ］が‘００’（ＰＳのみの判断では正常）であり、ＤＴ［１ｂ］に対応するＰＳ［１ｂ］が‘１１’（ＰＳのみの判断では正常）のような場合には、ＤＴ［１ａ］，ＤＴ［１ｂ］内のＤＴ［１ａ］のみに書き込みが行われことになり、何らかの異常が疑われる。そこで、Ｓ３１３によってこのような事態を異常と判断することで、データの信頼性を更に向上させることが可能になる。 Next, the FCHKU confirms whether the stamp information of each FMD is the same (S313). If they are the same, it is normal and the process proceeds to S315, and if they are not the same, an error occurs (S314). That is, in the example of FIG. 7, the write operation or the erase operation is performed with DT [1a], DT [1b], and PT [1] as one set. Therefore, for example, PS [1a] corresponding to DT [1a] is “00” (normal in the determination of only PS), and PS [1b] corresponding to DT [1b] is “11” (only PS In the case of “normal” in the determination, writing is performed only to DT [1a] in DT [1a] and DT [1b], and some abnormality is suspected. Therefore, it is possible to further improve the reliability of data by determining such a situation as abnormal in S313.
続いて、ＦＣＨＫＵは、ＦＭＤ１〜ＦＭＤ３における書き込みスタンプ領域および消去スタンプ領域を全アドレスに渡ってチェックしたかを判別する（Ｓ３１５）。全アドレスをチェックした場合には正常終了となる（Ｓ３１６）。一方、全アドレスをチェックしていない場合には、次のアドレスに移行してＳ３１０の処理に戻る。例えば、前述した例では、アドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１ａ］，ＰＳ［１ｂ］，ＰＳ［１］）および消去スタンプ領域（例えば図７のＥＳ［１ａ］，ＥＳ［１ｂ］，ＥＳ［１］）を対象としたため、今度はアドレスが次に小さい書き込みスタンプ領域（例えば図７のＰＳ［２ａ］，ＰＳ［２ｂ］，ＰＳ［２］）を対象とする。なお、消去スタンプ領域に関しても同様にして、例えば書き込みスタンプ領域を一定の数だけ確認する毎にアドレスを変更して確認を行う。具体的には、例えば、ＰＳ［９ａ］を対象とする際にＥＳ［２ａ］の確認を行う。 Subsequently, the FCHKU determines whether the write stamp area and the erase stamp area in the FMD1 to FMD3 are checked over all addresses (S315). If all addresses are checked, the process ends normally (S316). On the other hand, if all addresses have not been checked, the process proceeds to the next address and returns to the process of S310. For example, in the above-described example, the write stamp area (eg, PS [1a], PS [1b], PS [1] in FIG. 7) and the erase stamp area (eg, ES [1a], ES [ 1b], ES [1]), this time, the write stamp area having the next smallest address (for example, PS [2a], PS [2b], PS [2] in FIG. 7) is targeted. The erase stamp area is similarly checked by changing the address every time a certain number of write stamp areas are confirmed. Specifically, for example, when PS [9a] is targeted, ES [2a] is confirmed.
《フラッシュ復元ユニットの動作》
図９に示したフラッシュチェックユニットＦＣＨＫＵを用いたスタンプチェック（Ｓ３１０〜Ｓ３１２）によって、ＦＭＤ１〜ＦＭＤ３のいずれかに書き込み動作時または消去動作時の異常があった場合にはそのフラッシュメモリモジュールを特定することができる。この情報を受けて、図３のフラッシュ復元ユニットＦＲＥＵは、図３のフラッシュシーケンサＦＳＥＱを用いながら、異常と特定されたフラッシュメモリモジュールに対してデータの復元を実行する。
<Operation of flash recovery unit>
If any of the FMD1 to FMD3 has an abnormality during the write operation or the erase operation by the stamp check (S310 to S312) using the flash check unit FCHKU shown in FIG. 9, the flash memory module is specified. be able to. Upon receiving this information, the flash restoration unit FREU in FIG. 3 performs data restoration on the flash memory module identified as abnormal while using the flash sequencer FSEQ in FIG.
図１０（ａ）は、図３の半導体装置において、そのフラッシュ復元ユニットの動作例を示すフロー図であり、図１０（ｂ）は、図１０（ａ）の補足図である。図１０（ａ）のフローは、前述した図９のフラッシュチェックユニットＦＣＨＫＵの処理結果を受けて、例えば、電源投入時や、あるいは外部からの命令を受けた際などに行われる。例えば、図７のＦＭＤ１が異常と特定された場合を例とすると、フラッシュ復元ユニットＦＲＥＵは、まず、復元対象アドレスとして先頭アドレス（例えばＤＴ［１ａ］，ＤＴ［１ｂ］，ＰＴ［１］のアドレス）を設定する（Ｓ４０１）。 FIG. 10A is a flowchart showing an operation example of the flash restoration unit in the semiconductor device of FIG. 3, and FIG. 10B is a supplementary diagram of FIG. The flow of FIG. 10A is performed upon receiving the processing result of the flash check unit FCHKU of FIG. 9 described above, for example, when the power is turned on or when an external command is received. For example, in the case where FMD1 in FIG. 7 is identified as abnormal, the flash restoration unit FREU first has the head address (for example, the address of DT [1a], DT [1b], PT [1] as the restoration target address). ) Is set (S401).
次いで、ＦＲＥＵは、復元対象アドレスの正常データ（ＤＴ［１ｂ］）とパリティデータ（ＰＴ［１］）を読み出し、異常と特定されたフラッシュメモリモジュール（ＦＭＤ１）の復元データ（正しいデータ）を図１０（ｂ）に示すような各ビット毎の偶数パリティの関係表に基づいて演算する（Ｓ４０２）。ここでは、ＦＭＤ１が異常な場合を例としているが、仮にＦＭＤ３（パリティデータ）が異常な場合であっても図１０（ｂ）の関係表に基づいて復元することができる。なお、データ領域（ＦＭＤ１，ＦＭＤ２）の修復のみを目的とするのであれば、パリティデータの復元は、必ずしも必要という訳ではない。ただし、ＦＭＤ３を破壊されたまま放置し、その状態で、ＦＭＤ１又はＦＭＤ２が破壊された場合には、データ領域（ＦＭＤ１，ＦＭＤ２）の修復が困難となり得るので、この観点からはパリティデータの復元を行う方が望ましい。
Next, the FREU reads the normal data (DT [1b]) and the parity data (PT [1]) at the address to be restored, and the restored data (correct data) of the flash memory module (FMD1) identified as abnormal is shown in FIG. The calculation is performed based on the even parity relationship table for each bit as shown in (b) (S402). Here, the case where FMD1 is abnormal is taken as an example, but even if FMD3 (parity data) is abnormal, it can be restored based on the relationship table of FIG. If the purpose is to restore only the data areas (FMD1, FMD2), it is not always necessary to restore the parity data. However, if the
続いて、ＦＲＥＵは、図３のフラッシュシーケンサＦＳＥＱを用いて、異常と特定されたフラッシュメモリモジュール（ＦＭＤ１）における復元対象アドレス（ＤＴ［１ａ］）含む内部消去単位を消去し、Ｓ４０２で演算した復元データを復元対象アドレスに書き込む（Ｓ４０３）。次いで、ＦＲＥＵは、復元対象アドレスとして次のアドレス（例えばＤＴ［２ａ］，ＤＴ［２ｂ］，ＰＴ［２］のアドレス）を設定し（Ｓ４０４）、その結果、最終アドレスを超えていれば終了し、最終アドレス以下であればＳ４０２に戻って同様の処理を繰り返す（Ｓ４０５）。これによって、異常と特定されたフラッシュメモリモジュール（ＦＭＤ１）の全領域が復元される。なお、Ｓ４０３における「消去」は、図７から判るように、実際には復元対象アドレスを一定の数だけ推移させる毎に行われる。 Subsequently, the FREU erases the internal erase unit including the restoration target address (DT [1a]) in the flash memory module (FMD1) identified as abnormal by using the flash sequencer FSEQ of FIG. 3, and the restoration calculated in S402. Data is written to the restoration target address (S403). Next, the FREU sets the next address (for example, the address of DT [2a], DT [2b], PT [2]) as the restoration target address (S404). If it is equal to or less than the final address, the process returns to S402 and the same processing is repeated (S405). As a result, the entire area of the flash memory module (FMD1) identified as abnormal is restored. Note that “erasing” in S403 is actually performed every time a certain number of restoration target addresses are changed, as can be seen from FIG.
《半導体装置の適用例》
図１１は、図３の半導体装置を適用した携帯電話システムの構成例を示すブロック図である。図１１に示す携帯電話システムＲＦＳＹＳは、図３の半導体装置（マイクロコンピュータ）ＭＣＵに加えて、ドライバ回路ＤＶ１，ＤＶ２、ディスプレイＤＳＰＹ、スピーカＳＰＫ、変復調回路ＭＯＤ、キーパッドＫＰＡＤ、インタフェース回路ＩＦ１，ＩＦ２、外部メモリＯＭＥＭ、ストレージＳＴＧ等を備えている。ＫＰＡＤは、ユーザからの入力情報を受け、当該情報をＩＦ１を介してＭＣＵに出力する。ＭＯＤは、ＭＣＵからのベースバンド信号をＲＦ信号に変調してアンテナＡＮＴに送信し、またＡＮＴが受信したＲＦ信号をベースバンド信号に復調してＭＣＵに出力する。
<Application examples of semiconductor devices>
FIG. 11 is a block diagram illustrating a configuration example of a mobile phone system to which the semiconductor device of FIG. 3 is applied. The mobile phone system RFSYS shown in FIG. 11 includes, in addition to the semiconductor device (microcomputer) MCU shown in FIG. 3, a driver circuit DV1, DV2, a display DSPY, a speaker SPK, a modulation / demodulation circuit MOD, a keypad KPAD, an interface circuit IF1, IF2, An external memory OMEM, storage STG, and the like are provided. The KPAD receives input information from the user and outputs the information to the MCU via IF1. The MOD modulates a baseband signal from the MCU into an RF signal and transmits it to the antenna ANT, and demodulates the RF signal received by the ANT into a baseband signal and outputs it to the MCU.
ＤＶ１は、ＭＣＵからの画像情報に基づいてＤＳＰＹに所定の表示を行わせる。ＤＶ２は、ＭＣＵからの音声情報に基づいてＳＰＫに所定の音声を発生される。ＯＭＥＭはＭＣＵの処理過程で適宜使用され、ＳＴＧには、ＭＣＵを介して入力された例えば画像データや音声データ等が保存される。ＩＦ２は、外部カードＣＤ等とＭＣＵとの通信を制御する。なお、ＭＣＵとの間の各入出力は、図３の外部入出力ポートＰＯＲＴ１，ＰＯＲＴ２を介して行われたり、場合によってはＭＣＵに備わっている専用端子を介して行われる。また、このような各ブロックの動作は、バッテリＢＡＴから電源ユニットＰＷＵを介して供給される電源を用いて行われる。
DV1 causes DSPY to perform a predetermined display based on image information from the MCU. DV2 generates a predetermined voice in SPK based on voice information from MCU. The OMEM is appropriately used in the process of the MCU, and the STG stores, for example, image data, audio data, and the like input via the MCU. The
近年、このような携帯電話システムでは、多機能化が進み、これに応じて配線基板上に数多くの部品が搭載されている。ここで、各部品がある瞬間に同時に動作すると、ＢＡＴの電流供給能力や配線基板上の電源配線パターン等に応じて電源の瞬停等が生じる場合がある。一方、ＭＣＵ内のフラッシュメモリモジュール内には、例えば、重要な個人情報や、あるいは携帯電話用のコード等が格納される場合があり、このようなデータが電源の瞬停等で破壊されると重大な不都合が生じる場合がある。そこで、前述したような半導体装置を用いると、このような破壊が生じた場合でも、例えば携帯電話システムの電源投入時等でデータを修復することが可能になる。また、ここでは、携帯電話システムを例としたが、勿論、それ異常に信頼性（安全性）が求められる分野（例えば自動車、鉄道、航空機分野等）のシステムに適用することも有益である。 In recent years, such mobile phone systems have become more multifunctional, and in response to this, many components are mounted on a wiring board. Here, if each component operates simultaneously at a certain moment, there may be a momentary power interruption or the like depending on the current supply capability of the BAT, the power supply wiring pattern on the wiring board, or the like. On the other hand, in the flash memory module in the MCU, for example, important personal information or a code for a mobile phone may be stored. When such data is destroyed due to a momentary power interruption or the like, Serious inconveniences may occur. Therefore, when the semiconductor device as described above is used, even when such destruction occurs, data can be restored, for example, when the mobile phone system is turned on. In addition, here, the mobile phone system is taken as an example, but it is of course useful to apply it to a system in a field (for example, automobile, railway, aircraft field, etc.) in which reliability (safety) is abnormally required.
以上、本実施の形態２の半導体装置を用いることで、代表的には、フラッシュメモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。 As described above, by using the semiconductor device of the second embodiment, typically, it is possible to improve data reliability in a semiconductor device (or a storage device) including a flash memory module.
（実施の形態３）
《半導体装置の全体構成（変形例）》
図１２は、本発明の実施の形態３による半導体装置において、その全体構成の一例を示すブロック図である。図１２に示す半導体装置（マイクロコンピュータ）ＭＣＵは、前述した図３の構成例と比較して、フラッシュ復元ユニットＦＲＥＵが削除された構成となっている。これ以外の部分に関しては図３と同様であるため、詳細な説明は省略する。ＦＲＥＵは、図１０から判るように、比較的長い処理時間を要する恐れがある。したがって、ＦＲＥＵを回路として備えずに、ユーザの選択に応じて、別途図３のＣＰＵの復元プログラム等を介して手動でデータ復元を行う方が効率的な場合も有り得る。
(Embodiment 3)
<< Overall Configuration of Semiconductor Device (Modification) >>
FIG. 12 is a block diagram showing an example of the overall configuration of the semiconductor device according to the third embodiment of the present invention. The semiconductor device (microcomputer) MCU shown in FIG. 12 has a configuration in which the flash restoration unit FREU is deleted as compared with the configuration example of FIG. 3 described above. Since other parts are the same as those in FIG. 3, detailed description thereof is omitted. FREU may take a relatively long processing time as can be seen from FIG. Therefore, there may be a case where it is more efficient not to provide the FREU as a circuit but to manually perform data restoration separately via a CPU restoration program shown in FIG.
図１３は、図１２の半導体装置において、そのフラッシュメモリモジュールのデータ復元を手動で行う場合の手順を示すフロー図である。図１３では、まず、ＣＰＵ等が、メモリチェックユニットＦＣＨＫＵに対して、異常と特定されたフラッシュメモリモジュールＦＭＤが存在するか否かの問い合わせを行う（Ｓ５０１）。異常なＦＭＤが存在しなければ、処理は終了となる。一方、異常なＦＭＤが存在する場合、そのＦＭＤの番号（例えばＦＭＤ１）をＦＣＨＫＵから取得する（Ｓ５０２）。続いて、ＣＰＵ等は、正常なＦＭＤ（例えばＦＭＤ２，ＦＭＤ３）に対して、ＦＭＤの単位で各データ領域（各パリティ領域）のデータを一括して読み出し（Ｓ５０３）、当該読み出したデータから前述した図１０（ｂ）の関係表を用いて異常なＦＭＤにおける正しいデータ（復元データ）を一括して算出する（Ｓ５０４）。 FIG. 13 is a flowchart showing a procedure for manually performing data restoration of the flash memory module in the semiconductor device of FIG. In FIG. 13, first, the CPU or the like inquires of the memory check unit FCHKU whether there is a flash memory module FMD identified as abnormal (S501). If there is no abnormal FMD, the process ends. On the other hand, if there is an abnormal FMD, the FMD number (for example, FMD1) is acquired from the FCHKU (S502). Subsequently, the CPU or the like reads out the data of each data area (each parity area) in a unit of FMD with respect to a normal FMD (for example, FMD2, FMD3) (S503), and described above from the read data. The correct data (restored data) in the abnormal FMD is calculated in a lump using the relation table of FIG. 10B (S504).
ここで、Ｓ５０３，Ｓ５０４の処理は、例えば図３のＲＡＭをワーク領域として用いながら行われ、復元データはＦＭＤの単位で一括してＲＡＭに保管される。一方、前述した図１０のＦＲＥＵによる処理は、ＦＲＥＵ内等に例えば数バイト程度のメモリを備えることを前提として各データ領域の単位で行われ、各データ領域単位の復元データが当該メモリに保管される。この前提の場合、ＦＭＤ全体の復元データを算出するのに要する時間は、図３の高速バスＨＢＳやＲＡＭを利用することが可能な図１３の場合の方が、図１０の場合よりも短くなる。なお、ＦＲＥＵ内のメモリ容量を増加させることも可能であるが、この場合、半導体装置の面積（コスト）の増大を招き、また、ＦＲＥＵがＨＢＳを介してＲＡＭをアクセスできるように構成することも可能であるが、この場合も、当該アクセス制御に伴うＦＲＥＵの面積増大や、ＨＢＳの効率低下等が懸念される。 Here, the processing of S503 and S504 is performed, for example, using the RAM of FIG. 3 as a work area, and the restoration data is collectively stored in the RAM in units of FMD. On the other hand, the processing by the FREU in FIG. 10 described above is performed in units of each data area on the assumption that a memory of, for example, about several bytes is provided in the FREU and the like, and restored data in units of each data area is stored in the memory. The In this case, the time required to calculate the restoration data of the entire FMD is shorter in the case of FIG. 13 where the high-speed bus HBS and RAM of FIG. 3 can be used than in the case of FIG. . Although it is possible to increase the memory capacity in the FREU, in this case, the area (cost) of the semiconductor device is increased, and the FREU can access the RAM via the HBS. Although it is possible, there is also a concern about an increase in the area of the FREU accompanying the access control, a decrease in the efficiency of the HBS, and the like.
Ｓ５０４の処理に続いて、ＣＰＵ等は、図３のフラッシュシーケンサＦＳＥＱを介して、復元が必要なＦＭＤ（例えばＦＭＤ１）のデータを一括して消去し（Ｓ５０５）、当該ＦＭＤに対して、ＲＡＭ上に保管されている復元データを一括して書き込む（Ｓ５０６）。この際には、前述した各スタンプも書き込まれる。また、この書き込みの際には、例えば、図３のＤＭＡＣを利用することも可能である。 Subsequent to the processing of S504, the CPU or the like erases the data of the FMD (for example, FMD1) that needs to be restored collectively via the flash sequencer FSEQ in FIG. 3 (S505), and the FMD is stored in the RAM. The restoration data stored in is collectively written (S506). At this time, the above-described stamps are also written. In this writing, for example, the DMAC shown in FIG. 3 can be used.
以上、本実施の形態３の半導体装置を用いることで、代表的には、フラッシュメモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。更に、実施の形態２の場合と比較して、データの復元を効率的に行える場合がある。なお、ここでは、フラッシュ復元ユニットＦＲＥＵの削除を行ったが、場合によって加えてメモリチェックユニットＦＣＨＫＵも削除し、ＦＲＥＵの場合と同様にしてＦＣＨＫＵの機能をＣＰＵ等に持たせることも可能である。ただし、ＣＰＵの起動や動作自体に必要なデータがＦＭＤに保管されているような場合には、ＣＰＵを用いた復元動作が困難となる場合も考えられ、また、一般的にＣＰＵの負荷はできるだけ低い方が望ましいため、このような観点からは図３のような構成例が望ましい。 As described above, by using the semiconductor device of the third embodiment, typically, it is possible to improve data reliability in a semiconductor device (or a storage device) including a flash memory module. Furthermore, there are cases where data restoration can be performed more efficiently than in the second embodiment. Although the flash restoration unit FREU is deleted here, the memory check unit FCHKU may be deleted in some cases, and the function of the FCHKU may be provided to the CPU or the like in the same manner as in the case of FREU. However, when data necessary for starting up or operating the CPU itself is stored in the FMD, it may be difficult to perform a restoring operation using the CPU, and generally, the load on the CPU is as low as possible. Since the lower one is desirable, the configuration example as shown in FIG. 3 is desirable from such a viewpoint.
（実施の形態４）
《不揮発性メモリユニットの概略構成（変形例）》
図１４は、本発明の実施の形態４による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。図１４に示す不揮発性メモリユニットＭＥＭＵ２は、図１の構成例と比較して、パリティデータが各不揮発性メモリモジュール（例えばフラッシュメモリモジュール等）ＦＭＤ１〜ＦＭＤ３毎に分散して書き込まれる点が異なっている。これ以外の部分に関しては、図１の場合と同様であるため、詳細な説明は省略する。
(Embodiment 4)
<< Schematic Configuration of Nonvolatile Memory Unit (Modification) >>
FIG. 14 is a schematic diagram showing a configuration example of a nonvolatile memory unit included in a semiconductor device (storage device) according to the fourth embodiment of the present invention. Compared with the configuration example of FIG. 1, the nonvolatile memory unit MEMU2 shown in FIG. 14 is different in that parity data is distributed and written for each of the nonvolatile memory modules (for example, flash memory modules) FMD1 to FMD3. Yes. Since other parts are the same as those in FIG. 1, detailed description thereof is omitted.
図１４の例では、ＦＭＤ１のデータ領域ＤＴ［１ａ］とＦＭＤ２のデータ領域ＤＴ［１ｂ］に対応してＦＭＤ３のデータ領域（パリティ領域）ＰＴ［１］にパリティデータが書き込まれ、ＦＭＤ１のデータ領域ＤＴ［２ａ］とＦＭＤ３のデータ領域ＤＴ［２ｂ］に対応してＦＭＤ２のデータ領域（パリティ領域）ＰＴ［２］にパリティデータが書き込まれる。以降、図示は省略するが、同様にして、３番目のデータ領域に対応してＦＭＤ１にパリティデータが書き込まれ、４番目のデータ領域に対応してＦＭＤ３にパリティデータが書き込まれる。すなわち、不揮発性メモリモジュールの数をＪとすると、各不揮発性メモリモジュールではＪ個のデータ領域の内の１個にパリティデータが格納されることになる。 In the example of FIG. 14, parity data is written in the data area (parity area) PT [1] of FMD3 corresponding to the data area DT [1a] of FMD1 and the data area DT [1b] of FMD2, and the data area of FMD1 Parity data is written in the data area (parity area) PT [2] of FMD2 corresponding to the data area DT [2b] of DT [2a] and FMD3. Thereafter, although illustration is omitted, similarly, parity data is written in FMD1 corresponding to the third data area, and parity data is written in FMD3 corresponding to the fourth data area. That is, assuming that the number of nonvolatile memory modules is J, parity data is stored in one of the J data areas in each nonvolatile memory module.
このような構成例を用いると、例えば、図１０でも述べたように、パリティデータの復元は行わず、データ領域の修復のみを目的とする場合、その復元に要する時間を短縮することが可能になる。すなわち、例えば図１においてＦＭＤ１が破壊された場合、Ｎ個のデータ領域ＤＴ［１ａ］〜ＤＴ［Ｎａ］を復元する必要があるが、図１４においてＦＭＤ１が破壊された場合、１／３の割合でパリティデータが含まれているため、（２／３）×Ｎ個のデータ領域を復元すればよい。これによって、復元に要する時間を図１の場合と比較して約２／３に短縮することが可能になる。 By using such a configuration example, for example, as described in FIG. 10, it is possible to reduce the time required for the restoration when the purpose is to restore only the data area without restoring the parity data. Become. That is, for example, when FMD1 is destroyed in FIG. 1, N data areas DT [1a] to DT [Na] need to be restored, but when FMD1 is destroyed in FIG. Therefore, (2/3) × N data areas may be restored. As a result, the time required for restoration can be shortened to about 2/3 compared with the case of FIG.
以上、本実施の形態４の半導体装置を用いることで、代表的には、不揮発性メモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。さらに、実施の形態１の場合と比較して、データの復元に要する時間を短縮できる場合がある。 As described above, by using the semiconductor device of the fourth embodiment, typically, it is possible to improve data reliability in a semiconductor device (or a storage device) including a nonvolatile memory module. Furthermore, there are cases where the time required for data restoration can be reduced as compared with the case of the first embodiment.
（実施の形態５）
《不揮発性メモリユニットの概略構成（変形例）》
図１５は、本発明の実施の形態５による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。図１５に示す不揮発性メモリユニットＭＥＭＵ３は、図１の構成例と比較して、外部データの書き込み単位が異なっている。これ以外の部分に関しては、図１の場合と同様であるため、詳細な説明は省略する。図１では、外部書き込みデータが分割されて２個のフラッシュメモリモジュールに書き込まれる例を示したが、図１５では、外部書き込みデータが１個のフラッシュメモリモジュールに書き込まれている。
(Embodiment 5)
<< Schematic Configuration of Nonvolatile Memory Unit (Modification) >>
FIG. 15 is a schematic diagram showing a configuration example of a nonvolatile memory unit included in a semiconductor device (storage device) according to
ここで、例えば、複数の外部書き込みデータがシリアルに入力されてくるような場合に、この各外部書き込みデータが、ＦＭＤ１のデータ領域ＤＴ［１］→ＦＭＤ２のデータ領域ＤＴ［２］→ＦＭＤ１のデータ領域ＤＴ［３］→ＦＭＤ２のデータ領域ＤＴ［４］，…といったように、ＦＭＤ１，ＦＭＤ２に対して交互に書き込まれる。また、例えば、ＤＴ［２］へ書き込みを行った後、ＤＴ［３］への書き込みを行う前に、ＦＭＤ３のデータ領域（パリティ領域）ＰＴ［１，２］に対してＤＴ［１］のデータとＤＴ［２］のデータのパリティデータを書き込む。 Here, for example, when a plurality of external write data are input serially, each external write data is the data area DT [1] of the FMD1 → data area DT [2] of the FMD2 → data of the FMD1. The data is written alternately in the FMD1 and FMD2, as in the data area DT [4] of the area DT [3] → FMD2. Also, for example, after writing to DT [2], before writing to DT [3], the data of DT [1] with respect to the data area (parity area) PT [1,2] of FMD3 And parity data of DT [2] data are written.
このような構成例を用いると、パリティデータを生成する上で外部書き込みデータのデータフローに制限が加わる恐れはあるが、実施の形態１の場合と同様に、データの信頼性の向上が実現可能になる。
When such a configuration example is used, there is a risk that the data flow of external write data may be restricted in generating parity data, but as in the case of
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、フラッシュメモリ等の不揮発性メモリを例として説明を行ったが、場合によっては、所謂ストレージと呼ばれる各種外部記憶装置等に対しても同様に適用可能である。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. For example, here, a nonvolatile memory such as a flash memory has been described as an example. However, in some cases, the present invention can be similarly applied to various external storage devices called so-called storages.
ＡＮＴ アンテナ
ＢＡＴ バッテリ
ＢＬ ビット線
ＢＳＥＬ サブビット線選択回路
ＢＳＩＦ バスインタフェース回路
ＣＤ 外部カード
ＣＤＥＣ 列デコード回路
ＣＧ コントロールゲート
ＣＰＵ 中央処理ユニット
ＤＩ データ入力信号
ＤＭＡＣ ダイレクトメモリアクセスコントローラ
ＤＯ データ出力信号
ＤＳＰＹ ディスプレイ
ＤＴ データ領域
ＤＶ ドライバ回路
Ｄｉｎ，Ｄｏｕｔ，ＸＴＡＬ，ＥＸＴＡＬ，ＳＴＢＹ，ＲＥＳ、Ｖｃｃ，Ｖｓｓ 外部端子
ＥＳ 消去スタンプ領域
ＦＣＨＫＵ フラッシュチェックユニット
ＦＭＤ 不揮発性メモリモジュール（フラッシュメモリモジュール）
ＦＭＤＵ フラッシュメモリモジュールユニット
ＦＲＥＵ フラッシュ復元ユニット
ＦＳＥＱ フラッシュシーケンサ
ＨＢＳ 高速バス
ＩＦ インタフェース回路
ＩＯＢＦ 入出力バッファ回路
ＫＰＡＤ キーパッド
ＬＢＳ 低速バス
ＬＴ ラッチ回路
ＭＣ メモリセル
ＭＣＵ マイクロコンピュータ
ＭＥＭＵ 不揮発性メモリユニット
ＭＧ メモリゲート
ＭＧＬ メモリゲート選択線
ＭＭＡＴ メモリマット
ＭＯＤ 変復調回路
ＯＢＦ 出力バッファ回路
ＯＭＥＭ 外部メモリ
ＰＬＬ クロック生成回路
ＰＯＲＴ 外部入出力ポート
ＰＳ 書き込みスタンプ領域
ＰＴ データ領域（パリティ領域）
ＰＷＵ 電源ユニット
ＲＡＭ ランダムアクセスメモリ
ＲＤＥＣ 行デコード回路
ＲＦＳＹＳ 携帯電話システム
ＲＭＢＬ 読み出し系メインビット線
ＲＳＥＬ 読み出し列選択回路
ＳＡＢＫ センスアンプ回路ブロック
ＳＢＬ サブビット線
ＳＬ ソース線
ＳＰＫ スピーカ
ＳＴＧ ストレージ
ＴＭＲ タイマ
ＶＧＥＮ 内部電源生成回路
ＶＲＦＹ ベリファイ回路
ＶＳＡ ベリファイ用センスアンプ回路
ＷＥＬＬ ウェル領域
ＷＬ ワード線
ＷＬＴ 書き込みデータラッチ回路
ＷＭＢＬ 書き込み系メインビット線
ＷＳＥＬ 書き込み列選択回路
ANT antenna BAT battery BL bit line BSEL sub bit line selection circuit BSIF bus interface circuit CD external card CDEC column decoding circuit CG control gate CPU central processing unit DI data input signal DMAC direct memory access controller DO data output signal DSPY display DT data area DV driver Circuit Din, Dout, XTAL, EXTAL, STBY, RES, Vcc, Vss External terminal ES Erase stamp area FCHKU Flash check unit FMD Non-volatile memory module (flash memory module)
FMDU flash memory module unit FREU flash restoration unit FSEQ flash sequencer HBS high-speed bus IF interface circuit IOBF I / O buffer circuit KPAD keypad LBS low-speed bus LT latch circuit MC memory cell MCU microcomputer MEMU nonvolatile memory unit MG memory gate MGL memory gate selection Line MMAT Memory mat MOD Modulation / demodulation circuit OBF Output buffer circuit OMEM External memory PLL Clock generation circuit PORT External input / output port PS Write stamp area PT Data area (parity area)
PWU Power supply unit RAM Random access memory RDEC Row decoding circuit RFSYS Mobile phone system RMBL Read system main bit line RSEL Read column selection circuit SABK Sense amplifier circuit block SBL Sub bit line SL Source line SPK Speaker STG Storage TMR Timer VGEN Internal power generation circuit VRFY Verify Circuit VSA verify sense amplifier circuit WELL well region WL word line WLT write data latch circuit WMBL write system main bit line WSEL write column selection circuit
Claims (16)
前記Ｎ個の不揮発性メモリモジュールのそれぞれは、
自身の動作電源を生成する内部電源生成回路と、
それぞれＪ（Ｊは１以上の整数）ビットの書き込みデータが書き込まれる第１および第２書き込みデータ領域と、
前記第１書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる第１書き込みスタンプ領域と、
前記第２書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ前記書き込み用識別子が書き込まれる第２書き込みスタンプ領域とを備え、
Ｋ（ＫはＪより大きい整数）ビットの第Ｍ（Ｍは１および２）外部書き込みデータが入力された際に、
前記Ｎ個の不揮発性メモリモジュール内の（Ｎ−１）個の不揮発性メモリモジュールにおける前記第Ｍ書き込みデータ領域を対象に、前記第Ｍ外部書き込みデータを前記Ｊビット単位で分割することで生成した前記（Ｎ−１）個の第Ｍ分割書き込みデータを、互いに重複しない前記（Ｎ−１）個の第１期間でそれぞれ書き込み、更に、当該（Ｎ−１）個の不揮発性メモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記（Ｎ−１）個の前記第１期間で前記書き込み用識別子をそれぞれ書き込む第１処理と、
前記第１処理で非対象とされる１個の不揮発性メモリモジュールの前記第Ｍ書き込みデータ領域を対象に、前記（Ｎ−１）個の前記第Ｍ分割書き込みデータに対する各ビット毎のパリティ演算結果から得られる前記Ｊビットの第Ｍパリティデータを、前記（Ｎ−１）個の前記第１期間とは重複しない第２期間で書き込み、更に、当該１個の不揮発性メモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記第２期間で前記書き込み用識別子を書き込む第２処理とを実行することを特徴とする半導体装置。 N (N is an integer of 3 or more) non-volatile memory modules,
Each of the N nonvolatile memory modules is
An internal power generation circuit that generates its own operating power;
First and second write data areas in which write data of J (J is an integer of 1 or more) bits are written,
A first write stamp area in which a predetermined write identifier is written before and after writing to the first write data area;
A second write stamp area in which the write identifier is written before and after the start of writing to the second write data area,
When Kth (K is an integer greater than J) bit Mth (M is 1 and 2) external write data is input,
The M-th external write data is generated by dividing the M-th external write data in the J-bit unit for the M-th write data area in the (N-1) non-volatile memory modules in the N non-volatile memory modules. The (N-1) M-th divided write data is written in the (N-1) first periods that do not overlap each other, and the (N-1) non-volatile memory modules in the first (N-1) non-volatile memory modules. A first process of writing the write identifiers in the (N−1) first periods for the M write stamp area;
Parity calculation result for each bit with respect to the (N-1) M-th divided write data for the M-th write data area of one nonvolatile memory module that is not targeted in the first process. The J-bit M-th parity data obtained from (1) is written in a second period that does not overlap the (N−1) first periods, and the M-th write in the one nonvolatile memory module A semiconductor device, wherein a second process of writing the write identifier in the second period is performed on a stamp region.
前記Ｎ個の不揮発性メモリモジュールの前記第１および第２書き込みスタンプ領域を対象に読み出し動作を行い、前記書き込み用識別子の状態によって前記Ｎ個の不揮発性メモリモジュールのいずれか１個に書き込み動作時の異常が生じたか否かを判別するチェック回路を有することを特徴とする半導体装置。 The semiconductor device according to claim 1, further comprising:
A read operation is performed on the first and second write stamp areas of the N nonvolatile memory modules, and a write operation is performed on any one of the N nonvolatile memory modules according to the state of the write identifier. A semiconductor device comprising a check circuit for determining whether or not an abnormality has occurred.
前記チェック回路で異常と判別された１個の不揮発性メモリモジュールを除く（Ｎ−１）個の不揮発性メモリモジュールの前記第１書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個の不揮発性メモリモジュールにおける前記第１書き込み領域のデータを復元し、更に、当該（Ｎ−１）個の不揮発性メモリモジュールの前記第２書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個の不揮発性メモリモジュールにおける前記第２書き込み領域のデータを復元するデータ復元回路を有することを特徴とする半導体装置。 3. The semiconductor device according to claim 2, further comprising:
A read operation is performed on the first write areas of (N−1) non-volatile memory modules excluding one non-volatile memory module determined to be abnormal by the check circuit, and the read data is subjected to parity. By performing an operation, data in the first write area in the one nonvolatile memory module is restored, and further, a read operation is performed on the second write areas in the (N−1) nonvolatile memory modules. And a data restoration circuit for restoring the data in the second write area in the one nonvolatile memory module by performing a parity operation on the read data.
前記チェック回路は、前記半導体装置に対して電源投入が行われたことをトリガとして動作を行うことを特徴とする半導体装置。 The semiconductor device according to claim 2,
2. The semiconductor device according to claim 1, wherein the check circuit operates by using a power-on to the semiconductor device as a trigger.
前記第２処理で前記第１パリティデータが書き込まれる前記１個の不揮発性メモリモジュールと前記第２処理で前記第２パリティデータが書き込まれる前記１個の不揮発性メモリモジュールとは異なっていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The one nonvolatile memory module in which the first parity data is written in the second process is different from the one nonvolatile memory module in which the second parity data is written in the second process. A featured semiconductor device.
前記Ｎの値は３であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the value of N is 3.
前記Ｎ個の不揮発性メモリモジュールのそれぞれは、
前記第１書き込みデータ領域に対してデータの消去動作を行う際に、当該消去動作の開始前と終了後にそれぞれ所定の消去用識別子が書き込まれる第１消去スタンプ領域と、
前記第２書き込みデータ領域に対してデータの消去動作を行う際に、当該消去動作の開始前と終了後にそれぞれ前記消去用識別子が書き込まれる第２消去スタンプ領域とを備え、
前記Ｎ個の不揮発性メモリモジュールに対する消去動作ならびに当該消去動作に伴う前記第１消去スタンプ領域および／または第２消去スタンプ領域への書き込み動作は、前記Ｎ個の不揮発性メモリモジュール毎に重複しない期間で行われることを特徴とする半導体装置。 The semiconductor device according to claim 1,
Each of the N nonvolatile memory modules is
A first erasure stamp area in which a predetermined erasure identifier is written before and after the start of the erasure operation when performing the data erasure operation on the first write data area;
A second erasure stamp area in which the erasure identifier is written before and after the erasure operation is performed when performing the data erasure operation on the second write data area,
The erasing operation for the N nonvolatile memory modules and the writing operation to the first erasing stamp area and / or the second erasing stamp area associated with the erasing operation are not overlapped for each of the N nonvolatile memory modules. A semiconductor device, wherein
前記Ｎ個の不揮発性メモリモジュールは、１個の半導体チップ上に搭載され、
当該半導体チップ上には、更に、前記Ｎ個の不揮発性メモリモジュールをアクセス対象として所定の演算処理を実行するプロセッサが搭載されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The N nonvolatile memory modules are mounted on one semiconductor chip,
A semiconductor device, further comprising a processor for executing predetermined arithmetic processing on the N non-volatile memory modules as an access target on the semiconductor chip.
前記Ｎ個のフラッシュメモリモジュールのそれぞれは、
自身の動作電源を生成する内部電源生成回路と、
消去命令に応じて内部のデータが一括して消去される消去領域と、
前記消去領域内に設けられ、それぞれＪ（Ｊは１以上の整数）ビットの書き込みデータが書き込まれる第１および第２書き込みデータ領域と、
前記消去領域内に設けられ、前記第１書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる第１書き込みスタンプ領域と、
前記消去領域内に設けられ、前記第２書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ前記書き込み用識別子が書き込まれる第２書き込みスタンプ領域と、
前記消去領域内に設けられ、当該消去領域に対する消去動作の開始前と終了後にそれぞれ所定の消去用識別子が書き込まれる消去スタンプ領域とを備え、
前記Ｎ個のフラッシュメモリモジュールに対する消去動作ならびに当該消去動作に伴う前記消去スタンプ領域への書き込み動作は、前記Ｎ個のフラッシュメモリモジュール毎に重複しない期間で行われ、
Ｋ（ＫはＪより大きい整数）ビットの第Ｍ（Ｍは１および２）外部書き込みデータが入力された際に、
前記Ｎ個のフラッシュメモリモジュール内の（Ｎ−１）個のフラッシュメモリモジュールにおける前記第Ｍ書き込みデータ領域を対象に、前記第Ｍ外部書き込みデータを前記Ｊビット単位で分割することで生成した前記（Ｎ−１）個の第Ｍ分割書き込みデータを、互いに重複しない前記（Ｎ−１）個の第１期間でそれぞれ書き込み、更に、当該（Ｎ−１）個のフラッシュメモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記（Ｎ−１）個の前記第１期間で前記書き込み用識別子をそれぞれ書き込む第１処理と、
前記第１処理で非対象とされる１個のフラッシュメモリモジュールの前記第Ｍ書き込みデータ領域を対象に、前記（Ｎ−１）個の前記第Ｍ分割書き込みデータに対する各ビット毎のパリティ演算結果から得られる前記Ｊビットの第Ｍパリティデータを、前記（Ｎ−１）個の前記第１期間とは重複しない第２期間で書き込み、更に、当該１個のフラッシュメモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記第２期間で前記書き込み用識別子を書き込む第２処理とを実行することを特徴とする半導体装置。 N (N is an integer of 3 or more) flash memory modules,
Each of the N flash memory modules is
An internal power generation circuit that generates its own operating power;
An erase area where internal data is erased in batch according to an erase command,
First and second write data areas provided in the erase area, each of which is written with J (J is an integer of 1 or more) bits of write data;
A first write stamp area provided in the erase area, to which a predetermined write identifier is written before and after writing to the first write data area;
A second write stamp area provided in the erase area, to which the write identifier is written before and after writing to the second write data area, and
An erasure stamp area provided in the erasure area, each having a predetermined erasure identifier written before and after the start of an erasure operation on the erasure area,
The erase operation for the N flash memory modules and the write operation to the erase stamp area accompanying the erase operation are performed in a period that does not overlap for each of the N flash memory modules,
When Kth (K is an integer greater than J) bit Mth (M is 1 and 2) external write data is input,
The (M−1) th write data area in (N−1) flash memory modules in the N flash memory modules is generated by dividing the Mth external write data in units of the J bits. N-1) Mth divided write data are written in the (N-1) first periods that do not overlap each other, and the Mth write stamp in the (N-1) flash memory modules. A first process for writing the identifiers for writing in the (N−1) first periods for each region;
From the parity calculation result for each bit with respect to the (N−1) Mth divided write data for the Mth write data area of one flash memory module that is not targeted in the first process. The obtained J-bit M-th parity data is written in a second period that does not overlap the (N-1) first periods, and the M-th write stamp area in the one flash memory module. And a second process of writing the write identifier in the second period.
前記Ｎ個のフラッシュメモリモジュールの前記第１および第２書き込みスタンプ領域と前記消去スタンプ領域を対象に読み出し動作を行い、前記書き込み用識別子と前記消去用識別子の状態によって前記Ｎ個のフラッシュメモリモジュールのいずれか１個に書き込み動作時かあるいは消去動作時の異常が生じたか否かを判別するチェック回路を有することを特徴とする半導体装置。 The semiconductor device according to claim 9, further comprising:
A read operation is performed on the first and second write stamp areas and the erase stamp area of the N flash memory modules, and the N flash memory modules are controlled according to the state of the write identifier and the erase identifier. A semiconductor device comprising: a check circuit that determines whether any one of the abnormalities during a write operation or an erase operation has occurred.
前記チェック回路で異常と判別された１個のフラッシュメモリモジュールを除く（Ｎ−１）個のフラッシュメモリモジュールの前記第１書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個のフラッシュメモリモジュールにおける前記第１書き込み領域のデータを復元し、更に、当該（Ｎ−１）個のフラッシュメモリモジュールの前記第２書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個のフラッシュメモリモジュールにおける前記第２書き込み領域のデータを復元するデータ復元回路を有することを特徴とする半導体装置。 The semiconductor device according to claim 10, further comprising:
A read operation is performed on the first write areas of (N−1) flash memory modules excluding one flash memory module determined to be abnormal by the check circuit, and a parity operation is performed on the read data. To restore the data of the first write area in the one flash memory module, and further perform a read operation on the second write area of the (N-1) flash memory modules, A semiconductor device comprising a data restoration circuit for restoring data in the second write area in the one flash memory module by performing a parity operation on read data.
前記書き込み用識別子は、２ビットの情報であり、前記消去領域に対して消去動作が行われた際に共に第１論理レベルとなり、書き込み開始前に一方のビットが第２論理レベルとなり、書き込み終了後に他方のビットが前記第２論理レベルとなり、
前記消去用識別子は、２ビットの情報であり、前記消去領域に対する消去動作の開始前に一方のビットが前記第２論理レベルとなり、消去動作中に両方のビットが共に前記第１論理レベルとなり、消去動作の終了後に他方のビットが前記第２論理レベルとなり、
前記チェック回路は、前記書き込み用識別子の前記一方のビットが前記第２論理レベルであり、かつ前記他方のビットが前記第１論理レベルである第１の場合か、前記書き込み用識別子の前記一方のビットが前記第１論理レベルであり、かつ前記他方のビットが前記第２論理レベルである第２の場合か、前記消去用識別子の前記一方のビットが前記第２論理レベルである第３の場合か、前記消去用識別子の前記両方のビットが共に前記第１論理レベルである第４の場合に異常と判別することを特徴とする半導体装置。 The semiconductor device according to claim 10.
The write identifier is 2-bit information, and when the erase operation is performed on the erase area, both become the first logic level, and one bit becomes the second logic level before the start of writing, and the writing ends. Later the other bit becomes the second logic level,
The erasure identifier is 2-bit information, and one bit becomes the second logic level before the start of the erase operation for the erase area, and both bits become the first logic level during the erase operation, After the erase operation ends, the other bit becomes the second logic level,
The check circuit is configured in the first case where the one bit of the write identifier is the second logic level and the other bit is the first logic level, or the one of the write identifiers A second case where the bit is the first logic level and the other bit is the second logic level, or a third case where the one bit of the erasure identifier is the second logic level Alternatively, the semiconductor device is determined to be abnormal in a fourth case in which both the bits of the erasure identifier are both at the first logic level.
前記チェック回路は、更に、前記Ｎ個のフラッシュメモリモジュールの前記第１書き込みスタンプ領域における前記書き込み用識別子が共に同一か否かを判別し、共に同一で無い場合には異常と判別し、前記Ｎ個のフラッシュメモリモジュールの前記第２書き込みスタンプ領域における前記書き込み用識別子が共に同一か否かを判別し、共に同一で無い場合には異常と判別する処理を実行することを特徴とする半導体装置。 The semiconductor device according to claim 10.
The check circuit further determines whether or not the write identifiers in the first write stamp areas of the N flash memory modules are the same, and if both are not the same, determines that there is an abnormality. A semiconductor device characterized in that it is determined whether or not the write identifiers in the second write stamp areas of a plurality of flash memory modules are the same, and if both are not the same, a process of determining an abnormality is executed.
前記第２処理で前記第１パリティデータが書き込まれる前記１個のフラッシュメモリモジュールと前記第２処理で前記第２パリティデータが書き込まれる前記１個のフラッシュメモリモジュールとは異なっていることを特徴とする半導体装置。 The semiconductor device according to claim 9.
The one flash memory module in which the first parity data is written in the second process is different from the one flash memory module in which the second parity data is written in the second process. Semiconductor device.
前記Ｎの値は３であることを特徴とする半導体装置。 The semiconductor device according to claim 9.
The semiconductor device according to claim 1, wherein the value of N is 3.
前記Ｎ個のフラッシュメモリモジュールは、１個の半導体チップ上に搭載され、
当該半導体チップ上には、更に、前記Ｎ個のフラッシュメモリモジュールをアクセス対象として所定の演算処理を実行するプロセッサが搭載されることを特徴とする半導体装置。 The semiconductor device according to claim 9.
The N flash memory modules are mounted on one semiconductor chip,
A semiconductor device is further provided on the semiconductor chip, wherein a processor that executes predetermined arithmetic processing with the N flash memory modules as an access target is mounted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011148467A JP2013016228A (en) | 2011-07-04 | 2011-07-04 | Semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2011148467A JP2013016228A (en) | 2011-07-04 | 2011-07-04 | Semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113205839A (en) * | 2020-01-31 | 2021-08-03 | 爱思开海力士有限公司 | Memory system for verifying read data reliability by clock modulation and method of operating the same |
| US11803334B2 (en) | 2019-09-02 | 2023-10-31 | SK Hynix Inc. | Memory controller and operating method thereof |
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- 2011-07-04 JP JP2011148467A patent/JP2013016228A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11803334B2 (en) | 2019-09-02 | 2023-10-31 | SK Hynix Inc. | Memory controller and operating method thereof |
| CN113205839A (en) * | 2020-01-31 | 2021-08-03 | 爱思开海力士有限公司 | Memory system for verifying read data reliability by clock modulation and method of operating the same |
| CN113205839B (en) * | 2020-01-31 | 2023-11-14 | 爱思开海力士有限公司 | Memory system for verifying read data reliability by clock modulation and method of operating the same |
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