JP2013007761A - Display drive device - Google Patents

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Junichi Suenaga
純一 末永
Seiichi Moriyama
誠一 森山
Hiroyuki Kageyama
博行 景山
Kenji Yamashita
謙治 山下
Satoshi Endo
聡 遠藤
Masatoshi Takada
将利 高田
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Abstract

PROBLEM TO BE SOLVED: To provide a display drive device capable of reducing EMI and/or power source noises while driving with a small size display pixel data.SOLUTION: Display drive output terminals corresponding to a piece of display pixel data are driven by a capacitive coupling drive using a neighboring capacitive load between the neighboring data electrodes. When the capacitive load is small, the data transition is controlled to be slower. Display drive output terminals prevent overshoot-drive at small load while ensuring a high drive capacity; and thus, EMI and/or power source noises are prevented.

Description

本発明は、ＰＤＰ（プラズマディスプレイパネル）などのような容量性負荷を備えた表示パネルを駆動制御する表示駆動装置に関し、特に表示電極が平行に並ぶことで隣接電極間に容量性負荷を形成する表示パネルを駆動制御するドライバＩＣに関する。   The present invention relates to a display driving device for driving and controlling a display panel having a capacitive load such as a plasma display panel (PDP), and more particularly to form a capacitive load between adjacent electrodes by arranging display electrodes in parallel. The present invention relates to a driver IC that drives and controls a display panel.

近年、ＰＤＰ（プラズマディスプレイパネル）が、薄型で大画面、高精細の表示パネルとして注目されている。ＰＤＰは、マトリックス状に配置された複数の放電セルを画素として備えており、放電セルの放電の際の発光を利用して画像を表示する。   In recent years, PDPs (plasma display panels) have attracted attention as thin, large-screen, high-definition display panels. The PDP includes a plurality of discharge cells arranged in a matrix as pixels, and displays an image using light emission during discharge of the discharge cells.

一般的なＡＣ型ＰＤＰは、平行に配置された複数の走査維持電極と、これらの走査／維持電極に直交するように平行に配置された複数のデータ電極を備える。リセット動作によりすべての放電セルを同一状態に初期化した後、走査／維持電極に走査パルスを印加する。走査パルスの印加に同期してデータ電極に表示・非表示のデータ信号である負荷駆動信号が印加される。この信号印加によって選択された放電セルにおいては、放電・非放電をすることにより壁電荷が蓄積される。この処理をすべての走査維持電極に行う。次に、走査／維持電極と維持電極とに対して交互に電圧極性が入れ替わるように維持パルスが印加される。そうすると、壁電荷が蓄積されている放電セルにおいては、壁電荷と維持パルス電圧とが重畳され、放電の閾値を超えた場合は発光し、超えない場合は発光しない状態として全画面表示される。以上の動作を繰り返すことにより画像表示が行われる。データ電極は対向する走査／維持電極間や並行する隣接データ電極間に対して容量性負荷を有し、表示駆動装置はこれらの容量性負荷に対して充放電を行うことによって電圧駆動を行う。以上の表示原理に基づけば、ＰＤＰは容量性負荷を駆動対象とするものと考えることができる。   A general AC type PDP includes a plurality of scan sustaining electrodes arranged in parallel and a plurality of data electrodes arranged in parallel so as to be orthogonal to these scanning / sustaining electrodes. After all the discharge cells are initialized to the same state by a reset operation, a scan pulse is applied to the scan / sustain electrodes. In synchronization with the application of the scan pulse, a load drive signal, which is a display / non-display data signal, is applied to the data electrode. In the discharge cell selected by this signal application, wall charges are accumulated by discharging and non-discharging. This process is performed on all scan sustaining electrodes. Next, a sustain pulse is applied so that the voltage polarity is alternately switched between the scan / sustain electrode and the sustain electrode. Then, in the discharge cell in which the wall charge is accumulated, the wall charge and the sustain pulse voltage are superimposed, and when the discharge threshold is exceeded, light is emitted, and when it does not exceed, the entire screen is displayed as no light emission. Image display is performed by repeating the above operation. The data electrodes have capacitive loads between the scanning / sustaining electrodes facing each other and between adjacent parallel data electrodes, and the display driving device performs voltage driving by charging / discharging these capacitive loads. Based on the above display principle, the PDP can be considered to drive a capacitive load.

容量性負荷を駆動対象とする表示駆動装置において、表示パネルの大画面化、高精細化に伴ない、平行配置されるデータ電極は伸長化や狭ピッチ化が顕著となり、駆動状態による隣接データ電極間の容量性負荷が大きくなるために、データ電極を駆動する表示駆動装置も高駆動能力化が求められている。しかしながら一方で、高駆動能力化による軽負荷時の同時変化によるＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）や電源ノイズの抑制も表示パネルの高精細化に対して重要になってきている。   In display drive devices that are driven by capacitive loads, the data electrodes arranged in parallel become prominently elongated and narrow in pitch as the display panel becomes larger and higher in definition. In the meantime, since the capacitive load increases, display drive devices that drive the data electrodes are also required to have high drive capability. However, on the other hand, suppression of EMI (Electro Magnetic Interference) and power supply noise due to simultaneous changes at light loads due to high drive capability has also become important for high definition display panels.

従来のＥＭＩや電源ノイズなど不要輻射の抑制、低減対策としては、特許文献１に示される第１の従来例がある。第１の従来例では、駆動出力の遷移状態から、駆動出力の容量性負荷の値を予測し、予測結果に基づいて、駆動出力の能力を切り替え、これにより、負荷駆動信号における信号波形の急峻な変化を抑える。   As a conventional countermeasure for suppressing and reducing unnecessary radiation such as EMI and power supply noise, there is a first conventional example disclosed in Patent Document 1. In the first conventional example, the value of the capacitive load of the drive output is predicted from the transition state of the drive output, and the capability of the drive output is switched based on the prediction result, whereby the signal waveform in the load drive signal is steep. Suppress changes.

また、特許文献２に示される従来例がある。第２の従来例では、容量性負荷が最も小さくなる遷移状態を検出し、駆動出力の能力を切り替え、これにより、負荷駆動信号における信号波形の急峻な変化を抑える。   Further, there is a conventional example shown in Patent Document 2. In the second conventional example, a transition state in which the capacitive load is minimized is detected, and the drive output capability is switched, thereby suppressing a steep change in the signal waveform in the load drive signal.

また、特許文献３に示される従来例がある。第３の従来例では、制御対象の表示パネル駆動出力と制御対象の隣表示パネル駆動出力とが逆相で駆動する、または、一方のみ駆動する検出パターンの検出を行い、パネル表示出力の断接制御を行うことによって、データ電極間の容量性負荷の影響を低減することで、低消費電力、低ノイズ化を行う。   Moreover, there is a conventional example shown in Patent Document 3. In the third conventional example, a detection pattern in which a display panel drive output to be controlled and an adjacent display panel drive output to be controlled are driven in opposite phases or only one of them is detected, and the panel display output is connected / disconnected. By performing the control, the influence of the capacitive load between the data electrodes is reduced, thereby reducing power consumption and noise.

また、特許文献４に示される従来例がある。第４の従来例では、制御対象のパネル表示出力にスイッチを設けて、出力遷移のタイミングを複数に分割することによって、平行配置されたデータ電極間の容量性負荷の影響を軽減し、出力信号のレベル変動を防ぐことで、表示ノイズを抑える。   Moreover, there is a conventional example shown in Patent Document 4. In the fourth conventional example, a switch is provided in the panel display output to be controlled, and the timing of the output transition is divided into a plurality of parts, thereby reducing the influence of the capacitive load between the data electrodes arranged in parallel. Display noise is suppressed by preventing level fluctuations.

特開２００７−２９３２９１号公報JP 2007-293291 A 特開２００８−１７６０６７号公報JP 2008-176067 A 特開２００１−１９５１６３号公報JP 2001-195163 A 特開２００８−１７０６８７号公報JP 2008-170687 A

しかしながら、第１の従来例においては、容量性負荷を判別して駆動出力の能力レベルを決定する回路や、容量性負荷の大きさに伴って、駆動出力の能力を切り替えるため、駆動能力の分割など、駆動出力の能力を変化させることができる回路を別途用意しておく必要がある。   However, in the first conventional example, a circuit that determines the capacity level of the drive output by determining the capacitive load, and the drive output capacity is switched in accordance with the magnitude of the capacitive load. For example, it is necessary to separately prepare a circuit capable of changing the drive output capability.

また、第２の従来例においては、容量性負荷が最も小さくなる出力遷移状態を判別して、駆動出力の能力を切り替えることを説明しているが、駆動出力の能力を切り替える方法については、自己ビットと両隣接ビットとが同じ出力状態が連続して続いた場合のみ、出力段の各トランジスタの電流能力を低減させるように制御するものであり、やはり、別途電流能力を調整する制御回路が必要となる。   In the second conventional example, it is described that the output transition state in which the capacitive load is the smallest is determined and the drive output capability is switched. However, the method of switching the drive output capability is Only when the same output state continues for the bit and both adjacent bits, control is performed to reduce the current capability of each transistor in the output stage, and a separate control circuit is required to adjust the current capability. It becomes.

また、第３の従来例においては、隣接するデータ配線間を短絡スイッチによって短絡させることで、互いに隣接した平行電極間の容量性負荷の影響を無くし、低消費電力／低ノイズ化を行うものであり、容量性負荷が軽負荷の場合においては、隣接するデータ配線間を短絡しても低消費電力や低ノイズ化の効果は得られない。   In the third conventional example, adjacent data wirings are short-circuited by a short-circuit switch, thereby eliminating the influence of capacitive load between adjacent parallel electrodes, and reducing power consumption / noise. In the case where the capacitive load is a light load, the effects of low power consumption and low noise cannot be obtained even if the adjacent data lines are short-circuited.

また、第４の従来例においては、隣接する信号線間の寄生容量によるカップリングの影響を抑えるために、立ち上がりまたは立ち下がりが徐々に変化する波形の信号によって駆動する信号を生成する必要があり、この信号を生成するためには時定数を利用したアナログ的な回路が別途必要となる。   In the fourth conventional example, in order to suppress the influence of coupling due to parasitic capacitance between adjacent signal lines, it is necessary to generate a signal to be driven by a signal having a waveform whose rising or falling gradually changes. In order to generate this signal, an analog circuit using a time constant is separately required.

上述した課題を解決するために、本発明による表示駆動装置は、
表示ラインの切り替わりのタイミングで入力される走査ライン切り替え信号と、
１ライン分の表示画素データを一時記憶する第１のラッチ部と、
前記表示画素データから１ライン先行する先行表示画素データを一時記憶する第２のラッチ部と、
前記表示画素データと前記先行表示画素データとに基づいて前記表示画素データの遷移状態を判別し、前記表示画素データの両隣の表示画素データの遷移状態とをさらに比較判別する隣接画素データ出力遷移・状態判別制御回路部と、
前記表示画素データを表示に最適な信号レベルに調整し、
前記隣接画素データ出力遷移・状態判別制御回路部での状態判別結果に基づいて
前記表示画素データと前記表示画素データの両隣の表示画素データの遷移状態が同じであると判定した場合に、前記表示画素データに対応する出力を所定の期間強制的にハイインピーダンスの状態に制御する３状態出力回路部と
前記３状態出力回路部の出力を容量性負荷を備えた表示パネル等へ伝播する表示駆動出力端子と
前記走査ライン切り替え信号の入力タイミングで前記表示駆動出力端子を所定の期間ハイインピーダンス制御を有効とするハイインピーダンス制御有効期間信号とを備える。 In order to solve the above-described problem, a display driving device according to the present invention includes:
A scanning line switching signal input at the timing of switching the display line;
A first latch unit for temporarily storing display pixel data for one line;
A second latch unit for temporarily storing preceding display pixel data one line preceding the display pixel data;
An adjacent pixel data output transition that determines a transition state of the display pixel data based on the display pixel data and the preceding display pixel data, and further compares and determines a transition state of display pixel data on both sides of the display pixel data. A state determination control circuit unit;
Adjusting the display pixel data to an optimum signal level for display;
When it is determined that the transition state of the display pixel data on both sides of the display pixel data and the display pixel data is the same based on the state determination result in the adjacent pixel data output transition / state determination control circuit unit, the display A three-state output circuit unit for forcibly controlling an output corresponding to pixel data to a high impedance state for a predetermined period, and a display drive output for propagating the output of the three-state output circuit unit to a display panel or the like having a capacitive load A high-impedance control valid period signal for validating high-impedance control for a predetermined period at the input timing of the terminal and the scanning line switching signal.

この構成によれば、第１のラッチ回路部に取り込まれ一時記憶された１ライン分の表示画素データは、前記表示画素データから１ライン先行する先行表示画素データを一時記憶する第２のラッチ部に取り込まれ、
表示画素データと先行表示画素データとにおいて論理レベル状態に遷移があるかどうか、
および前記表示画素データの両隣の表示画素データと前記表示画素データの両隣の先行表示画素データとにおいて論理レベル状態に遷移があるかどうかをそれぞれ比較判別する表示画素データ遷移状態判別部と、
前記表示画素データ遷移状態判別部の結果に基づいて表示画素データに遷移状態があると判別した場合は、
前記表示画素データおよび前記表示画素データの両隣における表示画素データの隣接３画素の論理レベル状態が同じであるかどうかを判別する隣接画素データの比較判別部を行い、
表示画素データの隣接３画素の論理レベル状態が同じであると判断した場合は、
隣接３画素における表示画素データ遷移状態が同じであると判別して、表示駆動出力端子に対応する表示画素データの表示出力をハイインピーダンス制御する隣接画素データ出力遷移・状態判別制御回路部を介して表示駆動出力端子に表示画素データを伝播させる。
隣接３画素における表示画素データ遷移状態が同じであると判別した場合は表示駆動出力端子に対応する表示画素データの表示出力をハイインピーダンス制御されるが、前記表示画素データに隣接する隣接表示画素データの表示駆動によって容量結合駆動されて前記表示駆動出力端子が駆動されるので、容量性負荷が軽負荷の場合に、
表示画素データの両隣の表示画素データの表示出力で駆動することになり従来の駆動と比べて、１出力あたりの容量性負荷が相対的に大きくなることを利用してデータ遷移をなまらせることができるので表示駆動出力端子としてはそれぞれ高駆動能力を保ちながらも軽負荷時のオーバーシュート駆動を防ぎ、ＥＭＩや電源ノイズの発生を抑制できる。 According to this configuration, the display pixel data for one line that is captured and temporarily stored in the first latch circuit unit is the second latch unit that temporarily stores the preceding display pixel data that precedes the display pixel data by one line. Captured in
Whether there is a transition in the logic level state between the display pixel data and the preceding display pixel data,
And a display pixel data transition state discriminating section for comparing and discriminating whether there is a transition in the logic level state between the display pixel data on both sides of the display pixel data and the preceding display pixel data on both sides of the display pixel data, and
When it is determined that the display pixel data has a transition state based on the result of the display pixel data transition state determination unit,
Performing an adjacent pixel data comparison and determination unit for determining whether or not the logical level state of the adjacent three pixels of the display pixel data on both sides of the display pixel data and the display pixel data is the same;
If it is determined that the logical level state of the adjacent three pixels of the display pixel data is the same,
It is determined that the display pixel data transition state in the adjacent three pixels is the same, and the display output of the display pixel data corresponding to the display drive output terminal is passed through the adjacent pixel data output transition / state determination control circuit unit that performs high impedance control. Display pixel data is propagated to the display drive output terminal.
When it is determined that the display pixel data transition state in the adjacent three pixels is the same, the display output of the display pixel data corresponding to the display drive output terminal is subjected to high impedance control, but the adjacent display pixel data adjacent to the display pixel data When the capacitive load is light load, the display drive output terminal is driven by capacitive coupling drive by the display drive of
Driven by the display output of the display pixel data on both sides of the display pixel data, the data load can be smoothed by utilizing the relatively large capacitive load per output as compared with the conventional drive. As a result, the display drive output terminals can prevent overshoot drive at light loads and suppress generation of EMI and power supply noise while maintaining high drive capability.

なお、隣接画素データ出力遷移・状態判別制御回路部での判別結果に基づいて、表示画素データのハイインピーダンス制御が互いに隣接する複数の表示画素データにおいて連続しても両隣端の表示画素データの表示出力の出力遷移に容量結合駆動されて前記複数の表示画素データに対応する複数の表示駆動出力端子を駆動してもよい。   In addition, based on the determination result in the adjacent pixel data output transition / state determination control circuit unit, even if the high impedance control of the display pixel data continues in a plurality of adjacent display pixel data, display of the display pixel data at both adjacent ends A plurality of display drive output terminals corresponding to the plurality of display pixel data may be driven by capacitive coupling driving to output transitions.

また、隣接画素データ出力遷移・状態判別制御回路部の判別結果に基づいて、表示画素データのハイインピーダンス制御が所定の数を超えて連続する場合は、前記所定の数で強制的にハイインピーダンス制御を行わないように制御してもよい。   Further, based on the determination result of the adjacent pixel data output transition / state determination control circuit unit, when the high impedance control of the display pixel data continues beyond a predetermined number, the high impedance control is forcibly performed by the predetermined number. You may control not to perform.

また、隣接画素データ出力遷移・状態判別制御回路部における
表示画素データ遷移状態判別部と隣接画素データの比較判別部との判別順序は
表示画素データ遷移状態判別部での判別後に隣接画素データの比較判別部での判別の順で判別してもよいし、
隣接画素データの比較判別部での判別後に表示画素データ遷移状態判別部での判別の順で判別してもよいし、
隣接画素データの比較判別部での判別と表示画素データ遷移状態判別部での判別とを同時に判別させてもよい。 In addition, the determination order of the display pixel data transition state determination unit and the adjacent pixel data comparison determination unit in the adjacent pixel data output transition / state determination control circuit unit is the comparison of the adjacent pixel data after the determination by the display pixel data transition state determination unit. It may be determined in the order of determination by the determination unit,
It may be determined in the order of determination in the display pixel data transition state determination unit after determination in the adjacent pixel data comparison determination unit,
The determination of the adjacent pixel data in the comparison determination unit and the determination in the display pixel data transition state determination unit may be performed at the same time.

また、隣接画素データ出力遷移・状態判別制御回路部での判別結果に基づいて、表示画素データのハイインピーダンス制御は、表示画素データの状態遷移が立ち上がり、立ち下がりのいずれに対して適用してもよい。   In addition, based on the determination result in the adjacent pixel data output transition / state determination control circuit unit, the high impedance control of the display pixel data is applied to either the rising or falling state of the display pixel data. Good.

また、ハイインピーダンス制御された３状態出力回路部の出力はハイインピーダンス制御有効期間信号の期間終了後に表示駆動して残りの電位レベルを駆動してもよい。   In addition, the output of the three-state output circuit unit under high impedance control may be displayed and driven after the end of the period of the high impedance control effective period signal to drive the remaining potential level.

また、ハイインピーダンス制御有効期間信号の終了タイミングを遅延手段によって遅延させて、各３状態出力回路部の出力部間で異ならせてもよい。   Further, the end timing of the high-impedance control effective period signal may be delayed by the delay means so as to be different among the output units of the three-state output circuit units.

また、ハイインピーダンス制御は３状態出力回路部と表示駆動出力端子間で電気的に断接してもよいし、３状態出力回路部の出力を電気的にハイインピーダンスに制御してもよい。   In the high impedance control, the three-state output circuit unit and the display drive output terminal may be electrically connected or disconnected, or the output of the three-state output circuit unit may be electrically controlled to a high impedance.

本発明によれば、データ電極が平行配置され、隣接データ電極間に容量性負荷を形成する表示パネルを駆動する表示駆動装置において、隣接間の容量性負荷が軽負荷の場合に、表示画素データの両隣の表示画素データの表示駆動により、表示画素データ自体は表示駆動をしなくても隣接容量性負荷によってある電位までは容量結合駆動されるので、表示画素データ自体も表示駆動した場合と比べて１つの出力あたりの容量性負荷が相対的に大きくなることで表示画素データの遷移波形をなまらせることができるので表示駆動出力端子としてはそれぞれ高駆動能力を保ちながらも軽負荷時のオーバーシュート駆動を防ぎ、ＥＭＩや電源ノイズの発生を抑制できる。   According to the present invention, in a display driving device for driving a display panel in which data electrodes are arranged in parallel and form a capacitive load between adjacent data electrodes, when the capacitive load between adjacent light loads is light, display pixel data is displayed. By driving the display pixel data on both sides of the display pixel, the display pixel data itself is capacitively coupled to a certain potential by the adjacent capacitive load without performing display drive. As the capacitive load per output becomes relatively large, the transition waveform of the display pixel data can be smoothed, so each display drive output terminal has an overshoot at light load while maintaining high drive capability. Driving can be prevented and generation of EMI and power supply noise can be suppressed.

また、回路構成としても、隣接表示画素データに応じて表示駆動をするかしないかを選択する基本的な論理比較回路で構成できるので、制御に必要な論理組み合わせ回路の占有面積を抑え、チップサイズを増大することなく実現ができる。   Also, the circuit configuration can be configured with a basic logic comparison circuit that selects whether or not display driving is performed according to adjacent display pixel data, so that the area occupied by the logic combinational circuit necessary for control is reduced, and the chip size is reduced. This can be realized without increasing.

本発明の実施の形態を表す表示駆動装置の構成を表すブロック図The block diagram showing the structure of the display drive device showing embodiment of this invention 本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第１の実施の形態を示す図The figure which shows 1st Embodiment of the adjacent pixel data output transition and state determination control circuit part 140 in embodiment of this invention 本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第２の実施の形態を示す図The figure which shows 2nd Embodiment of the adjacent pixel data output transition and state discrimination | determination control circuit part 140 in embodiment of this invention. 本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第３の実施の形態を示す図The figure which shows 3rd Embodiment of the adjacent pixel data output transition and state discrimination | determination control circuit part 140 in embodiment of this invention. 本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第４の実施の形態を示す図The figure which shows 4th Embodiment of the adjacent pixel data output transition and state determination control circuit part 140 in embodiment of this invention. 本発明の表示駆動装置が駆動する容量性負荷の形態を示す図The figure which shows the form of the capacitive load which the display drive apparatus of this invention drives 本発明の実施の形態における３状態出力回路部１６０の制御の第１の実施の形態および容量結合駆動による駆動の原理と駆動電位を説明する図The figure explaining 1st Embodiment of control of the 3-state output circuit part 160 in embodiment of this invention, the principle of drive by capacitive coupling drive, and drive potential 本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態を表すブロック図The block diagram showing 2nd Embodiment of control of the 3 state output circuit part 160 in embodiment of this invention 本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態における容量結合駆動による表示駆動出力端子の駆動電位を数式で表した図The figure which represented the drive potential of the display drive output terminal by the capacitive coupling drive in 2nd Embodiment of control of the three-state output circuit part 160 in embodiment of this invention with a numerical formula. 本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態における容量結合駆動による表示駆動出力端子の駆動電位を数式で表した図The figure which represented the drive potential of the display drive output terminal by the capacitive coupling drive in 2nd Embodiment of control of the three-state output circuit part 160 in embodiment of this invention with a numerical formula. 本発明の実施の形態における３状態出力回路部１６０の制御の第２の実施の形態における容量結合駆動による表示駆動出力端子の駆動電位を数式で表した図The figure which represented the drive potential of the display drive output terminal by the capacitive coupling drive in 2nd Embodiment of control of the three-state output circuit part 160 in embodiment of this invention with a numerical formula. 本発明の実施の形態における３状態出力回路部１６０の制御における第３の実施形態を表すブロック図The block diagram showing 3rd Embodiment in control of the 3 state output circuit part 160 in embodiment of this invention 本発明の実施の形態における３状態出力回路部１６０の制御における第４の実施形態を表すブロック図The block diagram showing 4th Embodiment in control of the 3 state output circuit part 160 in embodiment of this invention 本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第５の実施の形態を示す図The figure which shows 5th Embodiment of the adjacent pixel data output transition and state determination control circuit part 140 in embodiment of this invention. 図１２の具体的回路を示す実施回路例を示す図The figure which shows the implementation circuit example which shows the specific circuit of FIG. 図１２の具体的回路を示す実施回路例を示す図The figure which shows the implementation circuit example which shows the specific circuit of FIG. 図１２の具体的回路を示す実施回路例を示す図The figure which shows the implementation circuit example which shows the specific circuit of FIG. 本発明の実施の形態における３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第１の実施例を示す図The figure which shows the 1st Example of the 3 state output circuit 17 corresponding to 1 display pixel data in the 3 state output circuit part 160 in embodiment of this invention. 本発明の実施の形態における３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第２の実施例を示す図The figure which shows the 2nd Example of the 3 state output circuit 17 corresponding to 1 display pixel data in the 3 state output circuit part 160 in embodiment of this invention. 本発明の実施の形態における３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第３の実施例を示す図The figure which shows the 3rd Example of the 3 state output circuit 17 corresponding to 1 display pixel data in the 3 state output circuit part 160 in embodiment of this invention. 本発明に係る表示駆動装置を用いたモジュールパッケージの平面図The top view of the module package using the display drive device concerning the present invention 本発明に係る表示駆動装置を用いたモジュールパッケージの平面図The top view of the module package using the display drive device concerning the present invention 図１８のパネルモジュール１８００を用いたテレビセットの回路ブロック図Circuit block diagram of a television set using the panel module 1800 of FIG.

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

図１は、本発明の第１の実施の形態を表す表示駆動装置の構成を表すブロック図である。   FIG. 1 is a block diagram showing a configuration of a display driving device representing the first embodiment of the present invention.

図１において、
ＤＩＮは入力表示画素データ、
Ｑは表示画素データ、
Ｐは表示画素データＱから１ライン先行する先行表示画素データ、
１１０は入力表示画素データＤＩＮを一時記憶する第１のラッチ部、
１２０は第１のラッチ部１１０で一時記憶した表示画素データを１ライン先行する先行表示画素データとして一時記憶する第２のラッチ部、
Ｑは、前記第１のラッチ部１１０の出力である表示画素データ、
Ｐは前記第２のラッチ部１２０の出力である先行表示画素データ、
１４０は隣接画素データ出力遷移・状態判別制御回路部、
１４１は隣接画素データ出力遷移・状態判別制御回路部の一部である表示画素データ遷移状態判別部
１４２は隣接画素データ出力遷移・状態判別制御回路部の一部である隣接画素データ比較判別部
１６０は３状態出力回路部、
１８０は表示駆動出力端子部、
１１２は表示ラインの切り替わりのタイミングで入力される走査ライン切り替え信号、
１１３は表示ラインの切り替わりのタイミングで入力され、隣接画素データ出力遷移・状態判別制御回路部１４０の出力を所定の期間有効とするハイインピーダンス制御有効期間信号
である。
、
説明を容易化するために、ある画素列に着目して説明をしていく。 In FIG.
DIN is input display pixel data,
Q is display pixel data,
P is the preceding display pixel data one line preceding the display pixel data Q,
110 is a first latch unit for temporarily storing input display pixel data DIN;
Reference numeral 120 denotes a second latch unit that temporarily stores the display pixel data temporarily stored in the first latch unit 110 as preceding display pixel data one line ahead,
Q is display pixel data which is an output of the first latch unit 110;
P is the preceding display pixel data that is the output of the second latch unit 120;
140 is an adjacent pixel data output transition / state determination control circuit unit;
141 is a display pixel data transition state determination unit 142 that is a part of the adjacent pixel data output transition / state determination control circuit unit 142 is an adjacent pixel data comparison determination unit 160 that is a part of the adjacent pixel data output transition / state determination control circuit unit 160 Is a three-state output circuit section,
180 is a display drive output terminal,
112 is a scanning line switching signal input at the timing of switching display lines,
Reference numeral 113 denotes a high-impedance control valid period signal that is input at the switching timing of the display line and validates the output of the adjacent pixel data output transition / state determination control circuit unit 140 for a predetermined period.
,
In order to facilitate the description, the description will be made by paying attention to a certain pixel column.

説明の都合上、ある１ラインにおいて
第ｎ列における入力表示画素データをＤＩＮ（ｎ）
第ｎ−１列における入力表示画素データをＤＩＮ（ｎ−１）
第ｎ＋１列における入力表示画素データをＤＩＮ（ｎ＋１）
とし、
第ｎ列における表示画素データＱをＱ（ｎ）、
第ｎ−１列における表示画素データＱをＱ（ｎ−１）、
第ｎ＋１列における表示画素データＱをＱ（ｎ＋１）、
とし、
第ｎ列における先行表示画素データＰをＰ（ｎ）、
第ｎ−１列における先行表示画素データＰをＰ（ｎ−１）、
第ｎ＋１列における先行表示画素データＰをＰ（ｎ＋１）、
とし、
第ｎ列における表示駆動出力端子をＯＵＴ（ｎ）
第ｎ−１列における表示駆動出力端子をＯＵＴ（ｎ−１）
第ｎ＋１列における表示駆動出力端子をＯＵＴ（ｎ＋１）
とし、
第ｎ列における隣接画素データ出力遷移・状態判別制御回路を隣接画素データ出力遷移・状態判別制御回路（ｎ）、
第ｎ−１列における隣接画素データ出力遷移・状態判別制御回路を隣接画素データ出力遷移・状態判別制御回路（ｎ−１）、
第ｎ＋１列における隣接画素データ出力遷移・状態判別制御回路を隣接画素データ出力遷移・状態判別制御回路（ｎ＋１）
とし、
隣接画素データ出力遷移・状態判別制御回路部の隣接画素データ出力遷移・状態判別制御回路（ｎ）における表示画素データ遷移状態判別部１４１を表示画素データ遷移状態判別（ｎ）、
隣接画素データ出力遷移・状態判別制御回路部１４２の隣接画素データ出力遷移・状態判別制御回路（ｎ）における隣接画素データ比較判別部を隣接画素データ比較判別（ｎ）
とする。 For convenience of explanation, the input display pixel data in the nth column is DIN (n) in one line.
The input display pixel data in the (n-1) th column is DIN (n-1).
The input display pixel data in the (n + 1) th column is DIN (n + 1)
age,
The display pixel data Q in the nth column is Q (n),
The display pixel data Q in the (n-1) th column is Q (n-1),
Display pixel data Q in the (n + 1) th column is Q (n + 1),
age,
The preceding display pixel data P in the nth column is P (n),
The preceding display pixel data P in the (n-1) th column is P (n-1),
The preceding display pixel data P in the (n + 1) th column is P (n + 1),
age,
The display drive output terminal in the nth column is OUT (n)
The display drive output terminal in the (n-1) th column is OUT (n-1).
The display drive output terminal in the (n + 1) th column is OUT (n + 1)
age,
The adjacent pixel data output transition / state determination control circuit in the n-th column is changed to the adjacent pixel data output transition / state determination control circuit (n),
The adjacent pixel data output transition / state determination control circuit in the (n−1) th column is changed to the adjacent pixel data output transition / state determination control circuit (n−1),
The adjacent pixel data output transition / state determination control circuit in the (n + 1) th column is replaced with the adjacent pixel data output transition / state determination control circuit (n + 1).
age,
The display pixel data transition state determination (n) in the display pixel data transition state determination unit 141 in the adjacent pixel data output transition / state determination control circuit (n) of the adjacent pixel data output transition / state determination control circuit unit,
The adjacent pixel data comparison / determination unit in the adjacent pixel data output transition / state determination control circuit (n) of the adjacent pixel data output transition / state determination control circuit unit 142 is used as the adjacent pixel data comparison / determination (n).
And

第ｎ列は第ｎ−１列および第ｎ＋１列に隣接した列であるとし、その他の列も同様の関係であるとして説明する。   In the following description, it is assumed that the nth column is a column adjacent to the (n-1) th column and the (n + 1) th column, and the other columns have the same relationship.

第１のラッチ部１１０は、入力表示画素データＤＩＮ（ｎ）を走査ライン切り替え信号Ｐ１によって表示画素データＱ（ｎ）として一時記憶し、
第２のラッチ部１２０は、第１のラッチ部１１０で入力表示画素データＤＩＮ（ｎ）を取り込む直前の一時記憶した表示画素データＱ（ｎ）を走査ライン切り替え信号１１２によって１ライン先行する先行表示画素データＰ（ｎ）として一時記憶する。 The first latch unit 110 temporarily stores the input display pixel data DIN (n) as display pixel data Q (n) by the scanning line switching signal P1,
The second latch unit 120 performs the preceding display of the display pixel data Q (n) temporarily stored immediately before the input display pixel data DIN (n) is captured by the first latch unit 110 by one line by the scanning line switching signal 112. Temporarily stored as pixel data P (n).

以上の結果として、第１のラッチ部にはこれから表示しようとする表示画素データＱ（ｎ）が格納保持され、第２のラッチ部には１走査ライン前にと既に表示した１つ前のデータとして先行表示画素データＰ（ｎ）が格納保持される。
隣接画素データ出力遷移・状態判別制御回路部１４０は、
表示画素データ遷移状態判別部１４１で同一画素出力ビット（同一表示出力端子）における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とを排他的論理和することによりデータ状態に遷移があるかどうかを判別し、
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）と、
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および表示画素データＰ（ｎ＋１）とを、
それぞれ論理演算して、
その論理演算の結果、表示画素データＱ（ｎ）の隣接３画素のデータの論理レベル状態と、先行表示画素データＰ（ｎ）の隣接３画素のデータの論理レベル状態とを比較判別して、
走査ライン切り替え信号１１２の入力前後での先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータ遷移の有無と、先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかとを比較判別する。 As a result of the above, the display pixel data Q (n) to be displayed is stored and held in the first latch portion, and the previous data that has already been displayed one scan line before is stored in the second latch portion. As described above, the preceding display pixel data P (n) is stored and held.
The adjacent pixel data output transition / state determination control circuit unit 140
In the display pixel data transition state discriminating unit 141, the display pixel data Q (n) in the same pixel output bit (same display output terminal) and the preceding display pixel data P (n) are exclusively ORed to change to the data state. Determine if there is
Display pixel data Q (n−1) and display pixel data Q (n + 1) on both sides of the display pixel data Q (n) in the adjacent pixel data comparison and determination unit 142;
Display pixel data P (n−1) and display pixel data P (n + 1) on both sides of the preceding display pixel data P (n)
Each logical operation
As a result of the logical operation, the logical level state of the data of the adjacent three pixels of the display pixel data Q (n) is compared with the logical level state of the data of the adjacent three pixels of the preceding display pixel data P (n);
Presence / absence of data transition between the preceding display pixel data P (n) and the display pixel data Q (n) before and after the scanning line switching signal 112 is input, and the data state of the adjacent three pixels of the preceding display pixel data P (n) Are compared with each other and whether or not the data states of the adjacent three pixels of the display pixel data Q (n) are the same.

３状態出力回路部１６０は、
表示画素データＱ（ｎ）と、
先行表示画素データＰ（ｎ）と、
隣接画素データ出力遷移・状態判別制御回路部１４０の比較判別結果と、
ハイインピーダンス制御有効期間信号１１３とを入力として、
隣接画素データ出力遷移・状態判別制御回路部１４０の比較判別の結果、隣接３画素の表示画素データＱと、隣接３画素の先行表示画素Ｐがそれぞれ同レベルで、かつ、先行表示画素データＰから表示画素データＱへ遷移方向も同じであると判別した場合、
表示画素データＰ（ｎ）に対応する３状態出力回路出力Ｏ（ｎ）をハイインピーダンス制御有効期間信号１１３のアクティブの期間、ハイインピーダンス制御して表示画素データ（ｎ）に対応する表示駆動出力端子（ｎ）に表示画素データが伝播しないようにする。 The three-state output circuit unit 160
Display pixel data Q (n);
Preceding display pixel data P (n);
Comparison determination result of the adjacent pixel data output transition / state determination control circuit unit 140,
With the high impedance control effective period signal 113 as an input,
As a result of the comparison determination of the adjacent pixel data output transition / state determination control circuit unit 140, the display pixel data Q of the adjacent three pixels and the preceding display pixel P of the adjacent three pixels are at the same level and from the preceding display pixel data P, respectively. When it is determined that the transition direction to the display pixel data Q is the same,
The display drive output terminal corresponding to the display pixel data (n) by performing high impedance control on the three-state output circuit output O (n) corresponding to the display pixel data P (n) during the active period of the high impedance control effective period signal 113. In (n), display pixel data is prevented from propagating.

図２は本発明の第１の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第１の実施の形態である。   FIG. 2 is a first embodiment of a schematic logical configuration diagram of the adjacent pixel data output transition / state determination control circuit section 140 according to the first embodiment of the present invention.

図２において１４１１は排他的論理和、１４２１、１４２２，１４２３、１４２４は
論理積をあらわす回路である。 In FIG. 2, reference numeral 1411 denotes an exclusive OR, and 1421, 1422, 1423, and 1424 denote circuits that show logical products.

隣接画素データ出力遷移・状態判別制御回路部１４０は、
表示画素データ遷移状態判別部１４１で同一画素出力ビット（同一表示出力端子）における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とを排他的論理和１４１１によってデータ状態に遷移があるかどうかを判別し、
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また、先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および表示画素データＰ（ｎ＋１）とを論理積回路１４２２によってそれぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかどうか、かつ、先行表示画素データＰ（ｎ−１）、Ｐ（ｎ）、Ｐ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかどうかを論理積回路１４２３によって判別して、
走査ライン切り替え信号１１２の前後での先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータ遷移の有無と、先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかとを論理積回路１４２４によって比較判別する。 The adjacent pixel data output transition / state determination control circuit unit 140
The display pixel data transition state discriminating unit 141 changes the display pixel data Q (n) at the same pixel output bit (same display output terminal) and the preceding display pixel data P (n) to the data state by exclusive OR 1411. Determine if there is,
The adjacent pixel data comparison / determination unit 142 converts the display pixel data Q (n−1) and the display pixel data Q (n + 1) on both sides of the display pixel data Q (n) by the AND circuit 1421.
Further, the display pixel data P (n−1) and the display pixel data P (n + 1) on both sides of the preceding display pixel data P (n) are logically ANDed by the AND circuit 1422, respectively.
As a result of the logical product, whether or not the logical level states of the data of the adjacent three pixels of the display pixel data Q (n−1), Q (n), Q (n + 1) are the same, and the preceding display pixel data P The logical product circuit 1423 determines whether or not the logical level states of the data of the adjacent three pixels of (n−1), P (n), and P (n + 1) are the same,
Presence / absence of data transition between the preceding display pixel data P (n) and the display pixel data Q (n) before and after the scanning line switching signal 112, and the data states of the adjacent three pixels of the preceding display pixel data P (n) The AND circuit 1424 compares and determines whether or not they are the same and whether or not the data states of the adjacent three pixels of the display pixel data Q (n) are the same.

図３は本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第２の実施の形態である。   FIG. 3 is a second embodiment of the schematic logical configuration diagram of the adjacent pixel data output transition / state determination control circuit section 140 in the embodiment of the present invention.

図２と異なる点は出力遷移・状態判別制御回路部１４０の中における
表示画素データ遷移状態判別部１４１と隣接画素データ比較判別部１４２の判別順序を入れ替えている。 The difference from FIG. 2 is that the display pixel data transition state determination unit 141 and the adjacent pixel data comparison determination unit 142 in the output transition / state determination control circuit unit 140 are switched in order of determination.

隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および
表示画素データＰ（ｎ＋１）とを論理積回路１４２２によって、
それぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかどうかを論理積１４２３によって比較判別し、
表示画素データ遷移状態判別部１４１で
同一画素出力ビット（同一表示出力端子）における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とを排他的論理和１４１１によってデータ状態に遷移があるかどうかを判別し、
走査ライン切り替え信号１１２の前後での先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、
先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータ遷移の有無とを論理積回路１４２４によって比較判別する。 The adjacent pixel data comparison / determination unit 142 converts the display pixel data Q (n−1) and the display pixel data Q (n + 1) on both sides of the display pixel data Q (n) by the AND circuit 1421.
Further, the display pixel data P (n−1) and the display pixel data P (n + 1) on both sides of the preceding display pixel data P (n) are combined by the AND circuit 1422.
AND each
As a result of the logical product, whether or not the logical level state of the data of the adjacent three pixels of the display pixel data Q (n−1), Q (n), and Q (n + 1) is the same is determined by the logical product 1423. ,
The display pixel data transition state discriminating unit 141 changes the display pixel data Q (n) at the same pixel output bit (same display output terminal) and the preceding display pixel data P (n) to the data state by exclusive OR 1411. Determine if there is,
Whether the data state of the adjacent three pixels of the preceding display pixel data P (n) before and after the scanning line switching signal 112 is the same and whether the data state of the adjacent three pixels of the display pixel data Q (n) are the same. When,
The AND circuit 1424 compares and determines whether or not there is a data transition between the preceding display pixel data P (n) and the display pixel data Q (n).

以上によって、論理的には図２と同じ制御を行っていることになる。   Thus, logically, the same control as in FIG. 2 is performed.

図４は本発明の第１の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第３の実施の形態である。   FIG. 4 is a third embodiment of a schematic logical configuration diagram of the adjacent pixel data output transition / state determination control circuit unit 140 according to the first embodiment of the present invention.

図４において、１４１２は先行表示画素を反転入力とする論理積回路である。
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および
表示画素データＰ（ｎ＋１）とを論理積回路１４２２によって、
それぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであり、かつ、先行表示画素データＰ（ｎ−１）、Ｐ（ｎ）、Ｐ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかを論理積１４２３によって比較判別し、
表示画素データ遷移状態判別部１４１で
同一画素における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とにおいて、先行表示画素データＰ（ｎ）を反転入力した先行表示画素を反転入力とする論理積回路１４１２によってデータの遷移状態が立ち上がり遷移であることを判別し、
走査ライン切り替え信号１１２の前での先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、走査ライン切り替え信号１１２の後での表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、
先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータに立ち上がり遷移の有無とを論理積回路１４２４によって比較判別する。 In FIG. 4, reference numeral 1412 denotes an AND circuit having the preceding display pixel as an inverting input.
The adjacent pixel data comparison / determination unit 142 converts the display pixel data Q (n−1) and the display pixel data Q (n + 1) on both sides of the display pixel data Q (n) by the AND circuit 1421.
Further, the display pixel data P (n−1) and the display pixel data P (n + 1) on both sides of the preceding display pixel data P (n) are combined by the AND circuit 1422.
AND each
As a result of the logical product, the logical level state of the data of the adjacent three pixels of the display pixel data Q (n−1), Q (n), Q (n + 1) is the same, and the preceding display pixel data P (n −1), P1 (n), and P (n + 1) to determine whether or not the logical level state of the data of the adjacent three pixels is the same by the logical product 1423;
In the display pixel data transition state determination unit 141, the display pixel data Q (n) and the preceding display pixel data P (n) in the same pixel are input with the preceding display pixel inverted from the preceding display pixel data P (n). It is determined by the AND circuit 1412 that the data transition state is a rising transition,
Whether the data states of the adjacent three pixels of the preceding display pixel data P (n) before the scanning line switching signal 112 are the same, and the adjacent three of the display pixel data Q (n) after the scanning line switching signal 112 Whether the data state at the pixel is the same,
The preceding circuit pixel data P (n) and the display pixel data Q (n) compare and discriminate whether or not there is a rising transition in the data by the AND circuit 1424.

以上により、隣接３画素データが先行表示画素データＰと表示画素データＱとでそれぞれ論理レベル状態が同じであり、かつ、先行表示画素データＰと表示画素データＱとにおいてデータが立ち上がり遷移であると判別したときにのみ表示画素判別結果信号１５１をアクティブ制御する。   As described above, when the adjacent three pixel data have the same logical level state in the preceding display pixel data P and the display pixel data Q, and the data is a rising transition in the preceding display pixel data P and the display pixel data Q. Only when it is discriminated, the display pixel discrimination result signal 151 is actively controlled.

図５は本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の概略論理構成図の第４の実施の形態である。   FIG. 5 is a fourth embodiment of a schematic logical configuration diagram of the adjacent pixel data output transition / state determination control circuit section 140 in the embodiment of the present invention.

図５において、１４１３は表示画素を反転入力とする論理積回路である。
隣接画素データ比較判別部１４２で
表示画素データＱ（ｎ）の両隣の表示画素データＱ（ｎ−１）および
表示画素データＱ（ｎ＋１）とを論理積回路１４２１によって、
また
先行表示画素データＰ（ｎ）の両隣の表示画素データＰ（ｎ−１）および
表示画素データＰ（ｎ＋１）とを論理積回路１４２２によって、
それぞれ論理積して、
その論理積の結果、表示画素データＱ（ｎ−１）、Ｑ（ｎ）、Ｑ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであり、かつ、先行表示画素データＰ（ｎ−１）、Ｐ（ｎ）、Ｐ（ｎ＋１）の隣接３画素のデータの論理レベル状態とが同じであるかを論理積１４２３によって比較判別し、
表示画素データ遷移状態判別部１４１で
同一画素における表示画素データＱ（ｎ）と、先行表示画素データＰ（ｎ）とにおいて、
表示画素データＱ（ｎ）を反転入力した表示画素を反転入力とする論理積回路１４１３によってデータ状態の遷移が立ち下がり遷移であることを判別し、
走査ライン切り替え信号１１２の前での先行表示画素データＰ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、走査ライン切り替え信号１１２の後での表示画素データＱ（ｎ）の隣接３画素でのデータ状態が同じかどうかと、
先行表示画素データＰ（ｎ）と表示画素データＱ（ｎ）とでデータに立ち下がり遷移の有無とを論理積回路１４２４によって比較判別する。 In FIG. 5, reference numeral 1413 denotes an AND circuit having display pixels as inverted inputs.
The adjacent pixel data comparison / determination unit 142 converts the display pixel data Q (n−1) and the display pixel data Q (n + 1) on both sides of the display pixel data Q (n) by the AND circuit 1421.
Further, the display pixel data P (n−1) and the display pixel data P (n + 1) on both sides of the preceding display pixel data P (n) are combined by the AND circuit 1422.
AND each
As a result of the logical product, the logical level state of the data of the adjacent three pixels of the display pixel data Q (n−1), Q (n), Q (n + 1) is the same, and the preceding display pixel data P (n −1), P1 (n), and P (n + 1) to determine whether or not the logical level state of the data of the adjacent three pixels is the same by the logical product 1423;
In the display pixel data Q (n) and the preceding display pixel data P (n) in the same pixel in the display pixel data transition state determination unit 141,
It is determined that the data state transition is a falling transition by a logical product circuit 1413 using the display pixel with the display pixel data Q (n) as an inverted input as the inverted input,
Whether the data state of the adjacent three pixels of the preceding display pixel data P (n) before the scanning line switching signal 112 is the same, and the adjacent three of the display pixel data Q (n) after the scanning line switching signal 112 Whether the data state at the pixel is the same,
The AND circuit 1424 compares and discriminates whether or not there is a falling transition in the preceding display pixel data P (n) and the display pixel data Q (n).

以上により、隣接３画素データが先行表示画素データＰと表示画素データＱとでそれぞれ論理レベル状態が同じであり、かつ、先行表示画素データＰと表示画素データＱとにおいてデータが立ち下がり遷移であると判別したときにのみ表示画素判別結果信号１５１をアクティブ制御する。   As described above, the adjacent three-pixel data has the same logic level state in the preceding display pixel data P and the display pixel data Q, and the preceding display pixel data P and the display pixel data Q are in transition transition. The display pixel discrimination result signal 151 is actively controlled only when it is discriminated.

以上、図４、図５での説明によれば、データの遷移方向を判別して表示画素判別結果信号１５１を制御することも可能である。   As described above, according to the description with reference to FIGS. 4 and 5, the display pixel determination result signal 151 can be controlled by determining the data transition direction.

図６は本発明の表示駆動装置が駆動する容量性負荷の形態を示す図であり、ＰＤＰ表示パネル上の走査／維持電極１ラインにおけるデータ電極の第ｎ列に隣接する両隣のデータ電極の間における隣接間の容量負荷状態を表す概略図である。図６（ａ）は電極間に形成される容量を示す斜視図であり、図６（ｂ）は図６（ａ）の平面図である。   FIG. 6 is a diagram showing a form of a capacitive load driven by the display driving apparatus of the present invention. Between the adjacent data electrodes adjacent to the nth column of the data electrodes in the scan / sustain electrode 1 line on the PDP display panel. It is the schematic showing the capacitive load state between adjacent in. FIG. 6A is a perspective view showing a capacitor formed between the electrodes, and FIG. 6B is a plan view of FIG. 6A.

図６において６００は本発明の表示駆動装置を含む表示パネルモジュール、１００は図１に記載の本発明の表示駆動装置、６２０は表示ラインを選択駆動制御する走査維持電極制御駆動部、６１１は表示パネル上のデータ電極、６２１は表示パネル上の走査／維持電極、Ｃ１はデータ電極と走査／維持電極間の対向電極間の容量性負荷、Ｃ２は隣接データ電極間の容量性負荷である。   In FIG. 6, 600 is a display panel module including the display driving device of the present invention, 100 is the display driving device of the present invention shown in FIG. 1, 620 is a scan sustain electrode control driving unit for selectively driving and controlling display lines, and 611 is a display. A data electrode on the panel, 621 is a scan / sustain electrode on the display panel, C1 is a capacitive load between the counter electrodes between the data electrode and the scan / sustain electrode, and C2 is a capacitive load between adjacent data electrodes.

図６においてデータ電極６１１は、走査／維持電極６２１に直交するように配置されており、データ電極は水平方向の表示画素に対応しており、表示画素数分、平行に等間隔で並んでいる。
大画面になるほどデータ電極の長さは長くなり、高精細になるほど電極間の間隔は小さくなる。
データ電極が平行に配置され、データ電極間に電圧が印加されることにより、このデータ電極が容量負荷として作用する。 In FIG. 6, the data electrodes 611 are arranged so as to be orthogonal to the scan / sustain electrodes 621. The data electrodes correspond to the display pixels in the horizontal direction, and are arranged in parallel at equal intervals by the number of display pixels. .
The larger the screen, the longer the data electrodes, and the higher the resolution, the smaller the distance between the electrodes.
When the data electrodes are arranged in parallel and a voltage is applied between the data electrodes, the data electrodes act as a capacitive load.

図７は図６の容量性負荷を駆動する本発明の第１の実施形態における３状態出力回路部１６０の制御による容量結合駆動による駆動の原理と駆動電位を説明する図である。   FIG. 7 is a diagram for explaining the driving principle and driving potential by capacitive coupling driving under the control of the three-state output circuit unit 160 in the first embodiment of the present invention for driving the capacitive load of FIG.

図７（ａ）は、データ電極の第ｎ列と、第ｎ列に隣接する両隣のデータ電極の第ｎ−１列と第ｎ＋１列の隣接３画素のデータがともに同一レベルで論理状態が“Ｌｏｗ”レベルから“Ｈｉ”レベルへデータが遷移する状態におけるデータ電極の第ｎ列に対応する表示駆動出力ｎをハイインピーダンス制御した場合の容量結合駆動による駆動電位について説明をした図およびグラフである。   In FIG. 7A, the nth column of data electrodes and the data of the adjacent three pixels in the n−1th column and the n + 1th column of both adjacent data electrodes adjacent to the nth column are both at the same level and the logical state is “ FIG. 10 is a diagram and a graph illustrating a driving potential by capacitive coupling driving when a display driving output n corresponding to the nth column of the data electrode is subjected to high impedance control in a state where data transitions from a “Low” level to a “Hi” level. .

図７において
図７（ａ）は図１から図５で説明した駆動制御方法によって図６の表示駆動装置１００がデータ電極の第ｎ列と、第ｎ列に隣接する両隣のデータ電極の第ｎ−１列と第ｎ＋１列の隣接３画素のデータがともに同一レベルで論理状態が“Ｌｏｗ”レベルから“Ｈｉ”レベルへデータが遷移する状態におけるデータ電極の第ｎ列に対応する表示駆動出力端子ｎをハイインピーダンス制御した場合を説明した図である。 In FIG. 7, FIG. 7 (a) shows that the display driving apparatus 100 of FIG. 6 uses the drive control method described in FIGS. 1 to 5 to display the nth column of data electrodes and the nth column of data electrodes adjacent to the nth column. The display drive output terminal corresponding to the nth column of the data electrode in the state where the data of the adjacent three pixels in the −1 column and the (n + 1) th column are both at the same level and the logic state transitions from the “Low” level to the “Hi” level It is a figure explaining the case where n carries out high impedance control.

図７（ａ）において表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ−１との間のデータ電極間容量負荷をＣ２１、Ｃ２１に発生する電位差をＶ２１、Ｃ２１とＶ２１による電荷量をＱ２１とし、
表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷をＣ２２、Ｃ２２に発生する電位差をＶ２２、Ｃ２２とＶ２２による電荷量をＱ２２とし
表示駆動出力端子ｎと走査維持電極間の容量性負荷をＣ１(n)、電荷量をＱ１(n)、
電位差をＶ１（ｎ）とする。 In FIG. 7A, the data electrode capacitive load between the display drive output terminal n-1 adjacent to the display drive output terminal n is C21, the potential difference generated at C21 is V21, and the charge amount due to C21 and V21 is Q21. ,
The inter-data electrode capacitive load between the display drive output terminal n + 1 adjacent to the display drive output terminal n is C22, the potential difference generated at C22 is V22, the charge amount due to C22 and V22 is Q22, and the display drive output terminal n is maintained in scanning. The capacitive load between the electrodes is C1 ( n ), the charge is Q1 ( n ),
The potential difference is V1 (n).

また、
表示駆動出力端子ｎ−１と走査維持電極間の容量性負荷をＣ１(n-1)、
表示駆動出力端子ｎ−１と走査維持電極間の容量性負荷をＣ１(n)、
表示駆動出力端子ｎ＋１と走査維持電極間の容量性負荷をＣ１(n+1)
とする。 Also,
The capacitive load between the display drive output terminal n-1 and the scan sustaining electrode is C1 ( n-1 ),
The capacitive load between the display drive output terminal n-1 and the scan sustaining electrode is C1 ( n ),
The capacitive load between the display drive output terminal n + 1 and the scan sustaining electrode is C1 ( n + 1 ).
And

ある表示ラインにおける表示駆動出力において、
表示駆動出力端子ｎ−１、表示駆動出力端子ｎ、表示駆動出力端子ｎ＋１、表示駆動出力端子ｎ＋２がいずれも“Ｌｏｗ”レベル電位の状態とする。
次の表示ラインにおける表示駆動出力において、
表示駆動出力端子ｎおよび、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１が、いずれも“Ｌｏｗ”レベル電位の状態から、“Ｈｉ”レベル電位の状態に遷移する場合に、
表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とを表示駆動して、表示駆動出力端子ｎをハイインピーダンス制御して表示駆動しないように制御を行う。 In the display drive output in a certain display line,
The display drive output terminal n−1, the display drive output terminal n, the display drive output terminal n + 1, and the display drive output terminal n + 2 are all in the “Low” level potential state.
In the display drive output in the next display line,
The display drive output terminal n, and the display drive output terminal n−1 and the display drive output terminal n + 1 adjacent to the display drive output terminal n are all changed from the “Low” level potential state to the “Hi” level potential state. If you want to
The display drive output terminal n-1 and the display drive output terminal n + 1 adjacent to the display drive output terminal n are display-driven, and the display drive output terminal n is controlled so as not to perform display drive by high impedance control.

このとき、表示駆動出力端子ｎは、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とによる表示駆動によって容量結合駆動されてある電位になる。   At this time, the display drive output terminal n becomes a potential that is capacitively driven by display drive by the display drive output terminal n−1 and the display drive output terminal n + 1 adjacent to the display drive output terminal n.

表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とを“Ｌｏｗ”レベル電位から“Ｈｉ”レベル電位へ表示駆動によって遷移させたときの電位をＶとし、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１とによる表示駆動によって容量結合駆動される表示駆動出力端子ｎの駆動電位を電位ＶHi-zとすると、
Ｖ２１＝ＶHi-z−Ｖ、
Ｖ２２＝ＶHi-z−Ｖ、
Ｖ１（ｎ）＝ＶHi-z、
とでき、蓄積電荷は
Ｑ１（ｎ）＝ＶHi-z＊Ｃ１（ｎ）、
Ｑ２１＝（ＶHi-z−Ｖ）＊Ｃ２１
Ｑ２２＝（ＶHi-z−Ｖ）＊Ｃ２２
と表すことができる。
ここで等間隔で平行に並ぶ表示パネルにおいては、
Ｃ２１＝Ｃ２２であり、図６に示すようにデータ電極間容量負荷をＣ２で表し、
Ｃ１（ｎ）は図６に示すように走査維持電極間の容量性負荷をＣ１で表すと、
表示駆動出力端子ｎからみた容量性負荷による電荷量は
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝ＶHi-z＊Ｃ１＋２（ＶHi-z−Ｖ）＊Ｃ２
となる。 When the display drive output terminal n-1 and the display drive output terminal n + 1 adjacent to the display drive output terminal n are transited from the “Low” level potential to the “Hi” level potential by the display drive, V is set as the display drive. When the drive potential of the display drive output terminal n that is capacitively coupled by display drive by the display drive output terminal n-1 and the display drive output terminal n + 1 adjacent to the output terminal n is the potential V Hi-z ,
V21 = V Hi-z −V,
V22 = V Hi-z −V,
V1 (n) = V Hi-z ,
The accumulated charge is Q1 (n) = V Hi-z * C1 (n),
Q21 = (V Hi-z −V) * C21
Q22 = (V Hi-z −V) * C22
It can be expressed as.
Here, in the display panel arranged in parallel at equal intervals,
C21 = C22, and the capacitive load between the data electrodes is represented by C2 as shown in FIG.
C1 (n) represents the capacitive load between the scan sustain electrodes as shown in FIG.
The amount of charge due to the capacitive load viewed from the display drive output terminal n is Q1 (n) + Q21 + Q22 = V Hi−z * C1 + 2 (V Hi−z −V) * C2
It becomes.

ここで、
表示駆動出力端子ｎおよび、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１が、いずれも“Ｌｏｗ”レベル電位の状態のときの
表示駆動端子ｎからみた容量性負荷による電荷量は電位差Ｖ２１＝Ｖ２２＝Ｖ１（ｎ）＝０であり、総電荷量としては変わらないことから、
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝ＶHi-z＊Ｃ１＋２（ＶHi-z−Ｖ）＊Ｃ２＝０となり
表示駆動出力端子ｎをハイインピーダンス制御した状態での隣接端子の駆動による容量結合駆動による駆動電位は、
ＶHi-z＝２＊Ｃ２／（Ｃ１＋２Ｃ２）＊Ｖ
ＶHi-z＝２／｛（Ｃ１／Ｃ２）＋２｝＊Ｖ
と表すことができるので、
容量結合駆動による駆動電位ＶHi-zは隣接するデータ電極間容量性負荷と走査維持電極間の容量性負荷の比率によって決まることになる。
例えば走査維持電極間の容量性負荷Ｃ１を１０[pF]、隣接するデータ電極間容量性負荷Ｃ２を４５[pF]として、隣接する３画素が同じように動作する場合に、表示駆動出力端子ｎをハイインピーダンス制御しても表示駆動出力端子ｎにおいては
ＶHi-z＝ ２／（１０／４５＋２）＊Ｖ ＝ ０．９＊Ｖ
となり、表示駆動出力端子ｎは、隣接の表示駆動端子ｎ−１および表示駆動端子ｎ＋１の駆動電位Ｖに対して、９０％の電位までは容量結合駆動によって駆動されることになる。 here,
Capacitance as viewed from the display drive terminal n when the display drive output terminal n and the display drive output terminal n-1 and the display drive output terminal n + 1 adjacent to the display drive output terminal n are both at the "Low" level potential. The charge amount due to the load is the potential difference V21 = V22 = V1 (n) = 0, and the total charge amount does not change.
Q1 (n) + Q21 + Q22 = V Hi−z * C1 + 2 (V Hi−z −V) * C2 = 0, and the drive potential due to capacitive coupling drive by driving adjacent terminals in a state where the display drive output terminal n is under high impedance control is ,
V Hi-z = 2 * C2 / (C1 + 2C2) * V
V Hi-z = 2 / {(C1 / C2) +2} * V
Can be expressed as
The driving potential V Hi-z by capacitive coupling driving is determined by the ratio of the capacitive load between adjacent data electrodes and the capacitive load between the scan sustaining electrodes.
For example, when the capacitive load C1 between the scan sustaining electrodes is 10 [pF] and the capacitive load C2 between the adjacent data electrodes is 45 [pF] and the three adjacent pixels operate in the same manner, the display drive output terminal n Even when high impedance is controlled, at the display drive output terminal n, V Hi-z = 2 / (10/45 + 2) * V = 0.9 * V
Thus, the display drive output terminal n is driven by capacitive coupling drive up to 90% of the drive potential V of the adjacent display drive terminal n-1 and display drive terminal n + 1.

図７（ｂ）は、図７（ａ）で説明した式に基づき、隣接するデータ電極間容量性負荷と走査維持電極間の容量性負荷の比率によって決まる容量結合駆動による電位と表示駆動による電位との比であるＶHi-z／Ｖをグラフ化したものである。 FIG. 7B shows a potential due to capacitive coupling driving and a potential due to display driving determined by the ratio of the capacitive load between adjacent data electrodes and the capacitive load between the scan sustaining electrodes based on the equation described in FIG. V Hi-z / V, which is the ratio of

図７（ｂ）において例えばＣ２／Ｃ１比を４の関係、すなわちデータ電極間容量性負荷Ｃ２が走査維持電極間の容量性負荷Ｃ１の４倍であれば“Ｈｉ”電位レベルの９０％までを両隣からの容量結合駆動によって駆動がまかなわれることを示している。   In FIG. 7B, for example, if the ratio C2 / C1 is 4, that is, if the capacitive load C2 between the data electrodes is four times the capacitive load C1 between the sustain electrodes, up to 90% of the “Hi” potential level. It is shown that the drive is provided by capacitive coupling drive from both sides.

図８は、図１から図７で説明をした本発明の実施の形態において、ハイインピーダンス制御を連続して行う形態を表すブロック図であり、ある連続する４つの表示駆動出力端子間においての２端子をハイインピーダンス制御した場合の隣接端子の駆動による容量結合駆動による駆動電位の算出原理を説明したものである。   FIG. 8 is a block diagram showing a mode in which high-impedance control is continuously performed in the embodiment of the present invention described with reference to FIGS. 1 to 7, and 2 between four consecutive display drive output terminals. This explains the principle of calculating the drive potential by capacitive coupling drive by driving adjacent terminals when the terminals are subjected to high impedance control.

図８において
表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ−１との間のデータ電極間容量負荷をＣ２１、蓄積される電荷をＱ２１、蓄積電荷による電位差をＶ２１とし、
表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷をＣ２２、蓄積される電荷をＱ２２、蓄積電荷による電位差をＶ２２とし、
表示駆動出力端子ｎと走査維持電極間の容量性負荷をＣ１(n)、蓄積される電荷をＱ１(n)、
蓄積電荷による電位差をＶ１（ｎ）とし、
表示駆動出力端子ｎ＋１に隣接した表示駆動出力端子ｎ＋２との間のデータ電極間容量負荷をＣ２３、Ｃ２３に発生する電位差をＶ２３、Ｃ２３とＶ２３による電荷量をＱ２３とする。 In FIG. 8, the inter-data electrode capacitive load between the display drive output terminal n-1 adjacent to the display drive output terminal n is C21, the accumulated charge is Q21, the potential difference due to the accumulated charge is V21,
The inter-data electrode capacitive load between the display drive output terminal n + 1 adjacent to the display drive output terminal n is C22, the accumulated charge is Q22, and the potential difference due to the accumulated charge is V22.
The capacitive load between the display drive output terminal n and the scan sustaining electrode is C1 ( n ), the accumulated charge is Q1 ( n ),
The potential difference due to the accumulated charge is V1 (n),
The inter-data electrode capacitive load between the display drive output terminal n + 2 adjacent to the display drive output terminal n + 1 is C23, the potential difference generated at C23 is V23, and the charge amount due to C23 and V23 is Q23.

また、
表示駆動出力端子ｎ−１と走査維持電極間の容量性負荷をＣ１(n-1)、
表示駆動出力端子ｎと走査維持電極間の容量性負荷をＣ１(n)、
表示駆動出力端子ｎ＋１と走査維持電極間の容量性負荷をＣ１(n+1)、
表示駆動出力端子ｎ＋２と走査維持電極間の容量性負荷をＣ１(n+2)、
とする。 Also,
The capacitive load between the display drive output terminal n-1 and the scan sustaining electrode is C1 ( n-1 ),
The capacitive load between the display drive output terminal n and the scan sustaining electrode is C1 ( n ),
The capacitive load between the display drive output terminal n + 1 and the scan sustain electrode is C1 ( n + 1 ),
The capacitive load between the display drive output terminal n + 2 and the scan sustaining electrode is C1 ( n + 2 ),
And

ある状態のときに、
表示駆動出力端子ｎ−１、表示駆動出力端子ｎ、表示駆動出力端子ｎ＋１、表示駆動出力端子ｎ＋２がいずれも“Ｌｏｗ”レベル電位の状態とする。 In a certain state,
The display drive output terminal n−1, the display drive output terminal n, the display drive output terminal n + 1, and the display drive output terminal n + 2 are all in the “Low” level potential state.

表示駆動出力端子ｎおよび、表示駆動出力端子ｎ＋１に隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋２が、いずれも“Ｌｏｗ”レベル電位の状態から、
表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋２とが“Ｌｏｗ”レベル電位から“Ｈｉ”レベル電位へ変化したときの電位をＶとし、ハイインピーダンス制御されたことによる表示駆動出力端子ｎおよび表示駆動出力端子ｎ＋１の容量結合駆動による駆動電位を電位ＶHi-zとすると、
Ｖ２１＝（ＶHi-z1−Ｖ）
Ｖ２２＝（ＶHi-z1−ＶHi-z2）
Ｖ２３＝（ＶHi-z2−Ｖ）
Ｖ３（ｎ）＝ＶHi-z1
Ｖ３（ｎ＋１）＝ＶHi-z2
とでき、蓄積電荷は
Ｑ２１＝Ｃ２１・（ＶHi-z1−Ｖ）
Ｑ２２＝Ｃ２２・（ＶHi-z1−ＶHi-z2）
Ｑ２３＝Ｃ２３ ・（ＶHi-z2−Ｖ）
Ｑ１（ｎ）＝Ｃ１（ｎ）・ＶHi-z1
Ｑ１（ｎ＋１）＝Ｃ１（ｎ＋１）・ＶHi-z2
と表すことができる。
ここで等間隔で平行に並ぶ表示パネルにおいては、
Ｃ２１＝Ｃ２２＝Ｃ２３であり、またＣ１（ｎ）＝Ｃ１（ｎ＋１）であり、
また、ＶHi-z1とＶHi-z2はＣ１およびＣ２の構成が等価構成であることから同レベル電位となるのでＶHi-z1＝ＶHi-z2＝ＶHi-zと置き換える。
図６に示すようにデータ電極間容量負荷をＣ２で表し、
Ｃ１（ｎ）は図６に示すように走査維持電極間の容量性負荷をＣ１で表すと、
表示駆動出力端子ｎからみた容量性負荷による電荷量は
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝Ｃ２＊（ＶHi-z−Ｖ）＋Ｃ２＊（ＶHi-z−ＶHi-z）＋Ｃ１＊ＶHi-z
となる。 The display drive output terminal n and the display drive output terminal n−1 and the display drive output terminal n + 2 adjacent to the display drive output terminal n + 1 are both in the “Low” level potential state.
The display drive output terminal n-1 and the display drive output terminal n + 2 adjacent to the display drive output terminal n are set to V when the potential changes from the “Low” level potential to the “Hi” level potential, and high impedance control is performed. When the drive potential by capacitive coupling drive of the display drive output terminal n and the display drive output terminal n + 1 by V is the potential V Hi-z ,
V21 = (V Hi-z1 −V)
V22 = (V Hi-z1 -V Hi-z2 )
V23 = (V Hi-z2 −V)
V3 (n) = V Hi-z1
V3 (n + 1) = V Hi-z2
The accumulated charge is Q21 = C21 · (V Hi-z1 −V)
Q22 = C22 ・ (V Hi-z1 -V Hi-z2 )
Q23 = C23 (V Hi-z2 -V)
Q1 (n) = C1 (n) · V Hi-z1
Q1 (n + 1) = C1 (n + 1) · V Hi-z2
It can be expressed as.
Here, in the display panel arranged in parallel at equal intervals,
C21 = C22 = C23 and C1 (n) = C1 (n + 1)
Since V Hi-z1 and V Hi-z2 have the same level potential because the configurations of C1 and C2 are equivalent, V Hi-z1 = V Hi-z2 = V Hi-z is replaced.
As shown in FIG. 6, the capacitive load between the data electrodes is represented by C2,
C1 (n) represents the capacitive load between the scan sustain electrodes as shown in FIG.
The amount of charge due to the capacitive load viewed from the display drive output terminal n is Q1 (n) + Q21 + Q22 = C2 * (V Hi−z −V) + C2 * (V Hi−z −V Hi−z ) + C1 * V Hi−z
It becomes.

ここで、
表示駆動出力端子ｎ、表示駆動出力端子ｎ＋１、表示駆動出力端子ｎに隣接する表示駆動出力端子ｎ−１および表示駆動出力端子ｎ＋１に隣接する表示駆動出力端子ｎ＋２が、いずれも“Ｌｏｗ”レベル電位の状態のときの表示駆動端子ｎからみた容量性負荷による電荷量は電位差Ｖ２１＝Ｖ２２＝Ｖ１（ｎ）＝０であり、総電荷量としては変わらないことから、
Ｑ１（ｎ）＋Ｑ２１＋Ｑ２２＝０となり
表示駆動出力端子ｎをハイインピーダンス制御した状態での隣接端子の駆動による容量結合駆動による駆動電位は、
Ｃ２＊（ＶHi-z−Ｖ）＋Ｃ２＊（ＶHi-z−ＶHi-z）＋Ｃ１＊ＶHi-z＝０
この式を展開してＶＨｉ−ｚをＶの式で表すと
ＶHi-z＊（Ｃ２＋Ｃ１）＝Ｃ２＊Ｖ
ＶHi-z＝Ｃ２／（Ｃ１＋Ｃ２）＊Ｖ
ＶHi-z＝１／｛（Ｃ１／Ｃ２）＋１｝＊Ｖ
と表すことができるので
容量結合駆動による駆動電位ＶHi-zはやはり、隣接するデータ電極間容量性負荷と走査維持電極間の容量性負荷の比率によって決まるということができる。 here,
The display drive output terminal n, the display drive output terminal n + 1, the display drive output terminal n−1 adjacent to the display drive output terminal n, and the display drive output terminal n + 2 adjacent to the display drive output terminal n + 1 are all at the “Low” level potential. In this state, the charge amount due to the capacitive load viewed from the display drive terminal n is the potential difference V21 = V22 = V1 (n) = 0, and the total charge amount does not change.
Q1 (n) + Q21 + Q22 = 0, and the driving potential by capacitive coupling driving by driving adjacent terminals in a state where the display driving output terminal n is controlled to high impedance is
C2 * ( VHi-z- V) + C2 * ( VHi-z- VHi -z ) + C1 * VHi-z = 0
When this expression is expanded and VHi-z is expressed by the expression of V, V Hi-z * (C2 + C1) = C2 * V
V Hi-z = C2 / (C1 + C2) * V
V Hi-z = 1 / {(C1 / C2) +1} * V
Therefore, it can be said that the driving potential VHi-z by capacitive coupling driving is also determined by the ratio of the capacitive load between the adjacent data electrodes and the capacitive load between the scan sustaining electrodes.

以降、同様な考え方に基づいて連続する端子間で連続してハイインピーダンス制御を連続させた場合のハイインピーダンス制御の各表示駆動出力端子の容量結合駆動による駆動電位を求めることができる。   Thereafter, based on the same concept, it is possible to obtain a driving potential by capacitive coupling driving of each display driving output terminal of high impedance control when high impedance control is continuously performed between consecutive terminals.

図９は、本発明の実施の形態における３状態出力回路部１６０の制御を連続して行う実施形態における容量結合駆動による表示駆動出力端子の駆動電位を数式表示した図であり、連続する本数が奇数本か偶数本かによって数式は異なる。   FIG. 9 is a diagram in which the drive potential of the display drive output terminal by the capacitive coupling drive in the embodiment in which the control of the three-state output circuit unit 160 in the embodiment of the present invention is continuously performed is represented by a mathematical expression. The formula varies depending on whether the number is odd or even.

図９（ａ）はハイインピーダンス制御する端子数が奇数本の場合における各表示駆動出力端子における容量駆動によって駆動される電位を数式で示したものであり、
図９（ｂ）はハイインピーダンス制御する端子数が偶数本の場合における各表示駆動出力端子における容量駆動によって駆動される電位を数式で示したものである。 FIG. 9A shows the potential driven by capacitive driving at each display drive output terminal in the case where the number of terminals for high impedance control is an odd number.
FIG. 9B shows mathematically the potential driven by capacitive driving at each display drive output terminal when the number of terminals to be controlled by high impedance is an even number.

図９（ｃ）は、連続ハイインピーダンス制御時の最も容量結合駆動による駆動電位が最も低くなる表示駆動端子の容量結合駆動電位率と連続ハイインピーダンス制御する本数との関係を示すグラフである。   FIG. 9C is a graph showing the relationship between the capacitive coupling drive potential ratio of the display drive terminal at which the drive potential due to capacitive coupling drive is lowest during continuous high impedance control and the number of continuous high impedance control.

図９（ａ）において、ｋは１以上の自然数であり、表示駆動出力端子１から表示駆動出力端子２ｋ−１まで連続していることを示している。ここでの２ｋはｋの２倍であることを意味している。   In FIG. 9A, k is a natural number of 1 or more, and indicates that the display drive output terminal 1 continues to the display drive output terminal 2k-1. 2k here means that it is twice k.

表示駆動出力端子１から表示駆動出力端子２ｋ−１までの連続する表示駆動出力端子において表示画素データがともに同電位で変化する場合、
表示駆動出力端子１と表示駆動出力端子２ｋ−１の２つの表示駆動出力端子を表示駆動することで、
表示駆動出力端子２から表示駆動出力端子２ｋ−２までの連続する表示駆動出力端子をハイインピーダンス制御しても容量結合駆動によって表示駆動出力端子２から表示駆動出力端子２ｋ−１は駆動される。 When the display pixel data changes at the same potential at the continuous display drive output terminals from the display drive output terminal 1 to the display drive output terminal 2k-1,
By driving the two display drive output terminals, the display drive output terminal 1 and the display drive output terminal 2k-1, to display,
Even if the continuous display drive output terminals from the display drive output terminal 2 to the display drive output terminal 2k-2 are subjected to high impedance control, the display drive output terminal 2 to the display drive output terminal 2k-1 are driven by capacitive coupling drive.

表示駆動出力端子ｋは、表示駆動出力端子１および表示駆動出力端子２ｋ−１から最も離れた距離に位置する端子であり、最も容量結合駆動による駆動電位が最も低い電位となる。   The display drive output terminal k is a terminal located at the farthest distance from the display drive output terminal 1 and the display drive output terminal 2k-1, and has the lowest drive potential due to capacitive coupling drive.

なお、図９（ａ）には図示していないが表示駆動出力端子ｋ＋２、表示駆動出力端子ｋ＋３、・・・と以降表示駆動出力端子は、表示駆動出力端子２ｋ−１に近づくにしたがって、表示駆動出力端子ｋ＋１は表示駆動出力端子ｋ−１と同じ駆動電位、表示駆動出力端子ｋ＋３は表示駆動出力端子ｋ−３と同じ駆動電位、・・・というようにそれぞれ図示している表示駆動出力端子ｋから表示駆動出力端子２までを折り返した関係の容量駆動による駆動電位となる。   Although not shown in FIG. 9A, the display drive output terminal k + 2, the display drive output terminal k + 3,... And the display drive output terminal are displayed as they approach the display drive output terminal 2k-1. The drive output terminal k + 1 is the same drive potential as the display drive output terminal k-1, the display drive output terminal k + 3 is the same drive potential as the display drive output terminal k-3, and so on. A driving potential is obtained by capacitive driving in a relationship from k to the display driving output terminal 2.

図９（ｂ）において、ｋは１以上の自然数であり、表示駆動出力端子１から表示駆動出力端子２ｋ＋２まで連続していることを示している。ここでの２ｋはｋの２倍であることを意味している。   In FIG. 9B, k is a natural number of 1 or more, and indicates that the display drive output terminal 1 continues to the display drive output terminal 2k + 2. 2k here means that it is twice k.

表示駆動出力端子１から表示駆動出力端子２ｋまでの連続する表示駆動出力端子において表示画素データがともに同電位で変化する場合、
表示駆動出力端子１と表示駆動出力端子２ｋの２つの表示駆動出力端子を表示駆動することで
表示駆動出力端子２から表示駆動出力端子２ｋ−１までの連続する表示駆動出力端子をハイインピーダンス制御しても容量結合駆動によって表示駆動出力端子２から表示駆動出力端子２ｋ−１は駆動される。 When display pixel data changes at the same potential at the continuous display drive output terminals from the display drive output terminal 1 to the display drive output terminal 2k,
Display drive output terminal 1 and display drive output terminal 2k, two display drive output terminals are subjected to display drive, and continuous display drive output terminals from display drive output terminal 2 to display drive output terminal 2k-1 are subjected to high impedance control. However, the display drive output terminal 2k-1 is driven from the display drive output terminal 2 by capacitive coupling drive.

表示駆動出力端子ｋおよび表示駆動出力端子ｋ＋１（図示なし）は、表示駆動出力端子１および表示駆動出力端子２ｋから最も離れた距離に位置する端子であり、最も容量結合駆動による駆動電位が最も低い電位となる。   The display drive output terminal k and the display drive output terminal k + 1 (not shown) are terminals located at the farthest distance from the display drive output terminal 1 and the display drive output terminal 2k, and have the lowest drive potential due to capacitive coupling drive. It becomes a potential.

なお、図９（ｂ）には図示していないが表示駆動出力端子ｋ＋１、表示駆動出力端子ｋ＋２、・・・と以降表示駆動出力端子は、表示駆動出力端子２ｋに近づくにしたがって、表示駆動出力端子ｋ＋１は表示駆動出力端子ｋと同じ駆動電位、表示駆動出力端子ｋ＋２は表示駆動出力端子ｋ−１と同じ駆動電位、・・・というようにそれぞれ図示している表示駆動出力端子ｋから表示駆動出力端子２までを折り返した関係の容量駆動による駆動電位となる。   Although not shown in FIG. 9B, the display drive output terminal k + 1, the display drive output terminal k + 2,... And the display drive output terminal are displayed drive outputs as they approach the display drive output terminal 2k. The terminal k + 1 is the same drive potential as the display drive output terminal k, the display drive output terminal k + 2 is the same drive potential as the display drive output terminal k-1, and so on. The drive potential is driven by capacitive driving with the output terminal 2 folded back.

図９（ｃ）は、図９（ａ）、図９（ｂ）の数式において、連続ハイインピーダンス制御時の最も容量結合駆動による駆動電位が最も低くなる表示駆動端子の容量結合駆動電位率と連続ハイインピーダンス制御する本数との関係を示すグラフである。   FIG. 9 (c) shows a continuous relationship with the capacitive coupling drive potential ratio of the display drive terminal at which the drive potential by the capacitive coupling drive is lowest in the continuous high impedance control in the mathematical expressions of FIG. 9 (a) and FIG. 9 (b). It is a graph which shows the relationship with the number which carries out high impedance control.

このグラフより、連続する端子間でハイインピーダンス制御を連続させた場合の容量結合駆動による駆動電位の最も低い駆動電位を予測することができるので、ハイインピーダンス制御を連続させる場合の本数に制限を加えることが可能となる。   From this graph, it is possible to predict the drive potential with the lowest drive potential due to capacitive coupling drive when high impedance control is continued between consecutive terminals, so the number of lines when high impedance control is continued is limited. It becomes possible.

以上により、表示画像データの状態によっては、軽負荷時に直接駆動する端子数を低減できるので駆動に伴う急峻な遷移によるＥＭＩや電源ノイズの発生を抑制できる。   As described above, depending on the state of the display image data, the number of terminals directly driven at a light load can be reduced, so that generation of EMI and power supply noise due to a steep transition accompanying driving can be suppressed.

図１０は本発明の実施の形態における３状態出力回路部１６０の制御における第３の実施形態を表すブロック図であり、ハイインピーダンス制御有効期間信号１１３の終了後の駆動波形を示す１つの実施例である。ハイインピーダンス制御有効期間信号１１３を終了すると、ハイインピーダンス制御対象であった表示駆動出力端子は従来と同じ表示駆動を再開する。   FIG. 10 is a block diagram showing a third embodiment in the control of the three-state output circuit unit 160 according to the embodiment of the present invention, and shows one example of the drive waveform after the high impedance control effective period signal 113 ends. It is. When the high-impedance control valid period signal 113 is terminated, the display drive output terminal that has been the target for high-impedance control resumes the same display drive as before.

このとき、ハイインピーダンス制御対象表示駆動出力端子における駆動負荷は電位差分を駆動するだけの容量性負荷であるので軽くて済むので表示駆動に伴う電源ノイズや、ＥＭＩを抑制できる。   At this time, the driving load at the display driving output terminal subject to high impedance control is a capacitive load that only drives the potential difference, and thus light weight is sufficient, so that it is possible to suppress power supply noise and EMI associated with display driving.

以上のように表示駆動する駆動電位と容量結合によって駆動される駆動電位とには電位差があるので、この電位差分についてはハイインピーダンス制御期間終了後にハイインピーダンス制御した表示駆動出力端子を表示駆動することで表示駆動による駆動電位にしてもよい。   As described above, since there is a potential difference between the driving potential for display driving and the driving potential driven by capacitive coupling, the display driving output terminal that has been subjected to high impedance control is subjected to display driving for this potential difference. Thus, the driving potential may be set by display driving.

図１１は本発明の実施の形態における３状態出力回路部１６０の制御における第４の実施形態を表すブロック図であり、ハイインピーダンス制御有効期間信号１１３の終了期間をパルス幅遅延回路１６１によって端子毎に終了期間を異ならせる構成を示す１つの実施例である。ハイインピーダンス制御期間を終了すると、ハイインピーダンス制御対象であった表示駆動出力端子は従来と同じ表示駆動を再開することは図１０の説明で述べたが、このハイインピーダンス制御期間の終了期間のタイミングをたとえば立下りのみを遅延させるなどのパルス幅遅延回路などで各表示駆動出力端子毎に異ならせることにより、ハイインピーダンス制御対象であった表示駆動出力端子の表示駆動の動再開タイミングがずれるので、さらに表示駆動に伴う電源ノイズや、ＥＭＩを抑制できる。   FIG. 11 is a block diagram showing a fourth embodiment in the control of the three-state output circuit unit 160 in the embodiment of the present invention. The end period of the high impedance control effective period signal 113 is set for each terminal by the pulse width delay circuit 161. It is one Example which shows the structure which makes an end period differ. As described in FIG. 10, when the high impedance control period ends, the display drive output terminal that was the object of high impedance control resumes the same display drive as in the past, but the timing of the end period of this high impedance control period is For example, by changing each display drive output terminal with a pulse width delay circuit such as delaying only the falling edge, the display drive operation restart timing of the display drive output terminal that was the target of high impedance control is shifted. Power supply noise and EMI associated with display driving can be suppressed.

以上のように２段階に分けて駆動することによりハイインピーダンス制御した表示駆動出力端子の駆動負荷は電位差分を駆動するだけなので軽くて済むので表示駆動に伴う電源ノイズや、ＥＭＩを抑制できる。   By driving in two stages as described above, the driving load of the display drive output terminal that has been subjected to high impedance control only needs to drive the potential difference, so that it can be lightened and power supply noise and EMI associated with display driving can be suppressed.

図１２は、本発明の実施の形態における隣接画素データ出力遷移・状態判別制御回路部１４０の第５の実施の形態であり、本発明の表示装置における隣接画素データ出力遷移・状態判別制御回路部１４０において判別結果に基づいて、表示画素判別結果信号１５１を出力する際に、隣接する表示駆動間でハイインピーダンス制御するように表示画素判別結果信号１５１が連続した場合、所定の本数を超えないように強制的に表示画素判別結果信号１５１を非アクティブ状態にする連続判別部１４３を付加している。   FIG. 12 is a fifth embodiment of the adjacent pixel data output transition / state determination control circuit unit 140 according to the embodiment of the present invention, and the adjacent pixel data output transition / state determination control circuit unit in the display device of the present invention. When the display pixel discrimination result signal 151 is output based on the discrimination result in 140, if the display pixel discrimination result signal 151 continues so as to perform high impedance control between adjacent display drives, the predetermined number is not exceeded. A continuous determination unit 143 for forcibly setting the display pixel determination result signal 151 to an inactive state is added.

図１３は図１２における連続判別部を含んだ隣接画素データ出力遷移・状態判別制御回路部１４０の構成略図である。   FIG. 13 is a schematic configuration diagram of the adjacent pixel data output transition / state determination control circuit unit 140 including the continuous determination unit in FIG.

説明を容易化するため、ハイインピーダンス制御が所定の本数を超えて連続しないように制御する連続判別部周辺の回路のみに限定した図としている。   In order to facilitate the explanation, the diagram is limited to only the circuits around the continuous determination unit that controls the high impedance control so as not to continue beyond a predetermined number.

図１３において
図１３（ａ）はハイインピーダンス制御が所定の本数を超えて連続しないように所定の本数おきに強制的にハイインピーダンス制御判別信号をアクティブにしない回路を連続判別部１４３に用いた１つの実施形態である。 In FIG. 13A, FIG. 13A is a diagram in which a circuit that does not forcibly activate a high impedance control determination signal every predetermined number is used for the continuous determination unit 143 so that high impedance control does not continue beyond a predetermined number. One embodiment.

図１３（ａ）では所定の本数として２本を超えて連続しないようにした構成例である。   FIG. 13 (a) shows a configuration example in which the predetermined number does not exceed two.

このようにあらかじめ、所定の本数おきに配置することにより、ハイインピーダンス制御が連続する本数は所定の本数を超えないように制御することができる。   Thus, by arranging every predetermined number in advance, it is possible to control the number of continuous high impedance controls so as not to exceed the predetermined number.

また、この所定の本数おきに強制的にハイインピーダンス制御判別信号をアクティブにしない回路を連続判別部１４３ａを設けるかわりに、該当する１表示画素データに対応する隣接画素データ出力遷移・状態判別制御回路１４０自体を削減してもよい。   Further, instead of providing the continuous determination unit 143a for a circuit that does not forcibly activate the high impedance control determination signal every predetermined number, the adjacent pixel data output transition / state determination control circuit corresponding to the corresponding one display pixel data is provided. 140 itself may be reduced.

また、図１３（ｂ）のように強制的にハイインピーダンス制御判別信号をアクティブにしない連続判別部１４３ｂを１表示画素データに対応する隣接画素データ出力遷移・状態判別制御回路全てに配置して、本表示駆動装置の初期化時や、ブランキング期間などの表示に影響を与えない表示ラインの切り替わり直前の期間において、
ハイインピーダンス強制ＯＦＦ設定入力信号ＯＦＦＳと
レジスタ設定用入力信号ＲＳＣＫを外部入力信号として新たに設けて、
論理積回路の片側入力を電気的に非アクティブに固定する代わりに、レジスタ設定によって、所定の本数や、配置位置を自由に設定変更できるようにしてもよい。 Further, as shown in FIG. 13B, the continuous determination unit 143b that does not forcibly activate the high impedance control determination signal is arranged in all adjacent pixel data output transition / state determination control circuits corresponding to one display pixel data, At the time of initialization of this display drive device and the period immediately before the switching of the display line that does not affect the display such as the blanking period,
High impedance forced OFF setting input signal OFFS and register setting input signal RSCK are newly provided as external input signals,
Instead of electrically fixing one-side input of the AND circuit to be electrically inactive, a predetermined number or arrangement position may be freely changed by register setting.

図１３（ｂ）では、表示ライン切り替え信号が入力される前の表示に影響を与えないブランキング期間などでハイインピーダンス強制ＯＦＦ設定入力信号ＯＦＦＳをシリアルにに“・・・０１１０１１０・・・”というようにレジスタ設定用入力信号ＲＳＣＫで順にシフトさせて表示画素判別結果信号１５１を強制的に非アクティブにしたい表示画素列に設定することが可能である。   In FIG. 13B, the high impedance forced OFF setting input signal OFFS is serially referred to as “... 0110110...” In a blanking period that does not affect the display before the display line switching signal is input. As described above, the display pixel discrimination result signal 151 can be forcibly set to the display pixel column to be inactivated by sequentially shifting with the register setting input signal RSCK.

図１３（ｃ）はハイインピーダンス制御が所定の本数を超えて連続しないように所定の本数おきに強制的にハイインピーダンス制御判別信号をアクティブにしない回路を判別回路部１４３に用いた別の実施形態である。   FIG. 13C shows another embodiment in which a circuit that does not forcibly activate the high impedance control determination signal every predetermined number is used for the determination circuit unit 143 so that the high impedance control does not continue beyond the predetermined number. It is.

図１３（ｃ）では所定の本数として３本を超えて連続しないように制御する構成例である。   FIG. 13C shows a configuration example in which control is performed so that the predetermined number does not exceed three.

図１３（ｃ）によると、ハイインピーダンス制御が所定の本数を超えて連続する場合、
判別回路部１４３ｃによって動的に判断ができるので、図１３（ａ）で説明した固定端子を強制的にハイインピーダンス制御をアクティブにしないものよりも、所望の容量結合駆動による最小電位を効率良く確保しながらも、表示画像データの状態によっては、軽負荷時に直接駆動する端子数を低減できるので駆動に伴う急峻な遷移によるＥＭＩや電源ノイズの発生を抑制できる。 According to FIG. 13 (c), when high impedance control continues beyond a predetermined number,
Since the determination circuit unit 143c can make a dynamic determination, the minimum potential by the desired capacitive coupling drive can be efficiently secured as compared with the case where the fixed terminal described in FIG. 13A is not forced to activate the high impedance control. However, depending on the state of the display image data, it is possible to reduce the number of terminals that are directly driven at a light load, and thus it is possible to suppress the generation of EMI and power supply noise due to a steep transition accompanying driving.

図１４は、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第１の実施例である。   FIG. 14 is a first example of the three-state output circuit 17 corresponding to one display pixel data in the three-state output circuit unit 160.

図１４（ａ）は、表示画素データＱと、ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１とを入力として入力し、表示パネルを駆動するのに最適な電位レベルに変換して表示出力１７１として出力する回路であり、
信号制御回路４１と、電源から供給される“Ｈｉ”レベル電位を電気的に断接制御するＰチャネル型トランジスタ４２と、グラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断接制御するＮチャネル型トランジスタ４３で構成している。
ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
信号制御回路４１は、表示画素判別結果信号１５１がアクティブ状態にないときは
表示画素データＱの状態に基づいて、表示画素データＱが“Ｈｉ”レベル電位のときは
“Ｈｉ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を接制御して、Ｎチャネル型トランジスタ４３を断制御する。
表示画素データＱが“Ｌｏｗ”レベル電位のときは
“Ｌｏｗ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を断制御して、Ｎチャネル型トランジスタ４３を接制御する。 In FIG. 14A, the display pixel data Q, the high-impedance control effective period signal 113, and the display pixel discrimination result signal 151 are inputted as inputs, and converted to an optimal potential level for driving the display panel. A circuit for outputting as a display output 171;
A signal control circuit 41, a P-channel transistor 42 for electrically connecting / disconnecting a “Hi” level potential supplied from a power source, and an N for electrically connecting / disconnecting a “Low” level potential supplied from ground. A channel type transistor 43 is used.
When the high impedance control effective period signal 113 is active,
Based on the state of the display pixel data Q when the display pixel discrimination result signal 151 is not in the active state, the signal control circuit 41 outputs the “Hi” level potential when the display pixel data Q is at the “Hi” level potential. The P-channel transistor 42 is contact-controlled so that the N-channel transistor 43 is disconnected so as to output from 171.
When the display pixel data Q is at the “Low” level potential, the P-channel transistor 42 is controlled to be disconnected and the N-channel transistor 43 is contact-controlled so that the “Low” level potential is output from the display output 171.

ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
表示画素判別結果信号１５１がアクティブ状態のときは、表示画素データＱの状態に関わらず、表示出力１７１からハイインピーダンスレベルの電位を出力するようにＰチャネル型トランジスタ４２とＮチャネル型トランジスタ４３をともに断制御する。 When the high impedance control effective period signal 113 is active,
When the display pixel discrimination result signal 151 is in an active state, both the P-channel transistor 42 and the N-channel transistor 43 are set so as to output a high impedance level potential from the display output 171 regardless of the state of the display pixel data Q. Control.

図１４（ｂ）は図１４（ａ）における信号制御回路４１の論理構成を透視図的に表した１つの実施例である。   FIG. 14B shows one embodiment in which the logical configuration of the signal control circuit 41 in FIG.

ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１のアクティブレベルを“Ｈｉ”レベル、非アクティブレベルを“Ｌｏｗ”として具体的に説明する。   The high impedance control effective period signal 113 and the display pixel determination result signal 151 will be specifically described by assuming that the active level is “Hi” level and the inactive level is “Low”.

ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、かつ表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態においては
論理積回路４４は表示画素判別結果信号１５１“Ｈｉ”を伝播せず、
表示画素データＱの状態によって、Ｐチャネル型トランジスタ４２を接制御、Ｎチャネル型トランジスタ４３を断制御、または、Ｐチャネル型トランジスタ４２を断制御、Ｎチャネル型トランジスタ４３を接制御できるように論理和回路４５と論理積回路４６を構成する。 When the high impedance control effective period signal 113 is in the active level “Hi” and the display pixel determination result signal 151 is in the inactive level “Low”, the AND circuit 44 outputs the display pixel determination result signal 151 “Hi”. Does not propagate,
Depending on the state of the display pixel data Q, the P-channel transistor 42 is contact-controlled, the N-channel transistor 43 is disconnected, or the P-channel transistor 42 is disconnected and the N-channel transistor 43 is contact-controlled. A circuit 45 and an AND circuit 46 are configured.

例えば、ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、かつ表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態において、
表示画素データＱの状態が“Ｈｉ”レベル電位の場合は、論理反転回路５４によって論理レベルを反転し、論理和回路４５の出力を“Ｌｏｗ”レベル出力させてＰチャネル型トランジスタ４２においては電源電位から供給される“Ｈｉ”レベル電位を電気的に接制御し、
論理積回路４６の出力を“Ｌｏｗ”レベル出力させてＮチャネル型トランジスタ４３においてはグラウンド電位から供給される“Ｌｏｗ”レベル電位を電気的に断制御する。 For example, in the state where the high impedance control effective period signal 113 is in the active level “Hi” and the display pixel determination result signal 151 is in the inactive level “Low”,
When the state of the display pixel data Q is the “Hi” level potential, the logic level is inverted by the logic inversion circuit 54, and the output of the OR circuit 45 is output to the “Low” level. Electrically control the “Hi” level potential supplied from
The output of the AND circuit 46 is outputted at the “Low” level, and the “Low” level potential supplied from the ground potential is electrically cut off in the N-channel transistor 43.

以上の制御によって表示画素データＱの電位レベル“Ｈｉ”を表示出力１７１へ伝播させる。   Through the above control, the potential level “Hi” of the display pixel data Q is propagated to the display output 171.

また、ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、かつ表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態において、
表示画素データＱの状態が“Ｌｏｗ”レベル電位の場合は、論理反転回路５４によって論理レベルを反転し、論理和回路４５の出力を“Ｈｉ”レベル出力させてＰチャネル型トランジスタ４２においては電源電位から供給される“Ｈｉ”レベル電位を電気的に断制御し、
論理積回路４６の出力を“Ｈｉ”レベル出力させてＮチャネル型トランジスタ４３においてはグラウンド電位から供給される“Ｌｏｗ”レベル電位を電気的に接制御する。 Further, when the high impedance control effective period signal 113 is in the active level “Hi” state and the display pixel discrimination result signal 151 is in the inactive level “Low” state,
When the state of the display pixel data Q is “Low” level potential, the logic level is inverted by the logic inversion circuit 54, and the output of the OR circuit 45 is output to “Hi” level. Electrically controlling the “Hi” level potential supplied from the
The output of the AND circuit 46 is output at the “Hi” level, and the N channel transistor 43 electrically controls the “Low” level potential supplied from the ground potential.

以上の制御によって表示画素データＱの電位レベル“Ｈｉ”を表示出力１７１へ伝播させる。   Through the above control, the potential level “Hi” of the display pixel data Q is propagated to the display output 171.

以上の制御によって表示画素データＱの電位レベル“Ｌｏｗ”を表示出力１７１へ伝播させる。   Through the above control, the potential level “Low” of the display pixel data Q is propagated to the display output 171.

以上の動作によって、表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”のときは、表示出力１７１は表示画素データＱの電位レベルに応じた出力を行う。   With the above operation, when the display pixel discrimination result signal 151 is at the inactive level “Low”, the display output 171 outputs according to the potential level of the display pixel data Q.

ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、
表示画素判別結果信号１５１がアクティブレベル“Ｈｉ”の状態においては
表示画素データＱの状態によらず、表示画素判別結果信号１５１のアクティブレベル“Ｈｉ”を伝播させて論理和回路４５の出力を“Ｈｉ”レベル出力させてＰチャネル型トランジスタ４２においては電源から供給される“Ｈｉ”レベル電位を電気的に断制御し、論理積回路４６の出力を“Ｌｏｗ”レベル出力させてＮチャネル型トランジスタ４３においてはグラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断制御する。 In the state of the active level “Hi” of the high impedance control effective period signal 113,
When the display pixel discrimination result signal 151 is in the active level “Hi”, the active level “Hi” of the display pixel discrimination result signal 151 is propagated regardless of the state of the display pixel data Q, and the output of the OR circuit 45 is “ In the P-channel transistor 42, the “Hi” level potential supplied from the power supply is electrically cut off and the output of the AND circuit 46 is output in the “Low” level to cause the N-channel transistor 43 to output the “Hi” level. In, the “Low” level potential supplied from the ground is electrically controlled.

以上の動作によって、表示画素判別結果信号１５１がアクティブレベル“Ｌｏｗ”のときは、Ｐチャネル型トランジスタ４２およびＮチャネル型トランジスタ４３をともに断状態に制御して、表示出力１７１は表示画素データＱの電位に関係なくハイインピーダンスレベルの電位を物理的に断制御することなく出力する。   With the above operation, when the display pixel discrimination result signal 151 is at the active level “Low”, both the P-channel transistor 42 and the N-channel transistor 43 are controlled to be in the disconnected state, and the display output 171 is the display pixel data Q. A high-impedance level potential is output without physical disconnection control regardless of the potential.

図１５は、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第２の実施例である。   FIG. 15 shows a second embodiment of the three-state output circuit 17 corresponding to one display pixel data in the three-state output circuit unit 160.

図１５（ａ）は、表示画素データＱと、ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１とを入力として入力し、表示パネルを駆動するのに最適な電位レベルに変換して表示出力１７１として出力する回路であり、
信号制御回路４１と、電源から供給される“Ｈｉ”レベル電位を電気的に断接制御するＰチャネル型のトランジスタ４２と、グラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断接制御するＮチャネル型トランジスタス４３と、
表示出力１７１とを電気的に断接制御するＰチャネル型断接スイッチ５２とで構成している。 In FIG. 15A, the display pixel data Q, the high-impedance control effective period signal 113, and the display pixel discrimination result signal 151 are inputted as inputs, and converted to an optimum potential level for driving the display panel. A circuit for outputting as a display output 171;
The signal control circuit 41, the P channel type transistor 42 for electrically connecting / disconnecting the “Hi” level potential supplied from the power supply, and the “Low” level potential supplied from the ground are electrically connected / disconnected. N-channel transistor 43,
The display output 171 is composed of a P-channel connection / disconnection switch 52 that electrically controls connection / disconnection.

ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
信号制御回路４１は、表示画素判別結果信号１５１がアクティブ状態にないときは表示画素データＱの状態に基づいて、表示画素データＱが“Ｈｉ”レベル電位のときは
“Ｈｉ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を接制御して、Ｎチャネル型トランジスタ４３を断制御する。 When the high impedance control effective period signal 113 is active,
Based on the state of the display pixel data Q when the display pixel discrimination result signal 151 is not in the active state, the signal control circuit 41 outputs the “Hi” level potential when the display pixel data Q is at the “Hi” level potential. The P-channel transistor 42 is contact-controlled so that the N-channel transistor 43 is disconnected so as to output from 171.

表示画素データＱが“Ｌｏｗ”レベル電位のときは、
“Ｌｏｗ”レベル電位を表示出力１７１から出力するように、Ｐチャネル型トランジスタ４２を断制御して、Ｎチャネル型トランジスタ４３を接制御する。 When the display pixel data Q is “Low” level potential,
The P-channel transistor 42 is disconnected and the N-channel transistor 43 is contact-controlled so that the “Low” level potential is output from the display output 171.

ハイインピーダンス制御有効期間信号１１３がアクティブの状態において、
表示画素判別結果信号１５１がアクティブ状態のときは、表示画素データＱの状態に関わらず、表示出力１７１からハイインピーダンスレベルの電位を出力するようにＰチャネル型断接スイッチ５２を断制御する。 When the high impedance control effective period signal 113 is active,
When the display pixel discrimination result signal 151 is in the active state, the P-channel connection / disconnection switch 52 is controlled to output a high impedance level potential from the display output 171 regardless of the state of the display pixel data Q.

図１５（ｂ）は図１５（ａ）における信号制御回路４１の論理構成を透視図的に表した１実施例である。   FIG. 15B shows an embodiment in which the logical configuration of the signal control circuit 41 in FIG.

ハイインピーダンス制御有効期間信号１１３と、表示画素判別結果信号１５１のアクティブレベルを“Ｈｉ”レベル、非アクティブレベルを“Ｌｏｗ”として具体的に説明する。   The high impedance control effective period signal 113 and the display pixel determination result signal 151 will be specifically described by assuming that the active level is “Hi” level and the inactive level is “Low”.

ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、
表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態においては
断接スイッチ５２を接制御して、
表示画素データＱの状態によって、Ｐチャネル型トランジスタ４２およびＮチャネル型トランジスタ４３を断接制御できるように構成する。 In the state of the active level “Hi” of the high impedance control effective period signal 113,
When the display pixel determination result signal 151 is in the inactive level “Low”, the connection / disconnection switch 52 is contact-controlled,
The P-channel transistor 42 and the N-channel transistor 43 are configured to be connected and disconnected depending on the state of the display pixel data Q.

表示画素データＱの状態が“Ｈｉ”レベル電位の場合は、論理反転回路５４で論理を反転させてＰチャネル型トランジスタ４２においては電源から供給される“Ｈｉ”レベル電位を電気的に接制御し、Ｎチャネル型トランジスタ４３においてはグラウンドから供給される“Ｌｏｗ”レベル電位を電気的に断制御する。   When the state of the display pixel data Q is the “Hi” level potential, the logic inversion circuit 54 inverts the logic, and the P channel transistor 42 electrically controls the “Hi” level potential supplied from the power source. In the N-channel transistor 43, the “Low” level potential supplied from the ground is electrically controlled.

以上の動作によって、表示画素判別結果信号１５１が非アクティブレベル“Ｌｏｗ”の状態においては、表示出力１７１は表示画素データＱの電位に応じた出力を行う。   With the above operation, when the display pixel discrimination result signal 151 is in the inactive level “Low”, the display output 171 outputs according to the potential of the display pixel data Q.

ハイインピーダンス制御有効期間信号１１３のアクティブレベル“Ｈｉ”の状態で、
表示画素判別結果信号１５１がアクティブレベル“Ｈｉ”の状態においては
表示画素データＱの状態によらず、Ｐチャネル型断接スイッチ５２を断制御する。 In the state of the active level “Hi” of the high impedance control effective period signal 113,
When the display pixel discrimination result signal 151 is in the active level “Hi”, the P-channel connection / disconnection switch 52 is controlled to be disconnected regardless of the state of the display pixel data Q.

以上の動作によって、表示画素判別結果信号１５１がアクティブレベル“Ｈｉ”の状態においては、Ｐチャネル型断接スイッチ５２によって物理的に出力配線を断制御することで表示出力１７１は表示画素データＱの電位に関係なくハイインピーダンスレベルの電位を出力する。   With the above operation, when the display pixel discrimination result signal 151 is in the active level “Hi”, the display output 171 is obtained from the display pixel data Q by physically controlling the disconnection of the output wiring by the P-channel connection / disconnection switch 52. A high impedance level potential is output regardless of the potential.

図１６は、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の第３の実施例である。   FIG. 16 shows a third embodiment of the three-state output circuit 17 corresponding to one display pixel data in the three-state output circuit unit 160.

図１６（ａ）において７２は低電圧レベルの信号を高電圧レベルの信号に昇圧変換する昇圧回路である。   In FIG. 16A, reference numeral 72 denotes a booster circuit that boosts and converts a low voltage level signal into a high voltage level signal.

昇圧回路を挿入することによって、表示画素データＱの“Ｈｉ”レベル電位を表示パネルを駆動するのに低電圧側回路の電源電位より高い電位レベルが要求される場合、低電圧側回路の電源電位より高い電位レベルの高圧側電源と、昇圧回路７２によって最適な駆動電位レベルに昇圧して出力することが可能となる。   When a potential level higher than the power supply potential of the low voltage side circuit is required to drive the display panel with the “Hi” level potential of the display pixel data Q by inserting the booster circuit, the power supply potential of the low voltage side circuit It becomes possible to boost the voltage to an optimum driving potential level by the high-voltage side power source having a higher potential level and the booster circuit 72 and output the boosted voltage.

図１６（ｂ）は図１６（ａ）におけるより具体的な回路構成を示す１つの実施例を示すものである。   FIG. 16B shows one embodiment showing a more specific circuit configuration in FIG.

図１７は、本発明に係る表示駆動装置を用いたモジュールパッケージの平面図である。図１７において、１７００はモジュールパッケージ、１７０１は表示入力信号接合端子部、１７０２はＦＰＣ、１７０３は表示出力接合端子部、１７０４はデータドライバ（本発明の表示駆動装置）である。   FIG. 17 is a plan view of a module package using the display driving apparatus according to the present invention. In FIG. 17, 1700 is a module package, 1701 is a display input signal junction terminal, 1702 is an FPC, 1703 is a display output junction terminal, and 1704 is a data driver (display drive device of the present invention).

図１８は、図１７のモジュールパッケージ１７００を用いたパネルモジュールの平面図である。図１８において、１８００はパネルモジュール、１８０１はＰＤＰパネル、１８０２は表示入力共通基板、１８０３は信号処理制御回路である。ＰＤＰパネル１８０１の複数分割列の各々に対して１個のモジュールパッケージ１７００が用いられるので、個々のデータドライバ１００における消費電力低減がパネルモジュール１８００全体の消費電力低減に大きく寄与する。   FIG. 18 is a plan view of a panel module using the module package 1700 of FIG. In FIG. 18, 1800 is a panel module, 1801 is a PDP panel, 1802 is a display input common substrate, and 1803 is a signal processing control circuit. Since one module package 1700 is used for each of the plurality of divided columns of the PDP panel 1801, reduction of power consumption in each data driver 100 greatly contributes to reduction of power consumption of the entire panel module 1800.

図１９は、図１８のパネルモジュール１８００を用いたテレビセットの回路ブロック図である。図１９において、１９００はテレビセット、１９０１はパネルブロックである。   FIG. 19 is a circuit block diagram of a television set using the panel module 1800 of FIG. In FIG. 19, 1900 is a television set and 1901 is a panel block.

なお、隣接画素データ出力遷移・状態判別制御回路部１４０の実施の形態、３状態出力回路部１６０の制御の実施の形態、３状態出力回路部１６０における１表示画素データに対応した３状態出力回路１７の実施例は、それぞれの構成の１例を示すものであり、組み合わせて構成してもよい。   The embodiment of the adjacent pixel data output transition / state determination control circuit unit 140, the control mode of the three-state output circuit unit 160, and the three-state output circuit corresponding to one display pixel data in the three-state output circuit unit 160 The seventeenth embodiment shows one example of each configuration, and may be configured in combination.

なお、ハイインピーダンス制御有効期間信号１１３は外部より直接入力される信号としたが、本発明の表示駆動装置内で走査ライン切り替え信号より所望のパルス幅の信号を生成してもよい。   Although the high impedance control effective period signal 113 is a signal directly input from the outside, a signal having a desired pulse width may be generated from the scanning line switching signal in the display driving device of the present invention.

以上説明したように、本発明は、ＥＭＩを抑えることができるので、ＰＤＰやＥＬパネル等の容量性の負荷を有する表示パネルのドライバとして有用である。   As described above, since the EMI can be suppressed, the present invention is useful as a driver for a display panel having a capacitive load such as a PDP or an EL panel.

DIN 入力表示画素データ
Ｑ 表示画素データ
Ｐ 先行表示画素データ
１１０ 第１のラッチ部
１２０ 第２のラッチ部
１２１ 表示画素データＱ
１４０ 隣接画素データ出力遷移・状態判別制御回路部
１４１ 隣接画素データ出力遷移・状態判別制御回路部１４０を構成する一部である表示画素データ遷移状態判別部
１４２ 隣接画素データ出力遷移・状態判別制御回路部１４０を構成する一部である隣接画素データ比較判別部
１５１ 表示画素判別結果信号
１６０ ３状態出力回路部
１８０ 表示駆動出力端子部
１１２ 走査ライン切り替え信号
１１３ ハイインピーダンス制御有効期間信号
１７１ 表示出力
Ｑ（ｎ） 表示画素ｎの表示画素データ
Ｑ（ｎ−１）、Ｑ（ｎ＋１） 表示画素ｎに隣接する表示画素データ
１４１１ 排他的論理和回路
１４２１、１４２２、１４２３、１４２４ 論理積回路
１４１２ 先行表示画素を反転入力とする論理積回路
１４１３ 表示画素を反転入力とする論理積回路
６００ 本発明の表示駆動装置を含む表示パネルモジュール
１００ 本発明の表示駆動装置
６２０ 表示ラインを選択駆動制御する走査維持電極制御駆動部
６２１ 走査／維持電極
６１１ データ電極
Ｃ１ データ電極と走査／維持電極間の対向電極間の容量性負荷
Ｃ２ 隣接データ電極間の容量性負荷
Ｃ２１ 表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ−１との間のデータ電極間容量負荷
Ｖ２１ Ｃ２１に発生する電位差
Ｑ２１ Ｃ２１とＶ２１による電荷量
Ｃ２２ 表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷
Ｖ２２ Ｃ２２に発生する電位差
Ｑ２２ Ｃ２２とＶ２２による電荷量
Ｖ 表示駆動による駆動電位
ＶHi-z 隣接容量結合駆動による駆動電位
Ｃ２３ 表示駆動出力端子ｎに隣接した表示駆動出力端子ｎ＋１との間のデータ電極間容量負荷
Ｖ２３ Ｃ２３に発生する電位差
Ｑ２３ Ｃ２３とＶ２３による電荷量
１６１ パルス幅遅延回路
１４３、１４３ａ、１４３ｂ 連続判別部
ＯＦＦＳ ハイインピーダンス強制ＯＦＦ設定入力信号
ＲＳＣＫ レジスタ設定用入力信号
１７１ 表示出力
４１ 信号制御回路
４２ Ｐチャネル型のトランジスタ
４３ Ｎチャネル型トランジスタ
４５ 論理和回路
４６ 論理積回路
５４ 論理反転回路
５２ Ｐチャネル型断接スイッチ
７２ 昇圧回路
１７００ モジュールパッケージ
１７０１ 表示入力信号接合端子部
１７０２ ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）
１７０３ 表示出力接合端子部
１７０４ データドライバ
１８００ パネルモジュール
１８０１ ＰＤＰパネル
１８０２ 表示入力共通基板
１８０３ 信号処理制御回路
１９００ テレビセット
１９０１ パネルブロック DIN input display pixel data Q display pixel data P preceding display pixel data 110 first latch unit 120 second latch unit 121 display pixel data Q
140 Adjacent Pixel Data Output Transition / State Discrimination Control Circuit Unit 141 Adjacent Pixel Data Output Transition / State Discrimination Control Circuit Unit 140 A Display Pixel Data Transition State Discrimination Unit that is Part of the Neighboring Pixel Data Output Transition / State Discrimination Control Circuit Unit 142 Adjacent pixel data comparison / determination unit 151 that constitutes part 140 display pixel determination result signal 160 three-state output circuit unit 180 display drive output terminal unit 112 scan line switching signal 113 high impedance control effective period signal 171 display output Q ( n) Display pixel data of display pixel n Q (n−1), Q (n + 1) Display pixel data adjacent to display pixel n 1411 Exclusive OR circuit 1421, 1422, 1423, 1424 AND circuit 1412 Prior display pixel AND circuit 1413 for inverting input 1413 Display pixel as inverting input AND circuit 600 Display panel module including display drive device of the present invention 100 Display drive device of the present invention 620 Scan sustain electrode control drive unit 621 for selectively driving and controlling display lines 621 Scan / sustain electrode 611 Data electrode C1 Data electrode and scan / Capacitive load between opposing electrodes between sustain electrodes C2 Capacitive load between adjacent data electrodes C21 Inter-data electrode capacitive load between display drive output terminal n-1 adjacent to display drive output terminal n V21 is generated at C21 Potential difference Q21 Charge amount due to C21 and V21 C22 Capacitance load between data electrodes between display drive output terminal n + 1 adjacent to display drive output terminal n V22 Potential difference generated at C22 Q22 Charge amount due to C22 and V22 V Drive potential due to display drive Drive potential by V Hi-z adjacent capacitive coupling drive C23 Adjacent to display drive output terminal n Data electrode capacitive load between display drive output terminal n + 1 V23 Potential difference generated at C23 Q23 Charge amount due to C23 and V23 161 Pulse width delay circuit 143, 143a, 143b Continuous discrimination unit OFFS High impedance forced OFF setting input signal RSCK Register setting input signal 171 Display output 41 Signal control circuit 42 P-channel type transistor 43 N-channel type transistor 45 Logical sum circuit 46 Logical product circuit 54 Logical inversion circuit 52 P-channel type disconnection switch 72 Booster circuit 1700 Module package 1701 Display Input signal junction terminal 1702 FPC (Flexible Printed Circuit)
1703 Display output joint terminal 1704 Data driver 1800 Panel module 1801 PDP panel 1802 Display input common board 1803 Signal processing control circuit 1900 Television set 1901 Panel block

Claims (15)

容量性負荷を駆動する表示駆動装置であって、
表示ラインの切り替わりのタイミングで入力される走査ライン切り替え信号（１１２）と、
１ライン分の表示画素データ（Ｑ）を一時記憶する第１のラッチ部（１１０）と、
前記表示画素データから１ライン先行する先行表示画素データ（Ｐ）を一時記憶する第２のラッチ部（１２０）と、
前記表示画素データと前記先行表示画素データとに基づいて前記表示画素データの遷移状態を判別し、前記表示画素データの両隣の表示画素データの遷移状態とをさらに比較判別する隣接画素データ出力遷移・状態判別制御回路部（１４０）と、
前記表示画素データを表示に最適な信号レベルに調整し、
前記隣接画素データ出力遷移・状態判別制御回路部での状態判別結果に基づいて
前記表示画素データと前記表示画素データの両隣の表示画素データの遷移状態が同じであると判定した場合に、前記表示画素データに対応する出力を所定の期間強制的にハイインピーダンスの状態に制御する３状態出力回路部（１６０）と
前記３状態出力回路部の出力を容量性負荷を備えた表示パネル等へ伝播する表示駆動出力端子（１８０）と
前記走査ライン切り替え信号の入力タイミングで前記表示駆動出力端子を所定の期間ハイインピーダンス制御を有効とするハイインピーダンス制御有効期間信号（１１３）と
からなることを特徴とする表示駆動装置。 A display driving device for driving a capacitive load,
A scanning line switching signal (112) input at the timing of switching the display line;
A first latch unit (110) for temporarily storing display pixel data (Q) for one line;
A second latch unit (120) for temporarily storing the preceding display pixel data (P) one line preceding the display pixel data;
An adjacent pixel data output transition that determines a transition state of the display pixel data based on the display pixel data and the preceding display pixel data, and further compares and determines a transition state of display pixel data on both sides of the display pixel data. A state determination control circuit (140);
Adjusting the display pixel data to an optimum signal level for display;
When it is determined that the transition state of the display pixel data on both sides of the display pixel data and the display pixel data is the same based on the state determination result in the adjacent pixel data output transition / state determination control circuit unit, the display A three-state output circuit unit (160) for forcibly controlling the output corresponding to the pixel data to a high impedance state for a predetermined period and the output of the three-state output circuit unit are propagated to a display panel or the like having a capacitive load. The display drive output terminal (180) and a high-impedance control effective period signal (113) for enabling high-impedance control for a predetermined period of time at the input timing of the scanning line switching signal. Display drive device. 隣接画素データ出力遷移・状態判別制御回路部で状態判別した
所定の状態において、
表示駆動出力端子に対応する表示画素データ（１２１（Ｑｎ））と、前記表示駆動出力端子に対応する前記表示画素データに隣接する隣接表示画素データ（１２１（Ｑｎ−１、Ｑｎ＋１））との間の隣接間寄生容量（Ｃ２１、Ｃ２２（＝Ｃ２））を利用して、前記表示駆動出力端子に対応する前記表示画素データの表示出力（１７１）をハイインピーダンス制御しても、前記表示画素データに隣接する隣接表示画素データの表示駆動に容量結合駆動されて前記表示駆動出力端子（１８０）が駆動されることを特徴とする請求項１に記載の表示駆動装置。 In a predetermined state determined by the adjacent pixel data output transition / state determination control circuit unit,
Between display pixel data (121 (Qn)) corresponding to the display drive output terminal and adjacent display pixel data (121 (Qn-1, Qn + 1)) adjacent to the display pixel data corresponding to the display drive output terminal Even if the display output (171) of the display pixel data corresponding to the display drive output terminal is subjected to high impedance control using the adjacent parasitic capacitance (C21, C22 (= C2)), the display pixel data The display driving device according to claim 1, wherein the display driving output terminal (180) is driven by capacitive coupling driving for display driving of adjacent adjacent display pixel data. 表示駆動出力端子に対応する表示画素データの表示出力（１７１）をハイインピーダンス制御するために、表示駆動出力端子に対応する表示画素データの表示出力（１７１）と表示駆動出力端子（１８０）とを物理的に断接する出力断接スイッチ（５２）を用いてハイインピーダンス制御してもよいことを特徴とする請求項１に記載の３状態出力回路部 In order to perform high impedance control on the display output (171) of the display pixel data corresponding to the display drive output terminal, the display output (171) of the display pixel data corresponding to the display drive output terminal and the display drive output terminal (180) are provided. 3. The three-state output circuit unit according to claim 1, wherein high impedance control may be performed using an output connection / disconnection switch (52) that is physically connected / disconnected. 表示駆動出力端子に対応する表示画素データの表示出力（１７１）をハイインピーダンス制御するために、複数のトランジスタ素子で構成された各出力駆動トランジスタ（４２、４３）のゲートとベースを制御して、前記各出力駆動トランジスタをオフ状態に制御することで前記表示駆動出力端子に対応する前記表示画素データの表示出力（１７１）と前記表示駆動出力端子（１８０）とを物理的に断接することなくハイインピーダンス制御してもよいことを特徴とする請求項１に記載の３状態出力回路部 In order to control the display output (171) of the display pixel data corresponding to the display drive output terminal to high impedance, the gate and base of each output drive transistor (42, 43) composed of a plurality of transistor elements are controlled, By controlling each of the output drive transistors to be in an OFF state, the display output (171) of the display pixel data corresponding to the display drive output terminal and the display drive output terminal (180) are not physically connected or disconnected. The three-state output circuit unit according to claim 1, wherein impedance control may be performed. 隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データ（Ｑ）と先行表示画素データ（Ｐ）とにおいて論理レベル状態に遷移があるかどうか、
および前記表示画素データの両隣の表示画素データと前記表示画素データの両隣の先行表示画素データとにおいて論理レベル状態に遷移があるかどうかをそれぞれ比較判別する表示画素データ遷移状態判別部（１４１）と、
前記表示画素データ遷移状態判別部の結果に基づいて表示画素データに遷移状態があると判別した場合は、
前記表示画素データおよび前記表示画素データの両隣における表示画素データの隣接３画素の論理レベル状態が同じであるかどうかを判別する隣接画素データ比較判別部（１４２）とからなることを特徴とする請求項１に記載の隣接画素データ出力遷移・状態判別制御回路部（１４０） The adjacent pixel data output transition / state determination control circuit unit (140)
Whether there is a transition in the logic level state in the display pixel data (Q) and the preceding display pixel data (P),
And a display pixel data transition state discriminating unit (141) for comparing and discriminating whether or not there is a transition in the logic level state between the display pixel data on both sides of the display pixel data and the preceding display pixel data on both sides of the display pixel data. ,
When it is determined that the display pixel data has a transition state based on the result of the display pixel data transition state determination unit,
The display pixel data and an adjacent pixel data comparison / determination unit (142) for determining whether or not the logical level states of the adjacent three pixels of the display pixel data on both sides of the display pixel data are the same. The adjacent pixel data output transition / state determination control circuit section according to Item 1 (140) 隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データと前記表示画素データの両隣の表示画素データの論理レベル状態が同じであるかどうか（１４２１）、
および先行表示画素データと、前記先行表示画素データの両隣の先行表示画素データの論理レベル状態が同じであるかどうか（１４２２）をそれぞれ比較判別する隣接画素データ比較判別部（１４２）と、
前記隣接画素データ比較判別部の結果に基づいて隣接３画素の表示画素データの論理レベル状態が同じであり、隣接３画素の先行表示画素データの論理レベル状態が同じであると判別した場合（１４２３の出力）は、
前記表示画素データと前記先行表示画素データとにおいて論理レベル状態に遷移があるかどうか比較判別する（１４２４）表示画素データ遷移状態判別部（１４１）とからなることを特徴とする請求項１記載の隣接画素データ出力遷移・状態判別制御回路部（１４０） The adjacent pixel data output transition / state determination control circuit unit (140)
Whether the logical level state of the display pixel data and the display pixel data on both sides of the display pixel data are the same (1421);
And an adjacent pixel data comparison / determination unit (142) for comparing and determining whether the logical level states of the preceding display pixel data and the preceding display pixel data on both sides of the preceding display pixel data are the same (1422),
When it is determined that the logical level state of the display pixel data of the adjacent three pixels is the same and the logical level state of the preceding display pixel data of the adjacent three pixels is the same based on the result of the adjacent pixel data comparison and determination unit (1423) Output)
The display pixel data transition state discriminating unit (141) for comparing and discriminating whether or not there is a transition in a logical level state between the display pixel data and the preceding display pixel data (1). Adjacent pixel data output transition / state discrimination control circuit (140) 隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データと前記表示画素データの両隣の表示画素データの論理レベル状態が同じであるかどうか（１４２１）、
および先行表示画素データと、前記先行表示画素データの両隣の先行表示画素データの論理レベル状態が同じであるかどうか（１４２２）をそれぞれ比較判別する隣接画素データ比較判別部（１４２）と、
前記隣接画素データ比較判別部（１４２）の結果に基づいて隣接３画素の表示画素データの論理レベル状態が同じであり、隣接３画素の先行表示画素データの論理レベル状態が同じであると判別した場合（１４２３の出力）は、
前記表示画素データと前記先行表示画素データとにおいて論理レベル状態に立ち上がり遷移があるかどうか比較判別する（１４１２）表示画素データ遷移状態判別部（１４１）とからなることを特徴とする請求項１記載の隣接画素データ出力遷移・状態判別制御回路部（１４０） The adjacent pixel data output transition / state determination control circuit unit (140)
Whether the logical level state of the display pixel data and the display pixel data on both sides of the display pixel data are the same (1421);
And an adjacent pixel data comparison / determination unit (142) for comparing and determining whether the logical level states of the preceding display pixel data and the preceding display pixel data on both sides of the preceding display pixel data are the same (1422),
Based on the result of the adjacent pixel data comparison / determination unit (142), it is determined that the logical level state of the display pixel data of the adjacent three pixels is the same, and the logical level state of the preceding display pixel data of the adjacent three pixels is the same. If (output of 1423)
The display pixel data transition state discriminating unit (141) which compares and discriminates whether or not there is a rising transition in the logical level state between the display pixel data and the preceding display pixel data. Adjacent pixel data output transition / state discrimination control circuit part (140) 隣接画素データ出力遷移・状態判別制御回路部（１４０）は、
表示画素データと前記表示画素データの両隣の表示画素データの論理レベル状態が同じであるかどうか（１４２１）、
および先行表示画素データと、前記先行表示画素データの両隣の先行表示画素データの論理レベル状態が同じであるかどうか（１４２２）をそれぞれ比較判別する隣接画素データ比較判別部（１４２）と、
前記隣接画素データ比較判別部の結果に基づいて隣接３画素の表示画素データの論理レベル状態が同じであり、隣接３画素の先行表示画素データの論理レベル状態が同じであると判別した場合（１４２３の出力）は、
前記表示画素データと前記先行表示画素データとにおいて論理レベル状態に立ち下がり遷移があるかどうか比較判別する（１４１３）表示画素データ遷移状態判別部（１４１）とからなることを特徴とする請求項１記載の隣接画素データ出力遷移・状態判別制御回路部（１４０） The adjacent pixel data output transition / state determination control circuit unit (140)
Whether the logical level state of the display pixel data and the display pixel data on both sides of the display pixel data are the same (1421);
And an adjacent pixel data comparison / determination unit (142) for comparing and determining whether the logical level states of the preceding display pixel data and the preceding display pixel data on both sides of the preceding display pixel data are the same (1422),
When it is determined that the logical level state of the display pixel data of the adjacent three pixels is the same and the logical level state of the preceding display pixel data of the adjacent three pixels is the same based on the result of the adjacent pixel data comparison and determination unit (1423) Output)
The display pixel data and the preceding display pixel data comprise a display pixel data transition state determination unit (141) for comparing and determining whether there is a falling transition in the logic level state (1413). Described adjacent pixel data output transition / state discrimination control circuit (140) 隣接画素データ出力遷移・状態判別制御回路部（１４０）での判別結果（１５１）に基づいて、表示画素データのハイインピーダンス制御は互いに隣接する複数の表示画素データ（Ｑ（ｎ）、Ｑ（ｎ＋１）やＱ（ｋ−２），Ｑ（ｋ−１），Ｑ（ｋ））において連続してもよいことを特徴とする請求項１に記載の表示駆動装置。 Based on the determination result (151) in the adjacent pixel data output transition / state determination control circuit unit (140), the high impedance control of the display pixel data is performed by a plurality of display pixel data (Q (n), Q (n + 1) adjacent to each other. ) Or Q (k-2), Q (k-1), Q (k)), or the display driving device according to claim 1. 隣接画素データ出力遷移・状態判別制御回路部の判別結果（１５１）に基づいて、表示画素データのハイインピーダンス制御が所定の数を超えて連続する場合は、前記所定の数で強制的にハイインピーダンス制御を行わないように制御（１４３）してもよいことを特徴とする請求項１に記載の表示駆動装置。 Based on the discrimination result (151) of the adjacent pixel data output transition / state discrimination control circuit unit, when high impedance control of display pixel data continues beyond a predetermined number, the high impedance is forcibly increased by the predetermined number. The display driving device according to claim 1, wherein the control may be performed so as not to perform the control. ３状態出力回路部（１６０）の出力をハイインピーダンス制御するハイインピーダンス制御期間信号（１１３）は、
前記ハイインピーダンス制御期間信号の終了期間を遅延手段（１６１）の挿入によって各３状態出力回路間で異なるようにすることを特徴とする請求項１記載および請求項１１に記載の３状態出力回路部（１６０） A high impedance control period signal (113) for high impedance control of the output of the three-state output circuit unit (160) is:
12. The three-state output circuit unit according to claim 1, wherein the end period of the high-impedance control period signal is made different between the three-state output circuits by inserting delay means (161). (160) ハイインピーダンス制御した３状態出力回路部の出力（１７１）をハイインピーダンス制御期間終了後に、ハイインピーダンス制御しないで駆動したときの出力電位に比べて、容量結合駆動によって駆動された出力電位に差がある場合、残りの電位までを駆動してもよいことを特徴とする請求項１記載の３状態出力回路部 There is a difference in the output potential driven by capacitive coupling drive compared to the output potential when the output (171) of the three-state output circuit section subjected to high impedance control is driven without high impedance control after the end of the high impedance control period. 2. The three-state output circuit unit according to claim 1, wherein the remaining potential may be driven. 請求項１に記載の表示駆動装置を有することを特徴とする表示モジュールパッケージ A display module package comprising the display driving device according to claim 1. 請求項１に記載の表示駆動装置を有することを特徴とする表示パネルモジュール A display panel module comprising the display driving device according to claim 1. 請求項１に記載の表示駆動装置を有することを特徴とするテレビセット A television set comprising the display driving device according to claim 1.
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