JP2013005293A - 認証コンポーネント、被認証コンポーネントおよびその認証方法 - Google Patents
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Abstract
【解決手段】実施形態によれば、データ構造がそれぞれ鍵遷移レコードで構成された鍵情報、マトリックス状の秘密情報XY、および前記秘密情報XYが暗号化された秘密情報XYEとを記憶する被認証コンポーネント10と、前記被認証コンポーネントを認証する認証コンポーネント20との間における認証方法は、前記認証コンポーネントが、前記被認証コンポーネントから受領した前記鍵情報に対して、自身のデバイスインデックスに対応するレコードを選択し、前記レコードをデバイス鍵によって復号して鍵遷移を取り出すステップS33と、前記認証コンポーネントが、前記被認証コンポーネントから受領した前記秘密情報XYEに対して、対応する鍵遷移を用いて、復号処理を行い、前記秘密情報XYを共有するステップS13とを具備する。
【選択図】図22A
Description
まず、図1を用い、比較例1について説明する。この比較例1は、HB+プロトコルの一例に関するものである。
次に、図2を用い、比較例2について説明する。この比較例2は、Random HB#プロトコルの一例に関するものである。Random HB#プロトコルは、上記比較例1に示したHB+プロトコルが更に改良されたプロトコルである。
図示するように、Random HB#プロトコルでは、タグ(Tag)とリーダー(Reader)とが、各々秘密情報行列X, Yを共有する。
しかしながら、上記比較例1、2に係るプロトコルでは、例えば、NAND型フラッシュメモリ等に具体的に実装しようとした場合等に、以下(I)〜(IV)のような改善点が考えられる。
前述のように、上記比較例1、2では、リーダーとタグとは、秘密情報X, Yを共有している必要がある。しかしながら、上記比較例1、2では、秘密情報X, Yを共有するための具体的な共有方法が提示されていない。
その結果、リーダー側への負担が大きくなる。
上記HB+プロトコル、Random HB#プロトコルにおいては、いわゆる上記LPN問題を現実的な計算量で同定を困難とするためには相応の秘密情報量、すなわちX, Yは相応のデータサイズである必要がある。ここで、X, Yが全てのタグで共通であれば、ハードワイヤードロジックで構成することも可能であるが、X,Yをタグ毎に異ならせる場合、タグはX, Yを保持するために十分なメモリ容量を持つ必要がある。また、これと同時にタグ製造において同データを個別に記録する必要性があり、記録時間はすなわち製造時間へと反映される。
コンポーネントPが内部メモリにてX, Yを保持している場合、認証に用いる場合は同X, Yのデータ完全性が要求されるが、先行文献ではこれらについて言及されていない。データ完全性を保証するには、タグ内部のメモリにはエラー訂正符号を付与したX, Yを保有し、認証時に訂正処理を行うなどの方法が考えられる。しかしながら、一般に廉価メモリは必ずしも訂正機能を有しているわけではなく、メモリ側に訂正機能がない場合はメモリ以外のタグ内コンポーネントとして同訂正機能を有す必要がある。
その結果、タグのコスト増大を招く。
上記Random HB#コンポーネントは、各々受動攻撃、能動攻撃、一定条件下での中間者攻撃に対する耐性が認められているものの、近年では一般化された中間者攻撃に対する脆弱性が報告されるなど、X, Yが露見する可能性を排除することはできない。X, Yの露見には、それ相応の攻撃コストが要求されるものの、一旦X,Yが露見した場合、同X,Yを用いた偽造タグなどの製造が可能となるため、仮にX, Yが露見した場合でも新たなX, Yへと移行できるように、秘密情報の更新手段がある方が望ましい。
図1および図2を用い、第1実施形態に係る認証コンポーネント、被認証コンポーネントおよびその認証方法について説明する。
まず、図3を用い、第1実施形態に係る構成例について説明する。
図3に示すメモリシステムは、被認証コンポーネントであるNANDフラッシュメモリ10、認証コンポーネントであるホスト装置20、両者を仲介するコントローラ19を備える。図示するように、ホスト装置20は、コントローラ19と呼ばれるNAND型フラッシュメモリ10に対するアクセス機能を有したデバイスを経由してNAND型フラッシュメモリにアクセスする。
NAND型フラッシュメモリ10は、被認証コンポーネントである。本例に係るNAND型フラッシュメモリ10は、セルアレイ11、およびセルアレイ11の周辺領域に配置されるデータキャッシュ12、圧縮演算回路13、バイアスドRNG14、出力部15、乱数生成器16、順序交換回路18、ビット毎加算回路C1等を備える。
ロム領域(Rom area)11−1は、データ記録が禁止され、データ読み出しが許可される領域である。本例に係るロム領域11−1には、秘密情報XYを暗号化し、更に訂正符号が付与されたデータXYE(xe bits)が記録される。暗号化には、対称鍵暗号であるAES(Advanced Encryption Standard)などの暗号器を、暗号モードはCTR(Counter)、CBC(Cipher block chain)などを利用しても良いし、非対称暗号であるECDSA(楕円曲線暗号)やRSAなどを利用しても良い。また誤り訂正符号としては、BCH符号、Reed Solomon符号、LDPC(Low density parity check)符号などを利用してもよい。このように、本例は、いずれの暗号方法、訂正符号にも適用することが可能である。ここで、XYEとは、秘密情報XYが暗号化され、更に訂正符号が付与されたものとして表記される。また、(xe bits)とは、ビット数を表記する。
本例に係るホスト(Host)20は、訂正処理部21、暗号の復号部22、鍵保持部23、データ一時記憶部25、圧縮演算部26、乱数生成部27、順序交換部29、判定部30等を備える。
上記に限られず、本例の構成は、以下のように必要に応じて、変形することが可能である。
・c=d=xの場合、圧縮計算部の出力は1ビット
・c=d<xの場合、圧縮計算部の出力は1ビットが複数回
・c<d, c<xの場合、圧縮計算部の出力は1ビットが複数回
となる。尚、前記は圧縮計算部が2入力を1ビットに圧縮する場合の例であり、圧縮計算部が2入力を複数ビットに圧縮する場合は、1回あたりの出力値自体も複数ビットとなる。
次に、図4に沿って、図3に示した構成におけるメモリシステムの認証フローについて説明する。
第1実施形態に係る構成およびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも下記(1)の効果が得られる。
次に、図5および図6を用い、第2実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。なお、以下の説明において、上記第1実施形態と重複する部分の説明については、省略する。
図5を用い、第2実施形態に係る構成例について説明する。
図示するように、第2実施形態に係る構成例では、NAND型フラッシュメモリ10が、ロム領域11−1,秘匿領域11−2に、それぞれ複数のXYEおよび複数のXYを記憶する点で、上記第1実施形態と相違する。ここで、iとjが異なる場合、XY[i]≠XY[j]、XYE[i]≠XYE[j]である。
次に、図6に沿って、第2実施形態に係る認証動作について説明する。
第2実施形態では、NAND型フラッシュメモリ10内には複数のXY及び複数のXYEが記録されているため、ホスト装置20がいずれのXYを用いるかを選択することで、認証を行う。
第2実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも上記(1)の効果が得られる。
次に、図7乃至図9を用い、第3実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
図7を用い、第3実施形態に係る構成例について説明する。
図示するように、本例に係るNAND型フラッシュメモリ10は、ロム領域11−1B、秘匿領域11−2Bに、複数のXYsubEおよび複数のXYsubをそれぞれ記憶する点で、上記第2実施形態と相違する。ここで、iとjが異なる場合、XYsub[i]≠XYsub[j]、XYsubE[i]≠XYsubE[j]である。XYsubEはXYsubを暗号化した後、訂正符号を付与したデータである。
次に、図8に沿って、第3実施形態に係る認証動作について説明する。
第3実施形態では、NAND型フラッシュメモリ10内にはXYmainに加えてXYsubが、またそれらを暗号化したXYmainE及びXYsubEが記録される。
第3実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも上記(1)の効果が得られる。さらに、第3実施形態では、(2)の効果が得られる。
次に、図10および図11を用い、第4実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
図10を用い、第4実施形態に係る構成例について説明する。
第4実施形態では、メモリ10の秘匿領域11−2に、複数のXY[i]を多重に複製した情報11−2A,11−2B,11−2Cを更に有する点で、上記第2実施形態と相違する。
次に、図11に沿って、第4実施形態に係る認証動作について説明する。
図示するように、第4実施形態では、NAND型フラッシュメモリ10の秘匿領域11−2内に、複数のXYが多重記録される。
第4実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも上記(1)の効果が得られる。
次に、図12および図13を用い、第5実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
図12を用い、第5実施形態に係る構成例について説明する。第5実施形態に係る構成例は、上記第3、第4実施形態を組み合わせたものに関する一例である。
次に、図13に沿って、第5実施形態に係る認証動作について説明する。
第5実施形態では、NAND型フラッシュメモリ10内に、更にXYsubも多重記録される(XYsub[i,j]及びXYsubE[i,j])。
第5実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも上記(1)の効果が得られる。
次に、図14および図15を用い、第6実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
図14を用い、第6実施形態に係る構成例について説明する。
第6実施形態でも同様に、NAND型フラッシュメモリ10が、更に複数のXY[i]を複製した情報を有する。すなわち、先の第2実施形態におけるXY[i]を複製したデータは本図においてXY[i,1],XY[i,2],...,XY[i,n]によって示され、1≦i≦mに対しXY[i,1]=XY[i,2]=…=XY[i,n]である。また、1≦j≦nに対しXY[1,j]≠XY[2,j]≠…≠XY[m,j]である。
次に、図15に沿って、第6実施形態に係る認証動作について説明する。
第6実施形態では、NAND型フラッシュメモリ10内に多重記録されているXYを用いて、NAND型フラッシュメモリが複数のzを計算し、送出し、ホストデバイスは複数のzを多数決処理することで単一のzを得て、認証を行う。
第6実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも上記(1)の効果が得られる。
次に、図16および図17を用い、第7実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
図16を用い、第7実施形態に係る構成例について説明する。第7実施形態は、上記第3、第6実施形態を組み合わせたものの一例に関する。
次に、図17に沿って、第7実施形態に係る認証動作について説明する。
第7実施形態では、NAND型フラッシュメモリ10内に、多重記録されているXYmain及びXYsubを用いて、NAND型フラッシュメモリが複数のzを計算し、送出し、ホストデバイスは複数のzを多数決処理することで単一のzを得て、認証を行う。
第7実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも下記(1)の効果が得られる。
次に、図18至図22を用い、第8実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
図18を用い、第8実施形態に係る構成例について説明する。第8実施形態は、第6実施形態に対して、ホスト装置20毎に用いるXY値の組み合わせを異ならせる方法を提供する。
上記鍵情報(Key Sequence Information)80、XYE Matrix81、XY Matrix82のデータ構造について、図19を用いて説明する。
次に、上記鍵情報(Key Sequence Information)80を利用して秘密情報を共有する方法の具体例について、図20を用いて説明する。ホスト装置20は、自身が有するデバイスインデックス(Device Index)83に相当するデータレコードを、NAND型フラッシュメモリ10から読み出した鍵情報(Key Sequence Information)80より選択する。本例では、読み出した鍵情報(Key Sequence Information)80の中から、デバイスインデックス(Device index 1)に相当する暗号化されたデータレコード(Encrypted Slot Key Sequence 1)が選択される。
次に、鍵情報(Key Sequence Information80)の配布方法について、図21を用いて説明する。NAND型フラッシュメモリ10には、NAND型フラッシュメモリ10の製造時にXY Matrix82及びXYE Matrix81が記録される。製造時とは広義であり、前工程においてウエハー状態で全チップに対して並列に書き込んでも良いし、後工程において個片化、パッケージングされた各チップに対して書き込んでも良い。XY Matrix82及びXYE Matrix81に対応する鍵情報(Key Sequence Information)80は、XY Matrix82及びXYE Matrix81と同時に記録しても良いし、別のタイミングで記録しても良い。
次に、図22Aに沿って、第8実施形態に係る認証動作について説明する。
第8実施形態では、ホスト装置20は、NAND型フラッシュメモリ10内に記録される鍵情報(Key Sequence Information)80を読み出し、自身のデバイスインデックス(Device Index)に対応するデータレコードを選択後、当該レコードをデバイス鍵(Device Key)によって復号して、スロット鍵(Slot Keys)及びスロットインデックス(Slot Indexes)を取得する。
第8実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、少なくとも更に下記の効果が得られる。
次に、図23至図27を用い、第9実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
まず、図23を用い、第9実施形態に係るメモリシステムの構成例について説明する。第9実施形態は、上記第7実施形態と同様に、XYsub82B及びXYsub E81Bを用いる点で、第8実施形態と相違する。
次に、図24を用い、XYsub82B及びXYsub E81B等が、単一の場合について説明する。
次に、図25を用い、列構造を採る複数のXYsubを用いる場合について説明する。
次に、図26を用い、行列構造を採る複数のXYsubを用いる場合について説明する。
次に、図27に沿って、第9実施形態に係る認証動作について説明する。
第9実施形態でも、ステップS31〜S33の際、同様にして、ホスト装置20は、NAND型フラッシュメモリ10内に記録されている鍵情報(Key Sequence Information)80を読み出し、自身のデバイスインデックス(Device Index)に対応するデータレコードを選択後、当該レコードをデバイス鍵(Device Key)によって復号して、スロット鍵(Slot Keys)とスロットインデックス(Slot Indexes)を得る。
第9実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、上記第8実施形態と同様の効果を得ることができる。更に少なくとも、記録時間の短縮化できる点で有利である。
次に、図28乃至図31を用い、第10実施形態に係る認証・被認証コンポーネントおよびその認証方法について説明する。
まず、図28を用い、第10実施形態に係るメモリシステムの構成例について説明する。第10実施形態では、以下の点で、上記実施形態と相違する。
次に、図29を用い、一方向性関数処理部(One way function)91について説明する。
次に、図30を用い、Crypto Box 96について説明する。
図示するように、本例のCrypto Box 96は、複数の排他的論理和回路C9−0〜C9−n、複数のS-Box and Permutation97−1〜97−n、および複数のUpdate処理部98−1〜98−nを備える。
次に、図31に沿って、第10実施形態に係る認証動作について説明する。
ステップS41の際、ホスト装置20は、NAND型フラッシュメモリ10内に記録されているMemory ID(89M)の読み出しを要求する。
第10実施形態に係る認証・被認証コンポーネントおよびその認証方法によれば、上記(I)〜(IV)を改善でき、更に下記の効果が得られる。
次に、図32乃至図35を用い、第11実施形態について説明する。第8の実施形態は、上記ステップS22において、メディアID(Media ID)を算出する種々の処理(Media ID retrieve process)に関するものである。
ID retrieve process(1)は、図32のように示される。図示するように、この例(1)では、ステップRS1の際、上記の認証に用いられたXYmain及びXYsubに対して、各々一方向性関数処理(One-way function)が行われる。その結果が、Media IDとして扱われる。
ID retrieve process(2)は、図33のように示される。図示するように、この例(2)では、ステップRS1,RS2の際、上記認証に用いられたXYmain及びXYsubは、前述の認証処理においてXYmainE及びXYsubEの復号に用いられたKEY_XYmainとKEY_XYsubのいずれか一方に相当するKEY_XYを用いて、更に復号処理(Decode)が行われる。
ID retrieve process(3)は、図34のように示される。図示するように、この例(3)では、ステップRS1,RS2の際、上記の認証に用いられたXYmain及びXYsubは、上記認証処理においてXYmainE及びXYsubEの復号に用いられたKEY_XYmain及びKEY_XYsubを用いて、更に復号処理(Decode)が行われる。
ID retrieve process(4)は、図35のように示される。図示するように、この例(4)では、ステップRS1,RS2の際、ステップRS1,RS2の際、上記の認証に用いられたXYmain及びXYsubは、上記認証処理においてXYmainE及びXYsubEの復号に用いられたKEY_XYmain及びKEY_XYsub と異なるKEY_XYmain2及びKEY_XYsub2を用いて、更に復号処理(Decode)が行われる。ここで、KEY_XYmain2及びKEY_XYsub2は同一の値であってもよい。
次に、図36乃至図37を用い、第12実施形態について説明する。第12実施形態は、Media IDの利用方法(Media ID binding process)に関するものである。
ここで、例えば、商用動画コンテンツ等を物理媒体に記録し、再生する場合、同物理媒体に固有な識別情報をコンテンツ記録時の暗号処理に用いてコンテンツを同物理媒体にバインドする方法がとられる。
ID binding process(1)は、図36のように示される。図示するように、この例(1)では、MAC(Message Authentication Code)生成処理を行い、これを不正複製の防止に用いる。
ID binding process(2)は、図37のように示される。図示するように、この例(1)では、コンテンツ暗号化に用いられるContent Keyを生成するための情報として、Media IDを利用する。
次に、図38を用い、第13実施形態について説明する。第13実施形態は、上記実施形態の構成を組み合わせたメモリカード(inc. NAND chip)10,記録ホスト(Recoding Device)20A,再生ホスト(Playback Device)20Bのシステムにおいて、上記認証を行い、上記メディアIDを用い、ホスト装置20Bにてコンテンツを再生する一例に関するものである。
次に、図39を用い、第14実施形態について説明する。第14実施形態は、上記実施形態の構成を組み合わせたメモリカード(inc. NAND chip)10、記録ホスト(Recoding Device)20A、再生ホスト(Playback Device)20Bのシステムにおいて、上記認証を行い、上記メディアIDを用い、ホスト装置20Bにてコンテンツを再生する一例に関するものである。
次に、図40を用い、第15実施形態について説明する。第15実施形態は、上記実施形態に適用可能な上記NAND型フラッシュメモリ10、コントローラ19、およびホスト装置20の一例に関するものである。本例では、メモリカードとしてSDカード(登録商標)を一例に挙げる。
次に、上記NAND型フラッシュメモリ10の具体的構成例として、第16実施形態として説明する。
上記NAND型フラッシュメモリ10の具体的な全体構成例は、図41のように示される。
次に、図42を用い、メモリセルアレイを構成するブロック(BLOCK)の構成例について説明する。ここでは、図41中のBLOCK1を一例に挙げて説明する。ここで、このブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
次に、図43を用い、2値メモリセル(SLC:Single Level Cell)の閾値分布について説明する。
次に、図44を用い、多値メモリセル(MLC:Multi Level Cell)の閾値分布について説明する。
Claims (10)
- データ構造が鍵遷移レコードで構成された鍵情報、マトリックス状の秘密情報XY、および前記秘密情報XYが暗号化された秘密情報XYEを記憶する被認証コンポーネントと、前記被認証コンポーネントを認証する認証コンポーネントとの間における認証方法は、
前記認証コンポーネントが、前記被認証コンポーネントから受領した前記鍵情報に対して、自身のデバイスインデックスに対応するレコードを選択し、前記レコードをデバイス鍵によって復号して鍵遷移を取り出すステップと、
前記認証コンポーネントが、前記被認証コンポーネントから受領した前記秘密情報XYEに対して、対応する前記鍵遷移を用いて、復号処理を行い、前記秘密情報XYを共有するステップとを具備する。 - 前記被認証コンポーネントが、前記認証コンポーネントが生成する乱数Bを受領するステップと、
前記被認証コンポーネントが、乱数Aおよびデータν(νは1の出現確率がη(ただし、η<0.5))を生成するステップと、
前記被認証コンポーネントが、生成した前記乱数Aと受領した前記乱数Bの少なくとも一部から構成される乱数Dを生成するステップと、
前記被認証コンポーネントが、前記乱数Dと前記秘密情報XYの少なくとも一部とについて、圧縮演算を行い、データCを生成するステップと、
前記被認証コンポーネントが、前記データCに前記データνを付与した演算結果zを、前記認証コンポーネントに送信するステップと、
前記認証コンポーネントが、生成した前記乱数Aと受領した前記乱数Bの少なくとも一部から構成される乱数Dを生成するステップと、
前記認証コンポーネントが、前記乱数Dと前記秘密情報XYの少なくとも一部とについて、圧縮演算を行い、データCを生成するステップと、
前記認証コンポーネントが、受領した演算結果zと生成したデータCとを用いて、判定処理を行うステップとを更に具備する
請求項1に記載の認証方法。 - データ構造が鍵遷移レコードで構成された鍵情報、マトリックス状の秘密情報XY、および前記秘密情報XYが暗号化された秘密情報XYEを記憶するメモリと、
乱数Aを生成する生成部と、
生成した前記乱数Aと、受領する乱数Bの少なくとも一部から構成される乱数Dを生成する生成部と、
前記乱数Dと前記メモリからロードした秘密情報XYとについて、圧縮演算を行い、データCを生成する演算部と、
データν(νは1の出現確率がη(ただし、η<0.5))を生成する生成部と、
前記データCに前記データνを付与して、演算結果zを算出するビット毎加算部と
を具備する被認証コンポーネント。 - 前記データ構造がマトリックス状の秘密情報XYは、秘密情報XYmain,XYsubにより構成され、
前記データ構造がマトリックス状の暗号化された秘密情報XYEは、XYmainE,XYsubEにより構成され(但し、データサイズ:XYsub < XYmain,XYsubE < XYmainE)、
前記秘密情報XYmainは、複数の前記被認証コンポーネントから構成されるグループ内で同一であり、
前記秘密情報XYsubは、前記被認証コンポーネントごとに異なる
請求項3に記載の被認証コンポーネント。 - データ構造がそれぞれ鍵遷移レコードで構成された鍵情報、マトリックス状の秘密情報XY、および前記秘密情報XYが暗号化された秘密情報XYEを記憶する被認証コンポーネントを認証する認証コンポーネントは、
前記被認証コンポーネントから受領した前記鍵情報に対して、自身のデバイスインデックスに対応するレコードを選択する解析選択部と、
前記レコードをデバイス鍵によって復号し、鍵遷移を取り出す復号部と、
前記被認証コンポーネントから受領した前記秘密情報XYEに対して、対応する前記鍵遷移を用いて、復号処理を行い、前記秘密情報XYを共有する選択復号部と、
乱数Bを生成する生成部と、
生成した前記乱数Bと、前記被認証コンポーネントから受領する乱数Aの少なくとも一部から構成される乱数Dを生成する生成部と、
前記乱数Dと前記秘密情報XYの少なくとも一部とについて、圧縮演算を行い、データCを生成する演算部と、
前記被認証コンポーネントから受領する演算結果のうち前記レコード中のインデックスに対応する演算結果zを選択する検査部と、
生成した前記データCと前記選択された演算結果zとを用いて、判定処理を行う判定部と
を具備する認証コンポーネント。 - 被認証IDと秘密情報XYとを記憶する被認証コンポーネントと、認証IDと固有の秘密情報Unique XYとを記憶する認証コンポーネントとの間の認証方法は、
前記被認証コンポーネントが、要求された前記被認証IDを、前記認証コンポーネントに送信するステップと、
前記認証コンポーネントが、取得した前記被認証IDと自身が有する前記固有の秘密情報Unique XYとに対して非線形処理を行い、固有値(Unique XY for Memory and Device)を取得するステップと、
前記被認証コンポーネントが、送信された前記認証IDと自身の有する前記秘密情報XYとに対して一方向性関数処理を行い、前記秘密情報Unique XYを共有するステップと
を具備する認証方法。 - 前記被認証コンポーネントが、自身が有する被認証IDと共有した前記秘密情報Unique XYとに対して非線形処理を行い、固有値(Unique XY for Memory and Device)を取得するステップを更に具備する
請求項6に記載の認証方法。 - 前記被認証コンポーネントが、前記認証コンポーネントが生成する乱数Bを受領するステップと、
前記被認証コンポーネントが、乱数Aおよびデータν(νは1の出現確率がη(ただし、η<0.5))を生成するステップと、
前記被認証コンポーネントが、生成した前記乱数Aと受領した前記乱数Bの少なくとも一部から構成される乱数Dを生成するステップと、
前記被認証コンポーネントが、前記乱数Dと前記固有値(Unique XY for Memory and Device)の少なくとも一部とについて、圧縮演算を行い、データCを生成するステップと、
前記被認証コンポーネントが、前記データCに前記データνを付与した演算結果zを、前記認証コンポーネントに送信するステップと、
前記認証コンポーネントが、生成した前記乱数Aと受領した前記乱数Bの少なくとも一部から構成される乱数Dを生成するステップと、
前記認証コンポーネントが、前記乱数Dと前記固有値(Unique XY for Memory and Device)の少なくとも一部とについて、圧縮演算を行い、データCを生成するステップと、
前記認証コンポーネントが、受領した演算結果zと生成したデータCとを用いて、判定処理を行うステップとを更に具備する
請求項7に記載の認証方法。 - 被認証IDと秘密情報XYとを記憶するメモリと、
認証コンポーネントから送信される認証IDと自身の有する前記秘密情報XYとに対して一方向性関数処理を行い、固有の秘密情報Unique XYを出力する一方向性関数処理部と、
前記被認証IDと前記固有の秘密情報Unique XYとに対して非線形処理を行い、前記認証コンポーネントと固有値(Unique XY for Memory and Device)を共有する非線形処理部と
を具備する被認証コンポーネント。 - 認証IDと固有の秘密情報Unique XYとを有し、
被認証コンポーネントから取得する被認証IDと自身が有する前記固有の秘密情報Unique XYとに対して非線形処理を行い、前記被認証コンポーネントと固有値(Unique XY for Memory and Device)を共有する非線形処理部を具備する
認証コンポーネント。
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