JP2013003979A - 情報処理装置 - Google Patents

情報処理装置 Download PDF

Info

Publication number
JP2013003979A
JP2013003979A JP2011136647A JP2011136647A JP2013003979A JP 2013003979 A JP2013003979 A JP 2013003979A JP 2011136647 A JP2011136647 A JP 2011136647A JP 2011136647 A JP2011136647 A JP 2011136647A JP 2013003979 A JP2013003979 A JP 2013003979A
Authority
JP
Japan
Prior art keywords
information processing
detection
processing apparatus
line
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011136647A
Other languages
English (en)
Other versions
JP5455250B2 (ja
Inventor
Kazunori Murakami
和則 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba TEC Corp
Original Assignee
Toshiba TEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba TEC Corp filed Critical Toshiba TEC Corp
Priority to JP2011136647A priority Critical patent/JP5455250B2/ja
Publication of JP2013003979A publication Critical patent/JP2013003979A/ja
Application granted granted Critical
Publication of JP5455250B2 publication Critical patent/JP5455250B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Cash Registers Or Receiving Machines (AREA)
  • Casings For Electric Apparatus (AREA)

Abstract

【課題】装置本体が開放されて内部のPCBが露出されても、PCB上の電子部品の信号が解析されないようにする。
【解決手段】装置本体と、この装置本体内に離間対向する状態で配置された第1及び第2の回路基板と、これら第1及び第2の回路基板の対向面にそれぞれ配設された電子部品と、前記第1及び第2の回路基板の外周部を囲む遮蔽部材とを具備する。
【選択図】図1

Description

本発明の実施形態は、例えば、決済機器、決済用PIN−PADとして適用される情報処理装置に関する。
この種の情報処理装置は、例えば、クレジットカードやキッシュカードなどから情報を読み取って決済処理を行うものである。
この情報処理装置は、装置本体を分解等することにより不正にカード情報等を取得する不正行為を行うハッカーからのアタック(以下、タンパという)を検出するためのタンパ検出機構を備えている。
このタンパ検出機構としては、情報処理装置の装置本体の開閉を検知するメカニカルなタンパスイッチ(タンパSW)が知られている。ハッカーが装置本体を開けることで、タンパSW部の導通が遮断され、タンパの検出が行われる。
通常、装置本体側に突起部が設けられ、この突起部によりプリント回路基板(以下、PCBという)上の導通パターン部を押圧して接触させている。ハッカーが装置本体を開放すると、導通パターン部と突起部との接触が解除され、導通パターン部が非導通状態となってタンパが検出される。
しかしながら、従来においては、装置本体が開放されると、装置本体内のPCBが露出され、PCB上の電子部品にプローブ等があてがわれて信号が解析されてしまう虞があった。
特開2003−337753号公報
解決しようとする課題は、装置本体が開放されて内部のPCBが露出されても、PCB上の電子部品の信号が解析されないようにした情報処理装置を提供することにある。
上記課題を解決するため、実施形態は、装置本体と、この装置本体内に離間対向する状態で配置された第1及び第2の回路基板と、これら第1及び第2の回路基板の対向面にそれぞれ配設された電子部品と、前記第1及び第2の回路基板の外周部を囲む遮蔽部材とを具備する。
第1の実施形態である決済端末装置を示す側断面図。 図1の決済端末装置内に設けられるメイン基板とサブ基板を示す斜視図。 図1の決済端末装置の制御回路を示すブロック図。 図2のメイン基板とサブ基板の外周部を囲む遮蔽板を示す斜視図。 図4の遮蔽板を示す平面図。 図4の遮蔽板の内面側に配置される信号ラインを示す正面図。 図4の遮蔽板の内面側に配置される信号ラインを示す正面図。 図2のメイン基板とサブ基板と遮蔽板を分解して示す斜視図。 第2の実施の形態である信号ラインの配置構造を示す斜視図。 図9の信号ラインの配置構造を示す正面図。
以下、実施の形態について、図面を参照して説明する。
(第1の実施形態)
図1は、第1の実施の形態である情報処理装置としての決済端末装置を示す側断面図である。
図1中1は装置本体で、この装置本体1は底板1aと、この底板1a上に開閉可能に設けられるケーシング1bとによって構成されている。ケース本体1内には、図2にも示すように、第1の回路基板としてのメイン基板2と、第2の回路基板としてのサブ基板3とが離間対向する状態で配設されている。
図3は、上記決済端末装置の制御回路を示すブロック図である。
メイン基板2の下面側にはCPU4が設けられ、このCPU4にはバスラインと各種制御回路を介してキーボード5、ディスプレイ6が接続されている。また、前記CPU4にはバスラインを介してROM8、RAM9、ドライバ10が接続されている。また、前記CPU4にはICカードコントローラ12を介してICカードコネクタ13が接続されている。さらに、前記CPU4にはケーシング1bの開放を検出するオープン検出回路14が接続されている。
一方、サブ基板3の上面側には、コネクタ16、バッテリ17及び後述する検知用ライン25の切断を検出するタンパ検出手段としての検出回路19が配設されている。前記コネクタ16は上記したドライバ10、また、前記バッテリ17は上記したオープン検出回路14、は上記したICカードコントローラ12、さらに前記検出回路19は上記したCPU4にそれぞれコネクタ21を介して接続されている。
上記したメイン基板2は、その下面側に図2に示すように、少なくともセキュリティエリア22を有し、このセキュリティエリア22に上記したCPU4、ROM8、S−RAM9、ICカードコントローラ12、オープン検出回路14(図3で破線で囲まれる部品群)からなる電子ユニットが搭載されている。
ところで、上記したメイン基板2とサブ基板3の外周4面には、図4及び図5に示すように、遮蔽部材としての4枚の遮蔽板24a,24bが配置され、これら4枚の遮蔽板24a,24bとメイン基板2とサブ基板3とによって構成される内部空間は、外部から遮蔽された構造となっている。
従って、上記したメイン基板2の下面側に配設されるCPU4やメモリ(S−RAM)9などの電子部品、及びその信号ラインは、外部から遮蔽された内部空間内に配置されることになる。
これにより、装置本体1のケーシング1bが開放されても、信号ラインが外側に露出することがないとともに、ハッカーがメイン基板2とサブ基板3との間の隙間から電子部品に接触して暗号鍵やユーザの暗証番号などを盗もうとしても、遮蔽板24a,24bによって遮断され、電子部品間に伝送される信号の解析は確実に防止される。
また、上記した4枚の遮蔽板24a,24bの内面側には図6及び図7に示すように、例えば、その上部側から下方に向かって蛇行する状態でタンパを検知するための検知用ライン25が配置されている。なお、検知用ライン25は、左右方向に蛇行する状態で配置、すなわち左方側から右方側に向かって蛇行する状態で配置される形態であってもよい。
一方、メイン基板2とサブ基板3の内層部分には、暗号鍵情報等の通る信号線が配置され、外層側にはタンパから守る為に、それぞれメッシュ状のタンパ検出信号ライン(図示しない)が配置されている。タンパ検出信号ラインには検出回路19を介してCPU4が接続されている。そして、メイン基板2とサブ基板3のタンパ検出信号ラインは、図8に示すように、上記検知用ライン25を介して接続されている。
上記検知用ライン25は、例えば、メイン基板2のタンパ検出信号ラインの一部をメイン基板2から外部に導出させ、この導出されるタンパ検出信号ラインを遮蔽板24a,24bの内面に沿って配線することにより構成される。このメイン基板2から外部に導出されるタンパ検出信号ラインの一部はサブ基板3のタンパ検出信号ラインに接続される。
なお、検知用ライン25は、サブ基板3のタンパ検出信号ラインの一部をサブ基板3から外部に導出させ、この導出されるタンパ検出信号ラインを遮蔽板24a,24bの内面に沿って配線することにより構成するようにしてもよい。このサブ基板3から外部に導出されるタンパ検出信号ラインの一部はメイン基板2のタンパ検出信号ラインに接続される。
ハッカーにより上記した遮蔽板24a,24bにドリルなどで穴が開けられた場合には、検知用ライン25がショート或いは断線して、検出回路19によってタンパが検出される。この検出があると、CPU4は、バッテリ17からの電源供給を停止させ、メモリ(S−RAM)9の記憶データを消去し、不正行為の防止を図る。
なお、検知用ライン25としては、タンパ検出信号ラインを流用するものではなく、装置本体1の開放を検出するオープン検出回路14の信号ラインを流用してもよく、また、電源ラインの一部、例えば、タンパ検出系ラインへの供給電源ラインを流用してもよく、さらに、装置への電源ラインそのものを流用してもよく、或いはメモリ9へのリーダライタ信号の応答(ACK)信号ラインを流用するものであってもよい。
(第2の実施形態)
図9は第2の実施の形態である検知用ライン31の配置構成を示すものである。
上記した第1の実施の形態では、遮蔽板24a,24bの検知用ライン25の一端部側をメイン基板2、他端部側をサブ基板3にそれぞれ一箇所ずつ接続したが、この第2の実施の形態では、遮蔽板24a,24bの検知用ライン31を図10にも示すように、メイン基板2とサブ基板3の内部を経由してメイン基板2とサブ基板3の間を繰り返し行き来するように配置している。
即ち、第2の実施の形態では、遮蔽板24a,24bの検知用ライン31をメイン基板2とサブ基板3に対し、それぞれ複数箇所ずつ接続している。
従って、この第2の実施の形態によれば、ハッカーが遮蔽板24a,24bを外したり、破壊したりすることが困難となり、タンパをより一層検出し易くなるという利点がある。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…装置本体、2…第1の回路基板、3…第2の回路基板、4…CPU(電子部
品)、14…オープン検出回路(検知部)、19…検出回路(タンパ検出手段)24
a…遮蔽板(遮蔽部材)、24b…遮蔽板(遮蔽部材)、25,31…検知用ライン

Claims (6)

  1. 装置本体と、
    この装置本体内に離間対向する状態で配置された第1及び第2の回路基板と、
    これら第1及び第2の回路基板の対向面にそれぞれ配設された電子部品と、
    前記第1及び第2の回路基板の外周部を囲む遮蔽部材と
    を具備することを特徴とする情報処理装置。
  2. 前記遮蔽部材の内面側に設けられた検知用ラインと、
    この検知用ラインが損傷されるのに基づいてタンパを検出するタンパ検出手段とをさらに備えることを特徴とする請求項1記載の情報処理装置。
  3. 前記検知用ラインは、前記第1及び第2の回路基板に配置されるタンパ検出用の
    信号ラインを流用したことを特徴とする請求項2記載の情報処理装置。
  4. 前記検知用ラインは、装置本体への電源ラインを流用したことを特徴とする請求項2記載の情報処理装置。
  5. 前記装置本体は開閉可能に構成され、この装置本体にその開閉を検知する検知部を備え、
    前記検知用ラインは、前記検知部の信号ラインを流用したことを特徴とする請求項2記載の情報処理装置。
  6. 前記検知用ラインは、前記第1及び第2の回路基板間を複数回往復して複数箇所で接続することを特徴とする請求項2乃至5のいずれか一項に記載の情報処理装置。
JP2011136647A 2011-06-20 2011-06-20 情報処理装置 Active JP5455250B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011136647A JP5455250B2 (ja) 2011-06-20 2011-06-20 情報処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011136647A JP5455250B2 (ja) 2011-06-20 2011-06-20 情報処理装置

Publications (2)

Publication Number Publication Date
JP2013003979A true JP2013003979A (ja) 2013-01-07
JP5455250B2 JP5455250B2 (ja) 2014-03-26

Family

ID=47672462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011136647A Active JP5455250B2 (ja) 2011-06-20 2011-06-20 情報処理装置

Country Status (1)

Country Link
JP (1) JP5455250B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2924606A1 (en) 2014-03-28 2015-09-30 Panasonic Intellectual Property Management Co., Ltd. Information processing apparatus
JP2016045963A (ja) * 2014-08-22 2016-04-04 ジョンソン エレクトリック ソシエテ アノニム 改ざん防止装置
US9721439B2 (en) 2015-08-31 2017-08-01 Panasonic intellectual property Management co., Ltd Docking device, transaction processing system, and notification method
JP2020509462A (ja) * 2017-03-30 2020-03-26 モレックス エルエルシー 改ざん防止決済リーダー
JP2021128526A (ja) * 2020-02-13 2021-09-02 パナソニックIpマネジメント株式会社 耐タンパ壁、及び、情報処理装置
JP2021135797A (ja) * 2020-02-27 2021-09-13 パナソニックIpマネジメント株式会社 情報処理装置及び情報処理方法
JP7347698B1 (ja) * 2022-07-05 2023-09-20 住友電気工業株式会社 検知装置および検知方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008117467A1 (ja) * 2007-03-27 2008-10-02 Mitsubishi Electric Corporation 秘密情報記憶装置及び秘密情報の消去方法及び秘密情報の消去プログラム
JP2008547240A (ja) * 2005-06-30 2008-12-25 シーメンス アクチエンゲゼルシヤフト 外部からの不正操作に対するセンシティブな電子装置データモジュールのハードウェア保護装置
JP2009193119A (ja) * 2008-02-12 2009-08-27 Topre Corp データの安全ケース
JP2010287060A (ja) * 2009-06-11 2010-12-24 Topre Corp データの安全ケース

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008547240A (ja) * 2005-06-30 2008-12-25 シーメンス アクチエンゲゼルシヤフト 外部からの不正操作に対するセンシティブな電子装置データモジュールのハードウェア保護装置
WO2008117467A1 (ja) * 2007-03-27 2008-10-02 Mitsubishi Electric Corporation 秘密情報記憶装置及び秘密情報の消去方法及び秘密情報の消去プログラム
JP2009193119A (ja) * 2008-02-12 2009-08-27 Topre Corp データの安全ケース
JP2010287060A (ja) * 2009-06-11 2010-12-24 Topre Corp データの安全ケース

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2924606A1 (en) 2014-03-28 2015-09-30 Panasonic Intellectual Property Management Co., Ltd. Information processing apparatus
US9760127B2 (en) 2014-03-28 2017-09-12 Panasonic Intellectual Property Management Co., Ltd. Information processing apparatus
JP2016045963A (ja) * 2014-08-22 2016-04-04 ジョンソン エレクトリック ソシエテ アノニム 改ざん防止装置
US9721439B2 (en) 2015-08-31 2017-08-01 Panasonic intellectual property Management co., Ltd Docking device, transaction processing system, and notification method
JP2020509462A (ja) * 2017-03-30 2020-03-26 モレックス エルエルシー 改ざん防止決済リーダー
US11347948B2 (en) 2017-03-30 2022-05-31 Molex, Llc Tamper proof payment reader
JP2021128526A (ja) * 2020-02-13 2021-09-02 パナソニックIpマネジメント株式会社 耐タンパ壁、及び、情報処理装置
US11432399B2 (en) 2020-02-13 2022-08-30 Panasonic Intellectual Property Management Co., Ltd. Tamper resistance wall structure
JP2021135797A (ja) * 2020-02-27 2021-09-13 パナソニックIpマネジメント株式会社 情報処理装置及び情報処理方法
JP7347698B1 (ja) * 2022-07-05 2023-09-20 住友電気工業株式会社 検知装置および検知方法

Also Published As

Publication number Publication date
JP5455250B2 (ja) 2014-03-26

Similar Documents

Publication Publication Date Title
JP5455250B2 (ja) 情報処理装置
JP6052561B1 (ja) 取引端末装置および情報入力装置
EP2669840B1 (en) Encryption keyboard
US20130140364A1 (en) Systems and methods for detecting and preventing tampering of card readers
JP5656303B1 (ja) 情報処理装置
US9240291B2 (en) Rugged keypad
US10595400B1 (en) Tamper detection system
US9831050B2 (en) Tamper resistant rugged keypad
JP2013054689A (ja) 端末装置
US20130298252A1 (en) System for mechanical and electronic protection of safe equipment
US20210257790A1 (en) Information processing apparatus
KR101402827B1 (ko) 핀패드 및 그 보안방법
US9430675B2 (en) Encrypting pin pad
JP2017117056A (ja) 取引端末装置および情報入力装置
US20210004500A1 (en) Inhibiting a penetration attack
JP6296397B2 (ja) 取引端末装置
JP5703453B1 (ja) 情報処理装置
KR101586189B1 (ko) 보안기능을 구비한 카드결제 처리장치
JP2017117057A (ja) 取引端末装置およびタンパ検知装置
JP6268500B2 (ja) 取引端末装置およびセキュリティモジュール
US20160253526A1 (en) Secure data entry device
KR102153973B1 (ko) 보안 기능이 구비된 모바일 단말기
JP2012173905A (ja) 電子機器
JP6883747B1 (ja) 情報処理装置
JP2017224109A (ja) 検知部、該検知部を備えた入力装置および該検知部を備えた自動預け払い機

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131025

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131210

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140106

R150 Certificate of patent or registration of utility model

Ref document number: 5455250

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150