JP2012533195A - 非オーム選択層を有する不揮発性メモリセル - Google Patents
非オーム選択層を有する不揮発性メモリセル Download PDFInfo
- Publication number
- JP2012533195A JP2012533195A JP2012520687A JP2012520687A JP2012533195A JP 2012533195 A JP2012533195 A JP 2012533195A JP 2012520687 A JP2012520687 A JP 2012520687A JP 2012520687 A JP2012520687 A JP 2012520687A JP 2012533195 A JP2012533195 A JP 2012533195A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- rse
- layer
- resistance state
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007704 transition Effects 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000004044 response Effects 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000013500 data storage Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 5
- 150000004770 chalcogenides Chemical class 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052804 chromium Inorganic materials 0.000 claims description 2
- 239000011651 chromium Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910001362 Ta alloys Inorganic materials 0.000 claims 1
- 229910001069 Ti alloy Inorganic materials 0.000 claims 1
- 229910008599 TiW Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000005415 magnetization Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000875 corresponding effect Effects 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- -1 but not limited to Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0073—Write using bi-directional cell biasing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/51—Structure including a barrier layer preventing or limiting migration, diffusion of ions or charges or formation of electrolytes near an electrode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
非オーム選択層を含む、不揮発性メモリセルおよび関連する方法が開示されている。一部の実施例に従い、不揮発性メモリセルは、非オーム選択層に結合される抵抗検知素子（ＲＳＥ）からなる。選択層は、所定のしきい値以上の電流に応答して、第１の抵抗状態から第２の抵抗状態に遷移するよう構成されている。
Description
背景
固体メモリ（ＳＳＭ）は、個別にプログラム可能なメモリセルのアレイを１つ以上含み、セルに書込電流を与えることによってデータを記憶するように構成されて、一連のビットを記憶する。記憶されたビットは、後で読出動作の際に、適切な読出電流を与えてセルの電圧降下を検知することにより、読出すことができる。
固体メモリ（ＳＳＭ）は、個別にプログラム可能なメモリセルのアレイを１つ以上含み、セルに書込電流を与えることによってデータを記憶するように構成されて、一連のビットを記憶する。記憶されたビットは、後で読出動作の際に、適切な読出電流を与えてセルの電圧降下を検知することにより、読出すことができる。
一部のＳＳＭセル構成は、切換装置に結合される論理記憶ビットを用いる。抵抗素子は異なるビット状態を表わすために異なる抵抗にプログラムされて、切換装置は読出および書込動作の際に抵抗検知素子への選択的なアクセスを可能にする。
ＳＳＭアレイにより大きいデータ容量を与え、より小さい製造処理のフィーチャサイズを提供する傾向が続いている。しかし、多くの切換装置の物理的要件は、このようなコンポーネントを実現するのを難しくしている。さらに、フィーチャのサイズがより小さくなることは、他のコンポーネントと近接していることにより、さらに現在の論理記憶ビットでよく用いられる高いプログラミング電流により、データを読出および書込する際の誤りの可能性を大きくする。
したがって、より優れた不揮発性メモリセルの要求が続いており、具体的には動作データアクセスエラーを減らしながら切換装置の物理的オーバヘッドを減少させるニーズがある。
概要
したがって、本発明のさまざまな実施例は一般に不揮発性メモリセルに向けられており、非オーム選択層を含む関連する方法が開示されている。
したがって、本発明のさまざまな実施例は一般に不揮発性メモリセルに向けられており、非オーム選択層を含む関連する方法が開示されている。
一部の実施例に従い、不揮発性メモリセルは、非オーム選択層に結合される抵抗検知素子（ＲＳＥ）からなる。選択層は、所定のしきい値以上の電流に応答して、第１の抵抗状態から第２の抵抗状態に遷移するよう構成されている。
他の実施例に従い、非オーム選択層に結合されている抵抗検知素子（ＲＳＥ）からなる不揮発性メモリセルが提供される。選択層は、所定のしきい値以上の電流に応答して、第１の抵抗状態から第２の抵抗状態に遷移する。
さらに他の実施例において、クロスポイントアレイのメモリセルがロウおよびカラムに配置され、各メモリセルは非オーム選択層に結合される抵抗検知素子（ＲＳＥ）からなる。データアクセス回路が設けられ、所定のしきい値以上の電流をメモリセルに与えることにより、選択層を第１の抵抗状態から第２の抵抗状態に遷移可能である。
本発明のさまざまな実施例を特徴付ける上記のおよび他の特徴ならびに利点は、以下の詳細な説明および添付の図面に照らして、理解することができる。
詳細な説明
本明細書は一般に不揮発性メモリセルに関し、特に抵抗検知素子へのアクセスを選択的に可能にする選択層を有するメモリセルに関する。先行技術のデータ記憶装置の多くは、さまざまな理由により、高密度メモリアレイに配置されているメモリセルにバイポーラ電流を確実に提供できないことがある。その理由の１つは、選択的にバイポーラ電流を与えることができる装置の広い物理的スペース要件にある。さらに、既存のメモリセルはメモリアレイを著しく複雑にし、信頼できる動作のためにはさらなる処理時間および電力を必要とする。
本明細書は一般に不揮発性メモリセルに関し、特に抵抗検知素子へのアクセスを選択的に可能にする選択層を有するメモリセルに関する。先行技術のデータ記憶装置の多くは、さまざまな理由により、高密度メモリアレイに配置されているメモリセルにバイポーラ電流を確実に提供できないことがある。その理由の１つは、選択的にバイポーラ電流を与えることができる装置の広い物理的スペース要件にある。さらに、既存のメモリセルはメモリアレイを著しく複雑にし、信頼できる動作のためにはさらなる処理時間および電力を必要とする。
したがって、非オーム選択層からなるメモリセルは、所定の値以上の電流をメモリセルに与えることにより、第１の抵抗状態から第２の抵抗状態に遷移することにより、抵抗検知素子（ＲＳＥ）への選択的アクセスを提供する。メモリセルに非オーム選択層を形成することができることにより、拡張可能なフィーチャでもって高密度にメモリアレイを構成することができる。
図面を見ると、図１は本発明のさまざまな実施例に従い構成および動作されるデータ記憶装置１００の機能的ブロック図を示す。装置１００はトップレベルコントローラ１０２、インターフェイス（Ｉ／Ｆ）回路１０４、およびデータ記憶アレイ１０６を含む。Ｉ／Ｆ回路１０４はコントローラ１０２の指示の下に動作して、ユーザデータをアレイ１０６とホストデバイス（図示されていない）との間で転送する。
一部の実施例において、装置は固体ドライブ（ＳＳＤ）として特徴付けられる。コントローラ１０２はプログラム可能なマイクロコントローラであり、アレイ１０６は不揮発性メモリセル１０８のアレイを含む。別の実施例において、データ記憶アレイ１０６は別個のＸデコーダ１１０およびＹデコーダ１１２を有して、選択されたメモリセル１０８へのアクセスを提供する。しかし、データ記憶装置１００のさまざまなコンポーネントの構成および動作は不要であったり制限されたり、さらに所望なら変形することができる。
図２は１つ以上のメモリセルへのアクセスを提供することができるクロスポイントアレイのメモリセル１２０を示す。クロスポイントアレイ１２０は、ロウ制御線１２４およびカラム制御線１２６によって規定される行および列に配置される複数のメモリセル１２２で構成される。それぞれのロウ制御線１２４およびカラム制御線１２６は、個々にまたは集合的にロウドライバ１２８およびカラムドライバ１３０によって操作される。複数のロウ制御線１２４およびカラム制御線１２６を制御するのに単一のドライバを用いることはできるが、このような構成は必要なくまたは限定されず、メモリセル１２０のクロスポイントアレイを動作するのに用いることができるロウドライバおよびカラムドライバの数は要求通り任意である。
しかし、クロスポイントアレイのメモリセル１２０の動作は、データアクセス動作の際に不要な電流をもたらし得る。たとえば、予め電荷を有する選択されないメモリセル間の電位差およびロウ制御線ドライバ１２８によってもたらされる電圧により、選択されたロウ制御線１２４およびカラム制御線１２６に不要な電流が生成され得る。こうして、選択されたビット線に接続されるメモリセルの数が多くなれば、所定のメモリセルをアクセスする場合にエラーの可能性を高くする。
図３は本発明のさまざまな実施例に従い構成される例示的メモリセル１４０を示す。抵抗検知素子（ＲＳＥ）１４２は一方側がバリア層１４４に結合され、反対側が第１の電極１４６に結合される。メモリセルはさらにバリア層１４４および第２の電極１５０間に位置付けられる選択層１４８を有する。第１の電極１４６および第２の電極１５０はそれぞれ第１の制御線１５２および第２の制御線１５４に接続される。
一部の実施例において、ＲＳＥ１４２は、書込電流が第１の方向に通過することにより第１の抵抗状態にプログラムされ、書込電流が第２の方向に通過することにより第２の抵抗状態にプログラムされることができるので、バイポーラである。さらに一部の実施例において、選択層１４８は、所定のしきい値以上の電流がなければ、高い抵抗状態を示し、非導通である金属絶縁材として構成される。所定のしきい値に達すると、選択層１４８は導通する低い抵抗状態に遷移し、電流がＲＳＥ１４２を含むメモリセル１４０を流れるようにする。
バイポーラ電流が反対方向にＲＳＥ１４２を通過することを選択的に可能にするために、メモリセル１４０においてどのような金属絶縁遷移材でも用いることもできる。例示的動作において、しきい値より大きい電流は選択層１４８を低い抵抗状態から高い抵抗状態に遷移させ、それによりバリア層１４４およびＲＳＥ１４２に電流を流して、ＲＳＥ１４２を所定の抵抗状態にプログラムする。
電流が一旦メモリセル１４０を流れて選択層１４８に所定のしきい値以上の電流がなくなれば、選択層１４８は低抵抗状態から高抵抗状態に遷移して、制御線１５２または１５４からＲＳＥへのアクセスを効果的に防止する。すなわち、選択層１４８は、メモリセルにある電流または電圧が所定のしきい値より下がることに応答して、自動的に高抵抗状態に戻る。したがって、選択層１４８を非導電の高抵抗状態に遷移させるのに別個の信号は必要ない。
さらに、選択層１４８は、電流または電圧に応答しかつ抵抗状態間で遷移するために上昇した温度を必要としないドープト金属絶縁遷移材で構成することができる。このようなドーパントエレメントはクロム、チタン、およびタングステンであり得るが、これらに限定されない。金属絶縁材はＶＯ2、ＶＯ、ＶＯXおよびＴｉ2Ｏ3であり得るが、これらに限定されない。このようなドープト金属絶縁遷移材の動作態様は、低いおよび高い抵抗状態間で広い幅に対応する有利なしきい値を与えることができると観測されている。すなわち、安定したしきい値は高抵抗状態と容易に区別できる低抵抗状態に対応することができる。
他のさまざまな実施例において、選択層１４８は同様に有利な動作的特性を示すＧｅ2Ｓｂ2Ｔｅ5のようなカルコゲニドから構成されるが、これに限定されない。さらに、メモリセル１４０を形成するのにさまざまな技術を用いることが考えられる。たとえばスパッタリング、化学気相成長（ＣＶＤ）、物理的気相成長（ＰＶＤ）や分子線エピタキシ（ＭＢＥ）を用いることができるが、これらに限定されない。同様に、バリア層１４４の構造は特定の材料に限定されず、たとえば純タンタル、ＴｉＮ、ＴａＮ、およびＴｉＷの材料であり得る。
ここでは単一の選択層１４８が表示されているが、メモリセル１４０の構造はこのような構成に限定されず、複数の異なる選択層を含むことができる。さらに、単一選択層１４８は有利な動作的特性を提供する複数の独立した金属絶縁材から形成することができる。
図４は図３のメモリセル１４０に形成することができる抵抗検知素子の例示的電力特性１６０を示すグラフである。本発明のさまざまな実施例において、バイポーラＲＳＥを用いて反対方向にＲＳＥを流れる電流でもって異なる抵抗状態にプログラムする。正極性を有する例示的電流が線１６２によって示され、ＲＳＥはある抵抗状態にプログラムされる。表示されているように、対応する電流がない電圧の増加は、相関する電圧降下を有する書込電流に遷移する。その後、ＲＳＥは電流または電圧がない動作位置に戻る。しかし、プログラムされた抵抗状態はＲＳＥに残り、データ処理目的のために論理状態に容易に相関させることができる。
反対に、線１６４によって示される負極性電流は例示的動作において、ＲＳＥに負の電流および電圧を与えて、ある抵抗状態にプログラムし、次に認識できる電圧損失がなくてゼロ電流に遷移するよう機能する。正極性電流でのＲＳＥのプログラミングと同様に、負極性電流１８４はゼロの電流および電圧状態に戻り、プログラムされた抵抗状態はＲＳＥに残ったままである。
ＲＳＥのバイポーラ特性は、複数の異なる抵抗検知技術によって示されることは理解できる。たとえば、抵抗フィラメント形成、磁気切換、スピン分極磁気切換、イオンフィラメント形成などを挙げることができるが、これらに限定されない。
図３のメモリセル１４０で形成することができる選択層の例示的電力特性１７０のグラフは図５に示される。電力線１７２は遷移しきい値に到達するまで、正または負の極性電流のどちらであれ、ある程度の電流が選択層に流れないことが示される。したがって、メモリセルの電力または制御線に電流があったとしても、遷移しきい値に達して選択層が高抵抗状態から低抵抗状態に遷移するまで、電流はＲＳＥに流れない。
その結果、選択層の動作特性は、ＲＳＥが誤ってプログラムされることを有効に防ぐ。したがって、クロスポイントアレイのメモリセルで発生する不要な電流は、非選択メモリセルの既存のプログラムされた抵抗状態を変えることを防止する。
図６は図３のメモリセル１４０で使用することができる選択層の例示的動作特性１８０をグラフ化している。選択層が低抵抗状態に遷移すると、事実上「オン」となり、メモリセルに電流を流すことができる。反対に、遷移しきい値以上の電流がなければ、選択層は事実上「オフ」である。層の具体的なオフ電力特性は線１８２によって示される。大きい電圧があるのにも関わらず電流が低いことは、所定の遷移しきい値以上の電流がないことに対応する。
一方で、所定の遷移しきい値以上の電流があれば、線１８４によって示されるように、選択層をオンにし、電流を流し続ける。層のオンおよび層のオフ線間のマージン１８６は、活性化しないようなエラーを心配することなく、特定のメモリセルを確実に選択することを可能にする。
図７において、本発明のさまざまな実施例に従い構成および動作される例示的抵抗検知素子１９０が示される。一部の実施例において、ＲＳＥはバイポーラである。さらに、ＲＳＥは示されるように、スピン注入型ランダムアクセスメモリ（ＳＴＲＡＭ）構成であり得る。ＲＳＥ１９０は磁気トンネル接合（ＭＴＪ）１９２として特徴付けられ、間にあるトンネル（バリア）層１９８によって分離される固定基準層１９４およびプログラム可能自由層１９６（記録層）を有する。基準層１９４は、矢印２００によって示されるように、選択された方向に固定磁性配向を有する。この固定磁性配向は、別個の磁石（図示されていない）への固定などを介して、さまざまな方法で確立することができる。
自由層１９６は基準層１９４の選択された方向に対して平行（実線の矢印２０２）または逆並列（点線の矢印２０４）であり得る選択的にプログラム可能磁性配向を有する。他の各磁気配向も要求通り用いることができる。動作において、ＲＳＥ１９０の低抵抗状態は、自由層１９６の磁化が基準層１９４の磁化と実質的に同じ方向（平行）に配向されたときに達成される。ＲＳＥ１９０を平行な低抵抗状態に配向するためには、書込電流がＲＳＥを通り、基準層１９４の磁化方向が自由層１９６の磁性配向を設定する。
ＲＳＥ１９０の高抵抗状態は逆並列配向で確立され、自由層１９６の磁化方向は基準層１９４と実質的に逆である。ＲＳＥ１９０を逆並列抵抗状態に配向するために、書込電流は基準層１９４から自由層１９６にＲＳＥを通り、スピン分極した電子は反対方向に自由層に流れ込む。
図８は、本発明のさまざまな実施例に従い構成および動作される例示的抵抗検知素子２１０をさらに示す。一部の実施例において、ＲＳＥはバイポーラである。さらに、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））構成は、酸化物層２１４に導電性フィラメント２１２が選択的に形成されてＲＳＥ２１０を高抵抗状態から低抵抗状態に遷移するよう構成することができる。ＲＳＥ２１０は、介在する酸化物層２１４によって分離される対向する金属または金属合金の電極層２１６および２１８から形成することができる。一部の実施例において、酸化物層２１４はＲＳＥを高抵抗状態にする。
ＲＳＥ２１０に適切なプログラミング電圧を印加することにより、電極２１６および２１８の一方または両方からの金属移動を引起し、それにより酸化物層２１４を渡って延在する１つ以上の導電性フィラメント２１２が形成される。フィラメントはＲＳＥ２１０の抵抗を第２の低抵抗状態に著しく減少させる。その後、フィラメントは第１の電圧と反対の第２のプログラミング電圧を印加することにより取消すことができ、それによりＲＳＥを最初の高抵抗状態に戻す。
図９は図３のメモリセル１４０に形成することができる例示的抵抗検知素子２２０を概略的に示す。一部の実施例において、ＲＳＥはバイポーラである。他の実施例において、ＲＳＥは図示されるようにプログラマブルメタライゼーションセル（ＰＭＣ）構造として形成され、イオンフィラメント形成を用いることによって抵抗状態を保持する。ＰＭＣ２２０は上部電極２２２および下部電極２２４、金属層２２６、電極層２２８、ならびに誘電体層２３０を含む。制御回路（図示されていない）を用いて、第一電極２２２および第二電極２２４間の相対的電位差を調整することができ、それにより書込電流２３２がＰＭＣ２２０を通ってフィラメント２３４を形成する。
フィラメント２３４は金属層２２６からのイオンおよび下部電極２２４からの電子の移動により、金属層２２６と下部電極２２４との間に導電路を形成する。誘電体層２３０は、もたらされるフィラメント２３４の位置を制御するために、下部電極２２４からの電子の移動を小さい領域に集中させる。フィラメントはＰＭＣ素子２２０の有効抵抗を相対的に低い抵抗に減少させ、これにたとえば論理１のような選択された論理値を与える。
ＰＭＣ素子を通る書込電流２３６を第２の方向に印加すれば、イオンおよび電子がそれぞれの電極２２２および２２４に戻る移動を引起す。これにより、ＰＭＣ２２０は初期の高電気抵抗にリセットされ、これはたとえば論理０のような異なる論理値を与えることができる。一部の実施例において、図９に示される構成と類似した構成を有するＰＭＣは、異なる大きさおよび／またはパルス幅の単極プログラミング電流を用いて代替的にプログラムすることができる。
図１０は本発明のさまざまな実施例に従い行なわれるステップを概略的に示すデータ読出／書込ルーチン２５０のフローチャートである。ステップ２５２において、非オーム選択層に結合される抵抗検知素子（ＲＳＥ）を有するメモリセルが設けられる。上記のように、ＲＳＥおよび選択層のさまざまな構成および配向を用いることができる。さまざまな実施例において、バイポーラＲＳＥはバリア層を介して選択層に結合される。
選択層は後でステップ２５４において、所定のしきい値以上の大きさの第１の電流によって、高抵抗状態から低抵抗状態に遷移する。しきい値以上の電流が選択層に留まるので、データアクセスは選択層の導通により与えられる。しかし、電流の量が所定のしきい値より下がると、選択層は自動的に低抵抗状態から高抵抗状態に遷移し、ＲＳＥおよびメモリセルへのアクセスを事実上なくす。
任意のステップ２５６において、第１の電流が第１の方向にＲＳＥを通ると、ＲＳＥは所定の抵抗状態および対応する論理状態にプログラムされる。プログラムされた抵抗状態は安定しており、読出回路によって連続的にまたは後で読出可能であるが、ステップ２５８においてＲＳＥに第２の抵抗状態を任意にプログラムすることができる。これは第２の方向を通る第２の電流をＲＳＥに与えることにより行なう。このような第２の電流は、ＲＳＥへのアクセスを可能にするためには、選択層の所定の遷移しきい値以上でなければならない。
メモリセルに対してさらにいくつもの読出およびプログラミングステップを行なうことができるが、データアクセスルーチン２５０はこのようなステップを必要としない。実際、データアクセスルーチン２５０のステップは例示的なものに過ぎず、限定されない。たとえば、ＲＳＥについての任意の抵抗状態のプログラミングは、どのような順序でもおよびどのような回数でも、メモリセルへの異なる抵抗状態をプログラムする前に、またはプログラムすることなく、容易に行なうことができる。
当業者によって理解されるように、ここに示されるさまざまな実施例は、メモリセル選択における技術的競合および物理的制限をなくすことにより、データ記憶装置の効率および複雑性の両方に利点をもたらす。選択層を含めることにより、より少ない処理時間および電力でより正確なデータアクセス動作が可能となる。さらに、本発明のメモリセルはますます密度が高くなっているデータ記憶アレイに含めるよう容易に整合させることができる。ここに記載されているさまざまな実施例は多くの潜在的な用途があり、電子媒体の特定の分野またはデータ記憶装置の種類に限定されない。
ここで用いられる「非オーム」の用語は、一般的な動作特性に向けられており、限定されない。すなわち、非オームコンポーネントは、オームの法則に従わないものである。しかし、本発明のさまざまな実施例は、任意にオーム法則から逸脱することにより非オームであると特徴付けることができる。たとえば、非オーム選択層は、オームの法則から逸脱する所定のしきい値を超える電流が与えられるまで、オームの規則に従うことができる。
上記において本発明のさまざまな特性およびさまざまな実施例の利点が本発明のさまざまな実施例の構造および機能の詳細とともに記載されているが、詳細な説明は例示的目的のためにのみあり、細かい変更を行なうことができる。特に添付の請求項での文言の広い一般的意味によって示される十分な範囲について、本発明の原理内において部分の構造および配置について変更は可能である。
Claims (20)
- メモリセルであって、非オーム選択層に結合される抵抗検知素子（ＲＳＥ）を備え、選択層は所定のしきい値以上の電流に応答して第１の抵抗状態から第２の抵抗状態に遷移するよう構成されている、メモリセル。
- 選択層は金属絶縁遷移材からなる、請求項１に記載のメモリセル。
- 金属絶縁遷移材はバイポーラとして特徴付けられる、請求項２に記載のメモリセル。
- 第１の抵抗状態は高抵抗および非導通状態に対応し、第２の抵抗状態は低抵抗および導通状態に対応する、請求項１に記載のメモリセル。
- 選択層は、メモリセルの電流量が所定のしきい値未満である場合、第１の抵抗状態に戻る、請求項１に記載のメモリセル。
- 選択層はカルコゲニドからなる、請求項１に記載のメモリセル。
- カルコゲニドはＧｅ2Ｓｂ2Ｔｅ5である、請求項６に記載のメモリセル。
- ＲＳＥはバイポーラ不揮発性メモリ素子である、請求項１に記載のメモリセル。
- 金属絶縁遷移材は、クロム、チタンおよびタングステンからなる群から選択された材料でドーピングされる、請求項２に記載のメモリセル。
- 金属絶縁遷移材はＶＯ2、ＶＯ、ＶＯXおよびＴｉ2Ｏ3からなる群から選択される、請求項２に記載のメモリセル。
- データ記憶装置であって、
行および列に配置される、クロスポイントアレイのメモリセルを備え、各メモリセルは非オーム選択層に結合される抵抗検知素子（ＲＳＥ）を含み、さらに
所定のしきい値以上の電流をメモリセルに与えることにより、選択層を第１の抵抗状態から第２の抵抗状態に遷移することができるデータアクセス回路を備える、データ記憶装置。 - 選択層は複数の金属絶縁遷移材からなる、請求項１１に記載の装置。
- ＲＳＥは不揮発性抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セルからなる、請求項１１に記載の装置。
- ＲＳＥは不揮発性スピン注入型ランダムアクセスメモリ（ＳＴＲＡＭ）セルからなる、請求項１１に記載の装置。
- 選択層はバリア層によってＲＳＥから分離される、請求項１１に記載の装置。
- 選択層、バリア層、およびＲＳＥは第１の電極と第２の電極との間に配置される、請求項１５に記載の装置。
- バリア層は対向する側面において選択層およびＲＳＥにともに接し、バリア層はＴａ、ＴａＮ、Ｔｉ、ＴiＮ、ＴｉＷ、チタン合金、およびタンタル合金からなる群から選択される材料を含む、請求項１５に記載の装置。
- 方法であって、非オーム選択層に結合される抵抗検知素子（ＲＳＥ）を含むメモリセルを設けること、さらに
所定のしきい値以上の電流をメモリセルに与えることにより、選択層を第１の抵抗状態から第２の抵抗状態に遷移させることを含む、方法。 - 選択層が第２の抵抗状態にある間、第１の論理状態が電流によってＲＳＥにプログラムされる、請求項１８に記載の方法。
- 選択層が第１の抵抗状態にある間、電流はメモリセルを通ることができない、請求項１８に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/502,222 US7936585B2 (en) | 2009-07-13 | 2009-07-13 | Non-volatile memory cell with non-ohmic selection layer |
| US12/502,222 | 2009-07-13 | ||
| PCT/US2010/041555 WO2011008654A1 (en) | 2009-07-13 | 2010-07-09 | Non-volatile memory cell with non-ohmic selection layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012533195A true JP2012533195A (ja) | 2012-12-20 |
| JP5819822B2 JP5819822B2 (ja) | 2015-11-24 |
Family
ID=42813223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012520687A Expired - Fee Related JP5819822B2 (ja) | 2009-07-13 | 2010-07-09 | 非オーム選択層を有する不揮発性メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7936585B2 (ja) |
| JP (1) | JP5819822B2 (ja) |
| KR (1) | KR101357175B1 (ja) |
| CN (1) | CN102598139B (ja) |
| WO (1) | WO2011008654A1 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197518A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | 磁気トンネル接合素子および磁気メモリ |
| JP2014523637A (ja) * | 2011-05-31 | 2014-09-11 | クロスバー， インコーポレイテッド | 非線形素子を有するスイッチングデバイス |
| US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
| US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
| US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
| US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
| USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
| US9590013B2 (en) | 2010-08-23 | 2017-03-07 | Crossbar, Inc. | Device switching using layered device structure |
| US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
| US9601690B1 (en) | 2011-06-30 | 2017-03-21 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
| US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
| US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
| US9633723B2 (en) | 2011-06-23 | 2017-04-25 | Crossbar, Inc. | High operating speed resistive random access memory |
| US9673255B2 (en) | 2012-04-05 | 2017-06-06 | Crossbar, Inc. | Resistive memory device and fabrication methods |
| US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
| US9735358B2 (en) | 2012-08-14 | 2017-08-15 | Crossbar, Inc. | Noble metal / non-noble metal electrode for RRAM applications |
| US9741765B1 (en) | 2012-08-14 | 2017-08-22 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
| US9793474B2 (en) | 2012-04-20 | 2017-10-17 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
| US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
| JPWO2019116932A1 (ja) * | 2017-12-11 | 2021-01-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8054677B2 (en) | 2008-08-07 | 2011-11-08 | Seagate Technology Llc | Magnetic memory with strain-assisted exchange coupling switch |
| US20100091564A1 (en) * | 2008-10-10 | 2010-04-15 | Seagate Technology Llc | Magnetic stack having reduced switching current |
| US8217478B2 (en) | 2008-10-10 | 2012-07-10 | Seagate Technology Llc | Magnetic stack with oxide to reduce switching current |
| US7936585B2 (en) * | 2009-07-13 | 2011-05-03 | Seagate Technology Llc | Non-volatile memory cell with non-ohmic selection layer |
| US8488363B2 (en) * | 2010-05-11 | 2013-07-16 | Qualcomm Incorporated | Write energy conservation in memory |
| US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
| US8780607B2 (en) | 2011-09-16 | 2014-07-15 | Micron Technology, Inc. | Select devices for memory cell applications |
| US9349445B2 (en) | 2011-09-16 | 2016-05-24 | Micron Technology, Inc. | Select devices for memory cell applications |
| US9142767B2 (en) | 2011-09-16 | 2015-09-22 | Micron Technology, Inc. | Resistive memory cell including integrated select device and storage element |
| US8730708B2 (en) * | 2011-11-01 | 2014-05-20 | Micron Technology, Inc. | Performing forming processes on resistive memory |
| KR20130052371A (ko) * | 2011-11-11 | 2013-05-22 | 삼성전자주식회사 | 비휘발성 메모리요소 및 이를 포함하는 메모리소자 |
| EP2597647A1 (en) * | 2011-11-28 | 2013-05-29 | Imec | Selector device for memory applications |
| FR2989212B1 (fr) * | 2012-04-10 | 2014-05-02 | Centre Nat Rech Scient | Utilisation d'isolants de mott centrosymetriques dans une memoire de stockage de donnees a commutation resistive |
| US8558209B1 (en) | 2012-05-04 | 2013-10-15 | Micron Technology, Inc. | Memory cells having-multi-portion data storage region |
| US8767449B2 (en) | 2012-06-28 | 2014-07-01 | Hewlett-Packard Development Company, L.P. | Memory devices with in-bit current limiters |
| US9082972B2 (en) | 2012-07-24 | 2015-07-14 | Hewlett-Packard Development Company, L.P. | Bipolar resistive switch heat mitigation |
| KR101925449B1 (ko) * | 2012-11-29 | 2018-12-05 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| US8949567B2 (en) | 2013-02-26 | 2015-02-03 | Seagate Technology Llc | Cross-point resistive-based memory architecture |
| US9613675B2 (en) | 2013-12-14 | 2017-04-04 | Qualcomm Incorporated | System and method to perform low power memory operations |
| US9384811B2 (en) | 2014-04-10 | 2016-07-05 | Samsung Electronics Co., Ltd. | Method and system for providing a thermally assisted spin transfer torque magnetic device including smart thermal barriers |
| FR3021151B1 (fr) * | 2014-05-15 | 2017-09-15 | Commissariat Energie Atomique | Procede de determination de parametres de programmation servant a programmer une memoire vive resistive |
| US9502647B2 (en) * | 2014-05-28 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company Limited | Resistive random-access memory (RRAM) with a low-K porous layer |
| EP3046155B1 (en) * | 2015-01-15 | 2019-11-20 | IMEC vzw | Conductive bridging memory device with cation supply electrode comprising cu-si-te |
| US9269899B1 (en) * | 2015-02-05 | 2016-02-23 | Micron Technology, Inc. | Electronic device, memory cell, and method of flowing electric current |
| FR3056011B1 (fr) * | 2016-09-09 | 2019-05-24 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif de selection d’une cellule memoire |
| US9990992B2 (en) * | 2016-10-25 | 2018-06-05 | Arm Ltd. | Method, system and device for non-volatile memory device operation |
| US10585185B2 (en) | 2017-02-03 | 2020-03-10 | Rohde & Schwarz Gmbh & Co. Kg | Security scanning system with walk-through-gate |
| US10354728B2 (en) * | 2017-06-28 | 2019-07-16 | Sandisk Technologies Llc | Write verification and resistive state determination based on cell turn-on characteristics for resistive random access memory |
| US10256402B1 (en) | 2017-09-25 | 2019-04-09 | Sandisk Technologies Llc | ReRAM read state verification based on cell turn-on characteristics |
| CN110752293A (zh) * | 2019-09-27 | 2020-02-04 | 北京大学 | 一种双向阈值开关选择器件及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086526A (ja) * | 2004-09-17 | 2006-03-30 | Ovonyx Inc | オボニック閾値スイッチを有する相変化メモリ |
| JP2006179926A (ja) * | 2004-12-21 | 2006-07-06 | Samsung Electronics Co Ltd | 二種の抵抗体を含む不揮発性メモリ素子 |
| JP2006203098A (ja) * | 2005-01-24 | 2006-08-03 | Sharp Corp | 不揮発性半導体記憶装置 |
| WO2008069489A1 (en) * | 2006-12-04 | 2008-06-12 | Electronics And Telecommunications Research Institute | Memory device and manufacturing mehtod thereof |
| WO2009002393A1 (en) * | 2007-06-22 | 2008-12-31 | Ovonyx, Inc. | Multi-layered chalcogenide and related devices having enhanced operational characteristics |
| WO2009011113A1 (ja) * | 2007-07-18 | 2009-01-22 | Panasonic Corporation | 電流制限素子とそれを用いたメモリ装置およびその製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278636A (en) * | 1989-09-29 | 1994-01-11 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Non-volatile, solid state bistable electrical switch |
| US6121642A (en) * | 1998-07-20 | 2000-09-19 | International Business Machines Corporation | Junction mott transition field effect transistor (JMTFET) and switch for logic and memory applications |
| US6518609B1 (en) * | 2000-08-31 | 2003-02-11 | University Of Maryland | Niobium or vanadium substituted strontium titanate barrier intermediate a silicon underlayer and a functional metal oxide film |
| KR100433623B1 (ko) * | 2001-09-17 | 2004-05-31 | 한국전자통신연구원 | 급격한 금속-절연체 상전이를 이용한 전계 효과 트랜지스터 |
| US6667900B2 (en) * | 2001-12-28 | 2003-12-23 | Ovonyx, Inc. | Method and apparatus to operate a memory cell |
| US6917539B2 (en) * | 2002-08-02 | 2005-07-12 | Unity Semiconductor Corporation | High-density NVRAM |
| US6753561B1 (en) * | 2002-08-02 | 2004-06-22 | Unity Semiconductor Corporation | Cross point memory array using multiple thin films |
| US6653704B1 (en) * | 2002-09-24 | 2003-11-25 | International Business Machines Corporation | Magnetic memory with tunnel junction memory cells and phase transition material for controlling current to the cells |
| US6795338B2 (en) * | 2002-12-13 | 2004-09-21 | Intel Corporation | Memory having access devices using phase change material such as chalcogenide |
| JP2004348809A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| US7236394B2 (en) * | 2003-06-18 | 2007-06-26 | Macronix International Co., Ltd. | Transistor-free random access memory |
| US8031509B2 (en) * | 2008-12-19 | 2011-10-04 | Unity Semiconductor Corporation | Conductive metal oxide structures in non-volatile re-writable memory devices |
| US7514706B2 (en) * | 2005-10-14 | 2009-04-07 | Adesto Technologies | Voltage reference circuit using programmable metallization cells |
| US7616472B2 (en) * | 2006-10-23 | 2009-11-10 | Macronix International Co., Ltd. | Method and apparatus for non-volatile multi-bit memory |
| KR20090029558A (ko) * | 2007-09-18 | 2009-03-23 | 삼성전자주식회사 | 다이오드 및 그를 포함하는 메모리 소자 |
| US7969771B2 (en) * | 2008-09-30 | 2011-06-28 | Seagate Technology Llc | Semiconductor device with thermally coupled phase change layers |
| US8031516B2 (en) * | 2008-12-12 | 2011-10-04 | Stephen Tang | Writing memory cells exhibiting threshold switch behavior |
| US8264864B2 (en) * | 2008-12-19 | 2012-09-11 | Unity Semiconductor Corporation | Memory device with band gap control |
| US8390100B2 (en) * | 2008-12-19 | 2013-03-05 | Unity Semiconductor Corporation | Conductive oxide electrodes |
| US7936585B2 (en) * | 2009-07-13 | 2011-05-03 | Seagate Technology Llc | Non-volatile memory cell with non-ohmic selection layer |
-
2009
- 2009-07-13 US US12/502,222 patent/US7936585B2/en not_active Expired - Fee Related
-
2010
- 2010-07-09 WO PCT/US2010/041555 patent/WO2011008654A1/en active Application Filing
- 2010-07-09 JP JP2012520687A patent/JP5819822B2/ja not_active Expired - Fee Related
- 2010-07-09 KR KR1020127003815A patent/KR101357175B1/ko active IP Right Grant
- 2010-07-09 CN CN201080032406.8A patent/CN102598139B/zh not_active Expired - Fee Related
-
2011
- 2011-04-14 US US13/087,087 patent/US8203865B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086526A (ja) * | 2004-09-17 | 2006-03-30 | Ovonyx Inc | オボニック閾値スイッチを有する相変化メモリ |
| JP2006179926A (ja) * | 2004-12-21 | 2006-07-06 | Samsung Electronics Co Ltd | 二種の抵抗体を含む不揮発性メモリ素子 |
| JP2006203098A (ja) * | 2005-01-24 | 2006-08-03 | Sharp Corp | 不揮発性半導体記憶装置 |
| WO2008069489A1 (en) * | 2006-12-04 | 2008-06-12 | Electronics And Telecommunications Research Institute | Memory device and manufacturing mehtod thereof |
| WO2009002393A1 (en) * | 2007-06-22 | 2008-12-31 | Ovonyx, Inc. | Multi-layered chalcogenide and related devices having enhanced operational characteristics |
| WO2009011113A1 (ja) * | 2007-07-18 | 2009-01-22 | Panasonic Corporation | 電流制限素子とそれを用いたメモリ装置およびその製造方法 |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
| US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
| US9590013B2 (en) | 2010-08-23 | 2017-03-07 | Crossbar, Inc. | Device switching using layered device structure |
| US10224370B2 (en) | 2010-08-23 | 2019-03-05 | Crossbar, Inc. | Device switching using layered device structure |
| USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
| US9620206B2 (en) | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
| US9543359B2 (en) | 2011-05-31 | 2017-01-10 | Crossbar, Inc. | Switching device having a non-linear element |
| JP2014523637A (ja) * | 2011-05-31 | 2014-09-11 | クロスバー， インコーポレイテッド | 非線形素子を有するスイッチングデバイス |
| US9633723B2 (en) | 2011-06-23 | 2017-04-25 | Crossbar, Inc. | High operating speed resistive random access memory |
| US9570683B1 (en) | 2011-06-30 | 2017-02-14 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
| US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
| US9601690B1 (en) | 2011-06-30 | 2017-03-21 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
| US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
| JP2013197518A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | 磁気トンネル接合素子および磁気メモリ |
| US9673255B2 (en) | 2012-04-05 | 2017-06-06 | Crossbar, Inc. | Resistive memory device and fabrication methods |
| US10910561B1 (en) | 2012-04-13 | 2021-02-02 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
| US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
| US9793474B2 (en) | 2012-04-20 | 2017-10-17 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
| US9741765B1 (en) | 2012-08-14 | 2017-08-22 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
| US9735358B2 (en) | 2012-08-14 | 2017-08-15 | Crossbar, Inc. | Noble metal / non-noble metal electrode for RRAM applications |
| US10096653B2 (en) | 2012-08-14 | 2018-10-09 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
| US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
| US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
| US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
| JPWO2019116932A1 (ja) * | 2017-12-11 | 2021-01-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5819822B2 (ja) | 2015-11-24 |
| KR101357175B1 (ko) | 2014-01-29 |
| US20110188293A1 (en) | 2011-08-04 |
| US20110007551A1 (en) | 2011-01-13 |
| WO2011008654A1 (en) | 2011-01-20 |
| CN102598139A (zh) | 2012-07-18 |
| US8203865B2 (en) | 2012-06-19 |
| CN102598139B (zh) | 2015-01-14 |
| US7936585B2 (en) | 2011-05-03 |
| KR20120026636A (ko) | 2012-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5819822B2 (ja) | 非オーム選択層を有する不揮発性メモリセル | |
| US7894254B2 (en) | Refresh circuitry for phase change memory | |
| US8144506B2 (en) | Cross-point memory devices, electronic systems including cross-point memory devices and methods of accessing a plurality of memory cells in a cross-point memory array | |
| US8422271B2 (en) | Bidirectional non-volatile memory array architecture | |
| KR101402205B1 (ko) | 비휘발성 메모리의 계층적 교차 어레이 | |
| US7911833B2 (en) | Anti-parallel diode structure and method of fabrication | |
| US8248836B2 (en) | Non-volatile memory cell stack with dual resistive elements | |
| JP2011003241A (ja) | 半導体記憶装置 | |
| KR102629844B1 (ko) | 저항성 크로스-포인트 스토리지 어레이 | |
| US8363450B2 (en) | Hierarchical cross-point array of non-volatile memory | |
| US9147657B2 (en) | Memory cell repair | |
| US8949567B2 (en) | Cross-point resistive-based memory architecture | |
| TW202107460A (zh) | 記憶胞、記憶體裝置以及使用記憶胞的選擇器元件來放大資料的方法 | |
| US20230360711A1 (en) | One-time programmable (otp) memory and method of operating the same | |
| US20220351774A1 (en) | Semiconductor memory devices with different word lines |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140123 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140421 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140624 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141024 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20141209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150210 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20150508 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20150609 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20150709 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150810 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150901 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151001 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5819822 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |