JP2012526371A - ハイ・インピーダンス・トレース - Google Patents

Abstract

本発明は、マイクロ波導電構造４６ａ、４８ｂと、その様な構造の生成方法であり、構造は、第１の電気的導電層Ｌ３２と、第１の電気的導電層Ｌ３２の上に配置された第１の誘電率の第１の誘電基板Ｄ３１と、誘電基板Ｄ３１内又は上に配置された第１の幅の少なくとも１つの電気的導電トレースＣＴ１、ＣＴ２を備えている。第１の幅より太い第２の幅を有し、第１の誘電率より低い第２の誘電率の基板ＤＭ１、ＤＭ２のトラックは、第１の誘電基板Ｄ３１と導電トレースＣＴ１、ＣＴ２の間に局所的に配置され、導電トレースＣＴ１、ＣＴ２が、第２の誘電基板ＤＭ１、ＤＭ２上に配置されて電気的に動作する様に、導電トレースＣＴ１、ＣＴ２に沿って延在する。

Description

本発明は、高周波信号に整合したインピーダンスを有する電気的に導電構造の基板と、その様な構造の製造方法に関する。

電気的導電構造は、基板内又は基板上に生成された電気的導電トレースにより、例えば、基板内又は基板上に配置された半導体又は他の部品といった種々の電気部品間のパスを形成することで、形成され得ることは公知である。その様なトレースは、通常、銅又は幾つかの他の導電材料で通常作られている。使用される材料は理想的な導電特性を持つ必要はなく、銅等より導電性の低い他の材料の利用が阻害されないことは、当業者には公知である。トレースが生成される基板は、例えば、電気的導電トレースを生成可能なプリント回路基板（ＰＣＢ）又は幾つかの他の適切な材料であり得る。

基板上に薄い導電トレースを生成することは、常に、困難な課題である。特に、不安定な高インピーダンス・トレースであるときに困難な課題となる。高インピーダンス・トレースは、例えば、低雑音増幅器（ＬＮＡ）等の様な電気回路の入力インピーダンスにトレース・インピーダンスを整合させるために、通常、使用される。通常、ＬＮＡの入力インピーダンスは、凡そ１００〜１５０オームである。その様な場合、対応する銅トレースの幅は、標準ＦＲ４構造を使用するＰＣＢ内又はＰＣＢ上に適用する場合、約３〜４ｍｉｌ（１ｍｉｌは、０．００１インチ）である。ＬＮＡは、ここでは例として用い、他の電気回路の入力インピーダンスは、約５０オームより低く、或いは、約２００オーム程度まで高いかもしれない。トレースの幅は、この様に適合され、５ｍｉｌ程度より小さく、少なくとも１０ｍｉｌ程度より小さい。

エッチング処理は、容易に１ｍｉｌの誤差を生じさせる。よって、オフセットは、４ｍｉｌトレースの場合には、２５％の大きさになる。この巨大な変動は、インピーダンス整合の精度の妨害となり、ＬＮＡの感度に悪影響を及ぼす。

よって、歩留まり率を改良するために、エッチング処理のオフセット変動を除去、或いは、少なくとも緩和する方法があれば都合が良い。

本発明の目的は、歩留まり率を改良するために、エッチング処理、或いは、電気的導電トレースを生成する同様の処理において、オフセット変動を除去、或いは、少なくとも緩和することである。

エッチング処理等の変動を補償するために、トレース幅を増加させることは良い考えである。電気的導電トレースの下にある材料のみを低い誘電材料に取り換えることで、トレース幅を人為的に増加させることができる。例えば、ＰＣＢ処理の間に実行されるこの発明により、不正確なエッチング制御を補償するためにトレース幅を事前に拡大することができ、歩留まり率を改善できる。

上述した利点の少なくとも１つは、本発明の第一実施形態で達成され、第一実施形態は、第１の電気的導電層と、第１の電気的導電層の上に配置された第１の誘電率の第１の誘電基板と、誘電基板上又は誘電基板内に配置された第１の幅の少なくとも１つの電気的導電トレースと、を備えているマイクロ波導電構造を提供する。第１の幅より広い第２の幅を有し、かつ、第１の誘電率より低い第２の誘電率を有する第２の誘電基板のトラックが、第１の誘電基板と導電トレースの間に局所的に配置され、トラックは、導電トレースが第２の誘電基板上に配置されている様に電気的に動作する様に、導電トレースに沿って延在している。

とりわけこのことは、第２の誘電基板のトラックは、マイクロ波導電構造の特性インピーダンスＺ_０を計算するために、第２の誘電率Ｅｒを問題なく使用できる様に、例えば、マイクロストリップ構造又はストリップライン構造である場合に、マイクロ波導電構造の特性インピーダンスＺ_０を計算するための後に示す式（１）、（２ａ）、（３）の変数Ｅｒを問題なく使用できる様に、導電トレースに沿って延在していると解釈すべきである。

本発明の第二実施形態は、第一実施形態の特徴を含み、第２の誘電基板が電気的導電トレースに沿って、電気的導電トレースを実質的に中心して延在しているマイクロ波導電構造を対象としている。

本発明の第三実施形態は、第一実施形態の特徴を含み、電気的導電トレースが、第２の誘電基板に隣接して延在しているマイクロ波導電構造を対象としている。

本発明の第四実施形態は、第一実施形態の特徴を含み、マイクロ波導電構造が、マイクロストリップ構造であるマイクロ波導電構造を対象としている。

本発明の第五実施形態は、第一実施形態の特徴を含み、マイクロ波導電構造が、ストリップライン構造であるマイクロ波導電構造を対象としている。

本発明の第六実施形態は、第一実施形態の特徴を含み、マイクロ波導電構造が、５０オーム又は１００オームより大きい高い特性インピーダンスＺ_０を有するマイクロ波導電構造を対象としている。

本発明の第七実施形態は、第一実施形態の特徴を含み、第２の幅が、第１の幅の１０倍未満であるマイクロ波導電構造を対象としている。

本発明の第八実施形態は、第一実施形態又は第七実施形態の特徴を含み、電気的導電トレースの第１の幅が、５ｍｉｌ未満又は１０ｍｉｌ未満であるマイクロ波導電構造を対象としている。

本発明の第九実施形態は、それぞれが、前記実施形態のいずれか１つによるのと同じ種類の第１のマイクロ波導電構造及び第２のマイクロ波導電構造を含む、基板構造を対象とする。ここで、第１のマイクロ波導電構造及び第２のマイクロ波導電構造は、平衡マイクロ波導電構造を形成する様に配置されている。

“同じ種類”との表現は、両マイクロ波導電構造が、前記実施形態と同じと解釈すべきである。しかしながら、例えば、実際、製造誤差により同じ実施形態においても小さな変動があるので、このことは２つのマイクロ波導電構造が同一であると解釈すべきではない。平衡マイクロ波構造は、例えば、第１のマイクロ波導電構造及び第２のマイクロ波導電構造を実質的に互いに平行に配置することで生成され得る。

本発明の第十実施形態は、アンテナ部と、電気回路と、第一から第八実施形態のいずれか１つによるマイクロ波導電構造を含む通信デバイスを対象とし、マイクロ波導電構造は、アンテナ部を電気回路に接続する。

さらに、上記利点の少なくとも１つは、本発明の第十一実施形態により達成され、第十一実施形態は、マイクロ波構造を生成する方法を提供する。本方法は、少なくとも１つの第１の電気的導電層と、第１の高誘電率の第１の材料を含む誘電層と、を備えている基板構造を提供するステップであって、導電層は、誘電層と実質的に平行で、誘電層の下に延在している、ステップと、第１の導電層を露出させる少なくとも１つのグルーブを誘電層に形成するステップと、グルーブに第２の低誘電率の誘電材料を、第１の幅の誘電トラックを形成するために配置するステップと、誘電トラックの上で誘電トラックに沿って少なくとも１つの電気的導電トレースを形成するステップと、を含んでいる。

本発明の第十二実施形態は、第十一実施形態の特徴を含み、少なくとも１つのグルーブが、誘電層上にマスク・パターンを、露出された誘電層の少なくとも１つのトラックを形成するために配置するステップと、第１の導電層を露出させる少なくとも１つのグルーブを誘電層に形成するために、誘電層の露出部分を除去するステップとにより形成されている方法を対象とする。

本発明の第十三実施形態は、第十一実施形態の特徴を含み、誘電層の上と、グルーブ内に誘電材料を配置するステップと、平坦化処理により誘電層から誘電材料を除去するステップにより、第２の低誘電率の誘電材料が、グルーブに配置される、方法を対象とする。

本発明の第十四実施形態は、第十一実施形態の特徴を含み、誘電層及び誘電トラック上に第２の電気的導電層を配置するステップと、誘電トラック上で誘電トラックに沿って第２の電気的導電層の露出していない部分を残す様にマスク・トラックを配置するステップであって、マスク・トラックは、誘電トラックの第１の幅より狭い第２の幅を有している、ステップと、誘電トラックの上で誘電トラックに沿って少なくとも１つの電気的導電トレースを形成する様に第２の導電層の露出部分を除去するステップとにより、導電トレースが形成されている方法を対象とする。

本発明の第十五施形態は、第十一実施形態の特徴を含み、導電トレース、誘電トラック及び誘電層ははんだマスクにより覆われている方法を対象とする。

明細書において使用する“備えている／含む”との用語は、述べられた特徴、数、ステップ又は部品の存在を特定するが、１つ以上の他の特徴、数、ステップ、部品又はそれらの組の存在又は追加を排除するものではないことが強調されるべきである。

同様に、記述した方法のステップは、必ずしもその記載順に実行する必要はなく、方法の他の実施形態は、本発明の範囲外とならない、より多くのステップ、又は、より少ないステップを含み得る。

本発明について、添付の図を参照して詳細に説明する。

携帯電話１０の形式での通信デバイスを示す図。 図１ａの通信デバイスの背面部を示す図。 表面の銅トレース２２ａに沿った短部から見た典型的なマイクロストリップ構造２０ａを示す図。 埋め込まれた銅トレース２２ｂに沿った短部から見た典型的なマイクロストリップ構造２０ｂを示す図。 埋め込まれた銅トレース２２ｃに沿った短部から見た典型的なストリップライン構造２０ｃを示す図。 電気的導電トレース２２ｄに沿った短部から見たマイクロストリップ構造２０ｄを形成する本発明の一実施形態を示す図。 上側から見た図２ｄの実施形態を示す図。 電気的導電トレース２２ｅに沿った短部から見たストリップライン構造２０ｅを形成する本発明の一実施形態を示す図。 例示的な標準６層ＰＣＢ部３０を示す図。 少なくとも層Ｌ３１の一部分がないＰＣＢ部３０を示す図。 フォトレジスト・パターンが設けられた図４ａのＰＣＢ部３０を示す図。 図４ｂのＰＣＢ部３０の平面図。 露出した導電層Ｌ３２のグルーブＬＥ１、ＬＥ２を有するＰＣＢ部３０を示す図。 図４ｃのＰＣＢ部３０の平面図。 フォトレジスト・パターンを除去した図４ｃ及び図４ｃ−１のＰＣＢ部３０を示す図。 図４ｄのＰＣＢ部３０の平面図。 ＰＣＢ部３０の上部を覆う誘電材料ＤＭを有する図４ｄ及び図４ｄ−１のＰＣＢ部３０を示す図。 ＰＣＢ部３０の上部から被覆材料ＤＭが除去された図４ｅのＰＣＢ部３０を示す図。 図４ｆのＰＣＢ部３０の平面図。 ＰＣＢ部３０の上部を覆う電気的導電層Ｌ３１を有する図４ｆ及び図４ｆ−１のＰＣＢ部３０を示す図。 層３１の上部に設けられたフォトレジスト・パターンＰＲＴ１、ＰＲＴ２を有する図４ｇのＰＣＢ部３０を示す図。 図４ｈのＰＣＢ部３０平面図。 電気的導電層３１の一部を除去した図４ｈ及び図４ｈ−１のＰＣＢ部３０を示す図。 図４ｉのＰＣＢ部３０平面図。 フォトレジスト・パターンＰＲＴ１、ＰＲＴ２を除去した図４ｉ及び図４ｉ−１のＰＣＢ部３０を示す図。 図４ｊのＰＣＢ部３０平面図。 ＰＣＢ部３０の上部を覆うはんだマスクＳ４０を有する図４ｊ及び図４ｊ−１のＰＣＢ部３０を示す図。 本発明の一実施形態による方法のフローチャート。

図１ａは、携帯電話１０の形式での通信デバイスを示す図である。しかしながら、本発明は、携帯電話に限定されない。反対に、本発明は、例えば、任意の適切な受信機、任意の適切な送受信機等の、任意の適切な通信デバイスに実装され得る。

図１ｂは、携帯電話１０を背面から見た図である。図１ｂの点線は、アンテナ部１２と、トレース構造４２と、電気回路１４と、基板部４０とを備えている例示的な携帯電話１０を図示するものである。アンテナ部１２は、例えば、無線伝送又は同様な電磁的な伝送といった無線伝送の受信動作が可能な様に構成される。トレース構造４２は、電気回路１４にアンテナ部１２を動作可能な様に接続する様に構成される。トレース構造４２は、マイクロ波等を動作可能に導通させる様に構成される電気的導電構造を形成するために、基板部４０上又は基板部４０内に配置される。アンテナ部１２及び／又は電気回路１４は、基板部４０内又は基板部４０上に配置され得る。携帯電話１０は、本発明の一実施形態による、アンテナ部、トレース構造、電気回路、及び、基板部を有する通信デバイスの単なる例であることが重視されるべきである。

図１ｂにおいて、トレース構造４２は、第１の電気的導電パス４６と第２の電気的導電パス４８を有する差動トレース構造であると想定している。好ましくは、第１及び第２のパス４６、４８は、実質的に同一である。

さらに、電気回路１４は、例えば、差動低雑音増幅器（ＬＮＡ）といった、差動トレース構造４２経由でアンテナ部１２に動作可能な様に接続される差動回路であることを想定している。

本発明の他の実施形態は、単一の電気的導電パス４６又は４８を有するトレース構造を使用するかもしれない。これは、他の非差動電気回路が好ましい場合であるかもしれない。実際、本発明は、総てが単一エンド・トレース、差動トレース又はマルチ・トレース構成に実質的に適用できる。

基板部４０は、電気的導電パス４６、４８が生成されている上又は中に誘電絶縁又は他の適切な材料を含むことが好ましい。問題となる要求条件に応じた様々な絶縁値を提供するために利用できる、プリント回路基板（ＰＣＢ）のための様々な公知の誘電材料が存在する。公知の誘電材料の幾つかの例は、ポリテトラフルオロエチレン、ＦＲ−１、ＦＲ−２、ＦＲ−４（ここで、ＦＲは、難燃性の頭字語）又はＣＥＭ−１、ＣＥＭ−２、ＣＥＭ−３（ここで、ＣＥＭは、エポキシ複合材料の頭字語）等である。しかし、本発明は、ＰＣＢや上述した誘電材料に限定されない。パス４６、４８は、銅又は他の電気的導電材料で形成することも好ましい。銅等よりも導電性が低い材料が、パス４６、４８のための材料から除外されないことについては、当業者には公知である。

導電パス４６又は４８は、例えば、マイクロストリップ又はストリップライン構造であり、それらは、当業者には公知である。

図２ａは、典型的なマイクロストリップ構造２０ａを示し、マイクロストリップ構造２０ａは、表面の銅トレース２２ａと、誘電基板２４ａと、好ましくは銅で形成される基準グラウンド面２６ａと、を備えている。

マイクロストリップ２０ａの特性インピーダンスは、例えば、以下の式で近似できる。

ここで、Ｅｒは基板２４ａの誘電率であり、Ｈａは基板２４ａの高さであり、Ｔａはトレース２２ａの厚みであり、Ｗａはトレース２２ａの幅である。

図２ｂは、典型的なマイクロストリップ構造２０ｂを示し、マイクロストリップ構造２０ｂは、埋め込まれた銅トレース２２ｂと、誘電基板２４ｂと、好ましくは銅で形成される基準グラウンド面２６ｂと、を備えている。

マイクロストリップ２０ｂの特性インピーダンスは、例えば、以下の式で近似できる。

ここで、Ｅｒは基板２４ｂの誘電率であり、Ｈｂは基板２４ｂの高さであり、Ｔｂはトレース２２ｂの厚みであり、Ｗｂはトレース２２ｂの幅である。

図２ｃは、典型的なストリップライン構造２０ｃを示し、ストリップライン構造２０ｃは、基板２４ｃに埋め込まれ、第１のグラウンド面２６ｃと第２のグラウンド面２６ｃ´に挟まれた銅トレース２２ｃを、備えており、第１のグラウンド面２６ｃと第２のグラウンド面２６ｃ´の両方は好ましくは銅で形成される。

ストリップライン構造２０ｃの特性インピーダンスは、例えば、以下の式で近似できる。

ここで、Ｅｒは基板２４ｃの誘電率であり、Ｈｃはトレース２２ｃと、上部グラウンド面２６ｃ及び下部グラウンド面２６ｃ´との間の距離であり、Ｔｃはトレース２２ｃの厚みであり、Ｗｃはトレース２２ｂの幅である。

式（１）、（２ａ）、（３）及び（３´）は、トレース幅Ｗａ、Ｗｂ又はＷｃの増加が、式の対数係数を減少させ、それは、式の左側の比の係数を増加させることになる、誘電率Ｅｒを減少させることにより補償される。

この様に、トレース幅Ｗａ、Ｗｂ又はＷｃを増加させると、誘電率Ｅｒをそれに応じて減少させることで、同じレベルの特性インピーダンスＺ_０を維持できる。

トレース幅Ｗａ、Ｗｂ又はＷｃを増加させるので、エッチング処理で生じ得るオフセット変動は、特性インピーダンスＺ_０にあまり影響を与えなくなる。これは、上述した本発明の目的の少なくとも１つである、インピーダンス整合の制御及び歩留まり率を改善する。

しかしながら、トレース幅Ｗａ、Ｗｂ又はＷｃの増加を補償するために基板２４ａ、２４ｂ、２４ｃ全体の誘電率Ｅｒを減少させることは、一般的に、基板２４ａ、２４ｂ、２４ｃ内又は上の他の総てのトレースの幅を増加させることを必要とさせる。そうでないと、特性インピーダンスを維持することができない。しかしながら、物理スペースは、今日の最新の高密度に詰め込まれた基板においては乏しいリソースであるので、基板内又は上の総ての導電トレースのトレース幅を増加させることは好ましくない。

本発明の好ましい実施形態によると、代わりに、誘電率は、エッチング処理の変動に実際に敏感な薄いトレース、例えば、ＬＮＡ又は他の高インピーダンス電気回路の高入力インピーダンスに、トレースのインピーダンスを整合させるために使用する高インピーダンス・トレースの下でのみ局所的に減少させる。

図２ｄは、マイクロストリップ構造２０ｄの形式での本発明の一実施形態を示している。しかしながら、本発明の他の実施形態は、マイクロ波の様な電磁波を伝えるための他の構造を使用することができる。図２ｄのマイクロストリップ構造２０ｄは、電気的導電トレース２２ｄと、基準グラウンド面２６ｄと、第１の高誘電率の第１の誘電基板２４ｄと、第２の低誘電率の第２の誘電基板のトラック２５ｄと、を備えている。第２の誘電基板のトラック２５ｄは、第１の誘電基板２４ｄと導電トレース２２ｄ間で局所的に、導電トレース２２ｄに隣接して沿う様に延在している。

局所的とは、トレース２２ｄが、第２の低誘電率の第２の誘電基板２５ｄ上に配置されて動作可能に機能する様に、トラック２５ｄの厚みと、特に幅が決められていることを意味する。つまり、トレース２２ｄの特性インピーダンスＺ_０を上記式（１）のＥｒに第２の誘電率を代入することで決定できる様に、トラック２５ｄの厚みと、特に幅が決められている。局所的は、全体的に対するものであり、全体的には、第１の誘電基板２４ｄの全体が、実質的に第２の誘電基板２５ｄにより覆われることを暗示する。

トラック２５ｄの幅は、トレース２２ｄの幅の、約２倍未満、約４倍、約６倍、約１０倍、約１５倍、約２０倍、約５０倍又は約１００倍未満である。当然ながら、実際のサイズは、構造及びトレース幅等に依存する。

第１の誘電基板２４ｄは、例えば、ＦＲ４（Ｅｒ≒４．３）で形成することができ、第２の誘電基板２５ｄは、例えば、ポリイミド（Ｅｒ≒３.５）、エポキシ樹脂（Ｅｒ≒３.４）、Ｌｕｃｉｔｅ（Ｅｒ≒２.５）、ポリカーボネート（Ｅｒ≒２.９）、ポリエチレン（Ｅｒ≒２.５）、シリコン（Ｅｒ≒３.９）又はテフロン（Ｅｒ≒２.１）で形成することができる。

図２ｄ−１は、図２ｄの実施形態を上から見た図である。

図２ｅは、ストリップライン構造２０ｅの形式での本発明の他の実施形態を示す図である。図２ｅのストリップライン構造２０ｅは、電気的導電トレース２２ｅと、下部グラウンド面２６ｄと、第１の誘電率の第１の誘電基板２４ｅと、第２の低誘電率の第２の誘電基板２５ｅのトラックと、第２の上部グラウンド面２７ｅと、を備えている。第２の誘電基板２５ｅのトラックは、第１の誘電基板２４ｅと導電トレース２２ｅの間において、導電トレース２２ｅに隣接して沿う様に局所的に延在している。

局所的とは、トレース２２ｅの特性インピーダンスＺ_０が、上記式（３）又は（３´）のＥｒに第２の低誘電率を代入することで決定できる様に、トラック２５ｅの厚みと、特に幅が決められていることを意味する。局所的は、全体的に対するものであり、全体的は、第２の誘電基板２５ｅが、実質的に、第１の誘電基板２４ｄの全体に渡り延在していることを暗示する。

トラック２５ｅの幅は、トレース２２ｅの幅の、約２倍未満、約４倍、約６倍、約１０倍、約１５倍、約２０倍、約５０倍又は約１００倍未満である。当然ながら、実際のサイズは、構造及びトレース幅等に依存する。

第１の誘電基板２４ｅは、例えば、ＦＲ４（Ｅｒ≒４．３）で形成することができ、第２の誘電基板２５ｅは、例えば、ポリイミド（Ｅｒ≒３.５）、エポキシ樹脂（Ｅｒ≒３.４）、Ｌｕｃｉｔｅ（Ｅｒ≒２.５）、ポリカーボネート（Ｅｒ≒２.９）、ポリエチレン（Ｅｒ≒２.５）、シリコン（Ｅｒ≒３.９）又はテフロン（Ｅｒ≒２.１）で形成することができる。

続いて、本発明の一実施形態による電磁波を伝える構造を生成する方法について、図３、図４ａから５を用いて説明する。図４ａ〜４ｋの構造は、マイクロストリップ構造の本質である。しかしながら、例えば、ストリップライン構造又はマイクロ波等を伝える様に構成された他の基板構造といった、本発明の他の実施形態に変更して適用できる。

図３は、例示的な、公知の標準６層ＰＣＢ部３０を示している。種々の多層ＰＣＢは、当業者には公知であり、それらについての詳細な説明は必要ではない。しかしながら、図３の公知の６層ＰＣＢ部３０を、本方法と、幾つかの基本的な特徴の説明に使用する。

図３において、層Ｌ３１〜Ｌ３６は、好ましくは、銅又は当業者には多層ＰＣＢに使用されるものとして知られている幾つかの他の電気的導電材料の薄層である。導電層Ｌ３１〜Ｌ３６は、例えば、１ｍｉｌ未満、１．５ｍｉｌ未満、２ｍｉｌ未満又は３ｍｉｌ未満の厚みとすることができる。層Ｄ３１〜Ｄ３５は、好ましくは、ＦＲ４又は当業者には多層ＰＣＢに使用されるものとして知られている幾つかの他の誘電材料等の誘電材料の薄層である。一般的に、層Ｄ３１〜Ｄ３５は、例えば、２ｍｉｌ未満、３ｍｉｌ未満又は４ｍｉｌ未満の厚みとすることができる。しかしながら、層Ｄ３１〜Ｄ３５の幾つかは（例えば、層Ｄ３３の様な幾つかの内部層）、例えば、１５ｍｉｌ未満、２０ｍｉｌ未満又は２５ｍｉｌ未満の厚みとすることができる。

電気的導電層は、例えば、以下の様に使用できる。
Ｌ３１ 信号
Ｌ３２ グラウンド（ＧＮＤ）
Ｌ３３ 信号
Ｌ３４ 信号又はグラウンド（ＧＮＤ）
Ｌ３５ 電力（ＶＣＣ）
Ｌ３６ 信号

図４ａは、層Ｌ３２〜Ｌ３６及び層Ｄ３１〜Ｄ３５を積み上げた後の、図３のＰＣＢ部３０を示している。

図４ｂは、斜線領域で示すフォトレジストのパターンが、ＰＣＢ部３０の層Ｄ３１の上に配置された状態を示している。フォトレジストの材料は、例えば、ポリメチル・メタクリレート（ＰＭＭＡ）、ポリメチル・グルタルミイド（ＰＭＧＩ）又はＰＣＢに使用されるものとして当業者には知られている任意の他の適切なフォトレジストとすることができる。フォトレジストのパターンは、例えば、当業者には公知のデポジットといった任意の適切な方法により配置され得る。

図４ｂ−１は、図４ｂのＰＣＢ部３０の平面図である。図４ｂ−１に示す様に、フォトレジスト・パターンは、３つの実質的に平行なトラックＰＲ１、ＰＲ２及びＰＲ３を形成している。トラックＰＲ１及びＰＲ３は、トラックＰＲ２の各側に実質的に対称に配置され、ＰＣＢ部の誘電層Ｄ３１の２つの実質的に平行であるトラックＤＥ１、ＤＥ２を露出させる様にする。

図４ｃは、ＰＣＢ部３０の誘電層Ｄ３１の下にある電気的導電層Ｌ３２を露出させる様に、露出した誘電層Ｄ３１のトラックＤＥ１、ＤＥ２を除去したＰＣＢ部３０を示している。誘電層Ｄ３１のこれら部分の除去は、例えば、当業者には公知のエッチング処理等の手段により行うことができる。

図４ｃ−１は、図４ｃのＰＣＢ部３０の平面図である。図４ｃ−１に示す様に、導電層Ｌ３２の露出部分は、実質的に平行な２つのグルーブＬＥ１、ＬＥ２を形成している。ＬＥ１、ＬＥ２は、それぞれ、トラックＤＥ１、ＤＥ２の長さを拡張し、幅を拡張したものに対応することが分かる。既に示したように、グルーブＬＥ１、ＬＥ２は、例えば、当業者には公知のエッチングといった任意の適切な方法で形成できる。

図４ｄは、フォトレジスト・パターンＰＲ１、ＰＲ２、ＰＲ３を除去した図４ｃ〜４ｄのＰＣＢ部３０を示している。フォトレジストは、例えば、当業者には公知である化学処理といった、任意の適切な方法で除去できる。

図４ｄ−１は、図４ｄのＰＣＢ部３０の平面図である。

図４ｅは、網掛け領域で示す第２の誘電材料ＤＭがＰＣＢ部３０の少なくともグルーブＬＥ１、ＬＥ２に配置された、図４ｄ〜４ｄ−１のＰＣＢ部３０を示している。典型的には、誘電材料ＤＭは、ＰＣＢ部３０の誘電層ＤＭ３１の上部にも配置される。ここで、層Ｄ３１の誘電材料の誘電率は、誘電材料ＤＭの誘電率より高いものとする。誘電材料ＤＭは、例えば、当業者には公知であるデポジットといった任意の適切な方法で配置できる。

図４ｆは、堆積された誘電材料ＤＭがＰＣＢ部３０の層Ｄ３１の表面から除去された状態での図４ｄ〜４ｄ−１のＰＣＢ部３０を示している。当業者には公知である様に、誘電材料ＤＭは、例えば、化学機械平坦化（ＣＭＰ）処理又は他の平坦化処理等により除去できる。好ましくは、平坦化処理は、ＰＣＢ３０の表面を実質的に平らな状態とする。除去処理は、グルーブＬＥ１、ＬＥ２に誘電材料を残し、誘電材料ＤＭの２つの新しいトラックＤＭ１、ＤＭ２を形成する。トラックＤＭ１、ＤＭ２は、それぞれ、グルーブＬＥ１、ＬＥ２の長さ拡張及び幅拡張に対応することが分かる。

図４ｆ−１は、図４ｆのＰＣＢ部３０の平面図である。

図４ｇは、例えば、ＰＣＢ部３０の層Ｄ３１及びトラックＤＭ１、ＤＭ２の上に配置された、銅等の更なる電気的導電層Ｌ３１が設けられた図４ｆ〜４ｆ−１のＰＣＢ部３０を示している。更なる導電層Ｌ３１は、例えば、当業者には公知のデポジットといった任意の適切な方法で配置できる。

図４ｈは、ＰＣＢ部３０の層Ｌ３１の上部に配置された、斜線領域で示すフォトレジスト・パターンを有する図４ｇのＰＣＢ部３０を示している。フォトレジスト・パターンは、第１のフォトレジスト・トラックＰＲＴ１と、第２のフォトレジスト・トラックＰＲＴ２を含み、それぞれは、好ましくは、トラックＤＭ１、ＤＭ２の中心付近において、トラックＤＭ１、ＤＭ２に沿って配置される。フォトレジスト・パターンＰＲＴ１、ＰＲＴ２のトラックは、例えば、当業者には公知であるデポジットといった任意の適切な方法で配置できる。

上記記載によると、トラックＰＲＴ１、ＰＲＴ２は、それぞれ、トラックＤＭ１、ＤＭ２の長さ拡張に対応する。しかしながら、トラックＰＲＴ１、ＰＲＴ２の幅は、それぞれ、トラックＤＭ１、ＤＭ２の幅より大変小さい。フォトレジスト・トラックＰＲＴ１、ＰＲＴ２の幅は、後述する様に、適切な電気的導電トラックＣＴ１、ＣＴ２がトラックＤＭ１、ＤＭ２の上に（例えば、エッチングにより）形成できる様に選択される。その様な電気的導電トラックＣＴ１、ＣＴ２のトレース幅は、約５ｍｉｌ未満、又は、少なくとも約１０ｍｉｌ未満、例えば、３〜４ｍｉｌである。トラックＤＭ１、ＤＭ２の幅は、例えば、それぞれ、トラックＰＲＴ１、ＰＲＴ２の幅の少なくとも３倍、少なくとも５倍、少なくとも１０倍、少なくとも２０倍、少なくとも５０倍、又は、少なくとも１００倍とすることができる。

図４ｈ−１は、図４ｈのＰＣＢ部３０の平面図である。

図４ｉは、電気的導電層Ｌ３１のフォトレジスト・トラックＰＲＴ１、ＰＲＴ２で覆われていない領域が除去された、ＰＣＢ部３０を示している。電気的導電層Ｌ３１の除去は、例えば、当業者には公知であるエッチング処理等により行うことができる。

図４ｉ−１は、図４ｉのＰＣＢ部３０の平面図である。

図４ｉ〜４ｉ−１から分かる様に、層Ｌ３１の除去は、電気的導電層Ｌ３１の残部で形成される第１の電気的導電トラックＣＴ１及び第２の電気的導電トラックＣＴ２を生じさせる。トラックＣＴ１、ＣＴ２は、斜めの側面で示されているが、これは、薄いトラックをＣＴ１及びＣＴ２としてエッチングするときに、通常、エッチング下のある量がその様になることを示している。

図４ｊは、フォトレジスト・パターンＰＲＴ１、ＰＲＴ２を除去した図４ｉ〜４ｉ−１のＰＣＢ部３０を示している。フォトレジストは、例えば、当業者には公知である化学処理といった任意の適切な除去処理で除去できる。

図４ｊ−１は、図４ｊのＰＣＢ部３０の平面図である。

図２ｄ〜２ｄ−１及び図４ｊ〜４ｊ−１を検討した当業者は、導電トレースＣＴ１、誘電層ＤＭ１及び導電層Ｌ３２（好ましくは、図３を用いて説明した基準グラウンドである）は、第１のマイクロストリップ構造４６ａを形成する。同様に、導電トレースＣＴ２、誘電層ＤＭ２及び導電層Ｌ３２は、第２のマイクロストリップ構造４８ｂを形成する。実際、マイクロストリップ構造４６ａ、４８ｂは、図１ｂを参照して説明した差動トレース構造４２の形態を形成する差動電気回路のための差動トレース構造４２ａとして使用できる。しかしながら、図４ｊ〜４ｊ−１の差動の形態が、マイクロストリップ構造等に基づくということは、本発明をマイクロストリップ構造に限定するものではない。それどころか、例えば、本発明の他の差動の実施形態であるストリップライン構造等とすることもできる。

トラックＤＭ１、ＤＭ２を、エッチング処理の変動の影響を受け易い薄いトレースＣＴ１、ＣＴ２の下に局所的に低い誘電率で配置することで、トレースＣＴ１、ＣＴ２の幅を増加させることができ、よって、エッチング処理のオフセット変動を除去又は少なくとも緩和し、歩留まり率を改善する。

図４ｋは、はんだマスクＳ４０を、誘電層Ｄ３１、局所的な誘電トラックＤＭ１、ＤＭ２及び２つの電気的導電層ＣＴ１、ＣＴ２の上に堆積させた図４ｊ〜４ｊ−１のＰＣＢ部３０を示している。はんだマスクＳ４０は、当業者には公知なＰＣＢ部に適切な任意のはんだマスクとすることができる。

図５は、本発明の一実施形態によるマイクロ波構造を生成する方法のフローチャートである。

第１のステップＳ１で、基板構造３０に、少なくとも第１の電気的導電層Ｌ３２と第１の高誘電率の第１の材料を含む誘電層Ｄ３１が設けられる。導電層Ｌ３２は、誘電層Ｄ３１の全体の下に、かつ、誘電層Ｄ３１と実質的に平行に延在する。

第２のステップＳ２で、例えば、フォトレジスト・パターンＰＲ１、ＰＲ２、ＰＲ３等のマスク・パターンが、誘電層Ｄ３１上に設けられ、誘電層Ｄ３１の少なくとも１つの露出トラックＤＥ１、ＤＥ２が形成される。パターンは、例えば、当業者には公知であるデポジットといった任意の適切な方法で配置できる。

第３のステップＳ３で、誘電層Ｄ３１上の露出部が除去され、導電層Ｌ３２の露出部分を残した誘電層Ｄ３１の少なくとも１つのグルーブＬＥ１、ＬＥ２が形成される。グルーブＬＥ１、ＬＥ２は、例えば、当業者には公知であるエッチングといった任意の適切な方法で形成できる。

第５のステップＳ５で、マスク・パターンＰＲ１、ＰＲ２、ＰＲ３は、誘電層Ｄ３１の残りの部分から除去される。マスク・パターンは、例えば、当業者には公知である化学処理といった任意の適切な除去処理で除去できる。

第６のステップＳ６で、第２の低誘電率の誘電材料ＤＭは、グルーブＬＥ１、ＬＥ２に配置され、誘電トラックＤＭ１、ＤＭ２を形成する。配置は、例えば、まず、層Ｄ３１の上と、グルーブＬＥ１、ＬＥ２の中に誘電材料ＤＭを積層させ、その後、層Ｄ３１の表面から第２の誘電材料ＤＭを除去することで行うことできる。誘電材料ＤＭは、例えば、当業者には公知であるデポジットといった任意の適切な方法で配置できる。誘電材料ＤＭは、例えば、例えば、当業者には公知である化学機械平坦化（ＣＭＰ）処理又は他の平坦化処理等により除去できる。

第７のステップＳ７で、第２の電気的導電層Ｌ３１は、誘電層Ｄ３１及び誘電トラックＤＭ１、ＤＭ２の上に配置される。導電層Ｌ３１は、例えば、当業者には公知であるデポジットといった任意の適切な方法で配置することができる。

第８のステップＳ８で、少なくとも１つのマスク・トラックＰＲＴ１、ＰＲＴ２が、第２の導電層Ｌ３１の上で、かつ、誘電トラックＤＭ１、ＤＭ２の上で誘電トラックＤＭ１、ＤＭ２に沿って配置され、マスク・トラックＰＲＴ１、ＰＲＴ２は、誘電トラックＤＭ１、ＤＭ２の幅より短い幅である。マスク・トラックＰＲＴ１、ＰＲＴ２は、例えば、当業者には公知であるデポジットといった任意の適切な方法で配置することができる。

第９のステップＳ９で、第２の導電層Ｌ３１の覆われていない部分が除去され、誘電トラックＤＭ１、ＤＭ２の上に少なくとも１つの電気的導電トレースＣＴ１、ＣＴ２を形成する。第２の電気的導電層Ｌ３１の覆われていない部分の除去は、例えば、当業者には公知であるエッチング処理等により行うことができる。

第１０のステップＳ１０で、マスク・トラックＰＲＴ１、ＰＲＴ２が除去される。マスク・トラックＰＲＴ１、ＰＲＴ２は、例えば、当業者には公知である化学処理といった任意の適切な除去処理で除去できる。

本発明は、記載した実施形態に限定されず、当業者は、多くの変更、修正が添付の請求項の範囲内において可能であることを認識する。

例えば、ＰＣＢ部３０は、本発明による構造を、その上又はその中に形成する任意の適切な基板部等とすることができる。

同様に、１つ又は幾つかの電気的導電トレースＣＴ１、ＣＴ２は、第２の低誘電率の誘電材料ＤＭで形成される単一の誘電トラックＤＭ１、ＤＭ２の上に配置することができる。当然、誘電トラックＤＭ１、ＤＭ２の幅は、例えば、２つの導電トレースの場合には２倍に、３つの導電トレースの場合には３倍等と、つまり、対象とするトレース数の倍数に相当するトラック幅に、増加させる必要がある。

Claims (15)

1. マイクロ波導電構造（２０ｄ；２０ｅ；４６ａ，４８ｂ）であって、
   第１の電気的導電層（２６ｄ，２６ｅ，Ｌ３２）と、
   前記第１の電気的導電層（２６ｄ、２６ｅ，Ｌ３２）上に配置された第１の誘電率の第１の誘電基板（２４ｄ；２４ｅ；Ｄ３１）と、
   前記第１の誘電基板（２４ｄ；２４ｅ；Ｄ３１）上又は前記第１の誘電基板（２４ｄ；２４ｅ；Ｄ３１）内に配置された第１の幅の少なくとも１つの電気的導電トレース（２２ｄ；２２ｅ；ＣＴ１，ＣＴ２）と、
   を備えており、
   前記第１の幅より広い第２の幅を有し、かつ、前記第１の誘電率より低い第２の誘電率を有する第２の誘電基板（２５ｄ，２５ｅ；ＤＭ１，ＤＭ２）のトラックが、前記第１の誘電基板（２４ｄ；２４ｅ；Ｄ３１）と前記導電トレース（２２ｄ；２２ｅ；ＣＴ１，ＣＴ２）の間に局所的に配置され、前記トラックは、前記導電トレース（２２ｄ；２２ｅ；ＣＴ１，ＣＴ２）が前記第２の誘電基板（２５ｄ；２５ｅ；ＤＭ１，ＤＭ２）上に配置されているときに電気的に動作する様に、前記導電トレース（２２ｄ；２２ｅ；ＣＴ１，ＣＴ２）に沿って延在している、
   ことを特徴とするマイクロ波導電構造。
2. 前記第２の誘電基板（２５ｄ；２５ｅ；ＤＭ１，ＤＭ２）は、前記電気的導電トレース（２２ｄ；２２ｅ；ＣＴ１，ＣＴ２）に沿って、前記電気的導電トレースを実質的に中心にして延在している、
   ことを特徴とする請求項１に記載のマイクロ波導電構造（２０ｄ；２０ｅ；４６ａ，４８ｂ）。
3. 前記電気的導電トレース（２２ｄ；２２ｅ；ＣＴ１，ＣＴ２）は、前記第２の誘電基板（２５ｄ；２５ｅ；ＤＭ１，ＤＭ２）に隣接して延在している、
   ことを特徴とする請求項１に記載のマイクロ波導電構造（２０ｄ；２０ｅ；４６ａ，４８ｂ）。
4. 前記マイクロ波導電構造は、マイクロストリップ構造（２０ｄ；４６ａ，４８ｂ）である、
   ことを特徴とする請求項１に記載のマイクロ波導電構造。
5. 前記マイクロ波導電構造は、ストリップライン構造（２０ｅ）である、
   ことを特徴とする請求項１に記載のマイクロ波導電構造。
6. 前記マイクロ波導電構造は、５０オームより大きい又は１００オームより大きい高い特性インピーダンス（Ｚ_０）を有する、
   ことを特徴とする請求項１に記載のマイクロ波導電構造。
7. 前記第２の幅は、前記第１の幅の１０倍未満である、
   ことを特徴とする請求項１に記載のマイクロ波導電構造。
8. 前記電気的導電トレース（２２ｄ；２２ｅ；ＣＴ１，ＣＴ２）の前記第１の幅は、５ｍｉｌ未満又は１０ｍｉｌ未満である、
   ことを特徴とする請求項１又は７に記載のマイクロ波導電構造。
9. 基板構造（３０）であって、
   第１のマイクロ波導電構造（４６ａ）と、
   第２のマイクロ波導電構造（４８ｂ）と、
   を備えており、
   前記第１のマイクロ波導電構造（４６ａ）及び前記第２のマイクロ波導電構造（４８ｂ）は、共に、請求項１から８のいずれか１項に記載のマイクロ波導電構造と同じ種類であり、
   前記第１のマイクロ波導電構造（４６ａ）及び前記第２のマイクロ波導電構造（４８ｂ）は、平衡マイクロ波導電構造を形成する様に配置されている、
   ことを特徴とする基板構造。
10. 通信デバイス（１０）であって、
    アンテナ部（１２）と、
    電気回路（１４）と、
    請求項１から８のいずれか１項に記載のマイクロ波導電構造と、
    を備えており、
    前記マイクロ波導電構造は、前記アンテナ部（１２）を前記電気回路（１４）に接続する、
    ことを特徴とする通信デバイス。
11. マイクロ波構造（２０ｄ；２０ｅ；４６ａ，４８ｂ）を生成する方法であって、
    少なくとも１つの第１の電気的導電層（Ｌ３２）と、第１の高誘電率の第１の材料を含む誘電層（Ｄ３１）と、を備えている基板構造（３０）を提供するステップであって、前記第１の電気的導電層（Ｌ３２）は、前記誘電層（Ｄ３１）と実質的に平行で、前記誘電層（Ｄ３１）の下に延在している、ステップと、
    前記第１の電気的導電層（Ｌ３２）を露出させる少なくとも１つのグルーブ（ＬＥ１，ＬＥ２）を前記誘電層（Ｄ３１）に形成するステップと、
    前記グルーブ（ＬＥ１，ＬＥ２）に第２の低誘電率の誘電材料（ＤＭ）を、第１の幅の誘電トラック（ＤＭ１，ＤＭ２）を形成するために配置するステップと、
    前記誘電トラック（ＤＭ１，ＤＭ２）の上に前記誘電トラック（ＤＭ１，ＤＭ２）に沿って少なくとも１つの電気的導電トレース（ＣＴ１，ＣＴ２）を形成するステップと、
    を含むことを特徴とする方法。
12. 前記少なくとも１つのグルーブ（ＬＥ１，ＬＥ２）は、
    露出された誘電層（Ｄ３１）の少なくとも１つのトラック（ＤＥ１，ＤＥ２）を形成する様に、前記誘電層（Ｄ３１）上にマスク・パターン（ＰＲ１，ＰＲ２，ＰＲ３）を配置するステップと、
    前記第１の電気的導電層（Ｌ３２）を露出させる少なくとも１つのグルーブ（ＬＥ１，ＬＥ２）を前記誘電層（Ｄ３１）に形成する様に、前記誘電層（Ｄ３１）の露出部分を除去するステップと、
    により形成されていることを特徴とする請求項１１に記載の方法。
13. 前記誘電層（Ｄ３１）の上と、前記グルーブ（ＬＥ１，ＬＥ２）内に前記誘電材料（ＤＭ）を配置するステップと、
    平坦化処理により前記誘電層（Ｄ３１）から前記誘電材料（ＤＭ）を除去するステップと、
    により、前記第２の低誘電率の前記誘電材料（ＤＭ）が、前記グルーブ（ＬＥ１，ＬＥ２）に配置されることを特徴とする請求項１１に記載の方法。
14. 前記誘電層（Ｄ３１）及び前記誘電トラック（ＤＭ１，ＤＭ２）上に第２の電気的導電層（Ｌ３１）を配置するステップと、
    前記誘電トラック（ＤＭ１，ＤＭ２）上で前記誘電トラック（ＤＭ１，ＤＭ２）に沿って前記第２の電気的導電層（Ｌ３１）の露出していない部分を残す様にマスク・トラック（ＰＲＴ１，ＰＲＴ２)を配置するステップであって、前記マスク・トラック（ＰＲＴ１，ＰＲＴ２)は、前記誘電トラック（ＤＭ１，ＤＭ２）の前記第１の幅より狭い第２の幅を有している、ステップと、
    前記誘電トラック（ＤＭ１，ＤＭ２）上で前記誘電トラック（ＤＭ１，ＤＭ２）に沿って少なくとも１つの電気的導電トレース（ＣＴ１，ＣＴ２）を形成する様に、前記第２の導電層（Ｌ３１）の露出部分を除去するステップと、
    により、前記導電トレース（ＣＴ１，ＣＴ２）が形成されることを特徴とする請求項１１に記載の方法。
15. 前記導電トレース（ＣＴ１，ＣＴ２）、前記誘電トラック（ＤＭ１，ＤＭ２）及び前記誘電層（Ｄ３１）は、はんだマスク（Ｓ４０）により覆われている、
    ことを特徴とする請求項１１に記載の方法。

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