JP2012257208A - 半導体装置 - Google Patents
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Abstract
【解決手段】入力端子が、第1のトランスミッションゲートの第1の端子に電気的に接続され、第1のトランスミッションゲートの第2の端子が、第1のインバータの第1の端子及び機能回路の第2の端子に電気的に接続され、第1のインバータの第2の端子及び機能回路の第1の端子が、第2のトランスミッションゲートの第1の端子に電気的に接続され、第2のトランスミッションゲートの第2の端子が第2のインバータの第1の端子及びクロックドインバータの第2の端子に電気的に接続され、第2のインバータの第2の端子及びクロックドインバータの第1の端子は出力端子に電気的に接続されており、機能回路にはオフ電流が小さいトランジスタと容量素子との間にデータ保持部を有する半導体装置とする。
【選択図】図1
Description
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
102 第1のトランスミッションゲート
104 第1のインバータ
106 機能回路
107 クロックドインバータ
108 第2のトランスミッションゲート
110 第2のインバータ
112 クロックドインバータ
114 ノード
116 ノード
120 第1のpチャネル型トランジスタ
122 第2のpチャネル型トランジスタ
124 トランジスタ
126 データ保持部
128 容量素子
130 Dフリップフロップ回路
140 第1のpチャネル型トランジスタ
142 第2のpチャネル型トランジスタ
144 第3のpチャネル型トランジスタ
146 トランジスタ
148 データ保持部
150 容量素子
200 pチャネル型トランジスタ及びnチャネル型トランジスタが設けられた半導体基板
201 高濃度不純物領域
202 低濃度不純物領域
203 ゲート絶縁膜
204 ゲート電極
205 層間絶縁膜
210 酸化物半導体層にチャネル形成領域を有するトランジスタ
211 酸化物半導体層
212a ソース電極
212b ドレイン電極
213 ゲート絶縁膜
214a 電極
214b ゲート電極
301 下地絶縁膜
302 埋め込み絶縁膜
303a 半導体領域
303b 半導体領域
303c 半導体領域
304 ゲート絶縁膜
305 ゲート
306a 側壁絶縁物
306b 側壁絶縁物
307 絶縁膜
308a ソース
308b ドレイン
Claims (5)
- 入力端子と、第1及び第2のトランスミッションゲートと、第1及び第2のインバータと、機能回路と、クロックドインバータと、出力端子と、を有し、
前記入力端子が、前記第1のトランスミッションゲートの第1の端子に電気的に接続され、
前記第1のトランスミッションゲートの第2の端子が、前記第1のインバータの第1の端子及び前記機能回路の第2の端子に電気的に接続され、
前記第1のインバータの第2の端子及び前記機能回路の第1の端子が、前記第2のトランスミッションゲートの第1の端子に電気的に接続され、
前記第2のトランスミッションゲートの第2の端子が前記第2のインバータの第1の端子及び前記クロックドインバータの第2の端子に電気的に接続され、
前記第2のインバータの第2の端子及び前記クロックドインバータの第1の端子が、前記出力端子に電気的に接続され、
前記機能回路は、
第1のpチャネル型トランジスタと、第2のpチャネル型トランジスタと、オフ電流が小さいトランジスタと、容量素子と、を有し、
前記第1のpチャネル型トランジスタのソース及びドレインの一方は第1の配線に電気的に接続され、
前記第1のpチャネル型トランジスタのソース及びドレインの他方は前記第2のpチャネル型トランジスタのソース及びドレインの一方に電気的に接続され、
前記第1のpチャネル型トランジスタのゲートにはタイミング信号が入力され、
前記第2のpチャネル型トランジスタのソース及びドレインの他方は、前記オフ電流が小さいトランジスタのソース及びドレインの一方と前記第1のインバータの前記第1の端子に電気的に接続され、
前記第2のpチャネル型トランジスタのゲートは前記第1のインバータの前記第2の端子に電気的に接続され、
前記オフ電流が小さいトランジスタのソース及びドレインの他方は前記容量素子の一方の電極に電気的に接続され、
前記容量素子の他方の電極は第2の配線に電気的に接続されていることを特徴とする回路を搭載した半導体装置。 - 請求項1において、前記第1の配線及び前記第2の配線は一定の電位が供給される電源電位線であり、
前記第1の配線の電位は前記第2の配線の電位よりも高いことを特徴とする半導体装置。 - 請求項1または請求項2において、
再起動時には、
前記クロックドインバータにはクロック信号が入力されず該クロック信号が入力される配線の電位は一定に保持され、
前記第1のpチャネル型トランジスタの前記ゲートに入力される前記タイミング信号は、前記オフ電流が小さいトランジスタがオンする前にHレベルとなり、
前記再起動時経過後には、
前記タイミング信号は前記クロックドインバータに入力される前記クロック信号と同一の信号が入力されることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一に記載の半導体装置が有するフローティング状態のノードにリセット用トランジスタのソース及びドレインの一方が電気的に接続され、
前記リセット用トランジスタのソース及びドレインの他方は前記第1の配線または前記第2の配線に電気的に接続され、
前記リセット用トランジスタにはリセット信号が入力されることを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一において、
前記オフ電流が小さいトランジスタのチャネル幅1μmあたりのオフ電流は、室温下において10aA以下であることを特徴とする半導体装置。
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