JP2012256727A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、ウェハレベルCSPと称される半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device called a wafer level CSP.
従来のウェハレベルCSPには、応力を緩和する機能を有したものがある。ここで、ウェハレベルCSPとは、ウェハ上で絶縁膜、再配線および端子などを形成した後、ダイシングすることによって個々の半導体装置が得られるCSP(チップサイズパッケージ)の総称である。個々に分割されたウェハレベルCSPは、基板の上に直接、実装される。そのため、ウェハレベルCSPの端子に熱応力が集中し易い。これは、ウェハと基板の線熱膨張係数がそれぞれ異なるためである。特に半導体装置のサイズが大きくなると、端子に大きな熱応力が発生し易い。そこで、ウェハと端子の間に応力緩和層を形成する方法が考案され、本発明者らは、外部電極の配置自由度が高い半導体装置の製造方法を提供した(参考文献1、2)。これによって、ウェハと基板との線熱膨張係数の差によって生じる熱応力を応力緩和層で吸収することができる。 Some conventional wafer level CSPs have a function of relieving stress. Here, the wafer level CSP is a general term for a CSP (chip size package) in which individual semiconductor devices are obtained by dicing after forming an insulating film, a rewiring, a terminal, and the like on the wafer. Individually divided wafer level CSPs are mounted directly on the substrate. Therefore, thermal stress tends to concentrate on the terminals of the wafer level CSP. This is because the linear thermal expansion coefficients of the wafer and the substrate are different. In particular, when the size of the semiconductor device increases, a large thermal stress is likely to be generated at the terminal. Therefore, a method of forming a stress relaxation layer between the wafer and the terminal has been devised, and the present inventors have provided a method of manufacturing a semiconductor device with a high degree of freedom in arrangement of external electrodes (Reference Documents 1 and 2). As a result, thermal stress generated by the difference in linear thermal expansion coefficient between the wafer and the substrate can be absorbed by the stress relaxation layer.
応力緩和層を設ける場合、図18に示すように、チップ電極と外部電極を接続するための再配線を傾斜部52にも形成する必要がある。そのため,外部電極の配置に制約が生じる問題があった。応力緩和層の傾斜部に外部電極を配置できないからである。また、傾斜部の傾斜角αを大きくすると、傾斜部に再配線を形成することが困難になる。
When the stress relaxation layer is provided, it is necessary to form a rewiring for connecting the chip electrode and the external electrode also on the
また、本発明者らが提案した特許文献2に示す工程で製造されるウェハレベルCSPでは、図19に示すように、半導体ウェハ10の絶縁樹脂層20の上に再配線層を形成するために、レジスト42を形成する。絶縁樹脂層20の膜厚が厚くなる(≧20μm)と、レジスト42をパターニングする際、絶縁樹脂層20の開口部に埋め込まれたレジストを完全に除去できずレジスト42aが残存する場合がある。開口部にレジスト42aが残存すると、開口部に再配線を形成できず、半導体ウェハの第1電極(チップパッド)と外部電極(バンプ)との間で接続不良が発生する問題がある。
Further, in the wafer level CSP manufactured by the process shown in Patent Document 2 proposed by the present inventors, in order to form a rewiring layer on the
本発明は、膜厚の厚い絶縁樹脂層を有するウェハレベルCSPにおいて、半導体ウェハの第1電極(チップパッド)と外部電極(バンプ)との接続不良が発生しにくい半導体装置の製造方法を提供することを目的とする。 The present invention provides a method for manufacturing a semiconductor device in which a connection failure between a first electrode (chip pad) and an external electrode (bump) of a semiconductor wafer is unlikely to occur in a wafer level CSP having a thick insulating resin layer. For the purpose.
上記の課題は、下記の手段を講じることで解決できる。
すなわち、次の各工程を含むことを特徴とする半導体装置の製造方法である。
(1)絶縁樹脂層を第1電極(チップパッド)が形成された半導体ウェハの上に形成し、
(2)前記絶縁樹脂層の開口径が(D1)となるように前記絶縁樹脂層の一部を除去して前記半導体ウェハ上の第1電極を露出し、絶縁樹脂層の上にめっき用のシード層を形成し、
(3)フィルム状レジストを前記半導体ウェハの全面に、前記第1電極と前記フィルム状レジストとの間が中空構造となるように貼付け、
(4)外部電極と前記第1電極を接続するための再配線層を形成するためフィルム状レジストをパターニングし、再配線層を前記絶縁樹脂層の上に形成し、フィルム状レジストパターンを除去し、めっきした部分以外のシード層を除去し、
(5)前記再配線層の上に再配線保護層を形成し、
(6)前記再配線保護層の開口径(D2)が、D2>D1となるように前記再配線保護層の一部を除去して前記第1電極を露出し、
(7)前記(6)の工程で、前記再配線層に前記外部電極を形成するための第2電極を露出し、
(8)前記第1電極及び前記第2電極の上にめっき層を形成し、
(9)前記めっき層を溶融することによって前記外部電極を形成する。
また、本発明は、フィルム状レジストの厚さを再配線層の厚さよりも厚くする上記の半導体装置の製造方法に関する。
また、本発明は、再配線保護層の開口部に、再配線層の一部を露出させ平坦域を形成する上記の半導体装置の製造方法に関する。
The above problem can be solved by taking the following measures.
In other words, the semiconductor device manufacturing method includes the following steps.
(1) An insulating resin layer is formed on a semiconductor wafer on which a first electrode (chip pad) is formed,
(2) A part of the insulating resin layer is removed so that the opening diameter of the insulating resin layer becomes (D1) to expose the first electrode on the semiconductor wafer, and the plating is formed on the insulating resin layer. Forming a seed layer,
(3) A film-like resist is attached to the entire surface of the semiconductor wafer so that a space between the first electrode and the film-like resist has a hollow structure,
(4) The film-like resist is patterned to form a rewiring layer for connecting the external electrode and the first electrode, the rewiring layer is formed on the insulating resin layer, and the film-like resist pattern is removed. Remove the seed layer except the plated part,
(5) forming a rewiring protective layer on the rewiring layer;
(6) The first electrode is exposed by removing a part of the rewiring protection layer so that an opening diameter (D2) of the rewiring protection layer satisfies D2> D1.
(7) In the step (6), exposing the second electrode for forming the external electrode in the rewiring layer;
(8) forming a plating layer on the first electrode and the second electrode;
(9) The external electrode is formed by melting the plating layer.
The present invention also relates to the above-described method for manufacturing a semiconductor device, wherein the thickness of the film-like resist is thicker than the thickness of the rewiring layer.
The present invention also relates to the above-described method for manufacturing a semiconductor device, in which a flat region is formed by exposing a part of the rewiring layer in the opening of the rewiring protection layer.
本発明では、絶縁樹脂層に傾斜部を設けることなく、チップパッドと外部電極を接続することができる。そのため、外部電極の配置の自由度が増す。これによって、外部電極数の増加に対応可能な半導体装置の製造方法を提供することができる。また、絶縁樹脂層の一部を開口してチップパッドを露出させる際、開口部のアスペクトが高くても確実に導通を確保できる。そのため、歩留りが高い半導体装置の製造方法を提供することができる。さらに、膜厚の厚い絶縁樹脂層を有するウェハレベルCSPにおいて、第1電極(チップパッド)と外部電極(バンプ)との接続不良が発生しにくい製造方法を提供することができる。 In the present invention, the chip pad and the external electrode can be connected without providing the inclined portion in the insulating resin layer. For this reason, the degree of freedom of arrangement of the external electrodes is increased. As a result, it is possible to provide a method of manufacturing a semiconductor device that can cope with an increase in the number of external electrodes. Further, when a part of the insulating resin layer is opened to expose the chip pad, conduction can be reliably ensured even if the aspect of the opening is high. Therefore, a method for manufacturing a semiconductor device with a high yield can be provided. Furthermore, in a wafer level CSP having a thick insulating resin layer, it is possible to provide a manufacturing method in which poor connection between the first electrode (chip pad) and the external electrode (bump) is unlikely to occur.
以下、本発明の一実施形態について図面を参照しながら説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
図1〜図17は、本発明によるウェハレベルCSPの製造方法である。特に図17は、ウェハレベルCSPの部分断面図である。 1 to 17 show a method for manufacturing a wafer level CSP according to the present invention. In particular, FIG. 17 is a partial cross-sectional view of a wafer level CSP.
図1に、前工程が完了した半導体ウェハ10の部分断面図を示す。半導体ウェハ10には半導体集積回路(図示せず)があらかじめ形成されている。チップパッド30は、半導体集積回路を外部と電気的に接続するための第1電極である。このチップパッド30(第1電極)は、半導体ウェハ10の上に複数個形成されている。パッシベーション層11は、半導体集積回路を保護するための膜で、半導体ウェハ10の全面に形成されている。チップパッド30を介して外部と電気的接続を行うために、パッシベーション層の一部が開口されている。パッシベーション層11は、SiNなどの無機膜で成膜されるが、これに限るものではない。例えば、ポリイミド樹脂やポリベンゾオキサゾール樹脂のような有機膜でもよい。また、無機膜の上に有機膜を形成した構造であってもよい。
FIG. 1 shows a partial cross-sectional view of a
図2に、半導体ウェハ10の上に絶縁樹脂層20を形成した後の構造を示す。絶縁樹脂層20としては、感光性のポリイミド樹脂、ポリベンゾオキサゾール樹脂、ベンゾシクロブテン樹脂、エポキシ樹脂などが望ましい。スピンコーティング法、ラミネート法、ディスペンス法などによって半導体ウェハ10の全面に塗布・乾燥して絶縁樹脂層20を形成する。このようにして形成された絶縁樹脂層20の厚さは2μm〜200μmであり、20μm以上であると好ましい。この絶縁樹脂層20が、ウェハレベルCSPに加わる熱・機械的応力からウェハレベルCSPを保護する。応力を緩和するためには、絶縁樹脂層20が低弾性率であることが好ましい。
FIG. 2 shows a structure after the insulating
図3に、絶縁樹脂層20の一部を開口して、チップパッド30(第1電極)を露出した後の構造を示す。フォトリソグラフィ技術によって絶縁樹脂層20をパターニングして,チップパッド30の上に開口部31を設ける。また,絶縁樹脂層20のパターニングにはレーザ穴あけなどの方法を用いても良い。
FIG. 3 shows a structure after a part of the insulating
図4に、絶縁樹脂層20の上にめっき用のシード層12を形成した後の構造を示す。蒸着法、スパッタリング法、化学気相成長法、無電解めっき法などによってシード層12を形成する。シード層12は、絶縁樹脂層20と再配線層13との密着性を確保するために密着層となる下層と、再配線層13を形成するときに給電層となる上層とから構成されると好ましい。密着層としては、例えば、クロム、チタン、チタン−タングステン合金などの金属が用いられ、その厚さは10〜3000nm程度である。給電層としては、例えば、銅、クロム、チタン、チタン−タングステン合金などの金属が用いられ、その厚さは100〜3000nm程度である
FIG. 4 shows a structure after the
図5にシード層12の上にめっき用のフィルム状レジスト40を貼り付けた後の構造を示す。このとき、第1電極(チップパッド30)とフィルム状レジスト40との間に中空構造が形成されるように、テント状にフィルム状レジスト40を貼り付ける。
FIG. 5 shows the structure after the film-like resist 40 for plating is pasted on the
図6に、シード層12の上にめっき用のフィルム状レジスト40をパターン形成した後の構造を示す。フォトリソグラフィ技術によってフィルム状レジスト40をパターニングする。このフィルム状レジスト40の厚さを、次の工程で成長させるめっき(再配線層13)の厚さよりも厚くすることが好ましい。
FIG. 6 shows a structure after patterning a film resist 40 for plating on the
図7に、シード層12の上に再配線層13をめっきした後の構造を示す。めっきの方法としては、電解めっき及び無電解めっきの両方式を利用することができる。めっき金属としては銅、銅合金などが用いられる。再配線層13の厚さは1μm〜10μm程度である。
FIG. 7 shows a structure after the
図8に、めっき用のフィルム状レジスト40を除去した後の構造を示す。レジスト40を溶解することができるはく離液でフィルム状レジスト40を除去する。 FIG. 8 shows the structure after removing the film resist 40 for plating. The film resist 40 is removed with a peeling solution that can dissolve the resist 40.
図9に、めっきした部分以外のシード層12を除去した後の構造を示す。不要な領域のシード層12を除去するためには、エッチング液を用いる方法以外に、プラズマを用いる方法も利用できる。
FIG. 9 shows the structure after removing the
図10に、再配線層13の上に再配線保護層21を形成した後の構造を示す。再配線保護層21としては、感光性のポリイミド樹脂、ポリベンゾオキサゾール樹脂、ベンゾシクロブテン樹脂、エポキシ樹脂などが望ましい。スピンコーティング法、ラミネート法、ディスペンス法などによって半導体ウェハ10の全面に塗布・乾燥して再配線保護層21を形成する。このようにして形成された再配線保護層21の厚さは2μm〜20μmである。
FIG. 10 shows a structure after the
図11に、再配線保護層21の一部を開口して、第1電極(チップパッド30)及び第2電極(バンプパッド33)を露出した後の構造を示す。フォトリソグラフィ技術によって再配線保護層21をパターニングして、第1電極(チップパッド30)及び第2電極(バンプパッド33)の上に開口部を設ける。第1電極(チップパッド30)の上の再配線保護層21の開口部32の開口径D2は、第1電極(チップパッド30)の上の絶縁樹脂層20の開口部31の開口径D1よりも大きい(D2>D1)。すなわち、再配線保護層21の開口部32に、再配線層13の一部が露出して、平坦域51ができることが好ましい。
尚、絶縁樹脂層20の開口部31の開口径D1は、好ましくは10〜250μmであり、再配線保護層21の開口部32の開口径D2は、好ましくは15〜300μmである。
FIG. 11 shows a structure after opening a part of the
The opening diameter D1 of the
図12に、再配線保護層21の上にバリア層14を形成した後の構造を示す。蒸着法、スパッタリング法、化学気相成長法、無電解めっき法などによってバリア層14を形成する。バリア層14は、再配線層13とバンプ17との拡散を防ぐとともに、再配線層13とバンプ17との密着を強化する。また、バリア層14は、再配線層13と電極18との拡散を防ぐとともに、再配線層13と電極18との密着を強化する。バリア層14としては、例えば、チタン−銅、チタン−タングステン合金、クロム−銅などの金属が用いられる。バリア層14の厚さは0.1μm〜1μm程度である。
FIG. 12 shows a structure after the
図13に、バリア層14の上にめっき用レジスト41を形成した後の構造を示す。フォトリソグラフィ技術によってレジスト41をパターニングする。再配線保護層21の開口部32と、第2電極(バンプパッド33)が露出するように、めっき用レジスト41の一部を開口する。
FIG. 13 shows the structure after the plating resist 41 is formed on the
図14に、第1電極(チップパッド30)及び第2電極(バンプパッド33)の上に、それぞれ、めっき層16及びめっき層15を形成した後の構造を示す。めっき法によってめっき用レジスト41が被覆されていない領域に、第1電極と電気的に接続しためっき層16の電極18、及び第2電極と電気的に接続しためっき層15バンプ17となるための金属、好ましくははんだ合金がめっきされる。
FIG. 14 shows a structure after the
再配線保護層21の開口部32に平坦部51があることによって、再配線13と第1電極(チップパッド30)の電気的接続が確実なものとなる。絶縁樹脂層20の開口部31の壁面50に、シード層12あるいは再配線層13が十分に形成されない場合でも、平坦部51を設けることで、電気的接続を確実に取れる特徴がある。開口部32に形成されためっき層16(あるいは電極18)と平坦部51を介して、第1電極(チップパッド30)と再配線層13とが電気的に接続されるからである。シード層12あるいは再配線層13が壁面50に十分に形成されない場合としては、開口部31のアスペクト比が高い場合に、シード層12をスパッタ形成する工程において、スパッタ粒子が開口部31の奥まで入り込まない可能性などが挙げられる。
The
図15に、めっき用レジスト41を除去した後の構造を示す。レジスト41を溶解することができるはく離液でレジスト41を除去する。 FIG. 15 shows the structure after the plating resist 41 is removed. The resist 41 is removed with a peeling solution that can dissolve the resist 41.
図16に、めっきした部分以外のバリア層14を除去した後の構造を示す。不要な領域のバリア層14を除去するためには、エッチング液を用いる方法以外に、プラズマを用いる方法も利用できる。
FIG. 16 shows the structure after removing the
図17に、めっき層15及びめっき層16を溶融して、それぞれ、バンプ17(外部電極)及び電極18を形成した後の構造を示す。リフロー法によってめっき金属を溶融することで、溶融金属の表面張力によってボール形状のバンプができる。
FIG. 17 shows the structure after the
最後に、図1〜図17に図示した工程を経た半導体ウェハ10を、切断することによってウェハレベルCSPが製造される。
Finally, the wafer level CSP is manufactured by cutting the
以下、本発明の好適な実施例について説明するが、本発明はこれらの実施例に制限されるものではない。
(実施例1)
電子回路が形成された直径8インチ、厚さ600μmの半導体ウェハ表面に加熱乾燥後の厚さが50μmになるようにスクリーン印刷機(ニューロング精密工業株式会社製、アライメント装置付きLS−34GX)、メタルマスク(メッシュ工業株式会社製、厚み100μm)を用いてポリイミド系耐熱性ペースト(日立化成工業株式会社製、GH−P500、樹脂分濃度30質量%)を印刷した。印刷位置は、半導体装置の外形と同等であり、ダイシングエリアを除く範囲である。これを、80℃で5分間、100℃で10分間、150℃で10分間、200℃で15分間、さらに250で60分間加熱処理して厚み50μmの絶縁樹脂層20を得た。
EXAMPLES Hereinafter, although the suitable Example of this invention is described, this invention is not restrict | limited to these Examples.
Example 1
A screen printing machine (manufactured by Neurong Seimitsu Co., Ltd., LS-34GX with alignment device) so that the thickness after heating and drying is 50 μm on the surface of a semiconductor wafer having a diameter of 8 inches and a thickness of 600 μm on which electronic circuits are formed A polyimide heat resistant paste (manufactured by Hitachi Chemical Co., Ltd., GH-P500,
絶縁樹脂層20の所望の位置に炭酸ガスレーザによりチップパッド30(第1電極)が露出する状態まで、50μm径(開口径;D1)の開口部を形成した。
絶縁樹脂層の上面にスパッタ装置を用いてシード層としてTiおよびCuのスパッタ金属膜をそれぞれ厚み0.1μm形成し、スパッタ金属膜表面に厚み10μmのめっきレジストフィルム(感光性フィルムRD−1010、日立化成工業株式会社)をラミネートし、第1電極30と前記フィルム状レジストとの間が中空構造となるように貼付け、Cuめっき配線を形成したい部分を露光・現像処理にてめっきレジスト層を形成し、スパッタ金属膜が露出した部分に電解めっきでCu配線を形成し、Cu配線が5μmに達した後めっきレジストを剥離し、さらにスパッタ金属膜が露出している部分を除去して再配線層13を形成した。
An opening having a diameter of 50 μm (opening diameter; D1) was formed until the chip pad 30 (first electrode) was exposed by a carbon dioxide laser at a desired position of the insulating
A sputtering apparatus is used to form a Ti and Cu sputtered metal film as a seed layer on the top surface of the insulating resin layer to a thickness of 0.1 μm, respectively, and a 10 μm thick plating resist film (photosensitive film RD-1010, Hitachi, Ltd.) Kasei Kogyo Co., Ltd.) is laminated and pasted so that the space between the
再配線層13が形成された絶縁樹脂層表面に、前記ポリイミド系耐熱性ペーストを、加熱乾燥後の厚さが10μmになるようにスクリーン印刷機(ニューロング精密工業株式会社製、アライメント装置付きLS−34GX)、メタルマスク(メッシュ工業株式会社製、厚み40μm)を用いて印刷した。印刷位置は、半導体装置の外形と同等であり、ダイシングエリアを除く範囲である。これを、80℃で5分間、100℃で10分間、150℃で10分間、200℃で15分間、さらに250で60分間加熱処理して再配線層13の再配線保護層21を得た。
On the surface of the insulating resin layer on which the
再配線保護層の所望の位置に炭酸ガスレーザによりチップパッド(第1電極)が露出する状態まで、100μm径(開口径;D2)の開口部を形成し、約25μmの平坦域を形成した。また、再配線保護層の所望の位置に炭酸ガスレーザにより再配線層13が露出する状態まで、300μm径で加工して、外部電極を形成するための第2電極を得た。
An opening having a diameter of 100 μm (opening diameter; D2) was formed until a chip pad (first electrode) was exposed by a carbon dioxide laser at a desired position of the rewiring protection layer, and a flat area of about 25 μm was formed. Further, processing was performed with a diameter of 300 μm until the
めっき法によって、第1電極及び第2電極に、はんだ合金めっき層を形成した。さらに、リフロー条件260℃1分で、はんだ合金めっき層を溶融して、それぞれ、ボール形状のはんだバンプ(外部電極)及び電極を形成した。半導体ウェハをダイシングエリアで切断して、個別の半導体装置を作製した。
スパッタ金属膜表面に厚み20μmのめっきレジスト(ポジ型、PMER P−LA900PM、東京応化工業株式会社製)を塗布し、絶縁樹脂層に形成した開口部を埋めるように形成し、Cuめっき配線を形成したい部分を露光・現像処理にてめっきレジスト層を形成し、スパッタ金属膜が露出した部分に電解めっきでCu配線を形成した場合、現像処理の際に開口部に埋め込まれたレジストを完全に除去できずレジストが残存する場合が、ウェハ1枚あたりの開口部数の0.06%あったが、本発明の製造方法では0.00%に改善され、歩留まりが向上した。
A solder alloy plating layer was formed on the first electrode and the second electrode by plating. Further, the solder alloy plating layer was melted at a reflow condition of 260 ° C. for 1 minute to form ball-shaped solder bumps (external electrodes) and electrodes, respectively. A semiconductor wafer was cut at a dicing area to produce individual semiconductor devices.
A 20 μm-thick plating resist (positive type, PMER P-LA900PM, manufactured by Tokyo Ohka Kogyo Co., Ltd.) is applied to the surface of the sputtered metal film, and formed to fill the opening formed in the insulating resin layer, thereby forming a Cu plating wiring. When the plating resist layer is formed by exposure / development processing on the desired part and Cu wiring is formed by electrolytic plating on the exposed part of the sputtered metal film, the resist embedded in the opening is completely removed during the development processing. When the resist could not be formed, the number of openings per wafer was 0.06%, but in the manufacturing method of the present invention, it was improved to 0.00% and the yield was improved.
本発明は、半導体装置の製造方法について広く適用可能である。 The present invention is widely applicable to semiconductor device manufacturing methods.
10 半導体ウェハ
11 パッシベーション層
12 シード層
13 再配線層
14 バリア層
15 めっき層
16 めっき層
17 バンプ
18 電極
20 絶縁樹脂層
21 再配線保護層
30 第1電極(チップパッド)
31 開口部
32 再配線保護層の開口部
33 第2電極(バンプパッド)
40 フィルム状レジスト
41 めっき用レジスト
42 レジスト
42a レジスト残渣
50 壁面
51 平坦域
DESCRIPTION OF
31
40 Film Resist 41 Plating Resist 42 Resist 42a Resist
Claims (3)
(1)絶縁樹脂層を第1電極が形成された半導体ウェハの上に形成し、
(2)前記絶縁樹脂層の開口径が(D1)となるように前記絶縁樹脂層の一部を除去して前記半導体ウェハ上の第1電極を露出し、絶縁樹脂層の上にめっき用のシード層を形成し、
(3)フィルム状レジストを前記半導体ウェハの全面に、前記第1電極と前記フィルム状レジストとの間が中空構造となるように貼付け、
(4)外部電極と前記第1電極を接続するための再配線層を形成するためフィルム状レジストをパターニングし、再配線層を前記絶縁樹脂層の上に形成し、フィルム状レジストパターンを除去し、めっきした部分以外のシード層を除去し、
(5)前記再配線層の上に再配線保護層を形成し、
(6)前記再配線保護層の開口径(D2)が、D2>D1となるように前記再配線保護層の一部を除去して前記第1電極を露出し、
(7)前記(6)の工程で、前記再配線層に前記外部電極を形成するための第2電極を露出し、
(8)前記第1電極及び前記第2電極の上にめっき層を形成し、
(9)前記めっき層を溶融することによって前記外部電極を形成する。 A method of manufacturing a semiconductor device, comprising the following steps:
(1) forming an insulating resin layer on the semiconductor wafer on which the first electrode is formed;
(2) A part of the insulating resin layer is removed so that the opening diameter of the insulating resin layer becomes (D1) to expose the first electrode on the semiconductor wafer, and the plating is formed on the insulating resin layer. Forming a seed layer,
(3) A film-like resist is attached to the entire surface of the semiconductor wafer so that a space between the first electrode and the film-like resist has a hollow structure,
(4) The film-like resist is patterned to form a rewiring layer for connecting the external electrode and the first electrode, the rewiring layer is formed on the insulating resin layer, and the film-like resist pattern is removed. Remove the seed layer except the plated part,
(5) forming a rewiring protective layer on the rewiring layer;
(6) The first electrode is exposed by removing a part of the rewiring protection layer so that an opening diameter (D2) of the rewiring protection layer satisfies D2> D1.
(7) In the step (6), exposing the second electrode for forming the external electrode in the rewiring layer;
(8) forming a plating layer on the first electrode and the second electrode;
(9) The external electrode is formed by melting the plating layer.
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