JP2012256727A - Manufacturing method of semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device in which a poor connection is less likely to occur between a first electrode (chip pad) and an external electrode (bump) in a wafer-level CSP having a thick insulating resin layer.SOLUTION: A manufacturing method of a semiconductor device comprises the steps of: (1) forming an insulating resin layer on a semiconductor wafer; (2) removing a part of the insulating resin layer so that an opening diameter becomes (D1) and a first electrode on the semiconductor wafer is exposed; (3) pasting a film-like resist to the entire surface of the semiconductor wafer so that a hollow structure is formed between the first electrode and the resist; (4) patterning the resist, forming a re-wiring layer on the insulating resin layer, removing the resist pattern, and removing a seed layer other than plated parts; (5) forming a re-wiring protection layer on the re-wiring layer; (6) removing a part of the re-wiring protection layer so that an opening diameter (D2) of the re-wiring protection layer becomes D2>D1, and the first electrode and a second electrode are exposed; (7) forming a plating layer on the first electrode and the second electrode; and (8) forming an external electrode by melting the playing layer.

Description

本発明は、ウェハレベルＣＳＰと称される半導体装置の製造方法に関する。   The present invention relates to a method of manufacturing a semiconductor device called a wafer level CSP.

従来のウェハレベルＣＳＰには、応力を緩和する機能を有したものがある。ここで、ウェハレベルＣＳＰとは、ウェハ上で絶縁膜、再配線および端子などを形成した後、ダイシングすることによって個々の半導体装置が得られるＣＳＰ（チップサイズパッケージ）の総称である。個々に分割されたウェハレベルＣＳＰは、基板の上に直接、実装される。そのため、ウェハレベルＣＳＰの端子に熱応力が集中し易い。これは、ウェハと基板の線熱膨張係数がそれぞれ異なるためである。特に半導体装置のサイズが大きくなると、端子に大きな熱応力が発生し易い。そこで、ウェハと端子の間に応力緩和層を形成する方法が考案され、本発明者らは、外部電極の配置自由度が高い半導体装置の製造方法を提供した（参考文献１、２）。これによって、ウェハと基板との線熱膨張係数の差によって生じる熱応力を応力緩和層で吸収することができる。   Some conventional wafer level CSPs have a function of relieving stress. Here, the wafer level CSP is a general term for a CSP (chip size package) in which individual semiconductor devices are obtained by dicing after forming an insulating film, a rewiring, a terminal, and the like on the wafer. Individually divided wafer level CSPs are mounted directly on the substrate. Therefore, thermal stress tends to concentrate on the terminals of the wafer level CSP. This is because the linear thermal expansion coefficients of the wafer and the substrate are different. In particular, when the size of the semiconductor device increases, a large thermal stress is likely to be generated at the terminal. Therefore, a method of forming a stress relaxation layer between the wafer and the terminal has been devised, and the present inventors have provided a method of manufacturing a semiconductor device with a high degree of freedom in arrangement of external electrodes (Reference Documents 1 and 2). As a result, thermal stress generated by the difference in linear thermal expansion coefficient between the wafer and the substrate can be absorbed by the stress relaxation layer.

特許第３９４７０４３号公報Japanese Patent No. 3947043 特願２０１０−０９８７２９号Japanese Patent Application No. 2010-098729

応力緩和層を設ける場合、図１８に示すように、チップ電極と外部電極を接続するための再配線を傾斜部５２にも形成する必要がある。そのため，外部電極の配置に制約が生じる問題があった。応力緩和層の傾斜部に外部電極を配置できないからである。また、傾斜部の傾斜角αを大きくすると、傾斜部に再配線を形成することが困難になる。   When the stress relaxation layer is provided, it is necessary to form a rewiring for connecting the chip electrode and the external electrode also on the inclined portion 52 as shown in FIG. For this reason, there is a problem that the arrangement of the external electrodes is restricted. This is because the external electrode cannot be disposed on the inclined portion of the stress relaxation layer. Further, when the inclination angle α of the inclined portion is increased, it becomes difficult to form a rewiring in the inclined portion.

また、本発明者らが提案した特許文献２に示す工程で製造されるウェハレベルＣＳＰでは、図１９に示すように、半導体ウェハ１０の絶縁樹脂層２０の上に再配線層を形成するために、レジスト４２を形成する。絶縁樹脂層２０の膜厚が厚くなる（≧２０μｍ）と、レジスト４２をパターニングする際、絶縁樹脂層２０の開口部に埋め込まれたレジストを完全に除去できずレジスト４２ａが残存する場合がある。開口部にレジスト４２ａが残存すると、開口部に再配線を形成できず、半導体ウェハの第１電極（チップパッド）と外部電極（バンプ）との間で接続不良が発生する問題がある。   Further, in the wafer level CSP manufactured by the process shown in Patent Document 2 proposed by the present inventors, in order to form a rewiring layer on the insulating resin layer 20 of the semiconductor wafer 10 as shown in FIG. Then, a resist 42 is formed. If the thickness of the insulating resin layer 20 is large (≧ 20 μm), when the resist 42 is patterned, the resist embedded in the opening of the insulating resin layer 20 may not be completely removed and the resist 42a may remain. If the resist 42a remains in the opening, rewiring cannot be formed in the opening, and there is a problem that poor connection occurs between the first electrode (chip pad) and the external electrode (bump) of the semiconductor wafer.

本発明は、膜厚の厚い絶縁樹脂層を有するウェハレベルＣＳＰにおいて、半導体ウェハの第１電極（チップパッド）と外部電極（バンプ）との接続不良が発生しにくい半導体装置の製造方法を提供することを目的とする。   The present invention provides a method for manufacturing a semiconductor device in which a connection failure between a first electrode (chip pad) and an external electrode (bump) of a semiconductor wafer is unlikely to occur in a wafer level CSP having a thick insulating resin layer. For the purpose.

上記の課題は、下記の手段を講じることで解決できる。
すなわち、次の各工程を含むことを特徴とする半導体装置の製造方法である。
（１）絶縁樹脂層を第１電極（チップパッド）が形成された半導体ウェハの上に形成し、
（２）前記絶縁樹脂層の開口径が（Ｄ１）となるように前記絶縁樹脂層の一部を除去して前記半導体ウェハ上の第１電極を露出し、絶縁樹脂層の上にめっき用のシード層を形成し、
（３）フィルム状レジストを前記半導体ウェハの全面に、前記第１電極と前記フィルム状レジストとの間が中空構造となるように貼付け、
（４）外部電極と前記第１電極を接続するための再配線層を形成するためフィルム状レジストをパターニングし、再配線層を前記絶縁樹脂層の上に形成し、フィルム状レジストパターンを除去し、めっきした部分以外のシード層を除去し、
（５）前記再配線層の上に再配線保護層を形成し、
（６）前記再配線保護層の開口径（Ｄ２）が、Ｄ２＞Ｄ１となるように前記再配線保護層の一部を除去して前記第１電極を露出し、
（７）前記（６）の工程で、前記再配線層に前記外部電極を形成するための第２電極を露出し、
（８）前記第１電極及び前記第２電極の上にめっき層を形成し、
（９）前記めっき層を溶融することによって前記外部電極を形成する。
また、本発明は、フィルム状レジストの厚さを再配線層の厚さよりも厚くする上記の半導体装置の製造方法に関する。
また、本発明は、再配線保護層の開口部に、再配線層の一部を露出させ平坦域を形成する上記の半導体装置の製造方法に関する。 The above problem can be solved by taking the following measures.
In other words, the semiconductor device manufacturing method includes the following steps.
(1) An insulating resin layer is formed on a semiconductor wafer on which a first electrode (chip pad) is formed,
(2) A part of the insulating resin layer is removed so that the opening diameter of the insulating resin layer becomes (D1) to expose the first electrode on the semiconductor wafer, and the plating is formed on the insulating resin layer. Forming a seed layer,
(3) A film-like resist is attached to the entire surface of the semiconductor wafer so that a space between the first electrode and the film-like resist has a hollow structure,
(4) The film-like resist is patterned to form a rewiring layer for connecting the external electrode and the first electrode, the rewiring layer is formed on the insulating resin layer, and the film-like resist pattern is removed. Remove the seed layer except the plated part,
(5) forming a rewiring protective layer on the rewiring layer;
(6) The first electrode is exposed by removing a part of the rewiring protection layer so that an opening diameter (D2) of the rewiring protection layer satisfies D2> D1.
(7) In the step (6), exposing the second electrode for forming the external electrode in the rewiring layer;
(8) forming a plating layer on the first electrode and the second electrode;
(9) The external electrode is formed by melting the plating layer.
The present invention also relates to the above-described method for manufacturing a semiconductor device, wherein the thickness of the film-like resist is thicker than the thickness of the rewiring layer.
The present invention also relates to the above-described method for manufacturing a semiconductor device, in which a flat region is formed by exposing a part of the rewiring layer in the opening of the rewiring protection layer.

本発明では、絶縁樹脂層に傾斜部を設けることなく、チップパッドと外部電極を接続することができる。そのため、外部電極の配置の自由度が増す。これによって、外部電極数の増加に対応可能な半導体装置の製造方法を提供することができる。また、絶縁樹脂層の一部を開口してチップパッドを露出させる際、開口部のアスペクトが高くても確実に導通を確保できる。そのため、歩留りが高い半導体装置の製造方法を提供することができる。さらに、膜厚の厚い絶縁樹脂層を有するウェハレベルＣＳＰにおいて、第１電極（チップパッド）と外部電極（バンプ）との接続不良が発生しにくい製造方法を提供することができる。   In the present invention, the chip pad and the external electrode can be connected without providing the inclined portion in the insulating resin layer. For this reason, the degree of freedom of arrangement of the external electrodes is increased. As a result, it is possible to provide a method of manufacturing a semiconductor device that can cope with an increase in the number of external electrodes. Further, when a part of the insulating resin layer is opened to expose the chip pad, conduction can be reliably ensured even if the aspect of the opening is high. Therefore, a method for manufacturing a semiconductor device with a high yield can be provided. Furthermore, in a wafer level CSP having a thick insulating resin layer, it is possible to provide a manufacturing method in which poor connection between the first electrode (chip pad) and the external electrode (bump) is unlikely to occur.

本発明に係る半導体装置の製造方法において、半導体ウェハ１０の部分断面図を示す。FIG. 2 shows a partial cross-sectional view of a semiconductor wafer 10 in the method for manufacturing a semiconductor device according to the present invention. 本発明に係る半導体装置の製造方法において、半導体ウェハ１０の上に絶縁樹脂層２０を形成した後の構造を示す。1 shows a structure after an insulating resin layer 20 is formed on a semiconductor wafer 10 in a method for manufacturing a semiconductor device according to the present invention. 本発明に係る半導体装置の製造方法において、絶縁樹脂層の一部を開口して、第１電極（チップパッド）を露出した後の構造を示す。In the semiconductor device manufacturing method according to the present invention, a structure after opening a part of an insulating resin layer and exposing a first electrode (chip pad) is shown. 本発明に係る半導体装置の製造方法において、絶縁樹脂層の上にめっき用のシード層１２を形成した後の構造を示す。In the method for manufacturing a semiconductor device according to the present invention, a structure after a seed layer 12 for plating is formed on an insulating resin layer is shown. 本発明に係る半導体装置の製造方法において、シード層の上にめっき用のフィルム状レジストを貼り付け、第１電極とフィルム状レジストとの間が中空構造となるように貼付けた構造を示す。In the manufacturing method of the semiconductor device concerning the present invention, the film-like resist for plating is stuck on the seed layer, and the structure stuck so that the space between the 1st electrode and the film-like resist may become a hollow structure is shown. 本発明に係る半導体装置の製造方法において、シード層の上にめっき用のレジストパターンを形成した後の構造を示す。The structure after forming the resist pattern for metal plating on a seed layer in the manufacturing method of the semiconductor device concerning the present invention is shown. 本発明に係る半導体装置の製造方法において、シード層の上にめっきした後の構造を示す。The structure after plating on a seed layer in the manufacturing method of the semiconductor device concerning the present invention is shown. 本発明に係る半導体装置の製造方法において、めっき用のレジストを除去した後の構造を示す。The structure after removing the resist for plating in the manufacturing method of the semiconductor device concerning the present invention is shown. 本発明に係る半導体装置の製造方法において、めっきした部分以外のシード層を除去した後の構造を示す。The structure after removing seed layers other than the plated part in the manufacturing method of the semiconductor device concerning the present invention is shown. 本発明に係る半導体装置の製造方法において、再配線層の上に再配線保護層を形成した後の構造を示す。In the method for manufacturing a semiconductor device according to the present invention, a structure after forming a rewiring protective layer on the rewiring layer is shown. 本発明に係る半導体装置の製造方法において、再配線保護層の一部を開口して、第１電極（チップパッド３０）及び第２電極（バンプパッド３３）を露出した後の構造を示す。In the method for manufacturing a semiconductor device according to the present invention, a structure after opening a part of the rewiring protection layer and exposing the first electrode (chip pad 30) and the second electrode (bump pad 33) is shown. 本発明に係る半導体装置の製造方法において、再配線保護層の上にバリア層を形成した後の構造を示す。In the method for manufacturing a semiconductor device according to the present invention, a structure after forming a barrier layer on the rewiring protection layer is shown. 本発明に係る半導体装置の製造方法において、バリア層の上にめっき用のレジストを形成した後の構造を示す。The structure after forming the resist for plating on the barrier layer in the manufacturing method of the semiconductor device which concerns on this invention is shown. 本発明に係る半導体装置の製造方法において、第１電極（チップパッ３０）ド及び第２電極（バンプパッド３３）の上にめっき層を形成した後の構造を示す。In the method for manufacturing a semiconductor device according to the present invention, a structure after forming a plating layer on the first electrode (chip pad 30) and the second electrode (bump pad 33) is shown. 本発明に係る半導体装置の製造方法において，めっき用のレジストを除去した後の構造を示す。The structure after removing the resist for plating in the manufacturing method of the semiconductor device concerning the present invention is shown. 本発明に係る半導体装置の製造方法において、めっきした部分以外のバリア層を除去した後の構造を示す。In the manufacturing method of the semiconductor device concerning the present invention, the structure after removing barrier layers other than the plated portion is shown. 本発明に係る半導体装置の製造方法において、めっき層を溶融してバンプを形成した後の構造を示す。In the manufacturing method of the semiconductor device concerning the present invention, the structure after melting a plating layer and forming a bump is shown. 従来の半導体装置において、絶縁樹脂層の傾斜部周辺の断面図を示す。Sectional drawing of the surroundings of the inclination part of an insulating resin layer is shown in the conventional semiconductor device. 従来の半導体装置において、開口部にレジスト残渣が生じたときの断面図を示す。FIG. 6 is a cross-sectional view when a resist residue is generated in an opening in a conventional semiconductor device.

以下、本発明の一実施形態について図面を参照しながら説明する。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

図１〜図１７は、本発明によるウェハレベルＣＳＰの製造方法である。特に図１７は、ウェハレベルＣＳＰの部分断面図である。   1 to 17 show a method for manufacturing a wafer level CSP according to the present invention. In particular, FIG. 17 is a partial cross-sectional view of a wafer level CSP.

図１に、前工程が完了した半導体ウェハ１０の部分断面図を示す。半導体ウェハ１０には半導体集積回路（図示せず）があらかじめ形成されている。チップパッド３０は、半導体集積回路を外部と電気的に接続するための第１電極である。このチップパッド３０（第１電極）は、半導体ウェハ１０の上に複数個形成されている。パッシベーション層１１は、半導体集積回路を保護するための膜で、半導体ウェハ１０の全面に形成されている。チップパッド３０を介して外部と電気的接続を行うために、パッシベーション層の一部が開口されている。パッシベーション層１１は、ＳｉＮなどの無機膜で成膜されるが、これに限るものではない。例えば、ポリイミド樹脂やポリベンゾオキサゾール樹脂のような有機膜でもよい。また、無機膜の上に有機膜を形成した構造であってもよい。   FIG. 1 shows a partial cross-sectional view of a semiconductor wafer 10 in which the previous process is completed. A semiconductor integrated circuit (not shown) is formed in advance on the semiconductor wafer 10. The chip pad 30 is a first electrode for electrically connecting the semiconductor integrated circuit to the outside. A plurality of chip pads 30 (first electrodes) are formed on the semiconductor wafer 10. The passivation layer 11 is a film for protecting the semiconductor integrated circuit, and is formed on the entire surface of the semiconductor wafer 10. A part of the passivation layer is opened for electrical connection with the outside via the chip pad 30. The passivation layer 11 is formed of an inorganic film such as SiN, but is not limited thereto. For example, an organic film such as polyimide resin or polybenzoxazole resin may be used. Moreover, the structure which formed the organic film on the inorganic film | membrane may be sufficient.

図２に、半導体ウェハ１０の上に絶縁樹脂層２０を形成した後の構造を示す。絶縁樹脂層２０としては、感光性のポリイミド樹脂、ポリベンゾオキサゾール樹脂、ベンゾシクロブテン樹脂、エポキシ樹脂などが望ましい。スピンコーティング法、ラミネート法、ディスペンス法などによって半導体ウェハ１０の全面に塗布・乾燥して絶縁樹脂層２０を形成する。このようにして形成された絶縁樹脂層２０の厚さは２μｍ〜２００μｍであり、２０μｍ以上であると好ましい。この絶縁樹脂層２０が、ウェハレベルＣＳＰに加わる熱・機械的応力からウェハレベルＣＳＰを保護する。応力を緩和するためには、絶縁樹脂層２０が低弾性率であることが好ましい。   FIG. 2 shows a structure after the insulating resin layer 20 is formed on the semiconductor wafer 10. As the insulating resin layer 20, photosensitive polyimide resin, polybenzoxazole resin, benzocyclobutene resin, epoxy resin, or the like is desirable. The insulating resin layer 20 is formed by applying and drying the entire surface of the semiconductor wafer 10 by spin coating, laminating, dispensing, or the like. The thickness of the insulating resin layer 20 thus formed is 2 μm to 200 μm, preferably 20 μm or more. The insulating resin layer 20 protects the wafer level CSP from thermal and mechanical stress applied to the wafer level CSP. In order to relieve stress, the insulating resin layer 20 preferably has a low elastic modulus.

図３に、絶縁樹脂層２０の一部を開口して、チップパッド３０（第１電極）を露出した後の構造を示す。フォトリソグラフィ技術によって絶縁樹脂層２０をパターニングして，チップパッド３０の上に開口部３１を設ける。また，絶縁樹脂層２０のパターニングにはレーザ穴あけなどの方法を用いても良い。   FIG. 3 shows a structure after a part of the insulating resin layer 20 is opened and the chip pad 30 (first electrode) is exposed. The insulating resin layer 20 is patterned by a photolithography technique to provide an opening 31 on the chip pad 30. In addition, a method such as laser drilling may be used for patterning the insulating resin layer 20.

図４に、絶縁樹脂層２０の上にめっき用のシード層１２を形成した後の構造を示す。蒸着法、スパッタリング法、化学気相成長法、無電解めっき法などによってシード層１２を形成する。シード層１２は、絶縁樹脂層２０と再配線層１３との密着性を確保するために密着層となる下層と、再配線層１３を形成するときに給電層となる上層とから構成されると好ましい。密着層としては、例えば、クロム、チタン、チタン−タングステン合金などの金属が用いられ、その厚さは１０〜３０００ｎｍ程度である。給電層としては、例えば、銅、クロム、チタン、チタン−タングステン合金などの金属が用いられ、その厚さは１００〜３０００ｎｍ程度である   FIG. 4 shows a structure after the plating seed layer 12 is formed on the insulating resin layer 20. The seed layer 12 is formed by vapor deposition, sputtering, chemical vapor deposition, electroless plating, or the like. When the seed layer 12 is composed of a lower layer serving as an adhesion layer in order to ensure adhesion between the insulating resin layer 20 and the rewiring layer 13, and an upper layer serving as a power feeding layer when the rewiring layer 13 is formed. preferable. As the adhesion layer, for example, a metal such as chromium, titanium, titanium-tungsten alloy or the like is used, and the thickness thereof is about 10 to 3000 nm. As the power feeding layer, for example, a metal such as copper, chromium, titanium, titanium-tungsten alloy is used, and the thickness thereof is about 100 to 3000 nm.

図５にシード層１２の上にめっき用のフィルム状レジスト４０を貼り付けた後の構造を示す。このとき、第１電極（チップパッド３０）とフィルム状レジスト４０との間に中空構造が形成されるように、テント状にフィルム状レジスト４０を貼り付ける。   FIG. 5 shows the structure after the film-like resist 40 for plating is pasted on the seed layer 12. At this time, the film resist 40 is attached in a tent shape so that a hollow structure is formed between the first electrode (chip pad 30) and the film resist 40.

図６に、シード層１２の上にめっき用のフィルム状レジスト４０をパターン形成した後の構造を示す。フォトリソグラフィ技術によってフィルム状レジスト４０をパターニングする。このフィルム状レジスト４０の厚さを、次の工程で成長させるめっき（再配線層１３）の厚さよりも厚くすることが好ましい。   FIG. 6 shows a structure after patterning a film resist 40 for plating on the seed layer 12. The film resist 40 is patterned by photolithography. It is preferable to make the thickness of the film-like resist 40 thicker than the thickness of the plating (rewiring layer 13) grown in the next step.

図７に、シード層１２の上に再配線層１３をめっきした後の構造を示す。めっきの方法としては、電解めっき及び無電解めっきの両方式を利用することができる。めっき金属としては銅、銅合金などが用いられる。再配線層１３の厚さは１μｍ〜１０μｍ程度である。   FIG. 7 shows a structure after the rewiring layer 13 is plated on the seed layer 12. As a plating method, both electrolytic plating and electroless plating can be used. Copper, copper alloy, etc. are used as the plating metal. The thickness of the rewiring layer 13 is about 1 μm to 10 μm.

図８に、めっき用のフィルム状レジスト４０を除去した後の構造を示す。レジスト４０を溶解することができるはく離液でフィルム状レジスト４０を除去する。   FIG. 8 shows the structure after removing the film resist 40 for plating. The film resist 40 is removed with a peeling solution that can dissolve the resist 40.

図９に、めっきした部分以外のシード層１２を除去した後の構造を示す。不要な領域のシード層１２を除去するためには、エッチング液を用いる方法以外に、プラズマを用いる方法も利用できる。   FIG. 9 shows the structure after removing the seed layer 12 other than the plated portion. In order to remove the seed layer 12 in an unnecessary region, a method using plasma can be used in addition to a method using an etching solution.

図１０に、再配線層１３の上に再配線保護層２１を形成した後の構造を示す。再配線保護層２１としては、感光性のポリイミド樹脂、ポリベンゾオキサゾール樹脂、ベンゾシクロブテン樹脂、エポキシ樹脂などが望ましい。スピンコーティング法、ラミネート法、ディスペンス法などによって半導体ウェハ１０の全面に塗布・乾燥して再配線保護層２１を形成する。このようにして形成された再配線保護層２１の厚さは２μｍ〜２０μｍである。   FIG. 10 shows a structure after the rewiring protection layer 21 is formed on the rewiring layer 13. The rewiring protective layer 21 is preferably a photosensitive polyimide resin, polybenzoxazole resin, benzocyclobutene resin, epoxy resin, or the like. The rewiring protective layer 21 is formed by applying and drying the entire surface of the semiconductor wafer 10 by spin coating, laminating, dispensing, or the like. The thickness of the rewiring protective layer 21 thus formed is 2 μm to 20 μm.

図１１に、再配線保護層２１の一部を開口して、第１電極（チップパッド３０）及び第２電極（バンプパッド３３）を露出した後の構造を示す。フォトリソグラフィ技術によって再配線保護層２１をパターニングして、第１電極（チップパッド３０）及び第２電極（バンプパッド３３）の上に開口部を設ける。第１電極（チップパッド３０）の上の再配線保護層２１の開口部３２の開口径Ｄ２は、第１電極（チップパッド３０）の上の絶縁樹脂層２０の開口部３１の開口径Ｄ１よりも大きい（Ｄ２＞Ｄ１）。すなわち、再配線保護層２１の開口部３２に、再配線層１３の一部が露出して、平坦域５１ができることが好ましい。
尚、絶縁樹脂層２０の開口部３１の開口径Ｄ１は、好ましくは１０〜２５０μｍであり、再配線保護層２１の開口部３２の開口径Ｄ２は、好ましくは１５〜３００μｍである。 FIG. 11 shows a structure after opening a part of the rewiring protection layer 21 and exposing the first electrode (chip pad 30) and the second electrode (bump pad 33). The rewiring protection layer 21 is patterned by photolithography to provide openings on the first electrode (chip pad 30) and the second electrode (bump pad 33). The opening diameter D2 of the opening 32 of the rewiring protection layer 21 on the first electrode (chip pad 30) is larger than the opening diameter D1 of the opening 31 of the insulating resin layer 20 on the first electrode (chip pad 30). Is also large (D2> D1). That is, it is preferable that a part of the rewiring layer 13 is exposed to the opening 32 of the rewiring protection layer 21 to form a flat region 51.
The opening diameter D1 of the opening 31 of the insulating resin layer 20 is preferably 10 to 250 μm, and the opening diameter D2 of the opening 32 of the rewiring protection layer 21 is preferably 15 to 300 μm.

図１２に、再配線保護層２１の上にバリア層１４を形成した後の構造を示す。蒸着法、スパッタリング法、化学気相成長法、無電解めっき法などによってバリア層１４を形成する。バリア層１４は、再配線層１３とバンプ１７との拡散を防ぐとともに、再配線層１３とバンプ１７との密着を強化する。また、バリア層１４は、再配線層１３と電極１８との拡散を防ぐとともに、再配線層１３と電極１８との密着を強化する。バリア層１４としては、例えば、チタン−銅、チタン−タングステン合金、クロム−銅などの金属が用いられる。バリア層１４の厚さは０．１μｍ〜１μｍ程度である。   FIG. 12 shows a structure after the barrier layer 14 is formed on the rewiring protection layer 21. The barrier layer 14 is formed by vapor deposition, sputtering, chemical vapor deposition, electroless plating, or the like. The barrier layer 14 prevents diffusion between the rewiring layer 13 and the bumps 17 and strengthens adhesion between the rewiring layer 13 and the bumps 17. The barrier layer 14 prevents diffusion between the redistribution layer 13 and the electrode 18 and reinforces adhesion between the redistribution layer 13 and the electrode 18. As the barrier layer 14, for example, a metal such as titanium-copper, titanium-tungsten alloy, chromium-copper is used. The thickness of the barrier layer 14 is about 0.1 μm to 1 μm.

図１３に、バリア層１４の上にめっき用レジスト４１を形成した後の構造を示す。フォトリソグラフィ技術によってレジスト４１をパターニングする。再配線保護層２１の開口部３２と、第２電極（バンプパッド３３）が露出するように、めっき用レジスト４１の一部を開口する。   FIG. 13 shows the structure after the plating resist 41 is formed on the barrier layer 14. The resist 41 is patterned by photolithography. A part of the plating resist 41 is opened so that the opening 32 of the rewiring protection layer 21 and the second electrode (bump pad 33) are exposed.

図１４に、第１電極（チップパッド３０）及び第２電極（バンプパッド３３）の上に、それぞれ、めっき層１６及びめっき層１５を形成した後の構造を示す。めっき法によってめっき用レジスト４１が被覆されていない領域に、第１電極と電気的に接続しためっき層１６の電極１８、及び第２電極と電気的に接続しためっき層１５バンプ１７となるための金属、好ましくははんだ合金がめっきされる。   FIG. 14 shows a structure after the plating layer 16 and the plating layer 15 are formed on the first electrode (chip pad 30) and the second electrode (bump pad 33), respectively. In order to become the electrode 18 of the plating layer 16 electrically connected to the first electrode and the plating layer 15 bump 17 electrically connected to the second electrode in the region not covered with the plating resist 41 by the plating method. A metal, preferably a solder alloy, is plated.

再配線保護層２１の開口部３２に平坦部５１があることによって、再配線１３と第１電極（チップパッド３０）の電気的接続が確実なものとなる。絶縁樹脂層２０の開口部３１の壁面５０に、シード層１２あるいは再配線層１３が十分に形成されない場合でも、平坦部５１を設けることで、電気的接続を確実に取れる特徴がある。開口部３２に形成されためっき層１６（あるいは電極１８）と平坦部５１を介して、第１電極（チップパッド３０）と再配線層１３とが電気的に接続されるからである。シード層１２あるいは再配線層１３が壁面５０に十分に形成されない場合としては、開口部３１のアスペクト比が高い場合に、シード層１２をスパッタ形成する工程において、スパッタ粒子が開口部３１の奥まで入り込まない可能性などが挙げられる。   The flat portion 51 in the opening 32 of the rewiring protection layer 21 ensures the electrical connection between the rewiring 13 and the first electrode (chip pad 30). Even when the seed layer 12 or the rewiring layer 13 is not sufficiently formed on the wall surface 50 of the opening 31 of the insulating resin layer 20, there is a feature that the electrical connection can be reliably obtained by providing the flat portion 51. This is because the first electrode (chip pad 30) and the redistribution layer 13 are electrically connected via the plating layer 16 (or electrode 18) formed in the opening 32 and the flat portion 51. As a case where the seed layer 12 or the rewiring layer 13 is not sufficiently formed on the wall surface 50, when the aspect ratio of the opening 31 is high, the sputtered particles reach the back of the opening 31 in the step of forming the seed layer 12 by sputtering. There is a possibility of not entering.

図１５に、めっき用レジスト４１を除去した後の構造を示す。レジスト４１を溶解することができるはく離液でレジスト４１を除去する。   FIG. 15 shows the structure after the plating resist 41 is removed. The resist 41 is removed with a peeling solution that can dissolve the resist 41.

図１６に、めっきした部分以外のバリア層１４を除去した後の構造を示す。不要な領域のバリア層１４を除去するためには、エッチング液を用いる方法以外に、プラズマを用いる方法も利用できる。   FIG. 16 shows the structure after removing the barrier layer 14 other than the plated portion. In order to remove the barrier layer 14 in unnecessary regions, a method using plasma can be used in addition to a method using an etching solution.

図１７に、めっき層１５及びめっき層１６を溶融して、それぞれ、バンプ１７（外部電極）及び電極１８を形成した後の構造を示す。リフロー法によってめっき金属を溶融することで、溶融金属の表面張力によってボール形状のバンプができる。   FIG. 17 shows the structure after the plating layer 15 and the plating layer 16 are melted to form the bumps 17 (external electrodes) and the electrodes 18, respectively. By melting the plating metal by the reflow method, a ball-shaped bump can be formed by the surface tension of the molten metal.

最後に、図１〜図１７に図示した工程を経た半導体ウェハ１０を、切断することによってウェハレベルＣＳＰが製造される。   Finally, the wafer level CSP is manufactured by cutting the semiconductor wafer 10 that has undergone the steps illustrated in FIGS.

以下、本発明の好適な実施例について説明するが、本発明はこれらの実施例に制限されるものではない。
（実施例１）
電子回路が形成された直径８インチ、厚さ６００μｍの半導体ウェハ表面に加熱乾燥後の厚さが５０μｍになるようにスクリーン印刷機（ニューロング精密工業株式会社製、アライメント装置付きＬＳ−３４ＧＸ）、メタルマスク（メッシュ工業株式会社製、厚み１００μｍ）を用いてポリイミド系耐熱性ペースト（日立化成工業株式会社製、ＧＨ−Ｐ５００、樹脂分濃度３０質量％）を印刷した。印刷位置は、半導体装置の外形と同等であり、ダイシングエリアを除く範囲である。これを、８０℃で５分間、１００℃で１０分間、１５０℃で１０分間、２００℃で１５分間、さらに２５０で６０分間加熱処理して厚み５０μｍの絶縁樹脂層２０を得た。 EXAMPLES Hereinafter, although the suitable Example of this invention is described, this invention is not restrict | limited to these Examples.
Example 1
A screen printing machine (manufactured by Neurong Seimitsu Co., Ltd., LS-34GX with alignment device) so that the thickness after heating and drying is 50 μm on the surface of a semiconductor wafer having a diameter of 8 inches and a thickness of 600 μm on which electronic circuits are formed A polyimide heat resistant paste (manufactured by Hitachi Chemical Co., Ltd., GH-P500, resin concentration 30% by mass) was printed using a metal mask (manufactured by Mesh Kogyo Co., Ltd., thickness 100 μm). The printing position is equivalent to the outer shape of the semiconductor device and is a range excluding the dicing area. This was heat-treated at 80 ° C. for 5 minutes, 100 ° C. for 10 minutes, 150 ° C. for 10 minutes, 200 ° C. for 15 minutes, and further 250 for 60 minutes to obtain an insulating resin layer 20 having a thickness of 50 μm.

絶縁樹脂層２０の所望の位置に炭酸ガスレーザによりチップパッド３０（第１電極）が露出する状態まで、５０μｍ径（開口径；Ｄ１）の開口部を形成した。
絶縁樹脂層の上面にスパッタ装置を用いてシード層としてＴｉおよびＣｕのスパッタ金属膜をそれぞれ厚み０．１μｍ形成し、スパッタ金属膜表面に厚み１０μｍのめっきレジストフィルム（感光性フィルムＲＤ−１０１０、日立化成工業株式会社）をラミネートし、第１電極３０と前記フィルム状レジストとの間が中空構造となるように貼付け、Ｃｕめっき配線を形成したい部分を露光・現像処理にてめっきレジスト層を形成し、スパッタ金属膜が露出した部分に電解めっきでＣｕ配線を形成し、Ｃｕ配線が５μｍに達した後めっきレジストを剥離し、さらにスパッタ金属膜が露出している部分を除去して再配線層１３を形成した。 An opening having a diameter of 50 μm (opening diameter; D1) was formed until the chip pad 30 (first electrode) was exposed by a carbon dioxide laser at a desired position of the insulating resin layer 20.
A sputtering apparatus is used to form a Ti and Cu sputtered metal film as a seed layer on the top surface of the insulating resin layer to a thickness of 0.1 μm, respectively, and a 10 μm thick plating resist film (photosensitive film RD-1010, Hitachi, Ltd.) Kasei Kogyo Co., Ltd.) is laminated and pasted so that the space between the first electrode 30 and the film-like resist has a hollow structure, and a plating resist layer is formed by exposing and developing the portion where the Cu plating wiring is to be formed. Then, Cu wiring is formed by electrolytic plating on the portion where the sputtered metal film is exposed, and after the Cu wiring reaches 5 μm, the plating resist is removed, and further, the portion where the sputtered metal film is exposed is removed and the rewiring layer 13 is removed. Formed.

再配線層１３が形成された絶縁樹脂層表面に、前記ポリイミド系耐熱性ペーストを、加熱乾燥後の厚さが１０μｍになるようにスクリーン印刷機（ニューロング精密工業株式会社製、アライメント装置付きＬＳ−３４ＧＸ）、メタルマスク（メッシュ工業株式会社製、厚み４０μｍ）を用いて印刷した。印刷位置は、半導体装置の外形と同等であり、ダイシングエリアを除く範囲である。これを、８０℃で５分間、１００℃で１０分間、１５０℃で１０分間、２００℃で１５分間、さらに２５０で６０分間加熱処理して再配線層１３の再配線保護層２１を得た。   On the surface of the insulating resin layer on which the rewiring layer 13 is formed, a screen printing machine (manufactured by Neurong Seimitsu Kogyo Co., Ltd., LS with alignment device) is applied so that the polyimide heat-resistant paste has a thickness after heating and drying of 10 μm. -34GX) and a metal mask (made by Mesh Kogyo Co., Ltd., thickness 40 μm). The printing position is equivalent to the outer shape of the semiconductor device and is a range excluding the dicing area. This was heat-treated at 80 ° C. for 5 minutes, 100 ° C. for 10 minutes, 150 ° C. for 10 minutes, 200 ° C. for 15 minutes, and further 250 for 60 minutes to obtain a rewiring protective layer 21 of the rewiring layer 13.

再配線保護層の所望の位置に炭酸ガスレーザによりチップパッド（第１電極）が露出する状態まで、１００μｍ径（開口径；Ｄ２）の開口部を形成し、約２５μｍの平坦域を形成した。また、再配線保護層の所望の位置に炭酸ガスレーザにより再配線層１３が露出する状態まで、３００μｍ径で加工して、外部電極を形成するための第２電極を得た。   An opening having a diameter of 100 μm (opening diameter; D2) was formed until a chip pad (first electrode) was exposed by a carbon dioxide laser at a desired position of the rewiring protection layer, and a flat area of about 25 μm was formed. Further, processing was performed with a diameter of 300 μm until the rewiring layer 13 was exposed to a desired position of the rewiring protection layer by the carbon dioxide laser, and a second electrode for forming an external electrode was obtained.

めっき法によって、第１電極及び第２電極に、はんだ合金めっき層を形成した。さらに、リフロー条件２６０℃１分で、はんだ合金めっき層を溶融して、それぞれ、ボール形状のはんだバンプ（外部電極）及び電極を形成した。半導体ウェハをダイシングエリアで切断して、個別の半導体装置を作製した。
スパッタ金属膜表面に厚み２０μｍのめっきレジスト（ポジ型、ＰＭＥＲ Ｐ−ＬＡ９００ＰＭ、東京応化工業株式会社製）を塗布し、絶縁樹脂層に形成した開口部を埋めるように形成し、Ｃｕめっき配線を形成したい部分を露光・現像処理にてめっきレジスト層を形成し、スパッタ金属膜が露出した部分に電解めっきでＣｕ配線を形成した場合、現像処理の際に開口部に埋め込まれたレジストを完全に除去できずレジストが残存する場合が、ウェハ１枚あたりの開口部数の０．０６％あったが、本発明の製造方法では０．００％に改善され、歩留まりが向上した。 A solder alloy plating layer was formed on the first electrode and the second electrode by plating. Further, the solder alloy plating layer was melted at a reflow condition of 260 ° C. for 1 minute to form ball-shaped solder bumps (external electrodes) and electrodes, respectively. A semiconductor wafer was cut at a dicing area to produce individual semiconductor devices.
A 20 μm-thick plating resist (positive type, PMER P-LA900PM, manufactured by Tokyo Ohka Kogyo Co., Ltd.) is applied to the surface of the sputtered metal film, and formed to fill the opening formed in the insulating resin layer, thereby forming a Cu plating wiring. When the plating resist layer is formed by exposure / development processing on the desired part and Cu wiring is formed by electrolytic plating on the exposed part of the sputtered metal film, the resist embedded in the opening is completely removed during the development processing. When the resist could not be formed, the number of openings per wafer was 0.06%, but in the manufacturing method of the present invention, it was improved to 0.00% and the yield was improved.

本発明は、半導体装置の製造方法について広く適用可能である。   The present invention is widely applicable to semiconductor device manufacturing methods.

１０ 半導体ウェハ
１１ パッシベーション層
１２ シード層
１３ 再配線層
１４ バリア層
１５ めっき層
１６ めっき層
１７ バンプ
１８ 電極
２０ 絶縁樹脂層
２１ 再配線保護層
３０ 第１電極（チップパッド）
３１ 開口部
３２ 再配線保護層の開口部
３３ 第２電極（バンプパッド）
４０ フィルム状レジスト
４１ めっき用レジスト
４２ レジスト
４２ａ レジスト残渣
５０ 壁面
５１ 平坦域 DESCRIPTION OF SYMBOLS 10 Semiconductor wafer 11 Passivation layer 12 Seed layer 13 Rewiring layer 14 Barrier layer 15 Plating layer 16 Plating layer 17 Bump 18 Electrode 20 Insulating resin layer 21 Rewiring protective layer 30 1st electrode (chip pad)
31 Opening 32 Opening 33 of Rewiring Protection Layer Second Electrode (Bump Pad)
40 Film Resist 41 Plating Resist 42 Resist 42a Resist Residue 50 Wall 51 Flat Area

Claims (3)

次の各工程を含むことを特徴とする半導体装置の製造方法、
（１）絶縁樹脂層を第１電極が形成された半導体ウェハの上に形成し、
（２）前記絶縁樹脂層の開口径が（Ｄ１）となるように前記絶縁樹脂層の一部を除去して前記半導体ウェハ上の第１電極を露出し、絶縁樹脂層の上にめっき用のシード層を形成し、
（３）フィルム状レジストを前記半導体ウェハの全面に、前記第１電極と前記フィルム状レジストとの間が中空構造となるように貼付け、
（４）外部電極と前記第１電極を接続するための再配線層を形成するためフィルム状レジストをパターニングし、再配線層を前記絶縁樹脂層の上に形成し、フィルム状レジストパターンを除去し、めっきした部分以外のシード層を除去し、
（５）前記再配線層の上に再配線保護層を形成し、
（６）前記再配線保護層の開口径（Ｄ２）が、Ｄ２＞Ｄ１となるように前記再配線保護層の一部を除去して前記第１電極を露出し、
（７）前記（６）の工程で、前記再配線層に前記外部電極を形成するための第２電極を露出し、
（８）前記第１電極及び前記第２電極の上にめっき層を形成し、
（９）前記めっき層を溶融することによって前記外部電極を形成する。 A method of manufacturing a semiconductor device, comprising the following steps:
(1) forming an insulating resin layer on the semiconductor wafer on which the first electrode is formed;
(2) A part of the insulating resin layer is removed so that the opening diameter of the insulating resin layer becomes (D1) to expose the first electrode on the semiconductor wafer, and the plating is formed on the insulating resin layer. Forming a seed layer,
(3) A film-like resist is attached to the entire surface of the semiconductor wafer so that a space between the first electrode and the film-like resist has a hollow structure,
(4) The film-like resist is patterned to form a rewiring layer for connecting the external electrode and the first electrode, the rewiring layer is formed on the insulating resin layer, and the film-like resist pattern is removed. Remove the seed layer except the plated part,
(5) forming a rewiring protective layer on the rewiring layer;
(6) The first electrode is exposed by removing a part of the rewiring protection layer so that an opening diameter (D2) of the rewiring protection layer satisfies D2> D1.
(7) In the step (6), exposing the second electrode for forming the external electrode in the rewiring layer;
(8) forming a plating layer on the first electrode and the second electrode;
(9) The external electrode is formed by melting the plating layer. フィルム状レジストの厚さを再配線層の厚さよりも厚くする請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the thickness of the film resist is made thicker than the thickness of the rewiring layer. 再配線保護層の開口部に、再配線層の一部を露出させ平坦域を形成する請求項１または請求項２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein a part of the rewiring layer is exposed to form a flat region in the opening of the rewiring protection layer.

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