JP2012256702A - 強誘電体キャパシタ - Google Patents
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Abstract
【解決手段】強誘電体キャパシタ積層構造8は、強誘電体膜3と、強誘電体膜の一方表面に接する下部電極2と、強誘電体膜3の他方表面に接する上部電極4とを含む。上部電極4および下部電極2のうちのうちの少なくともいずれか一方が、酸化物導電体層と金属層とを交互に積層した積層電極構造を有している。この積層電極構造は、酸化物導電体層および金属層のうちの少なくともいずれか一方を2層以上含む。
【選択図】図2
Description
上部電極は、たとえば、2層構造で形成される。具体的には、強誘電体膜上にIrO2膜をスパッタ法で形成し、その後IrO2膜上にIr膜を同様にスパッタ法で形成する(特許文献1の段落0055)。
前記金属層を構成すべき金属としては、高融点貴金属を挙げることができ、より詳しくは、Ir(イリジウム)、Pt(白金)、Ru(ルテニウム)を例示できる。
前記強誘電体膜を構成すべき強誘電体は、電界を加えた時に生じた分極状態が電界を取り除いた後も保持され、かつ外部からの電界の方向により分極の向きが変わる材料である。特に、残留分極が大きく、かつ抗電界が小さい角形比に優れたヒステリシスを有する材料が好ましい。強誘電体材料は、一般的には金属酸化物からなる。具体的には、たとえば、ジルコン酸チタン酸鉛(PZT)膜、ランタンドープジルコン酸チタン酸鉛(PLZT)膜、チタン酸ストロンチウムバリウム(BST)膜、タンタル酸ストロンチウムビスマス(SBT)膜、チタン酸ビスマスランタン(BLT:(Bi,La)4Ti3O12)膜、ニオブ酸ストロンチウムバリウム(SBN)膜、ニオブ酸リチウム(LiNbO3)膜、チタン酸バリウム(TiBaO3)膜、ランタンストロンチウムカッパーオキサイド(LSCO)膜、リン酸二水素カリウム(KDP)膜、ニオブ酸タンタルカリウム(KTN)膜、マグネシウムニオブ酸チタン酸鉛(PMN−PT)系セラミクス膜、亜鉛ニオブ酸チタン酸鉛(PZN−PT)系セラミクス膜などが採用可能である。これらのうちの一種または二種以上で強誘電体膜を構成することができる。
また、請求項10に記載されているように、前記上部電極の面積が1μm2以下であってもよい。このような微細な強誘電体キャパシタの場合であっても、この発明によって、還元性雰囲気に起因する強誘電体キャパシタの特性劣化を効果的に回避できる。
図1は、この発明の一実施形態に係る強誘電体キャパシタを備えた強誘電体メモリ装置の構成を示す断面図である。この強誘電体メモリ装置は、半導体基板10と、半導体基板10上に形成された多層配線構造11とを含み、多層配線構造11中に強誘電体キャパシタ積層構造8が形成されている。
S/D領域13上には、多層配線構造11内に設けられたプラグ電極25が配置され、S/D領域13に接合されている。プラグ電極25は、第1メタルレイヤに形成された電極28およびその上に接合されたヴィア電極29を介して、第2メタルレイヤに形成された電極30に接続されている。電極30は、ビット線BLに接続されている。
強誘電体キャパシタ積層構造8上には、多層配線構造11内に形成されたヴィア電極26が配置されており、その下端が、強誘電体キャパシタ積層構造8に接続されている。ヴィア電極26の上端は、第1メタルレイヤに形成された電極27に接続されている。電極27は、強誘電体メモリのプレート線PLに接続されている。
第2メタルレイヤに形成された電極30上には層間絶縁膜44が配置されている。層間絶縁膜44上には、第3メタルレイヤの電極32が形成されており、電極32は層間絶縁膜45によって覆われている。層間絶縁膜45上には、第4メタルレイヤの電極34が形成されており、電極34は、層間絶縁膜46によって覆われている。なお、本実施形態では、第1〜第4メタルレイヤを有する多層配線構造11を示すが、これに限るものではなく、たとえば、2層、3層、5層または6層以上のメタルレイヤを有していてもよい。メタルレイヤの層数は、たとえば配線規模によって適切に定めればよい。
図1には、S/D領域13を共通領域とするMOSFETからなる2個のメモリセルトランジスタが活性領域内に配置されている。S/D領域13はビット線BLに接続された電極30に接続されている。一対のS/D領域12は、強誘電体キャパシタ積層構造8によって形成される一対の強誘電体キャパシタを介して、プレート線PLに接続された一対の電極27にそれぞれ接続されている。したがって、ビット線BLに接続された電極30を共通配線とする1トランジスタ−1キャパシタ構造の強誘電体メモリセルが2個形成されている。
下部電極2は、後述するように、金属層と酸化物導電体層とを積層した積層電極構造を有している。金属層に適用可能な金属材料としては、高融点貴金属、とくに、イリジウム(Ir)、白金(Pt)、およびルテニウム(Ru)を例示できる。酸化物導電体層に適用可能な酸化物導電材料としては、高融点貴金属酸化物、特に、酸化イリジウム(IrO2)、ルテニウム酸ストロンチウム(SrRuO3)、酸化ルテニウム(RuO2)などが採用可能である。製造工程を簡略化する観点からは、酸化物導電体層は、金属層を構成する金属材料の酸化物からなることが好ましい。
強誘電体膜3は、電界を加えた時に生じた分極状態が電界を取り除いたあとも保持され、かつ外部からの電界の方向により分極の向きが変わる材料であり、特に、残留分極が大きく、かつ抗電界が小さい角形比に優れたヒステリシスを有する材料が採用可能である。具体的には、たとえば、ジルコン酸チタン酸鉛(PZT)膜、ランタンドープジルコン酸チタン酸鉛(PLZT)膜、チタン酸ストロンチウムバリウム(BST)膜、タンタル酸ストロンチウムビスマス(SBT)膜、チタン酸ビスマスランタン(BLT:(Bi,La)4Ti3O12)膜、ニオブ酸ストロンチウムバリウム(SBN)膜、ニオブ酸リチウム(LiNbO3)膜、チタン酸バリウム(TiBaO3)膜、ランタンストロンチウムカッパーオキサイド(LSCO)膜、リン酸二水素カリウム(KDP)膜、ニオブ酸タンタルカリウム(KTN)膜、マグネシウムニオブ酸チタン酸鉛(PMN−PT)系セラミクス膜、亜鉛ニオブ酸チタン酸鉛(PZN−PT)系セラミクス膜などが採用可能である。
半導体基板10には、たとえばシリコン(Si)、ガリウム砒素(GaAs)、ガリウムリン(GaP)、ガリウムナイトライド(GaN)、シリコンカーバイド(SiC)などが採用可能である。なお、半導体基板10の代わりにサファイア基板、石英基板、シリコンオンインスレータ(SOI:Silicon On Insulator)基板などを適用することもできる。
図3Aに示す第1例の上部電極4は、強誘電体膜3の上面に接する第1酸化イリジウム層(酸化物導電体層の一例)51(たとえば、膜厚50nm)と、第1酸化イリジウム層51上に積層された第1イリジウム層(金属層の一例)61(たとえば、膜厚25nm)と、第1イリジウム層61上に積層された第2酸化イリジウム層52(たとえば、膜厚50nm)と、第2酸化イリジウム層52上に積層された第2イリジウム層62(たとえば、膜厚25nm)とを有している。すなわち、酸化イリジウム層とイリジウム層とを交互に2周期繰り返して積層することによって上部電極4が形成されている。
図3Cに示す第3例の上部電極4は、強誘電体膜3の上面に接する第1イリジウム層61(たとえば、膜厚25nm)と、第1イリジウム層61上に積層された第1酸化イリジウム層51(たとえば、膜厚50nm)と、第1酸化イリジウム層51上に積層された第2イリジウム層62(たとえば、膜厚25nm)と、第2イリジウム層62上に積層された第2酸化イリジウム層52(たとえば、膜厚50nm)とを有している。すなわち、イリジウム層と酸化イリジウム層とを交互に2周期繰り返して積層することによって上部電極4が形成されている。
図3Eに示す第5例の上部電極4は、強誘電体膜3の上面に接する第1酸化イリジウム層51(たとえば、膜厚50nm)と、第1酸化イリジウム層51上に積層されたイリジウム層61(たとえば、膜厚25nm)と、イリジウム層61上に積層された第2酸化イリジウム層52(たとえば、膜厚50nm)とを有している。すなわち、上部電極4は、2層の酸化イリジウム層51,52の間にイリジウム層61を挟み込んだサンドイッチ構造を有している。このサンドイッチ構造は、図3A−3Dに示す第1〜第4例に係る上部電極4にも含まれている。すなわち、図3Eに示すサンドイッチ構造は、上部電極4の一つの最小単位である。
図4A−4Gは、下部電極2の構成例を示す図解的な断面図である。
図4Aに示す第1例の下部電極2は、強誘電体膜3の下面に接する第1酸化イリジウム層71(たとえば、膜厚50nm)と、第1酸化イリジウム層71の下面側に積層された第1イリジウム層81(たとえば、膜厚25nm)と、第1イリジウム層61下面側に積層された第2酸化イリジウム層72(たとえば、膜厚50nm)と、第2酸化イリジウム層72の下面側に積層された第2イリジウム層82(たとえば、膜厚25nm)とを有している。すなわち、強誘電体膜3の下面側に酸化イリジウム層とイリジウム層とを交互に2周期繰り返して積層することによって下部電極2が形成されている。
図4Cに示す第3例の下部電極2は、強誘電体膜3の下面に接する第1イリジウム層81(たとえば、膜厚25nm)と、第1イリジウム層81の下面側に積層された第1酸化イリジウム層71(たとえば、膜厚50nm)と、第1酸化イリジウム層71の下面側に積層された第2イリジウム層82(たとえば、膜厚25nm)と、第2イリジウム層82の下面側に積層された第2酸化イリジウム層72(たとえば、膜厚50nm)とを有している。すなわち、イリジウム層と酸化イリジウム層とを交互に2周期繰り返して強誘電体膜3の下面側に積層することによって下部電極2が形成されている。
図4Eに示す第5例の下部電極2は、強誘電体膜3の下面に接する第1酸化イリジウム層71(たとえば、膜厚50nm)と、第1酸化イリジウム層71の下面側に積層されたイリジウム層81(たとえば、膜厚25nm)と、イリジウム層81の下面側に積層された第2酸化イリジウム層72(たとえば、膜厚50nm)とを有している。すなわち、下部電極2は、2層の酸化イリジウム層71,72の間にイリジウム層81を挟み込んだサンドイッチ構造を有している。このサンドイッチ構造は、図4A−4Dに示す第1〜第4例に係る下部電極2にも含まれている。すなわち、図4Eに示すサンドイッチ構造は、第1〜第4例に係る下部電極2の一つの最小単位である。
図5は、第1〜第7例の上部電極4と、第1〜第7例の下部電極2との組み合わせの可否を示す表である。各行の上部電極4の構成と各列の下部電極2の構成との組み合わせが可能な場合、それらが交差する格子に記号「○」が記入されており、その組み合わせが許容されない場合には、それらが交差する格子に記号「×」が記入されている。すなわち、第7例の上部電極4と第7例の下部電極2以外の任意の構成例間の組み合わせが可能である。
強誘電体メモリ装置は、列方向に配列された複数のビット線BL1、BL2、…と、このビット線BL1、BL2、…と直交する行方向に配列された複数のワード線WL1、WL2、…とを有する。ビット線BL1、BL2、…のいずれかとワード線WL1、WL2、…のいずれかとによってそれぞれ制御される強誘電体メモリセル200が、列方向と行方向とにマトリックス状に配置されている。
なお、上記の説明では強誘電体メモリセル200が1つのメモリセルトランジスタ201と1つの強誘電体キャパシタ202とで構成される1トランジスタ−1キャパシタ方式の構成例を示したが、これ以外の構成であってもよい。たとえば、強誘電体メモリセルが2つのメモリセルトランジスタQMと2つの強誘電体キャパシタCFとで構成される2トランジスタ−2キャパシタ方式の構成を有していてもよい。また、メモリセルトランジスタQMのゲートキャパシタとして強誘電体キャパシタCFを有する1トランジスタ方式の構成例を採用してもよい。
まず、図7に示すように、半導体基板10上にメモリセルトランジスタとなるMOSFETが形成された後、たとえば、CVD絶縁膜、TEOS膜などからなる層間絶縁膜41を堆積する。その後、S/D領域12の直上において層間絶縁膜41を貫通するコンタクトホールを形成し、このコンタクトホールに導電体を埋め込んでプラグ電極24を形成する。プラグ電極24の材料としては、微細開口への埋め込み性が良好な金属材料、たとえばW(タングステン)などが適用される。
H2還元の場合の反応は、WF6+3H2→W+6HFで表される。また、SiH4還元の場合の反応は、2WF6+3SiH4→2W+3SiF4+6H2で表される。したがって、強誘電体キャパシタ積層構造8の形成後に別のWプラグの形成を行う場合には、強誘電体キャパシタ積層構造8に水素バリア性能が備えられていないと、強誘電体膜3も還元される。
図12は、図3Aに示す第1例の上部電極4による還元雰囲気ブロック作用を説明するための図解的な断面図である。強誘電体膜3の上面には第1酸化イリジウム層51が接している。したがって、第1酸化イリジウム層51が健全な状態に保たれれば、強誘電体膜3と第1酸化イリジウム層51との接触面積を設計値どおりに保つことができ、かつ、強誘電体膜3の特性劣化を抑制できる。
また、前記積層電極構造が、強誘電体膜3に接する酸化物導電体層を含む場合(図3A,3B,3E,3Gおよび図4A,4B,4E,4G)には、当該酸化物導電体層によって、還元雰囲気が強誘電体膜3に到達することを効果的に抑制できる。これにより、強誘電体膜の特性劣化を確実に抑制できる。
前記積層電極構造が、複数層の酸化物導電体層を含む場合に、当該複数の酸化物導電体層は、強誘電体膜3に近い層ほど酸素組成が大きくされていることが好ましい。すなわち、たとえば、図3A−3Eの構成において、第1酸化イリジウム層51の酸素組成が、第2酸化イリジウム層52の酸素組成よりも大きいことが好ましい。同様に、図4A−4Eの構成において、第1酸化イリジウム層71の酸素組成が、第2酸化イリジウム層72の組成よりも大きいことが好ましい。さらに、図3B,3Dの構成において、第1酸化イリジウム層51の酸素組成が第2酸化イリジウム層52の酸素組成よりも大きく、第2酸化イリジウム層52の酸素組成が第3酸化イリジウム層53の酸素組成よりも大きいことが好ましい。同様に、図4B,4Dの構成において、第1酸化イリジウム層71の酸素組成が第2酸化イリジウム層72の組成よりも大きく、第2酸化イリジウム層72の酸素組成が第3酸化イリジウム層73の酸素組成よりも大きいことが好ましい。このような構成によれば、強誘電体膜3に近い層ほど酸素組成が大きいので、還元性雰囲気が酸化物導電体層によって消費され尽くされやすくなり、強誘電体膜3に到達しにくくなる。これにより、強誘電体膜3の特性劣化をより確実に抑制できる。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、上部電極4として図3A−3Fのいずれかの積層電極構造を用いる一方で、下部電極2には、たとえば、Pt、Ir、SrRuO3などを、約数10nm〜約100nm程度の膜厚でスパッタした単層膜を適用してもよい。また、強誘電体膜3の下面に接するように積層したIr膜と、このIr膜の下面に接するように積層したIrxTa1−x(0<x<1)膜との積層膜によって下部電極2を構成してもよい。この積層膜の各層の膜厚は、たとえば数10nm〜100nm程度であってもよい。同様に、下部電極2として図4A−4Fのいずれかの積層電極構造を用いる一方で、上部電極4には、たとえばPt、Ir、酸化イリジウム(IrO2)、SrRuO3膜、またはITO膜もしくはZnO膜などの透明電極膜を、約200nm程度の膜厚でスパッタした単層膜を適用してもよい。
2 下部電極
3 強誘電体膜
4 上部電極
6 絶縁性水素バリア膜
8 強誘電体キャパシタ積層構造
10 半導体基板
11 多層配線構造
12,13 S/D領域
14 素子分離領域
16 n−高抵抗領域
18 ゲート絶縁膜
19 側壁絶縁膜
20 ゲート電極
22 キャップ絶縁膜
24,25 プラグ電極
26,29 ヴィア電極
27,28,30,32,34 電極
41〜46 層間絶縁膜
51〜53 酸化イリジウム層
61〜63 イリジウム層
71〜73 酸化イリジウム層
81〜83 イリジウム層
90 金属結晶
91 粒界
93 多孔質イリジウム領域
200 強誘電体メモリセル
201 メモリセルトランジスタ
202 強誘電体キャパシタ
Claims (10)
- 強誘電体膜と、
前記強誘電体膜の一方表面に接する下部電極と、
前記強誘電体膜の他方表面に接する上部電極とを含み、
前記上部電極および前記下部電極のうちのうちの少なくともいずれか一方が、酸化物導電体層と金属層とを交互に積層した積層電極構造を有しており、
前記積層電極構造が、前記酸化物導電体層および前記金属層のうちの少なくともいずれか一方を2層以上含む、
強誘電体キャパシタ。 - 前記積層電極構造が、少なくとも2層の前記酸化物導電体層と、少なくとも1層の前記金属層とを有し、2層の前記酸化物導電体層の間に1層の前記金属層を挟み込んだサンドイッチ構造を含む、請求項1に記載の強誘電体キャパシタ。
- 前記積層電極構造が、少なくとも1層の前記酸化物導電体層と、少なくとも2層の前記金属層とを有し、2層の前記金属層の間に1層の前記金属層を挟み込んだサンドイッチ構造を含む、請求項1または2に記載の強誘電体キャパシタ。
- 前記積層電極構造が、前記強誘電体膜に接する前記酸化物導電体層を含む、請求項1〜3のいずれか一項に記載の強誘電体キャパシタ。
- 前記積層電極構造が、前記強誘電体膜に接する前記金属層を含む、請求項1〜3のいずれか一項に記載の強誘電体キャパシタ。
- 前記積層電極構造が、複数層の前記酸化物導電体層を含み、前記複数の酸化物導電体層は、前記強誘電体膜に近い層ほど酸素組成が大きい、請求項1〜5のいずれか一項に記載の強誘電体キャパシタ。
- 前記酸化物導電体層の厚さが、当該酸化物導電体層に接する前記金属層の厚さよりも大きい、請求項1〜6のいずれか一項に記載の強誘電体キャパシタ。
- 前記酸化物導電体層が、前記金属層の構成金属の酸化物からなる、請求項1〜7のいずれか一項に記載の強誘電体キャパシタ。
- 前記酸化物導電体層が酸化イリジウムからなり、前記金属層がイリジウムからなる、請求項1〜8のいずれか一項に記載の強誘電体キャパシタ。
- 前記上部電極の面積が1μm2以下である、請求項1〜9のいずれか一項に記載の強誘電体キャパシタ。
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