JP2012255873A - Display device, electronic appliance, and driving method for display device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technique that can suppress display unevenness even in the configuration in which a video signal is supplied to a pixel circuit via a selector.SOLUTION: A display device and an electronic appliance each include a display portion and a pixel portion in which pixel circuits each including a holding capacitor, a writing transistor writing a driving voltage corresponding to a video signal in the holding capacitor, and a driving transistor driving the display portion on the basis of the driving voltage written in the holding capacitor are arranged in a predetermined direction. In the pixel portion, video signal lines for supplying video signals to the writing transistors arranged in the predetermined direction are arranged, and the pixel portion includes a plurality of N-output type selection portion capable of selectively outputting the video signal to the video signal line connected to an output end. In the case of monochromatic display, the output end specified as the output destination first is not set adjacent to the output end specified as the output destination the last in any selection portion or between the adjacent selection portions. In the case of color display, the selection operation is performed in a lump for each color.

Description

本明細書で開示する技術は、表示装置、電子機器、及び、表示装置の駆動方法に関する。   The technology disclosed in this specification relates to a display device, an electronic apparatus, and a method for driving the display device.

今日、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器が広く利用されている。画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。例えば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。   Today, display devices including pixel circuits (also referred to as pixels) including display elements (also referred to as electro-optical elements) and electronic devices including the display devices are widely used. As a display element of a pixel, there is a display device using an electro-optical element whose luminance changes depending on an applied voltage or a flowing current. For example, a liquid crystal display element is a typical example of an electro-optical element whose luminance changes depending on an applied voltage, and an organic electroluminescence (Organic Electro Luminescence, Organic EL, Organic) (Light Emitting Diode, OLED; hereinafter referred to as “organic EL”) A typical example is an element. The organic EL display device using the latter organic EL element is a so-called self-luminous display device using an electro-optic element which is a self-luminous element as a pixel display element.

例えば、自発光型の表示装置の一例として、画素内部の表示素子に供給する映像信号（データ）を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)等のトランジスタをスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている（例えば特許第４２４００５９号公報や特許第４２４００６８号公報を参照）。   For example, as an example of a self-luminous display device, an image signal (data) supplied to a display element inside a pixel is converted into an active element, for example, an insulated gate field effect transistor (generally a thin film transistor An active matrix system in which a transistor such as a thin film transistor (TFT) is controlled as a switching transistor has been actively developed (see, for example, Japanese Patent No. 4240059 and Japanese Patent No. 4240068).

特許第４２４００５９号公報Japanese Patent No. 4240059 特許第４２４００６８号公報Japanese Patent No. 4240068

ところで、表示装置においては、映像信号を画素回路に供給する際、１入力−Ｎ出力型（Ｎは２以上の正の整数）のセレクタ（信号選択回路）を設け、出力先を切り替えながら複数の画素回路に映像信号を供給する構成を採ることがある。しかしながらセレクタを用いると、表示むらの一種として、筋状のノイズが視認され、ユニフォミティが損なわれることが起こり得る。   By the way, in a display device, when supplying a video signal to a pixel circuit, a selector (signal selection circuit) of 1 input-N output type (N is a positive integer of 2 or more) is provided, and a plurality of output destinations are switched. There may be a configuration in which a video signal is supplied to the pixel circuit. However, when a selector is used, streak-like noise is visually recognized as a kind of display unevenness, and uniformity may be impaired.

したがって本開示の目的は、セレクタを介して映像信号を画素回路に供給する構成を採る場合においても表示むらを抑制することのできる技術を提供することにある。   Accordingly, an object of the present disclosure is to provide a technique capable of suppressing display unevenness even when adopting a configuration in which a video signal is supplied to a pixel circuit via a selector.

本開示の第１の態様に係る表示装置は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、とを有する画素回路が所定の方向に配列されている画素部を備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第１の態様に係る表示装置においては、各選択部における選択動作は、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない。本開示の第１の態様に係る表示装置の従属項に記載された各表示装置は、本開示の第１の態様に係る表示装置のさらなる有利な具体例を規定する。   The display device according to the first aspect of the present disclosure includes a display unit, a storage capacitor, a write transistor that writes a drive voltage corresponding to a video signal in the storage capacitor, and a display based on the drive voltage written in the storage capacitor. A pixel portion having a driving transistor for driving the portion and a pixel circuit arranged in a predetermined direction. The pixel portion is provided with a video signal line for supplying a video signal to each writing transistor arranged in a predetermined direction, and further, the video signal is selected for the video signal line connected to the output end. A plurality of N output type selection units (N is a positive integer of 2 or more) are provided. Here, in the display device according to the first aspect of the present disclosure, the selection operation in each selection unit includes an output terminal first designated as an output destination and an output designated as an output destination for each selection unit. The end is not adjacent to each other, and the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other even in the relationship with the adjacent selection unit. Each display device described in the dependent claims of the display device according to the first aspect of the present disclosure defines a further advantageous specific example of the display device according to the first aspect of the present disclosure.

本開示の第２の態様に係る表示装置は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、とを有する画素回路が所定の方向に配列されている画素部を備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第２の態様に係る表示装置においては、画素部は、色別の表示部が所定の配列順で配列されており、各選択部における選択動作は、ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる。本開示の第２の態様に係る表示装置の従属項に記載された各表示装置は、本開示の第２の態様に係る表示装置のさらなる有利な具体例を規定する。   The display device according to the second aspect of the present disclosure includes a display unit, a storage capacitor, a write transistor that writes a drive voltage corresponding to a video signal to the storage capacitor, and a display based on the drive voltage written to the storage capacitor. A pixel portion having a driving transistor for driving the portion and a pixel circuit arranged in a predetermined direction. The pixel portion is provided with a video signal line for supplying a video signal to each writing transistor arranged in a predetermined direction, and further, the video signal is selected for the video signal line connected to the output end. A plurality of N output type selection units (N is a positive integer of 2 or more) are provided. Here, in the display device according to the second aspect of the present disclosure, in the pixel unit, the display units for each color are arranged in a predetermined arrangement order, and the selection operation in each selection unit focuses on a certain color. At that time, all the output ends of the same color as that color are selected in a predetermined order, and thereafter, the other colors are similarly processed. Each display device described in the dependent claims of the display device according to the second aspect of the present disclosure defines a further advantageous specific example of the display device according to the second aspect of the present disclosure.

本開示の第３の態様に係る電子機器は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、画素部に供給される映像信号を生成する信号生成部とを備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第３の態様に係る電子機器においては、各選択部における選択動作は、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない。第３の態様に係る電子機器は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第３の態様に係る電子機器のさらなる有利な具体例を規定する。   An electronic apparatus according to a third aspect of the present disclosure includes a display unit, a storage capacitor, a write transistor that writes a drive voltage corresponding to a video signal to the storage capacitor, and a display unit based on the drive voltage written to the storage capacitor A pixel unit in which display elements each including a driving transistor for driving the pixel unit are arranged, and a signal generation unit that generates a video signal supplied to the pixel unit. The pixel portion is provided with a video signal line for supplying a video signal to each writing transistor arranged in a predetermined direction, and further, the video signal is selected for the video signal line connected to the output end. A plurality of N output type selection units (N is a positive integer of 2 or more) are provided. Here, in the electronic device according to the third aspect of the present disclosure, the selection operation in each selection unit includes an output terminal first designated as an output destination and an output designated as an output destination for each selection unit. The end is not adjacent to each other, and the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other even in the relationship with the adjacent selection unit. In the electronic device according to the third aspect, the respective technologies and techniques described in the dependent claims of the display device according to the first aspect can be similarly applied, and the configuration to which the technique / method is applied is similar to the third aspect. Further advantageous specific examples of such electronic devices will be defined.

本開示の第４の態様に係る電子機器は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、画素部に供給される映像信号を生成する信号生成部とを備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。ここで、本開示の第４の態様に係る電子機器においては、画素部は、色別の表示部が所定の配列順で配列されており、各選択部における選択動作は、ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる。第４の態様に係る電子機器は、第２の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第４の態様に係る電子機器のさらなる有利な具体例を規定する。   An electronic apparatus according to a fourth aspect of the present disclosure includes a display unit, a storage capacitor, a write transistor that writes a drive voltage corresponding to a video signal to the storage capacitor, and a display unit based on the drive voltage written to the storage capacitor A pixel unit in which display elements each including a driving transistor for driving the pixel unit are arranged, and a signal generation unit that generates a video signal supplied to the pixel unit. The pixel portion is provided with a video signal line for supplying a video signal to each writing transistor arranged in a predetermined direction, and further, the video signal is selected for the video signal line connected to the output end. A plurality of N output type selection units (N is a positive integer of 2 or more) are provided. Here, in the electronic device according to the fourth aspect of the present disclosure, in the pixel unit, the display units for each color are arranged in a predetermined arrangement order, and the selection operation in each selection unit focuses on a certain color. At that time, all the output ends of the same color as that color are selected in a predetermined order, and thereafter, the other colors are similarly processed. In the electronic device according to the fourth aspect, the respective technologies and techniques described in the dependent claims of the display device according to the second aspect can be similarly applied, and the configuration to which the technique is applied is similar to the fourth aspect. Further advantageous specific examples of such electronic devices will be defined.

本開示の第５の態様に係る表示装置の駆動方法は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、先ず、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用する。そして、本開示の第５の態様に係る表示装置の駆動方法においては、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接せず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないように、各選択部における選択動作を行なう。第５の態様に係る表示装置の駆動方法は、第１の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第５の態様に係る表示装置の駆動方法のさらなる有利な具体例を規定する。   A display device driving method according to a fifth aspect of the present disclosure is based on a display unit, a storage capacitor, a write transistor that writes a drive voltage corresponding to a video signal to the storage capacitor, and a drive voltage written in the storage capacitor. A method of driving each pixel circuit of a pixel portion in which pixel circuits having driving transistors for driving a display portion are arranged, and first, a video signal is selectively output to a video signal line connected to an output end A plurality of selection units of possible N output types (N is a positive integer of 2 or more) are used. In the driving method of the display device according to the fifth aspect of the present disclosure, the output end that is first specified as the output destination and the output end that is finally specified as the output destination are not adjacent to each selection unit. In addition, even in the relationship with the adjacent selection units, the selection operation is performed in each selection unit so that the output terminal specified as the output destination first and the output terminal specified as the output destination are not adjacent to each other. The technology and method described in the dependent claims of the display device according to the first aspect can be similarly applied to the driving method of the display device according to the fifth aspect, and the configuration to which the technique and method are applied is the fifth. Further advantageous specific examples of the driving method of the display device according to the aspect will be defined.

本開示の第６の態様に係る表示装置の駆動方法は、表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、先ず、画素部は、色別の表示部が所定の配列順で配列されており、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用する。そして、本開示の第６の態様に係る表示装置の駆動方法においては、ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう。第６の態様に係る表示装置の駆動方法は、第２の態様に係る表示装置の従属項に記載された各技術・手法が同様に適用可能であり、それが適用された構成は、第６の態様に係る表示装置の駆動方法のさらなる有利な具体例を規定する。   A display device driving method according to a sixth aspect of the present disclosure is based on a display unit, a storage capacitor, a write transistor that writes a drive voltage corresponding to a video signal to the storage capacitor, and a drive voltage written in the storage capacitor. In this method, each pixel circuit of a pixel unit in which pixel circuits having driving transistors for driving the display unit are arranged is driven. First, in the pixel unit, display units according to colors are arranged in a predetermined arrangement order. A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output terminal are used. In the display device driving method according to the sixth aspect of the present disclosure, when attention is paid to a certain color, all the output ends of the same color as that color are selected in a predetermined order, and thereafter the other colors are similarly set. As is performed, the selection operation in each selection unit is performed. The technology and method described in the dependent claims of the display device according to the second aspect can be similarly applied to the driving method of the display device according to the sixth aspect, and the configuration to which the technique and method are applied is the sixth. Further advantageous specific examples of the driving method of the display device according to the aspect will be defined.

要するに、本明細書で開示する技術において、第１の態様に係る表示装置、第３の態様に係る電子機器、第５の態様に係る表示装置の駆動方法は、特にモノクロ表示において好適な態様（第１の構成と記す）である。又、本明細書で開示する技術において、第２の態様に係る表示装置、第４の態様に係る電子機器、第６の態様に係る表示装置の駆動方法は、特にカラー表示において好適な態様（第２の構成と記す）である。   In short, in the technology disclosed in this specification, the display device according to the first aspect, the electronic device according to the third aspect, and the driving method of the display device according to the fifth aspect are particularly suitable for monochrome display ( (Referred to as a first configuration). In the technology disclosed in this specification, the display device according to the second aspect, the electronic device according to the fourth aspect, and the driving method of the display device according to the sixth aspect are particularly suitable for color display ( (Referred to as a second configuration).

出力先として指定された出力端における信号電位は、例え同じ映像信号が供給されたとしても、選択タイミング相違（時間差）に起因する電位差が発生し得る。ここで、最初と最後とでは出力先として指定される時間差が最も大きく、例え同じ映像信号が供給されたとしても、両出力端における信号電位の差が最も大きくなる。よって、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択すると、両者の輝度差による筋状のむら（ノイズ）が顕著に観察され得る。   As for the signal potential at the output terminal designated as the output destination, even if the same video signal is supplied, a potential difference due to a selection timing difference (time difference) may occur. Here, the time difference designated as the output destination is the largest between the first and last, and even if the same video signal is supplied, the difference between the signal potentials at both output ends is the largest. Therefore, when the output end specified as the output destination first and the output end specified as the output destination are selected to be adjacent, streaky unevenness (noise) due to the luminance difference between them can be observed remarkably.

ここで、第１の構成における選択部（セレクタ）の出力端（つまりその出力端に接続されている映像信号線）の選択動作は、先ず、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにするとともに、隣接する選択部との関係においても最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにする。分かり易く云えば、第１の構成における各選択部の選択動作は、選択部内及び選択部間の何れにおいても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにする。つまり、第１の構成における選択動作においては、選択部内及び選択部間の何れにおいても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択することを排除する。これにより、少なくとも、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択する場合よりも、表示むらを抑制することができる。   Here, the selection operation of the output terminal of the selection unit (selector) in the first configuration (that is, the video signal line connected to the output terminal) is first designated as the output destination for each selection unit. The output end and the output end specified as the output destination at the end are not adjacent to each other, and the output end specified as the output destination first and the output destination specified at the end also in relation to the adjacent selection unit Ensure that the output end is not adjacent. To be easy to understand, the selection operation of each selection unit in the first configuration is that the output end specified as the output destination first and the output end specified as the output destination last in both the selection units and between the selection units. And not adjacent to each other. That is, in the selection operation in the first configuration, the output end specified as the output destination first and the output end specified as the output destination are adjacent to each other in both the selection units and between the selection units. Eliminate selection. Thereby, at least the display unevenness can be suppressed as compared with the case where the output end designated as the output destination first and the output end designated as the output destination are adjacent to each other.

一方、第２の構成における選択部（セレクタ）の出力端（つまりその出力端に接続されている映像信号線）の選択動作は、カラー画素を構成する複数の色のそれぞれについて、色ごとに同色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう。分かり易く云えば、第２の構成における各選択部の選択動作は、色別に纏めて選択動作を行なうことで、同色用の映像信号線の選択の時間差が極力小さくなるようにする。これにより、少なくとも、他色用の映像信号線の選択を間に挟む場合よりも、単色ごとの輝度の差を抑えることができ、表示むらを抑制することができる。   On the other hand, the selection operation of the output terminal of the selection unit (selector) in the second configuration (that is, the video signal line connected to the output terminal) is the same color for each of the plurality of colors constituting the color pixel. Are selected in a predetermined order, and then the selection operation is performed in each selection unit so that the other colors are similarly performed. To be easy to understand, the selection operation of each selection unit in the second configuration is performed by selecting for each color so that the time difference in selecting video signal lines for the same color is minimized. Thereby, the difference in luminance for each single color can be suppressed and display unevenness can be suppressed at least as compared with the case where the selection of video signal lines for other colors is sandwiched therebetween.

第１の態様に係る表示装置、第３の態様に係る電子機器、第５の態様に係る表示装置の駆動方法によれば、或いは、第２の態様に係る表示装置、第４の態様に係る電子機器、第６の態様に係る表示装置の駆動方法駆動によれば、選択部を介して映像信号を画素回路に供給する構成を採る場合においても表示むらを抑制することができる。   According to the display device according to the first aspect, the electronic device according to the third aspect, the driving method of the display device according to the fifth aspect, or the display device according to the second aspect, according to the fourth aspect According to the driving method driving of the display device according to the sixth aspect of the electronic device, display unevenness can be suppressed even when the configuration in which the video signal is supplied to the pixel circuit via the selection unit is adopted.

図１は、アクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。FIG. 1 is a block diagram showing an outline of a configuration example of an active matrix display device. 図２は、カラー画像表示対応のアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。FIG. 2 is a block diagram showing an outline of a configuration example of an active matrix display device compatible with color image display. 図３は、発光素子（実質的には画素回路）を説明する図である。FIG. 3 is a diagram illustrating a light emitting element (substantially a pixel circuit). 図４は、画素回路の一形態を示す図である。FIG. 4 is a diagram illustrating one mode of a pixel circuit. 図５は、画素回路を備えた表示装置の全体概要を示す図である。FIG. 5 is a diagram illustrating an overall outline of a display device including a pixel circuit. 図６は、図４に示した画素回路の駆動方法を説明するタイミングチャートである。FIG. 6 is a timing chart for explaining a driving method of the pixel circuit shown in FIG. 図７は、映像信号の映像信号線への伝達インタフェースの基本構成を説明する図である。FIG. 7 is a diagram for explaining a basic configuration of a transmission interface of a video signal to a video signal line. 図８は、映像信号の映像信号線への伝達インタフェースに使用されるセレクタの構成例を説明する図である。FIG. 8 is a diagram illustrating a configuration example of a selector used for an interface for transmitting a video signal to a video signal line. 図９（Ａ）〜図９（Ｃ）は、図８に示したセレクタにおける第１比較例の動作及び表示むらの発生原理を説明する図である。FIG. 9A to FIG. 9C are diagrams for explaining the operation of the first comparative example and the generation principle of display unevenness in the selector shown in FIG. 図１０（Ａ）〜図１０（Ｃ）は、本実施形態のサンプリングタイミングの原理を説明する図である。FIG. 10A to FIG. 10C are diagrams for explaining the principle of the sampling timing of this embodiment. 図１１（Ａ）〜図１１（Ｂ）は、実施例１を説明する図である。FIG. 11A to FIG. 11B are diagrams for explaining the first embodiment. 図１２（Ａ）〜図１２（Ｃ）は、実施例２を説明する図である。FIG. 12A to FIG. 12C are diagrams for explaining the second embodiment. 図１３は、実施例３のサンプリング順を示すタイミングチャートである。FIG. 13 is a timing chart illustrating the sampling order of the third embodiment. 図１４（Ａ）〜図１４（Ｂ）は、実施例３における複数のセレクタ間における出力端の選択順の関係と、水平位置と輝度との関係（モノクロ表示時）を示す図である。FIG. 14A to FIG. 14B are diagrams illustrating the relationship of the selection order of output ends among a plurality of selectors in Example 3 and the relationship between the horizontal position and luminance (during monochrome display). 図１５は、実施例４のサンプリング順を示すタイミングチャートである。FIG. 15 is a timing chart illustrating the sampling order of the fourth embodiment. 図１６（Ａ）〜図１６（Ｃ）は、実施例４における複数のセレクタ間における出力端の選択順の関係と、水平位置と輝度との関係（カラー表示時）を示す図である。FIG. 16A to FIG. 16C are diagrams illustrating the relationship of the selection order of output terminals among a plurality of selectors in Example 4 and the relationship between horizontal position and luminance (during color display). 図１７は、実施例５のサンプリング順を示すタイミングチャートである。FIG. 17 is a timing chart illustrating the sampling order of the fifth embodiment. 図１８（Ａ）〜図１８（Ｃ）は、実施例５における複数のセレクタ間における出力端の選択順の関係と、水平位置と輝度との関係（カラー表示時）を示す図である。FIG. 18A to FIG. 18C are diagrams illustrating the relationship of the selection order of output terminals among a plurality of selectors in Example 5 and the relationship between the horizontal position and luminance (during color display). 図１９（Ａ）〜図１９（Ｅ）は実施例６（電子機器）を説明する図である。FIGS. 19A to 19E are diagrams illustrating Example 6 (electronic device).

以下、図面を参照して、本明細書で開示する技術の実施形態について詳細に説明する。各機能要素について形態別に区別する際にはアルファベット或いは“_n”（ｎは数字）或いはこれらの組合せの参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。   Hereinafter, embodiments of the technology disclosed in this specification will be described in detail with reference to the drawings. When distinguishing each functional element according to its form, an alphabet or “_n” (n is a number) or a combination of these is given as a reference, and this reference is omitted when it is not particularly distinguished. To be described. The same applies to the drawings.

説明は以下の順序で行なう。
１．全体概要
２．表示装置の概要
３．発光素子
４．駆動方法：基本
５．画素回路の構成例と動作
画素回路、画素回路の動作、表示むら現象の発生原因、表示むら現象の対策手法
６．具体的な適用例：
セレクタを使用することに起因する表示むら現象の対処
実施例１：モノクロ表示対応（輝度差は２セレクト期間以内）
実施例２：カラー表示対応（色の配列順且つ端子の配列順）
実施例３：モノクロ表示対応（１つおきの選択）
実施例４：カラー表示対応（色の配列順に従わない且つ端子の配列順に従う）
実施例５：カラー表示対応（色の配列順に従う且つ端子の配列順に従わない）
実施例６：電子機器への適用事例 The description will be made in the following order.
1. Overall overview 2. Outline of display device Light emitting element 4. Driving method: Basic 5. Configuration example and operation of pixel circuit Pixel circuit, operation of pixel circuit, cause of display unevenness phenomenon, countermeasure method for display unevenness phenomenon Specific application examples:
Dealing with display unevenness due to use of selector Example 1: Compatible with monochrome display (luminance difference is within 2 selection periods)
Example 2: Support for color display (color arrangement order and terminal arrangement order)
Example 3: Support for monochrome display (select every other)
Example 4: Corresponding to color display (not following the color arrangement order and following the terminal arrangement order)
Example 5: Support for color display (according to the color arrangement order and not according to the terminal arrangement order)
Example 6: Application to electronic equipment

＜全体概要＞
先ず、基本的な事項について以下に説明する。 <Overview>
First, basic items will be described below.

本実施形態の構成において、表示装置、或いは、電子機器は、表示部と、保持容量と、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタとを有する画素回路が所定の方向に配列されている画素部を備える。画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えている。   In the configuration of this embodiment, the display device or the electronic device uses the display unit, the storage capacitor, the write transistor that writes the drive voltage corresponding to the video signal in the storage capacitor, and the drive voltage written in the storage capacitor. A pixel portion having a driving transistor for driving the display portion based on the pixel portion is arranged in a predetermined direction. The pixel portion is provided with a video signal line for supplying a video signal to each writing transistor arranged in a predetermined direction, and further, the video signal is selected for the video signal line connected to the output end. A plurality of N output type selection units (N is a positive integer of 2 or more) are provided.

ここで、画素回路、表示装置、電子機器、及び、画素回路（或いは表示装置）の駆動方法にあっては、モノクロ表示対応とする第１の構成の場合の選択部の選択動作としては、選択部内及び隣接する選択部間の何れにおいても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないようにする。これにより、少なくとも、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接するように選択する場合よりも、隣接する出力端同士の輝度差を小さくでき、表示むらを抑制することができる。   Here, in the driving method of the pixel circuit, the display device, the electronic device, and the pixel circuit (or display device), the selection unit performs the selection operation in the case of the first configuration that supports monochrome display. The output end first designated as the output destination and the output end designated as the output destination at the end are not adjacent to each other in any part and between adjacent selection parts. This makes it possible to reduce the luminance difference between adjacent output ends, compared to at least selecting the output end specified as the output destination first and the output end specified as the output destination adjacent to each other, Display unevenness can be suppressed.

又、画素回路、表示装置、電子機器、及び、画素回路（或いは表示装置）の駆動方法にあっては、カラー表示対応とする第２の構成の場合であれば、画素部には色別の表示部が所定の配列順で配列されており、この場合の選択部の選択動作としては、色別に纏めて選択動作を行なう。これにより、少なくとも、他色用の映像信号線の選択を間に挟む場合よりも、同色用の映像信号線の選択の時間差が小さくなるので、単色ごとの輝度の差を抑えることができ、表示むらを抑制することができる。   Further, in the pixel circuit, the display device, the electronic device, and the driving method of the pixel circuit (or display device), in the case of the second configuration that supports color display, the pixel portion has a different color. The display units are arranged in a predetermined arrangement order. In this case, as the selection operation of the selection unit, the selection operation is performed for each color. As a result, the time difference in selecting video signal lines for the same color is smaller than at least interposing the selection of video signal lines for other colors, so that the difference in luminance for each single color can be suppressed and displayed. Unevenness can be suppressed.

第１の構成においては、好ましくは、出力端の選択間隔を１セレクト期間としたとき、隣接する出力端での選択タイミングの差を２セレクト期間以内とするのがよい。例えば、片方の最も外側→他方の最も外側→片方の次の外側→他方の次の外側→…→中間と云うように、外側の出力端から内側の出力端へ向かって順に選択するとよい。   In the first configuration, preferably, when the selection interval of the output terminals is one select period, the difference in selection timing between adjacent output terminals is preferably within two select periods. For example, it may be selected in order from the outer output end to the inner output end in order of one outermost side, the other outermost side, the other outer side, the other next outer side,.

第１の構成においては、好ましくは、各選択部の出力端と出力先を制御する制御端との配置態様は全て同じであるとよい。   In the first configuration, preferably, the arrangement mode of the output end of each selection unit and the control end for controlling the output destination are all the same.

第１の構成においては、好ましくは、選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有するものであるとよい。スイッチ回路としては、ＣＭＯＳスイッチ等のトランスファーゲート構造を利用したものであるとよい。このような構成の選択部では、制御端と出力端とが１：１対応となるので、全ての出力端への同時出力も可能であるし、何れか１つの出力端のみの選択出力の双方が可能であり、映像信号線を介して閾値補正用の初期化電圧を供給する構成をとる場合に好適である。   In the first configuration, the selection unit preferably includes a switch circuit that takes in the video signal supplied to the input terminal based on the control signal supplied to the control terminal and outputs the video signal to the video signal line for each video signal line. It is good to have it. The switch circuit preferably uses a transfer gate structure such as a CMOS switch. In the selection unit having such a configuration, since the control end and the output end have a 1: 1 correspondence, simultaneous output to all the output ends is possible, and both of the selection outputs of only one output end are possible. This is suitable for a configuration in which an initialization voltage for threshold correction is supplied via a video signal line.

第２の構成においては、好ましくは、各選択部における選択動作は、色別に着目した場合に、出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差を１セレクト期間とするとよい。   In the second configuration, it is preferable that the selection operation in each selection unit is performed by calculating a difference in selection timing of adjacent output terminals of the same color when the selection interval of the output terminals is one selection period when focusing on each color. One select period is recommended.

或いは、第２の構成においては、好ましくは、各選択部における選択動作は、色配列の各組に着目した場合に、出力端の選択間隔を１セレクト期間としたとき、隣接する出力色での選択タイミングの差を２セレクト期間以内にするとよい。因みに、選択態様によっては、当該選択動作によっても、色別に着目した場合にも、出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差を１セレクト期間とすることもできる。   Alternatively, in the second configuration, it is preferable that the selection operation in each selection unit is performed with an adjacent output color when the selection interval of the output ends is one selection period when attention is paid to each set of color arrangements. The difference in selection timing should be within two select periods. Incidentally, depending on the selection mode, whether the selection interval of the output terminals is one selection period, even if the selection operation is performed, or when attention is paid to each color, the difference between the selection timings of adjacent output terminals of the same color is referred to as one selection period. You can also

第２の構成においては、色別に着目した場合に、色の配列順に従い、且つ、出力端の配列順に従い、各選択部における選択動作を行なうことができる。この場合、色を無視するとお、隣接する選択部間では最初に選択される出力端と最後に選択される出力端とが隣接する。   In the second configuration, when attention is paid to each color, the selection operation can be performed in each selection unit according to the arrangement order of the colors and according to the arrangement order of the output terminals. In this case, if the color is ignored, the output terminal selected first and the output terminal selected last are adjacent between adjacent selection units.

第２の構成においては、好ましくは、選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していないように、選択動作を行なうとよい。例えば、出力端の配列順には従うが、色別に着目した場合に、色の配列順に従わずに選択を行なうとよい。或いは、色の配列順には従うが、出力端の配列順に従わずに選択を行なうとよい。   In the second configuration, preferably, for each selection unit, the output end first designated as the output destination and the output end designated last as the output destination are not adjacent and the adjacent selection units Also, the selection operation may be performed so that the output terminal specified as the output destination first and the output terminal specified as the output destination are not adjacent to each other. For example, although it follows the order of arrangement of the output terminals, if attention is paid to each color, the selection may be made without following the order of arrangement of the colors. Alternatively, the selection may be made without following the arrangement order of the output terminals, although the order is according to the arrangement order of the colors.

第２の構成においては、好ましくは、各選択部の出力端と色の配列順と出力先を制御する制御端との配置態様は全て同じであるとよい。   In the second configuration, preferably, the arrangement of the output end of each selection unit, the arrangement order of the colors, and the control end for controlling the output destination are all the same.

第２の構成においては、好ましくは、選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有するものであるとよい。スイッチ回路としては、ＣＭＯＳスイッチ等のトランスファーゲート構造を利用したものであるとよい。このような構成の選択部では、制御端と出力端とが１：１対応となるので、全ての出力端への同時出力も可能であるし、何れか１つの出力端のみの選択出力の双方が可能であり、カラー表示対応とする場合においても映像信号線を介して閾値補正用の初期化電圧を供給する構成をとる場合に好適である。   In the second configuration, it is preferable that the selection unit includes, for each video signal line, a switch circuit that takes in the video signal supplied to the input terminal based on the control signal supplied to the control terminal and outputs the video signal to the video signal line. It is good to have it. The switch circuit preferably uses a transfer gate structure such as a CMOS switch. In the selection unit having such a configuration, since the control end and the output end have a 1: 1 correspondence, simultaneous output to all the output ends is possible, and both of the selection outputs of only one output end are possible. Even in the case of color display support, it is suitable for a configuration in which an initialization voltage for threshold correction is supplied via a video signal line.

デバイス構成としては、表示部がライン状或いは２次元マトリクス状に配列された画素部を備えるものでもよい。   As a device configuration, the display unit may include a pixel unit arranged in a line or a two-dimensional matrix.

表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子（表示素子）を用いることができ、特に、有機エレクトロルミネッセンス発光部であるとよい。   As the display unit, for example, a light emitting element (display element) including a self-luminous light emitting unit such as an organic electroluminescence light emitting unit, an inorganic electroluminescence light emitting unit, an LED light emitting unit, or a semiconductor laser light emitting unit can be used. In particular, it may be an organic electroluminescence light emitting part.

＜表示装置の概要＞
以下の説明においては、対応関係の理解を容易にするため、回路構成部材の抵抗値や容量値（静電容量、キャパシタンス）等は、その部材に付されている符号と同一符号で示すことがある。 <Outline of display device>
In the following description, in order to facilitate understanding of the correspondence relationship, the resistance value and the capacitance value (capacitance, capacitance), etc., of the circuit constituent member may be indicated by the same reference numerals as those attached to the member. is there.

［基本］
先ず、発光素子を備えた表示装置の概要について説明する。以下の回路構成の説明においては、「電気的に接続」を単に「接続」と記載するし、この「電気的に接続」は、直接に接続されることに限らず、他のトランジスタ（スイッチングトランジスタが典型例である）その他の電気素子（能動素子に限らず受動素子でもよい）を介して接続されることも含む。 [Basic]
First, an outline of a display device including a light emitting element will be described. In the following description of the circuit configuration, “electrically connected” is simply referred to as “connected”, and this “electrically connected” is not limited to being directly connected, but other transistors (switching transistors). (This is a typical example.) It is also included to be connected via other electric elements (not limited to active elements but also passive elements).

表示装置は、複数の画素回路（或いは単に画素とも称することもある）を備えている。各画素回路は、発光部と発光部を駆動する駆動回路とを具備する表示素子（電気光学素子）を有する。表示部としては、例えば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等の自発光型の発光部を具備した発光素子を用いることができる。尚、表示素子の発光部を駆動する方式としては定電流駆動型を採用するが、原理的には、定電流駆動型に限らず定電圧駆動型でもよい。   The display device includes a plurality of pixel circuits (or simply referred to as pixels). Each pixel circuit includes a display element (electro-optical element) including a light emitting unit and a drive circuit that drives the light emitting unit. As the display unit, for example, a light emitting element including a self-luminous light emitting unit such as an organic electroluminescence light emitting unit, an inorganic electroluminescence light emitting unit, an LED light emitting unit, a semiconductor laser light emitting unit, or the like can be used. Note that a constant current drive type is adopted as a method for driving the light emitting portion of the display element, but in principle, the constant current drive type is not limited to the constant current drive type.

以下に説明する例においては、発光素子として、有機エレクトロルミネッセンス発光部を備えている場合で説明する。より詳細には、発光素子は、駆動回路と、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）とが積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。   In the example described below, a case where an organic electroluminescence light emitting unit is provided as a light emitting element will be described. More specifically, the light emitting element is an organic electroluminescent element (organic EL element) having a structure in which a driving circuit and an organic electroluminescent light emitting part (light emitting part ELP) connected to the driving circuit are stacked.

発光部ＥＬＰを駆動するための駆動回路として各種の回路があるが、画素回路としては、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、或いは２Ｔｒ／１Ｃ型等の駆動回路を備えた構成にすることができる。「αＴｒ／１Ｃ型」におけるαはトランジスタの数を意味し、「１Ｃ」は容量部が１つの保持容量Ｃcs（キャパシタ）を具備することを意味する。駆動回路を構成する各トランジスタは、好適には、全てがｎチャネル型のトランジスタから構成されているのが好ましいが、これには限らず、場合によっては、一部のトランジスタをｐチャネル型としてもよい。尚、半導体基板等にトランジスタを形成した構成とすることもできる。駆動回路を構成するトランジスタの構造は、特に限定するものではなく、ＭＯＳ型ＦＥＴを代表例とする絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ（Thin Film Transistor ;ＴＦＴ））を使用できる。更には、駆動回路を構成するトランジスタはエンハンスメント型とデプレッション型の何れでもよいし、又、シングルゲート型とデュアルゲート型の何れでもよい。 There are various types of driving circuits for driving the light emitting unit ELP, and the pixel circuit includes a driving circuit of 5Tr / 1C type, 4Tr / 1C type, 3Tr / 1C type, or 2Tr / 1C type. Can be configured. In the “αTr / 1C type”, α means the number of transistors, and “1C” means that the capacitor portion has one holding capacitor C cs (capacitor). The transistors constituting the drive circuit are preferably all n-channel transistors. However, the present invention is not limited to this, and in some cases, some transistors may be p-channel transistors. Good. Note that a transistor may be formed on a semiconductor substrate or the like. The structure of the transistor constituting the drive circuit is not particularly limited, and an insulated gate field effect transistor (typically, a thin film transistor (TFT)) typified by a MOS FET can be used. Further, the transistor constituting the driver circuit may be either an enhancement type or a depletion type, and may be either a single gate type or a dual gate type.

何れの構成においても、表示装置は、基本的には、最小の構成要素として２Ｔｒ／１Ｃ型と同様に、発光部ＥＬＰ、駆動トランジスタＴＲD、書込トランジスタＴＲW（サンプリングトランジスタとも称される）、少なくとも書込走査部を具備する垂直走査部、信号出力部の機能を持つ水平駆動部、保持容量Ｃcsを備える。好ましくは、ブートストラップ回路を構成するべく、駆動トランジスタＴＲDの制御入力端（ゲート端）と主電極端（ソース／ドレイン領域）の一方（典型的にはソース端）との間に保持容量Ｃcsが接続される。駆動トランジスタＴＲDは、主電極端の一方が発光部ＥＬＰと接続され、主電極端の他方は電源線ＰＷＬと接続される。電源線ＰＷＬには、電源回路或いは電源電圧用の走査回路等から電源電圧（定常電圧或いはパルス状の電圧）が供給される。 In any configuration, the display device basically has a light emitting unit ELP, a drive transistor TR D , and a write transistor TR W (also referred to as a sampling transistor) as in the 2Tr / 1C type as the minimum components. A vertical scanning unit including at least a writing scanning unit, a horizontal driving unit having a function of a signal output unit, and a holding capacitor C cs . Preferably, in order to form a bootstrap circuit, a storage capacitor C is provided between the control input terminal (gate terminal) of the driving transistor TR D and one (typically the source terminal) of the main electrode terminal (source / drain region). cs is connected. Driving transistor TR D, one main electrode terminal is connected to the light emitting unit ELP, the other main electrode terminal is connected to the power supply line PWL. A power supply voltage (steady voltage or pulsed voltage) is supplied to the power supply line PWL from a power supply circuit or a scanning circuit for power supply voltage.

水平駆動部は、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigや閾値補正等に使用される基準電位（１種とは限らない）を表す広義の映像信号ＶＳを映像信号線ＤＴＬ（データ線とも称される）に供給する。書込トランジスタＴＲWは、主電極端の一方が映像信号線ＤＴＬに接続され、主電極端の他方が駆動トランジスタＴＲDの制御入力端に接続される。書込走査部は書込トランジスタＴＲWをオン／オフ制御する制御パルス（書込駆動パルスWS）を書込走査線ＷＳＬを介して書込トランジスタＴＲWの制御入力端に供給する。書込トランジスタＴＲWの主電極端の他端と駆動トランジスタＴＲDの制御入力端と保持容量Ｃcsの一端との接続点を第１ノードＮＤ1と称し、駆動トランジスタＴＲDの主電極端の一方と保持容量Ｃcsの他端との接続点を第２ノードＮＤ2と称する。 The horizontal drive unit displays a video signal V sig for controlling the luminance in the light emitting unit ELP, a video signal VS in a broad sense representing a reference potential (not limited to one type) used for threshold correction, and the like as a video signal line DTL ( Data line). Write transistor TR W is one of the main electrode terminal connected to the video signal line DTL, the other main electrode terminal connected to the control input terminal of the drive transistor TR D. Write scanner supplies a control input terminal of the write transistor TR W control pulse for turning on / off control of the write transistor TR W (write drive pulse WS) via a writing scanning line WSL. A connection point between the other end of the main electrode end of the write transistor TR W , the control input end of the drive transistor TR D , and one end of the storage capacitor C cs is referred to as a first node ND 1 , and is connected to the main electrode end of the drive transistor TR D. A connection point between one end and the other end of the storage capacitor C cs is referred to as a second node ND 2 .

［構成例］
図１及び図２は、本開示に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の一構成例の概略を示すブロック図である。図１は、一般的なアクティブマトリクス型表示装置の構成の概略を示すブロック図であり、図２は、そのカラー画像表示対応の場合の概略を示すブロック図である。 [Configuration example]
1 and 2 are block diagrams illustrating an outline of a configuration example of an active matrix display device that is an embodiment of a display device according to the present disclosure. FIG. 1 is a block diagram showing an outline of the configuration of a general active matrix display device, and FIG. 2 is a block diagram showing an outline in the case of color image display.

図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路１０（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（例えば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。   As shown in FIG. 1, the display device 1 has a pixel circuit 10 (also referred to as a pixel) having an organic EL element (not shown) as a plurality of display elements having an aspect ratio X: A display panel unit 100 arranged to form an effective video area of Y (for example, 9:16), and a drive signal generation as an example of a panel control unit that emits various pulse signals for driving and controlling the display panel unit 100 A unit 200 (so-called timing generator) and a video signal processing unit 220 are provided. The drive signal generation unit 200 and the video signal processing unit 220 are built in a one-chip IC (Integrated Circuit), and are arranged outside the display panel unit 100 in this example.

尚、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、及び映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、例えば、表示パネル部１００のみで表示装置１として提供すしてもよい。又、表示装置１は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsigや各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。   As shown in the figure, the product form is provided as a display device 1 in the form of a module (composite part) including all of the display panel unit 100, the drive signal generation unit 200, and the video signal processing unit 220. For example, the display device 1 may be provided only by the display panel unit 100. Further, the display device 1 includes a module-shaped one having a sealed configuration. For example, a display module formed by being attached to an opposing portion such as transparent glass on the pixel array portion 102 corresponds. A color filter, a protective film, a light shielding film, and the like may be provided on the transparent facing portion. The display module may be provided with a circuit unit for inputting / outputting a video signal Vsig and various driving pulses to / from the pixel array unit 102 from the outside, an FPC (flexible printed circuit), and the like.

このような表示装置１は、様々な電子機器、例えば半導体メモリやミニディスク（ＭＤ）やカセットテープ等の記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラ等、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。   Such a display device 1 includes various electronic devices such as a portable music player, a digital camera, a notebook personal computer, a mobile phone, and the like using a recording medium such as a semiconductor memory, a mini disk (MD), and a cassette tape. A video signal input to an electronic device such as a portable terminal device or a video camera or a video signal generated in the electronic device can be used for a display unit of an electronic device in any field that displays a still image or a moving image (video).

表示パネル部１００は、基板１０１の上に、画素回路１０がＭ行×Ｎ列のマトリクス状に配列された画素アレイ部１０２と、画素回路１０を垂直方向に走査する垂直駆動部１０３と、画素回路１０を水平方向に走査する水平駆動部１０６（水平セレクタ或いはデータ線駆動部とも称される）と、各駆動部（垂直駆動部１０３及び水平駆動部１０６）と外部回路とのインタフェースをとるインタフェース部１３０（ＩＦ）と、外部接続用の端子部１０８（パッド部）等が集積形成されている。即ち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０等の周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。第ｍ行目（ｍ＝１、２、３、…、Ｍ）、第ｎ列（ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）を、図では１０_ｎ，ｍで示している。   The display panel unit 100 includes a pixel array unit 102 in which pixel circuits 10 are arranged in a matrix of M rows × N columns on a substrate 101, a vertical drive unit 103 that scans the pixel circuits 10 in the vertical direction, and pixels A horizontal driving unit 106 (also referred to as a horizontal selector or a data line driving unit) that scans the circuit 10 in the horizontal direction, and an interface that interfaces each driving unit (vertical driving unit 103 and horizontal driving unit 106) with an external circuit. A portion 130 (IF), an external connection terminal portion 108 (pad portion), and the like are integrated. That is, peripheral drive circuits such as the vertical drive unit 103, the horizontal drive unit 106, and the interface unit 130 are formed on the same substrate 101 as the pixel array unit 102. A light emitting element (pixel circuit 10) located in the m-th row (m = 1, 2, 3,..., M) and the n-th column (n = 1, 2, 3,..., N) is represented by 10_n, Indicated by m.

インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。   The interface unit 130 includes a vertical IF unit 133 that interfaces with the vertical drive unit 103 and an external circuit, and a horizontal IF unit 136 that interfaces with the horizontal drive unit 106 and an external circuit.

垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路１０を駆動制御する駆動制御回路を構成している。   The vertical drive unit 103 and the horizontal drive unit 106 constitute a control unit 109 that controls writing of a signal potential to a storage capacitor, threshold correction operation, mobility correction operation, and bootstrap operation. The control unit 109 and the interface unit 130 (vertical IF unit 133 and horizontal IF unit 136) constitute a drive control circuit that drives and controls the pixel circuit 10 of the pixel array unit 102.

２Ｔｒ／１Ｃ型とする場合であれば、垂直駆動部１０３は、書込走査部（ライトスキャナＷＳ；Write Scan）や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から垂直駆動部１０３で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。   In the case of the 2Tr / 1C type, the vertical drive unit 103 is a drive scanning unit (drive scanner DS; Drive Scan) that functions as a write scanning unit (write scanner WS; Write Scan) or a power supply scanner having power supply capability. ). For example, the pixel array unit 102 is driven by the vertical driving unit 103 from one or both sides in the left-right direction shown in the figure, and is driven by the horizontal driving unit 106 from one side or both sides in the up-down direction shown in the drawing. Yes.

端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給される。同様に、映像信号処理部２２０から映像信号Ｖsigが供給される。カラー表示対応の場合には、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）の映像信号Ｖsig_R、映像信号Ｖsig_G、映像信号Ｖsig_Bが供給される。 Various pulse signals are supplied to the terminal unit 108 from the drive signal generation unit 200 disposed outside the display device 1. Similarly, the video signal V sig is supplied from the video signal processing unit 220. In the case of color display support, a video signal V sig_R , a video signal V sig_G , and a video signal V sig_B for each color (in this example, three primary colors R (red), G (green), and B (blue)) are supplied. The

一例としては、垂直駆動用のパルス信号として、垂直方向の走査開始パルスの一例であるシフトスタートパルスSP（図はSPDS、SPWSの２種）や垂直走査クロックCK（図はCKDS、CKWSの２種）、必要に応じて位相反転した垂直走査クロックxCK（図はxCKDS、xCKWSの２種）、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。水平駆動用のパルス信号として、水平方向の走査開始パルスの一例である水平スタートパルスSPHや水平走査クロックCKH、必要に応じて位相反転した水平走査クロックxCKH、並びに特定タイミングのパルス出力を指示するイネーブルパルス等の必要なパルス信号が供給される。   As an example, as a pulse signal for vertical driving, a shift start pulse SP (two types of SPDS and SPWS in the figure) and a vertical scanning clock CK (two types of CKDS and CKWS in the figure) are examples of a vertical scanning start pulse. ), Necessary pulse signals such as a vertical scanning clock xCK (two types of xCKDS and xCKWS in the figure) whose phases are inverted as necessary, and an enable pulse for instructing a pulse output at a specific timing are supplied. As horizontal drive pulse signals, horizontal start pulse SPH, which is an example of a horizontal scan start pulse, horizontal scan clock CKH, horizontal scan clock xCKH whose phase is reversed as necessary, and enable to instruct pulse output at a specific timing Necessary pulse signals such as pulses are supplied.

端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続される。例えば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。   Each terminal of the terminal unit 108 is connected to the vertical driving unit 103 and the horizontal driving unit 106 via the wiring 109. For example, each pulse supplied to the terminal unit 108 is internally adjusted in voltage level by a level shifter unit (not shown) as necessary, and then supplied to each unit of the vertical driving unit 103 and the horizontal driving unit 106 via a buffer. Supplied.

画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路１０が行列状に２次元配置され、画素配列に対して行ごとに垂直走査線ＳＣＬが配線されるとともに、列ごとに映像信号線ＤＴＬが配線された構成となっている。つまり、画素回路１０は、垂直走査線ＳＣＬを介して直駆動部１０３と接続され、又、映像信号線ＤＴＬを介して水平駆動部１０６と接続されている。具体的には、マトリクス状に配列された各画素回路１０に対しては、垂直駆動部１０３によって駆動パルスで駆動されるｎ行分の垂直走査線ＳＣＬ_1〜ＳＣＬ_nが画素行ごとに配線される。垂直駆動部１０３は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を行単位で選択する、即ち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、垂直走査線ＳＣＬを介して各画素回路１０を順次選択する。水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を列単位で選択する、即ち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路１０に対し映像信号線ＤＴＬを介して映像信号ＶＳの内の所定電位（例えば映像信号Ｖsigレベル）をサンプリングして保持容量Ｃcsに書き込ませる。 Although the pixel array unit 102 is not shown (details will be described later), the pixel circuit 10 in which pixel transistors are provided for an organic EL element as a display element is two-dimensionally arranged in a matrix, and the pixel array A vertical scanning line SCL is wired for each row, and a video signal line DTL is wired for each column. That is, the pixel circuit 10 is connected to the direct drive unit 103 via the vertical scanning line SCL, and is connected to the horizontal drive unit 106 via the video signal line DTL. Specifically, for each pixel circuit 10 arranged in a matrix, vertical scanning lines SCL_1 to SCL_n for n rows driven by a driving pulse by the vertical driving unit 103 are wired for each pixel row. The vertical drive unit 103 is configured by a combination of logic gates (including latches, shift registers, and the like), and selects each pixel circuit 10 of the pixel array unit 102 in units of rows, that is, supplied from the drive signal generation unit 200. Each pixel circuit 10 is sequentially selected via the vertical scanning line SCL based on the pulse signal of the vertical drive system. The horizontal drive unit 106 is configured by a combination of logic gates (including latches, shift registers, and the like), and selects each pixel circuit 10 of the pixel array unit 102 in units of columns, that is, supplied from the drive signal generation unit 200. Based on the pulse signal of the horizontal drive system, a predetermined potential (for example, video signal V sig level) in the video signal VS is sampled and written to the holding capacitor C cs via the video signal line DTL for the selected pixel circuit 10. Make it.

本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４及び駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、或いは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。   The display device 1 of the present embodiment is capable of line-sequential driving or dot-sequential driving, and the writing scanning unit 104 and the driving scanning unit 105 of the vertical driving unit 103 are pixels in line sequential (that is, in units of rows). The array unit 102 is scanned, and the horizontal drive unit 106 synchronizes with the scanning by the horizontal drive unit 106. The pixel array unit performs image signals for one horizontal line simultaneously (line sequential) or in units of pixels (dot sequential). Write to 102.

カラー画像表示対応をとるには、画素アレイ部１０２には、例えば図２に示すように、色別（本例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色）のサブピクセルとして画素回路１０_R、画素回路１０_G、画素回路１０_Bを所定の配列順で縦ストライプ状に設ける。１組の色別のサブピクセルによりカラーの１画素が構成される。ここでは、サブピクセルレイアウトの一例として縦ストライプ状に各色のサブピクセルを配置したストライプ構造のものを示しているが、サブピクセルレイアウトはこのような配列例に限定されるものではない。サブピクセルを垂直方向にシフトさせた形態を採用してもよい。 In order to achieve color image display, the pixel array unit 102 includes, for example, as shown in FIG. the pixel circuit 10 _R as pixels, the pixel circuit 10 _G, provided a pixel circuit 10 _B vertically stripes in a predetermined arrangement order. One set of color subpixels constitutes one color pixel. Here, as an example of the subpixel layout, a stripe structure in which subpixels of each color are arranged in a vertical stripe shape is shown, but the subpixel layout is not limited to such an arrangement example. You may employ | adopt the form which shifted the sub pixel to the orthogonal | vertical direction.

尚、図１及び図２では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３（詳しくはその構成要素）を配置する構成を示しているが、垂直駆動部１０３の各要素を画素アレイ部１０２を挟んで左右両側に配置する構成を採ることもできる。又、垂直駆動部１０３の各要素の一方と他方を左右の各別に配置する構成を採ることもできる。同様に、図１及び図２では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることもできる。本例では、垂直シフトスタートパルス、垂直走査クロック、水平スタートパルス、水平走査クロック等のパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することもできる。   1 and 2 show a configuration in which the vertical drive unit 103 (specifically, its constituent elements) is arranged only on one side of the pixel array unit 102, each element of the vertical drive unit 103 is replaced with the pixel array unit. It is also possible to adopt a configuration in which both are arranged on both the left and right sides of 102. Moreover, it is possible to adopt a configuration in which one and the other of the elements of the vertical drive unit 103 are arranged separately on the left and right. Similarly, FIGS. 1 and 2 show a configuration in which the horizontal driving unit 106 is arranged only on one side of the pixel array unit 102, but the horizontal driving units 106 are arranged on both upper and lower sides with the pixel array unit 102 interposed therebetween. A configuration can also be adopted. In this example, pulse signals such as a vertical shift start pulse, a vertical scan clock, a horizontal start pulse, and a horizontal scan clock are input from the outside of the display panel unit 100. However, drive signals for generating these various timing pulses are used. The generation unit 200 can also be mounted on the display panel unit 100.

図示した構成は、表示装置の一形態を示したに過ぎず、製品形態としては、その他の形態をとることができる。即ち、表示装置は、画素回路１０を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部を主要部とする制御部と、制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されていればよい。製品形態としては、画素アレイ部と制御部とを同一の基体（例えばガラス基板）上に搭載した表示パネル部と駆動信号生成部や映像信号処理部を別体とする図示のような形態（パネル上配置構成と称する）の他に、表示パネル部には画素アレイ部を搭載し、それとは別基板（例えばフレキシブル基板）上に制御部や駆動信号生成部や映像信号処理部等の周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）を採ることができる。又、画素アレイ部と制御部とを同一の基体上に搭載して表示パネル部を構成するパネル上配置構成の場合、画素アレイ部のＴＦＴを生成する工程にて同時に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の各トランジスタを生成する形態（トランジスタ一体構成と称する）と、ＣＯＧ（Chip On Glass）実装技術により画素アレイ部が搭載された基体上に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の半導体チップを直接実装する形態（ＣＯＧ搭載構成と称する）を採ることもできる。或いは又、表示パネル部（少なくとも画素アレイ部を備える）のみで表示装置として提供することもできる。   The illustrated configuration only shows one form of the display device, and the product form can take other forms. That is, the display device mainly includes a pixel array unit in which elements constituting the pixel circuit 10 are arranged in a matrix, and a scanning unit that is arranged around the pixel array unit and connected to a scanning line for driving each pixel. The entire apparatus may be configured to include a control unit as a unit, a drive signal generation unit that generates various signals for operating the control unit, and a video signal processing unit. As a product form, a display panel part in which a pixel array part and a control part are mounted on the same base (for example, a glass substrate), a driving signal generation part, and a video signal processing part as shown in the figure (panel) In addition, the display panel unit is equipped with a pixel array unit, and peripheral circuits such as a control unit, a drive signal generation unit, and a video signal processing unit are provided on a separate substrate (for example, a flexible substrate). A mounting form (referred to as a peripheral circuit panel outside arrangement configuration) can be adopted. Further, in the case of a panel arrangement configuration in which the pixel array unit and the control unit are mounted on the same substrate to constitute the display panel unit, the control unit (if necessary) is simultaneously generated in the process of generating the TFT of the pixel array unit. A form for generating each transistor for the drive signal generation unit and the video signal processing unit (referred to as a transistor integrated configuration) and a control unit (on the substrate on which the pixel array unit is mounted by COG (Chip On Glass) mounting technology) It is also possible to adopt a form (referred to as a COG mounting configuration) in which a semiconductor chip for a drive signal generation unit and a video signal processing unit) is directly mounted if necessary. Alternatively, the display device can be provided only by the display panel unit (including at least the pixel array unit).

＜発光素子＞
図３は、駆動回路を備えた発光素子１１（実質的には画素回路１０）を説明する図である。ここで、図３は、発光素子１１（画素回路１０）の一部分の模式的な一部断面図である。図３では、絶縁ゲート型電界効果トランジスタは薄膜トランジスタ（ＴＦＴ）であるとする。図示しないが、いわゆるバックゲート型の薄膜トランジスタ或いはＭＯＳ型のトランジスタを使用してもよい。 <Light emitting element>
FIG. 3 is a diagram for explaining the light emitting element 11 (substantially the pixel circuit 10) provided with a drive circuit. Here, FIG. 3 is a schematic partial cross-sectional view of a part of the light emitting element 11 (pixel circuit 10). In FIG. 3, it is assumed that the insulated gate field effect transistor is a thin film transistor (TFT). Although not shown, a so-called back gate type thin film transistor or MOS type transistor may be used.

発光素子１１の駆動回路を構成する各トランジスタ及び容量部（保持容量Ｃcs）は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路を構成する各トランジスタ及び保持容量Ｃcsの上方に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。図３においては、駆動トランジスタＴＲDのみを図示する。書込トランジスタＴＲWやその他のトランジスタは隠れて見えない。発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。 Each transistor and capacitor (retention capacitor C cs ) constituting the drive circuit of the light-emitting element 11 are formed on the support 20, and the light-emitting part ELP, for example, constitutes the drive circuit via the interlayer insulating layer 40. It is formed above the transistor and the storage capacitor C cs . One source / drain region of the driving transistor TR D is connected to an anode electrode provided in the light emitting unit ELP through a contact hole. In FIG. 3, only the drive transistor TR D is shown. The writing transistor TR W and other transistors are hidden and cannot be seen. The light emitting unit ELP has a known configuration and structure such as an anode electrode, a hole transport layer, a light emitting layer, an electron transport layer, and a cathode electrode.

具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３、半導体層３３に設けられたソース／ドレイン領域３５、及び、ソース／ドレイン領域３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。保持容量Ｃcsは、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７（第２ノードＮＤ2に相当する）から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、保持容量Ｃcsを構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８に接続され、一方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び保持容量Ｃcs等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。図３においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６、コンタクトホール５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９に接続されている。 Specifically, the drive transistor TR D includes a gate electrode 31, a gate insulating layer 32, a semiconductor layer 33, a source / drain region 35 provided in the semiconductor layer 33, and a semiconductor layer 33 between the source / drain regions 35. This portion is constituted by the corresponding channel forming region 34. The storage capacitor C cs is composed of the other electrode 36, a dielectric layer composed of the extending portion of the gate insulating layer 32, and one electrode 37 (corresponding to the second node ND 2 ). The gate electrode 31, a part of the gate insulating layer 32, and the other electrode 36 constituting the storage capacitor C cs are formed on the support 20. One source / drain region 35 of the drive transistor TR D is connected to a wiring 38, and one source / drain region 35 is connected to one electrode 37. The driving transistor TR D and the storage capacitor C cs are covered with an interlayer insulating layer 40, and an anode electrode 51, a hole transport layer, a light emitting layer, an electron transport layer, and a cathode electrode 53 are formed on the interlayer insulating layer 40. A light emitting unit ELP is provided. In FIG. 3, the hole transport layer, the light emitting layer, and the electron transport layer are represented by one layer 52. A second interlayer insulating layer 54 is provided on the portion of the interlayer insulating layer 40 where the light emitting part ELP is not provided, and the transparent substrate 21 is disposed on the second interlayer insulating layer 54 and the cathode electrode 53. The light emitted from the light emitting layer passes through the substrate 21 and is emitted to the outside. One electrode 37 and the anode electrode 51 are connected by a contact hole provided in the interlayer insulating layer 40. The cathode electrode 53 is connected to the wiring 39 provided on the extending portion of the gate insulating layer 32 through the second interlayer insulating layer 54, the contact hole 56 provided in the interlayer insulating layer 40, and the contact hole 55. Yes.

＜駆動方法：基本＞
発光部の駆動方法に関して、以下に説明する。理解を容易にするべく、画素回路１０を構成する各トランジスタは、ｎチャネル型のトランジスタから構成されているとして説明する。又、発光部ＥＬＰは、アノード端が第２ノードＮＤ2に接続され、カソード端はカソード配線cath（その電位をカソード電位Ｖcathとする）に接続されるものとする。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。表示装置は、カラー表示対応のものであり、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素回路１０から構成され、カラー表示の一単位を成す１つの画素回路は、３つの副画素回路（赤色を発光する赤色発光画素回路１０_R、緑色を発光する緑色発光画素回路１０_G、青色を発光する青色発光画素回路１０_B）から構成されているとする。各画素回路１０を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。即ち、第ｍ行目（但し、ｍ＝１、２、３、…、Ｍ）に配列された（Ｎ／３）個の画素回路１０、より具体的には、Ｎ個の画素回路１０のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。尚、１つの行を構成する各画素回路１０について映像信号を書き込む処理は、全ての画素回路１０について同時に映像信号を書き込む処理（同時書込み処理とも称する）でもよいし、画素回路１０毎に順次映像信号を書き込む処理（順次書込み処理とも称する）でもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。 <Driving method: Basic>
A method for driving the light emitting unit will be described below. In order to facilitate understanding, each transistor constituting the pixel circuit 10 will be described as an n-channel transistor. The light emitting unit ELP has an anode end connected to the second node ND 2 and a cathode end connected to the cathode wiring cath (its potential is set to the cathode potential V cath ). Furthermore, the light emission state (luminance) in the light emitting unit ELP is controlled by the magnitude of the value of the drain current I ds . In the light emitting state of the light emitting element, one of the two main electrode ends (source / drain regions) of the driving transistor TR D serves as a source end (source region) and the other serves as a drain end (source region). Drain region). The display device is compatible with color display, and is composed of (N / 3) × M pixel circuits 10 arranged in a two-dimensional matrix. One pixel circuit constituting one unit of color display is 3 One of the sub-pixel circuit and is composed of (emitting red red light emitting pixel circuit 10 _R, green light-emitting pixel circuit 10 _G for emitting green light, blue light-emitting pixel circuit 10 _B emitting blue). The light emitting elements constituting each pixel circuit 10 are driven line-sequentially, and the display frame rate is FR (times / second). That is, (N / 3) pixel circuits 10 arranged in the m-th row (where m = 1, 2, 3,..., M), more specifically, each of the N pixel circuits 10. Are simultaneously driven. In other words, in each light-emitting element constituting one row, the timing of light emission / non-light emission is controlled in units of rows to which they belong. Note that the process of writing the video signal for each pixel circuit 10 constituting one row may be the process of simultaneously writing the video signal for all the pixel circuits 10 (also referred to as a simultaneous writing process), or the video signal for each pixel circuit 10 sequentially. A signal writing process (also referred to as a sequential writing process) may be used. Which writing process is used may be appropriately selected according to the configuration of the drive circuit.

ここで、第ｍ行目、第ｎ列（但し、ｎ＝１、２、３、…、Ｎ）に位置する発光素子（画素回路１０）に関する駆動動作を説明する。因みに、第ｍ行目、第ｎ列に位置する発光素子を、第（ｎ、ｍ）番目の発光素子或いは第（ｎ、ｍ）番目の発光素子画素回路と称する。第ｍ行目に配列された各発光素子の水平走査期間（第ｍ番目の水平走査期間）が終了するまでに、各種の処理（閾値補正処理、書込み処理、移動度補正処理、等）が行なわれる。尚、書込み処理や移動度補正処理は、第ｍ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値補正処理やこれに伴う前処理を第ｍ番目の水平走査期間より先行して行なうことができる。   Here, a driving operation related to the light emitting element (pixel circuit 10) located in the m-th row and the n-th column (where n = 1, 2, 3,..., N) will be described. Incidentally, the light emitting element located in the mth row and the nth column is referred to as the (n, m) th light emitting element or the (n, m) th light emitting element pixel circuit. Various processes (threshold correction process, writing process, mobility correction process, etc.) are performed before the horizontal scanning period (m-th horizontal scanning period) of each light emitting element arranged in the m-th row is completed. It is. Note that the writing process and the mobility correction process need to be performed within the m-th horizontal scanning period. On the other hand, depending on the type of the drive circuit, the threshold correction processing and the preprocessing associated therewith can be performed prior to the mth horizontal scanning period.

前述の各種の処理が全て終了した後、第ｍ行目に配列された各発光素子を構成する発光部を発光させる。尚、各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（例えば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。「所定の期間」は、表示装置の仕様や画素回路１０（つまり駆動回路）の構成等に応じて、適宜設定すればよい。以下では説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。「ｍ’」は、表示装置の設計仕様によって決定すればよい。即ち、或る表示フレームの第ｍ行目に配列された各発光素子を構成する発光部の発光は、第（ｍ＋ｍ’−１）番目の水平走査期間まで継続される。一方、第（ｍ＋ｍ’）番目の水平走査期間の始期から、次の表示フレームにおける第ｍ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｍ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間とも称する）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより良好にすることができる。但し、各画素回路１０（発光素子）の発光状態／非発光状態は、以上に説明した状態には限定されない。水平走査期間の時間長は、（１／ＦＲ）×（１／Ｍ）秒未満の時間長である。（ｍ＋ｍ’）の値がＭを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。   After all the above-described various processes are completed, the light emitting units constituting the light emitting elements arranged in the m-th row are caused to emit light. In addition, after all the various processes are completed, the light emitting unit may emit light immediately, or the light emitting unit may emit light after a predetermined period (for example, a horizontal scanning period for a predetermined number of rows) has elapsed. . The “predetermined period” may be appropriately set according to the specifications of the display device, the configuration of the pixel circuit 10 (that is, the drive circuit), and the like. In the following, for convenience of explanation, it is assumed that the light emitting unit emits light immediately after completion of various processes. The light emission of the light emitting units constituting the light emitting elements arranged in the mth row is continued until just before the start of the horizontal scanning period of the light emitting elements arranged in the (m + m ′) th row. “M ′” may be determined according to the design specifications of the display device. That is, the light emission of the light emitting units constituting the light emitting elements arranged in the mth row of a certain display frame is continued until the (m + m′−1) th horizontal scanning period. On the other hand, from the beginning of the (m + m ′) th horizontal scanning period to the mth horizontal scanning period in the next display frame until the writing process and the mobility correction process are completed, they are arranged in the mth row. As a general rule, the light-emitting portion constituting each light-emitting element maintains a non-light-emitting state. By providing a non-light emitting period (also referred to as a non-light emitting period), afterimage blur caused by active matrix driving is reduced, and the quality of moving images can be improved. However, the light emission state / non-light emission state of each pixel circuit 10 (light emitting element) is not limited to the state described above. The time length of the horizontal scanning period is a time length of less than (1 / FR) × (1 / M) seconds. When the value of (m + m ′) exceeds M, the excess horizontal scanning period is processed in the next display frame.

トランジスタがオン状態（導通状態）にあるとは、主電極端間（ソース／ドレイン領域間）にチャネルが形成されている状態を意味し、一方の主電極端から他方の主電極端に電流が流れているか否かは問わない。トランジスタがオフ状態（非導通状態）にあるとは、主電極端間にチャネルが形成されていない状態を意味する。或るトランジスタの主電極端が他のトランジスタの主電極端に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。更には、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。又、以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。   A transistor in an on state (conducting state) means a state in which a channel is formed between the main electrode ends (between the source / drain regions), and a current flows from one main electrode end to the other main electrode end. It doesn't matter whether it is flowing or not. The transistor being in an off state (non-conducting state) means a state in which no channel is formed between the main electrode ends. The main electrode end of a certain transistor is connected to the main electrode end of another transistor means that the source / drain region of a certain transistor and the source / drain region of another transistor occupy the same region. Includes. Furthermore, the source / drain regions can be composed not only of conductive materials such as polysilicon or amorphous silicon containing impurities, but also metals, alloys, conductive particles, their laminated structures, organic materials (conductive Polymer). In the timing chart used in the following description, the length of the horizontal axis (time length) indicating each period is a schematic one and does not indicate the ratio of the time length of each period.

画素回路１０の駆動方法においては、前処理工程、閾値補正処理工程、映像信号書込み処理工程、移動度補正工程、発光工程を有する。前処理工程、閾値補正処理工程、映像信号書込み処理工程、及び、移動度補正工程を纏めて非発光工程とも称する。画素回路１０の構成によっては映像信号書込み処理工程と移動度補正工程とを同時に行なうこともある。各工程について概説する。   The driving method of the pixel circuit 10 includes a preprocessing step, a threshold correction processing step, a video signal writing processing step, a mobility correction step, and a light emission step. The preprocessing step, the threshold correction processing step, the video signal writing processing step, and the mobility correction step are collectively referred to as a non-light emitting step. Depending on the configuration of the pixel circuit 10, the video signal writing process and the mobility correction process may be performed simultaneously. Each process will be outlined.

因みに、駆動トランジスタＴＲDは、発光素子の発光状態においては、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。ドレイン電流Ｉdsが発光部ＥＬＰを流れることで発光部ＥＬＰが発光する。更には、ドレイン電流Ｉdsの値の大小によって、発光部ＥＬＰにおける発光状態（輝度）が制御される。発光素子の発光状態においては、駆動トランジスタＴＲDの２つの主電極端（ソース／ドレイン領域）は、一方（発光部ＥＬＰのアノード端側）がソース端（ソース領域）として働き、他方がドレイン端（ドレイン領域）として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲDの一方の主電極端を単にソース端と称し、他方の主電極端を単にドレイン端と呼ぶ場合がある。尚、実効的な移動度μ、チャネル長Ｌ、チャネル幅Ｗ、制御電極端の電位（ゲート電位Ｖg）とソース端の電位（ソース電位Ｖs）との電位差（ゲート・ソース間電圧）Ｖgs、閾値電圧Ｖth、等価容量Ｃox（（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ））、係数ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃoxとする。 Incidentally, the drive transistor TR D is driven so that the drain current I ds flows according to the following formula (1) in the light emitting state of the light emitting element. When the drain current I ds flows through the light emitting unit ELP, the light emitting unit ELP emits light. Furthermore, the light emission state (luminance) in the light emitting unit ELP is controlled by the magnitude of the value of the drain current I ds . In the light emitting state of the light emitting element, one of the two main electrode ends (source / drain regions) of the driving transistor TR D serves as a source end (source region) while the other serves as a drain end. Work as (drain region). For convenience of description, in the following description, one main electrode end of the drive transistor TR D may be simply referred to as a source end, and the other main electrode end may be simply referred to as a drain end. Effective mobility μ, channel length L, channel width W, potential difference (gate-source voltage) V between control electrode end potential (gate potential V g ) and source end potential (source potential V s ) V gs , threshold voltage V th , equivalent capacitance C ox ((dielectric constant of gate insulating layer) × (dielectric constant of vacuum) / (thickness of gate insulating layer)), coefficient k≡ (1/2) · (W / L) · C ox .

Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2 （１） I ds = k · μ · (V gs −V th ) 2 (1)

以下の説明では、特段の断りのない限り、発光部ＥＬＰの寄生容量の静電容量Ｃelは、保持容量Ｃcsの静電容量Ｃcs及び駆動トランジスタＴＲDの寄生容量の一例であるゲート・ソース間の静電容量Ｃgsと比較して十分に大きな値であるとし、駆動トランジスタＴＲDのゲート端の電位（ゲート電位Ｖg）の変化に基づく駆動トランジスタＴＲDのソース領域（第２ノードＮＤ2）の電位（ソース電位Ｖs）の変化を考慮しない。 In the following description, unless otherwise specified, the capacitance C el of the parasitic capacitance of the light emitting unit ELP is an example of the capacitance C cs of the holding capacitor C cs and the parasitic capacitance of the driving transistor TR D. A source region (second node) of the drive transistor TR D based on a change in the potential (gate potential V g ) of the gate end of the drive transistor TR D is assumed to be a sufficiently large value compared with the capacitance C gs between the sources. ND 2 ) potential (source potential V s ) is not considered.

〔前処理工程〕
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が、駆動トランジスタＴＲDの閾値電圧Ｖthを越え、且つ、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差が、発光部ＥＬＰの閾値電圧ＶthELを越えないように、第１ノードＮＤ1に第１ノード初期化電圧（Ｖofs）を印加し、第２ノードＮＤ2に第２ノード初期化電圧（Ｖini）を印加する。例えば、発光部ＥＬＰにおける輝度を制御するための映像信号Ｖsigを０〜１０ボルト、電源電圧Ｖccを２０ボルト、駆動トランジスタＴＲDの閾値電圧Ｖthを３Ｖ、カソード電位Ｖcathを０ボルト、発光部ＥＬＰの閾値電圧ＶthELを３ボルトとする。この場合、駆動トランジスタＴＲDの制御入力端の電位（ゲート電位Ｖg、つまり第１ノードＮＤ1の電位）を初期化するための電位Ｖofsは０ボルト、駆動トランジスタＴＲDのソース端の電位（ソース電位Ｖsつまり第２ノードＮＤ2の電位）を初期化するための電位Ｖiniは−１０ボルトとする。 [Pretreatment process]
The potential difference between the first node ND 1 and the second node ND 2 exceeds the threshold voltage V th of the driving transistor TR D , and between the second node ND 2 and the cathode electrode provided in the light emitting unit ELP. The first node initialization voltage (V ofs ) is applied to the first node ND 1 and the second node initialization voltage is applied to the second node ND 2 so that the potential difference between the first node ND 1 and the threshold voltage V thEL does not exceed the threshold voltage V thEL. (V ini ) is applied. For example, the video signal V sig for controlling the luminance in the light emitting unit ELP is 0 to 10 volts, the power supply voltage V cc is 20 volts, the threshold voltage V th of the driving transistor TR D is 3 V, the cathode potential V cath is 0 volts, The threshold voltage V thEL of the light emitting unit ELP is 3 volts. In this case, the potential V ofs for initializing the potential of the control input terminal of the drive transistor TR D (gate potential V g , that is, the potential of the first node ND 1 ) is 0 volts, and the potential of the source terminal of the drive transistor TR D The potential V ini for initializing (the source potential V s, that is, the potential of the second node ND 2 ) is −10 volts.

〔閾値補正処理工程〕
第１ノードＮＤ1の電位を保った状態で、駆動トランジスタＴＲDにドレイン電流Ｉdsを流して、第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって第２ノードＮＤ2の電位を変化させる。この際には、前処理工程後の第２ノードＮＤ2の電位に駆動トランジスタＴＲDの閾値電圧Ｖthを加えた電圧を超える電圧（例えば発光時の電源電圧）を、駆動トランジスタＴＲDの主電極端の他方（第２ノードＮＤ2とは反対側）に印加する。この閾値補正処理工程において、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差（換言すれば、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs）が駆動トランジスタＴＲDの閾値電圧Ｖthに近づく程度は閾値補正処理の時間により左右される。よって、例えば閾値補正処理の時間を充分長く確保すれば第２ノードＮＤ2の電位は第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に達し、駆動トランジスタＴＲDはオフ状態となる。一方、例えば閾値補正処理の時間を短く設定せざるを得ない場合は、第１ノードＮＤ1と第２ノードＮＤ2との間の電位差が駆動トランジスタＴＲDの閾値電圧Ｖthより大きく、駆動トランジスタＴＲDはオフ状態とはならない場合がある。閾値補正処理の結果として、必ずしも駆動トランジスタＴＲDがオフ状態となることを要しない。尚、閾値補正処理工程においては、好ましくは、式（２）を満足するように電位を選択、決定しておくことで、発光部ＥＬＰが発光しないようにする。 [Threshold correction processing step]
While maintaining the potential of the first node ND 1, by supplying a drain current I ds to the drive transistor TR D, toward an electric potential obtained by subtracting the threshold voltage V th of the driving transistor TR D from the first node potential of ND 1 The potential of the second node ND 2 is changed. At this time, the pretreatment step after the second node ND 2 in a voltage exceeding the threshold voltage V th of the voltage obtained by adding the driving transistor TR D to the potential (e.g., power supply voltage during light emission), a main driving transistor TR D It is applied to the other electrode end (the side opposite to the second node ND 2 ). In the threshold value correction process, (in other words, the driving transistor TR gate-source voltage of the D V gs) the potential difference between the first node ND 1 and the second node ND 2 is the threshold voltage V of the drive transistor TR D The degree of approaching th depends on the threshold correction processing time. Thus, for example, if the threshold correction processing time is sufficiently long, the potential of the second node ND 2 reaches the potential obtained by subtracting the threshold voltage V th of the drive transistor TR D from the potential of the first node ND 1 , and the drive transistor TR D Is turned off. On the other hand, for example, when the threshold correction processing time must be set short, the potential difference between the first node ND 1 and the second node ND 2 is larger than the threshold voltage V th of the drive transistor TR D , and the drive transistor TR D may not be off. As a result of the threshold correction process, the drive transistor TR D does not necessarily have to be turned off. In the threshold value correction processing step, preferably, the light emitting unit ELP does not emit light by selecting and determining a potential so as to satisfy Expression (2).

（Ｖofs−Ｖth）＜（ＶthEL＋Ｖcath） （２） (V ofs -V th) <( V thEL + V cath) (2)

〔映像信号書込み処理工程〕
書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して、映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に印加し、第１ノードＮＤ1の電位をＶsigへと上昇させる。この電第１ノードＮＤ1の電位変化分（Ｖin＝Ｖsig−Ｖofs）に基づく電荷が、保持容量Ｃcs、発光部ＥＬＰの寄生容量Ｃel、駆動トランジスタＴＲDの寄生容量（例えばゲート・ソース間容量Ｃgs等）に振り分けられる。容量値Ｃelが、容量値Ｃcs及びゲート容量値Ｃgsと比較して十分に大きな値であれば、電位変化分（Ｖsig−Ｖofs）に基づく第２ノードＮＤ2の電位の変化は小さい。一般に、発光部ＥＬＰの寄生容量Ｃelの容量値Ｃelは、保持容量Ｃcsの容量値Ｃcs及びゲート容量値Ｃgsよりも大きい。この点を勘案して、特段の必要がある場合を除き、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮しない。この場合、ゲート・ソース間電圧Ｖgsは、式（３）で表すことができる。 [Video signal writing process]
The video signal V sig is applied from the video signal line DTL to the first node ND 1 via the write transistor TR W that is turned on by the write drive pulse WS from the write scanning line WSL, and the first node ND 1 Increase the potential of 1 to V sig . The electric charge based on the potential change (V in = V sig −V ofs ) of the electric first node ND 1 becomes the holding capacitor C cs , the parasitic capacitance C el of the light emitting unit ELP, and the parasitic capacitance (for example, gate) of the driving transistor TR D. -The capacity between sources C gs etc.). If the capacitance value C el is sufficiently larger than the capacitance value C cs and the gate capacitance value C gs , the change in the potential of the second node ND 2 based on the potential change (V sig −V ofs ) is small. In general, the capacitance value C el of the parasitic capacitance C el of the light emitting unit ELP is larger than the capacitance value C cs and the gate capacitance value C gs of the storage capacitor C cs . In consideration of this point, the potential change of the second node ND 2 caused by the potential change of the first node ND 1 is not taken into account, unless otherwise required. In this case, the gate-source voltage V gs can be expressed by Equation (3).

Ｖg＝Ｖsig
Ｖs ≒Ｖofs−Ｖth
Ｖgs≒Ｖsig−（Ｖofs−Ｖth） （３） V g = V sig
V s ≒ V ofs -V th
V gs ≈ V sig − (V ofs −V th ) (3)

〔移動度補正処理工程〕
書込トランジスタＴＲWを介して映像信号Ｖsigを保持容量Ｃcsの一端に供給しつつ（つまり映像信号Ｖsigと対応する駆動電圧を保持容量Ｃcsに書き込みつつ）、駆動トランジスタＴＲDを介して保持容量Ｃcsに電流を供給する。例えば、書込走査線ＷＳＬからの書込駆動パルスWSによりオン状態とされた書込トランジスタＴＲWを介して映像信号線ＤＴＬから映像信号Ｖsigを第１ノードＮＤ1に供給した状態で、駆動トランジスタＴＲDに電源を供給しドレイン電流Ｉdsを流して、第２ノードＮＤ2の電位を変化させ、所定期間経過後、書込トランジスタＴＲWをオフ状態にする。このときの第２ノードＮＤ2の電位変化分をΔＶ（＝電位補正値、負帰還量）とする。移動度補正処理を実行するための所定期間は、表示装置の設計の際、設計値として予め決定しておけばよい。尚、この際には、好ましくは、式（２Ａ）を満足するように移動度補正期間を決定する。こうすることで、移動度補正期間に発光部ＥＬＰが発光することはない。 [Mobility correction process]
While supplying the video signal V sig to one end of the holding capacitor C cs via the write transistor TR W (that is, while writing the drive voltage corresponding to the video signal V sig to the holding capacitor C cs ), via the drive transistor TR D Current is supplied to the holding capacitor C cs . For example, the drive is performed in a state where the video signal V sig is supplied from the video signal line DTL to the first node ND 1 via the write transistor TR W turned on by the write drive pulse WS from the write scanning line WSL. Power is supplied to the transistor TR D and the drain current I ds flows to change the potential of the second node ND 2 , and after a predetermined period, the write transistor TR W is turned off. The change in potential of the second node ND 2 at this time is represented by ΔV (= potential correction value, negative feedback amount). The predetermined period for executing the mobility correction process may be determined in advance as a design value when designing the display device. In this case, the mobility correction period is preferably determined so as to satisfy the formula (2A). By doing so, the light emitting unit ELP does not emit light during the mobility correction period.

（Ｖofs−Ｖth＋ΔＶ）＜（ＶthEL＋Ｖcath） （２Ａ） (V ofs −V th + ΔV) <(V thEL + V cath ) (2A)

駆動トランジスタＴＲDの移動度μの値が大きい場合は電位補正値ΔＶは大きくなり、移動度μの値が小さい場合は電位補正値ΔＶは小さくなる。このときの駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（つまり第１ノードＮＤ1と第２ノードＮＤ2との電位差）は、式（４）で表すことができる。ゲート・ソース間電圧Ｖgsは発光時の輝度を規定するが、電位補正値ΔＶは駆動トランジスタＴＲDのドレイン電流Ｉdsに比例し、ドレイン電流Ｉdsは移動度μに比例するので、結果的には、移動度μが大きいほど電位補正値ΔＶが大きくなるので、画素回路１０ごとの移動度μのばらつきを取り除くことができる。 When the value of mobility μ of the driving transistor TR D is large, the potential correction value ΔV is large, and when the value of mobility μ is small, the potential correction value ΔV is small. The gate-source voltage V gs (that is, the potential difference between the first node ND 1 and the second node ND 2 ) of the driving transistor TR D at this time can be expressed by Expression (4). Although the gate-source voltage V gs defines the luminance at the time of light emission, the potential correction value ΔV is proportional to the drain current I ds of the driving transistor TR D and the drain current I ds is proportional to the mobility μ. Since the potential correction value ΔV increases as the mobility μ increases, variations in the mobility μ for each pixel circuit 10 can be removed.

Ｖgs≒Ｖsig−（Ｖofs−Ｖth）−ΔＶ （４） V gs ≈ V sig − (V ofs −V th ) −ΔV (4)

因みに、移動度補正処理を別な表現で規定すると、書込トランジスタＴＲWを介して映像信号を駆動トランジスタＴＲDの制御入力端及び保持容量の一端に供給しつつ駆動トランジスタＴＲDを介して保持容量に電流を供給する処理と云うこともできる。 Incidentally, if the mobility correction process is defined in another expression, the video signal is supplied to the control input terminal of the drive transistor TR D and one end of the holding capacitor via the write transistor TR W and held via the drive transistor TR D. It can also be referred to as a process of supplying current to the capacitor.

〔発光工程〕
書込走査線ＷＳＬからの書込駆動パルスWSにより書込トランジスタＴＲWをオフ状態とすることにより第１ノードＮＤ1を浮遊状態とし、駆動トランジスタＴＲDに電源を供給して駆動トランジスタＴＲDを介して、駆動トランジスタＴＲDのゲート・ソース間電圧Ｖgs（第１ノードＮＤ1と第２ノードＮＤ2との間の電位差）に応じた電流Ｉdsを発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動して発光させる。 [Light emission process]
The first node ND 1 in a floating state by the OFF state of the writing transistor TR W by the write drive pulse WS from the write scanning line WSL, a driving transistor TR D to supply power to the driving transistor TR D The current I ds corresponding to the gate-source voltage V gs (potential difference between the first node ND 1 and the second node ND 2 ) of the driving transistor TR D is caused to flow through the light emitting unit ELP. To emit light.

〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、２Ｔｒ／１Ｃ型での相違点は以下の通りである。５Ｔｒ／１Ｃ型では、駆動トランジスタＴＲDの電源側の主電極端と電源回路（電源部）との間に接続された第１トランジスタＴＲ1（発光制御トランジスタ）と、第２ノード初期化電圧を印加する第２トランジスタＴＲ2と、第１ノード初期化電圧を印加する第３トランジスタＴＲ3とを設ける。第１トランジスタＴＲ1、第２トランジスタＴＲ2、第３トランジスタＴＲ3は何れもスイッチングトランジスタである。第１トランジスタＴＲ1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降（次の発光期間も）オン状態とする。第２トランジスタＴＲ2は、第２ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第３トランジスタＴＲ3は、第１ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタＴＲWは、映像信号書込み処理期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。 [Differences due to drive circuit configuration]
Here, the differences between the typical 5Tr / 1C type, 4Tr / 1C type, 3Tr / 1C type, and 2Tr / 1C type are as follows. In the 5Tr / 1C type, a first transistor TR 1 (light emission control transistor) connected between the main electrode end on the power supply side of the drive transistor TR D and the power supply circuit (power supply unit), and a second node initialization voltage A second transistor TR 2 to be applied and a third transistor TR 3 to apply a first node initialization voltage are provided. The first transistor TR 1 , the second transistor TR 2 , and the third transistor TR 3 are all switching transistors. The first transistor TR 1 is turned on during the light emission period, is turned off, enters the non-light emission period, is turned on once during the subsequent threshold correction period, and is turned on after the mobility correction period (also in the next light emission period). State. The second transistor TR 2 is turned on only during the initialization period of the second node, and is turned off otherwise. The third transistor TR 3 is turned on only during the threshold correction period from the initialization period of the first node, and is otherwise turned off. The writing transistor TR W is turned on from the video signal writing processing period to the mobility correction processing period, and is otherwise turned off.

４Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１ノード初期化電圧を印加する第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。 In the 4Tr / 1C type, the third transistor TR 3 for applying the first node initialization voltage is omitted from the 5Tr / 1C type, and the first node initialization voltage is time-divisionally divided from the video signal line DTL to the video signal V sig. Supplied. In order to supply the first node initialization voltage from the video signal line DTL to the first node during the initialization period of the first node, the write transistor TR W is also turned on during the initialization period of the first node. Typically, the write transistor TR W is turned on from the initializing period of the first node to the mobility correction processing period, and is otherwise turned off.

３Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧及び第２ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給される。映像信号線ＤＴＬの電位は、第２ノードの初期化期間に第２ノードを第２ノード初期化電圧に設定し、その後の第１ノードの初期化期間に第１ノードを第１ノード初期化電圧に設定するべく、第２ノード初期化電圧と対応した電圧Ｖofs_Hを供給しその後に第１ノード初期化電圧Ｖofs_L（＝Ｖofs）にする。そして、これと対応して、書込トランジスタＴＲWは第１ノードの初期化期間及び第２ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第２ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。 In the 3Tr / 1C type, the second transistor TR 2 and the third transistor TR 3 are omitted from the 5Tr / 1C type, and the first node initialization voltage and the second node initialization voltage are supplied from the video signal line DTL to the video signal V sig. And supplied in a time-sharing manner. The potential of the video signal line DTL is set such that the second node is set to the second node initialization voltage during the initialization period of the second node, and the first node is set to the first node initialization voltage during the subsequent initialization period of the first node. in order to set, to the first node initialization voltage V Ofs_L thereafter supplies a voltage V Ofs_H corresponding to the second node initialization voltage (= V ofs). Correspondingly, the write transistor TR W is also turned on in the initializing period of the first node and the initializing period of the second node. Typically, the write transistor TR W is turned on from the initialization period of the second node to the mobility correction processing period, and is otherwise turned off.

２Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１トランジスタＴＲ1と第２トランジスタＴＲ2と第３トランジスタＴＲ3が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖsigと時分割で供給され、第２ノード初期化電圧は駆動トランジスタＴＲDの電源側の主電極端を、第１電位Ｖcc_H（＝５Ｔｒ／１Ｃ型のＶcc）と第２電位Ｖcc_L（＝５Ｔｒ／１Ｃ型のＶini）でパルス駆動することで与えられる。駆動トランジスタＴＲDの電源側の主電極端は、発光期間に第１電位Ｖcc_Hにされ、第２電位Ｖcc_Lにされることで非発光期間に入り、その後の閾値補正期間以降（次の発光期間も）に第１電位Ｖcc_Hにされる。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲWは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲWは、第１ノードの初期化期間から移動度補正処理期間に亘ってオン状態とされ、それ以外はオフ状態とされる。 In the 2Tr / 1C type, the first transistor TR 1 , the second transistor TR 2, and the third transistor TR 3 are omitted from the 5Tr / 1C type, and the first node initialization voltage is obtained from the video signal line DTL and the video signal V sig . The second node initialization voltage is supplied in a time-sharing manner, and the second node initialization voltage is applied to the main electrode end on the power source side of the driving transistor TR D by the first potential V cc — H (= 5Tr / 1C type V cc ) and the second potential V cc — L (= 5Tr / 1C type V ini ). The main electrode end on the power supply side of the driving transistor TR D is set to the first potential V cc_H during the light emission period and enters the non-light emission period by being set to the second potential V cc_L , and after the subsequent threshold correction period (next light emission) The first potential V cc — H is also set during the period). In order to supply the first node initialization voltage from the video signal line DTL to the first node during the initialization period of the first node, the write transistor TR W is also turned on during the initialization period of the first node. Typically, the write transistor TR W is turned on from the initializing period of the first node to the mobility correction processing period, and is otherwise turned off.

尚、ここでは、駆動トランジスタの特性ばらつきとして、閾値電圧及び移動度の双方について補正処理を行なう場合で説明したが、何れか一方のみについて補正処理を行なうようにしてもよい。   Here, the case where correction processing is performed for both the threshold voltage and the mobility as the characteristic variation of the drive transistor has been described, but correction processing may be performed for only one of them.

又、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、及び、３Ｔｒ／１Ｃ型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、２Ｔｒ／１Ｃ型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第１トランジスタＴＲ1（発光制御トランジスタ）をオン状態とした状態で、書込トランジスタＴＲWを介して、データ線ＤＴＬから映像信号ＶSigを第１ノードに印加すればよい。 In the 5Tr / 1C type, 4Tr / 1C type, and 3Tr / 1C type operations, the writing process and the mobility correction may be performed separately, and the movement is performed in the writing process as in the case of the 2Tr / 1C type. The degree correction process may be performed together. Specifically, the video signal V Sig may be applied from the data line DTL to the first node via the write transistor TR W with the first transistor TR 1 (light emission control transistor) turned on.

＜画素回路の構成例と動作＞
以下に、素子特性のばらつき等を補正する技術が適用された画素回路の構成例と動作例について説明する。尚、アクティブマトリクス型の有機ＥＬパネルを使用する表示装置においては、例えば、パネル両側或いは片側に配置されている垂直走査部によってトランジスタの制御入力端に供給する各種のゲート信号（制御パルス）を作り、画素回路１０へ当該信号を印加する。更にはこのような有機ＥＬパネルを使用する表示装置においては、素子数削減及び高精細化のため、２Ｔｒ／１Ｃ型の画素回路１０を用いることがある。この点を勘案して、以下では、代表的に２Ｔｒ／１Ｃ型の構成への適用例で説明する。 <Configuration example and operation of pixel circuit>
Hereinafter, a configuration example and an operation example of a pixel circuit to which a technique for correcting variation in element characteristics and the like is applied will be described. In a display device using an active matrix organic EL panel, for example, various gate signals (control pulses) to be supplied to the control input terminal of the transistor are generated by vertical scanning units arranged on both sides or one side of the panel. Then, the signal is applied to the pixel circuit 10. Furthermore, in a display device using such an organic EL panel, a 2Tr / 1C type pixel circuit 10 may be used in order to reduce the number of elements and increase the definition. In consideration of this point, the following description will be made with a typical example of application to a 2Tr / 1C type configuration.

［画素回路］
図４及び図５は、画素回路１０と、当該画素回路１０を備えた表示装置の一形態を示す図である。図４は基本構成（１画素分）を示し、図５は具体的な構成（表示装置の全体）を示す。尚、表示パネル部１００の基板１０１上において画素回路１０の周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。 [Pixel circuit]
4 and 5 are diagrams illustrating one mode of the pixel circuit 10 and a display device including the pixel circuit 10. FIG. 4 shows a basic configuration (for one pixel), and FIG. 5 shows a specific configuration (the entire display device). Note that a vertical driving unit 103 and a horizontal driving unit 106 provided in the periphery of the pixel circuit 10 on the substrate 101 of the display panel unit 100 are also shown.

表示装置１は、映像信号Ｖsig（詳しくは信号振幅Ｖin）に基づいて画素回路１０内の電気光学素子（本例では発光部ＥＬＰとして有機ＥＬ素子１２７を使用する）を発光させる。このため、表示装置１は、画素アレイ部１０２に行列状に配される画素回路１０内に、少なくとも、駆動電流を生成する駆動トランジスタ１２１（駆動トランジスタＴＲD）、駆動トランジスタ１２１の制御入力端（ゲート端が典型例）と出力端（ソース端が典型例）の間に接続された保持容量１２０（保持容量Ｃcs）、駆動トランジスタ１２１の出力端に接続された電気光学素子の一例である有機ＥＬ素子１２７（発光部ＥＬＰ）、及び、保持容量１２０に信号振幅Ｖinに応じた情報を書き込むサンプリングトランジスタ１２５（書込トランジスタＴＲW）を備える。この画素回路１０においては、保持容量１２０に保持された情報に基づく駆動電流Ｉdsを駆動トランジスタ１２１で生成して電気光学素子の一例である有機ＥＬ素子１２７に流すことで有機ＥＬ素子１２７を発光させる。 The display device 1 causes the electro-optical element in the pixel circuit 10 (in this example, the organic EL element 127 is used as the light emitting unit ELP) to emit light based on the video signal V sig (specifically, the signal amplitude V in ). Therefore, the display device 1 includes at least a driving transistor 121 (driving transistor TR D ) that generates a driving current and a control input terminal (driving transistor TR D ) that generates a driving current in the pixel circuit 10 arranged in a matrix in the pixel array unit 102. A holding capacitor 120 (holding capacitor C cs ) connected between the gate end is a typical example) and an output end (the source end is a typical example), and is an example of an electro-optic element connected to the output end of the driving transistor 121 EL element 127 (light emitting unit ELP), and includes a sampling transistor 125 (the write transistor TR W) for writing the information corresponding to the storage capacitor 120 to the signal amplitude V in. In the pixel circuit 10, the driving current I ds based on the information held in the holding capacitor 120 is generated by the driving transistor 121 and is caused to flow through the organic EL element 127 which is an example of an electro-optical element, thereby emitting the organic EL element 127. Let

サンプリングトランジスタ１２５で保持容量１２０に信号振幅Ｖinに応じた情報を書き込むので、サンプリングトランジスタ１２５は、その入力端（ソース端もしくはドレイン端の一方）に信号電位（Ｖofs＋Ｖin）を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量１２０に信号振幅Ｖinに応じた情報を書き込む。もちろん、サンプリングトランジスタ１２５の出力端は、駆動トランジスタ１２１の制御入力端にも接続されている。 Since the sampling transistor 125 writes information corresponding to the signal amplitude V in to the holding capacitor 120, the sampling transistor 125 takes in the signal potential (V ofs + V in ) at its input terminal (either the source terminal or the drain terminal) Information corresponding to the signal amplitude Vin is written in the storage capacitor 120 connected to the output terminal (the other of the source terminal and the drain terminal). Of course, the output terminal of the sampling transistor 125 is also connected to the control input terminal of the drive transistor 121.

尚、ここで示した画素回路１０の接続構成は、最も基本的な構成を示したもので、画素回路１０は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線ＰＷＬ（本例では電源供給線１０５DSL）との間に配することがある。このような変形態様の画素回路であっても、後述の各実施例で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路１０である。   Note that the connection configuration of the pixel circuit 10 shown here is the most basic configuration, and the pixel circuit 10 only needs to include at least each of the above-described components. That is, other components) may be included. Further, the “connection” is not limited to the direct connection, but may be a connection through other components. For example, a change such as interposing a switching transistor or a functional unit having a certain function may be added between the connections as necessary. Typically, in order to dynamically control the display period (in other words, the non-light emission time), a switching transistor is provided between the output terminal of the driving transistor 121 and the electro-optical element (organic EL element 127), or The drive transistor 121 may be disposed between a power supply end (a drain end is a typical example) and a power supply line PWL (power supply line 105DSL in this example) which is a power supply wiring. Even in a pixel circuit having such a modified mode, as long as the configuration and operation described in each of the examples described below can be realized, the modified mode is also an embodiment of the display device according to the present disclosure. This is a pixel circuit 10 to be realized.

画素回路１０を駆動するための周辺部には、例えば、サンプリングトランジスタ１２５を水平周期で順次制御することで画素回路１０を線順次走査して、１行分の各保持容量１２０に映像信号Ｖsigの信号振幅Ｖinに応じた情報を書き込む書込走査部１０４、及び、書込走査部１０４での線順次走査に合わせて１行分の各駆動トランジスタ１２１の電源供給端に印加される電源供給を制御するための走査駆動パルス（電源駆動パルスDSL）を出力する駆動走査部１０５を具備する制御部１０９を設ける。制御部１０９には、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位（Ｖofs）と信号電位（Ｖofs＋Ｖin）で切り替わる映像信号Ｖsigがサンプリングトランジスタ１２５に供給されるように制御する水平駆動部１０６を設ける。 In the peripheral part for driving the pixel circuit 10, for example, the pixel circuit 10 is line-sequentially scanned by sequentially controlling the sampling transistors 125 in the horizontal period, and the video signal V sig is supplied to each holding capacitor 120 for one row. The power supply applied to the power supply terminals of the drive transistors 121 for one row in accordance with the line-sequential scanning in the writing scanning unit 104 and writing in the information corresponding to the signal amplitude V in A control unit 109 including a drive scanning unit 105 that outputs a scanning drive pulse (power supply drive pulse DSL) for controlling the power supply is provided. The control unit 109 receives a video signal V sig that switches between the reference potential (V ofs ) and the signal potential (V ofs + V in ) in each horizontal period in accordance with the line sequential scanning in the writing scanning unit 104 to the sampling transistor 125. A horizontal drive unit 106 is provided to control the supply.

制御部１０９は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsigの供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。即ち、信号電位（Ｖofs＋Ｖin）がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。 The control unit 109 preferably supplies the video signal V sig to the control input terminal of the drive transistor 121 by turning off the sampling transistor 125 when information corresponding to the signal amplitude V in is written in the storage capacitor 120. It is preferable to perform control so that the bootstrap operation in which the potential at the control input terminal is interlocked with the potential fluctuation at the output terminal of the drive transistor 121 is stopped. The control unit 109 preferably executes the bootstrap operation even at the beginning of light emission after the end of the sampling operation. That is, the sampling transistor 125 is turned off after the sampling transistor 125 is turned on in a state where the signal potential (V ofs + V in ) is supplied to the sampling transistor 125, so that the control input terminal of the driving transistor 121 is turned off. The potential difference at the output end is kept constant.

制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部１０９は、基準電位（＝第１ノード初期化電圧Ｖofs）がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。 The control unit 109 preferably controls the bootstrap operation so as to realize the temporal variation correction operation of the electro-optic element (organic EL element 127) in the light emission period. For this reason, the control unit 109 continuously turns off the sampling transistor 125 during the period in which the drive current I ds based on the information stored in the storage capacitor 120 flows through the electro-optical element (organic EL element 127). In this case, it is preferable that the voltage at the control input terminal and the output terminal can be kept constant and the temporal variation correction operation of the electro-optic element is realized. Even if the current-voltage characteristic of the organic EL element 127 varies with time due to the bootstrap operation of the storage capacitor 120 during light emission, the potential difference between the control input terminal and the output terminal of the drive transistor 121 is kept constant by the bootstrap storage capacitor 120. Therefore, a constant light emission brightness is always maintained. Preferably, the control unit 109 conducts the sampling transistor 125 in a time zone in which the reference potential (= first node initialization voltage V ofs ) is supplied to the input terminal (source terminal is a typical example) of the sampling transistor 125. As a result, the threshold value correcting operation for holding the voltage corresponding to the threshold voltage V th of the driving transistor 121 in the holding capacitor 120 is controlled.

この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタ１２１の閾値電圧に相当する電圧を十分に保持容量１２０へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させる。 The threshold correction operation, if necessary, may repeatedly performed in a plurality of horizontal periods preceding the writing to the storage capacitor 120 of the information corresponding to the signal amplitude V in. Here, “as necessary” means a case where a voltage corresponding to the threshold voltage of the drive transistor 121 cannot be sufficiently held in the storage capacitor 120 in the threshold correction period within one horizontal cycle. By performing the threshold correction operation a plurality of times, a voltage corresponding to the threshold voltage V th of the drive transistor 121 is reliably held in the holding capacitor 120.

更に好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておく。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定する。 More preferably, prior to the threshold value correcting operation, the control unit 109 conducts the sampling transistor 125 during a time period in which the reference potential (V ofs ) is supplied to the input terminal of the sampling transistor 125, thereby performing a threshold value correcting preparatory operation. Control is performed to execute (discharge operation or initialization operation). Prior to the threshold correction operation, the potentials of the control input terminal and the output terminal of the drive transistor 121 are initialized. More specifically, the storage capacitor 120 is connected between the control input terminal and the output terminal, so that the potential difference between both ends of the storage capacitor 120 is set to be equal to or higher than the threshold voltage Vth .

尚、２Ｔｒ／１Ｃ駆動構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路１０に、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖcc_Hと第１電位Ｖcc_Hとは異なる第２電位Ｖcc_Lとを切り替えて出力する駆動走査部１０５を設けるのがよい。そして、駆動トランジスタ１２１の電源供給端子に第１電位Ｖcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。又、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖcc_L（＝第２ノード初期化電圧Ｖini）に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端（つまり第１ノードＮＤ1）の電位を基準電位（Ｖofs）に、又出力端（つまり第２ノードＮＤ2）の電位を第２電位Ｖcc_Lに初期化するのがよい。 In the threshold correction in the 2Tr / 1C driving configuration, the control unit 109 supplies the driving current I ds to each pixel circuit 10 for one row in accordance with the line sequential scanning in the writing scanning unit 104. the first may be disposed a driving scanning unit 105 to output by switching between different second potential V cc - L is the potential V cc - H and the first potential V cc - H used for flow through the (organic EL element 127). Then, the sampling transistor 125 is turned on in a time zone in which the voltage corresponding to the first potential V cc — H is supplied to the power supply terminal of the driving transistor 121 and the signal potential (V ofs + V in ) is supplied to the sampling transistor 121. Thus, it is preferable to perform control so that the threshold value correction operation is performed. In the preparatory operation for threshold correction in the 2TR drive configuration, a voltage corresponding to the second potential V cc — L (= second node initialization voltage V ini ) is supplied to the power supply terminal of the drive transistor 121, and the sampling transistor 125 The sampling transistor 125 is turned on during a time period in which the reference potential (V ofs ) is supplied to the control input terminal (ie, the first node ND 1 ) of the drive transistor 121 to the reference potential (V ofs ). It is preferable to initialize the potential of the output terminal (that is, the second node ND 2 ) to the second potential V cc_L .

更に好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖcc_Hに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位（Ｖofs＋Ｖin）が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。以下２Ｔｒ／１Ｃ駆動構成での画素回路１０の一例について具体的に説明する。 More preferably, after the threshold correction operation, the control unit 109 is supplied with a voltage corresponding to the first potential V cc — H to the drive transistor 121 and is supplied with the signal potential (V ofs + V in ) to the sampling transistor 125. When the information of the signal amplitude Vin is written in the holding capacitor 120 by making the sampling transistor 125 conductive in the band, the correction for the mobility μ of the driving transistor 121 is controlled to be added to the information written in the holding capacitor 120. At this time, the sampling transistor 125 may be turned on at a predetermined position within a time zone in which the signal potential (V ofs + V in ) is supplied to the sampling transistor 125 for a period shorter than the time zone. Hereinafter, an example of the pixel circuit 10 in the 2Tr / 1C driving configuration will be specifically described.

画素回路１０は、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている。又、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、即ち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、又駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。 The pixel circuit 10 is basically an n-channel thin film field effect transistor, and a driving transistor is configured. In addition, a circuit for suppressing fluctuations in the drive current I ds to the organic EL element due to deterioration over time of the organic EL element, that is, a change in the current-voltage characteristic of the organic EL element which is an example of an electro-optical element is corrected. A threshold value correction function and a mobility correction function provided with a drive signal stabilization circuit (part 1) for maintaining the drive current I ds constant, and preventing fluctuations in the drive current due to characteristic variations (threshold voltage variations and mobility variations) of the drive transistor This is characterized in that a driving method for realizing the above and maintaining the driving current Ids constant is adopted.

駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ（駆動トランジスタ１２１及びサンプリングトランジスタ１２５）の駆動タイミングを工夫することで対処する。画素回路１０は、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsigの劣化なくサンプリングできるため、良好な画質を得ることができる。 As a method of suppressing the influence on the drive current I ds due to the characteristic variation of the drive transistor 121 (for example, variation or fluctuation in threshold voltage, mobility, etc.), the drive circuit of the 2TR configuration is used as it is as a drive signal stabilization circuit (part 1). This is dealt with by devising the drive timing of each transistor (drive transistor 121 and sampling transistor 125). The pixel circuit 10 has a 2TR drive configuration, and since the number of elements and wirings is small, in addition to being able to achieve high definition, sampling can be performed without deterioration of the video signal V sig , so that good image quality can be obtained. Can do.

画素回路１０は、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有する。   The pixel circuit 10 has a feature in the connection mode of the storage capacitor 120, and a bootstrap circuit that is an example of a drive signal stabilization circuit (part 2) is used as a circuit for preventing fluctuations in the drive current due to deterioration with time of the organic EL element 127. It is composed. A feature is that it has a drive signal stabilization circuit (part 2) that realizes a bootstrap function that makes the drive current constant even when the current-voltage characteristic of the organic EL element changes with time (to prevent fluctuations in the drive current). Have

画素回路１０は、書込みゲインやブートストラップゲインや移動度補正期間に関係する補助容量３１０を備える。但し、この補助容量３１０を備えることは必須ではない。画素回路１０を駆動するに当たっての基本的な制御動作は、補助容量３１０を備えていない画素回路１０におけるものと同様である。   The pixel circuit 10 includes an auxiliary capacitor 310 related to a write gain, a bootstrap gain, and a mobility correction period. However, it is not essential to provide this auxiliary capacity 310. The basic control operation for driving the pixel circuit 10 is the same as that in the pixel circuit 10 that does not include the auxiliary capacitor 310.

駆動トランジスタを始めとする各トランジスタとしてはＦＥＴ（電界効果トランジスタ）を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。   FETs (field effect transistors) are used as the transistors including the driving transistor. In this case, for the drive transistor, the gate end is handled as a control input end, either the source end or the drain end (here, the source end) is handled as the output end, and the other is the power supply end (here the drain end). ).

具体的には図４及び図５に示すように、画素回路１０は、それぞれｎチャネル型の駆動トランジスタ１２１及びサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。尚、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。 Specifically, as illustrated in FIGS. 4 and 5, the pixel circuit 10 includes an n-channel driving transistor 121 and a sampling transistor 125, and an organic EL element that is an example of an electro-optical element that emits light when a current flows. 127. In general, since the organic EL element 127 has a rectifying property, it is represented by a diode symbol. The organic EL element 127 has a parasitic capacitance Cel . In the figure, this parasitic capacitance Cel is shown in parallel with the organic EL element 127 (diode-like one).

駆動トランジスタ１２１は、ドレイン端Ｄが第１電位Ｖcc_H或いは第２電位Ｖcc_Lを供給する電源供給線１０５DSLに接続され、ソース端Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点は第２ノードＮＤ2でありノードＮＤ１２２とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素回路１０共通のカソード配線cath（電位はカソード電位Ｖcath、例えばGND）に接続されている。尚、カソード配線cathは、それ用の単一層の配線（上層配線）のみとしてもよいし、例えばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、画素アレイ部１０２（表示エリア）内に格子状又は列又は行状に配線され、上層配線と同電位で固定電位に設定される。 The drive transistor 121 has a drain end D connected to the power supply line 105DSL supplying the first potential Vcc_H or the second potential Vcc_L, and a source end S connected to the anode end A of the organic EL element 127 (connection thereof). The point is a second node ND 2 and is referred to as a node ND 122), and the cathode terminal K of the organic EL element 127 is connected to the cathode wiring cath (potential is the cathode potential V cath , for example, GND) common to all the pixel circuits 10. It is connected. The cathode wiring cath may be only a single layer wiring (upper layer wiring) for that purpose. For example, an auxiliary wiring for cathode wiring is provided on the anode layer where the wiring for anode is formed, and the resistance of the cathode wiring is set. The value may be reduced. The auxiliary wiring is wired in a grid, column, or row in the pixel array unit 102 (display area), and is set to a fixed potential at the same potential as the upper layer wiring.

サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HS（映像信号線ＤＴＬ）に接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点は第１ノードＮＤ1でありノードＮＤ１２１とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。 The sampling transistor 125 has a gate terminal G connected to the writing scanning line 104WS from the writing scanning unit 104, a drain terminal D connected to the video signal line 106HS (video signal line DTL), and a source terminal S connected to the driving transistor 121. (The connection point is the first node ND 1 and the node ND 121). The gate terminal G of the sampling transistor 125 is supplied with an active H write drive pulse WS from the write scanning unit 104. The sampling transistor 125 may have a connection mode in which the source terminal S and the drain terminal D are reversed.

駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSLに接続されている。電源供給線１０５DSLは、この電源供給線１０５DSLそのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧とも称される）とを切り替えて供給する。 The drain terminal D of the drive transistor 121 is connected to a power supply line 105DSL from the drive scanning unit 105 that functions as a power scanner. The power supply line 105DSL is characterized in that the power supply line 105DSL itself has a power supply capability to the drive transistor 121. The drive scanning unit 105 has a first voltage Vcc_H on the high voltage side corresponding to the power supply voltage and a second voltage on the low voltage side used for the preparatory operation prior to threshold correction with respect to the drain terminal D of the drive transistor 121. Vcc_L (also referred to as initialization voltage or initial voltage) is switched and supplied.

画素回路１０は、駆動トランジスタ１２１のドレイン端Ｄ側（電源回路側）を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSLで駆動することで、閾値補正に先立つ準備動作を行なうことが可能になっている。第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsigの基準電位（Ｖofs）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖgとソース電位Ｖsの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSLの低電位側の第２電位Ｖcc_Lを設定する。尚、基準電位（Ｖofs）は、閾値補正動作に先立つ初期化動作に利用されるとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用される。 The pixel circuit 10 drives the drain end D side (power supply circuit side) of the drive transistor 121 with the power supply drive pulse DSL that takes two values of the first potential V cc_H and the second potential V cc_L , thereby preparing for threshold correction. The operation can be performed. The second potential V cc - L, and the reference electric potential (V ofs) sufficiently lower than the potential of the video signal V sig of the video signal line 106HS. Specifically, the power supply line 105DSL is low so that the gate-source voltage V gs (the difference between the gate potential V g and the source potential V s ) of the driving transistor 121 is larger than the threshold voltage V th of the driving transistor 121. A second potential V cc_L on the potential side is set. The reference potential (V ofs ) is used for an initialization operation prior to the threshold correction operation and also used for precharging the video signal line 106HS in advance.

このような画素回路１０では、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。 In such a pixel circuit 10, when driving the organic EL element 127, the first potential V cc — H is supplied to the drain terminal D of the driving transistor 121, and the source terminal S is connected to the anode terminal A side of the organic EL element 127. Thus, a source follower circuit is formed as a whole.

このような画素回路１０を採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。 When such a pixel circuit 10 is employed, a 2TR drive configuration using one switching transistor (sampling transistor 125) for scanning in addition to the drive transistor 121 is adopted, and a power supply drive pulse DSL for controlling each switching transistor is used. In addition, by setting the on / off timing of the write drive pulse WS, the influence on the drive current I ds due to deterioration with time of the organic EL element 127 and characteristic changes of the drive transistor 121 (for example, variations and fluctuations in threshold voltage, mobility, etc.) prevent.

加えて、表示装置１においては、画素回路１０ごとに、ノードＮＤ１２２（駆動トランジスタ１２１のソース端Ｓ及び保持容量１２０の一方の端子と有機ＥＬ素子１２７のアノード端Ａの接続点）に容量値Ｃsubの容量素子である補助容量３１０を追加する。補助容量３１０の他方の端子（ノードＮＤ３１０と称する）の接続箇所に関わらず、補助容量３１０は、回路構成上、有機ＥＬ素子１２７（その寄生容量Ｃel）と電気回路的に並列接続される。ノードＮＤ３１０の接続箇所は、一例として、全ての有機ＥＬ素子１２７のカソード端Ｋが接続される全画素回路１０共通のカソード配線cath（上層配線でもよいし補助配線でもよい）とする。ノードＮＤ３１０の接続点は、これ以外にも、例えば自段（行）の電源供給線１０５DSLや、自段（行）以外の電源供給線１０５DSLや、任意の値（接地電位を含む）の固定電位点としてもよい。ノードＮＤ３１０の接続点が何れであるかによって、それぞれ長短（利点と欠点）があるが、ここではその説明を割愛する。 In addition, in the display device 1, for each pixel circuit 10, a capacitance value C is added to a node ND122 (a connection point between the source terminal S of the driving transistor 121 and one terminal of the storage capacitor 120 and the anode terminal A of the organic EL element 127). An auxiliary capacitor 310, which is a sub capacitive element, is added. Regardless of the connection location of the other terminal (referred to as node ND310) of the auxiliary capacitor 310, the auxiliary capacitor 310 is electrically connected in parallel with the organic EL element 127 (its parasitic capacitance C el ) in terms of circuit configuration. As an example, the connection point of the node ND310 is a cathode wiring cath (may be an upper layer wiring or an auxiliary wiring) common to all the pixel circuits 10 to which the cathode ends K of all the organic EL elements 127 are connected. In addition to this, the connection point of the node ND310 is, for example, a power supply line 105DSL at its own stage (row), a power supply line 105DSL other than its own stage (row), or a fixed potential of any value (including ground potential). It is good also as a point. Depending on the connection point of the node ND310, there are advantages and disadvantages (advantages and disadvantages), but the explanation is omitted here.

保持容量１２０の容量値Ｃcsと有機ＥＬ素子１２７の寄生容量Ｃelの容量値Ｃelは、書込みゲインＧinとブートストラップゲインＧbstの間で折り合いを付け、各ゲインが適度なものとなるように決定する。補助容量３１０の容量値Ｃsubを調整することで書込みゲインＧinとブートストラップゲインＧbstを調整できる。このことを利用すると、ＲＧＢ３画素回路１０間で容量値Ｃsubを相対的に調整することで、ホワイトバランスをとることもできる。即ち、Ｒ、Ｇ、Ｂの各色用の有機ＥＬ素子１２７の発光効率が異なるので、補助容量３１０がない場合には、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにはホワイトバランスがとれないので、色別に信号振幅Ｖinを異ならせることでホワイトバランスをとることになる。これに対して、補助容量３１０の容量値ＣsubをＲＧＢ３画素回路１０間で相対的に調整することで、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにでもホワイトバランスがとれる。加えて、補助容量３１０を追加することで、閾値補正動作に影響を与えることなく、移動度μの補正に要する時間（移動度補正時間）を調整することができる。補助容量３１０を利用して移動度補正時間を調整可能にすることで、画素回路１０の駆動が高速化しても、十分に移動度の補正を行なうことができる。 Capacitance C el of the parasitic capacitance C el capacitance value C cs and the organic EL element 127 of the storage capacitor 120, with a compromise between write gain G in a bootstrap gain G bst, becomes the gain moderate To be determined. The write gain G in and the bootstrap gain G bst can be adjusted by adjusting the capacitance value C sub of the auxiliary capacitor 310. When this is utilized, white balance can be achieved by relatively adjusting the capacitance value C sub between the RGB three-pixel circuits 10. That is, since the light emission efficiency of the organic EL elements 127 for R, G, and B colors is different, when there is no auxiliary capacitor 310, white balance is obtained when the same drive current I ds (that is, the same signal amplitude V in ). because can not be taken, so that the white balance by varying the signal amplitude V in the color. In contrast, the capacitance value C sub of the auxiliary capacitor 310 by relatively adjusting between RGB3 pixel circuit 10, the white balance even when the same driving current I ds (i.e. the same signal amplitude V in) I can take it. In addition, by adding the auxiliary capacitor 310, it is possible to adjust the time required for correcting the mobility μ (mobility correction time) without affecting the threshold value correction operation. By making it possible to adjust the mobility correction time using the auxiliary capacitor 310, the mobility can be sufficiently corrected even when the driving of the pixel circuit 10 is accelerated.

［画素回路の動作］
図６は、図４に示した画素回路１０に関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャート（理想状態）である。図６においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSLの電位変化、映像信号線１０６HSの電位変化を表してある。これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖg及びソース電位Ｖsの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSLの１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。 [Operation of pixel circuit]
Figure 6 is an example of a driving timing regarding the pixel circuits 10 shown in FIG. 4 is a timing chart for explaining the operation of writing the information of the signal amplitude V in the storage capacitor 120 in a line sequential manner (ideal state). In FIG. 6, the change in the potential of the write scanning line 104WS, the change in the potential of the power supply line 105DSL, and the change in the potential of the video signal line 106HS are shown with a common time axis. In parallel with these potential changes, changes in the gate potential V g and the source potential V s of the drive transistor 121 are also shown. Basically, the same driving is performed with a delay of one horizontal scanning period for each row of the write scanning line 104WS and the power supply line 105DSL.

図６中の信号のように各パルスのタイミングによって有機ＥＬ素子１２７に流れる電流値をコントロールする。図６のタイミング例では、電源駆動パルスDSLを第２電位Ｖcc_Lとすることで消光及びノードＮＤ１２２を初期化した後、第１ノード初期化電圧Ｖofsを映像信号線１０６HSに印加している際にサンプリングトランジスタ１２５をオン状態としてノードＮＤ１２１を初期化する（放電期間Ｃ及び初期化期間Ｄ：纏めて閾値補正準備期間）。そして、この状態で電源駆動パルスDSLを第１電位Ｖcc_Hとすることで閾値補正を行なう（閾値補正期間Ｅ）。その後、サンプリングトランジスタ１２５をオフ状態とし、映像信号線１０６HSに映像信号Ｖsigを印加する。その状態でサンプリングトランジスタ１２５をオン状態とすることにより信号を書き込むと同時に移動度補正を行なう（書込み＆移動度補正期間Ｈ）。信号を書き込んだ後、サンプリングトランジスタ１２５をオフ状態にすると発光を開始する（発光期間Ｉ）。このように移動度補正や閾値補正等、パルスの位相差によって駆動をコントロールする。 The value of the current flowing through the organic EL element 127 is controlled by the timing of each pulse as in the signal in FIG. In the timing example of Figure 6, after the quenching and node ND122 is initialized by the power driving pulse DSL and the second potential V cc - L, when the application of the first node initialization voltage V ofs to the video signal line 106HS Then, the sampling transistor 125 is turned on to initialize the node ND121 (discharge period C and initialization period D: collectively threshold correction preparation period). In this state, threshold correction is performed by setting the power supply driving pulse DSL to the first potential Vcc_H (threshold correction period E). Thereafter, the sampling transistor 125 is turned off, and the video signal V sig is applied to the video signal line 106HS. In this state, the sampling transistor 125 is turned on to write a signal and simultaneously perform mobility correction (writing & mobility correction period H). After writing the signal, when the sampling transistor 125 is turned off, light emission is started (light emission period I). In this way, the drive is controlled by the phase difference of the pulses such as mobility correction and threshold correction.

このように、画素回路１０では、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成される。即ち、画素回路１０は、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖth及びキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖth及びキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電位補正値ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。その結果、表示装置１は、入力される映像信号Ｖsig（信号振幅Ｖin）に対応する安定した階調で表示でき、高画質の画像を得ることができる。 Thus, in the pixel circuit 10, a threshold correction circuit and a mobility correction circuit are automatically configured by devising drive timing. That is, the pixel circuit 10, in order to prevent the influence on the drive current I ds according to characteristic variations of the driving transistor 121 (variations in the threshold voltage V t h and a carrier mobility μ in the present example), the threshold voltage V th and the carrier mobility It functions as a drive signal stabilization circuit that corrects the influence of μ and maintains a constant drive current. Since not only the bootstrap operation but also the threshold correction operation and the mobility correction operation are executed, the gate-source voltage V gs maintained in the bootstrap operation is a voltage and mobility corresponding to the threshold voltage V th. Since it is adjusted by the correction potential correction value ΔV for correction, the light emission luminance of the organic EL element 127 is not affected by variations in the threshold voltage V th and the mobility μ of the driving transistor 121, and the organic EL element 127 Not affected by deterioration over time. As a result, the display device 1 can display with a stable gradation corresponding to the input video signal V sig (signal amplitude V in ), and can obtain a high-quality image.

又、画素回路１０は、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。又、駆動トランジスタ１２１及びその周辺部のサンプリングトランジスタ１２５等も含めてｎチャネル型のみのトランジスタを用いて画素回路１０を構成することができ、トランジスタ作製においても低コスト化が図れる。   Further, since the pixel circuit 10 can be configured by a source follower circuit using an n-channel type drive transistor 121, even if the current organic EL element of the anode / cathode electrode is used as it is, Drive becomes possible. In addition, the pixel circuit 10 can be configured using only n-channel transistors including the driving transistor 121 and the peripheral sampling transistor 125 and the like, so that the cost can be reduced in transistor fabrication.

［表示むら現象の発生原因］
図７〜図９は、表示装置１で発生する表示むら現象を説明する図である。ここで、図７は、映像信号Ｖsigの映像信号線１０６HSへの伝達インタフェースの基本構成を説明する図である。図８は、映像信号Ｖsigの映像信号線１０６HSへの伝達インタフェースに使用されるセレクタ（信号選択回路）の構成例を説明する図である。図９は、図８に示したセレクタにおける第１比較例の動作及び表示むらの発生原理を説明する図である。図９（Ａ）は、第１比較例のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図９（Ｂ）は、図９（Ａ）に示したサンプリング順における水平位置と輝度との関係の一例を示す図である。図９（Ｃ）は、図９（Ａ）に示したサンプリング順の場合に発生する表示むらを説明する図である。 [Cause of display unevenness]
7 to 9 are diagrams for explaining the display unevenness phenomenon that occurs in the display device 1. Here, FIG. 7 is a diagram illustrating a basic configuration of a transmission interface of the video signal V sig to the video signal line 106HS. FIG. 8 is a diagram illustrating a configuration example of a selector (signal selection circuit) used for an interface for transmitting the video signal V sig to the video signal line 106HS. FIG. 9 is a diagram for explaining the operation of the first comparative example and the principle of occurrence of display unevenness in the selector shown in FIG. FIG. 9A is a timing chart showing the sampling order (selector timing) of the first comparative example. FIG. 9B is a diagram illustrating an example of the relationship between the horizontal position and the luminance in the sampling order illustrated in FIG. FIG. 9C is a diagram illustrating display unevenness that occurs in the case of the sampling order shown in FIG.

表示装置１においては、セレクタ４００を設け、水平駆動部１０６と映像信号線１０６HSとの間にセレクタ４００を介在させることがある。セレクタ４００は、映像信号線１０６HSを選択する選択部の一例であって、出力端に接続された映像信号線１０６HSに映像信号Ｖsigを選択的に出力可能なものを用いる。例えば、水平駆動部１０６に配置可能なパッド数（つまり配線数）に対して、画素アレイ部１０２の列数或いは行数が多い場合への対処のためである。セレクタ４００としては、１入力−Ｎ出力型（Ｎは２以上の正の整数）が使用され、端子部１０８側を入力側とし、制御部１０９（ここでは水平駆動部１０６）側を出力側として使用される。１入力−Ｎ出力型のセレクタセレクタ４００を使用し、セレクタセレクタ４００の使用数をＭとする場合、基本的には（全ての出力端４０４を使用するとした場合）、映像信号線１０６HSの総数はＭ・Ｎとなる。 In the display device 1, a selector 400 may be provided, and the selector 400 may be interposed between the horizontal driving unit 106 and the video signal line 106HS. The selector 400 is an example of a selection unit that selects the video signal line 106HS, and uses a selector that can selectively output the video signal V sig to the video signal line 106HS connected to the output terminal. For example, this is to cope with a case where the number of columns or rows of the pixel array unit 102 is larger than the number of pads (that is, the number of wirings) that can be arranged in the horizontal driving unit 106. As the selector 400, a 1-input-N-output type (N is a positive integer of 2 or more) is used, and the terminal unit 108 side is an input side, and the control unit 109 (here, the horizontal drive unit 106) side is an output side. used. When the 1-input-N-output type selector selector 400 is used and the number of selector selectors 400 used is M, basically (when all output terminals 404 are used), the total number of video signal lines 106HS is M · N.

ここで、端子部１０８と水平駆動部１０６との間に設けられたセレクタ４００に着目する。図８に示すように、セレクタセレクタ４００としては、例えば、１水平走査期間内に９回書込みを行なうべく１入力−９出力型とする。映像信号Ｖsigが映像信号処理部２２０から端子部１０８を介してセレクタ４００の入力端４０２に供給される。セレクタ４００の出力端４０４_n（ｎは出力端の番号）は、映像信号線１０６HSに接続される。 Here, attention is focused on the selector 400 provided between the terminal unit 108 and the horizontal driving unit 106. As shown in FIG. 8, the selector selector 400 is, for example, a 1-input-9-output type in order to perform writing 9 times within one horizontal scanning period. The video signal V sig is supplied from the video signal processing unit 220 to the input terminal 402 of the selector 400 via the terminal unit 108. The output terminal 404_n (n is the number of the output terminal) of the selector 400 is connected to the video signal line 106HS.

セレクタ４００の制御端４０６_n（ｎは出力端の番号と対応）には、入力端４０２に供給された映像信号Ｖsigの出力先を指示する制御信号sel_n（ｎは出力端の番号と対応）が端子部１０８を介して駆動信号生成部２００から供給される。このような構成においては、セレクタ４００で出力先を切り替えながら複数の映像信号線１０６HS（つまり画素回路１０）に順番に映像信号Ｖsigを供給する。セレクタ４００を使用することで、セレクタごとに、対応する複数列の各映像信号線１０６HSに映像信号Ｖsigを切り替えて供給することができる。 A control signal sel_n (n corresponds to the number of the output terminal) indicating the output destination of the video signal Vsig supplied to the input terminal 402 is connected to the control terminal 406_n (n corresponds to the number of the output terminal) of the selector 400. The signal is supplied from the drive signal generation unit 200 via the unit 108. In such a configuration, the video signal V sig is sequentially supplied to the plurality of video signal lines 106HS (that is, the pixel circuit 10) while the output destination is switched by the selector 400. By using the selector 400, the video signal V sig can be switched and supplied to the video signal lines 106HS corresponding to a plurality of columns for each selector.

図８に示すように、セレクタ４００内には、出力端４０４ごとにスイッチ回路４１０が設けられている。スイッチ回路４１０は、好適にはトランスファーゲート構造のスイッチ回路（ＣＭＯＳスイッチが典型例）を利用した構成であるとよい。例えば、図示のように、スイッチ回路４１０は、ＮＭＯＳ４１４（ｎチャネル型のＭＯＳＦＥＴ）とＰＭＯＳ４１６（ｐチャネル型のＭＯＳＦＥＴ）とが相補接続されており、ＰＭＯＳ４１６の制御入力端側にはインバータ４２８が設けられている。   As shown in FIG. 8, a switch circuit 410 is provided for each output terminal 404 in the selector 400. The switch circuit 410 preferably has a configuration using a transfer gate structure switch circuit (typically a CMOS switch). For example, as shown in the figure, in the switch circuit 410, an NMOS 414 (n-channel type MOSFET) and a PMOS 416 (p-channel type MOSFET) are complementarily connected, and an inverter 428 is provided on the control input end side of the PMOS 416. ing.

スイッチ回路４１０は、ＮＭＯＳ４１４の制御入力端とインバータ４２８の入力端がスイッチ回路４１０の制御端４０６_nであり、制御端４０６_nにアクティブＨの制御信号sel_nが供給され、制御信号sel_nがＨレベルのときにオン状態となり入力端４０２の信号を取り込んで出力端４０４_nに接続された映像信号線１０６HSに出力する。図示しないが、インバータ４２８の出力端側をＮＭＯＳ４１４とする相補接続にすることもでき、この場合には、制御端４０６_nにはアクティブＬの制御信号sel_nが供給され、制御信号sel_nがＬレベルのときにオン状態となり入力端４０２の信号を取り込んで出力端４０４_nに接続された映像信号線１０６HSに出力する。   In the switch circuit 410, when the control input terminal of the NMOS 414 and the input terminal of the inverter 428 are the control terminal 406_n of the switch circuit 410, the control signal sel_n of the active H is supplied to the control terminal 406_n and the control signal sel_n is at the H level. The signal is turned on and the signal at the input terminal 402 is taken in and output to the video signal line 106HS connected to the output terminal 404_n. Although not shown, the output terminal side of the inverter 428 can be complementary connected to the NMOS 414. In this case, when the control signal sel_n is supplied to the control terminal 406_n and the control signal sel_n is at the L level, And the signal at the input terminal 402 is taken in and output to the video signal line 106HS connected to the output terminal 404_n.

このような構成のセレクタ４００は、制御端４０６_nのそれぞれについて制御端４０６_nが設けられており、全てのスイッチ回路４１０_nを同時にオンさせることもできるし、何れか１つのスイッチ回路４１０のみを順番にオンさせることもできる。   In the selector 400 having such a configuration, the control terminal 406_n is provided for each of the control terminals 406_n, and all the switch circuits 410_n can be turned on simultaneously, or only one of the switch circuits 410 can be turned on in order. It can also be made.

図９（Ａ）には、そのスイッチ制御の一例が示されている。１入力−９出力型のセレクタ４００を使用しており、又、色配列の１組（つまりカラーの１画素）が、Ｒ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成されている。先ず、閾値補正を行なうべく、入力端４０２に第１ノード初期化電圧（Ｖofs）が供給されている状態で全ての制御端４０６_nへの制御信号sel_nをＨレベルとして全てのスイッチ回路４１０_nを一斉にオン状態とすることにより、一斉に第１ノード初期化電圧（Ｖofs）を映像信号線１０６HSに供給する（閾値補正期間Ｅ）。この後、入力端４０２に映像信号Ｖsig_nが供給されている状態で対応する制御端４０６_nへの制御信号sel_nを順番にＨレベルとしてスイッチ回路４１０_nを順にオン状態とすることにより、映像信号Ｖsig_1から映像信号Ｖsig_9までを順番に映像信号線１０６HSに供給し、その後に信号書込みや移動度補正を行なう（書込み＆移動度補正期間Ｈ）。つまり、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図９（Ａ）に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_6（Ｂ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_8（Ｇ画素）→出力端４０４_9（Ｂ画素）となっている。 FIG. 9A shows an example of the switch control. A 1-input-9-output type selector 400 is used, and one set of color arrangements (that is, one color pixel) is composed of three sub-pixels of R pixel, G pixel, and B pixel. . First, in order to perform threshold correction, the control signal sel_n to all the control terminals 406_n is set to the H level in a state where the first node initialization voltage (V ofs ) is supplied to the input terminal 402, and all the switch circuits 410_n are simultaneously set. by the oN state, and it supplies a first node initialization voltage (V ofs) to the video signal line 106HS simultaneously (the threshold correction period E) to. Thereafter, by the turn-on state switching circuit 410_n control signal sel_n the H level in order to control end 406_n video signal V Sig_n corresponding in a state of being supplied to the input terminal 402, the video signal V Sig_1 To video signal V sig — 9 are sequentially supplied to the video signal line 106HS, and then signal writing and mobility correction are performed (writing & mobility correction period H). That is, as shown in FIG. 9A, the sampling order of the video signal V sig_n to the output end 404_n is as follows: output end 404_1 (R pixel) → output end 404_2 (G pixel) → output end 404_3 (B pixel) → Output end 404_4 (R pixel) → output end 404_5 (G pixel) → output end 404_6 (B pixel) → output end 404_7 (R pixel) → output end 404_8 (G pixel) → output end 404_9 (B pixel) Yes.

ここで、映像信号線１０６HSに映像信号Ｖsig_nが供給された後に書込駆動パルスWSがハイレベルとなりサンプリングトランジスタ１２５がオン状態となり信号電位Ｖin_nが画素回路１０（詳しくは保持容量１２０）に書き込まれるまでの期間は、信号電位Ｖin_nを映像信号線１０６HS（詳しくはその寄生容量）に保持し続けるフローティング期間となる。このフローティング期間内に、他の配線等のカップリングの影響を受けるため保持される電位が多少変動してしまうことが懸念される。 Here, after the video signal V sig_n is supplied to the video signal line 106HS, the write drive pulse WS becomes high level, the sampling transistor 125 is turned on, and the signal potential V in_n is written to the pixel circuit 10 (specifically, the storage capacitor 120). This period is a floating period in which the signal potential V in_n is kept on the video signal line 106HS (specifically, its parasitic capacitance). During this floating period, there is a concern that the potential held may vary somewhat due to the influence of coupling of other wirings and the like.

更には、映像信号Ｖsig_1から映像信号Ｖsig_9までを順番に映像信号線１０６HSに供給するので、出力端４０４_nごとに期間差があるため、映像信号Ｖsig_n（信号電位Ｖin_n）が同じであっても、出力端４０４_nの電位に差が発生し、表示画像としては輝度が不連続に変化する輝度差が生じることが懸念される。 Furthermore, since the video signal V sig_1 to the video signal V sig_9 are sequentially supplied to the video signal line 106HS, there is a period difference for each output terminal 404_n, so the video signal V sig_n (signal potential V in_n ) is the same. However, there is a concern that a difference occurs in the potential of the output terminal 404_n, and that a luminance difference in which the luminance changes discontinuously is generated as a display image.

例えば、各サンプリングタイミングの間隔（出力端４０４_nの選択間隔）を１セレクト期間（１ｓｅｌ）としたとき、図９（Ｂ）に示すように、最初に出力先として指示される出力端４０４_s（この例では出力端４０４_1）と最後に出力先として指示される出力端４０４_e（この例では出力端４０４_9）との間では最も時間経過が大きく（８ｓｅｌ分ある）、隣接画素間の輝度差は８ｓｅｌ分に対応した値であり、その輝度差が最も大きくなると考えられる。このため、図９（Ｃ）に示すように、出力端４０４_s（出力端４０４_1）と出力端４０４_e（出力端４０４_9）との境界位置（つまりセレクタ４００の境界）に対応する部分で筋状のノイズが視認され、ユニフォミティが損なわれる懸念がある。分かり易く云えば、セレクタ４００の境界でスジが見えるという現象が起こり得る。   For example, when each sampling timing interval (selection interval of the output terminal 404_n) is one select period (1sel), as shown in FIG. 9B, the output terminal 404_s (this example) first designated as the output destination In this case, the time lapse is greatest between the output end 404_1) and the output end 404_e (output end 404_9 in this example) that is finally designated as the output destination (there is 8sel), and the luminance difference between adjacent pixels is 8sel. It is a corresponding value, and the luminance difference is considered to be the largest. For this reason, as shown in FIG. 9C, streak noise is generated at a portion corresponding to the boundary position between the output end 404_s (output end 404_1) and the output end 404_e (output end 404_9) (that is, the boundary of the selector 400). Is visible and there is a concern that uniformity may be impaired. In other words, a phenomenon in which streaks are visible at the boundary of the selector 400 may occur.

更には、カラー表示に着目すると、 同一のセレクタ４００内において、Ｒ画素→Ｇ画素→Ｂ画素→Ｒ画素→…の順に選択されている。このため、セレクタ４００内においても、又、隣接するセレクタ４００間においても、色別に着目した場合には輝度差が大きいし（３ｓｅｌ分）、カラーの１画素のそれぞれに着目した場合も輝度差が大きい（セレクタ４００間では６ｓｅｌ分）。   Further, focusing on color display, the pixels are selected in the order of R pixel → G pixel → B pixel → R pixel →... In the same selector 400. For this reason, even within the selector 400 and between the adjacent selectors 400, the luminance difference is large when attention is paid to each color (for 3 sel), and the luminance difference is also significant when attention is paid to each of one color pixel. Large (for 6 sel between the selectors 400).

［表示むら現象の対策手法］
図１０は、本実施形態のサンプリングタイミングの原理を説明する図である。図１０（Ａ）は、第１比較例の場合を示し、図１０（Ｂ）は、第２比較例の場合を示し、図１０（Ｃ）は、本実施形態の場合を示す。 [Measures against uneven display phenomenon]
FIG. 10 is a diagram for explaining the principle of the sampling timing of this embodiment. 10A shows the case of the first comparative example, FIG. 10B shows the case of the second comparative example, and FIG. 10C shows the case of the present embodiment.

セレクタ４００を用いて映像信号Ｖsig_nを順番に映像信号線１０６HSに供給すると、出力端４０４_nごとに期間差があるため、映像信号Ｖsig_n（信号電位Ｖin_n）が同じであっても出力端４０４_nの電位に差が発生し表示むらの原因となってしまう。１入力−９出力型のセレクタ４００を使用する場合で例示する。図１０（Ａ）に示す第１比較例の場合は、最初に出力先として指定される出力端４０４_sを出力端４０４_1とし、最後に出力先として指定される出力端４０４_eを出力端４０４_9としているので、隣接するセレクタ４００間において、出力端４０４_sと出力端４０４_eとが隣接してしまい、出力端４０４_sと出力端４０４_eとの間では最も時間経過が大きく、輝度差も最も大きくなると考えられる。簡単に云えば、隣接するセレクタ４００間の境界と対応する部分での輝度差が最も大きくなる。一方、図１０（Ｂ）に示す第２比較例の場合は、最初に出力先として指定される出力端４０４_sを出力端４０４_5とし、最後に出力先として指定される出力端４０４_eを出力端４０４_4としているので、１つのセレクタ４００内において、出力端４０４_sと出力端４０４_eとが隣接しており、出力端４０４_sと出力端４０４_eとの間では最も時間経過が大きく、輝度差も最も大きくなると考えられる。簡単に云えば、１つのセレクタ４００内においても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eの境界と対応する部分での輝度差が最も大きくなる。このため、セレクタ４００を介して映像信号Ｖsig_nを画素回路１０に順に供給する構成を採る場合においても表示むらを抑制することのできる技術の開発要求がある。 When the video signal V sig_n is sequentially supplied to the video signal line 106HS using the selector 400, there is a period difference for each output terminal 404_n. Therefore, even if the video signal V sig_n (signal potential V in_n ) is the same, the output terminal 404_n. A difference occurs in the potential of the display, causing uneven display. An example of using a 1-input-9-output type selector 400 will be described. In the case of the first comparative example shown in FIG. 10A, the output end 404_s first designated as the output destination is the output end 404_1, and finally the output end 404_e designated as the output destination is the output end 404_9. Between the adjacent selectors 400, the output end 404_s and the output end 404_e are adjacent to each other, and it is considered that the time elapses between the output end 404_s and the output end 404_e, and the luminance difference becomes the largest. Simply put, the luminance difference at the portion corresponding to the boundary between the adjacent selectors 400 becomes the largest. On the other hand, in the case of the second comparative example shown in FIG. 10B, the output end 404_s first designated as the output destination is the output end 404_5, and finally the output end 404_e designated as the output destination is the output end 404_4. Therefore, in one selector 400, the output end 404_s and the output end 404_e are adjacent to each other, and it is considered that the time elapses most between the output end 404_s and the output end 404_e, and the luminance difference becomes the largest. In short, even within one selector 400, the luminance difference at the portion corresponding to the boundary between the output end 404_s first designated as the output destination and the output end 404_e last designated as the output destination is the largest. . For this reason, there is a demand for development of a technique capable of suppressing display unevenness even when the configuration in which the video signal V sig_n is sequentially supplied to the pixel circuit 10 via the selector 400 is adopted.

本実施形態は、この要求に対して、セレクタ４００（詳しくはスイッチ回路４１０）の切替タイミングを工夫することにより、出力端４０４_nごとの期間差に起因する表示むら現象を解消する。図９（Ａ）に示した第１比較例のタイミングに対して、セレクタサンプリング順序を入れ替える趣旨である。出力端４０４の選択タイミングを工夫することにより、回路構成としては変更することなく、筋状のノイズを抑制できる。   In this embodiment, the display unevenness phenomenon caused by the period difference for each output terminal 404_n is eliminated by devising the switching timing of the selector 400 (specifically, the switch circuit 410) in response to this request. This is to change the selector sampling order with respect to the timing of the first comparative example shown in FIG. By devising the selection timing of the output terminal 404, streak noise can be suppressed without changing the circuit configuration.

具体的には、本実施形態の切替タイミングの原理が、図１０（Ｃ）に示されている。図１０（Ｃ）では、複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係が示されている。因みに、理解を容易にするべく、各セレクタ４００の出力端４０４_nとその出力先を制御する（つまり出力端４０４_nを選択する）制御端４０６_nとの配置態様は、全てのセレクタ４００（セレクタ４００_m-1、セレクタ４００_m、セレクタ４００_m+1）について同じであるとする。   Specifically, the principle of the switching timing of this embodiment is shown in FIG. FIG. 10C shows the relationship of the selection order of output terminals (in particular, the output terminal 404_s and the output terminal 404_e) among the plurality of selectors 400. Incidentally, in order to facilitate understanding, the arrangement form of the output terminal 404_n of each selector 400 and the control terminal 406_n for controlling the output destination (that is, selecting the output terminal 404_n) is the same for all selectors 400 (selector 400_m−1). , Selector 400_m and selector 400_m + 1) are the same.

図示のように、セレクタ４００の出力端４０４（つまり、それに接続される映像信号線１０６HS）に着目したとき、少なくとも同一のセレクタ４００内において、好ましくは隣接する他のセレクタ４００との関係においても、最初に出力先として指定される出力端４０４_sと最後に出力先として指定される出力端４０４_eとが隣接しないように、スイッチ回路４１０を切り替える（つまり、サンプリング順序を設定する）点に特徴がある。これは、図９（Ｂ）や図１０（Ａ）や図１０（Ｂ）に示したように、出力端４０４_nごとに選択される期間差に起因する表示むらは、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとの間では最も時間経過が大きく、輝度差も最も大きくなると考えられることに基づいている。最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとを隣接させなければ、少なくとも、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとを隣接させた場合よりも、隣接する出力端４０４_sと出力端４０４_Eとの電位差（それに基づく輝度差）を小さくでき、出力端４０４_nごとに選択される期間差に起因する表示むらを抑制することができる。   As shown in the drawing, when attention is paid to the output end 404 of the selector 400 (that is, the video signal line 106HS connected thereto), at least in the same selector 400, preferably in relation to another adjacent selector 400, It is characterized in that the switch circuit 410 is switched (that is, the sampling order is set) so that the output terminal 404_s specified as the output destination first and the output terminal 404_e specified as the output destination are not adjacent to each other. As shown in FIG. 9B, FIG. 10A, and FIG. 10B, the display unevenness caused by the period difference selected for each output terminal 404_n is first designated as the output destination. This is based on the fact that the time lapse is greatest between the output terminal 404_s and the output terminal 404_e that is finally designated as the output destination, and the luminance difference is also the largest. Unless the output terminal 404_s first designated as the output destination and the output terminal 404_e last designated as the output destination are not adjacent, at least the output terminal 404_s first designated as the output destination and last designated as the output destination The potential difference between the adjacent output terminals 404_s and 404_E (the luminance difference based thereon) can be made smaller than the case where the output terminals 404_e are adjacent to each other, and the display resulting from the period difference selected for each output terminal 404_n Unevenness can be suppressed.

図示した例は、最初に出力先として指定される出力端４０４_sを偶数行の何れかとし、先ず偶数行のみを降順に選択し、出力端４０４_2（最初の偶数行）に達したら、最後の奇数行（この例では出力端４０４_9）の選択に移り、更に奇数行のみを降順に選択し、出力端４０４_1（最初の奇数行）に達したら、最後の偶数行（この例では出力端４０４_8）の選択に移り、更に残りの偶数行のみを降順に選択する例である。簡単に云えば、１つおきに降順に選択する形態の一例である。図は、出力端４０４_sを出力端４０４_4にする場合で示しており、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、出力端４０４_4→出力端４０４_2→出力端４０４_9→出力端４０４_7→出力端４０４_5→出力端４０４_3→出力端４０４_1→出力端４０４_8→出力端４０４_6となる。 In the illustrated example, the output end 404_s first designated as the output destination is set to one of even lines, only the even lines are first selected in descending order, and when the output end 404_2 (first even line) is reached, the last odd number is selected. The process proceeds to the selection of the row (in this example, the output end 404_9). Further, only the odd-numbered rows are selected in descending order. When the output end 404_1 (the first odd-numbered row) is reached, the last even-numbered row (in this example, the output end 404_8) In this example, the process proceeds to selection, and only the remaining even lines are selected in descending order. Simply put, this is an example of selecting every other item in descending order. The figure shows the case where the output terminal 404_s is changed to the output terminal 404_4. The sampling order of the video signal V sig_n to the output terminal 404_n is as follows: output terminal 404_4 → output terminal 404_2 → output terminal 404_9 → output terminal 404_7 → output terminal. 404_5 → output end 404_3 → output end 404_1 → output end 404_8 → output end 404_6.

このような本実施形態のサンプリングタイミングによれば、隣接する出力端４０４（つまり映像信号線１０６HS）に関するサンプリングタイミングの差が各比較例のセレクタサンプリング順序よりも小さくなり、選択のタイミング差に起因する筋状のノイズを目立たなく（視認外と）することができる。   According to the sampling timing of this embodiment as described above, the difference in sampling timing related to the adjacent output terminal 404 (that is, the video signal line 106HS) is smaller than the selector sampling order of the respective comparative examples, which is caused by the selection timing difference. Striped noise can be made inconspicuous (not visible).

第１比較例のサンプリングタイミングでは、セレクタ周期の境に筋状の表示むらが発生する。即ち、例えば１入力−９出力型のセレクタ４００を使用する場合であれば、１番目と９番目の境では映像信号線１０６HSへの電圧印加タイミングが大きく異なるため、この部分（各セレクタ４００の境界と対応する部分）に、筋状のノイズが視認され易い。   At the sampling timing of the first comparative example, streaky display unevenness occurs at the boundary of the selector period. That is, for example, when the 1-input-9-output type selector 400 is used, the voltage application timing to the video signal line 106HS differs greatly between the first and ninth boundaries. The streak-like noise is likely to be visually recognized in the portion corresponding to the above.

これに対して、本実施形態のサンプリングタイミングでは、隣接する出力端４０４（映像信号線１０６HS）のサンプリングタイミングの差が小さくなり、各セレクタ４００の境界における選択のタイミング差に起因する筋状のノイズを視認外とすることができる。   On the other hand, at the sampling timing of the present embodiment, the difference in sampling timing between the adjacent output terminals 404 (video signal line 106HS) becomes small, and streak noise caused by the selection timing difference at the boundary of each selector 400 Can be out of view.

尚、このような本実施形態のサンプリングタイミングの原理から考えた場合、最も好適な態様は、次のようになる。モノクロ表示の場合であれば、任意の出力端４０４に対して、次の次に選択される出力端４０４を物理的に隣接させる場合である。つまり、各サンプリングタイミングの間隔を１セレクト期間（１ｓｅｌ）としたとき、隣接する出力端４０４間でのサンプリングタイミングの差を２セレクト期間（２ｓｅｌ）以下とする場合である。出力端４０４の総数が偶数の場合は、全ての出力端４０４について、隣接する出力端４０４間でのサンプリングタイミングの差が２セレクト期間となる。出力端４０４の総数が奇数の場合は、最も中間で出力先として指示される出力端４０４_mと隣接する出力端４０４と間でのサンプリングタイミングの差は１セレクト期間であり、残りの出力端４０４について、隣接する出力端４０４間でのサンプリングタイミングの差が２セレクト期間となる。   In view of the principle of the sampling timing of the present embodiment, the most preferable aspect is as follows. In the case of monochrome display, the next selected output end 404 is physically adjacent to an arbitrary output end 404. That is, when the interval between the sampling timings is 1 select period (1 sel), the difference in sampling timing between adjacent output terminals 404 is 2 select periods (2 sel) or less. When the total number of the output terminals 404 is an even number, the sampling timing difference between the adjacent output terminals 404 is 2 select periods for all the output terminals 404. When the total number of output terminals 404 is an odd number, the difference in sampling timing between the output terminal 404_m indicated as the output destination in the middle and the adjacent output terminal 404 is one select period. The difference in sampling timing between the adjacent output terminals 404 is two select periods.

カラー表示の場合であれば、カラーの１画素（色別のサブピクセルの集合）ごとの輝度の差を抑えるようにすればよい。基本的には、モノクロ表示の場合と相違はないが、カラー表示に特有のサンプリングタイミングをとり得る。簡単に云えば、色別に纏めて選択動作を行なうことで、同色用の映像信号線１０６HSの選択の時間差が極力小さくなるようにすることで、少なくとも、他色用の映像信号線１０６HSの選択を間に挟む場合よりも、表示むらを抑制するようにする。例えば、複数の色別のサブピクセルで組み合わされた１組ごとに、隣接する組（つまりカラーの１画素）間での輝度差が少なくなるようにサンプリング順序を設定すればよい。或いは、色に着目したとき、各色がほぼ同輝度となるようにサンプリング順序を設定すればよい。例えば、カラーの１画素がＲ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成される場合、ＲＧＢ各単色ごとの輝度の差を抑えるようにすればよい。このためには、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行なうのがよい。   In the case of color display, a difference in luminance for each color pixel (a set of sub-pixels for each color) may be suppressed. Basically, there is no difference from monochrome display, but sampling timing peculiar to color display can be taken. In short, the selection operation is performed for each color so that the time difference between the selection of the video signal lines 106HS for the same color is minimized, so that at least the selection of the video signal lines 106HS for the other colors is selected. Display unevenness is suppressed as compared with the case of sandwiching between them. For example, the sampling order may be set so that a difference in luminance between adjacent sets (that is, one color pixel) is reduced for each set combined with a plurality of sub-pixels for each color. Alternatively, when paying attention to the color, the sampling order may be set so that each color has substantially the same luminance. For example, when one color pixel is composed of three sub-pixels of R pixel, G pixel, and B pixel, it is only necessary to suppress the difference in luminance for each RGB single color. For this purpose, when paying attention to a certain color in the same selector 400, the output end 404 of the same color as that color is first selected in order, and then the other colors are similarly processed.

尚、理解し易いように、各セレクタ４００の出力端４０４_nとその出力先を制御する制御端４０６_nとの配置態様を全て同じであるとして説明したが、このことは必須でない。どのような態様であっても、最初に出力先として指定される出力端４０４_sと最後に出力先として指定される出力端４０４_eとが先ずはセレクタ４００内で隣接していなければよい。更に好ましくは、隣接する他のセレクタ４００との関係においても、最初に出力先として指定される出力端４０４_sと最後に出力先として指定される出力端４０４_eとが隣接してなければよい。   For ease of understanding, it has been described that the arrangement of the output terminal 404_n of each selector 400 and the control terminal 406_n for controlling the output destination are all the same, but this is not essential. In any form, the output terminal 404_s specified as the output destination first and the output terminal 404_e specified as the output destination last need not be adjacent in the selector 400 first. More preferably, even in the relationship with other adjacent selectors 400, the output end 404_s specified as the output destination first and the output end 404_e specified as the output destination last may not be adjacent.

＜具体的な適用例＞
以下に、セレクタを介して映像信号を画素回路に供給する構成を採る場合においても表示むらを抑制する本実施形態の技術の具体的な適用例について説明する。 <Specific application examples>
Hereinafter, a specific application example of the technique of the present embodiment that suppresses display unevenness even when a configuration in which a video signal is supplied to a pixel circuit via a selector will be described.

図１１は、実施例１を説明する図である。図１１（Ａ）は、実施例１のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１１（Ｂ）は、図１１（Ａ）に示した実施例１のサンプリング順における水平位置と輝度との関係の一例を示す図である。   FIG. 11 is a diagram illustrating the first embodiment. FIG. 11A is a timing chart showing the sampling order (selector timing) of the first embodiment. FIG. 11B is a diagram illustrating an example of the relationship between the horizontal position and the luminance in the sampling order of the first embodiment illustrated in FIG.

実施例１は、隣接する出力端４０４間でのサンプリングタイミングの差を２セレクト期間以下とする場合である。特に、外側の出力端４０４から内側の出力端４０４へと順に選択することで、出力端４０４_sと出力端４０４_eとが、セレクタ４００内においても又隣接するセレクタ４００間においても、隣接しないようにしている。因みに、ＭＯＳ型ＦＥＴを駆動トランジスタＴＲDや書込トランジスタＴＲWに使用した場合の書込み＆移動度補正期間は２〜５ナノ秒（ｎｓｅｃ）程度と狭パルスにすることができ、このような狭パルスは素子の遅延差を利用して作ることができる。又、１ｓｅｌ期間は例えば約２マイクロ秒（μｓｅｃ）とする。 In the first embodiment, the difference in sampling timing between the adjacent output terminals 404 is set to 2 select periods or less. In particular, by selecting in order from the outer output terminal 404 to the inner output terminal 404, the output terminal 404_s and the output terminal 404_e are not adjacent to each other in the selector 400 or between the adjacent selectors 400. Yes. Incidentally, when the MOS type FET is used for the drive transistor TR D or the write transistor TR W , the write & mobility correction period can be made as narrow as about 2 to 5 nanoseconds (nsec). The pulse can be generated by using the delay difference of the element. The 1 sel period is, for example, about 2 microseconds (μsec).

各セレクタ４００の出力端４０４_nとその出力先を制御する（つまり出力端４０４_nを選択する）制御端４０６_nとの配置態様は、全てのセレクタ４００（セレクタ４００_m-1、セレクタ４００_m、セレクタ４００_m+1）について同じである。映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１１（Ａ）に示すように、出力端４０４_1→出力端４０４_9→出力端４０４_2→出力端４０４_8→出力端４０４_3→出力端４０４_7→出力端４０４_4→出力端４０４_6→出力端４０４_5となっている。１入力−９出力型のセレクタ４００を使用しており、出力端４０４の総数が奇数の場合であるので、最も中間で出力先として指示される出力端４０４_5と隣接する出力端４０４_6と間でのサンプリングタイミングの差は１セレクト期間であり、出力端４０４_5を除く残りの出力端４０４については、隣接する出力端４０４間でのサンプリングタイミングの差が２セレクト期間となっている。 The arrangement form of the output terminal 404_n of each selector 400 and the control terminal 406_n for controlling the output destination (that is, selecting the output terminal 404_n) is all selectors 400 (selector 400_m-1, selector 400_m, selector 400_m + 1). Is the same. As shown in FIG. 11A, the sampling order of the video signal V sig_n to the output end 404_n is as follows: output end 404_1 → output end 404_9 → output end 404_2 → output end 404_8 → output end 404_3 → output end 404_7 → output end. 404_4 → output end 404_6 → output end 404_5. Since a 1-input-9-output type selector 400 is used and the total number of output terminals 404 is an odd number, the output terminal 404_5 indicated as the output destination in the middle and the adjacent output terminal 404_6 The difference in sampling timing is one select period, and for the remaining output terminals 404 excluding the output terminal 404_5, the difference in sampling timing between adjacent output terminals 404 is two select periods.

実施例１によれば、隣接画素間でのサンプリングタイミングの差を２ｓｅｌ期間以内としているので、隣接する画素間の輝度が連続的に配置されるため、隣接画素間の輝度差は１ｓｅｌ又は２ｓｅｌ分に対応した値であり、第１比較例で問題となるセレクタ４００間と対応する部分に発生する筋状のノイズを抑制することができる。   According to the first embodiment, since the difference in sampling timing between adjacent pixels is within 2 sel periods, the luminance between adjacent pixels is continuously arranged. Therefore, the luminance difference between adjacent pixels is 1 sel or 2 sel. The streak noise generated in the portion corresponding to between the selectors 400, which is a problem in the first comparative example, can be suppressed.

図１２は、実施例２を説明する図である。図１２（Ａ）は、実施例２のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１２（Ｂ）は、図１２（Ａ）に示した実施例２のサンプリング順における水平位置と輝度との関係の第１例を示す図である。図１２（Ｃ）は、図１２（Ａ）に示した実施例２のサンプリング順における水平位置と輝度との関係の第２例を示す図である。   FIG. 12 is a diagram for explaining the second embodiment. FIG. 12A is a timing chart illustrating the sampling order (selector timing) of the second embodiment. FIG. 12B is a diagram illustrating a first example of the relationship between the horizontal position and the luminance in the sampling order according to the second embodiment illustrated in FIG. FIG. 12C is a diagram illustrating a second example of the relationship between the horizontal position and the luminance in the sampling order of the second embodiment illustrated in FIG.

理解し易いように、各セレクタ４００の出力端４０４_n及び色の配置順並びにその出力先を制御する（つまり出力端４０４_nを選択する）制御端４０６_nとの配置態様は、全てのセレクタ４００（セレクタ４００_m-1、セレクタ４００_m、セレクタ４００_m+1）について同じであるとする。   For easy understanding, the arrangement form of the output end 404_n of each selector 400 and the color arrangement order and the control end 406_n for controlling the output destination (that is, selecting the output end 404_n) are all selectors 400 (selector 400_m). −1, selector 400_m, selector 400_m + 1).

実施例２は、カラー表示の場合における適用例である。隣接するカラーの１画素ごとに、輝度の差を抑えるようにしている。例えば、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１２（Ａ）に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_8（Ｇ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_6（Ｂ画素）→出力端４０４_9（Ｂ画素）となっている。つまり、何れの色についても、ある色に着目したとき、その色と同じ色の出力端４００を、その配列順に従って順に選択している。１入力−９出力型のセレクタ４００を使用しており、又、カラーの１画素がＲ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成されており、同色画素に着目したとき、隣接画素のサンプリングタイミングの差はαセレクト期間となる。αは、カラー画素の色配列がβ個（この例ではＲ、Ｇ、Ｂの３つ）であるとしたとき、セレクタ４００の出力端４０４の総数Ｎをβで除した値（この例ではＮ／β＝３）である。同一のセレクタ４００内において、色別に着目したとき、Ｒ画素の出力端４０４が順に先ず選択され、その後にＧ画素の出力端４０４が順に選択され、最後にＢ画素の出力端４０４が順に選択されている。即ち、各セレクタ４００における選択動作は、色別に着目した場合に、同色の隣接する出力端４０４の選択タイミングの差は１セレクト期間である。 Example 2 is an application example in the case of color display. The difference in luminance is suppressed for each pixel of the adjacent color. For example, as shown in FIG. 12A, the sampling order of the video signal V sig_n to the output end 404_n is as follows: output end 404_1 (R pixel) → output end 404_4 (R pixel) → output end 404_7 (R pixel) → Output end 404_2 (G pixel) → output end 404_5 (G pixel) → output end 404_8 (G pixel) → output end 404_3 (B pixel) → output end 404_6 (B pixel) → output end 404_9 (B pixel) Yes. That is, for any color, when focusing on a certain color, the output end 400 of the same color as that color is selected in order according to the arrangement order. 1-input-9-output type selector 400 is used, and one color pixel is composed of three sub-pixels of R pixel, G pixel, and B pixel. The difference in pixel sampling timing is the α select period. α is a value obtained by dividing the total number N of the output terminals 404 of the selector 400 by β (N in this example), assuming that the color arrangement of the color pixels is β (three in this example, R, G, and B). / Β = 3). In the same selector 400, when paying attention to each color, the output end 404 of the R pixel is first selected in order, then the output end 404 of the G pixel is sequentially selected, and finally the output end 404 of the B pixel is sequentially selected. ing. That is, in the selection operation in each selector 400, when attention is paid to each color, the difference in selection timing between adjacent output terminals 404 of the same color is one selection period.

実施例２によれば、色を無視したときには、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとがセレクタ４００間において隣接される。しかしながら、図１２（Ｂ）に示す第１例のように、カラーの１画素のそれぞれに着目した場合、セレクタ４００内においても、又、隣接するセレクタ４００間においても、隣接するカラー画素間の輝度差は１ｓｅｌ分又は２ｓｅｌ分に対応した値であり、比較例よりも小さくなる。又、図１２（Ｃ）に示す第２例のように、同色画素に着目したときには、隣接画素間の輝度差は１ｓｅｌ分に対応した値であり、各色がほぼ同輝度となっている。ＲＧＢ各単色ごとの輝度の差を抑えられている。隣接する各ＲＧＢ単色ごとの輝度の差を抑制でき（１ｓｅｌ分となる）、結果として、各画素の輝度差に起因する表示むらを解消することができる。   According to the second embodiment, when the color is ignored, the output terminal 404 — s first designated as the output destination and the output terminal 404 — e designated last as the output destination are adjacent between the selectors 400. However, as in the first example shown in FIG. 12B, when attention is paid to each of the color pixels, the luminance between the adjacent color pixels in the selector 400 and also between the adjacent selectors 400. The difference is a value corresponding to 1 sel or 2 sel, and is smaller than the comparative example. Further, as in the second example shown in FIG. 12C, when attention is paid to the same color pixel, the luminance difference between adjacent pixels is a value corresponding to 1 sel, and each color has substantially the same luminance. The difference in luminance for each RGB single color is suppressed. The difference in luminance for each adjacent RGB single color can be suppressed (1 sel), and as a result, display unevenness due to the luminance difference of each pixel can be eliminated.

理解し易いように、各セレクタ４００の出力端４０４_n及び色の配列順並びにその出力先を制御する制御端４０６_nとの配置態様を全て同じであるとして説明したが、このことは必須でない。どのような態様であっても、カラーの１画素のそれぞれに着目した場合に、セレクタ４００内においても、又、隣接するセレクタ４００間においても、隣接するカラー画素間の輝度差が２ｓｅｌ分以下とすればよいし、同色画素に着目したときには、隣接画素間の輝度差を１ｓｅｌ分に対応した値とすればよい。   For the sake of easy understanding, it has been described that the arrangement form of the output terminal 404_n of each selector 400 and the color arrangement order and the control terminal 406_n for controlling the output destination are all the same, but this is not essential. In any aspect, when attention is paid to each color pixel, the luminance difference between the adjacent color pixels is equal to or less than 2 sel in the selector 400 and between the adjacent selectors 400. What is necessary is just to make the luminance difference between adjacent pixels into a value corresponding to 1sel when paying attention to the same color pixel.

図１３〜図１４は、実施例３を説明する図である。図１３は、実施例３のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１４（Ａ）は、実施例３における複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係を示す図である。図１４（Ｂ）は、図１３に示した実施例３のサンプリング順における水平位置と輝度との関係（モノクロ表示時）を示す図である。   13 to 14 are diagrams for explaining the third embodiment. FIG. 13 is a timing chart illustrating a sampling order (selector timing) according to the third embodiment. FIG. 14A is a diagram illustrating the relationship of the selection order of output terminals (in particular, the output terminal 404_s and the output terminal 404_e) among the plurality of selectors 400 according to the third embodiment. FIG. 14B is a diagram illustrating the relationship between the horizontal position and the luminance in the sampling order of the third embodiment illustrated in FIG. 13 (during monochrome display).

実施例３は、１つおきに順に選択する態様であって、最初に出力先として指定される出力端４０４_sを奇数行（或いは偶数行）の何れかとし、奇数行ごと（或いは偶数行ごと）に昇順（或いは降順）に先ず選択し、その後に偶数行ごと（或いは奇数行ごと）に昇順（或いは降順）に選択し、更に、残りの奇数行（或いは偶数行）について、昇順（或いは降順）に選択する態様である。   The third embodiment is a mode in which every other line is selected in order, and the output end 404_s first designated as the output destination is either an odd line (or even line), and every odd line (or even line) Are first selected in ascending order (or descending order), and then selected in ascending order (or descending order) for every even-numbered row (or every odd-numbered row), and further, in ascending order (or descending order) for the remaining odd-numbered rows (or even rows). It is an aspect selected.

図示した例は、最初に出力先として指定される出力端４０４_sを奇数行の何れかとし、先ず奇数行のみを昇順に選択し、出力端４０４_9に達したら、最初の偶数行（この例では出力端４０４_2）の選択に移り、更に偶数行のみを昇順に選択し、最後の出力端（この例では出力端４０４_8）に達したら、出力端４０４_1の選択に移り、更に残りの奇数行のみを昇順に選択する例である。図は、出力端４０４_sを真ん中の出力端４０４_5にする場合で示しており、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、出力端４０４_5→出力端４０４_7→出力端４０４_9→出力端４０４_2→出力端４０４_4→出力端４０４_6→出力端４０４_8→出力端４０４_1→出力端４０４_3となる。 In the illustrated example, the output end 404_s first designated as the output destination is set to one of the odd rows, first, only the odd rows are selected in ascending order, and when the output end 404_9 is reached, the first even row (the output in this example is output). The selection of the end 404_2) is further performed, and only even rows are selected in ascending order. When the final output end (in this example, the output end 404_8) is reached, the operation proceeds to selection of the output end 404_1, and only the remaining odd rows are selected in ascending order. This is an example of selection. The figure shows the case where the output terminal 404_s is the middle output terminal 404_5, and the sampling order of the video signal V sig_n to the output terminal 404_n is as follows: output terminal 404_5 → output terminal 404_7 → output terminal 404_9 → output terminal 404_2 → Output terminal 404_4 → output terminal 404_6 → output terminal 404_8 → output terminal 404_1 → output terminal 404_3.

このような実施例３のサンプリングタイミングによれば、隣接する出力端４０４（つまり映像信号線１０６HS）に関するサンプリングタイミングの差は、セレクタ４００内及びセレクタ４００間の何れにおいても、４ｓｅｌ分又は５ｓｅｌ分となり、各比較例のセレクタサンプリング順序よりも小さくなり、選択のタイミング差に起因する筋状のノイズを目立たなくすることができる。   According to the sampling timing of the third embodiment, the difference in sampling timing regarding the adjacent output end 404 (that is, the video signal line 106HS) is 4 sel or 5 sel in both the selector 400 and between the selectors 400. Therefore, it becomes smaller than the selector sampling order of each comparative example, and the streak noise caused by the selection timing difference can be made inconspicuous.

図１５〜図１６は、実施例４を説明する図である。図１５は、実施例４のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１６（Ａ）は、実施例４における複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係を示す図である。図１６（Ｂ）は、図１５に示した実施例４のサンプリング順における水平位置と輝度との関係の第１例（カラー表示時における画素ごとに着目した例）を示す図である。図１６（Ｃ）は、図１５に示した実施例４のサンプリング順における水平位置と輝度との関係の第２例（カラー表示時における色ごとに着目した例）を示す図である。   15 to 16 are diagrams for explaining the fourth embodiment. FIG. 15 is a timing chart illustrating the sampling order (selector timing) according to the fourth embodiment. FIG. 16A is a diagram illustrating the relationship of the selection order of output terminals (in particular, the output terminal 404_s and the output terminal 404_e) among the plurality of selectors 400 according to the fourth embodiment. FIG. 16B is a diagram illustrating a first example (an example in which attention is paid to each pixel during color display) of the relationship between the horizontal position and the luminance in the sampling order of the fourth embodiment illustrated in FIG. FIG. 16C is a diagram illustrating a second example of the relationship between the horizontal position and the luminance in the sampling order of the fourth embodiment illustrated in FIG. 15 (an example focusing on each color during color display).

実施例４は、カラー表示への適用例である実施例２に対する変形例（改良）であって、ある色に着目したとき、その色と同じ色の出力端４００をその配列順に従って順に選択する場合においても、同一のセレクタ４００内及び隣接する他のセレクタ４００間の何れにおいても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとが隣接しないようにする態様である。   The fourth embodiment is a modification (improved) to the second embodiment which is an application example to color display. When attention is paid to a certain color, the output end 400 having the same color as that color is selected in order according to the arrangement order. Even in this case, the output terminal 404_s first designated as the output destination and the output terminal 404_e designated last as the output destination are not adjacent to each other in the same selector 400 and between the other adjacent selectors 400. It is an aspect to make.

実施例２では、カラー画素を構成するＲ、Ｇ、Ｂの３つのサブ画素の配列順がＲ→Ｇ→Ｂである場合に、サブ画素の色の配列順に従って、且つ、出力端４００の配列順に従って順に、色別の選択を順に行なっていた。このため、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行なっているものの、セレクタ４００の境界では、最初に選択される色（この例ではＲ）と最後に選択される色（この例ではＢ）とが隣接してしまっていた。   In the second embodiment, when the arrangement order of the three subpixels R, G, and B constituting the color pixel is R → G → B, the arrangement of the output terminals 400 is performed in accordance with the arrangement order of the colors of the subpixels. According to the order, selection by color was performed in order. For this reason, when focusing on a certain color in the same selector 400, the output end 404 of the same color as that color is first selected in order, and then the other colors are similarly processed. The first selected color (R in this example) and the last selected color (B in this example) are adjacent.

実施例４では、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行ないつつ、色別の選択順をサブ画素の色の配列順とは異なるようにすることにより、実施例２における前記の事象を解消する。例えば、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１５に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_6（Ｂ画素）→出力端４０４_9（Ｂ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_8（Ｇ画素）となっている。１入力−９出力型のセレクタ４００を使用しており、又、カラーの１画素がＲ画素、Ｇ画素、及びＢ画素の３つのサブ画素で構成されており、同色画素に着目したとき、隣接画素のサンプリングタイミングの差は３セレクト期間となっている。同一のセレクタ４００内において、色別に着目したとき、Ｒ画素の出力端４０４が順に先ず選択され、その後にＢ画素の出力端４０４が順に選択され、最後にＧ画素の出力端４０４が順に選択されている。 In the fourth embodiment, when paying attention to a certain color in the same selector 400, the output end 404 of the same color as that color is first selected in order, and then the other colors are similarly operated, and the selection order for each color is selected. Is made different from the order of arrangement of the colors of the sub-pixels, thereby eliminating the above-described phenomenon in the second embodiment. For example, as shown in FIG. 15, the sampling order of the video signal V sig_n to the output end 404_n is as follows: output end 404_1 (R pixel) → output end 404_4 (R pixel) → output end 404_7 (R pixel) → output end 404_3. (B pixel) → output end 404_6 (B pixel) → output end 404_9 (B pixel) → output end 404_2 (G pixel) → output end 404_5 (G pixel) → output end 404_8 (G pixel). 1-input-9-output type selector 400 is used, and one color pixel is composed of three sub-pixels of R pixel, G pixel, and B pixel. The difference in pixel sampling timing is 3 select periods. In the same selector 400, when paying attention to each color, the output end 404 of the R pixel is first selected in order, then the output end 404 of the B pixel is sequentially selected, and finally the output end 404 of the G pixel is selected in order. ing.

実施例４によれば、色を無視したときにも、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとは、セレクタ４００内及びセレクタ４００間の何れにおいても隣接しない。図１５（Ｂ）に示す第１例のように、カラーの１画素のそれぞれに着目した場合、セレクタ４００内及び隣接するセレクタ４００間の何れにおいても、隣接するカラー画素間の輝度差は１ｓｅｌ分又は２ｓｅｌ分に対応した値であり、比較例よりも小さくなる。又、図１５（Ｃ）に示す第２例のように、同色画素に着目したときには、隣接画素間の輝度差は１ｓｅｌ分に対応した値であり、各色がほぼ同輝度となっている。ＲＧＢ各単色ごとの輝度の差を抑えられている。隣接する各ＲＧＢ単色ごとの輝度の差を抑制できる（１ｓｅｌ分となる）し、セレクタ４００境界においても出力端４０４_sと出力端４０４_eとは隣接しないので、結果として、同色についてだけでなく色を無視した場合にも、各画素の輝度差に起因する表示むらを抑制することができる。   According to the fourth embodiment, even when the color is ignored, the output terminal 404_s that is first designated as the output destination and the output terminal 404_e that is designated as the output destination at the end are either in the selector 400 or between the selectors 400. Is not adjacent. As in the first example shown in FIG. 15B, when attention is paid to each color pixel, the luminance difference between adjacent color pixels is 1 sel in both the selector 400 and between adjacent selectors 400. Or it is a value corresponding to 2sel, and becomes smaller than a comparative example. Further, as in the second example shown in FIG. 15C, when attention is paid to the same color pixels, the luminance difference between adjacent pixels is a value corresponding to 1 sel, and each color has substantially the same luminance. The difference in luminance for each RGB single color is suppressed. The difference in luminance for each adjacent RGB single color can be suppressed (becomes 1 sel), and the output end 404_s and the output end 404_e are not adjacent at the boundary of the selector 400. As a result, not only the same color but also the color is ignored. Even in this case, display unevenness due to the luminance difference of each pixel can be suppressed.

図１７〜図１８は、実施例５を説明する図である。図１７は、実施例５のサンプリング順（セレクタタイミング）を示すタイミングチャートである。図１８（Ａ）は、実施例５における複数のセレクタ４００間における出力端の選択順（特に出力端４０４_sと出力端４０４_e）の関係を示す図である。図１８（Ｂ）は、図１７に示した実施例５のサンプリング順における水平位置と輝度との関係の第１例（カラー表示時における画素ごとに着目した例）を示す図である。図１８（Ｃ）は、図１７に示した実施例５のサンプリング順における水平位置と輝度との関係の第２例（カラー表示時における色ごとに着目した例）を示す図である。   17 to 18 are diagrams for explaining the fifth embodiment. FIG. 17 is a timing chart illustrating the sampling order (selector timing) according to the fifth embodiment. FIG. 18A is a diagram illustrating the relationship of the selection order of output terminals (in particular, the output terminal 404_s and the output terminal 404_e) among the plurality of selectors 400 according to the fifth embodiment. FIG. 18B is a diagram illustrating a first example of the relationship between the horizontal position and the luminance in the sampling order of the fifth embodiment illustrated in FIG. 17 (an example in which attention is paid to each pixel during color display). FIG. 18C is a diagram illustrating a second example of the relationship between the horizontal position and the luminance in the sampling order of the fifth embodiment illustrated in FIG. 17 (an example focusing on each color during color display).

実施例５は、カラー表示への適用例である実施例２に対する変形例（改良）であって、ある色に着目したとき、色別の選択順をサブ画素の色の配列順に従って順に選択する場合においても、同一のセレクタ４００内及び隣接する他のセレクタ４００間の何れにおいても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとが隣接しないようにする態様である。   The fifth embodiment is a modification (improved) to the second embodiment which is an application example to color display. When attention is paid to a certain color, the selection order for each color is sequentially selected according to the arrangement order of the colors of the sub-pixels. Even in this case, the output terminal 404_s first designated as the output destination and the output terminal 404_e designated last as the output destination are not adjacent to each other in the same selector 400 and between the other adjacent selectors 400. It is an aspect to make.

実施例２では、カラー画素を構成するＲ、Ｇ、Ｂの３つのサブ画素の配列順がＲ→Ｇ→Ｂである場合に、サブ画素の色の配列順に従って、且つ、出力端４００の配列順に従って順に、色別の選択を順に行なっていた。このため、同一のセレクタ４００内において、ある色に着目したとき、その色と同じ色の出力端４０４が順に先ず選択され、その後に他の色について同様に行なっているものの、セレクタ４００の境界では、最初に選択される色（この例ではＲ）と最後に選択される色（この例ではＢ）とが隣接してしまっていた。この対策として、実施例４では、出力端４００の配列順に従いつつ、サブ画素の配列順に従わない選択を行なう例を説明した。   In the second embodiment, when the arrangement order of the three subpixels R, G, and B constituting the color pixel is R → G → B, the arrangement of the output terminals 400 is performed in accordance with the arrangement order of the colors of the subpixels. According to the order, selection by color was performed in order. For this reason, when focusing on a certain color in the same selector 400, the output end 404 of the same color as that color is first selected in order, and then the other colors are similarly processed. The first selected color (R in this example) and the last selected color (B in this example) are adjacent. As a countermeasure against this, in the fourth embodiment, an example has been described in which selection is performed in accordance with the arrangement order of the output terminals 400 but not in accordance with the arrangement order of the sub-pixels.

実施例２や実施例４では、ある色に着目したとき、その色と同じ色の出力端４００を、その配列順に従って順に選択していたが、このことは必須でない。色の配列順としつつ、出力端４００の配列順に従わない選択も可能であり、実施例５ではこれを採用する。即ち、同一のセレクタ４００内において、ある色に着目したとき、色別の選択順をサブ画素の色の配列順に従って選択し、その色と同じ色の出力端４０４をその配列順には従わずに先ず選択し、更に、次の色色について同様に行なうことにより、実施例２における前記の事象を解消する。   In the second and fourth embodiments, when paying attention to a certain color, the output end 400 of the same color as that color is selected in order according to the arrangement order, but this is not essential. A selection that does not follow the arrangement order of the output terminals 400 can be made while adopting the arrangement order of colors, and this is adopted in the fifth embodiment. That is, when focusing on a certain color in the same selector 400, the selection order for each color is selected according to the arrangement order of the colors of the sub-pixels, and the output end 404 of the same color as that color is not followed by the arrangement order. First, selection is performed, and further, the same process is performed for the next color, thereby eliminating the above-described phenomenon in the second embodiment.

例えば、映像信号Ｖsig_nの出力端４０４_nへのサンプリング順は、図１７に示すように、出力端４０４_1（Ｒ画素）→出力端４０４_7（Ｒ画素）→出力端４０４_4（Ｒ画素）→出力端４０４_2（Ｇ画素）→出力端４０４_8（Ｇ画素）→出力端４０４_5（Ｇ画素）→出力端４０４_3（Ｂ画素）→出力端４０４_9（Ｂ画素）→出力端４０４_6（Ｂ画素）となっている。この場合、図１８に示すように、同色の隣接する出力端４００の選択タイミングの差は１セレクト期間とはならないケースがあるが、同一のセレクタ４００内においても、又、隣接する他のセレクタ４００との関係においても、最初に出力先として指示される出力端４０４_sと最後に出力先として指示される出力端４０４_eとが隣接しないようにすることができる。ＲＧＢ各単色ごとの輝度の差を抑えられている。隣接する各ＲＧＢ単色ごとの輝度の差を抑制できる（２ｓｅｌ分以下となる）し、セレクタ４００境界においても出力端４０４_sと出力端４０４_eとは隣接しないので、結果として、同色についてだけでなく色を無視した場合にも、各画素の輝度差に起因する表示むらを抑制することができる。 For example, as shown in FIG. 17, the sampling order of the video signal V sig_n to the output end 404_n is as follows: output end 404_1 (R pixel) → output end 404_7 (R pixel) → output end 404_4 (R pixel) → output end 404_2 (G pixel) → output end 404_8 (G pixel) → output end 404_5 (G pixel) → output end 404_3 (B pixel) → output end 404_9 (B pixel) → output end 404_6 (B pixel). In this case, as shown in FIG. 18, there is a case where the difference in the selection timings of the adjacent output terminals 400 of the same color does not become one selection period, but also within the same selector 400 and other adjacent selectors 400. The output terminal 404_s first designated as the output destination and the output terminal 404_e designated last as the output destination can be prevented from being adjacent to each other. The difference in luminance for each RGB single color is suppressed. The difference in luminance for each adjacent RGB single color can be suppressed (below 2 sel), and the output end 404_s and the output end 404_e are not adjacent even at the boundary of the selector 400. As a result, not only the same color but also the color can be changed. Even when ignored, it is possible to suppress display unevenness due to a luminance difference of each pixel.

図１９は実施例６を説明する図である。実施例６は、前述の隣接する出力端４０４間でのサンプリングタイミングの差に起因する筋状の表示むらを抑制・解消する技術が適用さた表示装置を搭載した電子機器についての事例である。本実施形態の表示むら抑制処理は、ゲーム機、電子ブック、電子辞書、携帯電話機等の各種の電子機器に使用される電流駆動型の表示素子を具備した表示装置に適用することができる。   FIG. 19 is a diagram for explaining the sixth embodiment. Example 6 is an example of an electronic apparatus equipped with a display device to which a technique for suppressing and eliminating streak-like display unevenness caused by the difference in sampling timing between the adjacent output terminals 404 described above is applied. The display unevenness suppression process of this embodiment can be applied to a display device including a current-driven display element used in various electronic devices such as a game machine, an electronic book, an electronic dictionary, and a mobile phone.

例えば、図１９（Ａ）は、電子機器７００が、画像表示装置の一例である表示モジュール７０４を利用したテレビジョン受像機７０２の場合の外観例を示す斜視図である。テレビジョン受像機７０２は、台座７０６に支持されたフロントパネル７０３の正面に表示モジュール７０４を配置した構造となっており、表示面にはフィルターガラス７０５が設けられている。図１９（Ｂ）は、電子機器７００がデジタルカメラ７１２の場合の外観例を示す図である。デジタルカメラ７１２は、表示モジュール７１４、コントロールスイッチ７１６、シャッターボタン７１７、その他を含んでいる。図１９（Ｃ）は、電子機器７００がビデオカメラ７２２の場合の外観例を示す図である。ビデオカメラ７２２は、本体７２３の前方に被写体を撮像する撮像レンズ７２５が設けられ、更に、表示モジュール７２４や撮影のスタート／ストップスイッチ７２６等が配置されている。図１９（Ｄ）は、電子機器７００がコンピュータ７３２の場合の外観例を示す図である。コンピュータ７３２は、下型筐体７３３ａ、上側筐体７３３ｂ、表示モジュール７３４、Ｗｅｂカメラ７３５、キーボード７３６等を含んでいる。図１９（Ｅ）は、電子機器７００が携帯電話機７４２の場合の外観例を示す図である。携帯電話機７４２は、折り畳み式であり、上側筐体７４３ａ、下側筐体７４３ｂ、表示モジュール７４４ａ、サブディスプレイ７４４ｂ、カメラ７４５、連結部７４６（この例ではヒンジ部）、ピクチャーライト７４７等を含んでいる。   For example, FIG. 19A is a perspective view illustrating an appearance example when the electronic apparatus 700 is a television receiver 702 using a display module 704 which is an example of an image display device. The television receiver 702 has a structure in which a display module 704 is disposed in front of a front panel 703 supported by a base 706, and a filter glass 705 is provided on the display surface. FIG. 19B is a diagram illustrating an appearance example when the electronic apparatus 700 is a digital camera 712. The digital camera 712 includes a display module 714, a control switch 716, a shutter button 717, and others. FIG. 19C is a diagram illustrating an appearance example when the electronic apparatus 700 is a video camera 722. The video camera 722 is provided with an imaging lens 725 for imaging a subject in front of the main body 723, and further, a display module 724, a shooting start / stop switch 726, and the like are arranged. FIG. 19D illustrates an example of an external appearance when the electronic apparatus 700 is a computer 732. The computer 732 includes a lower casing 733a, an upper casing 733b, a display module 734, a Web camera 735, a keyboard 736, and the like. FIG. 19E illustrates an example of an external appearance when the electronic device 700 is a mobile phone 742. The cellular phone 742 is a foldable type, and includes an upper housing 743a, a lower housing 743b, a display module 744a, a sub display 744b, a camera 745, a connecting portion 746 (in this example, a hinge portion), a picture light 747, and the like. Yes.

ここで、表示モジュール７０４、表示モジュール７１４、表示モジュール７２４、表示モジュール７３４、表示モジュール７４４ａ、サブディスプレイ７４４ｂは、本実施形態による表示装置を用いることにより作製される。これにより、各電子機器７００は、駆動トランジスタの閾値電圧や移動度のばらつき（更には、ｋのばらつき）に起因する輝度ばらつきを補正することができるだけでなく、セレクタを介して映像信号を画素回路に供給する構成を採る場合に、隣接する出力端４０４間でのサンプリングタイミングの差に起因する筋状の表示むらを抑制・解消することができ、高画質の表示を行なうことができる。   Here, the display module 704, the display module 714, the display module 724, the display module 734, the display module 744a, and the sub-display 744b are manufactured by using the display device according to the present embodiment. As a result, each electronic device 700 can not only correct luminance variations caused by variations in the threshold voltage and mobility of the drive transistors (and also variations in k), and can also output a video signal to the pixel circuit via the selector. In the case of adopting a configuration for supplying to the output, streak-like display unevenness due to a difference in sampling timing between the adjacent output terminals 404 can be suppressed / eliminated, and high-quality display can be performed.

以上、本明細書で開示する技術について実施形態を用いて説明したが、請求項の記載内容の技術的範囲は前記実施形態に記載の範囲には限定されない。本明細書で開示する技術の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本明細書で開示する技術の技術的範囲に含まれる。前記の実施形態は、請求項に係る技術を限定するものではなく、実施形態の中で説明されている特徴の組合せの全てが、本明細書で開示する技術が対象とする課題の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、本明細書で開示する技術が対象とする課題と対応した効果が得られる限りにおいて、この幾つかの構成要件が削除された構成も、本明細書で開示する技術として抽出され得る。   As mentioned above, although the technique disclosed by this specification was demonstrated using embodiment, the technical scope of the content of a statement of a claim is not limited to the range as described in the said embodiment. Various modifications or improvements can be added to the above-described embodiment without departing from the gist of the technique disclosed in the present specification, and the form added with such a modification or improvement is also technical of the technology disclosed in the present specification. Included in the range. The embodiments described above do not limit the technology according to the claims, and all combinations of features described in the embodiments are the means for solving the problems to which the technology disclosed in the present specification is directed. It is not always essential. The above-described embodiments include technologies at various stages, and various technologies can be extracted by appropriately combining a plurality of disclosed constituent elements. Even if some configuration requirements are deleted from all the configuration requirements shown in the embodiment, these configuration requirements are deleted as long as the effect corresponding to the problem targeted by the technology disclosed in this specification can be obtained. The configured configuration can also be extracted as a technique disclosed in this specification.

例えば、トランジスタをｎチャネルとｐチャネルで入れ替え、それに合わせて、電源や信号の極性を逆転させる等した相補型の構成にできることは云うまでもない。   For example, it is needless to say that a complementary configuration in which, for example, the transistors are switched between the n-channel and the p-channel and the polarity of the power source or the signal is reversed in accordance with the replacement.

前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
［付記１］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない表示装置。
［付記２］
出力端の選択間隔を１セレクト期間としたとき、隣接する出力端での選択タイミングの差は２セレクト期間以内である付記１に記載の表示装置。
［付記３］
外側の出力端から内側の出力端へと順に選択する付記１又は付記２に記載の表示装置。
［付記４］
各選択部の出力端と出力先を制御する制御端との配置態様は全て同じである付記１乃至付記３の何れか１項に記載の表示装置。
［付記５］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる表示装置。
［付記６］
各選択部における選択動作は、色別に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差は１セレクト期間である付記５に記載の表示装置。
［付記７］
各選択部における選択動作は、色配列の各組に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、隣接する出力色での選択タイミングの差は２セレクト期間以内である付記５又は付記６に記載の表示装置。
［付記８］
色別に着目した場合に、色の配列順に従い、且つ、出力端の配列順に従い、選択が行なわれる付記５乃至付記７の何れか１項に記載の表示装置。
［付記９］
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない付記５乃至付記７の何れか１項に記載の表示装置。
［付記１０］
色別に着目した場合に、色の配列順に従わずに選択が行なわれる付記９に記載の表示装置。
［付記１１］
色別に着目した場合に、出力端の配列順に従わずに選択が行なわれる付記９に記載の表示装置。
［付記１２］
各選択部の出力端と色の配列順と出力先を制御する制御端との配置態様は全て同じである付記５乃至付記１１の何れか１項に記載の表示装置。
［付記１３］
選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有する付記１乃至付記１２の何れか１項に記載の表示装置。
［付記１４］
スイッチ回路は、トランスファーゲート構造である付記１３に記載の表示装置。
［付記１５］
表示部は自発光型である付記１乃至付記１４の何れか１項に記載の表示装置。
［付記１６］
表示部は有機エレクトロルミネッセンス発光部を有する付記１５に記載の表示装置。
［付記１７］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない電子機器。
［付記１８］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる電子機器。
［付記１９］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接せず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないように、
各選択部における選択動作を行なう表示装置の駆動方法。
［付記２０］
表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
画素部は、色別の表示部が所定の配列順で配列されており、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう表示装置の駆動方法。 Considering the description of the embodiment, the technology according to the claims described in the claims is an example, and for example, the following technologies are extracted. The following is listed.
[Appendix 1]
A display unit;
Holding capacity,
A write transistor that writes a driving voltage corresponding to the video signal to the storage capacitor;
A driving transistor for driving the display unit based on the driving voltage written in the storage capacitor;
A pixel circuit in which pixel circuits are arranged in a predetermined direction,
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
The selection operation in each selection unit is as follows:
For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
A display device in which an output terminal specified as an output destination first and an output terminal specified as an output destination are not adjacent to each other even in relation to an adjacent selection unit.
[Appendix 2]
The display device according to appendix 1, wherein a selection timing difference between adjacent output terminals is within two selection periods when the selection interval of the output terminals is one selection period.
[Appendix 3]
The display device according to supplementary note 1 or supplementary note 2, which is selected in order from the outer output end to the inner output end.
[Appendix 4]
The display device according to any one of appendix 1 to appendix 3, wherein an arrangement mode of an output end of each selection unit and a control end that controls an output destination are all the same.
[Appendix 5]
A display unit;
Holding capacity,
A write transistor that writes a driving voltage corresponding to the video signal to the storage capacitor;
A driving transistor for driving the display unit based on the driving voltage written in the storage capacitor;
A pixel circuit in which pixel circuits are arranged in a predetermined direction,
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
In the pixel portion, display portions for each color are arranged in a predetermined arrangement order,
The selection operation in each selection unit is as follows:
A display device in which when an attention is paid to a certain color, all output ends of the same color as that color are selected in a predetermined order, and thereafter the other colors are similarly processed.
[Appendix 6]
When the selection operation in each selection unit is focused on each color,
The display device according to appendix 5, wherein a selection timing difference between adjacent output terminals of the same color is one selection period when the selection interval of the output terminals is one selection period.
[Appendix 7]
When the selection operation in each selection unit is focused on each set of color arrangements,
The display device according to appendix 5 or appendix 6, wherein when the selection interval of the output terminals is one select period, a difference in selection timing between adjacent output colors is within two select periods.
[Appendix 8]
The display device according to any one of appendix 5 to appendix 7, wherein selection is performed in accordance with an arrangement order of colors and an arrangement order of output ends when attention is paid to each color.
[Appendix 9]
For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
The output according to any one of appendix 5 to appendix 7, wherein the output end first designated as the output destination and the output end designated last as the output destination are not adjacent to each other even in the relationship with the adjacent selection unit. Display device.
[Appendix 10]
The display device according to appendix 9, wherein selection is performed without following the color arrangement order when attention is paid to each color.
[Appendix 11]
The display device according to appendix 9, wherein selection is made without following the arrangement order of the output terminals when attention is paid to each color.
[Appendix 12]
The display device according to any one of appendix 5 to appendix 11, wherein the output end of each selection unit, the arrangement order of the color arrangement order, and the control end for controlling the output destination are all the same.
[Appendix 13]
The selection unit includes any one of appendix 1 to appendix 12 having a switch circuit for each video signal line that takes in the video signal supplied to the input end based on the control signal supplied to the control end and outputs the video signal to the video signal line. The display device according to item.
[Appendix 14]
14. The display device according to appendix 13, wherein the switch circuit has a transfer gate structure.
[Appendix 15]
15. The display device according to any one of appendices 1 to 14, wherein the display unit is a self-luminous type.
[Appendix 16]
The display device according to appendix 15, wherein the display unit includes an organic electroluminescence light emitting unit.
[Appendix 17]
A display element having a display unit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor is arranged. A pixel portion,
A signal generation unit for generating a video signal supplied to the pixel unit;
And
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
The selection operation in each selection unit is as follows:
For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
An electronic device in which an output terminal specified as an output destination first and an output terminal specified as an output destination are not adjacent to each other even in relation to an adjacent selection unit.
[Appendix 18]
A display element having a display unit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor is arranged. A pixel portion,
A signal generation unit for generating a video signal supplied to the pixel unit;
And
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
In the pixel portion, display portions for each color are arranged in a predetermined arrangement order,
The selection operation in each selection unit is as follows:
An electronic device in which when an attention is paid to a certain color, all output ends of the same color as that color are selected in a predetermined order, and thereafter, the other colors are similarly processed.
[Appendix 19]
A display circuit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a pixel circuit that includes a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor are arranged. A method of driving each pixel circuit of the pixel portion,
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output terminal are used,
For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
Even in the relationship with the adjacent selection unit, the output end specified as the output destination first and the output end specified as the output destination last are not adjacent.
A method of driving a display device that performs a selection operation in each selection unit.
[Appendix 20]
A display circuit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a pixel circuit that includes a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor are arranged. A method of driving each pixel circuit of the pixel portion,
In the pixel portion, display portions for each color are arranged in a predetermined arrangement order,
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output terminal are used,
A driving method of a display device that performs a selection operation in each selection unit so that when an attention is paid to a certain color, all output ends of the same color as that color are selected in a predetermined order and then the other colors are similarly performed.

１…表示装置、１０…画素回路、１１…発光素子、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５…駆動走査部、１０６…水平駆動部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ（書込トランジスタ）、１２７…有機ＥＬ素子、１３０…インタフェース部、２００…駆動信号生成部、２２０…映像信号処理部、４００…セレクタ、４１０…スイッチ回路、７００…電子機器   DESCRIPTION OF SYMBOLS 1 ... Display apparatus, 10 ... Pixel circuit, 11 ... Light emitting element, 100 ... Display panel part, 101 ... Substrate, 102 ... Pixel array part, 103 ... Vertical drive part, 104 ... Write scanning part, 105 ... Drive scanning part, DESCRIPTION OF SYMBOLS 106 ... Horizontal drive part, 120 ... Holding capacity, 121 ... Drive transistor, 125 ... Sampling transistor (write transistor), 127 ... Organic EL element, 130 ... Interface part, 200 ... Drive signal generation part, 220 ... Video signal processing part , 400... Selector, 410... Switch circuit, 700.

Claims (20)

表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない表示装置。 A display unit;
Holding capacity,
A write transistor that writes a driving voltage corresponding to the video signal to the storage capacitor;
A driving transistor for driving the display unit based on the driving voltage written in the storage capacitor;
A pixel circuit in which pixel circuits are arranged in a predetermined direction,
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
The selection operation in each selection unit is as follows:
For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
A display device in which an output terminal specified as an output destination first and an output terminal specified as an output destination are not adjacent to each other even in relation to an adjacent selection unit. 出力端の選択間隔を１セレクト期間としたとき、隣接する出力端での選択タイミングの差は２セレクト期間以内である請求項１に記載の表示装置。   2. The display device according to claim 1, wherein when the selection interval of the output terminals is one select period, a difference in selection timing between adjacent output terminals is within two select periods. 外側の出力端から内側の出力端へと順に選択する請求項１に記載の表示装置。   The display device according to claim 1, wherein the selection is made in order from an outer output end to an inner output end. 各選択部の出力端と出力先を制御する制御端との配置態様は全て同じである請求項１に記載の表示装置。   The display device according to claim 1, wherein the arrangement form of the output end of each selection unit and the control end for controlling the output destination are all the same. 選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有する請求項１に記載の表示装置。   The display device according to claim 1, wherein the selection unit includes a switch circuit for each video signal line that takes in the video signal supplied to the input terminal based on a control signal supplied to the control terminal and outputs the video signal to the video signal line. スイッチ回路は、トランスファーゲート構造である請求項５に記載の表示装置。   The display device according to claim 5, wherein the switch circuit has a transfer gate structure. 表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを有する画素回路が所定の方向に配列されている画素部を備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる表示装置。 A display unit;
Holding capacity,
A write transistor that writes a driving voltage corresponding to the video signal to the storage capacitor;
A driving transistor for driving the display unit based on the driving voltage written in the storage capacitor;
A pixel circuit in which pixel circuits are arranged in a predetermined direction,
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
In the pixel portion, display portions for each color are arranged in a predetermined arrangement order,
The selection operation in each selection unit is as follows:
A display device in which when an attention is paid to a certain color, all output ends of the same color as that color are selected in a predetermined order, and thereafter the other colors are similarly processed. 各選択部における選択動作は、色別に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、同色の隣接する出力端の選択タイミングの差は１セレクト期間である請求項７に記載の表示装置。 When the selection operation in each selection unit is focused on each color,
The display device according to claim 7, wherein, when the selection interval of the output terminals is one selection period, a difference in selection timing between adjacent output terminals of the same color is one selection period. 各選択部における選択動作は、色配列の各組に着目した場合に、
出力端の選択間隔を１セレクト期間としたとき、隣接する出力色での選択タイミングの差は２セレクト期間以内である請求項７に記載の表示装置。 When the selection operation in each selection unit is focused on each set of color arrangements,
The display device according to claim 7, wherein when the selection interval of the output terminals is one select period, a difference in selection timing between adjacent output colors is within two select periods. 色別に着目した場合に、色の配列順に従い、且つ、出力端の配列順に従い、選択が行なわれる請求項７に記載の表示装置。   The display device according to claim 7, wherein, when attention is paid to each color, the selection is performed according to the arrangement order of the colors and according to the arrangement order of the output terminals. 選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない請求項７に記載の表示装置。 For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
The display device according to claim 7, wherein an output terminal first designated as an output destination and an output terminal designated last as an output destination are not adjacent to each other even in a relationship with adjacent selection units. 色別に着目した場合に、色の配列順に従わずに選択が行なわれる請求項１１に記載の表示装置。   The display device according to claim 11, wherein, when attention is paid to each color, the selection is performed without following the color arrangement order. 色別に着目した場合に、出力端の配列順に従わずに選択が行なわれる請求項１１に記載の表示装置。   The display device according to claim 11, wherein when attention is paid to each color, selection is performed without following the arrangement order of the output terminals. 各選択部の出力端と色の配列順と出力先を制御する制御端との配置態様は全て同じである請求項７に記載の表示装置。   The display device according to claim 7, wherein an arrangement mode of an output end of each selection unit, a color arrangement order, and a control end for controlling an output destination are all the same. 選択部は、制御端に供給される制御信号に基づき入力端に供給された映像信号を取り込んで映像信号線に出力するスイッチ回路、を映像信号線ごとに有する請求項７に記載の表示装置。   The display device according to claim 7, wherein the selection unit has a switch circuit for each video signal line that takes in the video signal supplied to the input terminal based on a control signal supplied to the control terminal and outputs the video signal to the video signal line. スイッチ回路は、トランスファーゲート構造である請求項１５に記載の表示装置。   The display device according to claim 15, wherein the switch circuit has a transfer gate structure. 表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
各選択部における選択動作は、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しておらず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接していない電子機器。 A display element having a display unit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor is arranged. A pixel portion,
A signal generation unit for generating a video signal supplied to the pixel unit;
And
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
The selection operation in each selection unit is as follows:
For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
An electronic device in which an output terminal specified as an output destination first and an output terminal specified as an output destination are not adjacent to each other even in relation to an adjacent selection unit. 表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した表示素子が配列された画素部と、
画素部に供給される映像信号を生成する信号生成部、
とを備え、
画素部には、所定の方向に配列されている各書込トランジスタに映像信号を供給するための映像信号線が配されており、更に、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数備えており、
画素部は、色別の表示部が所定の配列順で配列されており、
各選択部における選択動作は、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれる電子機器。 A display element having a display unit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor is arranged. A pixel portion,
A signal generation unit for generating a video signal supplied to the pixel unit;
And
In the pixel portion, a video signal line for supplying a video signal to each write transistor arranged in a predetermined direction is arranged.
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output end;
In the pixel portion, display portions for each color are arranged in a predetermined arrangement order,
The selection operation in each selection unit is as follows:
An electronic device in which when an attention is paid to a certain color, all output ends of the same color as that color are selected in a predetermined order, and thereafter, the other colors are similarly processed. 表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
選択部ごとに、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接せず、且つ、
隣接する選択部との関係においても、最初に出力先として指定される出力端と最後に出力先として指定される出力端とが隣接しないように、
各選択部における選択動作を行なう表示装置の駆動方法。 A display circuit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a pixel circuit that includes a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor are arranged. A method of driving each pixel circuit of the pixel portion,
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output terminal are used,
For each selection unit, the output end specified as the output destination first and the output end specified as the output destination are not adjacent to each other, and
Even in the relationship with the adjacent selection unit, the output end specified as the output destination first and the output end specified as the output destination last are not adjacent.
A method of driving a display device that performs a selection operation in each selection unit. 表示部、保持容量、映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタを具備した画素回路が配列された画素部の各画素回路を駆動する方法であって、
画素部は、色別の表示部が所定の配列順で配列されており、
出力端に接続された映像信号線に映像信号を選択的に出力可能なＮ出力型（Ｎは２以上の正の整数）の選択部を複数使用し、
ある色に着目したとき、その色と同じ色の出力端が所定の順に全て選択され、その後に他の色について同様に行なわれるように、各選択部における選択動作を行なう表示装置の駆動方法。 A display circuit, a storage capacitor, a writing transistor that writes a driving voltage corresponding to a video signal to the storage capacitor, and a pixel circuit that includes a driving transistor that drives the display unit based on the driving voltage written to the storage capacitor are arranged. A method of driving each pixel circuit of the pixel portion,
In the pixel portion, display portions for each color are arranged in a predetermined arrangement order,
A plurality of N output type (N is a positive integer of 2 or more) selection units capable of selectively outputting a video signal to a video signal line connected to the output terminal are used,
A driving method of a display device that performs a selection operation in each selection unit so that when an attention is paid to a certain color, all output ends of the same color as that color are selected in a predetermined order and then the other colors are similarly performed.
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