JP2012253717A - Ad conversion circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an AD conversion circuit that can shorten a time to the start of execution of reconversion in the event of an anomaly in an AD conversion result.SOLUTION: An AD conversion circuit 1 of an embodiment includes: a successive approximation AD conversion section 11 having a successive approximation register 111 in which values are fixed in sequence from the most significant bit; and a conversion result register 12 to which the preceding conversion result of the successive approximation AD conversion section 11 is written. In the AD conversion circuit 1, a comparison section 13 compares a fixed range of bit values of a value in the successive approximation register 111 with the same range of bit values in the conversion result register 12 in the middle of AD conversion, and when the comparison section outputs a mismatch signal UM indicating that the result of comparison is a mismatch, a conversion start control section 14 outputs a conversion start signal ST indicating a new start of conversion to the successive approximation AD conversion section 11.

Description

本発明の実施形態は、ＡＤ変換回路に関する。   Embodiments described herein relate generally to an AD conversion circuit.

マイクロコンピュータを使用したモーター制御回路では、モーターに流れる電流の検出に逐次比較型のＡ／Ｄコンバータを使用し、その変換されたデジタルデータをＣＰＵで処理し、モーターを制御する。   In a motor control circuit using a microcomputer, a successive approximation A / D converter is used to detect a current flowing through the motor, and the converted digital data is processed by a CPU to control the motor.

その際、モーター周辺で発生するノイズの影響を受けて、ＡＤ変換結果が通常取り得るデータからかけ離れた値になった場合など、正常なモーター制御ができなくなる。そのため、そのような異常なデータが出力された場合、再度ＡＤ変換を行うことが必要となる。   At that time, normal motor control cannot be performed, for example, when the AD conversion result becomes a value far from the data that can be normally obtained due to the influence of noise generated around the motor. Therefore, when such abnormal data is output, it is necessary to perform AD conversion again.

ただし、逐次比較型Ａ／Ｄコンバータでは、出力のデジタルデータのＭＳＢから１ビットずつデータ値が決定されるため、変換結果が得られるまでにビット数に比例した時間がかかる。そのため、再変換を行うと、正しい変換結果が得られるまでにかなりの時間を要することになる。   However, in the successive approximation A / D converter, since the data value is determined bit by bit from the MSB of the output digital data, it takes time proportional to the number of bits until the conversion result is obtained. Therefore, if re-conversion is performed, it takes a considerable time until a correct conversion result is obtained.

そこで、従来、一旦ＡＤ変換した後に、変換結果のデータ値の検証を行って、誤り可能性ビットを判定し、そのビットが許容誤差ビットの桁位置よりも上位である場合にのみ、再変換を行うようにする方式が提案されている。この方式では、誤り可能性ビットが許容誤差ビットの桁位置以下であれば再変換を行わないため、全体的な変換時間を短くすることができる。   Therefore, conventionally, after AD conversion is performed, the data value of the conversion result is verified to determine an error possibility bit, and reconversion is performed only when the bit is higher than the digit position of the allowable error bit. A method for doing so has been proposed. In this method, since the re-conversion is not performed if the error possibility bit is equal to or less than the digit position of the allowable error bit, the overall conversion time can be shortened.

しかし、上述の方式では、一旦ＡＤ変換した後に誤り可能性ビットの判定を行うため、１回ＡＤ変換が終了した後でなければ、再変換が必要かどうか判定できない。したがって、ＡＤ変換結果に異常があった場合に、再変換の実行開始までに時間を要する、という問題があった。   However, in the above-described method, since the error possibility bit is determined after AD conversion once, it is not possible to determine whether or not re-conversion is necessary unless AD conversion is completed once. Accordingly, there is a problem that it takes time until the start of reconversion when there is an abnormality in the AD conversion result.

特開２０００−４９６０９号公報JP 2000-49609 A

そこで、本発明が解決しようとする課題は、ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することのできるＡＤ変換回路を提供することにある。   Therefore, the problem to be solved by the present invention is to provide an AD conversion circuit that can shorten the time until the start of reconversion when there is an abnormality in the AD conversion result.

実施形態のＡＤ変換回路は、最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較ＡＤ変換部と、前記逐次比較ＡＤ変換部の前回の変換結果が書き込まれた変換結果レジスタとを備える。このＡＤ変換回路は、比較部が、ＡＤ変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較し、変換開始制御部が、前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較ＡＤ変換部へ新たな変換の開始を指示する変換開始信号を出力する。   The AD conversion circuit according to the embodiment includes a successive approximation AD conversion unit having a successive approximation register in which values are sequentially determined from the most significant bit, and a conversion result register in which a previous conversion result of the successive approximation AD conversion unit is written. . In this AD conversion circuit, the comparison unit compares the bit value in the range in which the value of the successive approximation register is determined with the value of the bit in the same range in the conversion result register during the AD conversion, and the conversion start control unit When a mismatch signal indicating that the comparison results do not match is output from the comparison unit, a conversion start signal for instructing the successive approximation AD conversion unit to start a new conversion is output.

本発明の第１の実施形態に係るＡＤ変換回路の構成の例を示すブロック図。1 is a block diagram showing an example of the configuration of an AD conversion circuit according to a first embodiment of the present invention. 本発明の実施形態のＡＤ変換回路へ入力されるアナログ入力ＡＩＮの波形の例を示す図。The figure which shows the example of the waveform of the analog input AIN input into the AD converter circuit of embodiment of this invention. 本発明の実施形態の比較部の内部構成の例を示す図。The figure which shows the example of the internal structure of the comparison part of embodiment of this invention. ノイズが重畳したアナログ入力ＡＩＮの例を示す図。The figure which shows the example of the analog input AIN which noise superimposed. 本発明の実施形態の比較部の内部構成の別の例を示す図。The figure which shows another example of the internal structure of the comparison part of embodiment of this invention. 本発明の第２の実施形態に係るＡＤ変換回路の構成の例を示すブロック図。The block diagram which shows the example of a structure of the AD converter circuit which concerns on the 2nd Embodiment of this invention. 第２の実施形態のＡＤ変換回路で設定される比較範囲を説明するための図。The figure for demonstrating the comparison range set with the AD converter circuit of 2nd Embodiment.

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＡＤ変換回路の構成の例を示すブロック図である。 (First embodiment)
FIG. 1 is a block diagram showing an example of the configuration of an AD conversion circuit according to the first embodiment of the present invention.

本実施形態のＡＤ変換回路１は、最上位ビットから順次値が確定する逐次比較レジスタ１１１を有する逐次比較ＡＤ変換部１１と、逐次比較ＡＤ変換部１１の前回の変換結果が書き込まれた変換結果レジスタ１２と、ＡＤ変換の途中で、逐次比較レジスタ１１１の値の確定した範囲のビット値を変換結果レジスタ１２の同一範囲のビットの値と比較する比較部１３と、比較部１３から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、逐次比較ＡＤ変換部１１へ新たな変換の開始を指示する変換開始信号ＳＴを出力する変換開始制御部１４と、を備える。   The AD conversion circuit 1 according to the present embodiment includes a successive approximation AD converter 11 having a successive approximation register 111 in which values are sequentially determined from the most significant bit, and a conversion result in which the previous conversion result of the successive approximation AD converter 11 is written. The comparison result between the register 12, the comparison unit 13 that compares the bit value in the range in which the value of the successive approximation register 111 has been determined with the value of the bit in the same range in the conversion result register 12 during the AD conversion, A conversion start control unit 14 that outputs a conversion start signal ST instructing the successive approximation AD conversion unit 11 to start a new conversion when a mismatch signal UM indicating mismatch is output.

通常の動作時においては、ＡＤ変換回路１は、外部からトリガ信号ＴＧが入力されると変換開始制御部１４が変換開始信号ＳＴを出力し、逐次比較ＡＤ変換部１１がＡＤ変換を開始する。ここで、逐次比較ＡＤ変換部１１の定格最大入力電圧をＶｍａｘとする。したがって、最上位ビット（ＭＳＢ）に相当する電圧レベルは、１／２・Ｖｍａｘである。   In a normal operation, when a trigger signal TG is input from the outside, the AD conversion circuit 1 outputs a conversion start signal ST, and the successive approximation AD conversion unit 11 starts AD conversion. Here, the rated maximum input voltage of the successive approximation AD converter 11 is set to Vmax. Therefore, the voltage level corresponding to the most significant bit (MSB) is 1/2 · Vmax.

逐次比較ＡＤ変換部１１は、変換開始信号ＳＴが入力されると、アナログ入力ＡＩＮをサンプリングしてその電圧を保持し、最上位ビット（ＭＳＢ）から順次デジタルデータのビット値を確定して逐次比較レジスタ１１１へ書き込む。逐次比較ＡＤ変換部１１は、最下位ビット（ＬＳＢ）が確定した時点で、逐次比較レジスタ１１１に格納されたデータをデジタル出力ＤＯＵＴとして出力する。   When the conversion start signal ST is input, the successive approximation AD converter 11 samples the analog input AIN and holds the voltage, and sequentially determines the bit value of the digital data from the most significant bit (MSB), and performs successive comparison. Write to register 111. The successive approximation AD converter 11 outputs the data stored in the successive approximation register 111 as the digital output DOUT when the least significant bit (LSB) is determined.

この変換結果のデジタル出力ＤＯＵＴが、変換結果レジスタ１２へ書き込まれる。   The conversion result digital output DOUT is written into the conversion result register 12.

ここで、本実施形態のＡＤ変換回路１へ入力されるアナログ入力ＡＩＮを、例えばモーターに流れる電流を電圧へ変換したものとすると、そのレベルは、図２（ａ）に示すように、規則的に変化する。このような規則的な変化をする入力の場合、ある時刻ｔ１でＡＤ変換したときのＭＳＢの値と、ごく短時間後の時刻ｔ２でＡＤ変換したときのＭＳＢの値は、通常、一致する。一致しないのは、アナログ入力ＡＩＮが１／２・Ｖｍａｘを挟んで変化したときのみであり、その確率は非常に低い。   Here, if the analog input AIN input to the AD conversion circuit 1 of the present embodiment is, for example, converted from a current flowing in the motor into a voltage, the level is regular as shown in FIG. To change. In the case of such an input that changes regularly, the MSB value when AD conversion is performed at a certain time t1 and the MSB value when AD conversion is performed at a time t2 after a very short time usually match. Only when the analog input AIN changes with ½ · Vmax between them does not match, the probability is very low.

ところが、アナログ入力ＡＩＮにノイズが重畳していた場合、例えば、図２（ｂ）に示すように、時刻ｔ２でＡＤ変換したときのＭＳＢの値と、時刻ｔ１でＡＤ変換したときのＭＳＢの値が不一致となる。ノイズレベルが大きい場合、この不一致の発生確率が高くなる。したがって、このような場合、ＭＳＢの値を比較するだけで、時刻ｔ２のＡＤ変換結果が異常であることを判定できるものと考えられる。   However, when noise is superimposed on the analog input AIN, for example, as shown in FIG. 2B, the MSB value when AD conversion is performed at time t2 and the MSB value when AD conversion is performed at time t1. Is inconsistent. When the noise level is large, the probability of occurrence of this mismatch increases. Therefore, in such a case, it is considered that it is possible to determine that the AD conversion result at time t2 is abnormal only by comparing the MSB values.

そこで、このＭＳＢの不一致を検出するために、図３に示すように、逐次比較レジスタ１１１のＭＳＢの値と変換結果レジスタ１２のＭＳＢの値を比較する比較器１３１を、比較部１３に設ける。   Therefore, in order to detect this MSB mismatch, as shown in FIG. 3, a comparator 131 that compares the MSB value of the successive approximation register 111 and the MSB value of the conversion result register 12 is provided in the comparison unit 13.

比較器１３１は、ＡＤ変換の途中で、逐次比較レジスタ１１１のＭＳＢの値が確定した時点で直ちに、変換結果レジスタ１２のＭＳＢの値との比較を行う。このとき、比較の結果が不一致であれば、比較器１３１は、不一致信号ＵＭを出力する。   The comparator 131 compares the value of the MSB of the successive approximation register 111 with the value of the MSB of the conversion result register 12 immediately after the MSB value of the successive approximation register 111 is determined during AD conversion. At this time, if the comparison result does not match, the comparator 131 outputs a mismatch signal UM.

この不一致信号ＵＭが出力されると、変換開始制御部１４は、変換開始信号ＳＴを出力する。この変換開始信号ＳＴの出力により、逐次比較ＡＤ変換部１１は、実行中のＡＤ変換を中止し、アナログ入力ＡＩＮを新たにサンプリングし、新たなＡＤ変換を開始する。   When the mismatch signal UM is output, the conversion start control unit 14 outputs a conversion start signal ST. In response to the output of the conversion start signal ST, the successive approximation AD conversion unit 11 stops the AD conversion being executed, newly samples the analog input AIN, and starts a new AD conversion.

ノイズが瞬間的に発生するパルス状のものである場合、新たなＡＤ変換開始時にはノイズの発生が収まっていることが多く、再変換時には、正常なデジタル出力ＤＯＵＴを得られる可能性が高い。   When the noise is generated in the form of pulses, the generation of noise is often stopped when a new AD conversion is started, and a normal digital output DOUT is likely to be obtained at the time of reconversion.

ただし、図４に示すように、ノイズのレベルが小さい場合、時刻ｔ１でも時刻ｔ２でもＭＳＢの値が同じで、ＭＳＢの比較だけではノイズの重畳を検出できないことが考えられる。   However, as shown in FIG. 4, when the noise level is small, the value of the MSB is the same at the time t1 and the time t2, and it is conceivable that the noise superposition cannot be detected only by the MSB comparison.

このような場合、比較するビット数を増加させ、ＭＳＢを含む複数のビットの値を比較すれば、ノイズの重畳を検出できる可能性が高まる。そこで、図５に、ＭＳＢを含む複数のビットの値の比較を行うようにした比較部１３の構成の例を示す。   In such a case, if the number of bits to be compared is increased and the values of a plurality of bits including the MSB are compared, the possibility of detecting noise superposition increases. FIG. 5 shows an example of the configuration of the comparison unit 13 that compares the values of a plurality of bits including the MSB.

図５に示す比較部１３は、比較器１３１と、差分算出器１３２と、を有する。   The comparison unit 13 illustrated in FIG. 5 includes a comparator 131 and a difference calculator 132.

差分算出器１３２として、ここでは、逐次比較レジスタ１１１のＭＳＢ以下３ビットの値と変換結果レジスタ１２のＭＳＢ以下３ビットの値との差分値を算出する例を示している。ただし、比較するビットは３ビットに限るものではなく、検出したいノイズのレベルに応じて、そのビット数が決定されるものである。   Here, as the difference calculator 132, an example is shown in which a difference value between a value of 3 bits below the MSB of the successive approximation register 111 and a value of 3 bits below the MSB of the conversion result register 12 is calculated. However, the number of bits to be compared is not limited to 3 bits, and the number of bits is determined according to the level of noise to be detected.

比較器１３１は、差分算出器１３２から出力された差分値を所定の閾値Ｓと比較し、差分値が閾値Ｓより大きいときに不一致信号ＵＭを出力する。   The comparator 131 compares the difference value output from the difference calculator 132 with a predetermined threshold value S, and outputs a mismatch signal UM when the difference value is greater than the threshold value S.

この閾値Ｓも、検出したいノイズのレベルに応じて設定されるものである。   This threshold S is also set according to the level of noise to be detected.

変換開始制御部１４は、比較部１３から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、変換開始信号ＳＴを出力する。   The conversion start control unit 14 outputs the conversion start signal ST when the mismatch signal UM indicating that the comparison result is mismatched is output from the comparison unit 13.

逐次比較ＡＤ変換部１１は、ＡＤ変換実行中に新たな変換開始信号ＳＴが出力されると、現在実行中のＡＤ変換を中止し、アナログ入力ＡＩＮを再サンプリングし、新たなＡＤ変換を開始する。   When a new conversion start signal ST is output during execution of the AD conversion, the successive approximation AD conversion unit 11 stops the AD conversion currently being executed, resamples the analog input AIN, and starts a new AD conversion. .

このとき、不一致信号ＵＭが出力される都度、変換開始信号ＳＴを出力するようにしてもよいが、ノイズが一定期間連続して発生するような場合、ＡＤ変換の中止および再変換が連続し、次のＡＤ変換結果がいつまで経っても出力されない事態に陥るおそれがある。したがって、このような場合、暫く時間が経ってから、改めてＡＤ変換を実行した方が良いと考えられる。   At this time, each time the mismatch signal UM is output, the conversion start signal ST may be output. However, when noise is continuously generated for a certain period, the AD conversion is stopped and reconverted continuously. There is a risk that the next AD conversion result will not be output indefinitely. Therefore, in such a case, it is considered better to perform AD conversion again after a while.

そこで、変換開始制御部１４に、不一致信号ＵＭの出力回数をカウントするカウンタ１４１と、カウンタ１４１のカウント値が許容回数Ｋ以下であるときに変換開始信号ＳＴを出力する出力制御部１４２と、を備えるようにする。   Therefore, the conversion start control unit 14 includes a counter 141 that counts the number of times the mismatch signal UM is output, and an output control unit 142 that outputs the conversion start signal ST when the count value of the counter 141 is equal to or less than the allowable number K. Be prepared.

この場合、出力制御部１４２は、比較部１３から出力される不一致信号ＵＭの出力回数が、許容回数Ｋ以下であるときのみ、変換開始信号ＳＴを出力する。   In this case, the output control unit 142 outputs the conversion start signal ST only when the number of outputs of the mismatch signal UM output from the comparison unit 13 is equal to or less than the allowable number K.

これにより、不一致信号ＵＭの出力回数が許容回数Ｋを超えた場合、出力制御部１４２から変換開始信号ＳＴが出力されず、逐次比較ＡＤ変換部１１において再変換が連続することを回避することができる。   Thereby, when the number of times of output of the mismatch signal UM exceeds the allowable number K, the conversion start signal ST is not output from the output control unit 142, and the successive approximation AD conversion unit 11 is prevented from continuing reconversion. it can.

なお、出力制御部１４２へは外部からのトリガ信号ＴＧも入力されている。出力制御部１４２は、通常、このトリガ信号ＴＧが入力されたときに、変換開始信号ＳＴを出力するものである。   An external trigger signal TG is also input to the output control unit 142. The output control unit 142 normally outputs the conversion start signal ST when the trigger signal TG is input.

このような本実施形態によれば、ＡＤ変換の途中で変換中のデータのチェックを行い、異常を検出した場合、直ちに実行中の変換を中止し、再変換を開始することができる。これにより、正常なＡＤ変換結果が得られるまでの時間を短縮することができる。   According to this embodiment, when data being converted is checked during AD conversion and an abnormality is detected, the conversion being executed can be immediately stopped and reconversion can be started. Thereby, the time until a normal AD conversion result is obtained can be shortened.

また、異常検出に用いるデータのビット数を任意に設定できるので、精度の高い異常検出を行うことができる。   Further, since the number of bits of data used for abnormality detection can be arbitrarily set, highly accurate abnormality detection can be performed.

また、再変換実行回数を制限できるので、不要な再変換の連続を回避でき、消費電力を抑えることができる。   In addition, since the number of reconversion executions can be limited, unnecessary reconversion can be avoided and power consumption can be reduced.

（第２の実施形態）
第１の実施形態では、アナログ入力ＡＩＮの全レベル範囲にわたって比較部１３による比較を実行している。しかし、アナログ入力ＡＩＮのレベルが最小あるいは最大付近では、アナログ入力ＡＩＮにノイズが重畳していても、比較部１３が比較対象とする上位ビットの値が変化することは殆どないものと考えられる。したがって、アナログ入力ＡＩＮのレベルが最小あるいは最大付近では、比較部１３による比較を実行する必要はないものと考えられる。そこで、本実施形態では、比較部１３が比較を実行するアナログ入力ＡＩＮのレベルの範囲を指定することのできるＡＤ変換回路の例を示す。 (Second Embodiment)
In the first embodiment, the comparison unit 13 performs the comparison over the entire level range of the analog input AIN. However, when the level of the analog input AIN is at a minimum or in the vicinity of the maximum, even if noise is superimposed on the analog input AIN, it is considered that the value of the upper bit that is compared by the comparison unit 13 hardly changes. Therefore, it is considered that the comparison by the comparison unit 13 does not need to be performed when the level of the analog input AIN is near the minimum or the maximum. Therefore, in the present embodiment, an example of an AD conversion circuit that can specify the range of the level of the analog input AIN for which the comparison unit 13 performs comparison is shown.

図６は、本発明の第２の実施形態に係るＡＤ変換回路の構成の例を示すブロック図である。   FIG. 6 is a block diagram showing an example of the configuration of an AD conversion circuit according to the second embodiment of the present invention.

本実施形態のＡＤ変換回路２は、第１の実施形態のＡＤ変換回路１に、比較実行制御部２５を追加したものである。   The AD conversion circuit 2 of the present embodiment is obtained by adding a comparison execution control unit 25 to the AD conversion circuit 1 of the first embodiment.

比較実行制御部２５は、変換結果レジスタ１２の値を、予め定められた比較範囲指定値Ｈと比較し、変換結果レジスタ１２の値が比較範囲指定値Ｈ以内であるときのみ、比較部１３へ比較の実行を指示する。   The comparison execution control unit 25 compares the value of the conversion result register 12 with a predetermined comparison range specified value H, and only when the value of the conversion result register 12 is within the comparison range specified value H, the comparison execution control unit 25 Instructs execution of comparison.

図７に、変換結果レジスタ１２の値をアナログ入力ＡＩＮのレベルで表すものとして、比較範囲指定値Ｈとアナログ入力ＡＩＮのレベルとの関係を示す。なお、ここでは、比較範囲指定値Ｈを、下限値Ｈ１と上限値Ｈ２にて示している。   FIG. 7 shows the relationship between the comparison range designation value H and the level of the analog input AIN, assuming that the value of the conversion result register 12 is expressed by the level of the analog input AIN. Here, the comparison range designation value H is indicated by a lower limit value H1 and an upper limit value H2.

下限値Ｈ１は、アナログ入力ＡＩＮの最小レベル付近に設定され、上限値Ｈ２は、アナログ入力ＡＩＮの最大レベル付近に設定されている。本実施形態では、この下限値Ｈ１と上限値Ｈ２の間が比較範囲となり、アナログ入力ＡＩＮのレベルがこの比較範囲である場合にのみ、比較部１３による比較が実行される。   The lower limit value H1 is set near the minimum level of the analog input AIN, and the upper limit value H2 is set near the maximum level of the analog input AIN. In the present embodiment, the comparison range is performed between the lower limit value H1 and the upper limit value H2, and the comparison by the comparison unit 13 is executed only when the level of the analog input AIN is within this comparison range.

この場合、図７に示すような、下限値Ｈ１あるいは上限値Ｈ２を超える領域で発生するノイズは、比較部１３による比較の対象外となる。しかし、このような領域で発生するノイズをそのままＡＤ変換しても、下位ビットが異常となるだけであり、その誤差の影響はかなり限定的である。   In this case, noise generated in a region exceeding the lower limit value H1 or the upper limit value H2 as shown in FIG. However, even if the AD generated from the noise generated in such a region is converted as it is, only the lower bits become abnormal, and the influence of the error is quite limited.

このような本実施形態によれば、異常検出を行うためのチェック回数を少なくすることができるので、消費電力を削減することができる。   According to this embodiment as described above, the number of checks for detecting an abnormality can be reduced, so that power consumption can be reduced.

以上説明した少なくとも１つの実施形態のＡＤ変換回路によれば、ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することができる。   According to the AD conversion circuit of at least one embodiment described above, it is possible to reduce the time until the start of reconversion when there is an abnormality in the AD conversion result.

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Moreover, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１、２ ＡＤ変換回路
１１ 逐次比較ＡＤ変換部
１２ 変換結果レジスタ
１３ 比較部
１４ 変換開始制御部
１１１ 逐次比較レジスタ
１３１ 比較器
１３２ 差分算出器
１４１ カウンタ
１４２ 出力制御部 1, 2 AD conversion circuit 11 Successive comparison AD conversion unit 12 Conversion result register 13 Comparison unit 14 Conversion start control unit 111 Successive comparison register 131 Comparator 132 Difference calculator 141 Counter 142 Output control unit

Claims (6)

最上位ビットから順次値が確定する逐次比較レジスタを有する逐次比較ＡＤ変換部と、
前記逐次比較ＡＤ変換部の前回の変換結果が書き込まれた変換結果レジスタと、
ＡＤ変換の途中で、前記逐次比較レジスタの値の確定した範囲のビット値を前記変換結果レジスタの同一範囲のビットの値と比較する比較部と、
前記比較部から前記比較結果が不一致であることを示す不一致信号が出力されたときに、前記逐次比較ＡＤ変換部へ新たな変換の開始を指示する変換開始信号を出力する変換開始制御部と
を備えることを特徴とするＡＤ変換回路。 A successive approximation AD conversion unit having a successive approximation register in which values are sequentially determined from the most significant bit;
A conversion result register in which the previous conversion result of the successive approximation AD conversion unit is written;
A comparison unit that compares a bit value in a fixed range of the value of the successive approximation register with a value of a bit in the same range of the conversion result register in the middle of AD conversion;
A conversion start control unit that outputs a conversion start signal that instructs the successive approximation AD conversion unit to start a new conversion when a mismatch signal indicating that the comparison result does not match is output from the comparison unit; An AD conversion circuit comprising: 前記逐次比較レジスタの値の確定した範囲が、最上位ビットのみである
ことを特徴とする請求項１に記載のＡＤ変換回路。 2. The AD conversion circuit according to claim 1, wherein a range in which the value of the successive approximation register is determined is only the most significant bit. 前記逐次比較レジスタの値の確定した範囲が、所定の複数ビットである
ことを特徴とする請求項１に記載のＡＤ変換回路。 2. The AD converter circuit according to claim 1, wherein a range in which the value of the successive approximation register is determined is a predetermined plurality of bits. 前記比較部の不一致の判定に、所定の閾値が設定されている
ことを特徴とする請求項３に記載のＡＤ変換回路。 The AD conversion circuit according to claim 3, wherein a predetermined threshold is set for determining the mismatch of the comparison unit. 変換開始制御部が、
前記不一致信号の出力回数をカウントするカウンタを備え、
前記出力回数が許容回数未満であるときに、前記変換開始信号を出力する
ことを特徴とする請求項１乃至４のいずれか１項に記載のＡＤ変換回路。 The conversion start control unit
A counter that counts the number of times the mismatch signal is output;
5. The AD conversion circuit according to claim 1, wherein the conversion start signal is output when the output count is less than an allowable count. 6. 前記比較部が、
前記変換結果レジスタの値が予め定められた範囲内であるときのみ、前記比較を実行する
ことを特徴とする請求項１乃至５いずれか１項に記載のＡＤ変換回路。 The comparison unit is
6. The AD conversion circuit according to claim 1, wherein the comparison is performed only when a value of the conversion result register is within a predetermined range.
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* Cited by examiner, † Cited by third party
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JP2017050732A (en) * 2015-09-02 2017-03-09 ラピスセミコンダクタ株式会社 Semiconductor device and noise removing method
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