JP2012253359A - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に、誘導電動機等を動作させるための駆動制御回路に使用される高耐圧素子を備えた半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a high voltage element used in a drive control circuit for operating an induction motor or the like.
誘導電動機等の負荷を動作させるために駆動制御回路(ドライバ回路)が設けられる。そのドライバ回路では、負荷に電流を送り込む動作(動作A)を担う第1ドライバ回路と、負荷から電流を引き出す動作(動作B)を担う第2ドライバ回路とを備えて、動作Aと動作Bとが交互に行なわれる。動作Aと動作Bとを交互に行なうために、第1ドライバ回路の第1IGBTと第2ドライバ回路の第2IGBTとが交互にオン、オフされる。第1IGBTと第2IGBTとは直列に接続されて、両者の接続点に負荷が接続されている。 A drive control circuit (driver circuit) is provided to operate a load such as an induction motor. The driver circuit includes a first driver circuit that performs an operation of supplying current to the load (operation A) and a second driver circuit that performs an operation of extracting current from the load (operation B). Are performed alternately. In order to perform the operation A and the operation B alternately, the first IGBT of the first driver circuit and the second IGBT of the second driver circuit are alternately turned on and off. The first IGBT and the second IGBT are connected in series, and a load is connected to the connection point between them.
第1ドライバ回路では、その接続点の電位を基準にして第1IGBTのゲートをオン、オフさせることによって、高電圧電位と接続点の基準電位との間でスイッチング動作が行なわれる。一方、第2ドライバ回路では、接地電位を基準にして第2IGBTのゲートをオン、オフさせることによって、接続点の基準電位と設置電位との間でスイッチング動作が行なわれる。 In the first driver circuit, the switching operation is performed between the high voltage potential and the reference potential at the connection point by turning on and off the gate of the first IGBT with reference to the potential at the connection point. On the other hand, in the second driver circuit, the switching operation is performed between the reference potential at the connection point and the installation potential by turning on and off the gate of the second IGBT with reference to the ground potential.
接地電位は一定であることから、接地電位を基準にして第2IGBTのゲートをオン、オフさせるためのパルス電位を発生させるのに特に支障はない。ところが、接続点の電位を基準にする場合、接続点の電位は高電圧電位と接地電位との間を変動することになる。そのため、このままでは、電位の変動の幅が大きすぎて、第1IGBTのゲートをオン、オフさせるためのパルス電位を発生させることができない。 Since the ground potential is constant, there is no particular problem in generating a pulse potential for turning on and off the gate of the second IGBT with reference to the ground potential. However, when the potential at the connection point is used as a reference, the potential at the connection point varies between the high voltage potential and the ground potential. Therefore, in this state, the range of potential fluctuation is so large that a pulse potential for turning on and off the gate of the first IGBT cannot be generated.
そこで、電界効果型トランジスタと所定の抵抗を備えた半導体装置(回路)が設けられる。この半導体装置では、電界効果型トランジスタのドレイン電圧が大幅に変動してもドレイン電流はほとんど変化しない領域(飽和領域)を利用して抵抗の両端に一定の電位差を発生させることによって、第1IGBTのゲートをオン、オフさせるためのパルス電位を発生させている。なお、このような駆動制御回路を開示した文献の一つとして、たとえば特許文献1がある。
Therefore, a semiconductor device (circuit) including a field effect transistor and a predetermined resistance is provided. In this semiconductor device, a constant potential difference is generated at both ends of the resistor using a region (saturation region) in which the drain current hardly changes even when the drain voltage of the field-effect transistor greatly varies, thereby allowing the first IGBT to A pulse potential for turning on and off the gate is generated. One document that discloses such a drive control circuit is, for example,
しかしながら、従来の半導体装置では次のような問題点があった。駆動制御回路の小型化のために専有面積の削減を図ろうとすると、空乏層の延びとの関係で耐圧を確保することが困難になることがあった。また、半導体装置を構成する半導体領域のうち、所定の半導体領域の不純物濃度によっては十分な耐圧を確保することができないという問題があった。 However, the conventional semiconductor device has the following problems. When trying to reduce the exclusive area for downsizing the drive control circuit, it may be difficult to ensure a breakdown voltage due to the extension of the depletion layer. In addition, there is a problem that a sufficient breakdown voltage cannot be ensured depending on the impurity concentration of a predetermined semiconductor region among the semiconductor regions constituting the semiconductor device.
本発明は、このような問題点を解決するためになされたものであり、その目的は、耐圧の向上が図られる半導体装置を提供することである。 The present invention has been made to solve such problems, and an object thereof is to provide a semiconductor device capable of improving the breakdown voltage.
本発明に係る半導体装置は、第1導電型の第1半導体領域と、第2導電型の第2半導体領域と、第2導電型の第3半導体領域と、所定の深さの溝部と、第1導電型の第4半導体領域と、第2導電型の第5半導体領域と、第1導電型の第6半導体領域と、電極部と、配線とを備えている。第1導電型の第1半導体領域は、主表面を有している。第2導電型の第2半導体領域は、電界効果型トランジスタのドレイン領域として、一方から他方へ延在するとともに第1半導体領域の主表面から所定の深さにわたり形成されている。第2導電型の第3半導体領域は、第2半導体領域の一方の側に、第2半導体領域の一方の側と第1半導体領域とを隔てるように、第1半導体領域の表面から所定の深さにわたり形成されている。所定の深さの溝部は、第2半導体領域の他方の側に、第2半導体領域の他方の側と第1半導体領域とを隔てるように、第1半導体領域の表面に形成されている。第1導電型の第4半導体領域は、電界効果型トランジスタのソース領域として、第3半導体領域によって第1半導体領域と隔てられるように第3半導体領域の表面から第3半導体領域の底よりも浅い領域にわたり形成されている。第2導電型の第5半導体領域は、第3半導体領域の底部と溝部の底部とに接し、第2半導体領域の底部と第1半導体領域とを隔てるように、第3半導体領域の底部から溝部の底部にわたり形成されている。第1導電型の第6半導体領域は、溝部に対して第3半導体領域が位置する側とは反対の側に距離を隔てられ、第1半導体領域の表面から所定の深さにわたり形成されて、所定の高電位が接続される。電極部は、電界効果型トランジスタのゲート電極として、第2半導体領域と第4半導体領域とによって挟まれた第3半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。配線は、所定の抵抗を有し、第2半導体領域と第6半導体領域とを電気的に接続している。 A semiconductor device according to the present invention includes a first conductive type first semiconductor region, a second conductive type second semiconductor region, a second conductive type third semiconductor region, a groove having a predetermined depth, A first conductivity type fourth semiconductor region; a second conductivity type fifth semiconductor region; a first conductivity type sixth semiconductor region; an electrode portion; and a wiring. The first semiconductor region of the first conductivity type has a main surface. The second semiconductor region of the second conductivity type extends from one side to the other as the drain region of the field effect transistor and is formed from the main surface of the first semiconductor region to a predetermined depth. The third semiconductor region of the second conductivity type has a predetermined depth from the surface of the first semiconductor region so that one side of the second semiconductor region and the first semiconductor region are separated from one side of the second semiconductor region. It is formed throughout. The groove having a predetermined depth is formed on the surface of the first semiconductor region on the other side of the second semiconductor region so as to separate the other side of the second semiconductor region from the first semiconductor region. The fourth semiconductor region of the first conductivity type is shallower than the bottom of the third semiconductor region from the surface of the third semiconductor region so as to be separated from the first semiconductor region by the third semiconductor region as a source region of the field effect transistor. It is formed over the area. The fifth conductive region of the second conductivity type is in contact with the bottom of the third semiconductor region and the bottom of the trench, and the trench from the bottom of the third semiconductor region is separated from the bottom of the second semiconductor region and the first semiconductor region. It is formed over the bottom. The sixth semiconductor region of the first conductivity type is spaced from the side opposite to the side where the third semiconductor region is located with respect to the groove, and is formed from the surface of the first semiconductor region to a predetermined depth, A predetermined high potential is connected. The electrode portion is formed as a gate electrode of a field effect transistor with a gate insulating film interposed on the surface of the portion of the third semiconductor region sandwiched between the second semiconductor region and the fourth semiconductor region. The wiring has a predetermined resistance and electrically connects the second semiconductor region and the sixth semiconductor region.
本発明に係る他の半導体装置は、第1導電型の第1半導体領域と、第2導電型の第2半導体領域と、第2導電型の第3半導体領域と、第1導電型の第4半導体領域と、第2導電型の第5半導体領域と、第1導電型の第6半導体領域と、電極部と、配線とを備えている。第1導電型の第1半導体領域は、主表面を有している。第2導電型の第2半導体領域は、電界効果型トランジスタのドレイン領域として、一方から他方へ延在するとともに第1半導体領域の主表面から第1の深さにわたり形成されている。第2導電型の第3半導体領域は、第2半導体領域の一方の側と他方の側とから第2半導体領域を挟み込み、第2半導体領域の一方の側と第1半導体領域とを隔てるとともに、第2半導体領域の他方の側と第1半導体領域とを隔てるように、第1半導体領域の表面から所定の深さにわたり形成されている。第1導電型の第4半導体領域は、電界効果型トランジスタのソース領域として、第3半導体領域によって第1半導体領域と隔てられるように第3半導体領域の表面から第3半導体領域の底よりも浅い領域にわたり形成されている。第2導電型の第5半導体領域は、第2半導体領域の一方の側に位置する第3半導体領域の底部と第2半導体領域の他方の側に位置する第3半導体領域の底部とに接し、一方の側に位置する第3半導体領域の底部から他方の側に位置する第3半導体領域の底部にわたり形成され、電界効果型トランジスタがオフ状態において第2半導体領域との界面から延びる空乏層と第1半導体領域との界面から延在する空乏層とによって完全に空乏化される所定の不純物濃度を有している。第1導電型の第6半導体領域は、他方の側に位置する第3半導体領域に対して一方の側に位置する第3半導体領域が位置する側とは反対の側に距離を隔てられ、第1半導体領域の表面から所定の深さにわたり形成され、所定の高電位が接続される。電極部は、電界効果型トランジスタのゲート電極として、第2半導体領域と第4半導体領域とによって挟まれた第3半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。配線は、所定の抵抗を有し、第2半導体領域と第6半導体領域とを電気的に接続している。 Another semiconductor device according to the present invention includes a first conductivity type first semiconductor region, a second conductivity type second semiconductor region, a second conductivity type third semiconductor region, and a first conductivity type fourth semiconductor. A semiconductor region; a second conductivity type fifth semiconductor region; a first conductivity type sixth semiconductor region; an electrode portion; and a wiring. The first semiconductor region of the first conductivity type has a main surface. The second semiconductor region of the second conductivity type extends from one side to the other as the drain region of the field effect transistor and is formed from the main surface of the first semiconductor region to the first depth. The third semiconductor region of the second conductivity type sandwiches the second semiconductor region from one side and the other side of the second semiconductor region, separates one side of the second semiconductor region and the first semiconductor region, The second semiconductor region is formed from the surface of the first semiconductor region to a predetermined depth so as to separate the other side of the second semiconductor region from the first semiconductor region. The fourth semiconductor region of the first conductivity type is shallower than the bottom of the third semiconductor region from the surface of the third semiconductor region so as to be separated from the first semiconductor region by the third semiconductor region as a source region of the field effect transistor. It is formed over the area. The fifth semiconductor region of the second conductivity type is in contact with the bottom of the third semiconductor region located on one side of the second semiconductor region and the bottom of the third semiconductor region located on the other side of the second semiconductor region, A depletion layer formed from the bottom of the third semiconductor region located on one side to the bottom of the third semiconductor region located on the other side and extending from the interface with the second semiconductor region in the off state; 1 has a predetermined impurity concentration that is completely depleted by a depletion layer extending from the interface with the semiconductor region. The sixth semiconductor region of the first conductivity type is spaced apart from the third semiconductor region located on the other side opposite to the side on which the third semiconductor region located on one side is located, 1 formed from the surface of the semiconductor region to a predetermined depth and connected to a predetermined high potential. The electrode portion is formed as a gate electrode of a field effect transistor with a gate insulating film interposed on the surface of the portion of the third semiconductor region sandwiched between the second semiconductor region and the fourth semiconductor region. The wiring has a predetermined resistance and electrically connects the second semiconductor region and the sixth semiconductor region.
本発明に係る半導体装置によれば、溝部が、第2半導体領域における、第3半導体領域が形成された一方側とは反対側の他方の側に、第2半導体領域の他方の側と第1半導体領域とを隔てるように、第1半導体領域の表面に形成されている。これにより、第2半導体領域の他方の側にはpn接合が存在せず、溝部を第2半導体領域の一方の側に接近させて占有面積の削減を図ることができる。その結果、耐圧を確保しながら半導体装置の小型化を図ることができる。 According to the semiconductor device of the present invention, the groove portion is on the other side of the second semiconductor region opposite to the one side where the third semiconductor region is formed, on the other side of the second semiconductor region and on the first side. It is formed on the surface of the first semiconductor region so as to separate the semiconductor region. As a result, no pn junction exists on the other side of the second semiconductor region, and the groove area can be brought closer to one side of the second semiconductor region to reduce the occupied area. As a result, the semiconductor device can be miniaturized while ensuring a withstand voltage.
本発明に係る他の半導体装置によれば、電界効果型トランジスタがオフ状態において、第2導電型の第5半導体領域は完全に空乏化される。これにより、第5半導体領域が完全に空乏化されず、深さ方向にpn接合が存在する場合と比べて、深さ方向の耐圧が確保されて半導体装置としての耐圧を向上させることができる。 According to another semiconductor device of the present invention, the fifth conductivity region of the second conductivity type is completely depleted when the field effect transistor is in the off state. As a result, the fifth semiconductor region is not completely depleted, and the breakdown voltage in the depth direction is ensured and the breakdown voltage as the semiconductor device can be improved as compared with the case where the pn junction exists in the depth direction.
実施の形態1
まず、はじめに、本半導体装置が適用される駆動制御回路の一例について簡単に説明する。図1に示すように、駆動制御回路50の第1ドライバ回路52および第2ドライバ回路54には、誘導電動機等の負荷55に電流(矢印60)を送り込む動作(動作A)を行なうためのスイッチング素子として第1IGBT51が設けられ、そして、負荷55から電流(矢印61)を引き出す動作(動作B)を行なうためのスイッチング素子として第2IGBT53が設けられている。
First, an example of a drive control circuit to which the semiconductor device is applied will be briefly described. As shown in FIG. 1, the
第1IGBT51と第2IGBT53とは直列に接続されて、その接続点56に負荷55が接続されている。第1IGBT51のゲートは第1ドライバ回路52に接続され、第2IGBT53のゲートは第2ドライバ回路54に接続されている。第1ドライバ回路52と第2Iドライバ回路54とによって、第1IGBT51と第2IGBT53とを交互にオン、オフさせることで、動作Aと動作Bとが交互に行なわれることになる。
The
特に、接続点56の電位が電源電位と接地電位との間で変動する第1ドライバ回路52に対して、第1IGBT51のゲートをオン、オフさせるための所定のパルス電位を発生させるために、電界効果型トランジスタTと抵抗Rを含む回路として本半導体装置(点線枠内)1が接続されている。電界効果型トランジスタTのドレイン電極は所定の抵抗Rの一端に接続されている。電界効果型トランジスタTのソース電極は接地電位、あるいは、所定の電位に設定されている。また、ドレイン電極は第1ドライバ回路52にも接続されている。抵抗Rの他端側は、第1ドライバ回路52の電源としてのコンデンサ57の一端側に接続されている。そのコンデンサ57の他端側は接続点(負荷)56に接続されている。
In particular, in order to generate a predetermined pulse potential for turning on and off the gate of the
これにより、ドレイン電極側の電位は、誘導電動機の駆動電圧(たとえば約300V程度)に対応する高電圧Vhと接地電位に対応する低電圧Vlとの間を交互に変動することになる。この状態のもとで、電界効果型トランジスタTのゲートをオンすると、ドレイン側からソース側へ電流(ドレイン電流Id)が流れる。 As a result, the potential on the drain electrode side varies alternately between the high voltage Vh corresponding to the drive voltage (for example, about 300 V) of the induction motor and the low voltage Vl corresponding to the ground potential. When the gate of the field effect transistor T is turned on under this state, a current (drain current Id) flows from the drain side to the source side.
ここで、電界効果型トランジスタのドレイン電圧とドレイン電流との一般的な関係を図2にグラフとして示す。図2に示すように、ドレイン電圧とドレイン電流との関係には、線形領域Lと飽和領域Hとがある。線形領域Lでは、ドレイン電流がドレイン電圧の増加に伴いほぼ比例して増加する。一方、飽和領域Hでは、ドレイン電圧が増加してもドレイン電流は増加せず、ほぼ一定の値になる。なお、このドレイン電流の値はゲート電圧によって決まる。 Here, a general relationship between the drain voltage and the drain current of the field effect transistor is shown as a graph in FIG. As shown in FIG. 2, the relationship between the drain voltage and the drain current includes a linear region L and a saturation region H. In the linear region L, the drain current increases approximately in proportion to the increase in drain voltage. On the other hand, in the saturation region H, even if the drain voltage increases, the drain current does not increase and becomes a substantially constant value. The drain current value is determined by the gate voltage.
本半導体装置1では、ドレイン電圧がこの飽和領域H内に入るように設定される。そうすると、ドレイン電圧Vdが大きく変動してもドレイン電流Idはほぼ一定となって、抵抗Rを電流が流れることによって生じる電圧降下(電流値×抵抗値)はほぼ一定の値となる。こうして、電界効果型トランジスタTのオン動作に応じて抵抗Rの両端には一定の電圧降下が生じ、この電圧降下をパルス電位として第1IGBT51のゲートがオン、オフされることになる。つまり、ソースの電位(Vs)を基準としたロジック信号が、高電位Vhを基準とするロジック信号に変換されることになる。
In the
次に、その半導体装置1の構造の一例について説明する。図3および図4に示すように、n-型半導体領域3の主表面にはLOCOS膜(Local Oxidation of Silicon)4が形成されている。n-型半導体領域3における所定の領域の表面から所定の深さにわたり、電界効果型トランジスタTのドレイン領域となるn-型の拡散領域(n-拡散領域)5が形成されている。n-拡散領域5は、一方から他方へ延在するように形成されている。n-拡散領域5の表面とその近傍には、n+型の拡散領域(n+拡散領域)6が形成されている。そのn+拡散領域6の表面上にはドレイン電極16が形成されている。
Next, an example of the structure of the
n-拡散領域5の一方の側には、n-拡散領域5に接するようにp型の拡散領域(p拡散領域)7が形成されている。p拡散領域7は、n-拡散領域5の側部とn-型半導体領域3とを隔てるようにn-型半導体領域3の表面から所定の深さにわたり形成されている。そのp拡散領域7には、電界効果型トランジスタTのソース領域となるn+型の拡散領域(n+拡散領域)8が形成されている。n+拡散領域8は、p拡散領域7によってn-型半導体領域3と隔てられるように、p拡散領域7の表面からp拡散領域7の底よりも浅い領域にわたり形成されている。また、p拡散領域7にはp+型の拡散領域(p+拡散領域)9が形成されている。そのn+拡散領域8とp+拡散領域9に接触するようにソース電極18が形成されている。
A p-type diffusion region (p diffusion region) 7 is formed on one side of the n −
n-拡散領域5の他方の側には溝部(トレンチ)10が形成されている。溝部10は、n-拡散領域5の側部とn-型半導体領域3とを隔てるように、n-型半導体領域3の表面から所定の深さにわたり形成されている。また、特に、図3に示すように、溝部10は、n-拡散領域5の他方の側からp拡散領域7が位置する領域に向って延在して、平面的にn-拡散領域5を取囲むように形成されている(図3参照)。その溝部10の側面には熱酸化膜11が形成され、溝部10内には絶縁体12が充填されている。
A groove (trench) 10 is formed on the other side of n −
ドレイン領域となるn-拡散領域5の直下には、n-拡散領域5の底部に接触するようにp-型の埋め込み層(p-埋め込み層)13が形成されている。p-埋め込み層13は、n-拡散領域5の底部とn-型半導体領域3とを隔てるように、p拡散領域7の底部の直下の領域から溝部10の底部の直下の領域にわたり形成されている。また、p-埋め込み層13の不純物濃度は、電界効果型トランジスタがオフ状態において完全に空乏化される比較的低い不純物濃度に設定されている。
A p − type buried layer (p − buried layer) 13 is formed immediately below the n −
また、溝部10に対して、p拡散領域7が位置する側とは反対の側のn-型半導体領域3の領域には、所定の高電位が印加されるn+型の拡散領域(n+拡散領域)14が形成されている。そのn+拡散領域14の表面上には電極15が形成されている。電極15とドレイン電極16とは、配線20によって電気的に接続されている。その配線20には抵抗Rが設けられている。そして、n+拡散領域8とn-拡散領域5とによって挟まれたp拡散領域7の部分の表面上には、ゲート絶縁膜19を介在させてゲート電極17が形成されている。そのゲート電極17を覆うように絶縁膜22が形成されている。本半導体装置1は上記のように構成される。
An n + type diffusion region (n +) to which a predetermined high potential is applied is applied to the region of the n −
なお、課題を解決するための手段の項に記載された半導体装置における第1導電型の第1半導体領域はn-半導体領域3に対応し、第1導電型の第2半導体領域はn-拡散領域5に対応する。また、第2導電型の第3半導体領域はp拡散領域7に対応し、第1導電型の第4半導体領域はn+拡散領域8に対応する。そして、第2導電型の第5半導体領域はp-埋め込み層13に対応し、第1導電型の第6半導体領域はn+拡散領域14に対応する。
In the semiconductor device described in the section for solving the problem, the first conductivity type first semiconductor region corresponds to the n −
次に、上述した半導体装置1の動作について説明する。まず、オン状態では、図5に示すように、電界効果型トランジスタTのゲート電極17にしきい値電圧以上の所定の電圧(Vg≧Vth)が印加される。所定の電圧がゲート電極17に印加されると、ゲート電極17の直下に位置するp拡散領域7にチャネル領域(図示せず)が形成されて、n+拡散領域14から配線20を経てドレイン領域(n-拡散領域5)からソース領域(n+拡散領域8)へ向って一定の電流Idが流れる。その一定の電流Idが流れることで、抵抗Rの両端間には電位Vhを基準として一定の電圧降下が生じる。こうして、Vs電位を基準とするロジック信号が電位Vhを基準とするロジック信号として伝達される。伝達されたロジック信号は、第1IGBT51をオンオフさせるための信号として第1ドライバ回路52へ送られることになる。
Next, the operation of the
次に、オフ状態では、図6、図7および図8に示すように、電界効果型トランジスタTのゲート電極17には、電圧は印加されない(Vg=0V)。このとき、電極15に高電位Vh(正バイアス)が印加されると、ドレイン電極16の電位Vdも同じ高電位となってオフ状態が保持される。これにより、n+拡散領域6,14を介してn-型半導体領域3とドレイン領域としてのn-拡散領域5とに正バイアスが印加されて、p-埋め込み層13の上部とn-拡散領域5との界面(界面A)からp-埋め込み層13の側へ向って空乏層(空乏層端A)が延びるとともに、p-埋め込み層13の下部とn-型半導体領域3との界面(界面B)からp-埋め込み層13の側へ向って空乏層(空乏層端B)が延びる。この半導体装置では、p-埋め込み層13の不純物濃度が所定の比較的低い不純物濃度に設定されている。そのため、空乏層端Aと空乏層端Bとが繋がり、p-埋め込み層13が完全に空乏化される。
Next, in the off state, as shown in FIGS. 6, 7 and 8, no voltage is applied to the
また、界面Aからn-拡散領域5の側へ向って延びる空乏層は、p拡散領域7とn-拡散領域5との界面(界面C)からn-拡散領域5の側へ向って延びる空乏層とともに、n+拡散領域6の内部にまで延在する(空乏層端30)。さらに、界面Cからp拡散領域7の側に向かって延びる空乏層は、p拡散領域7とn-型半導体領域3との界面(界面D)からp拡散領域7の側へ向って延びる空乏層と繋がってp拡散領域7の内部にまで延在する(空乏層端31)。そして、界面Bからn-型半導体領域3の側へ向って延びる空乏層は、界面Dからn-型半導体領域3の側へ向って延びる空乏層と繋がって、n-型半導体領域3の表面から所定の深さにまで延在する(空乏層端32)。
Further, the depletion layer extending from the interface A toward the n −
上述した半導体装置1では、ドレイン領域としてのn-拡散領域5とn-型半導体領域3との間に絶縁体12を充填した溝部10が設けられ、その溝部10はp拡散領域7が位置する領域に向って延在してn-拡散領域5の側部を取り囲むように形成されている。これにより、n-拡散領域5の側部を取囲むようにp型の拡散領域を設けるとともに、埋め込み層の不純物濃度をオフ状態において完全に空乏化しない不純物濃度とした比較例に係る半導体装置の場合と比較すると、次のような効果が得られる。
In the
図9および図10に示すように、比較例に係る半導体装置では、n-型半導体領域3とドレイン領域としてのn-拡散領域5とを接続する配線20の直下にp拡散領域107が位置することになる。また、p+埋め込み層113の不純物濃度をオフ状態において完全に空乏化しない比較的高い不純物濃度に設定されている。なお、比較例に係る半導体装置において、図4等に示される半導体装置と同一部材には同じ符合が付されている。
As shown in FIGS. 9 and 10, in the semiconductor device according to the comparative example, the
そのn-型半導体領域3には高電位(Vh)が印加され、p拡散領域107には接地電位(Vs)が印加される。そのため、高電位の配線20が接地電位のp拡散領域107を横切ることになり、オフ状態においてp拡散領域107とn-拡散領域5との界面から延びようとする空乏層が、配線20の直下の部分においてその延びが阻害されてしまう。その結果、オフ状態における半導体装置の耐圧が低下するおそれがある。
A high potential (Vh) is applied to the n −
これに対して本半導体装置1では、図6〜図8に示すように、絶縁体12を充填した溝部10が、p拡散領域7が位置する領域を除いてn-拡散領域5の側部を取り囲むように形成されている。これにより、高電位の配線20は絶縁体12を充填した溝部10を横切ることになる。その結果、配線20の直下の領域には空乏層を形成するpn接合は存在せず、半導体装置1の耐圧の低下を防ぐことができる。
On the other hand, in this
また、図10に示すように、比較例に係る半導体装置では、ドレイン領域としてのn-拡散領域5の側部(深さ方向)とn-型半導体領域3とは、n-拡散領域5とp拡散領域107との界面(pn接合)から延びる空乏層によって耐圧が確保される。p拡散領域107は接地電位とされ、n-拡散領域5に形成されたn+拡散領域6には、配線20を介して高電位(Vh)が印加される。そのため、n+拡散領域6とp拡散領域107との所望の耐圧を得るには、空乏層が延びる領域を確保する必要があり、p拡散領域107をn+拡散領域からある程度距離を隔ててを形成する必要がある。このことが、半導体装置の小型化を阻害する要因の一つとなっていた。
Further, as shown in FIG. 10, in the semiconductor device according to the comparative example, the side portion (depth direction) of the n −
これに対して本半導体装置1では、図6および図7に示すように、絶縁体12を充填した溝部10が、p拡散領域7が位置する領域を除いてn-拡散領域5の側部を取り囲むように形成されている。これにより、n-拡散領域5の側部にはpn接合が存在せず、n+拡散領域6と溝部10との距離Sを縮めることができる。その結果、半導体装置1の耐圧を確保しながら、半導体装置1の小型化を図ることができる。
On the other hand, in this
次に、上述した半導体装置の製造方法の一例について説明する。図11に示すように、まず、n-型半導体領域3の表面にLOCOS膜を形成するためのシリコン窒化膜23が形成される。そのシリコン窒化膜23の表面上にレジストパターン24が形成される。そのレジストパターン24をマスクとして、たとえばドーズ量約1×1013〜5×1013atms/cm2にてボロン(B)が注入される。その後、レジストパターン24が除去される。
Next, an example of a method for manufacturing the semiconductor device described above will be described. As shown in FIG. 11, first, a
次に、図12に示すように、シリコン窒化膜23の表面上にレジストパターン25が形成される。そのレジストパターン25をマスクとして、たとえばドーズ量約1×1012〜3×1012atms/cm2のもとで高エネルギー注入により、ボロン(B)がn-型半導体領域3の表面から深さ2μm〜5μm程度の領域に注入される。その後、レジストパターン25が除去される。
Next, as shown in FIG. 12, a resist pattern 25 is formed on the surface of the
次に、図13に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、p拡散領域7とp-埋め込み層13が形成される。次に、シリコン窒化膜23の所定の領域を除去することにより、n-型半導体領域3の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したn-型半導体領域3の表面にLOCOS膜4が形成される(図14参照)。その後、残されたシリコン窒化膜23を除去することにより、n-型半導体領域3の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図14に示すように、露出したn-型半導体領域3の表面にゲート酸化膜19が形成される。
Next, as shown in FIG. 13,
次に、n-型半導体領域3の表面上にポリシリコン膜(図示せず)が形成される。そのポリシリコン膜の表面にレジストパターン26が形成される。そのレジストパターン26をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図15に示すように、ゲート電極17が形成される。その後、レジストパターン26が除去される。次に、図16に示すように、レジストパターン27が形成される。そのレジストパターン27をマスクとして、たとえばドーズ量約3×1015〜6×1015atms/cm2にてp拡散領域7にボロン(B)が注入される。その後、レジストパターン27が除去される。
Next, a polysilicon film (not shown) is formed on the surface of n −
次に、図17に示すように、レジストパターン28が形成される。そのレジストパターン28をマスクとして、たとえばドーズ量約3×1015〜6×1015atms/cm2にてn-半導体領域3にリン(P)が注入される。その後、レジストパターン28が除去される。次に、ゲート電極17を覆うように、絶縁膜22が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、p+拡散領域9とn+拡散領域8,6,14が形成される(図18参照)。
Next, as shown in FIG. 17, a resist
次に、溝部を形成する領域に位置する絶縁膜22の部分を除去することによって、溝部を形成するための絶縁膜マスクが形成される。次に、図18に示すように、その絶縁膜マスクをマスクとしてLOCOS膜4およびn-型半導体領域3に異方性エッチングを施すことにより、p-埋め込み層13に達する溝部(トレンチ)10が形成される。
Next, an insulating film mask for forming the groove is formed by removing the portion of the insulating
次に、図19に示すように、所定の酸化処理を施すことにより、溝部10の側壁に露出したn-型半導体領域の表面に熱酸化膜11が形成される。次に、溝部10内を埋め込むように絶縁膜22上にTEOS(Tetra Ethyl Ortho Silicate)膜(図示せず)が形成される。そのTEOS膜に異方性エッチングを施すことにより、溝部10内に位置するTEOS膜の部分を残して絶縁膜22の上面に位置するTEOS膜が除去される。こうして、溝部10内にTEOS膜の絶縁体12が形成される。
Next, as shown in FIG. 19, by performing a predetermined oxidation treatment, a
次に、図20に示すように、絶縁膜22に所定の写真製版および加工を施すことにより、電極を形成するための開口部22a,22b,22cが形成される。次に、スパッタ法により開口部22a,22b,22c内を埋め込むように、絶縁膜22上にアルミシリコン(Al−Si)膜(図示せず)が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極16、ソース電極18および電極15が形成される。こうして、図3および図4に示す半導体装置が完成する。
Next, as shown in FIG. 20,
なお、上述した製造方法では、不純物を注入し熱拡散させることによって各拡散領域を形成する場合を例に挙げて説明したが、エピタキシャル成長法により形成してもよい。エピタキシャル成長法によって形成される半導体装置の構造を図21に示す。図21において、図4に示される各拡散領域と対応する拡散領域については同一符合を付し、その説明を省略する。特に、エピタキシャル成長法によって形成される半導体装置においては、LOCOS膜は形成されない。 In the above-described manufacturing method, the case where each diffusion region is formed by implanting impurities and thermally diffusing has been described as an example, but may be formed by an epitaxial growth method. FIG. 21 shows a structure of a semiconductor device formed by the epitaxial growth method. In FIG. 21, diffusion regions corresponding to the diffusion regions shown in FIG. 4 are given the same reference numerals, and description thereof is omitted. In particular, a LOCOS film is not formed in a semiconductor device formed by an epitaxial growth method.
変形例1
ところで、電界効果型トランジスタTのドレインとソースとの間には、寄生容量が存在する。この寄生容量は誤動作の要因の一つとなる。そこで、このような不具合を排除するために、図22に示すように、2つの電界効果型トランジスタT1,T2を並列に接続させてそれぞれの寄生容量C1,C2を相殺させる回路がある。
Incidentally, a parasitic capacitance exists between the drain and source of the field effect transistor T. This parasitic capacitance is one of the causes of malfunction. In order to eliminate such problems, there is a circuit that cancels out the parasitic capacitances C1 and C2 by connecting two field effect transistors T1 and T2 in parallel as shown in FIG.
この場合には、図23に示すように、2つの電界効果型トランジスタT1,T2が並んで配設される。電界効果型トランジスタT1,T2のそれぞれのソース領域(n+拡散領域8)は、p拡散領域7の領域に内において、間隔を隔てて形成されている。また、各ドレイン領域(n-拡散領域5)は、溝部10によって、電気的に隔てられている。なお、これ以外の部材については、図3、図4に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
In this case, as shown in FIG. 23, two field effect transistors T1 and T2 are arranged side by side. The source regions (n + diffusion regions 8) of the field effect transistors T1 and T2 are formed in the region of the
この半導体装置1においても、上述したように、絶縁体12を充填した溝部10が、p拡散領域7が位置する領域に向かって延在して、n-拡散領域5の側部を取り囲むように形成されている。これにより、n-拡散領域5の側部にはpn接合が存在せず、n+拡散領域6と溝部10との距離Sを縮めることができて、半導体装置1の耐圧を確保しながら、半導体装置1の小型化を図ることができる。
Also in this
変形例2
また、上述した半導体装置1では、n-型半導体領域3の表面に電界効果型トランジスタ等が形成された構造を例に挙げて説明したが、図24および図25に示すように、そのようなn-型半導体領域3が、p型半導体基板2の表面とその近傍に形成された態様の半導体装置であってもよい。この半導体装置では、p型半導体基板の表面にp+拡散領域27が形成され、そのp+型拡散領域27の表面に電極28が形成されている。なお、これ以外の構成については、図3または図4に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。なお、請求項11に記載の第2導電型の半導体基板は、p型半導体基板2に対応する。
Further, in the
この半導体装置によれば、p型半導体基板2とp拡散領域7とによって挟まれたn-半導体領域3におけるパンチスルー電圧の分だけ、p型半導体基板2の電位(Vsub)とソースの電位(Vs)とを電気的に分離することができる。これにより、図26に示すように、p型半導体基板2の電位(Vsub)と異なるソースの電位(Vs)を基準としたロジック信号が、高電位Vhを基準とするロジック信号に変換されることになる。
According to this semiconductor device, the potential (Vsub) of the p-
また、図27に示すように、電界効果型トランジスタ等の形成領域TSをn-拡散領域3の周辺部に設け、そして、図28に示すように、電界効果型トランジスタTがオフの状態において、n-拡散領域3が完全に空乏化されるとともに、p-埋め込み層13およびその直上に位置するn-拡散領域5が完全に空乏化される構造としてもよい。空乏層端30,31,32はその状態を示すものであり、p-埋め込み層13の直下に位置するn-拡散領域3の部分は完全に空乏化する。
In addition, as shown in FIG. 27, a formation region TS of a field effect transistor or the like is provided in the peripheral portion of the n −
このような構造とすることで、耐圧が保持される状態では、たとえばUS6468847B1にて提案されているような高耐圧の多重JFET(Junction Field Effect Transistor)として動作する。これにより、p-基板2とn-拡散領域3との間の耐圧が損なわれるのを抑制することができ、耐圧の範囲内でロジック信号を、高電位Vhを基準とするロジック信号に変換することができる。
With such a structure, in a state in which the breakdown voltage is maintained, it operates as a high breakdown voltage multiple JFET (Junction Field Effect Transistor) as proposed in US Pat. No. 6,468,847 B1, for example. As a result, it is possible to prevent the breakdown voltage between the p-
特に、この構造では、p拡散領域7とn-拡散領域3との接合部分がn-拡散領域5のコーナ部分に位置していない。そのため、このような接合部がn-拡散領域5の周囲を取囲むように位置する構造と比べると、コーナ部分において電界が集中するのが緩和されて、約500V以上の耐圧を容易に確保することができ、その結果、ロジック信号を500V以上の電位差をもって高電位のロジック信号に変換することができる。
In particular, in this structure, the junction between the
次に、変形例2に係る半導体装置の製造方法の一例について説明する。図29に示すように、まず、p型半導体基板2の表面にLOCOS膜を形成するためのシリコン窒化膜23が形成される。そのシリコン窒化膜23の表面上にレジストパターン40が形成される。そのレジストパターン40をマスクとして、たとえばドーズ量約1×1012〜3×1012atms/cm2にてリン(P)が注入される。その後、レジストパターン40が除去される。
Next, an example of a method for manufacturing a semiconductor device according to
次に、図30に示すように、所定の温度のもとでアニール処理を施して注入されたリンを拡散させることにより、n-拡散領域3が形成される。次に、図31に示すように、シリコン窒化膜23の表面上にレジストパターン41が形成される。そのレジストパターン41をマスクとして、たとえばドーズ量約1×1013〜5×1013atms/cm2にてボロン(B)が注入される。その後、レジストパターン41が除去される。
Next, as shown in FIG. 30, n−
次に、図32に示すように、シリコン窒化膜23の表面上にレジストパターン42が形成される。そのレジストパターン42をマスクとして、たとえばドーズ量約1×1012〜3×1012atms/cm2のもとで高エネルギー注入により、ボロン(B)がn-型半導体領域3の表面から深さ2μm〜5μm程度の領域に注入される。その後、レジストパターン42が除去される。
Next, as shown in FIG. 32, a resist
次に、図33に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、p拡散領域7とp-埋め込み層13が形成される。次に、シリコン窒化膜23の所定の領域を除去することにより、n-型半導体領域3の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したn-型半導体領域3の表面にLOCOS膜4が形成される(図34参照)。その後、残されたシリコン窒化膜23を除去することにより、n-型半導体領域3の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図34に示すように、露出したn-型半導体領域3の表面にゲート酸化膜19が形成される。
Next, as shown in FIG. 33,
次に、p-型半導体基板2の表面上にポリシリコン膜(図示せず)が形成される。そのポリシリコン膜の表面にレジストパターン43が形成される(図35参照)。そのレジストパターン43をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図35に示すように、ゲート電極17が形成される。その後、レジストパターン43が除去される。次に、図36に示すように、レジストパターン44が形成される。そのレジストパターン44をマスクとして、たとえばドーズ量約3×1015〜6×1015atms/cm2にてp拡散領域7とp-半導体基板2の所定の領域にボロン(B)が注入される。その後、レジストパターン44が除去される。
Next, a polysilicon film (not shown) is formed on the surface of the p −
次に、図37に示すように、レジストパターン45が形成される。そのレジストパターン45をマスクとして、たとえばドーズ量約3×1015〜6×1015atms/cm2にてn-半導体領域3にリン(P)が注入される。その後、レジストパターン45が除去される。次に、ゲート電極17を覆うように、絶縁膜22が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、p+拡散領域9,27およびn+拡散領域8,6,14が形成される(図38参照)。
Next, as shown in FIG. 37, a resist
次に、溝部を形成する領域に位置する絶縁膜22の部分を除去することによって、溝部を形成するための絶縁膜マスクが形成される。次に、図38に示すように、その絶縁膜マスクをマスクとしてLOCOS膜4およびn-型半導体領域3に異方性エッチングを施すことにより、p-埋め込み層13に達する溝部(トレンチ)10が形成される。
Next, an insulating film mask for forming the groove is formed by removing the portion of the insulating
次に、図39に示すように、所定の酸化処理を施すことにより、溝部10の側壁に露出したn-型半導体領域の表面に熱酸化膜11が形成される。次に、溝部10内を埋め込むように絶縁膜22上にTEOS膜(図示せず)が形成される。そのTEOS膜に異方性エッチングを施すことにより、溝部10内に位置するTEOS膜の部分を残して絶縁膜22の上面に位置するTEOS膜が除去される。こうして、溝部10内にTEOS膜の絶縁体12が形成される。
Next, as shown in FIG. 39, by performing a predetermined oxidation treatment, a
次に、図40に示すように、絶縁膜22に所定の写真製版および加工を施すことにより、電極を形成するための開口部22a,22b,22c,22dが形成される。次に、スパッタ法により開口部22a,22b,22c,22d内を埋め込むように、絶縁膜22上にアルミシリコン(Al−Si)膜(図示せず)が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極16、ソース電極18および電極15,28が形成される。こうして、図24および図25に示す半導体装置が完成する。
Next, as shown in FIG. 40,
なお、上述した製造方法では、不純物を注入し熱拡散させることによって各拡散領域を形成する場合を例に挙げて説明したが、エピタキシャル成長法により形成してもよい。エピタキシャル成長法によって形成される半導体装置の構造を図41に示す。図41において、図25に示される各拡散領域と対応する拡散領域については同一符合を付し、その説明を省略する。エピタキシャル成長法によって形成される半導体装置においては、LOCOS膜は形成されない。また、p+拡散領域27はp拡散領域29の表面とその近傍に形成されている。
In the above-described manufacturing method, the case where each diffusion region is formed by implanting impurities and thermally diffusing has been described as an example, but may be formed by an epitaxial growth method. The structure of a semiconductor device formed by the epitaxial growth method is shown in FIG. In FIG. 41, the diffusion region corresponding to each diffusion region shown in FIG. 25 is given the same reference numeral, and the description thereof is omitted. In the semiconductor device formed by the epitaxial growth method, the LOCOS film is not formed. The p +
実施の形態2
次に、駆動制御回路に適用される半導体装置の他の例について説明する。前述した半導体装置(図3、図4を参照)では、p拡散領域7が位置する領域を除いて、平面的にn-拡散領域5を取囲むように溝部10が形成されているのに対して、本半導体装置では、p拡散領域が平面的にn-拡散領域を取囲むように形成されている。そして、p-埋め込み層の不純物濃度が、電界効果型トランジスタがオフ状態において、p-埋め込み層が完全に空乏化される所定の不純物濃度に設定されている。
Next, another example of the semiconductor device applied to the drive control circuit will be described. In the semiconductor device described above (see FIGS. 3 and 4), the
図42および図43に示すように、n-型半導体領域3の主表面にはLOCOS膜4が形成され、n-型半導体領域3における所定の領域の表面から所定の深さにわたり、電界効果型トランジスタTのドレイン領域となるn-型の拡散領域(n-拡散領域)5が形成されている。n-拡散領域5は、一方から他方へ延在するように形成されている。n-拡散領域5の表面とその近傍には、n+型の拡散領域(n+拡散領域)6が形成されている。そのn+拡散領域6の表面上にはドレイン電極16が形成されている。
As shown in FIGS. 42 and 43, a
n-拡散領域5の周囲を取囲んで、n-拡散領域5に接するようにp型の拡散領域(p拡散領域)7が形成されている。p拡散領域7は、n-拡散領域5の側部とn-型半導体領域3とを隔てるようにn-型半導体領域3の表面から所定の深さにわたり形成されている。そのp拡散領域7には、電界効果型トランジスタTのソース領域となるn+型の拡散領域(n+拡散領域)8が形成されている。n+拡散領域8は、p拡散領域7によってn-型半導体領域3と隔てられるように、p拡散領域7の表面からp拡散領域7の底よりも浅い領域にわたり形成されている。また、p拡散領域7にはp+型の拡散領域(p+拡散領域)9が形成されている。そのn+拡散領域8とp+拡散領域9に接触するようにソース電極18が形成されている。
A p-type diffusion region (p diffusion region) 7 is formed so as to surround the n −
ドレイン領域となるn-拡散領域5の直下には、n-拡散領域5の底部に接触するようにp-型の埋め込み層(p-埋め込み層)13が形成されている。p-埋め込み層13は、n-拡散領域5の底部とn-型半導体領域3とを隔てるように、p拡散領域7の一方の底部の直下の領域から他方の底部の直下の領域にわたり形成されている。
A p − type buried layer (p − buried layer) 13 is formed immediately below the n −
また、p拡散領域7と距離を隔てられたn-型半導体領域3の領域には、所定の高電位が印加されるn+型の拡散領域(n+拡散領域)14が形成されている。そのn+拡散領域14の表面上には電極15が形成されている。電極15とドレイン電極16とは、配線20によって電気的に接続されている。その配線20には抵抗Rが設けられている。そして、n+拡散領域8とn-拡散領域5とによって挟まれたp拡散領域7の部分の表面上には、ゲート絶縁膜19を介在させてゲート電極17が形成されている。そのゲート電極17を覆うように絶縁膜22が形成されている。本半導体装置1は上記のように構成される。
Further, an n + type diffusion region (n + diffusion region) 14 to which a predetermined high potential is applied is formed in a region of the n −
なお、課題を解決するための手段の項に記載された他の半導体装置における第1導電型の第1半導体領域はn-半導体領域3に対応し、第1導電型の第2半導体領域はn-拡散領域5に対応する。また、第2導電型の第3半導体領域はp拡散領域7に対応し、第1導電型の第4半導体領域はn+拡散領域8に対応する。そして、第2導電型の第5半導体領域はp-埋め込み層13に対応し、第1導電型の第6半導体領域はn+拡散領域14に対応する。
In the other semiconductor device described in the section for solving the problem, the first semiconductor region of the first conductivity type corresponds to the n −
次に、上述した半導体装置1の動作について説明する。まず、オン状態では、図44に示すように、電界効果型トランジスタTのゲート電極17にしきい値電圧以上の所定の電圧(Vg≧Vth)が印加される。所定の電圧がゲート電極17に印加されると、ゲート電極17の直下に位置するp拡散領域7にチャネル領域(図示せず)が形成されて、n+拡散領域14から配線20を経てドレイン領域(n-拡散領域5)からソース領域(n+拡散領域8)へ向って一定の電流Idが流れる。その一定の電流Idが流れることで、抵抗Rの両端間には電位Vhを基準として一定の電圧降下が生じる。こうして、Vs電位を基準とするロジック信号が電位Vhを基準とするロジック信号として伝達される。伝達されたロジック信号は、第1IGBT51をオンオフさせるための信号として第1ドライバ回路52へ送られることになる。
Next, the operation of the
次に、オフ状態では、図45および図46に示すように、電界効果型トランジスタTのゲート電極17には、電圧(Vg=0V)は印加されない。このとき、電極15に高電位Vh(正バイアス)が印加されると、ドレイン電極16の電位Vdも同じ高電位となってオフ状態が保持される。これにより、n+拡散領域6,14を介してn-型半導体領域3とドレイン領域としてのn-拡散領域5とに正バイアスが印加されて、p-埋め込み層13の上部とn-拡散領域5との界面(界面A)からp-埋め込み層13の側へ向って空乏層(空乏層A)が延びるとともに、p-埋め込み層13の下部とn-型半導体領域3との界面(界面B)からp-埋め込み層13の側へ向って空乏層(空乏層B)が延びることになる。
Next, in the off state, as shown in FIGS. 45 and 46, the voltage (Vg = 0 V) is not applied to the
このとき、本半導体装置では、p−埋め込み層13の不純物濃度として、空乏層Aと空乏層Bとが繋がって、p-埋め込み層13が完全に空乏化されるように、n-拡散領域5の不純物濃度の3〜10倍程度の、たとえばおよそ〜1×1017atms/cm3程度の比較的低い不純物濃度に設定されている。
At this time, in the present semiconductor device, as the impurity concentration of the p − buried
こうして、オフ状態ではp-埋め込み層13は最終的に完全に空乏化され、その空乏化された状態では、n+拡散領域6の直下に位置するp-埋め込み層13の電位は、ソース領域の電位Vsよりも高い状態となる。そのため、n+拡散領域6とその直下のp-埋め込み層13との相対的な電位差が減少して、約500V程度の高耐圧を得ることができる。また、電位Vdと電位Vhとの間の分離耐圧は、p-埋め込み層13の内部の電位障壁から得られる。
Thus, in the off state, the p − buried
この耐圧について比較例に係る半導体装置の構造との関係で説明する。図47に示すように、比較例に係る半導体装置では、p+埋め込み層113の不純物濃度がp-埋め込み層13の不純物濃度よりも高く、たとえばおよそ1×1018atms/cm3〜1×1019atms/cm3程度に設定されている。なお、比較例に係る半導体装置において、図43に示される半導体装置と同一部材には同じ符合が付されている。
This breakdown voltage will be described in relation to the structure of the semiconductor device according to the comparative example. As shown in FIG. 47, in the semiconductor device according to the comparative example, the impurity concentration of the p + buried
オフ状態では、p+埋め込み層113の上部とn-拡散領域5との界面から空乏層D1(空乏層端35と空乏層端36との間)が延びるとともに、p+埋め込み層113の下部とn-型半導体領域3との界面から空乏層D2(空乏層端37と空乏層端38との間)が延びることになる。このとき、p+埋め込み層113の不純物濃度が比較的高いために、空乏層端36と空乏層端37とは繋がらない。そのオフ状態におけるn+拡散領域6から深さ方向の電界の強度を図48に示す。グラフD11は空乏層D1における電界を示し、グラフD22は空乏層D2における電界を示す。
In the off state, the depletion layer D1 (between the
比較例に係る半導体装置では、その耐圧は空乏層D1による耐圧となる。すなわち、グラフD11によって囲まれた領域(領域ED1)の面積に相当する。空乏層D1の空乏層端36はp+埋め込み層113内に位置している。この空乏層D1のうち、p+埋め込み層113の領域に入り込んでいる部分に対応する電圧は、空乏層D1の全体に対応する電圧の多くても50%程度とされ、また、n-拡散領域5における電界は最大Emaxとされる。このことから、n-拡散領域5の深さ方向の距離をLとすると、領域ED1における全耐圧は、最大でも、Emax×L×1.5程度と見積もられる。
In the semiconductor device according to the comparative example, the breakdown voltage is a breakdown voltage due to the depletion layer D1. That is, it corresponds to the area of the region (region ED1) surrounded by the graph D11. The
ここで、Emaxは、およそ2.5×105V/cmとされ、n-拡散領域5の長さLは約3μmとされる。そうすると、領域ED1における耐圧は約〜113V程度と見積もられ、比較例に係る半導体装置の耐圧は100Vを少し上回る程度の耐圧が上限となる。また、Emaxの値がおよそ2.5×105V/cmの場合には、n-拡散領域5の不純物濃度を7×1015atms/cm3程度とすると、n-拡散領域5の深さ方向の距離Lは最大2.3μmと見積もられ、n-拡散領域5の不純物濃度を5×1015atms/cm3程度とすると、n-拡散領域5の深さ方向の距離Lは最大3.2μmと見積もられる。したがって、本半導体装置では、比較例に係る半導体装置の耐圧(約113V程度)に比べて約4.5倍〜5倍程度の高耐圧を得ることができると見積もられる。
Here, Emax is approximately 2.5 × 10 5 V / cm, and the length L of the n −
次に、上述した半導体装置の製造方法の一例について説明する。図49に示すように、まず、n-型半導体領域3の表面にLOCOS膜を形成するためのシリコン窒化膜23が形成される。そのシリコン窒化膜23の表面上にレジストパターン70が形成される。そのレジストパターン70をマスクとして、たとえばドーズ量約1×1013〜5×1013atms/cm2にてボロン(B)が注入される。その後、レジストパターン70が除去される。
Next, an example of a method for manufacturing the semiconductor device described above will be described. As shown in FIG. 49, first, a
次に、図50に示すように、シリコン窒化膜23の表面上にレジストパターン71が形成される。そのレジストパターン71をマスクとして、たとえばドーズ量約1×1012〜3×1012atms/cm2のもとで高エネルギー注入により、ボロン(B)がn-型半導体領域3の表面から深さ2μm〜5μm程度の領域に注入される。その後、レジストパターン71が除去される。
Next, as shown in FIG. 50, a resist
次に、図51に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、p拡散領域7とp-埋め込み層13が形成される。そのp拡散領域7は、n-型半導体領域3のうち所定の領域を周方向から取囲むように形成され、この領域がドレイン領域としてのn-拡散領域5となる。
Next, as shown in FIG. 51,
次に、シリコン窒化膜23の所定の領域を除去することにより、n-型半導体領域3の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したn-型半導体領域3の表面にLOCOS膜4が形成される(図52参照)。その後、残されたシリコン窒化膜23を除去することにより、n-型半導体領域3の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図52に示すように、露出したn-型半導体領域3の表面にゲート酸化膜19が形成される。
Next, the surface of n −
次に、n-型半導体領域3の表面上にポリシリコン膜(図示せず)が形成される。そのポリシリコン膜の表面にレジストパターン72が形成される(図53参照)。そのレジストパターン72をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図53に示すように、ゲート電極17が形成される。その後、レジストパターン72が除去される。次に、図54に示すように、レジストパターン73が形成される。そのレジストパターン73をマスクとして、たとえばドーズ量約3×1015〜6×1015atms/cm2にてp拡散領域7にボロン(B)が注入される。その後、レジストパターン73が除去される。
Next, a polysilicon film (not shown) is formed on the surface of n −
次に、図55に示すように、レジストパターン74が形成される。そのレジストパターン74をマスクとして、たとえばドーズ量約3×1015〜6×1015atms/cm2にてn-半導体領域3にリン(P)が注入される。その後、レジストパターン74が除去される。次に、図56に示すように、ゲート電極17を覆うように、絶縁膜22が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、p+拡散領域9およびn+拡散領域8,6,14が形成される。
Next, as shown in FIG. 55, a resist
次に、図57に示すように、絶縁膜22に所定の写真製版および加工を施すことにより、電極を形成するための開口部22a,22b,22cが形成される。次に、スパッタ法により開口部22a,22b,22c内を埋め込むように、絶縁膜22上にアルミシリコン(Al−Si)膜(図示せず)が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極16、ソース電極18および電極15が形成される。こうして、図42および図43に示す半導体装置が完成する。
Next, as shown in FIG. 57,
変形例1
実施の形態1において説明したように、電界効果型トランジスタのドレインとソースとの間に存在する寄生容量を相殺する回路として、2つの電界効果型トランジスタT1,T2を並列に接続させた回路がある(図22参照)。
As described in the first embodiment, there is a circuit in which two field effect transistors T1 and T2 are connected in parallel as a circuit for canceling out the parasitic capacitance existing between the drain and source of the field effect transistor. (See FIG. 22).
そのような回路に対応した半導体装置の平面構造を図58に示す。図58に示すように、2つの電界効果型トランジスタT1,T2が並んで配設されている。電界効果型トランジスタT1,T2のそれぞれのソース領域(n+拡散領域8)は、p拡散領域7の領域に内において、間隔を隔てて形成されている。また、2つのドレイン領域(n-拡散領域5)は、p拡散領域7によって周方向からそれぞれ取囲まれて互いに電気的に隔てられている。なお、これ以外の部材については、図42および図43に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
A planar structure of a semiconductor device corresponding to such a circuit is shown in FIG. As shown in FIG. 58, two field effect transistors T1, T2 are arranged side by side. The source regions (n + diffusion regions 8) of the field effect transistors T1 and T2 are formed in the region of the
この半導体装置1においても、上述したように、p−埋め込み層13の不純物濃度は、オフ状態においてp-埋め込み層13が完全に空乏化されるように比較的低い不純物濃度に設定されていることで、十分な高耐圧を得ることができる。
Also in the
変形例2
上述した半導体装置では、p拡散領域7がn-拡散領域5の周囲を取囲んで、n-拡散領域5に接するように形成されている。そのp拡散領域7のうち、図59に示すように、配線20の直下に位置する部分を、p-埋め込み層13と同様にオフ状態において完全に空乏化する不純物濃度を有するp-拡散領域80に置き換えてもよい。このようなp-拡散領域80に置き換えることで、電位障壁に対応する分の分離耐圧を得ることができる。そして、配線20の電界による耐圧の低下を抑制することができる。
In the semiconductor device described above, the
また、このようなp拡散領域7における配線20の直下に位置する部分にp-拡散領域80を形成する他に、たとえば、図60に示すように、この領域にp-埋め込み層13に達するトレンチ3aを設けて、そのトレンチ3aにポリシリコン膜81を埋め込み、そのポリシリコン膜81を酸化膜等によって覆うようにしてもよい。あるいは、図61に示すように、トレンチ3a内に絶縁体82を充填するようにしてもよい。このような構造とすることでも、配線20の直下の部分ではpn接合がなくなって、電界による耐圧の低下をさらに抑制することができる。
Further, in addition to forming p −
なお、実施の形態2において説明した半導体装置においても、実施の形態1の変形例2において説明したように、n-型半導体領域3が、p型半導体基板2の表面とその近傍に形成された半導体装置であってもよい。これにより、p型半導体基板2の電位(Vsub)と異なるソースの電位(Vs)を基準としたロジック信号が、高電位Vhを基準とするロジック信号に変換されることになる(図26参照)。
In the semiconductor device described in the second embodiment, as described in the second modification of the first embodiment, the n −
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。 The embodiment disclosed this time is an example, and the present invention is not limited to this. The present invention is defined by the terms of the claims, rather than the scope described above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
この半導体装置は、誘導電動機等を動作させるための駆動制御回路等に有効に適用される。 This semiconductor device is effectively applied to a drive control circuit for operating an induction motor or the like.
1 半導体装置、2 p型半導体基板、3 n-型半導体領域、3a トレンチ、4 LOCOS膜、5 n-拡散領域、6 n+拡散領域、7 p拡散領域、8 n+拡散領域、9 p+拡散領域、10 溝部、11 熱酸化膜、12 絶縁体、13 p-埋め込み層、14 n+拡散領域、15 電極、16 ドレイン電極、17 ゲート電極、18 ソース電極、19 ゲート絶縁膜、20 配線、21 抵抗、22 絶縁膜、22a〜22d コンタクトホール、23 シリコン窒化膜、24〜26,40〜45,70〜74 レジストパターン、27 p+拡散領域、28 電極、30〜32,35〜38 空乏層端、50 駆動制御回路、51 第1IGBT、52 ドライバ回路、53 第2IGBT、54 ドライバ回路、55 負荷、56 接続点、57 コンデンサ、80 p-拡散領域、81 ポリシリコン膜、82 絶縁体。
DESCRIPTION OF
Claims (4)
一方から他方へ延在するとともに前記第1半導体領域の主表面から第1の深さにわたり形成された、電界効果型トランジスタのドレイン領域としての第2導電型の第2半導体領域と、
前記第2半導体領域の前記一方の側と他方の側とから前記第2半導体領域を挟み込み、前記第2半導体領域の前記一方の側と前記第1半導体領域とを隔てるとともに、前記第2半導体領域の前記他方の側と前記第1半導体領域とを隔てるように、前記第1半導体領域の表面から所定の深さにわたり形成された第2導電型の第3半導体領域と、
前記第3半導体領域によって前記第1半導体領域と隔てられるように前記第3半導体領域の表面から前記第3半導体領域の底よりも浅い領域にわたり形成された、前記電界効果型トランジスタのソース領域としての第1導電型の第4半導体領域と、
前記第2半導体領域の前記一方の側に位置する前記第3半導体領域の底部と前記第2半導体領域の前記他方の側に位置する前記第3半導体領域の底部とに接し、前記一方の側に位置する前記第3半導体領域の底部から前記他方の側に位置する前記第3半導体領域の底部にわたり形成され、前記電界効果型トランジスタがオフ状態において前記第2半導体領域との界面から延びる空乏層と前記第1半導体領域との界面から延在する空乏層とによって完全に空乏化される所定の不純物濃度を有する第2導電型の第5半導体領域と、
前記他方の側に位置する前記第3半導体領域に対して前記一方の側に位置する前記第3半導体領域が位置する側とは反対の側に距離を隔てられ、前記第1半導体領域の表面から所定の深さにわたり形成された、所定の高電位が接続される第1導電型の第6半導体領域と、
前記第2半導体領域と前記第4半導体領域とによって挟まれた前記第3半導体領域の部分の表面上にゲート絶縁膜を介在させて形成された、前記電界効果型トランジスタのゲート電極としての電極部と、
所定の抵抗を有し、前記第2半導体領域と前記第6半導体領域とを電気的に接続する配線と
を備え、
前記第3半導体領域は、前記配線の直下に位置する部分の領域を除いて平面的に前記第2半導体領域を取囲むように形成され、
前記配線の直下に位置する部分の領域には、前記第5半導体領域に達する開口部が形成され、
前記開口部には、絶縁体およびポリシリコンの少なくともいずれかが充填された、半導体装置。 A first semiconductor region of a first conductivity type having a main surface;
A second conductivity type second semiconductor region as a drain region of a field effect transistor, which extends from one side to the other and is formed from the main surface of the first semiconductor region to a first depth;
The second semiconductor region is sandwiched between the one side and the other side of the second semiconductor region, the one side of the second semiconductor region and the first semiconductor region are separated, and the second semiconductor region A third semiconductor region of a second conductivity type formed from the surface of the first semiconductor region to a predetermined depth so as to separate the other side of the first semiconductor region,
As a source region of the field effect transistor formed from the surface of the third semiconductor region to a region shallower than the bottom of the third semiconductor region so as to be separated from the first semiconductor region by the third semiconductor region A fourth semiconductor region of the first conductivity type;
Contacting the bottom of the third semiconductor region located on the one side of the second semiconductor region and the bottom of the third semiconductor region located on the other side of the second semiconductor region; A depletion layer formed from the bottom of the third semiconductor region located to the bottom of the third semiconductor region located on the other side and extending from the interface with the second semiconductor region when the field effect transistor is in an off state; A second conductivity type fifth semiconductor region having a predetermined impurity concentration that is completely depleted by a depletion layer extending from the interface with the first semiconductor region;
The third semiconductor region located on the other side is spaced apart from the side opposite to the side on which the third semiconductor region located on the one side is located, and from the surface of the first semiconductor region A sixth semiconductor region of a first conductivity type formed over a predetermined depth and connected to a predetermined high potential;
An electrode portion as a gate electrode of the field effect transistor formed on a surface of a portion of the third semiconductor region sandwiched between the second semiconductor region and the fourth semiconductor region with a gate insulating film interposed therebetween When,
A wiring having a predetermined resistance and electrically connecting the second semiconductor region and the sixth semiconductor region;
The third semiconductor region is formed so as to surround the second semiconductor region in a plane except for a region located immediately below the wiring,
An opening reaching the fifth semiconductor region is formed in a region of a portion located immediately below the wiring,
A semiconductor device in which the opening is filled with at least one of an insulator and polysilicon.
前記第1電界効果型トランジスタと前記第2電界効果型トランジスタとが並列に接続された、請求項1記載の半導体装置。 The field effect transistor includes a first field effect transistor and a second field effect transistor,
The semiconductor device according to claim 1, wherein the first field effect transistor and the second field effect transistor are connected in parallel.
前記第3半導体領域内に形成された、前記第1電界効果型トランジスタのソース領域としての第4半導体領域第1部と、
第4半導体領域第1部と距離を隔てて前記第3半導体領域内に形成された、前記第2電界効果型トランジスタのソース領域としての第4半導体領域第2部と
を含み、
前記第2半導体領域は、
前記第1電界効果型トランジスタのドレイン領域としての第2半導体領域第1部と、
前記第2電界効果型トランジスタのドレイン領域としての第2半導体領域第2部と
を含み、
前記第3半導体領域は、前記第2半導体領域における前記他方の側に位置する部分から前記一方の側に位置する部分に向かって延在して、前記第2半導体領域第1部を平面的に周方向から取囲むとともに、前記第2半導体領域第2部を平面的に周方向から取囲み、前記第2半導体領域第1部と前記第2半導体領域第2部とを隔てるように形成された、請求項2記載の半導体装置。 The fourth semiconductor region is
A fourth part of a fourth semiconductor region formed as a source region of the first field effect transistor formed in the third semiconductor region;
A fourth semiconductor region second part as a source region of the second field effect transistor formed in the third semiconductor region at a distance from the first part of the fourth semiconductor region;
The second semiconductor region is
A second semiconductor region first part as a drain region of the first field effect transistor;
A second semiconductor region second part as a drain region of the second field effect transistor;
The third semiconductor region extends from a portion located on the other side of the second semiconductor region toward a portion located on the one side, and the first portion of the second semiconductor region is planarly formed. Surrounding from the circumferential direction, the second semiconductor region second part is planarly surrounded from the circumferential direction, and is formed to separate the second semiconductor region first part and the second semiconductor region second part. The semiconductor device according to claim 2.
前記第1半導体領域は前記半導体基板の主表面から所定の深さにわたって形成された、請求項1〜3のいずれかに記載の半導体装置。
A second conductivity type semiconductor substrate having a main surface;
The semiconductor device according to claim 1, wherein the first semiconductor region is formed over a predetermined depth from a main surface of the semiconductor substrate.
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