JP2012248604A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having a trench gate structure and a manufacturing method thereof.
従来より、トレンチゲート構造を有するＭＯＳＦＥＴとして次の半導体装置が知られている。すなわち、半導体装置は、ｎ＋型基板上にｎ−型ドリフト層が備えられており、ｎ−型ドリフト層の表層部に所定深さのｐ型ベース層が形成されている。そして、ｐ型ベース層を貫通してｎ−型ドリフト層まで達するようにトレンチが形成されている。また、ｐ型ベース層の表層部には、トレンチの側面に接するｎ＋型ソース領域が形成されている。トレンチ内は、トレンチの内壁面を覆うように形成されたゲート絶縁膜と、このゲート絶縁膜の表面に形成されたゲート電極により埋め込まれている。 Conventionally, the following semiconductor device is known as a MOSFET having a trench gate structure. That is, the semiconductor device includes an n − type drift layer on an n + type substrate, and a p-type base layer having a predetermined depth is formed on a surface layer portion of the n − type drift layer. A trench is formed so as to penetrate the p-type base layer and reach the n − -type drift layer. In addition, an n + -type source region in contact with the side surface of the trench is formed in the surface layer portion of the p-type base layer. The trench is filled with a gate insulating film formed so as to cover the inner wall surface of the trench and a gate electrode formed on the surface of the gate insulating film.
また、ｐ型ベース層上には当該ｐ型ベース層およびｎ＋型ソース領域と電気的に接続されるソース電極が形成され、ｎ＋型基板の裏面には当該ｎ＋型基板と電気的に接続されるドレイン電極が形成されている。 A source electrode electrically connected to the p-type base layer and the n + -type source region is formed on the p-type base layer, and electrically connected to the n + -type substrate on the back surface of the n + -type substrate. A drain electrode to be connected is formed.
このようなトレンチゲート構造を有する半導体装置では、ゲート−ドレイン間の容量がゲート電極とドリフト層との対向する面積によって決定され、スイッチング速度がゲート−ドレイン間の容量に依存する。したがって、上記のように、トレンチ内がゲート電極によって埋め込まれていると、ゲート電極とドリフト層との対向面積が広くなってゲート−ドレイン間の容量が大きくなり、スイッチング速度が遅くなる。この問題を解決するため、特許文献１には次の半導体装置が提案されている。
In the semiconductor device having such a trench gate structure, the capacitance between the gate and the drain is determined by the facing area between the gate electrode and the drift layer, and the switching speed depends on the capacitance between the gate and the drain. Therefore, as described above, when the trench is filled with the gate electrode, the facing area between the gate electrode and the drift layer is increased, the capacitance between the gate and the drain is increased, and the switching speed is decreased. In order to solve this problem,
すなわち、特許文献１には、トレンチの対向する側面上に互いに離間されているゲート電極を備えた半導体装置が開示されている。つまり、この半導体装置では、トレンチ内にゲート電極が埋め込まれておらず、トレンチの底面にゲート電極が配置されない部分が形成されている。
That is,
これによれば、トレンチ内がゲート電極で埋め込まれている半導体装置と比較して、ゲート電極とドリフト層とが対向する面積を減らすことがでる。したがって、ゲート−ドレイン間の容量を減らすことができ、スイッチング速度を向上させることができる。 According to this, the area where the gate electrode and the drift layer face each other can be reduced as compared with the semiconductor device in which the trench is filled with the gate electrode. Therefore, the capacitance between the gate and the drain can be reduced, and the switching speed can be improved.
このような半導体装置は、次のように製造される。すなわち、ｎ＋型基板上にｎ−型ドリフト層が形成されてなる半導体基板の表面からトレンチを形成し、トレンチの内壁面上にゲート絶縁膜を形成する。その後、ゲート絶縁膜上に、トレンチが埋め込まれないように、ＬＰＣＶＤ法等によって不純物がドープされたポリシリコン等で構成される導電膜を形成する。続いて、トレンチの対向する側面上のみにゲート絶縁膜を介して導電膜が残るように導電膜を異方性エッチングし、ゲート電極を形成する。その後は、ゲート電極上に絶縁膜を形成し、ｐ型ベース層、ｎ＋型ソース領域、ソース電極、ドレイン電極を順次形成することにより、上記半導体装置が製造される。 Such a semiconductor device is manufactured as follows. That is, a trench is formed from the surface of a semiconductor substrate in which an n − type drift layer is formed on an n + type substrate, and a gate insulating film is formed on the inner wall surface of the trench. Thereafter, a conductive film made of polysilicon doped with impurities is formed on the gate insulating film by LPCVD or the like so as not to fill the trench. Subsequently, the conductive film is anisotropically etched so that the conductive film remains only on the opposing side surfaces of the trench through the gate insulating film, thereby forming a gate electrode. Thereafter, an insulating film is formed on the gate electrode, and a p-type base layer, an n + -type source region, a source electrode, and a drain electrode are sequentially formed to manufacture the semiconductor device.
しかしながら、上記製造方法では、半導体装置の微細化に伴ってトレンチの幅を、例えば、３５０ｎｍ程度にした場合、一般的な堆積速度である１００ｎｍ／ｈ程度で導電膜を形成しようとすると、容易にトレンチが導電膜で埋め込まれてしまう。このため、導電膜を異方性エッチングしてトレンチの対向する側面上のみにゲート電極を形成することが困難になる。 However, in the above manufacturing method, when the width of the trench is reduced to, for example, about 350 nm with the miniaturization of the semiconductor device, it is easy to form the conductive film at a general deposition rate of about 100 nm / h. The trench is filled with the conductive film. For this reason, it becomes difficult to anisotropically etch the conductive film to form the gate electrode only on the opposite side surfaces of the trench.
本発明は上記点に鑑みて、トレンチの対向する側面上に互いに離間されたゲート電極を有する半導体装置において、微細化に対応することができる半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a semiconductor device that can cope with miniaturization in a semiconductor device having gate electrodes spaced apart from each other on opposite side surfaces of a trench, and a method for manufacturing the same. .
上記目的を達成するため、請求項１に記載の発明では、第１導電型または第２導電型の基板（１）を用意し、基板（１）上に第１導電型層（２）を形成して半導体基板（１１）を用意する工程と、半導体基板（１１）の表面から所定深さのトレンチ（４）を形成する工程と、トレンチ（４）の内壁面にゲート絶縁膜（６）を形成する工程と、トレンチ（４）にゲート絶縁膜（６）を介して導電膜（７ａ）を形成する工程と、導電膜（７ａ）を異方性エッチングしてゲート電極（７）を形成する工程と、を行い、次の点を特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, a first conductivity type or second conductivity type substrate (1) is prepared, and a first conductivity type layer (2) is formed on the substrate (1). The step of preparing the semiconductor substrate (11), the step of forming the trench (4) having a predetermined depth from the surface of the semiconductor substrate (11), and the gate insulating film (6) on the inner wall surface of the trench (4) Forming the conductive film (7a) through the gate insulating film (6) in the trench (4), and anisotropically etching the conductive film (7a) to form the gate electrode (7). The process is characterized by the following points.
すなわち、トレンチ（４）を形成する工程およびゲート絶縁膜（６）を形成する工程では、トレンチ（４）のうち第２導電型層（３）と接する部分を中間部とすると、トレンチ（４）の対向する側面に形成されたゲート絶縁膜（６）の間隔において、トレンチ（４）の開口部に形成されている部分の間隔（Ｗ１）がトレンチ（４）の中間部に形成されている部分の間隔（Ｗ２）より狭くなるトレンチ（４）およびゲート絶縁膜（６）を形成し、導電膜（７ａ）を形成する工程では、トレンチ（４）に導電膜（７ａ）で囲まれる空隙（１４）を形成しつつ、導電膜（７ａ）を形成し、ゲート電極（７）を形成する工程では、導電膜（７ａ）を異方性エッチングし、空隙（１４）を介してトレンチ（４）の底面に形成された導電膜（７ａ）を除去してゲート電極（７）を形成することを特徴としている。 That is, in the step of forming the trench (4) and the step of forming the gate insulating film (6), if the portion of the trench (4) that is in contact with the second conductivity type layer (3) is an intermediate portion, the trench (4) In the interval between the gate insulating films (6) formed on the opposite side surfaces, the portion (W1) between the portions formed in the opening of the trench (4) is formed in the intermediate portion of the trench (4) In the step of forming the trench (4) and the gate insulating film (6), which are narrower than the interval (W2), and forming the conductive film (7a), the gap (14) surrounded by the conductive film (7a) in the trench (4) is formed. In the step of forming the conductive film (7a) and forming the gate electrode (7), the conductive film (7a) is anisotropically etched to form the trench (4) through the gap (14). Remove the conductive film (7a) formed on the bottom It is characterized by forming a gate electrode (7) Te.
これによれば、トレンチ（４）の対向する側面に形成されたゲート絶縁膜（６）の間隔において、トレンチ（４）の開口部に形成されている部分の間隔（Ｗ１）をトレンチ（４）の中間部に形成されている部分の間隔（Ｗ２）より狭くしている。このため、導電膜（７ａ）を形成する際に、トレンチ（４）の幅によらず、トレンチ（４）の内部に導電膜（７ａ）で囲まれる空隙（１４）を形成しつつ、導電膜（７ａ）を形成することができる。したがって、導電膜（７ａ）を異方性エッチングする際、空隙（１４）を介してトレンチ（４）の底面に形成された導電膜（７ａ）を除去することができる。すなわち、上記製造方法では、トレンチ（４）の幅によらず、トレンチ（４）の対向する側面上に互いに離間されたゲート電極（７）を形成することができ、微細化に十分に対応することができる。 According to this, in the interval between the gate insulating films (6) formed on the opposite side surfaces of the trench (4), the interval (W1) between the portions formed in the opening of the trench (4) is changed to the trench (4). It is made narrower than the space | interval (W2) of the part currently formed in the intermediate part. For this reason, when forming the conductive film (7a), the gap (14) surrounded by the conductive film (7a) is formed inside the trench (4) regardless of the width of the trench (4). (7a) can be formed. Therefore, when anisotropically etching the conductive film (7a), the conductive film (7a) formed on the bottom surface of the trench (4) can be removed via the gap (14). That is, in the manufacturing method described above, the gate electrodes (7) spaced apart from each other can be formed on the opposite side surfaces of the trench (4) regardless of the width of the trench (4), which is sufficient for miniaturization. be able to.
例えば、請求項２に記載の発明のように、ゲート絶縁膜（６）を形成する工程では、トレンチ（４）の側面のうち、開口部に形成される部分の膜厚が中間部に形成される部分の膜厚よりも厚くなるゲート絶縁膜（６）を形成することができる。
For example, as in the invention described in
この場合、請求項３に記載の発明のように、ゲート絶縁膜（６）を形成する工程では、トレンチ（４）上に酸化膜（６ａ）を形成する工程と、トレンチ（４）の対向する側面上に酸化膜（６ａ）を介して窒化膜（１３）を形成する工程と、ＬＯＣＯＳ酸化法を行い、酸化膜（６ａ）のうち、トレンチ（４）の開口部に形成されている部分の膜厚を中間部に形成されている部分の膜厚よりも厚くする工程と、を行うことができる。 In this case, as in the third aspect of the invention, in the step of forming the gate insulating film (6), the step of forming the oxide film (6a) on the trench (4) is opposed to the trench (4). A step of forming a nitride film (13) on the side surface via an oxide film (6a) and a LOCOS oxidation method are performed, and a portion of the oxide film (6a) formed in the opening of the trench (4) And a step of making the film thickness thicker than the film thickness of the part formed in the intermediate part.
また、請求項４に記載の発明のように、トレンチ（４）を形成する工程では、トレンチ（４）の開口部の幅が中間部の幅より狭くなるトレンチ（４）を形成することもできる。
Further, as in the invention according to
そして、請求項５に記載の発明のように、導電膜（７ａ）を形成する工程では、不純物がドープされたポリシリコンを堆積して導電膜（７ａ）を形成する工程と、空隙（１４）の形状を維持しつつ、ポリシリコンを結晶化させるアニール工程とを行うことができる。
Then, as in the invention described in
このように、導電膜（７ａ）として不純物がドープされたポリシリコンを堆積する場合には、堆積されたポリシリコンはアモルファスとなる。このため、空隙（１４）の形状を維持しつつ、ポリシリコンを結晶化させることにより、導電膜（７ａ）を異方性エッチングする際に、半導体基板（１１）の表面に堆積された導電膜（７ａ）に対するエッチングレートが部分毎にばらつくことを抑制することができる。 Thus, when depositing polysilicon doped with impurities as the conductive film (7a), the deposited polysilicon becomes amorphous. Therefore, the conductive film deposited on the surface of the semiconductor substrate (11) when anisotropically etching the conductive film (7a) by crystallizing polysilicon while maintaining the shape of the gap (14). It can suppress that the etching rate with respect to (7a) varies for every part.
この場合、請求項６に記載の発明のように、アニール工程を９００℃以下で行うことが好ましい。 In this case, it is preferable to perform the annealing step at 900 ° C. or lower as in the sixth aspect of the invention.
また、請求項７に記載の発明では、第１または第２導電型の基板（１）と、基板（１）上に形成された第１導電型層（２）と、第１導電型層（２）の表層部に形成された第２導電型層（３）と、第２導電型層（３）の表面から形成され、第２導電型層（３）を貫通して第１導電型層（２）に達するトレンチ（４）と、トレンチ（４）の内壁面に形成されたゲート絶縁膜（６）と、トレンチ（４）の対向する側面上にゲート絶縁膜（６）を介して形成され、互いに離間されているゲート電極（７）と、第２導電型層（３）の表層部に形成され、トレンチ（４）の側面と接する第１導電型領域（５）と、を有し、トレンチ（４）のうち第２導電型層（３）と接する部分を中間部とすると、トレンチ（４）の対向する側面に形成されたゲート絶縁膜（６）の間隔において、トレンチ（４）の開口部に形成されている部分の間隔（Ｗ１）がトレンチ（４）の中間部に形成されている部分の間隔（Ｗ２）より狭くされていることを特徴としている。
In the invention according to
この場合、請求項８に記載の発明のように、ゲート絶縁膜（６）は、トレンチ（４）の開口部に形成されている部分の膜厚が中間部に形成されている部分の膜厚よりも厚くされているものとすることができる。
In this case, as in the invention described in
また、請求項９に記載の発明のように、ゲート絶縁膜（６）は、トレンチ（４）の底面に形成されている部分の膜厚が中間部に形成されている部分の膜厚よりも厚くされているものとすることができる。
Further, as in the invention described in
これによれば、中間部に形成されているゲート絶縁膜（６）の膜厚とトレンチ（４）の底面に形成されているゲート絶縁膜（６）の膜厚とが等しい場合と比較して、ゲート電極（７）と第２導電型層（２）との間隔を長くすることができる。このため、例えば、基板の裏面にドレイン電極（１０）が配置される場合には、ゲート−ドレイン間の容量をさらに低減することができる。 According to this, compared with the case where the film thickness of the gate insulating film (6) formed in the intermediate part and the film thickness of the gate insulating film (6) formed in the bottom face of the trench (4) are equal. The distance between the gate electrode (7) and the second conductivity type layer (2) can be increased. For this reason, for example, when the drain electrode (10) is arranged on the back surface of the substrate, the capacitance between the gate and the drain can be further reduced.
また、請求項１０に記載の発明のように、トレンチ（４）は、開口部の幅が中間部の幅より狭くされているものとすることができる。
Moreover, like invention of
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は、本実施形態の半導体装置の断面構成を示す図であり、本発明をトレンチゲート型のＭＯＳＦＥＴに対して適用したものである。
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing a cross-sectional configuration of the semiconductor device of the present embodiment, in which the present invention is applied to a trench gate type MOSFET.
図１に示されるように、ｎ＋型基板１上にｎ−型ドリフト層２が備えられており、ｎ−型ドリフト層２の表層部に所定深さのｐ型ベース層３が形成されている。さらに、ｐ型ベース層３を貫通してｎ−型ドリフト層２まで達するようにトレンチ４が形成されている。トレンチ４は、本実施形態では、開口部の幅と底部の幅とが等しい形状とされており、紙面奥行き方向に延設されている。なお、ｐ型ベース層３は、トレンチ４の延設方向における先端よりも内側で終端する構造とされている。
As shown in FIG. 1, an n −
また、ｐ型ベース層３の表層部には、ｎ＋型ソース領域５が形成されている。このｎ＋型ソース領域５は、ｎ−型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース層３内において終端しており、かつトレンチ４の側面に接するように配置されている。より詳しくは、トレンチ４の延設方向に沿って棒状に延設されており、トレンチ４の先端よりも内側で終端する構造とされている。
An n +
また、トレンチ４には、内壁面にゲート絶縁膜６が形成されている。ゲート絶縁膜６は、トレンチ４のうちｐ型ベース層３と接する領域を中間部とすると、トレンチ４の開口部に形成されている部分の膜厚がトレンチ４の中間部に形成されている部分の膜厚より厚くされている。すなわち、トレンチ４の対向する側面に形成されたゲート絶縁膜６の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１がトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くされている。つまり、ゲート絶縁膜６はいわゆるオーバーハング形状とされている。
In the
さらに、本実施形態では、ゲート絶縁膜６は、トレンチ４の底面に形成されている部分の膜厚がトレンチ４の中間部に形成されている部分の膜厚より厚くされている。
Further, in the present embodiment, the
そして、トレンチ４には、ゲート絶縁膜６を介して対向する側面にゲート電極７が形成されており、これらゲート電極７は互いに離間されている。つまり、トレンチ４の底面には、ゲート電極７が配置されない部分が形成されている。このゲート電極７は、本実施形態では、不純物がドープされたポリシリコンによって構成されている。
In the
また、トレンチ４内のゲート電極７の間には、ＢＰＳＧ等で構成される絶縁膜８が形成されている。本実施形態では、このように、トレンチ４、ゲート絶縁膜６、ゲート電極７、絶縁膜８によってトレンチゲート構造が構成されている。
An insulating
そして、ｐ型ベース層３上には、絶縁膜８を覆うようにソース電極９が形成されており、ソース電極９がｐ型ベース層３およびｎ＋型ソース領域５と電気的に接続されている。さらに、ｎ＋型基板１の裏面には、ｎ＋型基板１と電気的に接続されるドレイン電極１０が形成されている。
A
以上が本実施形態における半導体装置としてのＭＯＳＦＥＴの構成である。なお、本実施形態ではｎ型が本発明の第１導電型に相当しており、ｐ型が本発明の第２導電型に相当している。また、ｎ−型ドリフト層２が本発明の第１導電型層に相当し、ｐ型ベース層３が本発明の第２導電型層に相当し、ｎ＋型ソース領域５が本発明の第１導電型領域に相当している。
The above is the configuration of the MOSFET as the semiconductor device in the present embodiment. In this embodiment, the n-type corresponds to the first conductivity type of the present invention, and the p-type corresponds to the second conductivity type of the present invention. The n −
このようなトレンチゲート構造を有する半導体装置では、ゲート電極７に対してゲート電圧が印加されると、ｐ型ベース層３のうちトレンチ４の側面に配置されたゲート絶縁膜６と接する部分が反転型チャネル領域となってソース電極９とドレイン電極１０との間に電流が流れる。すなわち、上記トレンチ４の中間部に形成されているゲート絶縁膜６とは、言い換えると、反転型チャネル領域とゲート電極７との間に形成されているゲート絶縁膜６のことである。
In the semiconductor device having such a trench gate structure, when a gate voltage is applied to the
次に、上記半導体装置の製造方法について説明する。図２および図３は、図１に示す半導体装置の製造工程を示す図である。 Next, a method for manufacturing the semiconductor device will be described. 2 and 3 are diagrams showing manufacturing steps of the semiconductor device shown in FIG.
まず、図２（ａ）に示されるように、ｎ＋型基板１上にｎ−型ドリフト層２をエピタキシャル成長させてなる半導体基板１１を用意し、当該半導体基板１１の表面に酸化膜等のマスク１２を形成する。そして、当該マスク１２をパターニングし、異方性エッチングによって、半導体基板１１の表面から幅が３５０ｎｍ程度であり、深さが１５００ｎｍ程度であるトレンチ４を形成する。なお、半導体基板１１の表面とは、ｎ−型ドリフト層２のうちｎ＋型基板１側と反対側の一面のことである。
First, as shown in FIG. 2A, a
その後、図２（ｂ）に示されるように、マスク１２を除去し、熱酸化等により、半導体基板１１の表面およびトレンチ４の内壁面に酸化膜６ａを５０ｎｍ程度形成する。なお、この酸化膜６ａは上述のゲート絶縁膜６となるものである。
Thereafter, as shown in FIG. 2B, the
続いて、図２（ｃ）に示されるように、ＬＰＣＶＤ法等により、酸化膜６ａ上に窒化膜１３を２０ｎｍ程度形成する。
Subsequently, as shown in FIG. 2C, a
次に、図２（ｄ）に示されるように、異方性エッチングにより、半導体基板１１の表面上およびトレンチ４の底面上に形成された窒化膜１３を除去し、トレンチ４の対向する側面上のみに窒化膜１３を残す。
Next, as shown in FIG. 2D, the
そして、図２（ｅ）に示されるように、ＬＯＣＯＳ酸化法を行い、酸化膜６ａのうちトレンチ４の開口部に形成されている部分の膜厚を中間部に形成されている部分の膜厚よりも厚くする。これにより、トレンチ４の対向する側面に形成された酸化膜６ａ（ゲート絶縁膜６）の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１がトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くなる。その後、燐酸を用いたウェットエッチングやケミカルドライエッチング等によってトレンチ４の対向する側面に形成されていた窒化膜１３を除去する。
Then, as shown in FIG. 2E, the LOCOS oxidation method is performed, and the film thickness of the portion formed in the opening of the
なお、この工程におけるトレンチ４の中間部とは、後述の図３（ｃ）の工程において、ｐ型ベース層３およびｎ＋型ソース領域５を形成したときにｐ型ベース層３と接する部分のことであり、言い換えるとｐ型ベース層３と接する予定部分のことである。また、ＬＯＣＯＳ酸化法を行うことにより、半導体基板１１の表面に形成された酸化膜６ａおよびトレンチ４の底面に形成された酸化膜６ａもトレンチ４の中間部に形成されている酸化膜６ａの膜厚よりも厚くなる。
Note that the intermediate portion of the
次に、図２（ｆ）に示されるように、ＬＰＣＶＤ法等により、ゲート絶縁膜６上に不純物がドープされたポリシリコンにて構成される導電膜７ａを、例えば、１００ｎｍ／ｈ程度で堆積させる。この場合、上記のように、トレンチ４の対向する側面に形成されたゲート絶縁膜６の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１がトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くされている。このため、導電膜７ａを形成した場合には、トレンチ４内に、導電膜７ａで囲まれる「す」と呼ばれる空隙１４が形成されつつ、導電膜７ａが堆積される。
Next, as shown in FIG. 2F, a
続いて、導電膜７ａを不純物がドープされたポリシリコンを堆積させて形成した場合には、当該導電膜７ａはアモルファスとなっているため、半導体基板１１をアニールして導電膜７ａを結晶化する。導電膜７ａがアモルファスである場合には、後述の図３（ａ）の工程において異方性エッチングを行った場合、半導体基板１１の表面に堆積された導電膜７ａに対するエッチングレートが部分毎にばらつくためである。
Subsequently, when the
また、このアニール工程は、空隙１４の形状を維持しつつ、つまり空隙１４の形状を変化させずに導電膜７ａを結晶化できる温度で行う。アニール工程を行った際に、導電膜７ａが拡散等して空隙１４が消滅してしまうと、後述の図３（ａ）の工程における異方性エッチングによってトレンチ４の底面に形成された導電膜７ａを除去することが困難になるためである。例えば、９００°で１５分程度のアニールを行うことにより、空隙１４を残しつつ、導電膜７ａを結晶化することができる。
This annealing step is performed at a temperature at which the
なお、導電膜７ａのうちトレンチ４の開口部を閉塞する部分（図３（ｆ）中の領域Ａ）は、トレンチ４の対向する側面に形成された部分が接触（接合）することによって構成されている。このため、図３（ｆ）中の領域Ａでは、アニールを行った際に結晶化されるものの粒界が発生し、他の部分よりも結晶性が低い状態になっている。すなわち、他の部分より脆くなっている。
Note that a portion of the
続いて、図３（ａ）に示されるように、導電膜７ａを異方性エッチングによってエッチバックし、トレンチ４の開口部を閉塞する導電膜７ａを除去して空隙１４と外部とを連通させると共に、空隙１４を介してトレンチ４の底面に形成された導電膜７ａを除去する。これによって、トレンチ４の対向する側面上に互いに離間されている導電膜７ａからなるゲート電極７が形成される。
Subsequently, as shown in FIG. 3A, the
なお、上記のように、導電膜７ａのうちトレンチ４の開口部を閉塞する部分では、粒界が存在して脆くなっているため、半導体基板１１の表面に形成された導電膜７ａよりもエッチングレートが大きくなる。したがって、半導体基板１１の表面に形成された導電膜７ａをエッチバックする際に、トレンチ４の開口部を閉塞する導電膜７ａが除去されて空隙１４と外部とが連通されると共にトレンチ４の底面に形成された導電膜７ａが除去される。
As described above, the portion of the
次に、図３（ｂ）に示されるように、ＬＰＣＶＤ法等によって、トレンチ４を埋め込むように絶縁膜８を形成する。その後、図３（ｃ）に示されるように、絶縁膜８および酸化膜６ａのパターニング、不純物のイオン注入、熱処理等の一般的な半導体製造プロセスを行い、ｐ型ベース層３、ｎ＋型ソース領域５、ソース電極９、ドレイン電極１０を形成することにより、図１に示す半導体装置が製造される。
Next, as shown in FIG. 3B, an insulating
以上説明したように、本実施形態では、トレンチ４の開口部に形成されているゲート絶縁膜６の膜厚をトレンチ４の中間部に形成されているゲート絶縁膜６の膜厚よりも厚くしている。すなわち、トレンチ４の対向する側面に形成されたゲート絶縁膜６の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１をトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くしている。このため、ゲート電極７を構成する導電膜７ａを形成する際、トレンチ４の幅によらず、トレンチ４の内部に導電膜７ａで囲まれる空隙１４を形成しつつ、導電膜７ａを形成することができる。このため、半導体基板１１の表面に形成された導電膜７ａを異方性エッチングする際、空隙１４を介してトレンチ４の底面に形成された導電膜７ａを除去することができる。すなわち、トレンチ４の幅によらず、トレンチ４の対向する側面上に互いに離間されているゲート電極７を形成することができ、微細化に十分に対応することができる。
As described above, in the present embodiment, the thickness of the
また、本実施形態では、トレンチ４の底面に形成されているゲート絶縁膜６の膜厚をトレンチ４の中間部に形成されているゲート絶縁膜６の膜厚よりも厚くしている。このため、当該中間部に形成されているゲート絶縁膜６の膜厚とトレンチ４の底面に形成されているゲート絶縁膜６の膜厚とが等しくされている場合と比較して、ゲート電極７とドリフト層２との間隔を長くすることができ、ゲート−ドレイン間の容量をさらに低減することができる。
In the present embodiment, the thickness of the
さらに、トレンチ４の開口部に形成されているゲート絶縁膜６の膜厚を厚くしているため、トレンチ４の延設方向の先端における開口部に形成されたゲート絶縁膜６の膜厚も厚くなる。そして、上記のように、ｐ型ベース層３およびｎ＋型ソース領域５は、トレンチ４の先端よりも内側で終端する構造とされており、トレンチ４の先端ではゲート絶縁膜６を挟んでゲート電極７とｎ−型ドリフト層２とが配置される構造となっている。このような構造では、トレンチ４の先端における開口部に電界集中が発生しやすいが、トレンチ４の開口部に形成されているゲート絶縁膜６の膜厚をトレンチ４の中間部に形成されているゲート絶縁膜６の膜厚よりも厚くしているため、当該中間部に形成されているゲート絶縁膜６の膜厚とトレンチ４の開口部に形成されているゲート絶縁膜６の膜厚とが等しくされている場合と比較して、ゲート−ドレイン間耐圧を向上させることもできる。
Furthermore, since the thickness of the
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ４の形状を変更したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。
(Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the shape of the
図４に示されるように、本実施形態では、トレンチ４は開口部の幅が中間部の幅より狭くなる逆テーパ形状とされており、このトレンチ４の対向する側面にゲート絶縁膜６が形成されている。より具体的には、トレンチ４は開口部の幅が底部の幅より狭くなる逆テーパ形状とされている。そして、上記のように、トレンチ４の対向する側面に形成されたゲート絶縁膜６の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１がトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くされている。
As shown in FIG. 4, in this embodiment, the
なお、本実施形態では、トレンチ４の開口部に形成されているゲート絶縁膜６の膜厚とトレンチ４の中間部に形成されているゲート絶縁膜６の膜厚とは等しくされている。
In the present embodiment, the thickness of the
次に、上記半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device will be described.
まず、図５（ａ）に示されるように、半導体基板１１を用意し、半導体基板１１の表面にマスク１２を形成して当該マスク１２をパターニングする。そして、開口部の幅が中間部の幅より狭くなる逆テーパ形状のトレンチ４をドライエッチング等の異方性エッチングによって形成する。特に限定されるものではないが、例えば、開口部の幅が３５０ｎｍ程度であって底部の幅が４００ｎｍ程度以上であり、深さが１５００ｎｍ程度のトレンチ４を形成する。
First, as shown in FIG. 5A, a
このような逆テーパ形状のトレンチ４は、ドライエッチング時の圧力やエッチングガスを構成するガスの混合比等を制御することによって形成される。例えば、圧力を２０ｍＴｏｒｒとすると共に、ＳＦ６（六フッ化硫黄）、酸素（Ｏ２）の混合比が５：３で構成されるエッチングガスを使用し、エッチングが進むにつれて側面のエッチングが大きくなるＳＦ６（六フッ化硫黄）の比率を次第に大きくすることにより、逆テーパ形状のトレンチ４を形成することができる。
Such a reverse-tapered
その後、図５（ｂ）に示されるように、図２（ｂ）と同様に、マスク１２を除去し、熱酸化等により、酸化膜６ａを形成する。これにより、トレンチ４が逆テーパ形状とされているため、トレンチ４の対向する側面に形成された酸化膜６ａ（ゲート絶縁膜６）の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１がトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くなる。
Thereafter, as shown in FIG. 5B, the
その後は、図５（ｃ）〜（ｆ）に示されるように、上記図２（ｆ）および図３（ａ）〜（ｃ）と同様の工程を行う。すなわち、図５（ｃ）に示されるように、ＬＰＣＶＤ法等により、ゲート絶縁膜６上に導電膜７ａを形成する。この場合、上記のように、トレンチ４の対向する側面に形成された酸化膜６ａ（ゲート絶縁膜６）の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１がトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くされているため、トレンチ４内に空隙１４が形成されつつ、導電膜７ａが堆積される。そして、半導体基板１１をアニールして導電膜７ａを結晶化する。
Thereafter, as shown in FIGS. 5C to 5F, the same steps as those in FIGS. 2F and 3A to 3C are performed. That is, as shown in FIG. 5C, the
続いて、図５（ｄ）に示されるように、導電膜７ａを異方性エッチング等によってエッチバックし、トレンチ４の対向する側面上に互いに離間されている導電膜７ａからなるゲート電極７を形成する。そして、図５（ｅ）に示されるように、トレンチ４を埋め込むように絶縁膜８を形成し、図５（ｆ）に示されるように、一般的な半導体製造プロセスを行い、ｐ型ベース層３、ｎ＋型ソース領域５、ソース電極９、ドレイン電極１０を形成することにより、図４に示す半導体装置が製造される。
Subsequently, as shown in FIG. 5D, the
以上説明したように、本実施形態では、トレンチ４の開口部の幅を中間部の幅より狭くすることによって、トレンチ４の対向する側面に形成されたゲート絶縁膜６の間隔において、トレンチ４の開口部に形成されている部分の間隔Ｗ１をトレンチ４の中間部に形成されている部分の間隔Ｗ２より狭くしている。このため、導電膜７ａを形成する際、トレンチ４の幅によらず、トレンチ４の内部に導電膜７ａで囲まれる空隙１４を形成しつつ、導電膜７ａを形成することができる。したがって、半導体基板１１の表面に形成された導電膜７ａを異方性エッチングする際、空隙１４を介してトレンチ４の底面に形成された導電膜７ａを除去することができる。すなわち、トレンチ４の幅によらず、トレンチ４の対向する側面上にゲート絶縁膜６を介して互いに離間されているゲート電極７を形成することができ、微細化に十分に対応することができる。
As described above, in the present embodiment, the width of the opening of the
（他の実施形態）
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としてｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
(Other embodiments)
In each of the above embodiments, an n-channel type MOSFET has been described as an example in which the first conductivity type is n-type and the second conductivity type is p-type. However, the p-channel type in which the conductivity type of each component is inverted is described. The present invention can also be applied to a MOSFET.
また、上記各実施形態では、トレンチゲート構造を有するＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に対しても本発明を適用することができる。なお、ＩＧＢＴに本発明を適用する場合には、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更すればよい。
In each of the above embodiments, a MOSFET having a trench gate structure has been described as an example. However, the present invention can also be applied to an insulated gate bipolar transistor (IGBT) having a similar trench gate structure. . In the case where the present invention is applied to the IGBT, the conductivity type of the
そして、上記各実施形態では、ゲート電極７を形成した後にｐ型ベース層３およびｎ＋型ソース領域５を形成する例について説明したが、次のようにすることもできる。すなわち、トレンチ４を形成する前に、半導体基板１１にマスクを配置してｐ型ベース層３およびｎ＋型ソース領域５を形成してもよく、ｐ型ベース層３およびｎ＋型ソース領域５を形成する順番は特に限定されるものではない。
In each of the above embodiments, the example in which the p-
また、上記第１実施形態では、ＬＯＣＯＳ酸化法を行った後に窒化膜１３を除去する方法について説明したが、窒化膜１３を除去せずに窒化膜１３上にさらに絶縁膜を形成するようにしてもよい。すなわち、上記第１実施形態では、窒化膜１３がゲート電極７と接触すると窒化膜１３に電荷がチャージアップされる可能性があるために窒化膜１３を除去しているが、窒化膜１３とゲート電極７との間に絶縁膜を形成して電荷がチャージアップされることを防止するようにしてもよい。
In the first embodiment, the method of removing the
さらに、上記各実施形態では、導電膜７ａとして不純物がドープされたポリシリコンをＬＰＣＶＤ法により形成する例について説明したが、例えば、不純物がドープされていないポリシリコンをＬＰＣＶＤ法により形成した後、当該ポリシリコンに不純物をイオン注入する等して導電膜７ａを形成することもできる。なお、不純物がドープされていないポリシリコンをＬＰＣＶＤ法により形成する場合には、一般的に、不純物がドープされているポリシリコンに対して形成するときの温度が高く、半導体基板１１表面やトレンチ４に堆積された時点から結晶化される。このため、不純物がドープされていないポリシリコンをＬＰＣＶＤ法により形成した場合には、結晶化させるためのアニール工程を行わなくてもよい。
Further, in each of the above-described embodiments, the example in which the polysilicon doped with the impurity is formed as the
１ ｎ＋型基板
２ ｎ−型ドリフト層
３ ｐ型ベース層
４ トレンチ
５ ｎ＋型ソース領域
６ ゲート絶縁膜
６ａ 酸化膜
７ ゲート電極
７ａ 導電膜
８ 絶縁膜
９ ソース電極
１０ ドレイン電極
１１ 半導体基板
１４ 空隙
1 n + type substrate 2 n − type drift layer
3 p-
Claims (10)
前記基板（１）上に形成された第１導電型層（２）と
前記第１導電型層（２）の表層部に形成された第２導電型層（３）と、
前記第２導電型層（３）の表面から形成され、前記第２導電型層（３）を貫通して前記第１導電型層（２）に達するトレンチ（４）と、
前記トレンチ（４）の内壁面に形成されたゲート絶縁膜（６）と、
前記トレンチ（４）の対向する側面上に前記ゲート絶縁膜（６）を介して形成され、互いに離間されているゲート電極（７）と、
前記第２導電型層（３）の表層部に形成され、前記トレンチ（４）の側面と接する第１導電型領域（５）と、を有する半導体装置の製造方法において、
前記基板（１）を用意し、前記基板（１）上に前記第１導電型層（２）を形成して半導体基板（１１）を用意する工程と、
前記半導体基板（１１）の表面から所定深さの前記トレンチ（４）を形成する工程と、
前記トレンチ（４）の内壁面に前記ゲート絶縁膜（６）を形成する工程と、
前記トレンチ（４）に前記ゲート絶縁膜（６）を介して導電膜（７ａ）を形成する工程と、
前記導電膜（７ａ）を異方性エッチングして前記ゲート電極（７）を形成する工程と、を行い、
前記トレンチ（４）を形成する工程および前記ゲート絶縁膜（６）を形成する工程では、前記トレンチ（４）のうち前記第２導電型層（３）と接する部分を中間部とすると、前記トレンチ（４）の対向する側面に形成された前記ゲート絶縁膜（６）の間隔において、前記トレンチ（４）の開口部に形成されている部分の間隔（Ｗ１）が前記トレンチ（４）の中間部に形成されている部分の間隔（Ｗ２）より狭くなる前記トレンチ（４）および前記ゲート絶縁膜（６）を形成し、
前記導電膜（７ａ）を形成する工程では、前記トレンチ（４）に前記導電膜（７ａ）で囲まれる空隙（１４）を形成しつつ、前記導電膜（７ａ）を形成し、
前記ゲート電極（７）を形成する工程では、前記導電膜（７ａ）を異方性エッチングし、前記空隙（１４）を介して前記トレンチ（４）の底面に形成された前記導電膜（７ａ）を除去して前記ゲート電極（７）を形成することを特徴とする半導体装置の製造方法。 A first conductivity type or second conductivity type substrate (1);
A first conductivity type layer (2) formed on the substrate (1), a second conductivity type layer (3) formed on a surface layer portion of the first conductivity type layer (2),
A trench (4) formed from the surface of the second conductivity type layer (3) and penetrating the second conductivity type layer (3) to reach the first conductivity type layer (2);
A gate insulating film (6) formed on the inner wall surface of the trench (4);
Gate electrodes (7) formed on the opposing side surfaces of the trench (4) via the gate insulating film (6) and spaced apart from each other;
In a method for manufacturing a semiconductor device, comprising: a first conductivity type region (5) formed in a surface layer portion of the second conductivity type layer (3) and in contact with a side surface of the trench (4);
Preparing the substrate (1), forming the first conductivity type layer (2) on the substrate (1), and preparing a semiconductor substrate (11);
Forming the trench (4) having a predetermined depth from the surface of the semiconductor substrate (11);
Forming the gate insulating film (6) on the inner wall surface of the trench (4);
Forming a conductive film (7a) in the trench (4) through the gate insulating film (6);
Performing the step of anisotropically etching the conductive film (7a) to form the gate electrode (7),
In the step of forming the trench (4) and the step of forming the gate insulating film (6), the portion of the trench (4) in contact with the second conductivity type layer (3) is an intermediate portion. In the interval between the gate insulating films (6) formed on the opposing side surfaces of (4), the interval (W1) between the portions formed in the opening of the trench (4) is the intermediate portion of the trench (4). Forming the trench (4) and the gate insulating film (6) narrower than the interval (W2) between the portions formed in
In the step of forming the conductive film (7a), the conductive film (7a) is formed while forming the void (14) surrounded by the conductive film (7a) in the trench (4),
In the step of forming the gate electrode (7), the conductive film (7a) is anisotropically etched, and the conductive film (7a) formed on the bottom surface of the trench (4) through the gap (14). A method for manufacturing a semiconductor device, wherein the gate electrode (7) is formed by removing the gate electrode.
前記トレンチ（４）上に酸化膜（６ａ）を形成する工程と、
前記トレンチ（４）の対向する側面上に前記酸化膜（６ａ）を介して窒化膜（１３）を形成する工程と、
ＬＯＣＯＳ酸化法を行い、前記酸化膜（６ａ）のうち、前記トレンチ（４）の開口部に形成されている部分の膜厚を前記中間部に形成されている部分の膜厚よりも厚くする工程と、を行うことを特徴とする請求項２に記載の半導体装置の製造方法。 In the step of forming the gate insulating film (6),
Forming an oxide film (6a) on the trench (4);
Forming a nitride film (13) on the opposite side surfaces of the trench (4) via the oxide film (6a);
A step of performing a LOCOS oxidation method to make a film thickness of a portion of the oxide film (6a) formed in the opening of the trench (4) larger than a film thickness of a portion formed in the intermediate portion. The method of manufacturing a semiconductor device according to claim 2, wherein:
前記基板（１）上に形成された第１導電型層（２）と
前記第１導電型層（２）の表層部に形成された第２導電型層（３）と、
前記第２導電型層（３）の表面から形成され、前記第２導電型層（３）を貫通して前記第１導電型層（２）に達するトレンチ（４）と、
前記トレンチ（４）の内壁面に形成されたゲート絶縁膜（６）と、
前記トレンチ（４）の対向する側面上に前記ゲート絶縁膜（６）を介して形成され、互いに離間されているゲート電極（７）と、
前記第２導電型層（３）の表層部に形成され、前記トレンチ（４）の側面と接する第１導電型領域（５）と、を有し、
前記トレンチ（４）のうち前記第２導電型層（３）と接する部分を中間部とすると、前記トレンチ（４）の対向する側面に形成された前記ゲート絶縁膜（６）の間隔において、前記トレンチ（４）の開口部に形成されている部分の間隔（Ｗ１）が前記トレンチ（４）の中間部に形成されている部分の間隔（Ｗ２）より狭くされていることを特徴とする半導体装置。 A first conductivity type or second conductivity type substrate (1);
A first conductivity type layer (2) formed on the substrate (1), a second conductivity type layer (3) formed on a surface layer portion of the first conductivity type layer (2),
A trench (4) formed from the surface of the second conductivity type layer (3) and penetrating the second conductivity type layer (3) to reach the first conductivity type layer (2);
A gate insulating film (6) formed on the inner wall surface of the trench (4);
Gate electrodes (7) formed on the opposing side surfaces of the trench (4) via the gate insulating film (6) and spaced apart from each other;
A first conductivity type region (5) formed in a surface layer portion of the second conductivity type layer (3) and in contact with a side surface of the trench (4);
When the portion of the trench (4) that is in contact with the second conductivity type layer (3) is an intermediate portion, the gap between the gate insulating films (6) formed on the opposing side surfaces of the trench (4) The interval (W1) between the portions formed in the opening of the trench (4) is narrower than the interval (W2) between the portions formed in the intermediate portion of the trench (4). .
The semiconductor device according to claim 7, wherein the trench has a width of an opening narrower than a width of an intermediate portion.
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