JP2012248588A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、パワーデバイスを備えた半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device including a power device.
例えば、各種電源回路、モータ駆動回路、ＬＥＤ（Light Emitting Diode）駆動回路を代表に、様々なパワーエレクトロニクス分野で高電圧および大電流を取り扱えるパワーデバイスが用いられている。 For example, power devices capable of handling high voltages and large currents are used in various power electronics fields, typified by various power supply circuits, motor drive circuits, and LED (Light Emitting Diode) drive circuits.
前述したようなパワーデバイスの代表として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が広く知られている。パワーＭＯＳＦＥＴは、例えば数十Ｖレベルの電圧や数百ｍＡレベル又は数Ａレベル等の電流を制御する。このようなパワーＭＯＳＦＥＴは、例えば大電力を取り扱う配線基板上等で一部の部品として実装されるため、配線基板上のノイズや、外部からのサージや、あるいは周辺に実装された部品の何らかの故障等によって意図しない高電圧、大電流が印加される場合がある。この場合、パワーＭＯＳＦＥＴの破壊等が生じると、電力が大きいことから大きな損害が生じる恐れがあるため、パワーＭＯＳＦＥＴには特に高い信頼性が必要とされる。 As a representative power device as described above, a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is widely known. The power MOSFET controls, for example, a voltage of several tens V level, a current of several hundred mA level or several A level. Since such a power MOSFET is mounted as a part of a component on a wiring board that handles high power, for example, noise on the wiring substrate, an external surge, or some failure of a component mounted on the periphery In some cases, an unintended high voltage or large current may be applied. In this case, if the power MOSFET is destroyed or the like, the power MOSFET is required to have a particularly high reliability because the power is large and there is a risk of great damage.
図５は、本発明の前提として検討した半導体装置において、その主要部のレイアウト構成例を示す平面図である。図６（ａ）は、図５におけるＡ２−Ａ２’間およびＢ２−Ｂ２’間の構成例を示す断面図であり、図６（ｂ）は、図５におけるＣ２−Ｃ２’間の構成例を示す断面図である。図５および図６（ａ）、（ｂ）には、一例としてパワーＭＯＳＦＥＴ（Ｑ３）の構成例が示されている。図５の例では、略矩形状に形成されたドレイン用のｎ型の半導体層ＤＦ２（ｎ）が配置され、ＤＦ２（ｎ）の２個の長辺と１個の短辺をコの字型に取り囲むように半導体領域ＤＦＡが配置される。図６（ａ）に示すように、ＤＦＡは、ソース用のｎ＋型の半導体層ＤＦ３（ｎ＋）と、バックゲート（基板バイアス）用のｐ＋型の半導体層ＤＦ５（ｐ＋）を備えている。 FIG. 5 is a plan view showing a layout configuration example of the main part of a semiconductor device studied as a premise of the present invention. 6A is a cross-sectional view illustrating a configuration example between A2 and A2 ′ and between B2 and B2 ′ in FIG. 5, and FIG. 6B illustrates a configuration example between C2 and C2 ′ in FIG. 5. It is sectional drawing shown. 5 and 6A and 6B show a configuration example of the power MOSFET (Q3) as an example. In the example of FIG. 5, an n-type semiconductor layer DF2 (n) for drain formed in a substantially rectangular shape is disposed, and two long sides and one short side of DF2 (n) are U-shaped. The semiconductor region DFA is arranged so as to surround the area. As shown in FIG. 6A, the DFA includes a source n + type semiconductor layer DF3 (n + ) and a back gate (substrate bias) p + type semiconductor layer DF5 (p + ). ing.
ＤＦ２（ｎ）は、図５および図６（ａ）に示すように、その内部に形成されたｎ＋型の半導体層ＤＦ１（ｎ＋）とＤＦ１（ｎ＋）の上部（Ｚ軸方向）に形成されたコンタクト層ＣＮＴｄを介してドレイン電極となるメタル配線層ＭＬｄに接続される。ＤＦＡ（ＤＦ３（ｎ＋），ＤＦ５（ｐ＋））は、図５および図６（ａ）に示すように、その上部に形成されたコンタクト層ＣＮＴｓを介してソース電極となるメタル配線層ＭＬｓに接続される。ＣＮＴｓは、図５に示すように、ＤＦＡと同様にコの字型の形状を備えており、２個の長辺に対応するコンタクト層ＣＮＴｓ１，ＣＮＴｓ２と１個の短辺に対応するコンタクト層ＣＮＴｓ３から構成される。
As shown in FIG. 5 and FIG. 6A, DF2 (n) is formed on the n + type semiconductor layers DF1 (n + ) and DF1 (n + ) formed therein (in the Z-axis direction). It is connected to the metal wiring layer MLd serving as the drain electrode through the formed contact layer CNTd. As shown in FIGS. 5 and 6A, DFA (DF3 (n + ), DF5 (p + )) is formed on the metal wiring layer MLs serving as the source electrode via the contact layer CNTs formed thereon. Connected. As shown in FIG. 5, the CNTs have a U-shape similar to the DFA, and
また、図６（ａ）に示すように、ＤＦＡは、チャネル領域となるｐ型の半導体層ＤＦ４（ｐ）内に形成され、ＤＦ４（ｐ）には、ＣＮＴｓ１，ＣＮＴｓ２およびバックゲート用のＤＦ５（ｐ＋）を介してソースと同じ電圧が印加される。ソースの一部となるＤＦ３（ｎ＋）とドレインの一部となるＤＦ２（ｎ）は、ＤＦ４（ｐ）ならびにｎ−型のエピタキシャル層ＥＰＩ（ｎ−）を介して接続される。ＤＦ４（ｐ）の上部には図示しないゲート絶縁膜を介してゲート層ＧＴが配置される。ＧＴは、図５に示すように、コンタクト層ＣＮＴｇを介してゲート電極となるメタル配線層ＭＬｇに接続される。したがって、ＧＴに所定のゲート電圧が印加されると、ＧＴの下部のＤＦ４（ｐ）内にチャネルが形成され、ＤＦ３（ｎ＋）をソース、ＥＰＩ（ｎ−）、ＤＦ２（ｎ）およびＤＦ１（ｎ＋）をドレインとして当該ＭＯＳＦＥＴがオンとなる。 Further, as shown in FIG. 6A, the DFA is formed in the p-type semiconductor layer DF4 (p) serving as the channel region. The DF4 (p) includes CNTs1, CNTs2, and DF5 for back gate ( The same voltage as the source is applied via p + ). DF3 (n + ), which is a part of the source, and DF2 (n), which is a part of the drain, are connected via DF4 (p) and the n − type epitaxial layer EPI (n − ). A gate layer GT is disposed above the DF4 (p) via a gate insulating film (not shown). As shown in FIG. 5, GT is connected to a metal wiring layer MLg serving as a gate electrode via a contact layer CNTg. Therefore, when a predetermined gate voltage is applied to GT, a channel is formed in DF4 (p) below GT, and DF3 (n + ) is used as a source, EPI (n − ), DF2 (n), and DF1 ( The MOSFET is turned on with n + ) as the drain.
このような構成において、本発明者等が検証したところによれば、ソース（およびバックゲート）を接地電圧としてドレインに高電圧を印加した際に、図５の経路ＲＴ２に示すように、コンタクト層ＣＮＴｄの端部（短辺部分）に電流が集中し、これによって当該ＭＯＳＦＥＴの破壊が生じ得ることが見出された。具体的には、特に、ＣＮＴｄの端部の一方からソース用のコンタクト層ＣＮＴｓ３に向けた電流により、例えば図６（ａ）のコンタクト層ＣＮＴｄから図６（ｂ）のコンタクト層ＣＮＴｓ（ＣＮＴｓ３）の間に介在する各半導体層の破壊が最も大きな問題となった。また、ＣＮＴｄの端部の他方からの電流に伴いゲート絶縁膜の破壊等が生じる可能性も考えられた。 In such a configuration, the present inventors have verified that when a high voltage is applied to the drain with the source (and back gate) as the ground voltage, as shown in a path RT2 in FIG. It has been found that current concentrates at the end (short side) of CNTd, which can cause destruction of the MOSFET. Specifically, in particular, for example, from the contact layer CNTd of FIG. 6A to the contact layer CNTs (CNTs3) of FIG. The destruction of each semiconductor layer interposed between them became the biggest problem. In addition, there is a possibility that the gate insulating film may be broken due to the current from the other end of the CNTd.
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、信頼性が高い半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 The present invention has been made in view of the above, and one of its purposes is to provide a highly reliable semiconductor device. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of a typical embodiment will be briefly described as follows.
本実施の形態による半導体装置は、第１導電型の第１〜第３半導体層と、第２導電型の第４半導体層と、ゲート層と、第１および第２コンタクト領域と、第１および第２メタル配線層とを備える。第１半導体層（ＤＦ２（ｎ））および第２半導体層（ＤＦ１（ｎ＋））のそれぞれは、ドレイン用であり、平面上で略長方形状に形成され、第２半導体層は、第１半導体層よりも高い不純物濃度を持ち第１半導体層の内部に形成される。第３半導体層（ＤＦ３（ｎ＋））は、ソース用であり、平面上で第１半導体層の少なくとも２個の長辺（第１辺および第２辺）と１個の短辺（第３辺）を取り囲むように形成される。第４半導体層（ＤＦ４（ｐ））は、チャネル領域となり平面上で第１半導体層（ＤＦ２（ｎ））と第３半導体層（ＤＦ３（ｎ＋））の間の領域に形成され、ゲート層（ＧＴ）は、断面上で第４半導体層（ＤＦ４（ｐ））の上部にゲート絶縁膜を介して形成される。第１コンタクト領域（ＣＮＴｄ）は、平面上で第２半導体層（ＤＦ１（ｎ＋））内に略長方形状に形成され、断面上で第２半導体層の上部に配置される。第２コンタクト領域（ＣＮＴｓ１，ＣＮＴｓ２）は、断面上で第３半導体層（ＤＦ３（ｎ＋））の上部に配置される。第１メタル配線層（ＭＬｄ）は断面上で第１コンタクト領域（ＣＮＴｄ）の上部に配置され、第２メタル配線層（ＭＬｓ）は断面上で第２コンタクト領域（ＣＮＴｓ１）の上部に配置される。ここで、第２コンタクト領域（ＣＮＴｓ１，ＣＮＴｓ２）は、平面上で、第３半導体層（ＤＦ３（ｎ＋））内の前述した第１辺側および第２辺側の領域内にそれぞれ配置され、第３辺側の領域には配置されない構成となっている。 The semiconductor device according to the present embodiment includes a first conductivity type first to third semiconductor layer, a second conductivity type fourth semiconductor layer, a gate layer, first and second contact regions, A second metal wiring layer. Each of the first semiconductor layer (DF2 (n)) and the second semiconductor layer (DF1 (n + )) is for a drain and is formed in a substantially rectangular shape on a plane, and the second semiconductor layer is the first semiconductor layer. An impurity concentration higher than that of the layer is formed inside the first semiconductor layer. The third semiconductor layer (DF3 (n + )) is for a source, and has at least two long sides (first side and second side) and one short side (third side) of the first semiconductor layer on a plane. Side). The fourth semiconductor layer (DF4 (p)) becomes a channel region and is formed in a region between the first semiconductor layer (DF2 (n)) and the third semiconductor layer (DF3 (n + )) on the plane. (GT) is formed above the fourth semiconductor layer (DF4 (p)) through a gate insulating film on the cross section. The first contact region (CNTd) is formed in a substantially rectangular shape in the second semiconductor layer (DF1 (n + )) on the plane, and is disposed on the second semiconductor layer in the cross section. The second contact regions (CNTs1, CNTs2) are disposed above the third semiconductor layer (DF3 (n + )) on the cross section. The first metal wiring layer (MLd) is disposed above the first contact region (CNTd) on the cross section, and the second metal wiring layer (MLs) is disposed above the second contact region (CNTs1) on the cross section. . Here, the second contact regions (CNTs1, CNTs2) are respectively disposed in the above-described regions on the first side and the second side in the third semiconductor layer (DF3 (n + )) on the plane, It is the structure which is not arrange | positioned in the area | region of the 3rd side.
これによって、例えば、ドレイン電極となる第１メタル配線層（ＭＬｄ）に高電圧・高電流が印加された際に、ソース用となる第３半導体層（ＤＦ３（ｎ＋））の第３辺側（短辺側）ではなく第１辺側および第２辺側（長辺側）に向けて電流が流れ易くなり、半導体装置の耐圧（信頼性）の向上が実現可能になる。また、半導体装置の耐圧（信頼性）の更なる向上を実現するためには、平面上で、第１コンタクト領域（ＣＮＴｄ）の第３辺側の短辺と第２半導体層（ＤＦ１（ｎ＋））の第３辺側の短辺との間隔が、第１コンタクト領域（ＣＮＴｄ）の第１辺側の長辺と第２半導体層（ＤＦ１（ｎ＋））の第１辺側の長辺との間隔よりも３倍以上広いことが望ましい。 Thus, for example, when a high voltage / high current is applied to the first metal wiring layer (MLd) serving as the drain electrode, the third side of the third semiconductor layer (DF3 (n + )) serving as the source Current can easily flow toward the first side and the second side (long side) instead of the (short side), and the breakdown voltage (reliability) of the semiconductor device can be improved. In order to further improve the breakdown voltage (reliability) of the semiconductor device, the short side on the third side of the first contact region (CNTd) and the second semiconductor layer (DF1 (n + )) Between the short side on the third side and the long side on the first side of the first contact region (CNTd) and the long side on the first side of the second semiconductor layer (DF1 (n + )). It is desirable that it is three times wider than the interval.
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、信頼性が高い半導体装置を実現可能になる。 The effects obtained by the typical embodiments of the invention disclosed in this application will be briefly described. A highly reliable semiconductor device can be realized.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant, and one is the other. Some or all of the modifications, details, supplementary explanations, and the like are related. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。 The circuit elements constituting each functional block of the embodiment are not particularly limited, but are formed on a semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor). . In the embodiment, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is used as an example of a MISFET (Metal Insulator Semiconductor Field Effect Transistor), but a non-oxide film is not excluded as a gate insulating film.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
（実施の形態１）
《半導体装置（主要部）の構成［１］》
図１は、本発明の実施の形態１による半導体装置において、その主要部のレイアウト構成例を示す平面図である。図２（ａ）は、図１におけるＡ１−Ａ１’間の構成例を示す断面図であり、図２（ｂ）は、図１におけるＢ１−Ｂ１’間の構成例を示す断面図であり、図２（ｃ）は、図１におけるＣ１−Ｃ１’間の構成例を示す断面図である。図１および図２（ａ）〜図２（ｃ）には、一例としてパワーＭＯＳＦＥＴ（Ｑ１）の構成例が示されている。図１の例では、Ｘ軸方向を長手方向とする略矩形状のｎ型の半導体層（拡散層又はオフセット領域：第１半導体層）ＤＦ２（ｎ）が配置され、当該ＤＦ２（ｎ）における２個の長辺（第１辺、第２辺とする）と１個の短辺（第３辺とする）をコの字型に取り囲むように半導体領域ＤＦＡが配置される。ＤＦ２（ｎ）とＤＦＡの間の領域の上部（Ｚ軸方向）には、ＤＦ２（ｎ）の第１〜第３辺、ならびに第３辺と対向する短辺（第４辺とする）をリング状に取り囲むようにゲート層ＧＴが配置される。
(Embodiment 1)
<< Configuration of semiconductor device (main part) [1] >>
FIG. 1 is a plan view showing a layout configuration example of main parts of a semiconductor device according to the first embodiment of the present invention. 2A is a cross-sectional view showing a configuration example between A1 and A1 ′ in FIG. 1, and FIG. 2B is a cross-sectional view showing a configuration example between B1 and B1 ′ in FIG. FIG. 2C is a cross-sectional view illustrating a configuration example between C1 and C1 ′ in FIG. FIG. 1 and FIGS. 2A to 2C show a configuration example of the power MOSFET (Q1) as an example. In the example of FIG. 1, a substantially rectangular n-type semiconductor layer (diffusion layer or offset region: first semiconductor layer) DF2 (n) having the X-axis direction as the longitudinal direction is disposed, and 2 in the DF2 (n). The semiconductor region DFA is arranged so as to surround each of the long sides (first side and second side) and one short side (third side) in a U-shape. In the upper part (Z-axis direction) of the region between DF2 (n) and DFA, the first to third sides of DF2 (n) and the short side (fourth side) opposite to the third side are ring The gate layer GT is arranged so as to surround the shape.
ＤＦ２（ｎ）の内部には、これと同様にＸ軸方向を長手方向とする略矩形状のｎ＋型の半導体層（拡散層：第２半導体層）ＤＦ１（ｎ＋）が配置される。ＤＦ１（ｎ＋）の上部には、Ｘ軸方向を長手方向とする略矩形状のコンタクト層（第１コンタクト領域）ＣＮＴｄが配置され、更に、その上部にＸ軸方向を長手方向とする略矩形状のメタル配線層（第１メタル配線層）ＭＬｄが配置される。ＭＬｄはドレイン用の電極となる。ＤＦＡにおける前述した第１辺側の領域の上部には、Ｘ軸方向を長手方向とする略矩形状のコンタクト層（第２コンタクト領域）ＣＮＴｓ１が配置され、ＤＦＡにおける前述した第２辺側の領域の上部には、Ｘ軸方向を長手方向とする略矩形状のコンタクト層（第２コンタクト領域）ＣＮＴｓ２が配置される。更に、ＤＦＡの上部には、これと同様のコの字型の形状を持つメタル配線層（第２メタル配線層）ＭＬｓが形成され、ＣＮＴｓ１，ＣＮＴｓ２は、Ｚ軸方向においてＤＦＡとＭＬｓの間に配置される。ＭＬｓはソース用（およびバックゲート用）の電極となる。また、ＧＴにおける前述した第４辺側の領域の上部には、コンタクト層ＣＮＴｇが配置され、更に、その上部にメタル配線層ＭＬｇが配置される。ＭＬｇはゲート用の電極となる。
Similarly to this, a substantially rectangular n + type semiconductor layer (diffusion layer: second semiconductor layer) DF1 (n + ) having the X-axis direction as the longitudinal direction is disposed inside DF2 (n). A substantially rectangular contact layer (first contact region) CNTd having a longitudinal direction in the X-axis direction is disposed on the upper portion of DF1 (n + ), and further, a substantially rectangular shape having a longitudinal direction in the X-axis direction is disposed thereon. A shaped metal wiring layer (first metal wiring layer) MLd is arranged. MLd serves as a drain electrode. A substantially rectangular contact layer (second contact region) CNTs1 having a longitudinal direction in the X-axis direction is disposed above the region on the first side in the DFA, and the region on the second side in the DFA. A substantially rectangular contact layer (second contact region) CNTs2 having a longitudinal direction in the X-axis direction is disposed on the upper portion. Furthermore, a metal wiring layer (second metal wiring layer) MLs having the same U-shaped shape is formed on the DFA, and the
図２（ａ）の例では、ｐ−型の半導体基板ＳＵＢ（ｐ−）の上部にｎ＋型の半導体層（埋め込み層）ＤＦ６（ｎ＋）が形成され、更にその上部にｎ−型のエピタキシャル層（半導体層）ＥＰＩ（ｎ−）が形成される。ＥＰＩ（ｎ−）内において、ＤＦ６（ｎ＋）の上部にはｐ＋型の半導体層（埋め込み層）ＤＦ７（ｐ＋）が形成され、更にその上部にｎ型の半導体層（拡散層又はオフセット領域）ＤＦ２（ｎ）および２個のｐ型の半導体層（拡散層又はウエル領域：第４半導体層）ＤＦ４（ｐ）が形成される。ＤＦ２（ｎ）は、Ｙ軸方向の両側において、２個のＥＰＩ（ｎ−）を挟んで２個のＤＦ４（ｐ）にそれぞれ接合する。なお、ｎ型の半導体層は、例えばシリコン（Ｓｉ）中にリン（Ｐ）やヒ素（Ａｓ）等の不純物を導入することで形成され、ｐ型の半導体層は、例えばシリコン（Ｓｉ）中にボロン（Ｂ）等の不純物を導入することで形成される。また、ｎ＋型、ｎ型、ｎ−型の不純物濃度は、ｎ＋型＞ｎ型＞ｎ−型の順に高く、ｐ＋型、ｐ型、ｐ−型の不純物濃度は、ｐ＋型＞ｐ型＞ｐ−型の順に高い。 In the example of FIG. 2 (a), p - -type semiconductor substrate SUB (p -) top the n + -type semiconductor layer of (buried layer) DF6 (n +) is formed, further thereon n - type of An epitaxial layer (semiconductor layer) EPI (n − ) is formed. In EPI (n − ), a p + type semiconductor layer (buried layer) DF7 (p + ) is formed above DF6 (n + ), and an n type semiconductor layer (diffusion layer or offset) is further formed thereon. Region DF2 (n) and two p-type semiconductor layers (diffusion layer or well region: fourth semiconductor layer) DF4 (p) are formed. DF2 (n) is joined to two DF4 (p) on both sides in the Y-axis direction, with two EPI (n − ) sandwiched therebetween. The n-type semiconductor layer is formed, for example, by introducing impurities such as phosphorus (P) or arsenic (As) into silicon (Si), and the p-type semiconductor layer is formed, for example, in silicon (Si). It is formed by introducing impurities such as boron (B). The n + -type, n-type, and n − -type impurity concentrations are in the order of n + -type>n-type> n − -type, and the p + -type, p-type, and p − -type impurity concentrations are p + -type>. It is higher in the order of p-type> p - type.
２個のＤＦ４（ｐ）のそれぞれの中には、ｐ＋型の半導体層（拡散層）ＤＦ５（ｐ＋）とｎ＋型の半導体層（拡散層：第３半導体層）ＤＦ３（ｎ＋）が形成される。ＤＦ５（ｐ＋），ＤＦ３（ｎ＋）は、図１に示す半導体領域ＤＦＡを構成する。ＤＦ３（ｎ＋）は、ＤＦ５（ｐ＋）と比べてＤＦ２（ｎ）に近い側に形成され、ソースの一部となる。また、ＤＦ５（ｐ＋）はチャネル領域（バックゲート領域）となるＤＦ４（ｐ）の給電ノードとなる。２個のＤＦ４（ｐ）の一方に含まれるＤＦＡの上部にはコンタクト層ＣＮＴｓ１が形成され、２個のＤＦ４（ｐ）の他方に含まれるＤＦＡの上部にはコンタクト層ＣＮＴｓ２が形成される。ＣＮＴｓ１，ＣＮＴｓ２は、その上部に形成された共通のメタル配線層ＭＬｓに接続される。ＤＦ２（ｎ）の中には、ｎ＋型の半導体層（拡散層）ＤＦ１（ｎ＋）が形成される。ＤＦ１（ｎ＋）の上部にはコンタクト層ＣＮＴｄが形成され、ＣＮＴｄは、その上部に形成されたメタル配線層ＭＬｄに接続される。各コンタクト層は、例えばタングステン（Ｗ）等を主体とする導電膜で構成され、各メタル配線層は、例えばアルミニウム（Ａｌ）合金膜等を主体として構成される。 In each of the two DF4 (p), a p + type semiconductor layer (diffusion layer) DF5 (p + ) and an n + type semiconductor layer (diffusion layer: third semiconductor layer) DF3 (n + ) Is formed. DF5 (p + ) and DF3 (n + ) constitute the semiconductor region DFA shown in FIG. DF3 (n + ) is formed closer to DF2 (n) than DF5 (p + ) and becomes a part of the source. In addition, DF5 (p + ) serves as a power supply node for DF4 (p) that becomes a channel region (back gate region). A contact layer CNTs1 is formed on the top of the DFA included in one of the two DF4 (p), and a contact layer CNTs2 is formed on the top of the DFA included in the other of the two DF4 (p). CNTs1 and CNTs2 are connected to a common metal wiring layer MLs formed thereon. An n + type semiconductor layer (diffusion layer) DF1 (n + ) is formed in DF2 (n). A contact layer CNTd is formed on the top of DF1 (n + ), and CNTd is connected to a metal wiring layer MLd formed on the top thereof. Each contact layer is made of a conductive film mainly made of tungsten (W), for example, and each metal wiring layer is made mainly of an aluminum (Al) alloy film, for example.
Ｙ軸方向においてＤＦ３（ｎ＋）とＤＦ２（ｎ）の間に位置するＤＦ４（ｐ）およびＥＰＩ（ｎ−）の上部には、図示しないゲート絶縁膜（例えばＳｉＯ２）を介してゲート層ＧＴが形成される。ＧＴは、例えば、多結晶シリコンとタングステンシリサイド（ＷＳｉｘ）の積層膜等によって構成される。ＧＴに所定のゲート電圧が印加されると、ＧＴの下部のＤＦ４（ｐ）内にチャネルが形成され、ＤＦ３（ｎ＋）をソース、ＥＰＩ（ｎ−）、ＤＦ２（ｎ）およびＤＦ１（ｎ＋）をドレインとして当該ＭＯＳＦＥＴがオンとなる。この際に、ＥＰＩ（ｎ−）、ＤＦ２（ｎ）はオフセット領域として機能し、これよって例えばドレインとゲート間の電界強度が緩和され、ＭＯＳＦＥＴの耐圧（信頼性）向上等が図れる。このような構造は、ＤＭＯＳ（Diffused MOS）又はＬＤＭＯＳ（Laterally Diffused MOS）等と呼ばれる。 On the top of DF4 (p) and EPI (n − ) positioned between DF3 (n + ) and DF2 (n) in the Y-axis direction, a gate layer GT is interposed via a gate insulating film (eg, SiO 2 ) (not shown). Is formed. The GT is composed of, for example, a stacked film of polycrystalline silicon and tungsten silicide (WSi x ). When a predetermined gate voltage is applied to GT, a channel is formed in DF4 (p) below GT, and DF3 (n + ) is used as a source, EPI (n − ), DF2 (n) and DF1 (n + ) As a drain, the MOSFET is turned on. At this time, EPI (n − ) and DF2 (n) function as an offset region, and thereby, for example, the electric field strength between the drain and the gate is relaxed, and the breakdown voltage (reliability) of the MOSFET can be improved. Such a structure is called DMOS (Diffused MOS) or LDMOS (Laterally Diffused MOS).
また、ＥＰＩ（ｎ−）の主面上で、ソース・バックゲート用のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２が接続されるＤＦＡ、ドレイン用のコンタクト層ＣＮＴｄが接続されるＤＦ１（ｎ＋）、ならびにＧＴの形成領域以外の部分には、絶縁膜（例えばＳｉＯ２）ＩＳＬ１が形成される。更に、ＩＳＬ１の上部には保護膜（層間絶縁膜）（例えば、ＴＥＯＳ（Tetraethyl orthosilicate）／ＢＰＳＧ（Boron Phosphorus Silicon Glass）／ＴＥＯＳ）ＩＳＬ２が形成される。ＣＮＴｓ１，ＣＮＴｓ２，ＣＮＴｄは、ＩＳＬ２内に形成され、ＭＬｓ，ＭＬｄは、ＩＳＬ２上に形成される。
On the main surface of EPI (n − ), DFA to which source / back gate contact layers
《本実施の形態１の主要な特徴および効果》
このような構成例において、本実施の形態１の半導体装置の主要な特徴は下記２点にある。
<< Main features and effects of the first embodiment >>
In such a configuration example, the main features of the semiconductor device of the first embodiment are the following two points.
（１）図１に示すように、前述した図５の場合と比較して、ドレイン用の半導体層（拡散層）ＤＦ１（ｎ＋）の短辺とドレイン用のコンタクト層ＣＮＴｄの短辺との間にある程度の間隔が確保された点にある。すなわち、図１において、ＤＦ１（ｎ＋）の短辺とＣＮＴｄの短辺との間のＸ軸方向の距離をＸ１とし、ＤＦ１（ｎ＋）の長辺とＣＮＴｄの長辺との間のＹ軸方向の距離をＹ１とすると、例えばＹ１：Ｘ１＝１：４程度となっている。Ｘ１は、特に限定はされないが、例えば７μｍ等である。一方、図５では、Ｙ１：Ｘ１＝１：１程度となっており、これに伴い図１のＢ１−Ｂ１’断面となる図２（ｂ）ではコンタクト層ＣＮＴｄが存在しないが、これと同一箇所に対応し、図５のＢ２−Ｂ２’断面となる図６（ａ）ではＣＮＴｄが存在することになる。 (1) As shown in FIG. 1, as compared with the case of FIG. 5 described above, the short side of the drain semiconductor layer (diffusion layer) DF1 (n + ) and the short side of the drain contact layer CNTd A certain amount of space is secured between them. That is, in FIG. 1, the distance in the X-axis direction between the short side of DF1 (n + ) and the short side of CNTd is X1, and Y between the long side of DF1 (n + ) and the long side of CNTd Assuming that the axial distance is Y1, for example, Y1: X1 = 1: 4. Although X1 is not specifically limited, For example, it is 7 micrometers etc. On the other hand, in FIG. 5, Y1: X1 = 1: 1 or so, and in accordance with this, the contact layer CNTd does not exist in FIG. 2B, which is a B1-B1 ′ cross section of FIG. In FIG. 6A, which is a cross section taken along line B2-B2 ′ of FIG. 5, CNTd is present.
このように、Ｘ１／Ｙ１の値を大きくすることで、ＣＮＴｄの端部（短辺）の一方からソース・バックゲート用の半導体層ＤＦＡまでのＸ軸方向の距離と、ＣＮＴｄの端部（短辺）の他方からゲート層ＧＴまでのＸ軸方向の距離を十分に確保することができる。その結果、例えばＣＮＴｄに大電圧・大電流が印加された際に、Ｘ軸方向に向かう経路上の電界強度・電流密度を低減することができ、ＭＯＳＦＥＴの耐圧（信頼性）を向上させることが可能になる。なお、Ｘ１／Ｙ１の値は、「４」程度に限られるものではなく、例えば２以上、望ましくは３以上であればよい。ただし、この値が過大になるとドレインのコンタクト抵抗が増大する恐れがあるため、Ｘ１／Ｙ１の値は、所定の耐圧を保てる範囲内（例えば２以上の範囲内）でできるだけ小さい方が望ましい。 Thus, by increasing the value of X1 / Y1, the distance in the X-axis direction from one end (short side) of CNTd to the source / backgate semiconductor layer DFA and the end (short) of CNTd are reduced. A sufficient distance in the X-axis direction from the other side to the gate layer GT can be secured. As a result, for example, when a large voltage / current is applied to CNTd, the electric field strength / current density on the path in the X-axis direction can be reduced, and the breakdown voltage (reliability) of the MOSFET can be improved. It becomes possible. Note that the value of X1 / Y1 is not limited to “4”, and may be, for example, 2 or more, preferably 3 or more. However, if this value becomes excessive, the drain contact resistance may increase. Therefore, it is desirable that the value of X1 / Y1 is as small as possible within a range where a predetermined breakdown voltage can be maintained (for example, within a range of 2 or more).
（２）図１に示すように、前述した図５の場合と比較して、ソース・バックゲート用の一部のコンタクト層ＣＮＴｓ３が削除された点にある。これに伴い、図１のＣ１−Ｃ１’断面となる図２（ｃ）ではメタル配線層ＭＬｓのごく一部がＣＮＴｓ１，ＣＮＴｓ２を介して半導体層ＤＦ３（ｎ＋）に接続されるが、これと同一箇所に対応し、図５のＣ２−Ｃ２’断面となる図６（ｂ）ではＭＬｓの大部分がＣＮＴｓ３を介してＤＦ３（ｎ＋）に接続されることになる。このように、ＣＮＴｓ３を設けないことで、例えばＣＮＴｄに大電圧・大電流が印加された際に、瞬時的には、ＣＮＴｓ１，ＣＮＴｓ２の下部付近に位置する半導体層ＤＦＡの電位が接地電源電圧ＶＳＳであるのに対してＣＮＴｓ３の下部付近に位置するＤＦＡの電位はハイインピーダンスに近い状態となる。その結果、図１の経路ＲＴ１に示すように、ＣＮＴｄからＣＮＴｓ１，ＣＮＴｓ２に向けたＹ軸方向の電流がＸ軸方向の電流よりも流れ易くなる。Ｙ軸方向の電流はＸ軸方向の電流よりも大きい領域で流れるため、Ｘ軸方向に流れる場合よりも電界強度・電流密度を低減することができ、ＭＯＳＦＥＴの耐圧（信頼性）を向上させることが可能になる。
(2) As shown in FIG. 1, as compared with the case of FIG. 5 described above, a part of the contact layer CNTs3 for source / back gate is deleted. Accordingly, in FIG. 2C, which is a cross section taken along line C1-C1 ′ of FIG. 1, only a part of the metal wiring layer MLs is connected to the semiconductor layer DF3 (n + ) via the CNTs1 and CNTs2. In FIG. 6 (b) corresponding to the same location and having a C2-C2 ′ cross section in FIG. 5, most of MLs is connected to DF3 (n + ) via CNTs3. Thus, by not providing the
なお、図１の例では、ゲート層ＧＴをリング状に形成したが、場合によっては、第４辺側の領域を持たないコの字型に形成することも可能である。また、図１の例では、半導体領域ＤＦＡをコの字型に形成したが、場合によってはリング状に形成することも可能である。更に、図１の例では、それぞれ略矩形状の形状を持つ３個のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２，ＣＮＴｄを示したが、各コンタクト層は、必ずしも１個のコンタクトホールによって構成される必要はない。すなわち、互いに近接して配置された複数のコンタクトホールの集合体として１個のコンタクト層（コンタクト領域）を形成するような構造であってもよい。 In the example of FIG. 1, the gate layer GT is formed in a ring shape. However, in some cases, the gate layer GT may be formed in a U shape having no region on the fourth side. In the example of FIG. 1, the semiconductor region DFA is formed in a U-shape, but may be formed in a ring shape depending on circumstances. Furthermore, in the example of FIG. 1, three contact layers CNTs1, CNTs2, and CNTd each having a substantially rectangular shape are shown, but each contact layer does not necessarily need to be configured by one contact hole. That is, a structure in which one contact layer (contact region) is formed as an aggregate of a plurality of contact holes arranged close to each other may be used.
《半導体装置（全体）の概略構成》
図３は、本発明の実施の形態１による半導体装置において、その概略構成の一例を示すブロック図である。図３には、半導体装置の一例としてＬＥＤ駆動装置ＬＥＤＤＶＩＣの構成例が示されている。ＬＥＤＤＶＩＣは、特に限定はされないが、例えば一つの半導体チップによって構成される。ＬＥＤＤＶＩＣは、例えば、シリアルインタフェース回路ＳＥＲＩＦ、アドレスデコード回路ＡＤＲＤＥＣ、およびクロック生成回路ＣＫＧＥＮと、ｍ個のＰＷＭ（Pulse Width Modulation）制御回路ＰＷＣＴＬ［１］〜ＰＷＣＴＬ［ｍ］、アンド演算回路ＡＤ［１］〜ＡＤ［ｍ］、およびパワーＭＯＳＦＥＴ（Ｑ［１］〜Ｑ［ｍ］）等を備えている。各パワーＭＯＳＦＥＴは、ソースおよびバックゲートが接地電源電圧ＶＳＳに接続され、当該各パワーＭＯＳＦＥＴに図１、図２（ａ）〜図２（ｃ）で述べたような構成例が適用される。特に限定はされないが、各パワーＭＯＳＦＥＴには、例えば４０Ｖ等の耐圧が要求される。
<< Schematic configuration of semiconductor device (overall) >>
FIG. 3 is a block diagram showing an example of a schematic configuration of the semiconductor device according to the first embodiment of the present invention. FIG. 3 shows a configuration example of an LED driving device LEDDVIC as an example of a semiconductor device. The LEDDVIC is not particularly limited, but is constituted by, for example, one semiconductor chip. The LEDDVIC includes, for example, a serial interface circuit SERIF, an address decoding circuit ADRDEC, a clock generation circuit CKGEN, m PWM (Pulse Width Modulation) control circuits PWCTL [1] to PWCTL [m], an AND operation circuit AD [1] To AD [m], and power MOSFETs (Q [1] to Q [m]). Each power MOSFET has a source and a back gate connected to the ground power supply voltage VSS, and the configuration examples described in FIGS. 1 and 2A to 2C are applied to each power MOSFET. Although not particularly limited, each power MOSFET is required to have a withstand voltage of, for example, 40V.
各パワーＭＯＳＦＥＴ（Ｑ［ｋ］（ｋは１〜ｍの整数））のドレインは、外部出力端子ＯＴ［ｋ］に接続されると共に、内部に備わったＥＳＤ保護用のクランプ素子（ダイオード）Ｄ１［ｋ］を介して電源電圧ＶＤＤに接続される。また、Ｑ［ｋ］のソース・ドレイン間にもＥＳＤ保護用のクランプ素子（ダイオード）Ｄ２［ｋ］が備わっている。Ｄ２［ｋ］は、例えば図２（ａ）等においてソース・ドレイン間に形成される寄生ダイオード（所謂ボディーダイオード）とは別に備わっている。ＯＴ［１］〜ＯＴ［ｍ］は、それぞれ、外部に設置されたＬＥＤ素子ＬＥＤ［１］〜ＬＥＤ［ｍ］の駆動用端子となる。 The drain of each power MOSFET (Q [k] (k is an integer of 1 to m)) is connected to the external output terminal OT [k] and includes an ESD protection clamp element (diode) D1 [ k] to the power supply voltage VDD. A clamp element (diode) D2 [k] for ESD protection is also provided between the source and drain of Q [k]. D2 [k] is provided separately from a parasitic diode (so-called body diode) formed between the source and the drain in FIG. 2A, for example. OT [1] to OT [m] are driving terminals for the LED elements LED [1] to LED [m] installed outside, respectively.
シリアルインタフェース回路ＳＥＲＩＦは、外部入力端子ＳＳ，ＳＣＬ，ＳＤＡを介して入力されたシリアル信号から必要な情報を抽出し、ＡＤＲＤＥＣに伝送する。例えばＳＳには、必要な情報の伝送開始を通知するスタート信号が入力され、ＳＣＬにはクロック信号が入力され、ＳＤＡにはデータ信号が入力される。当該シリアル信号によって、例えば、ＬＥＤ［１］〜ＬＥＤ［ｍ］内のどの箇所をどの程度の輝度で発光させるかを指定することができる。ＡＤＲＤＥＣは、外部入力端子ＡＤＲ［１］〜ＡＤＲ［ｎ］からのアドレス信号が自身のアドレスに一致する際には、ＳＥＲＩＦから通知された発光箇所の指定情報とその輝度情報に応じてＰＷＭ制御回路ＰＷＣＴＬ［１］〜ＰＷＣＴＬ［ｍ］を適宜制御する。例えば、発光箇所としてＬＥＤ［１］が指定された際にはＰＷＣＴＬ［１］に対してＬＥＤ［１］の輝度情報を通知する。なお、アドレス信号（ＡＤＲ［１］〜ＡＤＲ［ｎ］）は、図３に示すＬＥＤＤＶＩＣを複数設けて使用することを前提とし、複数のＬＥＤＤＶＩＣをそれぞれ区別するために備わっている。 The serial interface circuit SERIF extracts necessary information from serial signals input via the external input terminals SS, SCL, and SDA, and transmits the information to the ADRDEC. For example, a start signal for notifying the start of transmission of necessary information is input to the SS, a clock signal is input to the SCL, and a data signal is input to the SDA. With the serial signal, for example, it is possible to specify which part of the LED [1] to LED [m] is to be emitted with what luminance. When the address signal from the external input terminals ADR [1] to ADR [n] matches its own address, the ADRDEC is a PWM control circuit according to the designation information of the light emitting location notified from the SERIF and its luminance information. PWCTL [1] to PWCTL [m] are appropriately controlled. For example, when LED [1] is designated as the light emission location, the luminance information of LED [1] is notified to PWCTL [1]. The address signals (ADR [1] to ADR [n]) are provided for distinguishing the plurality of LED DVICs on the premise that a plurality of LED DVICs shown in FIG. 3 are provided and used.
ＣＫＧＥＮは、所定の発振周波数を持つクロック信号を生成し、ＰＷＣＴＬ［１］〜ＰＷＣＴＬ［ｍ］に出力する。各ＰＷＣＴＬ［ｋ］は、例えば、ＡＤＲＤＥＣからの輝度情報に応じてＣＫＧＥＮからのクロック信号をカウントすること等で輝度情報に応じたデューティ比を持つＰＷＭ信号［ｋ］を生成する。当該ＰＷＭ信号［ｋ］は、対応するアンド演算回路ＡＤ［ｋ］の２入力の一方を介してパワーＭＯＳＦＥＴ（Ｑ［ｋ］）のゲートに入力される。これによって、ＬＥＤ［ｋ］にＰＷＭ信号［ｋ］に応じた電流が供給される。ＬＥＤ［ｋ］は、この電流が供給されている期間（すなわちＰＷＭ信号の１サイクル中のオン期間）で発光し、オンデューティに応じた輝度で発光する。なお、ＡＤ［１］〜ＡＤ［ｍ］の２入力の他方には、外部端子ＥＮからのイネーブル信号が入力され、各ＬＥＤの制御は、当該イネーブル信号が活性状態（アサート）である場合に行われる。 CKGEN generates a clock signal having a predetermined oscillation frequency and outputs it to PWCTL [1] to PWCTL [m]. Each PWCTL [k] generates a PWM signal [k] having a duty ratio corresponding to the luminance information, for example, by counting a clock signal from CKGEN according to the luminance information from ADRDEC. The PWM signal [k] is input to the gate of the power MOSFET (Q [k]) through one of the two inputs of the corresponding AND operation circuit AD [k]. As a result, a current corresponding to the PWM signal [k] is supplied to the LED [k]. The LED [k] emits light during a period in which this current is supplied (that is, an on period in one cycle of the PWM signal), and emits light with a luminance corresponding to the on duty. The enable signal from the external terminal EN is input to the other of the two inputs AD [1] to AD [m], and each LED is controlled when the enable signal is in an active state (asserted). Is called.
このようなＬＥＤ駆動装置では、各外部出力端子ＯＴ［ｋ］において例えば数十Ｖレベルの電圧（図３の電源電圧ＶＣＣ）と百ｍＡレベルの電流のオン・オフが頻繁にスイッチング制御され、また、当該外部出力端子の本数も多数設けられることから、ＯＴ［ｋ］に大きなノイズやサージ等が混入する恐れがある。このような場合でもパワーＭＯＳＦＥＴが破壊されないように、パワーＭＯＳＦＥＴには高い耐圧（信頼性）が求められる。そこで、図１および図２（ａ）〜図２（ｃ）に示したようなパワーＭＯＳＦＥＴを設けることが有益となる。 In such an LED driving device, for example, a voltage of several tens of V level (power supply voltage VCC in FIG. 3) and a current of 100 mA level are frequently switched and controlled at each external output terminal OT [k]. Since a large number of external output terminals are provided, there is a risk that large noise, surge, or the like may be mixed into OT [k]. In such a case, the power MOSFET is required to have a high breakdown voltage (reliability) so that the power MOSFET is not destroyed. Therefore, it is beneficial to provide a power MOSFET as shown in FIG. 1 and FIGS. 2 (a) to 2 (c).
以上、本実施の形態１の半導体装置を用いることで、代表的には、信頼性が高い半導体装置が実現可能になる。 As described above, by using the semiconductor device of the first embodiment, a highly reliable semiconductor device can be typically realized.
（実施の形態２）
《半導体装置（主要部）の構成［２］》
図４は、本発明の実施の形態２による半導体装置において、その主要部のレイアウト構成例を示す平面図である。図４には、一例としてパワーＭＯＳＦＥＴ（Ｑ２）の構成例が示されている。図４のパワーＭＯＳＦＥＴ（Ｑ２）は、図１のパワーＭＯＳＦＥＴ（Ｑ１）を所謂マルチフィンガ構造に拡張した構成となっている。図４に示すＱ２は、図１に示したＱ１に対して更に、ｎ型の半導体層ＤＦ２［２］（ｎ）と、ｎ＋型の半導体層ＤＦ１［２］（ｎ＋）と、メタル配線層ＭＬｄ［２］，ＭＬｇ［２］と、ゲート層ＧＴ［２］と、コンタクト層ＣＮＴｇ［２］，ＣＮＴｄ［２］，ＣＮＴｓ１［２］が追加されたような構成となっている。当該Ｑ２は、概略的には、図１におけるコンタクト層ＣＮＴｓ２（または半導体領域ＤＦＡの第２辺側の領域）を中心線として、図１の各部材を線対象に配置したような構成となる。
(Embodiment 2)
<< Configuration of semiconductor device (main part) [2] >>
FIG. 4 is a plan view showing a layout configuration example of main parts of the semiconductor device according to the second embodiment of the present invention. FIG. 4 shows a configuration example of the power MOSFET (Q2) as an example. The power MOSFET (Q2) in FIG. 4 has a configuration in which the power MOSFET (Q1) in FIG. 1 is expanded to a so-called multi-finger structure. 4 further includes an n-type semiconductor layer DF2 [2] (n), an n + -type semiconductor layer DF1 [2] (n + ), and a metal wiring, in addition to Q1 shown in FIG. The layers MLd [2], MLg [2], the gate layer GT [2], and the contact layers CNTg [2], CNTd [2], CNTs1 [2] are added. The Q2 generally has a configuration in which the members in FIG. 1 are arranged as line targets with the contact layer CNTs2 in FIG. 1 (or the region on the second side of the semiconductor region DFA) as the center line.
ＣＮＴｓ１［２］は、Ｙ軸方向において、ＣＮＴｓ１との間でＣＮＴｓ２を等間隔で挟むように配置される。ＤＦ２［２］（ｎ），ＤＦ１［２］（ｎ＋），ＭＬｄ［２］，ＭＬｇ［２］，ＧＴ［２］，ＣＮＴｇ［２］，ＣＮＴｄ［２］は、ＣＮＴｓ２とＣＮＴｓ１［２］の間で、図１で説明したＣＮＴｓ１とＣＮＴｓ２の間のＤＦ２（ｎ），ＤＦ１（ｎ＋），ＭＬｄ，ＭＬｇ，ＧＴ，ＣＮＴｇ，ＣＮＴｄの配置と同様にして配置される。また、このような配置に伴い、半導体領域ＤＦＡならびにメタル配線層ＭＬｓは、前述した１本の幹と２本の枝を持つコの字型から１本の幹と３本の枝を持つ櫛の歯状の形状に拡張されている。図示は省略しているが、ＭＬｄとＭＬｄ［２］は共通に接続され、ＭＬｇとＭＬｇ［２］も共通に接続される。なお、図１で述べたように、ＣＮＴｄ［２］はＣＮＴｄと同様にＸ軸方向のサイズが調整された形状を備え、ＣＮＴｓ２とＣＮＴｓ１［２］の間にはＣＮＴｓ１とＣＮＴｓ２の間と同様にＹ軸方向に延伸するコンタクト層が存在しない。 The CNTs1 [2] are arranged so as to sandwich the CNTs2 at regular intervals with the CNTs1 in the Y-axis direction. DF2 [2] (n), DF1 [2] (n + ), MLd [2], MLg [2], GT [2], CNTg [2], and CNTd [2] are CNTs2 and CNTs1 [2]. In the meantime, they are arranged in the same manner as the arrangement of DF2 (n), DF1 (n + ), MLd, MLg, GT, CNTg, and CNTd between CNTs1 and CNTs2 described in FIG. In addition, with such an arrangement, the semiconductor region DFA and the metal wiring layer MLs are changed from the above-mentioned U-shape having one trunk and two branches to a comb having one trunk and three branches. It has been expanded into a tooth shape. Although not shown, MLd and MLd [2] are connected in common, and MLg and MLg [2] are also connected in common. As described with reference to FIG. 1, CNTd [2] has a shape in which the size in the X-axis direction is adjusted similarly to CNTd, and between CNTs2 and CNTs1 [2] is the same as between CNTs1 and CNTs2. There is no contact layer extending in the Y-axis direction.
このようなマルチフィンガ構造を用いると、図１のような構成例と比較してパワーＭＯＳＦＥＴの出力電流を増加させることが可能になる。ただし、出力電流を増加させると、例えば図３の外部出力端子ＯＴ［１］〜ＯＴ［ｍ］に混入するノイズ等も増大する恐れがあるため、パワーＭＯＳＦＥＴには、十分な耐圧（信頼性）が求められる。そこで、図４に示したようなレイアウト構成例を用い、図１の場合と同様にして耐圧（信頼性）を向上させることが有益となる。なお、ここでは、ゲート層の数を基準として２フィンガ構造を示したが、勿論、同様にして３フィンガ以上の構造に拡張することも可能である。 When such a multi-finger structure is used, the output current of the power MOSFET can be increased as compared with the configuration example shown in FIG. However, if the output current is increased, for example, noise mixed in the external output terminals OT [1] to OT [m] in FIG. 3 may increase, so that the power MOSFET has a sufficient breakdown voltage (reliability). Is required. Therefore, it is beneficial to improve the breakdown voltage (reliability) using the layout configuration example as shown in FIG. 4 as in the case of FIG. Here, the two-finger structure is shown on the basis of the number of gate layers, but of course, the structure can be expanded to a structure of three fingers or more in a similar manner.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention.
例えば、ここでは、ｎ型のパワーＭＯＳＦＥＴを例に説明を行ったが、同様にしてｐ型のパワーＭＯＳＦＥＴを実現することも可能である。また、必ずしもパワーＭＯＳＦＥＴに限られるものではなく、場合によっては比較的小電力を取り扱う通常のＭＯＳＦＥＴ等に適用することも可能である。 For example, although an n-type power MOSFET has been described here as an example, a p-type power MOSFET can also be realized in the same manner. Further, the present invention is not necessarily limited to the power MOSFET, and in some cases, it can be applied to a normal MOSFET or the like that handles relatively small power.
本実施の形態による半導体装置は、特に、パワーＭＯＳＦＥＴを備えた製品に適用して有益なものであり、これに限らず高耐圧が求められるトランジスタ全般に対して広く適用可能である。 The semiconductor device according to the present embodiment is particularly useful when applied to a product including a power MOSFET, and is not limited to this, and can be widely applied to all transistors that require a high breakdown voltage.
ＡＤ アンド演算回路
ＡＤＲ 外部入力端子
ＡＤＲＤＥＣ アドレスデコード回路
ＣＫＧＥＮ クロック生成回路
ＣＮＴ コンタクト層
Ｄ ダイオード
ＤＦ 半導体層
ＤＦＡ 半導体領域
ＥＰＩ エピタキシャル層
ＧＴ ゲート層
ＩＳＬ 絶縁膜
ＬＥＤ ＬＥＤ素子
ＬＥＤＤＶＩＣ ＬＥＤ駆動装置
ＭＬ メタル配線層
ＯＴ 外部出力端子
ＰＷＣＴＬ ＰＷＭ制御回路
Ｑ パワーＭＯＳＦＥＴ
ＲＴ 経路
ＳＥＲＩＦ シリアルインタフェース回路
ＳＳ，ＳＣＬ，ＳＤＡ 外部入力端子
ＳＵＢ 半導体基板
ＶＣＣ，ＶＤＤ 電源電圧
ＶＳＳ 接地電源電圧
AD AND operation circuit ADR External input terminal ADRDEC Address decode circuit CKGEN Clock generation circuit CNT Contact layer D Diode DF Semiconductor layer DFA Semiconductor region EPI Epitaxial layer GT Gate layer ISL Insulating film LED LED element LEDDVIC LED drive device ML Metal wiring layer OT External output Terminal PWCTL PWM control circuit Q Power MOSFET
RT path SERIF Serial interface circuit SS, SCL, SDA External input terminal SUB Semiconductor substrate VCC, VDD Power supply voltage VSS Ground power supply voltage
Claims (5)
平面上で、前記第１半導体層内に、前記第１および第２辺側を長辺、前記第３および第４辺側を短辺して略長方形状に形成され、前記第１半導体層よりも高い不純物濃度を持つ前記第１導電型の第２半導体層と、
ソース用となり、平面上で、前記第１辺、前記第２辺および前記第３辺にそれぞれ対向する第５辺、第６辺および第７辺を持ち、前記第１半導体層を前記第１、第２および第３辺側から取り囲むように形成される前記第１導電型の第３半導体層と、
平面上で、前記第１半導体層の前記第１、第２および第３辺と前記第３半導体層の前記第５、第６および第７辺との間の領域に形成される第２導電型の第４半導体層と、
断面上で前記第４半導体層の上部にゲート絶縁膜を介して形成されるゲート層と、
平面上で、前記第２半導体層内に、前記第１および第２辺側を長辺、前記第３および第４辺側を短辺して略長方形状に配置され、断面上で、前記第２半導体層の上部に配置されるドレイン用の第１コンタクト領域と、
断面上で前記第３半導体層の上部に配置されるソース用の第２コンタクト領域と、
断面上で前記第１コンタクト領域の上部に配置されるドレイン用の第１メタル配線層と、
断面上で前記第２コンタクト領域の上部に配置されるソース用の第２メタル配線層とを備え、
前記第２コンタクト領域は、平面上で、前記第３半導体層の前記第５辺側の領域内と前記第６辺側の領域内にそれぞれ配置され、前記第７辺側の領域内には配置されないことを特徴とする半導体装置。 A first-conductivity-type first semiconductor layer that is formed in a substantially rectangular shape with a first side and a second side as long sides and a third side and a fourth side as short sides on a plane;
On the plane, the first semiconductor layer is formed in a substantially rectangular shape with the first and second sides being long sides and the third and fourth sides being short sides. A second semiconductor layer of the first conductivity type having a high impurity concentration;
It is for a source, and has a fifth side, a sixth side, and a seventh side that face the first side, the second side, and the third side, respectively, on a plane, and the first semiconductor layer is the first, A third semiconductor layer of the first conductivity type formed so as to surround from the second and third sides;
A second conductivity type formed in a region between the first, second and third sides of the first semiconductor layer and the fifth, sixth and seventh sides of the third semiconductor layer on a plane; A fourth semiconductor layer of
A gate layer formed on a cross section of the fourth semiconductor layer via a gate insulating film;
On the plane, in the second semiconductor layer, the first and second sides are arranged in a substantially rectangular shape with long sides and the third and fourth sides short, and on the cross section, A first contact region for drain disposed on top of two semiconductor layers;
A second contact region for a source disposed on the third semiconductor layer in a cross section;
A first metal wiring layer for drain disposed on the first contact region on a cross section;
A second metal wiring layer for a source disposed on the second contact region on the cross section,
The second contact region is disposed on the plane in the region on the fifth side and the region on the sixth side of the third semiconductor layer, and in the region on the seventh side. A semiconductor device characterized by not being processed.
平面上で、前記第１コンタクト領域の前記第３辺側の短辺と前記第２半導体層の前記第３辺側の短辺との間隔は、前記第１コンタクト領域の前記第１辺側の長辺と前記第２半導体層の前記第１辺側の長辺との間隔よりも３倍以上広いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
On the plane, the distance between the short side on the third side of the first contact region and the short side on the third side of the second semiconductor layer is set on the first side of the first contact region. A semiconductor device, wherein the distance between the long side and the long side on the first side of the second semiconductor layer is three times or more.
前記ゲート層は、平面上で前記第１半導体層の外周部分でリング状に形成され、
平面上で、前記第１コンタクト領域の前記第４辺側の短辺と前記第２半導体層の前記第４辺側の短辺との間隔は、前記第１コンタクト領域の前記第１辺側の長辺と前記第２半導体層の前記第１辺側の長辺との間隔よりも３倍以上広いことを特徴とする半導体装置。 The semiconductor device according to claim 2,
The gate layer is formed in a ring shape at a peripheral portion of the first semiconductor layer on a plane,
On the plane, the distance between the short side on the fourth side of the first contact region and the short side on the fourth side of the second semiconductor layer is set on the first side of the first contact region. A semiconductor device, wherein the distance between the long side and the long side on the first side of the second semiconductor layer is three times or more.
前記半導体装置は、さらに、平面上で、前記第３半導体層の前記第６辺側の領域を中心線として、前記第１〜第４半導体層、前記ゲート層、前記第１および第２コンタクト領域、ならびに前記第１および第２メタル配線層を線対称に配置したようなマルチフィンガ構造を備えていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device further includes, on a plane, the first to fourth semiconductor layers, the gate layer, the first and second contact regions with a region on the sixth side of the third semiconductor layer as a center line. And a multi-finger structure in which the first and second metal wiring layers are arranged in line symmetry.
前記半導体装置は、
更に、ＬＥＤ接続用の外部出力端子と、
ＰＷＭ信号を出力する制御回路とを備え、
前記第１メタル配線層は、前記外部出力端子に結合され、
前記ゲート層には前記ＰＷＭ信号が入力されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device includes:
Furthermore, an external output terminal for LED connection;
A control circuit for outputting a PWM signal,
The first metal wiring layer is coupled to the external output terminal;
The semiconductor device, wherein the PWM signal is input to the gate layer.
Priority Applications (1)
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| JP2011117584A JP2012248588A (en) | 2011-05-26 | 2011-05-26 | Semiconductor device |
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| JP2011117584A Withdrawn JP2012248588A (en) | 2011-05-26 | 2011-05-26 | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014199671A1 (en) * | 2013-06-13 | 2014-12-18 | シャープ株式会社 | Heterojunction field effect transistor |
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