JP2012247907A - Information processing apparatus - Google Patents

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Kazuya Taniguchi
和也 谷口
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Toyota Motor Corp
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Abstract

PROBLEM TO BE SOLVED: To provide an information processing apparatus capable of reducing software load.SOLUTION: The information processing apparatus includes communication control means for controlling communication with a plurality of devices, one or more processing means for performing an information transmission instruction to the communication control means, and a plurality of control registers in which communication control setting is stored. The processing means adds communication destination specification information for specifying a device of a communication destination and performs an information transmission instruction. The communication control means selects a specific control register from the plurality of control registers by using the communication destination specification information provided from the processing means and performs information transmission to a device specified by the communication destination specification information according to the communication control setting stored in the selected specific control register.

Description

本発明は、ＣＰＵ等の処理手段からの指示により周辺機器との通信を行う情報処理装置に関する。   The present invention relates to an information processing apparatus that communicates with peripheral devices according to instructions from a processing unit such as a CPU.

従来、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を有する情報処理装置が、家庭用及び業務用として広く用いられている。こうした情報処理装置は、ＩＣ（Integrated Circuit）等の周辺機器や他の情報処理装置との間で通信を行う機能を有している場合があり、この場合、通信制御を行う専用の手段を有するのが通常である。   2. Description of the Related Art Conventionally, information processing apparatuses having a central processing unit (CPU), a read only memory (ROM), a random access memory (RAM), and the like have been widely used for home use and business use. Such an information processing apparatus may have a function of performing communication with peripheral devices such as an IC (Integrated Circuit) and other information processing apparatuses, and in this case, has a dedicated means for performing communication control. It is normal.

特許文献１には、ＤＭＡ動作種類の指定、メモリ上のデータの先頭アドレスの指定、転送するデータの長さの指定、その他の制御情報（通信相手のＩＤ等）を格納するための制御レジスタを備える分散メモリ型並列計算機について記載されている。この計算機では、プロセッサからＤＭＡ転送を起動されると、メモリから読み出したデータに含まれるデータ等を制御レジスタに格納し、これを用いてメッセージ通信を行っている。   Patent Document 1 includes a control register for storing a DMA operation type, a start address of data on a memory, a length of data to be transferred, and other control information (such as an ID of a communication partner). A distributed memory type parallel computer is described. In this computer, when DMA transfer is started from a processor, data included in data read from a memory is stored in a control register, and message communication is performed using this data.

特開平７−２００５０６号公報Japanese Patent Laid-Open No. 7-200506

ところで、情報処理装置が通信を行う相手先の機器が複数個存在する場合、それぞれに対して異なる通信制御設定が採用される場合がある。通信制御設定には、例えば、一度に送受信するビット幅、ボウレート、連続送信／個別送信の種別等が含まれ得る。上記特許文献１に記載の計算機では、送信データに通信制御設定を含ませる必要があるため、送信データのボリュームが増大し、ソフトウエア負荷が増大する可能性がある。   By the way, when there are a plurality of counterpart devices with which the information processing apparatus communicates, different communication control settings may be adopted for each. The communication control setting may include, for example, a bit width transmitted / received at a time, a bow rate, a type of continuous transmission / individual transmission, and the like. In the computer described in Patent Document 1, since it is necessary to include the communication control setting in the transmission data, there is a possibility that the volume of the transmission data increases and the software load increases.

また、近年では、特に自動車に搭載される制御装置の分野において、複数の情報処理装置が有する機能を一つの情報処理装置に統合する動きが見られる。こうした機能統合には、複数のＣＰＵコアを一チップ上に搭載したマルチコア・プロセッサ等、処理手段を複数備えるものが好適に用いられる。   In recent years, particularly in the field of control devices mounted on automobiles, there has been a movement to integrate functions of a plurality of information processing devices into one information processing device. For such function integration, a device having a plurality of processing means such as a multi-core processor having a plurality of CPU cores mounted on one chip is preferably used.

機能統合が行われた情報処理装置では、通信機能を担うハードウエアは、複数の処理手段間で共用されるのが通常である。そうでなければ、単に複数の情報処理装置が並列的に用いられるのと同じことであり、統合のメリット（サイズダウン、コストダウン）が小さくなってしまうからである。   In the information processing apparatus in which the functions are integrated, the hardware responsible for the communication function is usually shared among a plurality of processing means. Otherwise, it is the same as simply using a plurality of information processing apparatuses in parallel, and the merit of integration (size reduction, cost reduction) is reduced.

また、機能統合が行われた情報処理装置では、各ＣＰＵコアが、元々固有の周辺機器と通信を行っており、それぞれの通信における通信制御設定が異なっていた可能性がある。このような場合、通信機能を担うハードウエアが各ＣＰＵコアで共用されるものとすれば、各ＣＰＵコアが実行していた元々のソフトウエアに修正を加える必要性が生じることになる。   Further, in the information processing apparatus in which the function integration is performed, each CPU core originally communicates with a specific peripheral device, and there is a possibility that the communication control setting in each communication is different. In such a case, if the hardware responsible for the communication function is shared by each CPU core, it becomes necessary to modify the original software executed by each CPU core.

図１及び図２は、情報処理装置の機能統合によりソフトウエア処理の流れを修正する必要が生じる場面を説明するための説明図である。   FIG. 1 and FIG. 2 are explanatory diagrams for explaining a scene where it is necessary to correct the flow of software processing due to the function integration of the information processing apparatus.

図１においてソフトＡ、ソフトＢ、ソフトＣと表記したものは、機能統合前に各情報処理装置によって実行されていた処理の内容を示す簡易なフローチャートである。ここで、ソフトＡを実行する情報処理装置は、制御設定Ａを採用して周辺機器等（周辺機器や他の情報処理装置をいう）と通信を行っていた。同様に、ソフトＢを実行する情報処理装置は、制御設定Ｂを採用して周辺機器等と通信を行い、ソフトＣを実行する情報処理装置は、制御設定Ｃを採用して周辺機器等と通信を行っていた。   In FIG. 1, software A, software B, and software C are simplified flowcharts showing the contents of processing executed by each information processing apparatus before function integration. Here, the information processing apparatus that executes the software A employs the control setting A to communicate with peripheral devices (referred to as peripheral devices or other information processing devices). Similarly, an information processing apparatus that executes software B employs control setting B to communicate with peripheral devices and the like, and an information processing apparatus that executes software C employs control setting C to communicate with peripheral devices and the like. Had gone.

この場合、ソフトＡを実行する情報処理装置は、制御設定Ａを制御レジスタ等に格納した後に、データ送信Ａを繰り返し行うというソフトウエア構造となっていたことが想定される。同様に、ソフトＢを実行する情報処理装置は、制御設定Ｂを制御レジスタ等に格納した後にデータ送信Ｂを繰り返し行うというソフトウエア構造となっており、ソフトＣを実行する情報処理装置は、制御設定Ｃを制御レジスタ等に格納した後にデータ送信Ｃを繰り返し行うというソフトウエア構造となっていたことが想定される。   In this case, it is assumed that the information processing apparatus that executes the software A has a software structure in which the data transmission A is repeatedly performed after the control setting A is stored in the control register or the like. Similarly, the information processing apparatus that executes the software B has a software structure in which the data transmission B is repeatedly performed after the control setting B is stored in the control register or the like. It is assumed that the software structure is such that data transmission C is repeatedly performed after setting C is stored in a control register or the like.

こうしたソフトウエア構造を有する複数の情報処理装置を機能統合すると、機能統合後にソフトＡ、ソフトＢ、ソフトＣをそのまま実行した場合、制御設定が通信相手に適合しない可能性が生じる。   When functions of a plurality of information processing apparatuses having such a software structure are integrated, if software A, software B, and software C are executed as they are after function integration, there is a possibility that the control settings do not match the communication partner.

図２（Ａ）は、機能統合後に、ソフトＡ、ソフトＢ、ソフトＣをそのまま実行した場合に実現され得る処理の流れを示す簡易なフローチャートである。図示するように、ソフトＡの実行に係るデータ送信Ａを行おうとした時点で、制御設定Ｃが制御レジスタにセットされている可能性がある。従って、機能統合後には、図２（Ｂ）に示すように、データ送信の度に制御設定を書き換えるように（或いは、制御設定がこれから行う通信に適合しているか否か確認した上で、適合しなければ書き換えるように）、ソフトウエアを変更しなければならない。また、変更後のソフトウエアは、変更前のソフトウエアに比してボリュームが大きくなるため、ソフトウエア負荷が増大してしまう。   FIG. 2A is a simple flowchart showing a flow of processing that can be realized when software A, software B, and software C are executed as they are after function integration. As shown in the figure, there is a possibility that the control setting C is set in the control register when data transmission A related to execution of the software A is performed. Therefore, after function integration, as shown in FIG. 2B, the control setting is rewritten every time data is transmitted (or after confirming whether the control setting is suitable for communication to be performed, If you don't, you have to change the software. In addition, since the volume of the software after the change is larger than that of the software before the change, the software load increases.

本発明はこのような課題を解決するためのものであり、ソフトウエア負荷を低減することが可能な情報処理装置を提供することを、主たる目的とする。   The present invention is for solving such problems, and a main object of the present invention is to provide an information processing apparatus capable of reducing the software load.

上記目的を達成するための本発明の一態様は、
複数の機器と通信可能に接続された情報処理装置であって、
前記複数の機器との通信を制御する通信制御手段と、
該通信制御手段に対して情報送信指示を行う一以上の処理手段と、
通信制御設定が格納される複数の制御レジスタと、を備え、
前記処理手段は、通信先の機器を特定する通信先特定情報を付加して前記情報送信指示を行い、
前記通信制御手段は、前記処理手段から供給される通信先特定情報を用いて前記複数の制御レジスタから特定の制御レジスタを選択し、該選択した特定の制御レジスタに格納された通信制御設定に従って前記通信先特定情報により特定される機器への情報送信を行うことを特徴とする、
情報処理装置である。 In order to achieve the above object, one embodiment of the present invention provides:
An information processing apparatus communicably connected to a plurality of devices,
Communication control means for controlling communication with the plurality of devices;
One or more processing means for issuing an information transmission instruction to the communication control means;
A plurality of control registers for storing communication control settings;
The processing means adds communication destination specifying information for specifying a communication destination device and performs the information transmission instruction,
The communication control unit selects a specific control register from the plurality of control registers using the communication destination specifying information supplied from the processing unit, and the communication control unit according to the communication control setting stored in the selected specific control register Transmitting information to the device specified by the communication destination specifying information,
Information processing apparatus.

この本発明の一態様によれば、処理手段がデータ送信の度に通信制御設定を指定する必要がないため、ソフトウエア負荷を低減することができる。   According to this aspect of the present invention, it is not necessary for the processing means to designate the communication control setting every time data is transmitted, so that the software load can be reduced.

本発明の一態様において、
前記通信制御手段は、例えば、
前記複数の機器と、前記複数の制御レジスタとの対応付けを規定したテーブルを備え、
前記処理手段から供給される通信先特定情報を用いて前記テーブルを参照し、前記処理手段から供給される通信先特定情報に対応付けられた制御レジスタに格納された通信制御設定に従って、前記通信先特定情報により特定される機器への情報送信を行う手段である。 In one embodiment of the present invention,
The communication control means is, for example,
A table that defines correspondence between the plurality of devices and the plurality of control registers;
The communication destination is referred to using the communication destination specifying information supplied from the processing means, and the communication destination is set according to the communication control setting stored in the control register associated with the communication destination specifying information supplied from the processing means. This is means for transmitting information to the device specified by the specific information.

また、本発明の一態様において、
前記複数の機器からの情報受信は、当該情報処理装置から前記複数の機器への情報送信に付随して行われるものとしてもよい。 In one embodiment of the present invention,
Information reception from the plurality of devices may be performed accompanying information transmission from the information processing apparatus to the plurality of devices.

また、本発明の一態様において、
前記通信制御手段は、前記複数の機器に対応した入力端子を備え、前記複数の機器から情報受信する際にいずれの機器から情報を受信したかを判別可能であり、該判別した結果に従って前記複数の制御レジスタから特定の制御レジスタを選択し、該選択した特定の制御レジスタに格納された通信制御設定に従って前記複数の機器のいずれかからの情報受信を行う手段であるものとしてもよい。 In one embodiment of the present invention,
The communication control means includes input terminals corresponding to the plurality of devices, and can determine from which device the information is received when receiving information from the plurality of devices, and the plurality of the plurality of devices according to the determined result A specific control register may be selected from the control registers, and information may be received from any of the plurality of devices in accordance with the communication control setting stored in the selected specific control register.

また、本発明の一態様において、
前記通信制御手段は、情報受信に先立って前記複数の機器から受信した通信元特定情報を用いて前記複数の制御レジスタから特定の制御レジスタを選択し、該選択した特定の制御レジスタに格納された通信制御設定に従って、前記通信元特定情報により特定される機器からからの情報受信を行う手段であるものとしてもよい。 In one embodiment of the present invention,
The communication control means selects a specific control register from the plurality of control registers using communication source identification information received from the plurality of devices prior to information reception, and is stored in the selected specific control register The information may be received from a device specified by the communication source specifying information according to the communication control setting.

また、マルチコア・プロセッサとして構成される本発明の一態様において、
前記一以上の処理手段は、例えば、ＣＰＵコアである。 In one embodiment of the present invention configured as a multi-core processor,
The one or more processing means is, for example, a CPU core.

また、本発明の一態様において、
外部機器からの入力信号に応じて、前記一以上の処理手段に対して割り込み信号を出力する割り込みコントローラを更に備えるものとしてもよい。 In one embodiment of the present invention,
An interrupt controller that outputs an interrupt signal to the one or more processing means in accordance with an input signal from an external device may be further provided.

本発明によれば、ソフトウエア負荷を低減することが可能な情報処理装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the information processing apparatus which can reduce software load can be provided.

情報処理装置の機能統合によりソフトウエア処理の流れを修正する必要が生じる場面を説明するための説明図である。It is explanatory drawing for demonstrating the scene where it becomes necessary to correct the flow of software processing by the function integration of information processing apparatus. 情報処理装置の機能統合によりソフトウエア処理の流れを修正する必要が生じる場面を説明するための説明図である。It is explanatory drawing for demonstrating the scene where it becomes necessary to correct the flow of software processing by the function integration of information processing apparatus. 本発明の一実施例に係る情報処理装置１のシステム構成例である。1 is a system configuration example of an information processing apparatus 1 according to an embodiment of the present invention. 制御設定対応テーブル３４の一例である。3 is an example of a control setting correspondence table 34; 本実施例の情報処理装置１により実行される処理の流れを示すフローチャートの簡易な例である。It is a simple example of the flowchart which shows the flow of the process performed by the information processing apparatus 1 of a present Example.

以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。   DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described with reference to the accompanying drawings.

以下、図面を参照し、本発明の一実施例に係る情報処理装置１について説明する。   Hereinafter, an information processing apparatus 1 according to an embodiment of the present invention will be described with reference to the drawings.

［基本構成］
図３は、本発明の一実施例に係る情報処理装置１のシステム構成例である。情報処理装置１は、主要な構成として、ＣＰＵコアユニット１０と、周辺バス２０と、通信機能部３０と、割り込みコントローラ４０と、を備える。 [Basic configuration]
FIG. 3 is a system configuration example of the information processing apparatus 1 according to an embodiment of the present invention. The information processing apparatus 1 includes a CPU core unit 10, a peripheral bus 20, a communication function unit 30, and an interrupt controller 40 as main components.

ＣＰＵコアユニット１０は、複数のＣＰＵコア１０＃０、１０＃１、１０＃２を備える。各ＣＰＵコアは、例えば、プログラムカウンタ、命令フェッチユニット、命令キュー、命令発行部、汎用レジスタ、ＡＬＵ（Arithmetic Logic Unit）、ＭＵＬ（乗算器）、ＤＩＶ（除算器）、ＬＳＵ（Load Store Unit）その他の演算器を備える。各ＣＰＵコアは、図示しないＲＯＭやＨＤＤ（Hard Disk Drive）等の補助記憶装置から命令をフェッチし、演算結果や他の機器からロードした結果等を、内蔵する汎用レジスタやＲＡＭ等に格納する。また、各コアは、通信バス２０によって通信機能部３０と接続されている。   The CPU core unit 10 includes a plurality of CPU cores 10 # 0, 10 # 1, and 10 # 2. Each CPU core includes, for example, a program counter, an instruction fetch unit, an instruction queue, an instruction issuing unit, a general-purpose register, an ALU (Arithmetic Logic Unit), a MUL (multiplier), a DIV (divider), an LSU (Load Store Unit) and others With a computing unit. Each CPU core fetches an instruction from an auxiliary storage device such as a ROM or an HDD (Hard Disk Drive) (not shown), and stores an operation result, a result loaded from another device, or the like in a built-in general-purpose register or RAM. Each core is connected to the communication function unit 30 via the communication bus 20.

なお、本発明の適用上、コアの個数については特段の制約はなく、如何なる個数であってもよい。また、本発明は、マルチコア・プロセッサに限定されるものではなく、他の種類の情報処理装置にも適用可能である。例えば、ハードウエア・マルチスレッディング処理を行うマルチスレッド処理装置、マルチプロセッサ、或いは単なるシングルプロセッサ装置であっても構わない。   For the application of the present invention, the number of cores is not particularly limited and may be any number. The present invention is not limited to a multi-core processor, and can be applied to other types of information processing apparatuses. For example, a multi-thread processing device that performs hardware multi-threading processing, a multi-processor, or a simple single-processor device may be used.

［データ送信］
通信機能部３０は、例えば、周辺機器であるＩＣ５０＃０、５０＃１、５０＃２、５０＃３と通信を行うためのハードウエア手段である。通信機能部３０は、送信バッファ３１と、受信バッファ３２と、複数の制御レジスタ３３＃０、３３＃１、３３＃２と、制御設定対応テーブル３４と、セレクタ３５と、通信制御部３６と、チップセレクト機能部３７と、を備える。本発明の適用上、ＩＣ及び制御レジスタの個数に特段の制約はなく、如何なる個数であってもよい。 [Data transmission]
The communication function unit 30 is, for example, hardware means for communicating with ICs 50 # 0, 50 # 1, 50 # 2, and 50 # 3 that are peripheral devices. The communication function unit 30 includes a transmission buffer 31, a reception buffer 32, a plurality of control registers 33 # 0, 33 # 1, 33 # 2, a control setting correspondence table 34, a selector 35, a communication control unit 36, A chip select function unit 37. In the application of the present invention, the number of ICs and control registers is not particularly limited, and any number may be used.

送信バッファ３１は、例えばキャッシュメモリやレジスタ等であり、いずれかのＣＰＵコアからいずれかのＩＣへ送信される送信データが格納される。送信バッファ３１は、ＦＩＦＯ（First In，First Out）によって入出力制御される。同様に、受信バッファ３２には、いずれかのＩＣから受信され、いずれかのＣＰＵコアを送信先とする受信データが格納される。   The transmission buffer 31 is, for example, a cache memory or a register, and stores transmission data transmitted from any CPU core to any IC. The transmission buffer 31 is input / output controlled by FIFO (First In, First Out). Similarly, the reception buffer 32 stores reception data received from any IC and destined for any CPU core.

送信バッファ３１に格納される送信データ３１Ａは、図３に示すように、ヘッダとして送信先ＩＤ部３１Ａａが格納され、その後にデータ本体部３１Ａｂが格納されている。送信データ３１Ａのデータ本体部３１Ａｂは、典型的には、各ＣＰＵコアがＲＯＭやＲＡＭからロードしたデータ、或いは各ＣＰＵコアが演算を行った結果を示す値である。   As shown in FIG. 3, the transmission data 31A stored in the transmission buffer 31 stores a transmission destination ID portion 31Aa as a header and then stores a data body portion 31Ab. The data body 31Ab of the transmission data 31A is typically a value that indicates the data that each CPU core has loaded from the ROM or RAM, or the result of each CPU core performing an operation.

複数の制御レジスタ３３＃０、３３＃１、３３＃２には、異なる通信制御設定が、それぞれ格納されている。本実施例では三個の制御レジスタによって、三通りの通信制御設定が格納されている。通信制御設定には、前述のように、一度に送受信するビット幅、ボウレート、連続送信／個別送信の種別等が含まれ得る。制御レジスタ３３＃０、３３＃１、３３＃２の内容は、例えば情報処理装置１の起動時に、図示しないＲＯＭ等からロードされる。   Different communication control settings are respectively stored in the plurality of control registers 33 # 0, 33 # 1, and 33 # 2. In this embodiment, three communication control settings are stored by three control registers. As described above, the communication control setting may include a bit width transmitted / received at a time, a bow rate, a type of continuous transmission / individual transmission, and the like. The contents of the control registers 33 # 0, 33 # 1, and 33 # 2 are loaded from, for example, a ROM (not shown) when the information processing apparatus 1 is activated.

制御設定対応テーブル３４は、送信データに含まれる送信先ＩＤと、いずれかの制御レジスタとを対応付けている。図４は、制御設定対応テーブル３４の一例である。図示するように、送信先ＩＤが「０」のＩＣ５０＃０にデータ送信する場合は、レジスタＩＤが「０」の制御レジスタ３３＃０に格納された通信制御設定に従ってデータ送信を行うように制御される。また、送信先ＩＤが「１」のＩＣ５０＃１にデータ送信する場合は、レジスタＩＤが「１」の制御レジスタ３３＃１に格納された通信制御設定に従ってデータ送信を行うように制御される。また、送信先ＩＤが「２」又は「３」のＩＣ５０＃２又は５０＃３にデータ送信する場合は、レジスタＩＤが「２」の制御レジスタ３３＃２に格納された通信制御設定に従ってデータ送信を行うように制御される。   The control setting correspondence table 34 associates the transmission destination ID included in the transmission data with one of the control registers. FIG. 4 is an example of the control setting correspondence table 34. As shown in the figure, when data is transmitted to the IC 50 # 0 whose destination ID is “0”, control is performed so that data is transmitted according to the communication control setting stored in the control register 33 # 0 whose register ID is “0”. Is done. Further, when data is transmitted to the IC 50 # 1 with the transmission destination ID “1”, the data transmission is controlled according to the communication control setting stored in the control register 33 # 1 with the register ID “1”. Further, when data is transmitted to the IC 50 # 2 or 50 # 3 having the transmission destination ID “2” or “3”, the data transmission is performed according to the communication control setting stored in the control register 33 # 2 having the register ID “2”. It is controlled to do.

制御設定対応テーブル３４は、次に送信される送信データ３１Ａに含まれる送信先ＩＤ部３１Ａａが入力されると、対応する制御レジスタのＩＤ（レジスタＩＤ）をセレクタ３５に出力する。なお、図示しない制御主体が、送信データに含まれる送信先ＩＤ部を検索キーとして制御設定対応テーブル３４を検索しても構わない。   The control setting correspondence table 34 outputs the ID (register ID) of the corresponding control register to the selector 35 when the transmission destination ID portion 31Aa included in the transmission data 31A to be transmitted next is input. Note that a control subject (not shown) may search the control setting correspondence table 34 using the destination ID part included in the transmission data as a search key.

セレクタ３５は、制御レジスタ３３＃０、３３＃１、３３＃２のうち、入力されたレジスタＩＤに対応する制御レジスタに書き込まれた内容を読み込み、選択的に通信制御部３６に出力する。   The selector 35 reads the contents written in the control register corresponding to the input register ID among the control registers 33 # 0, 33 # 1, and 33 # 2, and selectively outputs the contents to the communication control unit 36.

通信制御部３６は、セレクタ３５により、いずれかの制御レジスタから読み込まれた通信制御設定に従って、いずれかのＩＣに対して送信データ３１Ａのデータ本体部３１Ａｂを送信する。   The communication control unit 36 transmits the data body 31Ab of the transmission data 31A to any one of the ICs according to the communication control setting read from one of the control registers by the selector 35.

チップセレクト機能部３７は、各ＩＣに対応した複数の入力端子３７＃０、３７＃１、３７＃２、３７＃３を有し、通信制御部３６から送信データ３１Ａのデータ本体部３１Ａｂを送信する際に、いずれかのＩＣを選択するスイッチとして機能する。   The chip select function unit 37 has a plurality of input terminals 37 # 0, 37 # 1, 37 # 2, and 37 # 3 corresponding to each IC, and transmits the data main body 31Ab of the transmission data 31A from the communication control unit 36. Function as a switch for selecting one of the ICs.

このような構成によって、本実施例の情報処理装置１は、ソフトウエア負荷を低減することができる。図５は、本実施例の情報処理装置１により実行される処理の流れを示すフローチャートの簡易な例である。   With such a configuration, the information processing apparatus 1 according to the present embodiment can reduce the software load. FIG. 5 is a simple example of a flowchart showing a flow of processing executed by the information processing apparatus 1 according to the present embodiment.

図示するように、本実施例の情報処理装置１では、まず制御レジスタ３３＃０、３３＃１、３３＃２に通信制御設定を書き込む初期設定を行う。   As shown in the figure, in the information processing apparatus 1 according to the present embodiment, first, initial setting for writing communication control settings to the control registers 33 # 0, 33 # 1, and 33 # 2 is performed.

そして、以降のデータ送信においては、各ＣＰＵコアがフェッチして実行する処理は、「通信相手を指定してデータ送信を指示する処理」のみとなる。従って、データ送信の度に通信制御設定を指定する必要がないため、ソフトウエア負荷を低減することができる。   In subsequent data transmission, the processing that each CPU core fetches and executes is only “processing for designating a communication partner and instructing data transmission”. Therefore, it is not necessary to specify the communication control setting every time data is transmitted, so that the software load can be reduced.

この際に、通信機能部３０は、送信先ＩＤ部３１Ａａを用いて制御設定対応テーブル３４を参照し、選択される制御レジスタに切替えた上で、データ送信を実行することになる。   At this time, the communication function unit 30 refers to the control setting correspondence table 34 using the transmission destination ID unit 31Aa, switches to the selected control register, and executes data transmission.

［データ受信］
割り込みコントローラ４０には、センサ等のアナログ機器に接続されたＡ／Ｄ変換器６０＃０、６０＃１、６０＃２が接続される。割り込みコントローラ４０は、所定の周期でＡ／Ｄ変換器６０＃０、６０＃１、６０＃２からセンサ出力値等が入力されると、割り込み信号を生成して各ＣＰＵコアに通知する。このような構成は、本実施例の情報処理装置１が、自動車等の制御装置として用いられる場合に、好適な構成となり得る。 [Data reception]
The interrupt controller 40 is connected to A / D converters 60 # 0, 60 # 1, and 60 # 2 connected to analog devices such as sensors. When a sensor output value or the like is input from the A / D converters 60 # 0, 60 # 1, and 60 # 2 at a predetermined cycle, the interrupt controller 40 generates an interrupt signal and notifies it to each CPU core. Such a configuration can be a preferable configuration when the information processing apparatus 1 of the present embodiment is used as a control device for an automobile or the like.

例えば、数［ｍｓ］毎にセンサ出力値をサンプリングして車両制御を行う制御装置にあっては、センサ出力値をポーリング等によって取得する手法と、センサ及びＡ／Ｄ変換器からの割り込みによって取得する手法が採用し得る。これらのうち、割り込みによってセンサ出力値を取得する方が、リアルタイム性を維持しやすい等の利点がある。なお、図３に示した各Ａ／Ｄ変換器の他にも、各ＣＰＵコアにデータ送信する機器が接続されてよい。   For example, in a control device that performs vehicle control by sampling a sensor output value every several [ms], the sensor output value is acquired by polling or the like, and interrupted from the sensor and A / D converter. Can be adopted. Among these, obtaining the sensor output value by interruption has advantages such as easier real-time performance. In addition to the A / D converters shown in FIG. 3, a device for transmitting data may be connected to each CPU core.

本実施例において、各ＩＣから情報処理装置１へのデータ送信は、情報処理装置１から各ＩＣへのデータ送信に付随して行われ、各ＩＣから自発的に情報処理装置１へデータ送信を行わないものとする。   In this embodiment, data transmission from each IC to the information processing apparatus 1 is performed in association with data transmission from the information processing apparatus 1 to each IC, and data transmission from each IC to the information processing apparatus 1 is performed spontaneously. Shall not be performed.

例えば、ＣＰＵコア１０＃０からＩＣ５０＃０にデータが送信されると、ＩＣ５０＃０は演算や他の機器との通信等を行って、その結果をＣＰＵコア１０＃０に対して送信する。このように、情報処理装置１から各ＩＣへのデータ送信と各ＩＣから情報処理装置１へのデータ送信が１セットで行われるため、各ＩＣから情報処理装置１へのデータ送信に際して、いずれのＩＣからデータ送信が行われたかを判別する必要はない。   For example, when data is transmitted from the CPU core 10 # 0 to the IC 50 # 0, the IC 50 # 0 performs computation, communication with other devices, and the like, and transmits the result to the CPU core 10 # 0. As described above, data transmission from the information processing device 1 to each IC and data transmission from each IC to the information processing device 1 are performed in one set. It is not necessary to determine whether data transmission has been performed from the IC.

以上説明した本実施例の情報処理装置１によれば、データ送信の度に通信制御設定を指定する必要がないため、ソフトウエア負荷を低減することができる。   According to the information processing apparatus 1 of the present embodiment described above, since it is not necessary to specify communication control settings every time data is transmitted, the software load can be reduced.

また、この結果、機能統合が行われる際にソフトウエア変更の必要性を低減することができる。   As a result, it is possible to reduce the necessity of software change when function integration is performed.

［その他の構成］
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。 [Other configurations]
The best mode for carrying out the present invention has been described above with reference to the embodiments. However, the present invention is not limited to these embodiments, and various modifications can be made without departing from the scope of the present invention. And substitutions can be added.

例えば、実施例とは異なり、各ＩＣから自発的に情報処理装置１へデータ送信が行われるものとしてもよい。この場合、通信機能部３０は、例えば入力端子のいずれにデータが入力されているかを検知することにより、送信元のＩＣを判別することができる。通信機能部３０は、送信元のＩＣを判別すると、制御設定対応テーブル３４を参照して得られたレジスタＩＤをセレクタ３５に出力することによって、通信制御設定を決定する。   For example, unlike the embodiment, data transmission from each IC to the information processing apparatus 1 may be performed voluntarily. In this case, the communication function unit 30 can determine the source IC, for example, by detecting to which of the input terminals data is input. When the communication function unit 30 determines the transmission source IC, the communication function unit 30 determines the communication control setting by outputting the register ID obtained by referring to the control setting correspondence table 34 to the selector 35.

また、各ＩＣが、受信データに先立って自己の識別データを情報処理装置１に送信する構成であっても構わない。この場合、通信機能部３０は、受信した識別データを用いて制御設定対応テーブル３４を参照し、得られたレジスタＩＤをセレクタ３５に出力することによって、受信において採用される通信制御設定を決定する。   Further, each IC may be configured to transmit its own identification data to the information processing apparatus 1 prior to the received data. In this case, the communication function unit 30 refers to the control setting correspondence table 34 using the received identification data, and outputs the obtained register ID to the selector 35 to determine the communication control setting adopted in reception. .

また、通信機能部３０は、割り込みコントローラ４０が有する機能を統合し、入出力に関する広範囲な制御を行うものであってもよい。   Further, the communication function unit 30 may integrate the functions of the interrupt controller 40 and perform a wide range of control related to input / output.

１ 情報処理装置
１０ ＣＰＵコアユニット
１０＃０、１０＃１、１０＃２ ＣＰＵコア
２０ 周辺バス
３０ 通信機能部
３１ 送信バッファ
３１Ａ 送信データ
３１Ａａ 送信先ＩＤ部
３１Ａｂ データ本体部
３２ 受信バッファ
３３＃０、３３＃１、３３＃２ 制御レジスタ
３４ 制御設定対応テーブル
３５ セレクタ
３６ 通信制御部
３７ チップセレクト機能部
３７＃０、３７＃１、３７＃２、３７＃３ 入力端子
４０ 割り込みコントローラ
５０＃０、５０＃１、５０＃２、５０＃３ ＩＣ
６０＃０、６０＃１、６０＃２、 Ａ／Ｄ変換器 DESCRIPTION OF SYMBOLS 1 Information processing apparatus 10 CPU core unit 10 # 0, 10 # 1, 10 # 2 CPU core 20 Peripheral bus 30 Communication function part 31 Transmission buffer 31A Transmission data 31Aa Transmission destination ID part 31Ab Data main-body part 32 Reception buffer 33 # 0, 33 # 1, 33 # 2 control register 34 control setting correspondence table 35 selector 36 communication control unit 37 chip select function unit 37 # 0, 37 # 1, 37 # 2, 37 # 3 input terminal 40 interrupt controller 50 # 0, 50 # 1, 50 # 2, 50 # 3 IC
60 # 0, 60 # 1, 60 # 2, A / D converter

Claims (7)

複数の機器と通信可能に接続された情報処理装置であって、
前記複数の機器との通信を制御する通信制御手段と、
該通信制御手段に対して情報送信指示を行う一以上の処理手段と、
通信制御設定が格納される複数の制御レジスタと、を備え、
前記処理手段は、通信先の機器を特定する通信先特定情報を付加して前記情報送信指示を行い、
前記通信制御手段は、前記処理手段から供給される通信先特定情報を用いて前記複数の制御レジスタから特定の制御レジスタを選択し、該選択した特定の制御レジスタに格納された通信制御設定に従って前記通信先特定情報により特定される機器への情報送信を行うことを特徴とする、
情報処理装置。 An information processing apparatus communicably connected to a plurality of devices,
Communication control means for controlling communication with the plurality of devices;
One or more processing means for issuing an information transmission instruction to the communication control means;
A plurality of control registers for storing communication control settings;
The processing means adds communication destination specifying information for specifying a communication destination device and performs the information transmission instruction,
The communication control unit selects a specific control register from the plurality of control registers using the communication destination specifying information supplied from the processing unit, and the communication control unit according to the communication control setting stored in the selected specific control register Transmitting information to the device specified by the communication destination specifying information,
Information processing device. 請求項１に記載の情報処理装置であって、
前記通信制御手段は、
前記複数の機器と、前記複数の制御レジスタとの対応付けを規定したテーブルを備え、
前記処理手段から供給される通信先特定情報を用いて前記テーブルを参照し、前記処理手段から供給される通信先特定情報に対応付けられた制御レジスタに格納された通信制御設定に従って、前記通信先特定情報により特定される機器への情報送信を行う手段である、
情報処理装置。 The information processing apparatus according to claim 1,
The communication control means includes
A table that defines correspondence between the plurality of devices and the plurality of control registers;
The communication destination is referred to using the communication destination specifying information supplied from the processing means, and the communication destination is set according to the communication control setting stored in the control register associated with the communication destination specifying information supplied from the processing means. A means for transmitting information to the device specified by the specific information.
Information processing device. 請求項１又は２に記載の情報処理装置であって、
前記複数の機器からの情報受信は、当該情報処理装置から前記複数の機器への情報送信に付随して行われる、
情報処理装置。 The information processing apparatus according to claim 1 or 2,
Information reception from the plurality of devices is performed accompanying information transmission from the information processing apparatus to the plurality of devices.
Information processing device. 請求項１又は２に記載の情報処理装置であって、
前記通信制御手段は、前記複数の機器に対応した入力端子を備え、前記複数の機器から情報受信する際にいずれの機器から情報を受信したかを判別可能であり、該判別した結果に従って前記複数の制御レジスタから特定の制御レジスタを選択し、該選択した特定の制御レジスタに格納された通信制御設定に従って前記複数の機器のいずれかからの情報受信を行う手段である、
情報処理装置。 The information processing apparatus according to claim 1 or 2,
The communication control means includes input terminals corresponding to the plurality of devices, and can determine from which device the information is received when receiving information from the plurality of devices, and the plurality of the plurality of devices according to the determined result Selecting a specific control register from the control registers, and receiving information from any of the plurality of devices according to the communication control setting stored in the selected specific control register,
Information processing device. 請求項１又は２に記載の情報処理装置であって、
前記通信制御手段は、情報受信に先立って前記複数の機器から受信した通信元特定情報を用いて前記複数の制御レジスタから特定の制御レジスタを選択し、該選択した特定の制御レジスタに格納された通信制御設定に従って、前記通信元特定情報により特定される機器からからの情報受信を行う手段である、
情報処理装置。 The information processing apparatus according to claim 1 or 2,
The communication control means selects a specific control register from the plurality of control registers using communication source identification information received from the plurality of devices prior to information reception, and is stored in the selected specific control register In accordance with communication control settings, means for receiving information from a device specified by the communication source specifying information,
Information processing device. マルチコア・プロセッサとして構成される請求項１ないし５のいずれか１項に記載の情報処理装置であって、
前記一以上の処理手段は、ＣＰＵコアである、
情報処理装置。 The information processing apparatus according to any one of claims 1 to 5, wherein the information processing apparatus is configured as a multicore processor.
The one or more processing means is a CPU core;
Information processing device. 請求項１ないし６のいずれか１項に記載の情報処理装置であって、
外部機器からの入力信号に応じて、前記一以上の処理手段に対して割り込み信号を出力する割り込みコントローラを更に備える、
情報処理装置。 The information processing apparatus according to any one of claims 1 to 6,
An interrupt controller that outputs an interrupt signal to the one or more processing means in response to an input signal from an external device;
Information processing device.
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