JP2012239101A - Switching circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a switching circuit that has a reduced amplitude of noise due to the operation of a switching element, is reduced in size, and is manufactured in a low cost.SOLUTION: A switching circuit includes a switching element, a driver-signal output circuit that outputs a driver signal of a pulse wave at a constant period, and a driving circuit that drives the switching element in synchronization with the period of the driver signal while changing a driving force in a constant period including a plurality of periods of the pulse wave of the driver signal.

Description

本発明は、パルス波の周期に同期してスイッチング素子を駆動するスイッチング回路に関する。   The present invention relates to a switching circuit that drives a switching element in synchronization with the period of a pulse wave.

例えばパルス幅変調（ＰＷＭ）方式のＤＣ−ＤＣコンバータなどに、パルス波に同期して動作するスイッチング回路が使用されている。これらのスイッチング回路では、小型化のためにスイッチング素子のオン／オフを制御するスイッチング周波数（基本周波数）の高周波化が進められている。このため、スイッチング素子のスイッチング動作によって発生する高周波のノイズがスイッチング回路の動作に与える影響を考慮することが必要である。   For example, a switching circuit that operates in synchronization with a pulse wave is used in a pulse width modulation (PWM) type DC-DC converter or the like. In these switching circuits, the switching frequency (basic frequency) for controlling on / off of the switching element is being increased for miniaturization. For this reason, it is necessary to consider the influence of high-frequency noise generated by the switching operation of the switching element on the operation of the switching circuit.

例えば、ＰＷＭ方式のＤＣ−Ｃコンバータに関して、基本周波数を変調させることでノイズ成分の周波数を分散し、これによりノイズの大きさを低減する方法が提案されている（例えば、特許文献１参照。）。   For example, with respect to a PWM DC-C converter, a method has been proposed in which the fundamental frequency is modulated to disperse the frequency of noise components, thereby reducing the magnitude of noise (see, for example, Patent Document 1). .

特開２００２−６４９７９号公報JP 2002-64979 A

しかしながら、スイッチング素子を発生源とする周波数のノイズは、基本周波数よりも周波数が高いため、上記方法では分散できないノイズ成分が存在する。   However, since the frequency noise generated from the switching element is higher than the fundamental frequency, there are noise components that cannot be dispersed by the above method.

スイッチング素子を駆動する駆動回路は、スイッチング素子の前段に配置された駆動素子のチャージ電流や放電電流を制御することにより、スイッチング素子のスイッチング速度を調整する。このチャージ電流や放電電流は、駆動素子の能力、例えばＭＯＳトランジスタのオン抵抗や電流制限素子（抵抗）の抵抗値などにより調整される。これらのオン抵抗や抵抗値を調整することで、発熱量とノイズの大きさを調整しながら、スイッチング速度が調整される。   A drive circuit for driving the switching element adjusts the switching speed of the switching element by controlling the charge current and the discharge current of the drive element arranged in the preceding stage of the switching element. The charge current and discharge current are adjusted by the capability of the drive element, for example, the on-resistance of the MOS transistor and the resistance value of the current limiting element (resistance). By adjusting these on-resistances and resistance values, the switching speed is adjusted while adjusting the amount of heat generation and the magnitude of noise.

しかし、発熱量とノイズの大きさとはトレードオフの関係にあり、発熱量とノイズの大きさの両方を所望の値以下にすることが困難な場合がある。この場合には、スイッチング素子の温度を下げるための放熱フィンなどの放熱部品の追加や、ノイズ除去部品の追加などの対策が必要になる。その結果、部品点数の増加や高機能部品の使用などによって、スイッチング回路の大型化や製造コストの増大などの問題が生じる。   However, there is a trade-off relationship between the heat generation amount and the noise level, and it may be difficult to set both the heat generation amount and the noise level to a desired value or less. In this case, it is necessary to take measures such as the addition of a heat radiating component such as a heat radiating fin for lowering the temperature of the switching element or the addition of a noise removing component. As a result, problems such as an increase in the size of the switching circuit and an increase in manufacturing cost occur due to an increase in the number of components and the use of high-functional components.

本発明は、スイッチング素子の動作に起因するノイズの大きさが低減された、小型で製造コストの低いスイッチング回路を提供することを目的とする。   An object of the present invention is to provide a small-sized switching circuit with a low manufacturing cost in which the magnitude of noise caused by the operation of the switching element is reduced.

本発明の一態様によれば、（イ）スイッチング素子と、（ロ）一定周期でパルス波のドライバ信号を出力するドライバ信号出力回路と、（ハ）ドライバ信号のパルス波の周期を複数含む一定期間内において駆動力を変化させながら、ドライバ信号の周期に同期してスイッチング素子を駆動する駆動回路とを備えるスイッチング回路が提供される。   According to one aspect of the present invention, (b) a switching element, (b) a driver signal output circuit that outputs a pulse wave driver signal at a constant period, and (c) a constant that includes a plurality of pulse wave periods of the driver signal. There is provided a switching circuit including a driving circuit that drives a switching element in synchronization with a period of a driver signal while changing a driving force within a period.

本発明によれば、スイッチング素子の動作に起因するノイズの大きさが低減された、小型で製造コストの低いスイッチング回路を提供できる。   According to the present invention, it is possible to provide a small-sized switching circuit with low manufacturing cost in which the magnitude of noise caused by the operation of the switching element is reduced.

本発明の第１の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。1 is a schematic circuit diagram showing a configuration of a switching circuit according to a first embodiment of the present invention. スイッチング素子に付随する容量を示す模式図である。It is a schematic diagram which shows the capacity | capacitance accompanying a switching element. スイッチング素子に発生するノイズの例を示す模式的な波形図であり、図３（ａ）はスイッチング時間が長い場合のノイズを示し、図３（ｂ）はスイッチング時間が短い場合のノイズを示す。FIG. 3A is a schematic waveform diagram showing an example of noise generated in a switching element. FIG. 3A shows noise when the switching time is long, and FIG. 3B shows noise when the switching time is short. 比較例におけるスイッチング素子のドレイン電圧の波形例を示す模式図である。It is a schematic diagram which shows the waveform example of the drain voltage of the switching element in a comparative example. 図４の波形を拡大した模式図である。It is the schematic diagram which expanded the waveform of FIG. 比較例におけるスイッチング素子に発生するノイズの周波数成分の例を示すグラフである。It is a graph which shows the example of the frequency component of the noise which generate | occur | produces in the switching element in a comparative example. 本発明の第１の実施形態に係るスイッチング回路におけるスイッチング素子のドレイン電圧の波形例を示す模式図である。It is a schematic diagram which shows the waveform example of the drain voltage of the switching element in the switching circuit which concerns on the 1st Embodiment of this invention. 図７の波形を拡大した模式図である。It is the schematic diagram which expanded the waveform of FIG. 本発明の第１の実施形態におけるスイッチング素子に発生するノイズの周波数成分の例を示すグラフである。It is a graph which shows the example of the frequency component of the noise which generate | occur | produces in the switching element in the 1st Embodiment of this invention. 図１に示したスイッチング回路の動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the switching circuit shown in FIG. 1. 本発明の第１の実施形態の変形例に係るスイッチング回路の構成を示す模式的な回路図である。It is a typical circuit diagram which shows the structure of the switching circuit which concerns on the modification of the 1st Embodiment of this invention. 図１１に示したスイッチング回路の動作を説明するためのタイミングチャートである。12 is a timing chart for explaining the operation of the switching circuit shown in FIG. 11. スイッチング素子のスイッチング動作特性を説明するための模式図である。It is a schematic diagram for demonstrating the switching operation characteristic of a switching element. スイッチング素子の入力レベルとドレイン電流との関係を示す波形図であり、図１４（ａ）は入力抵抗が小さい場合の波形図、図１４（ｂ）は入力抵抗が大きい場合の波形図、図１４（ｃ）は本発明の第２の実施形態に係るスイッチング回路の作用を説明するための波形図である。FIG. 14A is a waveform diagram showing the relationship between the input level of the switching element and the drain current. FIG. 14A is a waveform diagram when the input resistance is small, FIG. 14B is a waveform diagram when the input resistance is large, and FIG. (C) is a wave form diagram for demonstrating the effect | action of the switching circuit which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。It is a typical circuit diagram which shows the structure of the switching circuit which concerns on the 2nd Embodiment of this invention. 図１５に示したスイッチング回路の動作を説明するためのタイミングチャートである。16 is a timing chart for explaining the operation of the switching circuit shown in FIG. 15. 本発明の第２の実施形態に係るスイッチング回路の他の構成を示す模式的な回路図である。It is a schematic circuit diagram which shows the other structure of the switching circuit which concerns on the 2nd Embodiment of this invention. 図１７に示したスイッチング回路の動作を説明するためのタイミングチャートである。18 is a timing chart for explaining the operation of the switching circuit shown in FIG. 17. 本発明の第２の実施形態に係るスイッチング回路の他の構成を示す模式的な回路図である。It is a schematic circuit diagram which shows the other structure of the switching circuit which concerns on the 2nd Embodiment of this invention. 図１９に示したスイッチング回路の動作を説明するためのタイミングチャートである。FIG. 20 is a timing chart for explaining the operation of the switching circuit shown in FIG. 19. FIG. 本発明の第３の実施形態に係るスイッチング回路の他の構成を示す模式的な回路図である。It is a typical circuit diagram which shows the other structure of the switching circuit which concerns on the 3rd Embodiment of this invention. 図２１に示したスイッチング回路の動作を説明するためのタイミングチャートである。22 is a timing chart for explaining the operation of the switching circuit shown in FIG. 本発明のその他の実施形態の構成例を示す模式図である。It is a schematic diagram which shows the structural example of other embodiment of this invention.

次に、図面を参照して、本発明の第１乃至第３の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。又、以下に示す第１乃至第３の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。   Next, first to third embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic. Further, the following first to third embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the embodiments of the present invention include the structure of component parts, The layout is not specified as follows. The embodiment of the present invention can be variously modified within the scope of the claims.

（第１の実施形態）
本発明の第１の実施形態に係るスイッチング回路１０は、図１に示すように、スイッチング素子ＳＷと、一定周期でパルス波のドライバ信号Ｓｄを出力するドライバ信号出力回路１２と、ドライバ信号Ｓｄが入力され、スイッチング素子ＳＷを駆動する駆動回路１１とを備える。後述するように、駆動回路１１は、ドライバ信号Ｓｄのパルス波の周期を複数含む一定期間内において駆動力を変化させながら、ドライバ信号Ｓｄのパルス波の周期に同期してスイッチング素子ＳＷを駆動する。 (First embodiment)
As shown in FIG. 1, the switching circuit 10 according to the first embodiment of the present invention includes a switching element SW, a driver signal output circuit 12 that outputs a driver signal Sd of a pulse wave at a constant period, and a driver signal Sd. And a drive circuit 11 for driving the switching element SW. As will be described later, the drive circuit 11 drives the switching element SW in synchronization with the period of the pulse wave of the driver signal Sd while changing the driving force within a certain period including a plurality of periods of the pulse wave of the driver signal Sd. .

スイッチング素子ＳＷには、例えばＭＯＳトランジスタなどの半導体素子を採用可能である。以下では、スイッチング素子ＳＷがＭＯＳトランジスタである場合について例示的に説明する。   For example, a semiconductor element such as a MOS transistor can be used as the switching element SW. Hereinafter, a case where the switching element SW is a MOS transistor will be described as an example.

図１に示したスイッチング回路１０に発生するノイズには、スイッチング素子ＳＷを発生源とする、基本周波数よりも高い周波数のノイズ成分が存在する。具体的には、スイッチング素子ＳＷがスイッチング時にノイズ発生源となる場合には、図２に示すコンデンサＣの容量成分がノイズとして現れる。コンデンサＣの容量成分は、スイッチング素子ＳＷ自体の容量や寄生容量、或いは外付けコンデンサの容量などを含む。   The noise generated in the switching circuit 10 shown in FIG. 1 includes a noise component having a frequency higher than the fundamental frequency using the switching element SW as a generation source. Specifically, when the switching element SW becomes a noise generation source during switching, the capacitance component of the capacitor C shown in FIG. 2 appears as noise. The capacitance component of the capacitor C includes the capacitance of the switching element SW itself, parasitic capacitance, or the capacitance of an external capacitor.

例えば図３（ａ）と図３（ｂ）に示すように、スイッチング素子ＳＷのドレイン−ソース間の電圧Ｖdsの変化が急激であるほど、コンデンサＣから放電される電流Ｉｄに生じるノイズの発生期間は短い。即ち、スイッチング素子ＳＷのスイッチング時間が短いほど、スイッチング素子ＳＷに発生するノイズのピーク周波数は高くなる。図１に示したスイッチング回路１０では、スイッチング素子ＳＷを発生源とする高周波のノイズ成分の大きさが低減される。   For example, as shown in FIGS. 3A and 3B, the generation period of noise generated in the current Id discharged from the capacitor C is increased as the change in the voltage Vds between the drain and the source of the switching element SW is abrupt. Is short. That is, the shorter the switching time of the switching element SW, the higher the peak frequency of noise generated in the switching element SW. In the switching circuit 10 shown in FIG. 1, the magnitude of the high-frequency noise component using the switching element SW as a generation source is reduced.

ドライバ信号Ｓｄの各パルスで駆動力が変化しない場合のスイッチング素子ＳＷの電圧Ｖdsの波形を、図４に比較例として示す。図５は、図４に示した波形を拡大し、一定時間内の波形を重ねて示した図である。図５に示すように、各パルスでの波形は同一であり、スイッチング素子ＳＷがオンすることにより電圧Ｖdsが減少する時間はすべてＴ１である。このため、図６に示すように、各パルスにおいて発生するノイズの周波数は、すべて１／Ｔ１で同一である。   A waveform of the voltage Vds of the switching element SW when the driving force does not change with each pulse of the driver signal Sd is shown as a comparative example in FIG. FIG. 5 is an enlarged view of the waveform shown in FIG. As shown in FIG. 5, the waveforms of the respective pulses are the same, and the time for which the voltage Vds is reduced by turning on the switching element SW is T1. For this reason, as shown in FIG. 6, the frequencies of noise generated in each pulse are all 1 / T1 and the same.

ＥＭＩ（Electromagnetic Interference）規格などのノイズに関する規格は、ノイズの各周波数成分のそれぞれの大きさが一定の値以下であるように定めた規格である。このため、図６に示したように各パルスにおいて発生するノイズの周波数が同一の場合には、ノイズの大きさが規格値を超える可能性が高くなる。   Standards relating to noise, such as EMI (Electromagnetic Interference) standards, are standards determined so that the magnitude of each frequency component of noise is not more than a certain value. For this reason, when the frequency of the noise generated in each pulse is the same as shown in FIG. 6, there is a high possibility that the magnitude of the noise exceeds the standard value.

これに対し、図１に示したスイッチング回路１０では、以下に説明するようにノイズの周波数成分が分散されるため、ノイズの大きさが規格値を超えるおそれがない。   On the other hand, in the switching circuit 10 shown in FIG. 1, since the frequency components of noise are dispersed as described below, there is no possibility that the magnitude of noise exceeds the standard value.

図７に、スイッチング回路１０における電圧Ｖdsの波形の例を示す。図８は、図７に示した波形を拡大し、一定時間内の波形を重ねて示した図である。スイッチング回路１０では、パルス毎にスイッチング素子ＳＷを駆動する駆動力が変化する。駆動力が大きいほど、電圧Ｖdsが減少する時間は短くなる。このため、各パルスでの波形は異なる。図７、図８では、３通りの駆動力によりスイッチング素子ＳＷ駆動する例を示しており、電圧Ｖdsが減少する時間がＴ１、Ｔ２、Ｔ３である場合を例示的に示している。   FIG. 7 shows an example of the waveform of the voltage Vds in the switching circuit 10. FIG. 8 is a diagram in which the waveform shown in FIG. 7 is enlarged and the waveforms within a certain time are overlapped. In the switching circuit 10, the driving force for driving the switching element SW changes for each pulse. The larger the driving force, the shorter the time for the voltage Vds to decrease. For this reason, the waveform in each pulse is different. 7 and 8 show an example in which the switching element SW is driven by three kinds of driving forces, and the case where the time when the voltage Vds decreases is T1, T2, and T3 is exemplarily shown.

パルス毎にスイッチング素子ＳＷを駆動する駆動力を変化させた結果、図９に示すように、一定期間内においてスイッチング素子ＳＷに発生するノイズの周波数成分は、１／Ｔ１、１／Ｔ２、１／Ｔ３に分散される。したがって、各周波数におけるノイズの大きさが低減される。つまり、図１に示したスイッチング回路１０によれば、スイッチング素子ＳＷのスイッチング動作に起因するノイズの大きさを低減することができる。   As a result of changing the driving force for driving the switching element SW for each pulse, as shown in FIG. 9, the frequency components of noise generated in the switching element SW within a certain period are 1 / T1, 1 / T2, 1 / Distributed to T3. Therefore, the magnitude of noise at each frequency is reduced. That is, according to the switching circuit 10 shown in FIG. 1, the magnitude of noise caused by the switching operation of the switching element SW can be reduced.

スイッチング回路１０では、駆動回路１１が、一定期間内に互いに大きさが異なる複数の出力電流Ｉｇを順次生成し、生成した出力電流Ｉｇによりスイッチング素子ＳＷを駆動する。つまり駆動回路１１は、スイッチング素子ＳＷの入力端子（制御端子）に入力される出力電流Ｉｇの大きさを変化させながら、スイッチング素子ＳＷのオン／オフを制御する。例えば、駆動回路１１からスイッチング素子ＳＷに出力される出力電流Ｉｇの大きさをパルス毎に変化させることにより、スイッチング素子ＳＷに発生するノイズの周波数が、スイッチング素子ＳＷのスイッチング毎に分散される。   In the switching circuit 10, the drive circuit 11 sequentially generates a plurality of output currents Ig having different sizes within a certain period, and drives the switching element SW by the generated output current Ig. That is, the drive circuit 11 controls on / off of the switching element SW while changing the magnitude of the output current Ig input to the input terminal (control terminal) of the switching element SW. For example, by changing the magnitude of the output current Ig output from the drive circuit 11 to the switching element SW for each pulse, the frequency of noise generated in the switching element SW is dispersed for each switching of the switching element SW.

より具体的には、図１に示すように、駆動回路１１は、並列接続された駆動トランジスタＴｄと調整トランジスタＴａとを備える。更に、駆動回路１１は、ドライバ信号Ｓｄ及び一定期間内で周期が変化するパルス波の調整信号Ｓａとの論理和の信号ＳORを出力するＯＲ回路１１２を備える。 More specifically, as shown in FIG. 1, the drive circuit 11 includes a drive transistor Td and an adjustment transistor Ta connected in parallel. Furthermore, the driving circuit 11 includes an OR circuit 112 for outputting a signal S OR logic sum of the adjustment signal Sa of a pulse wave which changes periodically in the driver signal Sd and a period of time.

駆動トランジスタＴｄは、ドライバ信号Ｓｄにより駆動される。一方、調整トランジスタＴａは、ＯＲ回路１１２から出力される信号ＳORにより駆動される。そして、駆動トランジスタＴｄの出力電流によって、又は駆動トランジスタＴｄの出力電流と調整トランジスタＴａの出力電流の和によって、スイッチング素子ＳＷが駆動される。 The drive transistor Td is driven by the driver signal Sd. On the other hand, the adjustment transistor Ta is driven by a signal SOR output from the OR circuit 112. Then, the switching element SW is driven by the output current of the drive transistor Td or by the sum of the output current of the drive transistor Td and the output current of the adjustment transistor Ta.

駆動トランジスタＴｄの出力電流は、第１の入力抵抗Ｒ１を経由して、スイッチング素子ＳＷの入力端子に入力する。調整トランジスタＴａの出力電流は、第２の入力抵抗Ｒ２を経由して、スイッチング素子ＳＷの入力端子に入力する。第１の入力抵抗Ｒ１の抵抗値は、駆動トランジスタＴｄのみでスイッチング素子ＳＷを駆動する場合における、スイッチング素子ＳＷの所望のスイッチング時間に応じて設定される。第２の入力抵抗Ｒ２の抵抗値は、駆動トランジスタＴｄと調整トランジスタＴａとでスイッチング素子ＳＷを駆動することにより、駆動トランジスタＴｄのみでスイッチング素子ＳＷを駆動する場合よりも短いスイッチング時間になるように、設定される。   The output current of the drive transistor Td is input to the input terminal of the switching element SW via the first input resistor R1. The output current of the adjustment transistor Ta is input to the input terminal of the switching element SW via the second input resistor R2. The resistance value of the first input resistor R1 is set according to a desired switching time of the switching element SW when the switching element SW is driven only by the driving transistor Td. The resistance value of the second input resistor R2 is set so that the switching element SW is driven by the drive transistor Td and the adjustment transistor Ta, so that the switching time is shorter than when the switching element SW is driven only by the drive transistor Td. Is set.

例えば、第１の入力抵抗Ｒ１の抵抗値と第２の入力抵抗Ｒ２の抵抗値を、共に６０Ωにする。このとき、駆動トランジスタＴｄのみでスイッチング素子ＳＷを駆動する場合は、スイッチング素子ＳＷの入力抵抗は第１の入力抵抗Ｒ１であり、抵抗値は６０Ωである。一方、駆動トランジスタＴｄと調整トランジスタＴａとでスイッチング素子ＳＷを駆動する場合は、スイッチング素子ＳＷの入力抵抗は第１の入力抵抗Ｒ１と第２の入力抵抗Ｒ２との並列抵抗であり、抵抗値は３０Ωである。   For example, the resistance value of the first input resistor R1 and the resistance value of the second input resistor R2 are both set to 60Ω. At this time, when the switching element SW is driven only by the driving transistor Td, the input resistance of the switching element SW is the first input resistance R1, and the resistance value is 60Ω. On the other hand, when the switching element SW is driven by the drive transistor Td and the adjustment transistor Ta, the input resistance of the switching element SW is a parallel resistance of the first input resistance R1 and the second input resistance R2, and the resistance value is 30Ω.

このように、駆動トランジスタＴｄの出力電流によってスイッチング素子ＳＷを駆動する場合と、駆動トランジスタＴｄの出力電流と調整トランジスタＴａの出力電流の和によってスイッチング素子ＳＷを駆動する場合とで、スイッチング素子ＳＷの入力端子に入力する出力電流Ｉｇの大きさが異なるように、第２の入力抵抗Ｒ２の抵抗値は設定される。   Thus, when the switching element SW is driven by the output current of the drive transistor Td, and when the switching element SW is driven by the sum of the output current of the drive transistor Td and the output current of the adjustment transistor Ta, The resistance value of the second input resistor R2 is set so that the magnitude of the output current Ig input to the input terminal is different.

したがって、スイッチング素子ＳＷを駆動するための出力電流Ｉｇの大きさは、駆動トランジスタＴｄとスイッチング素子ＳＷ間に接続される第１の入力抵抗Ｒ１の抵抗値と、調整トランジスタＴａとスイッチング素子ＳＷ間に接続される第２の入力抵抗Ｒ２に依存する。そして、駆動トランジスタＴｄと調整トランジスタＴａのオン／オフを制御することにより、出力電流Ｉｇの大きさが調整される。   Therefore, the magnitude of the output current Ig for driving the switching element SW is such that the resistance value of the first input resistor R1 connected between the drive transistor Td and the switching element SW, and between the adjustment transistor Ta and the switching element SW. It depends on the second input resistor R2 to be connected. Then, the magnitude of the output current Ig is adjusted by controlling on / off of the drive transistor Td and the adjustment transistor Ta.

なお、第１の入力抵抗Ｒ１と第２の入力抵抗Ｒ２との接合点は、抵抗Ｒｓ及びトランジスタＴｓを介して接地されている。   The junction point between the first input resistor R1 and the second input resistor R2 is grounded through the resistor Rs and the transistor Ts.

上記のように、駆動トランジスタＴｄと調整トランジスタＴａが同時にオン状態である場合に、出力電流Ｉｇは大きく、駆動回路１１の駆動力は大きい。一方、駆動トランジスタＴｄがオン状態で、調整トランジスタＴａがオフ状態の場合に、出力電流Ｉｇは小さく、駆動回路１１の駆動力は小さい。   As described above, when the drive transistor Td and the adjustment transistor Ta are in the ON state at the same time, the output current Ig is large and the drive power of the drive circuit 11 is large. On the other hand, when the drive transistor Td is on and the adjustment transistor Ta is off, the output current Ig is small and the drive power of the drive circuit 11 is small.

図１に示したように、スイッチング回路１０では、ドライバ信号Ｓｄが入力されるカウンタ回路１１１から調整信号Ｓａが出力される。このため、調整信号Ｓａのパルス波の周期は、ドライバ信号Ｓｄの周期の定数倍である。つまり、カウンタ回路１１１は、ドライバ信号Ｓｄの整数倍の周期を有するパルス波として調整信号Ｓａを出力する。   As shown in FIG. 1, in the switching circuit 10, the adjustment signal Sa is output from the counter circuit 111 to which the driver signal Sd is input. For this reason, the period of the pulse wave of the adjustment signal Sa is a constant multiple of the period of the driver signal Sd. That is, the counter circuit 111 outputs the adjustment signal Sa as a pulse wave having a cycle that is an integral multiple of the driver signal Sd.

以下に、図１０に示すタイミングチャートを参照して、スイッチング回路１０の動作を説明する。以下では、カウンタ回路１１１から出力される調整信号Ｓａの周期が、ドライバ信号Ｓｄの周期の２倍である場合について例示的に説明する。つまり、ドライバ信号Ｓｄの周期の２倍である期間内で、互いに大きさが異なる２種類の出力電流Ｉｇが駆動回路１１によって順次生成され、生成された出力電流Ｉｇによりスイッチング素子ＳＷが駆動される。なお、スイッチング素子ＳＷに流れる電流をＩdsとして示している。   The operation of the switching circuit 10 will be described below with reference to the timing chart shown in FIG. Hereinafter, a case where the cycle of the adjustment signal Sa output from the counter circuit 111 is twice the cycle of the driver signal Sd will be described as an example. That is, within the period that is twice the period of the driver signal Sd, two types of output currents Ig having different sizes are sequentially generated by the drive circuit 11, and the switching element SW is driven by the generated output current Ig. . The current flowing through the switching element SW is indicated as Ids.

時刻ｔ１１において、駆動トランジスタＴｄに入力されるドライバ信号ＳｄがＨレベルになる。カウンタ回路１１１から出力される調整信号ＳａがＬレベルになるが、調整トランジスタＴａに入力される信号ＡはＨレベルである。このため、スイッチング素子ＳＷの入力端子に印加される入力レベルＶinはＨレベルからＬレベルに変化する。その結果、スイッチング素子ＳＷはオフ状態であり、電流Ｉdsは流れない。   At time t11, the driver signal Sd input to the drive transistor Td becomes H level. The adjustment signal Sa output from the counter circuit 111 becomes L level, but the signal A input to the adjustment transistor Ta is H level. For this reason, the input level Vin applied to the input terminal of the switching element SW changes from the H level to the L level. As a result, the switching element SW is in an off state, and the current Ids does not flow.

時刻ｔ１２において、ドライバ信号ＳｄがＬレベルになると、調整信号ＳａはＬレベルが維持されるため、信号ＡはＬレベルに変化する。その結果、入力レベルＶinはＬレベルからＨレベルに変化する。これにより、徐々に電流Ｉdsは増大し、電圧Ｖdsは減少する。このとき、駆動トランジスタＴｄと調整トランジスタＴａの出力電流の和によりスイッチング素子ＳＷが駆動されるため、スイッチング素子ＳＷの入力端子の入力レベルＶinの変化は急激である。このため、電圧Ｖdsの変化は急激であり、電流Ｉdsにノイズが発生する時間は短い。つまり、ノイズの周波数が高い。   When the driver signal Sd becomes L level at time t12, the adjustment signal Sa is maintained at L level, so that the signal A changes to L level. As a result, the input level Vin changes from the L level to the H level. As a result, the current Ids gradually increases and the voltage Vds decreases. At this time, since the switching element SW is driven by the sum of the output currents of the drive transistor Td and the adjustment transistor Ta, the change in the input level Vin of the input terminal of the switching element SW is abrupt. For this reason, the change in the voltage Vds is abrupt, and the time during which noise occurs in the current Ids is short. That is, the noise frequency is high.

時刻ｔ１３において、ドライバ信号ＳｄがＨレベルになると、調整信号ＳａはＨレベルになる。このため、信号ＡはＨレベルになる。その結果、入力レベルＶinはＨレベルからＬレベルに変化する。これにより、電流Ｉdsは流れなくなる。   When the driver signal Sd becomes H level at time t13, the adjustment signal Sa becomes H level. For this reason, the signal A becomes H level. As a result, the input level Vin changes from the H level to the L level. Thereby, the current Ids does not flow.

時刻ｔ１４において、ドライバ信号ＳｄがＬレベルになり、調整信号ＳａはＨレベルが維持されるため、信号ＡはＨレベルを維持する。その結果、入力レベルＶinはＬレベルからＨレベルに変化する。これにより、徐々に電流Ｉdsは増大し、電圧Ｖdsは減少する。このとき、駆動トランジスタＴｄの出力電流のみによりスイッチング素子ＳＷが駆動されるため、スイッチング素子ＳＷの入力端子の入力レベルＶinの変化は穏やかである。このため、電圧Ｖdsの変化はゆっくりであり、電流Ｉdsにノイズが発生する時間は長い。つまり、ノイズの周波数が低い。   At time t14, the driver signal Sd becomes L level, and the adjustment signal Sa is maintained at H level. Therefore, the signal A is maintained at H level. As a result, the input level Vin changes from the L level to the H level. As a result, the current Ids gradually increases and the voltage Vds decreases. At this time, since the switching element SW is driven only by the output current of the drive transistor Td, the change in the input level Vin of the input terminal of the switching element SW is gentle. For this reason, the change of the voltage Vds is slow, and the time for generating noise in the current Ids is long. That is, the noise frequency is low.

時刻ｔ１５において、ドライバ信号ＳｄがＨレベルになると、調整信号ＳａはＬレベルになるが、信号ＡはＨレベルを維持する。その結果、入力レベルＶinはＨレベルからＬレベルに変化する。これにより、電流Ｉdsは流れなくなる。   When the driver signal Sd becomes H level at time t15, the adjustment signal Sa becomes L level, but the signal A maintains H level. As a result, the input level Vin changes from the H level to the L level. Thereby, the current Ids does not flow.

その後は、時刻ｔ１１〜時刻ｔ１５における動作が繰り返される。   Thereafter, the operation from time t11 to time t15 is repeated.

以上に説明したように、スイッチング回路１０において、駆動トランジスタＴｄと調整トランジスタＴａの出力電流の和によりスイッチング素子ＳＷが駆動される期間と、駆動トランジスタＴｄの出力電流のみによりスイッチング素子ＳＷが駆動される期間とが、交互に繰り返される。つまり、駆動回路１１は、スイッチング素子ＳＷを駆動する前段のトランジスタに関して、導通状態にするトランジスタの個数を変化させることにより、スイッチング素子ＳＷに入力する出力電流Ｉｇの大きさを調整する。   As described above, in the switching circuit 10, the switching element SW is driven only by the period during which the switching element SW is driven by the sum of the output currents of the drive transistor Td and the adjustment transistor Ta, and only by the output current of the drive transistor Td. The period is repeated alternately. That is, the drive circuit 11 adjusts the magnitude of the output current Ig input to the switching element SW by changing the number of transistors to be in a conductive state with respect to the previous stage transistor that drives the switching element SW.

上記のように、駆動回路１１は、ドライバ信号Ｓｄのパルス波の周期に同期して一定期間内において駆動力を変化させながら、スイッチング素子ＳＷを駆動する。その結果、本発明の第１の実施形態に係るスイッチング回路１０では、スイッチング素子ＳＷを発生源とする高周波のノイズの周波数がスイッチング素子ＳＷのスイッチング動作単位で分散され、ノイズ成分の大きさを低減することができる。   As described above, the driving circuit 11 drives the switching element SW while changing the driving force within a certain period in synchronization with the period of the pulse wave of the driver signal Sd. As a result, in the switching circuit 10 according to the first embodiment of the present invention, the frequency of the high frequency noise generated from the switching element SW is distributed in units of switching operation of the switching element SW, and the magnitude of the noise component is reduced. can do.

なお、図１１に示すように、駆動回路１１に含まれる調整トランジスタＴａの個数を複数にしてもよい。即ち、駆動回路１１が、ドライバ信号Ｓｄと、周期が互いに異なる複数の調整信号Ｓａ１〜Ｓａｎとの論理和の信号がそれぞれ入力される複数の調整トランジスタＴａ１〜Ｔａｎを備える（ｎ：２以上の整数）。調整トランジスタＴａ１〜Ｔａｎの個数を増やすほど、一定周期内で生成される出力電流Ｉｇの大きさの種類が増える。その結果、分散されるノイズの周波数の数が増加する。   As shown in FIG. 11, the number of adjustment transistors Ta included in the drive circuit 11 may be plural. That is, the driving circuit 11 includes a plurality of adjustment transistors Ta1 to Tan to which a logical sum signal of the driver signal Sd and a plurality of adjustment signals Sa1 to San having different periods is input (n: an integer equal to or greater than 2) ). As the number of the adjusting transistors Ta1 to Tan is increased, the types of magnitudes of the output currents Ig generated within a certain period increase. As a result, the number of dispersed noise frequencies increases.

図１１に示したスイッチング回路１０では、駆動トランジスタＴｄの出力電流によって、又は駆動トランジスタＴｄの出力電流と調整トランジスタＴａ１〜Ｔａｎの少なくともいずれかの出力電流との和によって、スイッチング素子ＳＷが駆動される。導通状態にする調整トランジスタＴａ１〜Ｔａｎの数が多いほど、スイッチング素子ＳＷのスイッチング時間が短くなり、ノイズのピーク周波数が高くなる。   In the switching circuit 10 shown in FIG. 11, the switching element SW is driven by the output current of the drive transistor Td or by the sum of the output current of the drive transistor Td and the output current of at least one of the adjustment transistors Ta1 to Tan. . The greater the number of adjustment transistors Ta1 to Tan that are brought into conduction, the shorter the switching time of the switching element SW, and the higher the noise peak frequency.

図１１に示すように、周期が互いに異なる調整信号Ｓａがそれぞれ入力されるＯＲ回路１１２１〜１１２ｎの各出力が、調整トランジスタＴａ１〜Ｔａｎにそれぞれ入力される。ＯＲ回路１１２１〜１１２ｎ毎に入力される調整信号Ｓａ１〜Ｓａｎの周期が互いに異なるようにするために、直列接続されたカウンタ回路１１１１〜１１１ｎのそれぞれの出力が調整トランジスタＴａ１〜Ｔａｎに入力される。カウンタ回路１１１２〜１１１ｎには、前段のカウンタ回路の出力がそれぞれ入力される。   As shown in FIG. 11, the outputs of the OR circuits 1121 to 112n to which the adjustment signals Sa having different periods are respectively input are input to the adjustment transistors Ta1 to Tan. In order to make the periods of the adjustment signals Sa1 to San input for each of the OR circuits 1121 to 112n different from each other, outputs of the counter circuits 1111 to 111n connected in series are input to the adjustment transistors Ta1 to Tan. The counter circuits 1112-111n receive the output of the counter circuit in the previous stage.

例えば図１２に示すように、カウンタ回路１１１１の出力信号Ｓａ１の周期はドライバ信号Ｓｄの２倍、カウンタ回路１１１２の出力信号Ｓａ２の周期はドライバ信号Ｓｄの周期の４倍、カウンタ回路１１１３の出力信号Ｓａ３の周期はドライバ信号Ｓｄの周期の８倍に設定される。   For example, as shown in FIG. 12, the cycle of the output signal Sa1 of the counter circuit 1111 is twice the cycle of the driver signal Sd, the cycle of the output signal Sa2 of the counter circuit 1112 is 4 times the cycle of the driver signal Sd, and the output signal of the counter circuit 1113 The period of Sa3 is set to 8 times the period of the driver signal Sd.

なお、調整トランジスタＴａ１〜Ｔａｎとスイッチング素子ＳＷとの間に配置される入力抵抗Ｒ２１〜Ｒ２ｎの抵抗値は、オン状態の駆動トランジスタＴｄと調整トランジスタＴａ１〜Ｔａｎの組み合わせがどのようなものであっても、出力電流Ｉｇの大きさが組み合わせ毎に異なるように設定される。   Note that the resistance values of the input resistors R21 to R2n arranged between the adjustment transistors Ta1 to Tan and the switching element SW are the combinations of the on-state drive transistor Td and the adjustment transistors Ta1 to Tan. Also, the magnitude of the output current Ig is set to be different for each combination.

（第２の実施形態）
スイッチング素子ＳＷのスイッチング速度を低下させる目的などのために第１の入力抵抗Ｒ１を大きくした場合は、スイッチング素子ＳＷに大電流を流さなければならない期間にスイッチング素子ＳＷの入力電圧（ゲート電圧）が十分に上昇せずに、スイッチング素子ＳＷに大電流を流せないという問題が発生する可能性がある。 (Second Embodiment)
When the first input resistance R1 is increased for the purpose of reducing the switching speed of the switching element SW, the input voltage (gate voltage) of the switching element SW is increased during a period in which a large current must flow through the switching element SW. There is a possibility that a large current cannot flow through the switching element SW without sufficiently increasing.

スイッチング素子ＳＷのスイッチング動作には、スイッチング素子ＳＷのオン／オフを切り替える期間（以下において、「第１の期間Ｔｍ１」という。）と、スイッチング素子ＳＷに流れる電流を増大させる期間（以下において、「第２の期間Ｔｍ２」という。）とに分けられる。   The switching operation of the switching element SW includes a period for switching on / off of the switching element SW (hereinafter referred to as “first period Tm1”) and a period for increasing the current flowing through the switching element SW (hereinafter referred to as “ Second period Tm2 ").

例えば、スイッチング素子ＳＷがＭＯＳトランジスタである場合、図１３に示すように、スイッチング素子ＳＷのスイッチング動作は、ゲート電圧Ｖｇｓの印加によってオン／オフが切り替わる第１の期間Ｔｍ１と、ゲート電圧Ｖｇｓの大きさに比例してスイッチング素子ＳＷに流れる電流Ｉdsが増大する第２の期間Ｔｍ２とに分けられる。   For example, when the switching element SW is a MOS transistor, as shown in FIG. 13, the switching operation of the switching element SW is performed in a first period Tm1 during which the ON / OFF is switched by application of the gate voltage Vgs and the magnitude of the gate voltage Vgs. This is divided into a second period Tm2 in which the current Ids flowing through the switching element SW increases in proportion to the length.

スイッチング回路１０が図１４（ａ）に示す特性を有する場合を考える。第１の入力抵抗Ｒ１を更に大きくすると、図１４（ｂ）に示すように、駆動トランジスタＴｄのみでスイッチング素子ＳＷを駆動する期間において、スイッチング素子ＳＷの入力端子の入力レベルＶinが十分に高くならず、スイッチング素子ＳＷに大電流を流せない場合がある。図１４（ｂ）において、大電流を流すために必要な入力レベルＶinを破線で示している。一方、スイッチング素子ＳＷのスイッチング速度に起因するノイズの低減のためには、第１の期間Ｔｍ１で駆動力を調整すればよい。   Consider a case where the switching circuit 10 has the characteristics shown in FIG. When the first input resistance R1 is further increased, as shown in FIG. 14B, the input level Vin of the input terminal of the switching element SW is sufficiently high in the period in which the switching element SW is driven only by the driving transistor Td. In some cases, a large current cannot flow through the switching element SW. In FIG. 14B, the input level Vin required for flowing a large current is indicated by a broken line. On the other hand, in order to reduce noise due to the switching speed of the switching element SW, the driving force may be adjusted in the first period Tm1.

したがって、スイッチング素子ＳＷを駆動する駆動力が小さく設定された周期（以下において、「小駆動力サイクル」という。）において、第１の期間Ｔｍ１では駆動力が小さいままで、第２の期間Ｔｍ２では駆動力を大きくして、スイッチング素子ＳＷに大電流を流すことが好ましい。その結果、図１４（ｃ）に示すように、小駆動力サイクルの途中で入力レベルＶinの大きさを大きくすることによって、電流Ｉdsに発生するノイズを小さくしたままで、スイッチング素子ＳＷに大電流を流すことができる。   Therefore, in the cycle in which the driving force for driving the switching element SW is set to be small (hereinafter referred to as “small driving force cycle”), the driving force remains small in the first period Tm1 and in the second period Tm2. It is preferable to increase the driving force so that a large current flows through the switching element SW. As a result, as shown in FIG. 14C, by increasing the magnitude of the input level Vin in the middle of the small driving force cycle, a large current is supplied to the switching element SW while reducing the noise generated in the current Ids. Can flow.

本発明の第２の実施形態に係るスイッチング回路１０は、第２の期間Ｔｍ２でスイッチング素子ＳＷに大電流を流すために、小駆動力サイクルにおいて、その周期の始めの一定期間では駆動力を小さくし、その後は駆動力を大きくする。   Since the switching circuit 10 according to the second embodiment of the present invention causes a large current to flow through the switching element SW in the second period Tm2, in the small driving force cycle, the driving force is reduced in a certain period at the beginning of the cycle. After that, the driving force is increased.

具体的には、小駆動力サイクルにおいて、第１の期間でのみ駆動力を小さくする調整を実行し、その小駆動力サイクルの第２の期間では駆動力を小さくする調整を停止する。このために、第２の実施形態の係るスイッチング回路１０は、小駆動力サイクルの途中で駆動力を大きくするために、駆動力の調整を１つの周期の途中で停止させる停止機構を有する。   Specifically, in the small driving force cycle, the adjustment for reducing the driving force is executed only in the first period, and the adjustment for reducing the driving force is stopped in the second period of the small driving force cycle. For this reason, the switching circuit 10 according to the second embodiment has a stop mechanism that stops the adjustment of the driving force in the middle of one cycle in order to increase the driving force in the middle of the small driving force cycle.

図１５に、停止機構としてタイマー１１３を用いた例を示す。ＯＲ回路１１２から出力される信号ＳORがタイマー１１３に入力され、タイマー１１３から出力される信号Ｂとドライバ信号Ｓｄの論理和の信号ＡがＯＲ回路１１４から出力される。信号Ａは、調整トランジスタＴａに入力される。 FIG. 15 shows an example in which the timer 113 is used as a stop mechanism. A signal SOR output from the OR circuit 112 is input to the timer 113, and a signal A that is a logical sum of the signal B output from the timer 113 and the driver signal Sd is output from the OR circuit 114. The signal A is input to the adjustment transistor Ta.

タイマー１１３は、入力される信号がＬｏｗレベルになった後、一定時間Ｔｔの間、Ｈｉｇｈレベルの信号を出力する。この一定時間Ｔｔの長さは、スイッチング動作に起因してスイッチング素子ＳＷにノイズが発生する期間、即ち、スイッチング素子ＳＷのオン／オフを切り替える第１の期間Ｔｍ１程度以上であるように設定される。また、一定時間Ｔｔの長さは、一定時間Ｔｔ後にスイッチング素子ＳＷに大電流を流すことできる電圧まで入力レベルＶｉｎが上昇できるように設定される。   The timer 113 outputs a high level signal for a predetermined time Tt after the input signal becomes low level. The length of the predetermined time Tt is set to be not less than a period during which noise is generated in the switching element SW due to the switching operation, that is, a first period Tm1 for switching on / off of the switching element SW. . The length of the fixed time Tt is set so that the input level Vin can be increased to a voltage that allows a large current to flow through the switching element SW after the fixed time Tt.

図１５に示したスイッチング回路１０の動作を、図１６に示すタイミングチャートを参照して説明する。図１６は、カウンタ回路１１１から出力される調整信号Ｓａの周期が、ドライバ信号Ｓｄの周期の２倍である場合について例示的に示している。なお、例えば第１の入力抵抗Ｒ１の抵抗値を２００Ω、第２の入力抵抗Ｒ２の抵抗値を３６Ωに設定する。このとき、駆動トランジスタＴｄのみでスイッチング素子ＳＷを駆動する場合のスイッチング素子ＳＷの入力抵抗は２００Ω、駆動トランジスタＴｄと調整トランジスタＴａによりスイッチング素子ＳＷを駆動する場合のスイッチング素子ＳＷの入力抵抗は３０Ωである。   The operation of the switching circuit 10 shown in FIG. 15 will be described with reference to the timing chart shown in FIG. FIG. 16 exemplarily shows a case where the cycle of the adjustment signal Sa output from the counter circuit 111 is twice the cycle of the driver signal Sd. For example, the resistance value of the first input resistor R1 is set to 200Ω, and the resistance value of the second input resistor R2 is set to 36Ω. At this time, when the switching element SW is driven only by the driving transistor Td, the input resistance of the switching element SW is 200Ω, and when the switching element SW is driven by the driving transistor Td and the adjustment transistor Ta, the input resistance of the switching element SW is 30Ω. is there.

図１６に示すように、時刻ｔ２１において、ドライバ信号ＳｄがＨレベルになる。カウンタ回路１１１から出力される調整信号ＳａはＨレベルになり、タイマー１１３に入力される信号ＳORはＨレベルである。このため、タイマー１１３から出力される信号ＢはＬレベルを維持し、信号ＡはＨレベルを維持する。その結果、スイッチング素子ＳＷの入力端子に印加される入力レベルＶinはＨレベルからＬレベルに変化する。このため、スイッチング素子ＳＷはオフ状態であり、電流Ｉdsは流れない。 As shown in FIG. 16, at time t21, the driver signal Sd becomes H level. Adjusting signal Sa output from the counter circuit 111 becomes H level, the signal S OR inputted to the timer 113 is at H level. Therefore, the signal B output from the timer 113 maintains the L level, and the signal A maintains the H level. As a result, the input level Vin applied to the input terminal of the switching element SW changes from the H level to the L level. For this reason, the switching element SW is in an OFF state, and the current Ids does not flow.

時刻ｔ２２において、ドライバ信号ＳｄがＬレベルになり、調整信号ＳａがＨレベルを維持するため、タイマー１１３に入力される信号ＳORはＨレベルを維持し、タイマー１１３から出力される信号ＢはＬレベルを維持する。一方、信号ＡはＬレベルに変化する。その結果、入力レベルＶinはＬレベルからＨレベルに変化し、電流Ｉdsは徐々に増大する。このとき、駆動トランジスタＴｄと調整トランジスタＴａの出力電流の和によりスイッチング素子ＳＷが駆動されるため、入力レベルＶinの変化は急激である。このため、電流Ｉdsにノイズが発生する時間は短い。つまり、ノイズの周波数が高い。 At time t22, since the driver signal Sd becomes L level, the adjustment signal Sa is maintained at H level, the signal S OR inputted to the timer 113 maintains the H level, the signal B outputted from the timer 113 is L Maintain level. On the other hand, the signal A changes to the L level. As a result, the input level Vin changes from the L level to the H level, and the current Ids gradually increases. At this time, since the switching element SW is driven by the sum of the output currents of the drive transistor Td and the adjustment transistor Ta, the change in the input level Vin is abrupt. For this reason, the time for generating noise in the current Ids is short. That is, the noise frequency is high.

時刻ｔ２３において、ドライバ信号ＳｄがＨレベルになり、調整信号ＳａはＬレベルになる。このため、信号ＳORはＨレベルを維持し、タイマー１１３から出力される信号ＢはＬレベルを維持する。一方、信号ＡはＨレベルになる。その結果、入力レベルＶinはＨレベルからＬレベルに変化する。これにより、電流Ｉdsは流れなくなる。 At time t23, the driver signal Sd becomes H level and the adjustment signal Sa becomes L level. Therefore, the signal SOR maintains the H level, and the signal B output from the timer 113 maintains the L level. On the other hand, the signal A becomes H level. As a result, the input level Vin changes from the H level to the L level. Thereby, the current Ids does not flow.

時刻ｔ２４において、ドライバ信号ＳｄがＬレベルになり、調整信号ＳａはＬレベルが維持される。このため、信号ＳORはＬレベルに変化し、タイマー１１３から出力される信号ＢはＨレベルに変化する。その結果、信号ＡはＨレベルを維持する。これにより、入力レベルＶinはＬレベルからＨレベルに変化し、電流Ｉdsは徐々に増大する。このとき、駆動トランジスタＴｄの出力電流のみによりスイッチング素子ＳＷが駆動されるため、入力レベルＶinの変化は穏やかである。このため、電流Ｉdsにノイズが発生する時間は長く、ノイズの周波数が低い。 At time t24, the driver signal Sd becomes L level, and the adjustment signal Sa is maintained at L level. For this reason, the signal SOR changes to the L level, and the signal B output from the timer 113 changes to the H level. As a result, the signal A maintains the H level. As a result, the input level Vin changes from the L level to the H level, and the current Ids gradually increases. At this time, since the switching element SW is driven only by the output current of the drive transistor Td, the change in the input level Vin is gentle. For this reason, the time during which noise occurs in the current Ids is long, and the noise frequency is low.

時刻ｔ２４から一定時間Ｔｔ後の時刻ｔ２５において、ドライバ信号ＳｄがＬレベルのままで、タイマー１１３から出力される信号ＢがＬレベルに変化する。その結果、スイッチング素子ＳＷがオン状態のままで信号ＡがＨレベルからＬレベルに変化する。これにより、ドライバ信号Ｓｄのパルス波の１つの周期の途中で、駆動トランジスタＴｄと調整トランジスタＴａの出力電流の和によりスイッチング素子ＳＷが駆動されるようになる。   At time t25 after a certain time Tt from time t24, the driver signal Sd remains at L level, and the signal B output from the timer 113 changes to L level. As a result, the signal A changes from the H level to the L level while the switching element SW remains on. Thus, the switching element SW is driven by the sum of the output currents of the drive transistor Td and the adjustment transistor Ta in the middle of one cycle of the pulse wave of the driver signal Sd.

時刻ｔ２６において、ドライバ信号ＳｄがＨレベルになり、調整信号ＳａがＨレベルになる。信号ＢがＬレベルを維持するが、信号ＡはＨレベルに変化する。その結果、入力レベルＶinはＨレベルからＬレベルに変化し、電流Ｉdsは流れなくなる。その後は、時刻ｔ２１〜時刻ｔ２６における動作が繰り返される。   At time t26, the driver signal Sd becomes H level and the adjustment signal Sa becomes H level. The signal B maintains the L level, but the signal A changes to the H level. As a result, the input level Vin changes from the H level to the L level, and the current Ids does not flow. Thereafter, the operation from time t21 to time t26 is repeated.

上記のように、図１５に示したスイッチング回路１０によれば、タイマー１１３によって、ドライバ信号Ｓｄ及びカウンタ回路１１１の出力する調整信号Ｓａが共にＬレベルになった後の一定時間Ｔｔだけ、調整トランジスタＴａに入力される信号ＡがＨレベルに維持される。その後、信号ＡはＬレベルに変化する。したがって、一定時間Ｔｔのみ、駆動トランジスタＴｄのみでスイッチング素子ＳＷを駆動し、その後は、駆動トランジスタＴｄと調整トランジスタＴａにより、スイッチング素子ＳＷが駆動される。   As described above, according to the switching circuit 10 shown in FIG. 15, the adjustment transistor is applied only for a certain time Tt after both the driver signal Sd and the adjustment signal Sa output from the counter circuit 111 become L level by the timer 113. The signal A input to Ta is maintained at the H level. Thereafter, the signal A changes to the L level. Therefore, the switching element SW is driven only by the driving transistor Td for a certain time Tt, and thereafter, the switching element SW is driven by the driving transistor Td and the adjustment transistor Ta.

以上に説明したように、図１５に示したスイッチング回路１０によれば、第１の期間Ｔｍ１ではスイッチング素子ＳＷを駆動する駆動力が小さいままで、第２の期間Ｔｍ２では駆動力を大きくすることによって、各周期においてスイッチング素子ＳＷに大電流を流すことができる。   As described above, according to the switching circuit 10 shown in FIG. 15, the driving force for driving the switching element SW remains small in the first period Tm1, and the driving force is increased in the second period Tm2. Thus, a large current can flow through the switching element SW in each cycle.

図１７に、スイッチング素子ＳＷの入力端子の電圧をモニタして、駆動力の調整を１つの周期の途中で停止させ、小駆動力サイクルの途中で駆動力を大きくする例を示す。   FIG. 17 shows an example in which the voltage at the input terminal of the switching element SW is monitored, the adjustment of the driving force is stopped in the middle of one cycle, and the driving force is increased in the middle of the small driving force cycle.

具体的には、図１７に示した駆動回路１１は、スイッチング素子ＳＷの入力端子の入力レベルＶｉｎと一定の設定電圧Ｖｔｈとを比較するコンパレータ１１５を備える。コンパレータ１１５のプラス側端子に入力レベルＶｉｎが入力され、マイナス側端子に設定電圧Ｖｔｈが入力される。設定電圧Ｖｔｈは、スイッチング素子ＳＷのオン／オフを切り替える第１の期間Ｔｍ１を経過後に入力レベルＶｉｎが到達する電圧値に設定される。つまり、スイッチング素子ＳＷのスイッチング動作が第２の期間Ｔｍ２での動作になった後に、コンパレータ１１５が出力する信号ＳｃｍがＬレベルからＨレベルに変化する。例えば、設定電圧Ｖｔｈを２Ｖ程度に設定する。   Specifically, the drive circuit 11 shown in FIG. 17 includes a comparator 115 that compares the input level Vin of the input terminal of the switching element SW with a constant set voltage Vth. The input level Vin is input to the plus terminal of the comparator 115, and the set voltage Vth is input to the minus terminal. The set voltage Vth is set to a voltage value at which the input level Vin reaches after the first period Tm1 for switching on / off of the switching element SW has elapsed. That is, after the switching operation of the switching element SW becomes the operation in the second period Tm2, the signal Scm output from the comparator 115 changes from the L level to the H level. For example, the set voltage Vth is set to about 2V.

コンパレータ１１５が出力する信号Ｓｃｍと、カウンタ回路１１１の出力する調整信号ＳａがＯＲ回路１１２に入力され、ＯＲ回路１１２は信号Ｓｃｍと調整信号Ｓａの論理和の信号ＳORを出力する。信号ＳORとドライバ信号Ｓｄとの論理和の信号Ｂ１がＯＲ回路１１６から出力され、信号Ｂ１はインバータ１１７により逆相の信号Ｂ２に変換される。信号Ｂ２とドライバ信号Ｓｄとの論理和の信号ＡがＯＲ回路１１８から出力され、調整トランジスタＴａに信号Ａが入力される。 A signal Scm from the comparator 115 outputs the output adjusting signal Sa of the counter circuit 111 is input to the OR circuit 112, OR circuit 112 outputs a signal S OR logic sum of the signals Scm and the adjustment signal Sa. Signal B1 of the logical sum of the signals S OR and the driver signal Sd is output from the OR circuit 116, the signal B1 is converted into a signal B2 of the opposite phase by an inverter 117. A logical sum signal A of the signal B2 and the driver signal Sd is output from the OR circuit 118, and the signal A is input to the adjustment transistor Ta.

図１７に示したスイッチング回路１０の動作を、図１８に示すタイミングチャートを参照して説明する。図１８は、カウンタ回路１１１から出力される調整信号Ｓａの周期が、ドライバ信号Ｓｄの周期の２倍である場合について例示的に示している。以下では、小駆動力サイクルにおける動作を説明する。   The operation of the switching circuit 10 shown in FIG. 17 will be described with reference to the timing chart shown in FIG. FIG. 18 exemplarily shows a case where the cycle of the adjustment signal Sa output from the counter circuit 111 is twice the cycle of the driver signal Sd. Hereinafter, the operation in the small driving force cycle will be described.

時刻ｔ３１において、ドライバ信号ＳｄがＨレベルになり、調整信号ＳａはＬレベルになる。ドライバ信号ＳｄがＨレベルであるため、信号Ｂ１はＨレベル、信号Ｂ２はＬレベル、信号ＡはＨレベルである。このため、入力レベルＶｉｎはＬレベルであり、コンパレータ１１５が出力する信号ＳｃｍはＬレベル、信号ＳORはＬレベルである。したがって、スイッチング素子ＳＷに電流Ｉdsは流れない。 At time t31, the driver signal Sd becomes H level and the adjustment signal Sa becomes L level. Since the driver signal Sd is at the H level, the signal B1 is at the H level, the signal B2 is at the L level, and the signal A is at the H level. Therefore, the input level Vin is at the L level, the signal Scm the comparator 115 outputs the L level, the signal S OR is at the L level. Therefore, the current Ids does not flow through the switching element SW.

時刻ｔ３２において、ドライバ信号ＳｄがＬレベルになり、調整信号ＳａはＬレベルを維持する。信号Ｂ１がＬレベルに変化し、信号Ｂ２がＨレベルに変化するため、信号ＡはＨレベルを維持する。その結果、駆動トランジスタＴｄのみによりスイッチング素子ＳＷが駆動され、入力レベルＶinはＬレベルからＨレベルに変化し、電流Ｉdsは徐々に増大する。このとき、駆動トランジスタＴｄの出力電流のみによりスイッチング素子ＳＷが駆動されるため、スイッチング素子ＳＷの入力端子の入力レベルＶinの変化は緩やかである。このため、電流Ｉdsにノイズが発生する時間は長く、ノイズの周波数が低い。このとき、入力レベルＶｉｎが変化し始めであるため、入力レベルＶｉｎは設定電圧Ｖｔｈよりも低く、コンパレータ１１５が出力する信号ＳｃｍはＬレベルを維持する。   At time t32, the driver signal Sd becomes L level, and the adjustment signal Sa maintains L level. Since the signal B1 changes to the L level and the signal B2 changes to the H level, the signal A maintains the H level. As a result, the switching element SW is driven only by the drive transistor Td, the input level Vin changes from the L level to the H level, and the current Ids gradually increases. At this time, since the switching element SW is driven only by the output current of the drive transistor Td, the change in the input level Vin of the input terminal of the switching element SW is gentle. For this reason, the time during which noise occurs in the current Ids is long, and the noise frequency is low. At this time, since the input level Vin starts to change, the input level Vin is lower than the set voltage Vth, and the signal Scm output from the comparator 115 maintains the L level.

その後、入力レベルＶｉｎが設定電圧Ｖｔｈよりも高くなる時刻ｔ３３において、コンパレータ１１５が出力する信号ＳｃｍがＨレベルに変化する。このため、信号ＳORがＨレベルに変化して、信号Ｂ１がＨレベルに、信号Ｂ２がＬレベルに変化する。その結果、スイッチング素子ＳＷがオン状態のままで信号ＡがＨレベルからＬレベルに変化する。これにより、ドライバ信号Ｓｄのパルス波の１つの周期の途中で、駆動トランジスタＴｄと調整トランジスタＴａの出力電流の和によりスイッチング素子ＳＷが駆動されるようになる。 Thereafter, at time t33 when the input level Vin becomes higher than the set voltage Vth, the signal Scm output from the comparator 115 changes to the H level. For this reason, the signal SOR changes to the H level, the signal B1 changes to the H level, and the signal B2 changes to the L level. As a result, the signal A changes from the H level to the L level while the switching element SW remains on. Thus, the switching element SW is driven by the sum of the output currents of the drive transistor Td and the adjustment transistor Ta in the middle of one cycle of the pulse wave of the driver signal Sd.

時刻ｔ３４において、ドライバ信号ＳｄがＨレベルになり、調整信号ＳａがＨレベルになる。信号Ｂ２はＬレベルを維持するが、信号ＡはＨレベルに変化する。その結果、入力レベルＶinはＨレベルからＬレベルに変化し、電流Ｉdsは流れなくなる。   At time t34, the driver signal Sd becomes H level and the adjustment signal Sa becomes H level. The signal B2 maintains the L level, but the signal A changes to the H level. As a result, the input level Vin changes from the H level to the L level, and the current Ids does not flow.

以上に説明したように、図１７に示したスイッチング回路１０によれば、小駆動力サイクルにおいて、スイッチング素子ＳＷのスイッチング動作が第２の期間Ｔｍ２での動作になった後に、調整トランジスタＴａがオンし、スイッチング素子ＳＷが駆動トランジスタＴｄと調整トランジスタＴａとによって駆動される。これにより、第１の期間Ｔｍ１ではスイッチング素子ＳＷを駆動する駆動力が小さいままで、第２の期間Ｔｍ２では駆動力が大きくなり、各周期においてスイッチング素子ＳＷに大電流を流すことができる。   As described above, according to the switching circuit 10 shown in FIG. 17, the adjustment transistor Ta is turned on after the switching operation of the switching element SW is performed in the second period Tm2 in the small driving force cycle. The switching element SW is driven by the drive transistor Td and the adjustment transistor Ta. As a result, the driving force for driving the switching element SW remains small in the first period Tm1, and the driving force increases in the second period Tm2, so that a large current can flow through the switching element SW in each cycle.

図１９に、スイッチング素子ＳＷのドレイン−ソース間の電圧Ｖdsをモニタして、小駆動力サイクルの途中で駆動力を大きくする例を示す。   FIG. 19 shows an example in which the driving force is increased in the middle of the small driving force cycle by monitoring the drain-source voltage Vds of the switching element SW.

図１９に示した駆動回路１１は、コンパレータ１１５のプラス側端子に、入力レベルＶｉｎではなく、スイッチング素子ＳＷの電圧Ｖdsが入力されることが、図１７に示した駆動回路１１と異なる点である。そして、コンパレータ１１５が出力する信号Ｓｃｍはインバータ１１９によって反転され、反転された信号Ｓｃｍ２がＯＲ回路１１２の一方の入力端子に入力される。他は、図１７に示した駆動回路１１と同様の構成である。   The driving circuit 11 shown in FIG. 19 is different from the driving circuit 11 shown in FIG. 17 in that not the input level Vin but the voltage Vds of the switching element SW is input to the positive side terminal of the comparator 115. . The signal Scm output from the comparator 115 is inverted by the inverter 119, and the inverted signal Scm2 is input to one input terminal of the OR circuit 112. The other configuration is the same as that of the drive circuit 11 shown in FIG.

コンパレータ１１５のマイナス側端子に入力される設定電圧Ｖｔｈは、スイッチング素子ＳＷのオン／オフを切り替える第１の期間Ｔｍ１を経過後に電圧Ｖdsが到達する電圧値に設定される。つまり、スイッチング素子ＳＷのスイッチング動作が第２の期間Ｔｍ２での動作になった後に、コンパレータ１１５が出力する信号ＳｃｍがＬレベルからＨレベルに変化する。例えば、設定電圧Ｖｔｈを２Ｖ程度に設定する。   The set voltage Vth input to the negative terminal of the comparator 115 is set to a voltage value that the voltage Vds reaches after the first period Tm1 for switching on / off of the switching element SW. That is, after the switching operation of the switching element SW becomes the operation in the second period Tm2, the signal Scm output from the comparator 115 changes from the L level to the H level. For example, the set voltage Vth is set to about 2V.

図１９に示したスイッチング回路１０は、電圧Ｖdsをモニタするため、入力レベルＶｉｎをモニタする図１７に示したスイッチング回路１０よりも、スイッチング素子ＳＷのスイッチング動作が第１の期間Ｔｍ１から第２の期間Ｔｍ２に移行したことをより確実に検知することができる。   Since the switching circuit 10 shown in FIG. 19 monitors the voltage Vds, the switching operation of the switching element SW is performed from the first period Tm1 to the second time more than the switching circuit 10 shown in FIG. It is possible to more reliably detect the shift to the period Tm2.

図１９に示したスイッチング回路１０の動作を表すタイミングチャートを図２０に示す。時刻ｔ４１〜時刻ｔ４４は、小駆動力サイクルにおける動作を示している。図２０に示したように、図１９に示したスイッチング回路１０の動作は、図１７に示したスイッチング回路１０とほぼ同様である。   FIG. 20 shows a timing chart representing the operation of the switching circuit 10 shown in FIG. Time t41 to time t44 show operations in the small driving force cycle. As shown in FIG. 20, the operation of the switching circuit 10 shown in FIG. 19 is substantially the same as that of the switching circuit 10 shown in FIG.

時刻ｔ４１において、ドライバ信号ＳｄがＨレベル、調整信号ＳａはＬレベルであり、信号ＡはＨレベルである。このため、スイッチング素子ＳＷはオフ状態であり、電流Ｉdsは流れない。電圧Ｖdsは設定電圧Ｖｔｈよりも高いため、コンパレータ１１５が出力する信号ＳｃｍはＨレベルであり、信号Ｓｃｍ２はＬレベルである。   At time t41, the driver signal Sd is at the H level, the adjustment signal Sa is at the L level, and the signal A is at the H level. For this reason, the switching element SW is in an OFF state, and the current Ids does not flow. Since the voltage Vds is higher than the set voltage Vth, the signal Scm output from the comparator 115 is at the H level, and the signal Scm2 is at the L level.

時刻ｔ４２において、ドライバ信号ＳｄがＬレベルになり、調整信号ＳａはＬレベルを維持する。信号Ｂ１がＬレベルに変化し、信号Ｂ２がＨレベルに変化するため、信号ＡはＨレベルを維持する。その結果、駆動トランジスタＴｄのみによりスイッチング素子ＳＷが駆動され、入力レベルＶinはＬレベルからＨレベルに変化し、電流Ｉdsは徐々に増大する。このとき、駆動トランジスタＴｄの出力電流のみによりスイッチング素子ＳＷが駆動されるため、スイッチング素子ＳＷの入力端子の入力レベルＶinの変化は緩やかである。このため、電流Ｉdsにノイズが発生する時間は長く、ノイズの周波数が低い。このとき、スイッチング素子ＳＷがスイッチング動作し始めであるため、電圧Ｖdsは設定電圧Ｖｔｈよりも高く、信号Ｓｃｍ２はＬレベルを維持する。   At time t42, the driver signal Sd becomes L level, and the adjustment signal Sa maintains L level. Since the signal B1 changes to the L level and the signal B2 changes to the H level, the signal A maintains the H level. As a result, the switching element SW is driven only by the drive transistor Td, the input level Vin changes from the L level to the H level, and the current Ids gradually increases. At this time, since the switching element SW is driven only by the output current of the drive transistor Td, the change in the input level Vin of the input terminal of the switching element SW is gentle. For this reason, the time during which noise occurs in the current Ids is long, and the noise frequency is low. At this time, since the switching element SW starts to perform a switching operation, the voltage Vds is higher than the set voltage Vth, and the signal Scm2 maintains the L level.

その後、電圧Ｖdsが設定電圧Ｖｔｈよりも低くなる時刻ｔ４３において、コンパレータ１１５が出力する信号ＳｃｍがＬレベルに変化し、信号Ｓｃｍ２がＨレベルに変化する。このため、信号ＳORがＨレベルに変化して、信号Ｂ１がＨレベルに、信号Ｂ２がＬレベルに変化する。その結果、スイッチング素子ＳＷがオン状態のままで信号ＡがＨレベルからＬレベルに変化する。これにより、ドライバ信号Ｓｄのパルス波の１つの周期の途中で、駆動トランジスタＴｄと調整トランジスタＴａの出力電流の和によりスイッチング素子ＳＷが駆動されるようになる。 Thereafter, at time t43 when the voltage Vds becomes lower than the set voltage Vth, the signal Scm output from the comparator 115 changes to L level, and the signal Scm2 changes to H level. For this reason, the signal SOR changes to the H level, the signal B1 changes to the H level, and the signal B2 changes to the L level. As a result, the signal A changes from the H level to the L level while the switching element SW remains on. Thus, the switching element SW is driven by the sum of the output currents of the drive transistor Td and the adjustment transistor Ta in the middle of one cycle of the pulse wave of the driver signal Sd.

時刻ｔ４４において、ドライバ信号ＳｄがＨレベルになり、調整信号ＳａがＨレベルになる。信号Ｂ２はＬレベルを維持するが、信号ＡはＨレベルに変化する。その結果、スイッチング素子ＳＷはオフ状態になり、電流Ｉdsは流れない。   At time t44, the driver signal Sd becomes H level and the adjustment signal Sa becomes H level. The signal B2 maintains the L level, but the signal A changes to the H level. As a result, the switching element SW is turned off and the current Ids does not flow.

以上に説明したように、図１９に示したスイッチング回路１０によれば、小駆動力サイクルにおいて、スイッチング素子ＳＷのスイッチング動作が第２の期間Ｔｍ２での動作になった後に、調整トランジスタＴａがオンし、スイッチング素子ＳＷは駆動トランジスタＴｄと調整トランジスタＴａとによって駆動される。これにより、第１の期間Ｔｍ１ではスイッチング素子ＳＷを駆動する駆動力が小さいままで、第２の期間Ｔｍ２では駆動力を大きくして、スイッチング素子ＳＷに大電流を流すことができる。   As described above, according to the switching circuit 10 shown in FIG. 19, the adjustment transistor Ta is turned on after the switching operation of the switching element SW is performed in the second period Tm2 in the small driving force cycle. The switching element SW is driven by the drive transistor Td and the adjustment transistor Ta. As a result, the driving force for driving the switching element SW remains small in the first period Tm1, and the driving force is increased in the second period Tm2 to allow a large current to flow through the switching element SW.

以上に説明したように、第２の実施形態に係るスイッチング回路１０によれば、例えばスイッチング素子ＳＷのスイッチング速度を低下させるために第１の入力抵抗Ｒ１を大きくした場合においても、スイッチング素子ＳＷに大電流を流すことができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。   As described above, according to the switching circuit 10 according to the second embodiment, even when the first input resistance R1 is increased to reduce the switching speed of the switching element SW, for example, A large current can flow. Others are substantially the same as those in the first embodiment, and redundant description is omitted.

（第３の実施形態）
本発明の第３の実施形態に係るスイッチング回路１０は、図２１に示すように、一定期間内で周期の変動するパルス波の変調信号Ｓｍｄを出力するパルス出力装置１３を更に備える。 (Third embodiment)
As shown in FIG. 21, the switching circuit 10 according to the third embodiment of the present invention further includes a pulse output device 13 that outputs a modulated signal Smd of a pulse wave whose cycle varies within a certain period.

図１に示したスイッチング回路１０では、ドライバ信号Ｓｄを用いて調整信号Ｓａを生成する。このため、例えば図１に示すようにカウンタ回路１１１によって調整信号Ｓａが生成され、調整信号Ｓａのパルス波の周期は、ドライバ信号Ｓｄの周期の定数倍である。このため、分散されたノイズの周波数は、ドライバ信号Ｓｄの周期によって規定される一定の値に制限される。   In the switching circuit 10 shown in FIG. 1, the adjustment signal Sa is generated using the driver signal Sd. For this reason, for example, as shown in FIG. 1, the adjustment signal Sa is generated by the counter circuit 111, and the period of the pulse wave of the adjustment signal Sa is a constant multiple of the period of the driver signal Sd. For this reason, the frequency of the dispersed noise is limited to a constant value defined by the period of the driver signal Sd.

これに対し、図２１に示すスイッチング回路１０では、駆動回路１１が、ドライバ信号Ｓｄの周期に依存しない調整信号Ｓａとして変調信号Ｓｍｄを用いることにより、スイッチング素子ＳＷを駆動する。具体的には、変調信号Ｓｍｄとドライバ信号ＳｄがＯＲ回路１１２に入力される。そして、変調信号Ｓｍｄとドライバ信号Ｓｄとの論理和の信号ＳORが、信号Ａとして調整トランジスタＴａに入力される。 On the other hand, in the switching circuit 10 shown in FIG. 21, the drive circuit 11 drives the switching element SW by using the modulation signal Smd as the adjustment signal Sa that does not depend on the period of the driver signal Sd. Specifically, the modulation signal Smd and the driver signal Sd are input to the OR circuit 112. Then, the signal S OR logical sum of the modulation signal Smd and the driver signal Sd is inputted to the regulator transistor Ta as the signal A.

図２１に示したスイッチング回路１０の動作を表すタイミングチャートを、図２２に示す。図２２に示すように、変調信号ＳｍｄがＬレベルのときにドライバ信号ＳｄがＬレベルになると、信号ＳORがＨレベルからＬレベルに変化し、調整トランジスタＴａがオンする。即ち、ドライバ信号ＳｄがＬレベルである周期において、変調信号ＳｍｄがＨレベルのときはスイッチング素子ＳＷが駆動トランジスタＴｄのみよって駆動され、変調信号ＳｍｄがＬレベルのときはスイッチング素子ＳＷが駆動トランジスタＴｄと調整トランジスタＴａとによって駆動される。このため、変調信号ＳｍｄがＬレベルのときはスイッチング素子ＳＷで発生するノイズの周波数が高く、変調信号ＳｍｄがＨレベルのときはノイズの周波数が低い。したがって、変調信号Ｓｍｄの周期を適宜調整することによって、ノイズを分散させる周期を任意に設定することができる。 FIG. 22 shows a timing chart representing the operation of the switching circuit 10 shown in FIG. As shown in FIG. 22, when the modulation signal Smd driver signal Sd becomes the L level when the L level, the signal S OR changes from H level to L level, the adjustment transistor Ta is turned on. That is, in the period in which the driver signal Sd is at L level, when the modulation signal Smd is at H level, the switching element SW is driven only by the drive transistor Td, and when the modulation signal Smd is at L level, the switching element SW is driven by the drive transistor Td. And the adjustment transistor Ta. For this reason, when the modulation signal Smd is at L level, the frequency of noise generated in the switching element SW is high, and when the modulation signal Smd is at H level, the frequency of noise is low. Therefore, by appropriately adjusting the period of the modulation signal Smd, the period for dispersing noise can be arbitrarily set.

以上に説明したように、第３の実施形態に係るスイッチング回路１０によれば、ノイズの周波数を変化させる周期を、第１の実施形態に係るスイッチング回路１０と比較して、更に自由に設定することができる。また、例えばカウンタ回路１１１などが不要になるため、駆動回路１１を小型化することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。   As described above, according to the switching circuit 10 according to the third embodiment, the period for changing the noise frequency is set more freely as compared with the switching circuit 10 according to the first embodiment. be able to. In addition, for example, the counter circuit 111 or the like is not necessary, so that the drive circuit 11 can be downsized. Others are substantially the same as those in the first embodiment, and redundant description is omitted.

なお、第３の実施形態に係るスイッチング回路１０においても、第２の実施形態で説明した駆動力の調整を１つの周期の途中で停止させる停止機構を採用してもよいことはもちろんである。   Of course, the switching circuit 10 according to the third embodiment may employ a stop mechanism that stops the adjustment of the driving force described in the second embodiment in the middle of one cycle.

（その他の実施形態）
上記のように、本発明は第１乃至第３の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described according to the first to third embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

例えば、スイッチング回路１０を、図２３に示すように、ＰＷＭ方式のＤＣ−ＤＣコンバータ１のスイッチング回路として採用可能である。ＰＷＭ方式では、周期を一定にしたパルス波の「１」と「０」の割合（デューティ比）を可変することで出力電圧Ｖoutの平均値を制御し、定電圧を出力する。ＤＣ−ＤＣコンバータ１は、トランスＴの１次側の巻線Ｎ１の交流電圧によって２次側の巻線Ｎ２に誘起される交流電圧を入力電圧として、この入力電圧から一定の出力電圧Ｖoutを生成する電源装置である。巻線Ｎ２に誘起される交流電圧は、例えばダイオード３１とコンデンサ３２により構成される平滑回路３０によって平滑化される。   For example, the switching circuit 10 can be employed as a switching circuit of a PWM type DC-DC converter 1 as shown in FIG. In the PWM method, the average value of the output voltage Vout is controlled by changing the ratio (duty ratio) between “1” and “0” of a pulse wave having a constant period, and a constant voltage is output. The DC-DC converter 1 uses the AC voltage induced in the secondary winding N2 by the AC voltage of the primary winding N1 of the transformer T as an input voltage, and generates a constant output voltage Vout from this input voltage. It is a power supply device. The AC voltage induced in the winding N2 is smoothed by a smoothing circuit 30 including, for example, a diode 31 and a capacitor 32.

図２３に示すように、スイッチング回路１０は、１次側の直流電源２０から出力される直流電圧を１次側交流電圧に変換するためのスイッチング回路として使用される。なお、ドライバ信号出力回路１２は、出力電圧Ｖoutをモニタする制御回路４０からの制御信号Ｓｃによって制御され、ドライバ信号Ｓｄのデューティ比は、出力電圧Ｖoutに応じて設定される。つまり、ＤＣ−ＤＣコンバータ１では、１次側でのＰＷＭ方式制御によって出力電圧Ｖoutが定電圧に制御される。   As shown in FIG. 23, the switching circuit 10 is used as a switching circuit for converting a DC voltage output from the DC power supply 20 on the primary side into a primary AC voltage. The driver signal output circuit 12 is controlled by the control signal Sc from the control circuit 40 that monitors the output voltage Vout, and the duty ratio of the driver signal Sd is set according to the output voltage Vout. That is, in the DC-DC converter 1, the output voltage Vout is controlled to a constant voltage by PWM control on the primary side.

また、スイッチング回路１０を、２次側でＰＷＭ方式制御を行うＤＣ−ＤＣコンバータのスイッチング回路やチョッパ回路のスイッチング回路など、種々の回路におけるスイッチング回路として使用してもよい。   Further, the switching circuit 10 may be used as a switching circuit in various circuits such as a switching circuit of a DC-DC converter that performs PWM control on the secondary side and a switching circuit of a chopper circuit.

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

Ｒ１…第１の入力抵抗
Ｒ２…第２の入力抵抗
ＳＷ…スイッチング素子
Ｔａ…調整トランジスタ
Ｔｄ…駆動トランジスタ
Ｖｉｎ…入力レベル
Ｓａ…調整信号
Ｓｄ…ドライバ信号
１０…スイッチング回路
１１…駆動回路
１２…ドライバ信号出力回路
１３…パルス出力装置
１１１…カウンタ回路
１１２、１１４、１１６、１１８…ＯＲ回路
１１３…タイマー
１１５…コンパレータ
１１７、１１９…インバータ R1 ... first input resistance R2 ... second input resistance SW ... switching element Ta ... adjustment transistor Td ... drive transistor Vin ... input level Sa ... adjustment signal Sd ... driver signal 10 ... switching circuit 11 ... drive circuit 12 ... driver signal Output circuit 13: Pulse output device 111 ... Counter circuit 112, 114, 116, 118 ... OR circuit 113 ... Timer 115 ... Comparator 117, 119 ... Inverter

Claims (8)

スイッチング素子と、
一定周期でパルス波のドライバ信号を出力するドライバ信号出力回路と、
前記ドライバ信号のパルス波の周期を複数含む一定期間内において駆動力を変化させながら、前記周期に同期して前記スイッチング素子を駆動する駆動回路と
を備えることを特徴とするスイッチング回路。 A switching element;
A driver signal output circuit that outputs a pulse wave driver signal at a constant period;
A switching circuit comprising: a driving circuit that drives the switching element in synchronization with the period while changing a driving force within a certain period including a plurality of periods of the pulse wave of the driver signal. 前記駆動回路が、前記一定期間内に互いに大きさが異なる複数の出力電流を順次生成し、前記出力電流により前記スイッチング素子を駆動することを特徴とする請求項１に記載のスイッチング回路。   2. The switching circuit according to claim 1, wherein the drive circuit sequentially generates a plurality of output currents having different sizes within the predetermined period, and drives the switching element by the output current. 前記駆動回路が、
前記ドライバ信号により駆動される駆動トランジスタと、
前記ドライバ信号と、前記一定期間内で周期が変化するパルス波の調整信号との論理和の信号により駆動される調整トランジスタと
を備え、前記駆動トランジスタの出力電流により、又は前記駆動トランジスタの出力電流と前記調整トランジスタの出力電流の和により、前記スイッチング素子が駆動されることを特徴とする請求項２に記載のスイッチング回路。 The drive circuit is
A driving transistor driven by the driver signal;
An adjustment transistor driven by a logical sum signal of the driver signal and an adjustment signal of a pulse wave whose period changes within the predetermined period, and an output current of the drive transistor or an output current of the drive transistor The switching circuit according to claim 2, wherein the switching element is driven by the sum of the output current of the adjustment transistor and the adjustment transistor. 前記駆動回路が、周期が互いに異なる複数の前記調整信号と前記ドライバ信号との論理和の信号がそれぞれ入力される複数の前記調整トランジスタを備え、前記駆動トランジスタの出力電流により、又は前記駆動トランジスタの出力電流と複数の前記調整トランジスタの少なくともいずれかの出力電流との和により、前記スイッチング素子が駆動されることを特徴とする請求項３に記載のスイッチング回路。   The drive circuit includes a plurality of adjustment transistors to which a logical sum signal of the plurality of adjustment signals and the driver signals having different periods is input, respectively, according to an output current of the drive transistor, or of the drive transistor The switching circuit according to claim 3, wherein the switching element is driven by a sum of an output current and an output current of at least one of the plurality of adjustment transistors. 前記一定期間内で周期の変動するパルス波の変調信号を出力するパルス出力装置を更に備え、前記駆動回路が前記変調信号を前記調整信号に用いて前記スイッチング素子を駆動することを特徴とする請求項３又は４のいずれか１項に記載のスイッチング回路。   The apparatus further comprises a pulse output device that outputs a modulated signal of a pulse wave whose cycle varies within the predetermined period, and the drive circuit drives the switching element using the modulated signal as the adjustment signal. Item 5. The switching circuit according to any one of Items 3 and 4. 前記調整信号のパルス波の周期が、前記ドライバ信号の周期の定数倍であることを特徴とする請求項３乃至５のいずれか１項に記載のスイッチング回路。   6. The switching circuit according to claim 3, wherein a period of a pulse wave of the adjustment signal is a constant multiple of a period of the driver signal. 前記駆動回路が、前記ドライバ信号の連続するパルスにおいて、互いに異なる駆動力で前記スイッチング素子を駆動することを特徴とする請求項１乃至６のいずれか１項に記載のスイッチング回路。   The switching circuit according to any one of claims 1 to 6, wherein the driving circuit drives the switching elements with different driving forces in successive pulses of the driver signal. 前記駆動力が小さく設定された周期の途中で前記駆動力を大きくすることを特徴とする請求項１乃至７のいずれか１項に記載のスイッチング回路。   The switching circuit according to any one of claims 1 to 7, wherein the driving force is increased in the middle of a period in which the driving force is set to be small.
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