JP2012216628A - Method of manufacturing semiconductor device, and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、化合物半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a compound semiconductor device.
一般的に、集積回路において、半導体層上に成膜された誘電体膜には、誘電体膜を貫通するビア領域や、半導体層を切断するための溝状のスクライブ領域が形成される。貫通ビア領域やスクライブ領域を形成するには、成膜した誘電体膜を除去して半導体層を露出させる工程が必要である。しかしながら、半導体装置の製造工程において、貫通ビア領域やスクライブ領域に対応する位置の誘電体膜を開口するためだけの工程を追加すると、ウェハコストが増大するため、通常は配線層間のコンタクトエッチングと同時に誘電体膜に開口が形成される。 Generally, in an integrated circuit, a dielectric region formed on a semiconductor layer is formed with a via region that penetrates the dielectric layer and a groove-like scribe region for cutting the semiconductor layer. In order to form the through via region and the scribe region, a step of removing the formed dielectric film and exposing the semiconductor layer is necessary. However, in the manufacturing process of a semiconductor device, adding a process only for opening a dielectric film at a position corresponding to a through via region or a scribe region increases the wafer cost. An opening is formed in the dielectric film.
特許文献１に記載の半導体装置の製造方法では、誘電体膜を開口し半導体層を露出する技術として、ドライエッチングおよびウェットエッチングにより、誘電体膜に開口を形成する技術について開示されている。 In the method of manufacturing a semiconductor device described in Patent Document 1, as a technique for opening a dielectric film and exposing a semiconductor layer, a technique for forming an opening in the dielectric film by dry etching and wet etching is disclosed.
図５は、一般的な従来の半導体装置および半導体装置の製造方法を示す断面図である。 FIG. 5 is a cross-sectional view showing a general conventional semiconductor device and a method for manufacturing the semiconductor device.
まず、図５（ａ）に示すように、ＣＶＤ法（化学気相成長法）等により、ＧａＡｓで構成される半導体層３０１上に、酸化シリコン膜や窒化シリコン膜等で構成される誘電体膜２０２が成膜される。次に、図５（ｂ）に示すように、該誘電体膜３０２上に貫通ビア領域３１を開口したレジスト３０３が形成される。次に、図５（ｃ）に示すように、ドライエッチングにより、貫通ビア領域３１における誘電体膜３０２がエッチングされ、貫通ビア領域３１の半導体層３０１が露出される。
First, as shown in FIG. 5A, a dielectric film made of a silicon oxide film, a silicon nitride film or the like is formed on a
しかしながら、従来技術では、図５（ｃ）に示すように、そのドライエッチング工程において、エッチング条件によってはポリマーと呼ばれる有機高分子物質が開口である貫通ビア領域３１の側壁に不均一に堆積し、開口である貫通ビア領域３１の側壁の誘電体膜３０２の形状が凹凸状に形成されることが知られている。特に、３−５族化合物半導体においては、３族元素に起因するポリマーにより良好な側壁形状を実現することが困難である。側壁形状が凹凸状に形成されると、後工程で成膜する配線もしくは誘電体膜３０２の段切れ、または、成膜する配線もしくは誘電体膜内にボイドが形成されるという、信頼性不良の原因となる。
However, in the conventional technique, as shown in FIG. 5C, in the dry etching process, an organic polymer substance called a polymer is unevenly deposited on the sidewall of the through via
本発明は、上記の課題を解決したもので、良好な側壁形状の開口を有する半導体装置の製造方法および半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device having a favorable sidewall-shaped opening and a semiconductor device.
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、半導体層上に形成された誘電体膜の一部を前記誘電体膜の表面から所定の深さまでエッチングする第１のエッチング工程と、前記第１のエッチング工程により前記誘電体膜がエッチングされた第１のエッチング領域において前記誘電体膜をエッチングして前記半導体層の表面を露出し、かつ、前記第１のエッチング領域を包含する第２のエッチング領域において前記第１のエッチング領域以外の領域に配置された前記誘電体膜を所定の膜厚までエッチングする第２のエッチング工程とを含む。 In order to solve the above problems, a method for manufacturing a semiconductor device according to one embodiment of the present invention includes etching a part of a dielectric film formed over a semiconductor layer from a surface of the dielectric film to a predetermined depth. And etching the dielectric film to expose the surface of the semiconductor layer in the first etching region where the dielectric film has been etched by the first etching process, and the first etching process. And a second etching step of etching the dielectric film disposed in a region other than the first etching region in a second etching region including the etching region to a predetermined film thickness.
この構成によれば、露出した半導体層と、半導体層に形成された開口の側壁に配置された誘電体膜の側壁とが近接することがなく、開口における誘電体膜の側壁が凹凸状に形成されるのを抑制して、良好な側壁形状を有する半導体装置を提供することができる。 According to this configuration, the exposed semiconductor layer and the side wall of the dielectric film disposed on the side wall of the opening formed in the semiconductor layer are not adjacent to each other, and the side wall of the dielectric film in the opening is formed in an uneven shape. Thus, a semiconductor device having a favorable sidewall shape can be provided.
また、前記第１のエッチング工程および前記第２のエッチング工程のうち少なくとも一方を、異なる層に設けられた配線を接続するためのコンタクト領域を形成するために前記誘電体膜を開口する第３のエッチング工程と同時に行うこととしてもよい。 In addition, at least one of the first etching step and the second etching step is a third region in which the dielectric film is opened to form a contact region for connecting wirings provided in different layers. It may be performed simultaneously with the etching process.
この構成によれば、製造工程を増加することなく、半導体層に形成された開口の誘電体膜の側壁が凹凸状に形成されるのを抑制することができる。 According to this configuration, the sidewalls of the dielectric film in the opening formed in the semiconductor layer can be prevented from being formed in an uneven shape without increasing the number of manufacturing steps.
また、前記半導体層は、３−５族化合物半導体であることとしてもよい。 The semiconductor layer may be a group 3-5 compound semiconductor.
また、前記第１のエッチング領域における前記誘電体膜の側壁と前記第２のエッチング領域における前記誘電体膜の側壁との距離は、０．５μｍ以上であることとしてもよい。 The distance between the sidewall of the dielectric film in the first etching region and the sidewall of the dielectric film in the second etching region may be 0.5 μm or more.
この構成によれば、半導体層に形成された開口において、半導体層が露出している領域から半導体層に形成された開口の誘電体膜の側壁を十分離すことができるので、半導体層に形成された開口の誘電体膜の側壁が凹凸状に形成されるのを抑制することができる。 According to this configuration, in the opening formed in the semiconductor layer, the sidewall of the dielectric film of the opening formed in the semiconductor layer can be sufficiently separated from the region where the semiconductor layer is exposed. It is possible to prevent the sidewalls of the dielectric film in the opening from being formed uneven.
また、前記エッチングは、ドライエッチングであることとしてもよい。 Further, the etching may be dry etching.
また、前記第１のエッチング工程および第２のエッチング工程において、前記第２のエッチング領域の前記誘電体膜の膜厚が、第１のエッチング工程および第２のエッチング工程前の前記誘電体膜の膜厚の１０％以上となるようにエッチングすることとしてもよい。 Further, in the first etching step and the second etching step, the thickness of the dielectric film in the second etching region is such that the dielectric film before the first etching step and the second etching step It is good also as etching so that it may become 10% or more of a film thickness.
この構成によれば、第２のエッチング領域に誘電体膜を確実に残すことができ、半導体層に形成された開口の誘電体膜の側壁が凹凸状に形成されるのを抑制することができる。 According to this configuration, the dielectric film can be reliably left in the second etching region, and the sidewall of the dielectric film in the opening formed in the semiconductor layer can be prevented from being formed uneven. .
また、上記課題を解決するために、本発明の一態様に係る半導体装置は、前記誘電体膜の一部がエッチングされ前記誘電体膜から前記半導体層が露出した第１のエッチング領域と、前記第１のエッチング領域を含み、前記第１のエッチング領域以外の領域における前記誘電体膜が所定の膜厚までエッチングされた第２のエッチング領域とを備える。 In order to solve the above problem, a semiconductor device according to one embodiment of the present invention includes a first etching region in which a part of the dielectric film is etched and the semiconductor layer is exposed from the dielectric film; A second etching region including a first etching region, wherein the dielectric film in a region other than the first etching region is etched to a predetermined thickness.
この構成によれば、露出した半導体層と、半導体層に形成された開口の側壁に配置された誘電体膜の側壁とが近接することがなく、開口における誘電体膜の側壁が凹凸状に形成されるのを抑制して、良好な側壁形状を有する半導体装置を提供することができる。 According to this configuration, the exposed semiconductor layer and the side wall of the dielectric film disposed on the side wall of the opening formed in the semiconductor layer are not adjacent to each other, and the side wall of the dielectric film in the opening is formed in an uneven shape. Thus, a semiconductor device having a favorable sidewall shape can be provided.
また、前記半導体層は、３−５族化合物半導体であることとしてもよい。 The semiconductor layer may be a group 3-5 compound semiconductor.
また、前記第１のエッチング領域における前記誘電体膜の側壁と前記第２のエッチング領域における前記誘電体膜の側壁との距離は、０．５μｍ以上であることとしてもよい。 The distance between the sidewall of the dielectric film in the first etching region and the sidewall of the dielectric film in the second etching region may be 0.5 μm or more.
この構成によれば、半導体層が露出している領域から半導体層に形成された開口の誘電体膜の側壁を十分離すことができるので、半導体層に形成された開口の誘電体膜の側壁が凹凸状に形成されるのを抑制することができる。 According to this configuration, since the sidewall of the dielectric film of the opening formed in the semiconductor layer can be sufficiently separated from the region where the semiconductor layer is exposed, the sidewall of the dielectric film of the opening formed in the semiconductor layer is It can suppress forming in an uneven shape.
また、前記第２のエッチング領域における前記誘電体膜の膜厚は、前記第１のエッチング工程および前記第２のエッチング工程前の前記誘電体膜の膜厚の１０％以上であることとしてもよい。 The thickness of the dielectric film in the second etching region may be 10% or more of the thickness of the dielectric film before the first etching step and the second etching step. .
この構成によれば、第２のエッチング領域に誘電体膜を確実に残すことができ、半導体層に形成された開口の誘電体膜の側壁が凹凸状に形成されるのを抑制することができる。 According to this configuration, the dielectric film can be reliably left in the second etching region, and the sidewall of the dielectric film in the opening formed in the semiconductor layer can be prevented from being formed uneven. .
本発明によれば、良好な側壁形状の開口を有する半導体装置の製造方法および半導体装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method and semiconductor device of a semiconductor device which have favorable side wall-shaped opening can be provided.
以下、本発明の実施形態について図面を参照しながら説明する。なお、本発明について、以下の実施形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, although this invention is demonstrated using the following embodiment and attached drawing, this is for the purpose of illustration and this invention is not intended to be limited to these.
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図を用いてより詳細に説明する。
(First embodiment)
Hereinafter, the semiconductor device according to the first embodiment of the present invention will be described in more detail with reference to the drawings.
図１は、本発明の実施形態に係る半導体装置および半導体装置の製造方法を説明するための断面図である。 FIG. 1 is a cross-sectional view for explaining a semiconductor device and a method for manufacturing the semiconductor device according to an embodiment of the present invention.
本実施形態に係る半導体装置１は、図１（ｄ）に示すように、半導体層であるＧａＡｓ基板１０１と、ＧａＡｓ基板１０１上に形成された誘電体膜１０２とを備えている。また、誘電体膜１０２上には、第２のレジスト膜１０４が形成されている。誘電体膜１０２は、所定のパターンに形成され、一部が開口され、開口の底面にはＧａＡｓ基板１０１が露出している。
As shown in FIG. 1D, the semiconductor device 1 according to the present embodiment includes a
以下、半導体装置１の製造方法について説明する。図２は、本実施形態に係る半導体装置１の製造方法を示すフローチャートである。 Hereinafter, a method for manufacturing the semiconductor device 1 will be described. FIG. 2 is a flowchart showing a method for manufacturing the semiconductor device 1 according to the present embodiment.
まず、図１（ａ）に示すように、ＣＶＤ法（化学気相成長法）等によりＧａＡｓ基板１０１上に酸化シリコン膜や窒化シリコン膜等の誘電体膜１０２を１．０μｍ程度成膜し（ステップＳ１０）、該誘電体膜１０２上に貫通ビアを形成する領域として、第１のエッチング領域１１を開口した第１のレジスト膜１０３を形成する（ステップＳ１１）。
First, as shown in FIG. 1A, a
次に、図１（ｂ）に示すように、第１のエッチング領域１１の誘電体膜１０２をＧａＡｓ基板１０１が露出しない所定の膜厚（例えば、誘電体膜１０２の１０％以上）を残すようにドライエッチングする（ステップＳ１２）。なお、この工程は、本実施形態における第１のエッチング工程に相当する。
Next, as shown in FIG. 1B, the
次に、図１（ｃ）に示すように、第１のエッチング領域１１を包含する第２のエッチング領域１２を開口した第２のレジスト膜１０４を形成する（ステップＳ１３）。この時、第１のエッチング領域１１の側壁と第２のエッチング領域１２の側壁との距離は、０．５μｍ以上であることが望ましい。
Next, as shown in FIG. 1C, a second resist
次に、図１（ｄ）に示すように、第２のエッチング領域１２のうち第１のエッチング領域１１は、ＧａＡｓ基板１０１が露出し、第２のエッチング領域１２のうち第１のエッチング領域１１を含まない領域は、誘電体膜１０２を所定の膜厚（例えば、誘電体膜１０２の１０％以上）を残すようにドライエッチングする（ステップＳ１４）。なお、この工程は、本実施形態における第２のエッチング工程に相当する。
Next, as shown in FIG. 1D, the
第１のエッチング工程および第２のエッチング工程により、誘電体膜１０２は、図１（ｄ）に示すように、第２のエッチング領域１２のうち第１のエッチング領域１１以外の領域が誘電体膜１０２で被覆された構成となる。つまり、第２のエッチング領域１２における誘電体膜１０２の側壁から所定距離、例えば、０．５μｍの領域が、誘電体膜１０２で被覆された構成となる。
As a result of the first etching step and the second etching step, the
以上のように、本実施形態に係る半導体装置の製造方法によれば、ＧａＡｓ基板１０１を露出する第２のドライエッチング工程において、第２のレジスト膜１０４の側壁はＧａＡｓ基板１０１の側壁から０．５μｍ以上隔離しており、第２のレジスト膜１０４の側壁へのポリマーの付着が抑制され、誘電体膜１０２の側壁が凹凸状に形成されるのを抑制することができる。
As described above, according to the manufacturing method of the semiconductor device according to the present embodiment, in the second dry etching process that exposes the
なお、上記した膜厚、比率等の数値は一例であり、上記した値に限定されるものではなく適宜変更してもよい。 The numerical values such as the above-described film thickness and ratio are examples, and are not limited to the above-described values, and may be changed as appropriate.
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図を用いてより詳細に説明する。本実施形態に係る半導体装置が第１の実施形態に係る半導体装置と異なる点は、配線層間コンタクトの形成と同時にエッチングを行う点である。
(Second Embodiment)
Next, a semiconductor device according to a second embodiment of the present invention will be described in more detail with reference to the drawings. The semiconductor device according to this embodiment is different from the semiconductor device according to the first embodiment in that etching is performed simultaneously with the formation of the wiring interlayer contact.
図３は、本実施形態に係る半導体装置および半導体装置の製造方法を説明するための断面図である。 FIG. 3 is a cross-sectional view for explaining the semiconductor device and the method for manufacturing the semiconductor device according to the present embodiment.
本実施形態に係る半導体装置２は、図３（ｇ）に示すように、半導体層であるＧａＡｓ基板２０１と、ＧａＡｓ基板２０１上に形成された第１の誘電体膜２０２と、第１の誘電体膜２０２に形成された開口の内部に形成された第１の金属膜２０４と、第１の金属膜２０４および第１の誘電体膜２０２上に形成された第２の誘電体膜２０５と、第２の誘電体膜２０５に形成された開口の内部および第２の誘電体膜２０５上に形成された第２の金属膜２０７と、第２の誘電体膜２０５および第２の金属膜２０７上に形成された第３の誘電体膜２０８と、第３の誘電体膜２０８に形成された開口の内部および第３の誘電体膜２０８上に形成された第３の金属膜２１０とを備えている。
As shown in FIG. 3G, the
以下、半導体装置２の製造方法について説明する。図４は、本実施形態に係る半導体装置２の製造方法を示すフローチャートである。
Hereinafter, a method for manufacturing the
まず、図３（ａ）に示すようにＣＶＤ法（化学気相成長法）等によりＧａＡｓ基板２０１上に酸化シリコン膜や窒化シリコン膜等の第１の誘電体膜２０２を０．５μｍ程度成膜する（ステップＳ２０）。
First, as shown in FIG. 3A, a
次に、図３（ｂ）に示すように、第１の誘電体膜２０２上に所望の領域を開口するように第１のレジスト膜２０３を形成し、誘電体膜２０２を例えばＨＦ−ＮＨ４Ｆ水溶液などのウェットエッチングにて開口する（ステップＳ２１）。続いて、開口の内部および第１のレジスト膜２０３上に蒸着等により第１の金属膜２０４を成膜し、リフトオフ法により第１のレジスト膜２０３と第１のレジスト膜２０３上の金属膜２０４を除去する（ステップＳ２２）。これにより、第１の誘電体膜２０２に形成された開口の内部に第１の金属膜２０４が形成される。なお、第１の金属膜２０４は、例えば配線パターンとして使用されるものである。
Next, as shown in FIG. 3B, a first resist
次に、図３（ｃ）に示すようにＣＶＤ法（化学気相成長法）等により第１の誘電体膜２０２および第１の誘電体膜２０２の開口の内部に形成された第１の金属膜２０４上に、酸化シリコン膜や窒化シリコン膜等で構成される第２の誘電体膜２０５を０．５μｍ程度成膜する（ステップＳ２３）。
Next, as shown in FIG. 3C, the
次に、図３（ｄ）に示すように、第１の貫通ビア領域２１と第１の金属膜２０４上の第１のコンタクト領域２２とを開口するように、第２の誘電体膜２０５上に第２のレジスト膜２０６を形成する。続いて、第１のコンタクト領域２２においては第２の誘電体膜２０５を抜き切り、第１の貫通ビア領域２１においては第２の誘電体膜２０５を抜き切るとともに第１の誘電体膜２０２を所定の膜厚（例えば、第１の誘電体膜２０２の１０％以上）残すように、第１のドライエッチングを行う（ステップＳ２４）。つまり、第１のコンタクト領域２２を形成するためのエッチング工程と、第１の貫通ビア領域２１の形成および第１の誘電体膜２０２のエッチング工程とを同時に行う。その後、第２のレジスト膜２０６を、リフトオフ法により除去する。なお、第１の貫通ビア領域２１は、本実施形態における第１のエッチング領域に相当する。第１の貫通ビア領域２１の側壁として露出された第１の誘電体膜２０２の側壁は、本実施形態における第１のエッチング領域における誘電体膜の側壁に相当する。また、第１の貫通ビア領域２１を形成する工程は、本実施形態における第１のエッチング工程に相当する。
Next, as shown in FIG. 3D, on the
次に、図３（ｅ）に示すように、第２の金属膜２０７を所望の第１の金属膜２０４とコンタクトが取れるようにパターニング形成した後（ステップＳ２５）、ＣＶＤ法等により第１の誘電体膜２０２と第２の誘電体膜２０５と第２の金属膜２０７との上に酸化シリコン膜や窒化シリコン膜等で構成される第３の誘電体膜２０８を、膜厚が１．０μｍ程度となるように成膜する（ステップＳ２６）。
Next, as shown in FIG. 3E, after the
次に、図３（ｆ）に示すように、第１の貫通ビア領域２１を包含するように第１の貫通ビア領域２１の外側に１．０μｍ程度広い領域を有する第２の貫通ビア領域２３と、第２の金属膜２０７上の第２のコンタクト領域２４を形成する。第２の貫通ビア領域２３と第２のコンタクト領域２４とを開口するように、第３の誘電体膜２０８上に第３のレジスト膜２０９を形成する。続いて、第２のドライエッチングにより第２のコンタクト領域２４においては誘電体膜２０８を抜き切り、同時に、第２の貫通ビア領域２３における第１の貫通ビア領域２１においては第３の誘電体膜２０８、第２の誘電体膜２０５および第１の誘電体膜２０２を抜き切り、第２の貫通ビア領域２３のうち第１の貫通ビア領域２１以外の領域においては所定の膜厚（例えば、第1の誘電体膜２０２の１０％以上）の第１の誘電体膜２０２を残しつつ第３の誘電体膜２０８と第２の誘電体膜２０５を抜き切るように、第２のドライエッチングを行う（ステップＳ２７）。なお、本実施形態では第２の誘電体膜２０５を抜き切るとしたが、第２の誘電体膜２０５を抜き切らなくても同様の効果を得ることはできる。また、第２の貫通ビア領域２３は、本実施形態における第２のエッチング領域に相当する。第２の貫通ビア領域２３の側壁として露出された第１の誘電体膜２０２、第２の誘電体膜２０５、第３の誘電体膜２０８は、本実施形態における第２のエッチング領域における誘電体膜の側壁に相当する。第２の貫通ビア領域２３を形成する工程は、本実施形態における第２のエッチング工程、第１のコンタクト領域２２および第２のコンタクト領域２４を形成する工程は、それぞれ本実施形態における第３のエッチング工程に相当する。
Next, as shown in FIG. 3 (f), a second through via
第１のエッチング工程および第２のエッチング工程により、第１の誘電体膜２０２は、図３（ｆ）に示すように、第２のエッチング領域２３のうち第１のエッチング領域２１以外の領域が誘電体膜２０２で被覆された構成となる。つまり、第２のエッチング領域２３の側壁から所定距離、例えば、１．０μｍの領域が、誘電体膜２０２で被覆された構成となる。
By the first etching step and the second etching step, the
これにより、第３のレジスト膜２０９の側壁から連続する第３の誘電体膜２０８、第２の誘電体膜２０５および第１の誘電体膜２０２の側壁はＧａＡｓ基板２０１の半導体被エッチング表面から隔離されるので、半導体被エッチング表面と第３のレジスト膜２０９とを１．０μｍ程度隔離できるため、第２の貫通ビア領域２３の側壁に配置された第２の誘電体膜２０５および第３の誘電体膜２０８の側壁が凹凸状に形成されるのを抑制することが可能となる。
As a result, the sidewalls of the third
次に、図３（ｇ）に示すように、第１の貫通ビア領域２１の内部に第３の貫通ビア領域２６を形成する。第３の貫通ビア領域２６は、例えば、平面視において直径５０μｍ程度の円形形状に形成される。続けて、第３の貫通ビア領域２６の内部を少なくとも被覆するとともに第２の貫通ビア領域２３を覆い所望の第２の金属膜２０７と接続するように、第３の金属膜２１０を成膜する（ステップＳ２８）。第２の貫通ビア領域２３の側壁に配置された第２の誘電体膜２０５および第３の誘電体膜２０８の側壁形状が良好であるので、第３の金属膜２１０に段切れ等の信頼性不良が発生するのを抑制できる。
Next, as shown in FIG. 3G, a third through via
また、上記したような貫通ビア領域の形成に限らず、半導体装置におけるスクライブ領域の形成においても、スクライブ領域に配置された誘電体膜の側壁が凹凸形状である場合、誘電体膜を覆うようにスクライブ領域にさらに誘電体膜を成膜したときに、ボイドが発生することによる信頼性不良が懸念される。この場合であっても、本発明を適用すれば、スクライブ領域に配置された誘電体膜の側壁に凹凸形状が形成されるのを抑制し、ボイド発生を防ぎ、半導体装置の良好な信頼性を確保できることは言うまでもない。 Further, not only in the formation of the through via region as described above, but also in the formation of the scribe region in the semiconductor device, when the sidewall of the dielectric film disposed in the scribe region is uneven, the dielectric film is covered. When a dielectric film is further formed in the scribe region, there is a concern about reliability failure due to generation of voids. Even in this case, if the present invention is applied, it is possible to suppress the formation of uneven shapes on the sidewalls of the dielectric film disposed in the scribe region, to prevent voids, and to improve the reliability of the semiconductor device. Needless to say, it can be secured.
なお、上記した膜厚、比率等の数値は一例であり、上記した値に限定されるものではなく適宜変更してもよい。 The numerical values such as the above-described film thickness and ratio are examples, and are not limited to the above-described values, and may be changed as appropriate.
（まとめ）
以上、図面を用いて説明したように、本発明の実施形態に係る半導体装置の製造方法は、半導体層上に形成された誘電体膜の一部を前記誘電体膜の表面から所定の深さまでエッチングする第１のエッチング工程と、前記第１のエッチング工程により前記誘電体膜がエッチングされた第１のエッチング領域において前記誘電体膜をエッチングして前記半導体層の表面を露出し、かつ、前記第１のエッチング領域を包含する第２のエッチング領域において前記第１のエッチング領域以外の領域に配置された前記誘電体膜を所定の膜厚までエッチングする第２のエッチング工程とを含む。この構成によれば、露出した半導体層と、半導体層に形成された開口の側壁に配置された誘電体膜の側壁とが近接することがなく、開口における誘電体膜の側壁が凹凸状に形成されるのを抑制して、良好な側壁形状を有する半導体装置を提供することができる。
(Summary)
As described above with reference to the drawings, in the method of manufacturing a semiconductor device according to the embodiment of the present invention, a part of the dielectric film formed on the semiconductor layer is moved from the surface of the dielectric film to a predetermined depth. A first etching step of etching; and etching the dielectric film in a first etching region where the dielectric film is etched by the first etching step to expose a surface of the semiconductor layer; and And a second etching step of etching the dielectric film disposed in a region other than the first etching region in a second etching region including the first etching region to a predetermined thickness. According to this configuration, the exposed semiconductor layer and the side wall of the dielectric film disposed on the side wall of the opening formed in the semiconductor layer are not adjacent to each other, and the side wall of the dielectric film in the opening is formed in an uneven shape. Thus, a semiconductor device having a favorable sidewall shape can be provided.
また、誘電体膜は、例えば酸化シリコン膜や窒化シリコン膜であり、一般にプラズマＣＶＤ法またはスパッタ法により形成される。 The dielectric film is, for example, a silicon oxide film or a silicon nitride film, and is generally formed by a plasma CVD method or a sputtering method.
また、ドライエッチング技術は、反応性スパッタエッチング法や、反応性イオンエッチング法等を含む。誘電体膜をエッチングするガスとしては、例えば、ＣＦ４＋Ｈ２、ＣＨＦ3、ＣＨＦ３＋不活性ガスのような大きな選択比の得られるものを用いる。 The dry etching technique includes a reactive sputter etching method, a reactive ion etching method, and the like. As a gas for etching the dielectric film, for example, a gas capable of obtaining a large selection ratio such as CF 4 + H 2 , CHF 3 , CHF 3 + inert gas is used.
なお、本発明は上記した実施形態に限定されるものではなく、本発明の製造方法について、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。 It should be noted that the present invention is not limited to the above-described embodiment, and that the manufacturing method of the present invention has undergone various modifications conceived by those skilled in the art without departing from the gist of the present invention. include.
例えば、半導体層は、上記したＧａＡｓ基板に限らず、その他の半導体基板であってもよい。また、ＧａＡｓ以外の３−５族化合物半導体であってもよい。３族元素に起因するポリマーにより良好な開口の側壁形状を実現することが難しい３−５族化合物半導体であっても、本発明を用いることにより、良好な側壁状態を実現することができる。 For example, the semiconductor layer is not limited to the GaAs substrate described above, but may be another semiconductor substrate. Further, it may be a group 3-5 compound semiconductor other than GaAs. Even in the case of a Group 3-5 compound semiconductor in which it is difficult to achieve a favorable opening sidewall shape with a polymer derived from a Group 3 element, a favorable sidewall state can be achieved by using the present invention.
本発明は、半導体素子に利用でき、特にＧａＡｓを用いたトランジスタと集積化されたデバイスに利用することができる。 The present invention can be used for a semiconductor device, and in particular, can be used for a device integrated with a transistor using GaAs.
１１ 第１のエッチング領域
１２ 第２のエッチング領域
２１ 第１の貫通ビア領域（第１のエッチング領域）
２２ 第１のコンタクト領域（コンタクト領域）
２３ 第２の貫通ビア領域（第２のエッチング領域）
２４ 第２のコンタクト領域（コンタクト領域）
２６ 第３の貫通ビア領域
３１ 誘電体膜開口領域
１０１ ＧａＡｓ基板（半導体基板）
１０２ 誘電体膜
１０３ 第１のレジスト膜
１０４ 第２のレジスト膜
２０１ ＧａＡｓ基板（半導体基板）
２０２ 第１の誘電体膜
２０３ 第１のレジスト膜
２０４ 第１の金属膜
２０５ 第２の誘電体膜
２０６ 第２のレジスト膜
２０７ 第２の金属膜
２０８ 第３の誘電体膜
２０９ 第３のレジスト膜
２１０ 第３の金属膜
３０１ ＧａＡｓ基板
３０２ 誘電体膜
３０３ 第１のレジスト膜
11
22 First contact region (contact region)
23 Second through via region (second etching region)
24 Second contact region (contact region)
26 Third through via
101 GaAs substrate (semiconductor substrate)
102
202 1st
Claims (10)
前記第１のエッチング工程により前記誘電体膜がエッチングされた第１のエッチング領域において前記誘電体膜をエッチングして前記半導体層の表面を露出し、かつ、前記第１のエッチング領域を包含する第２のエッチング領域において前記第１のエッチング領域以外の領域に配置された前記誘電体膜を所定の膜厚までエッチングする第２のエッチング工程とを含む
半導体装置の製造方法。 A first etching step of etching a part of the dielectric film formed on the semiconductor layer from the surface of the dielectric film to a predetermined depth;
In the first etching region where the dielectric film is etched in the first etching step, the dielectric film is etched to expose the surface of the semiconductor layer, and the first etching region includes the first etching region. And a second etching step of etching the dielectric film disposed in a region other than the first etching region to a predetermined thickness in the second etching region.
請求項１に記載の半導体装置の製造方法。 At least one of the first etching step and the second etching step is a third etching step of opening the dielectric film to form a contact region for connecting wirings provided in different layers. The method for manufacturing a semiconductor device according to claim 1, which is performed simultaneously.
請求項１または２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor layer is a Group 3-5 compound semiconductor.
請求項１〜３のいずれか１項に記載の半導体装置の製造方法。 The distance between the sidewall of the dielectric film in the first etching region and the sidewall of the dielectric film in the second etching region is 0.5 μm or more. The manufacturing method of the semiconductor device of description.
請求項１〜４のいずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the etching is dry etching.
請求項１〜５のいずれか１項に記載の半導体装置の製造方法。 In the first etching step and the second etching step, the film thickness of the dielectric film in the second etching region is such that the dielectric film before the first etching step and the second etching step The method for manufacturing a semiconductor device according to claim 1, wherein the etching is performed so that the film thickness is 10% or more.
前記誘電体膜の一部がエッチングされ前記誘電体膜から前記半導体層が露出した第１のエッチング領域と、
前記誘電体膜が所定の膜厚までエッチングされた第２のエッチング領域とを有する
半導体装置。 A dielectric film formed on the semiconductor layer;
A first etching region in which a part of the dielectric film is etched and the semiconductor layer is exposed from the dielectric film;
And a second etching region in which the dielectric film is etched to a predetermined thickness.
請求項７に記載の半導体装置。 The semiconductor device according to claim 7, wherein the semiconductor layer is a Group 3-5 compound semiconductor.
請求項７または８に記載の半導体装置。 9. The semiconductor device according to claim 7, wherein a distance between a sidewall of the dielectric film in the first etching region and a sidewall of the dielectric film in the second etching region is 0.5 μm or more.
請求項７〜９のいずれか１項に記載の半導体装置。 The film thickness of the dielectric film in the second etching region is 10% or more of the film thickness of the dielectric film before the first etching step and the second etching step. The semiconductor device according to any one of the above.
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