JP2012204626A - Semiconductor device and semiconductor device manufacturing method - Google Patents
Semiconductor device and semiconductor device manufacturing method Download PDFInfo
- Publication number
- JP2012204626A JP2012204626A JP2011068044A JP2011068044A JP2012204626A JP 2012204626 A JP2012204626 A JP 2012204626A JP 2011068044 A JP2011068044 A JP 2011068044A JP 2011068044 A JP2011068044 A JP 2011068044A JP 2012204626 A JP2012204626 A JP 2012204626A
- Authority
- JP
- Japan
- Prior art keywords
- fuse element
- semiconductor device
- pad
- pads
- internal circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Abstract
Description
本発明は、半導体装置および半導体装置の製造方法に関し、特に、検査装置に接続された複数の探針を介して内部回路の検査が実施される、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device and a method for manufacturing the semiconductor device in which an internal circuit is inspected through a plurality of probes connected to the inspection device.
半導体集積回路装置（以下、半導体装置という。）の製造工程には、半導体基板上に微細な回路パターンを加工する拡散工程と、形成された半導体装置の電気的特性を検査する検査工程とが含まれている。この検査工程では、半導体基板上に形成された複数の半導体装置（半導体チップ）に設けられている外部接続用のボンディングパッドに対して、プローブカードに配設された探針（プローブ針）を接触させた状態で電気的特性を検査する、いわゆるプローブ検査が行われる。 A manufacturing process of a semiconductor integrated circuit device (hereinafter referred to as a semiconductor device) includes a diffusion process for processing a fine circuit pattern on a semiconductor substrate and an inspection process for inspecting electrical characteristics of the formed semiconductor device. It is. In this inspection process, the probe (probe needle) disposed on the probe card is brought into contact with bonding pads for external connection provided on a plurality of semiconductor devices (semiconductor chips) formed on the semiconductor substrate. A so-called probe inspection is performed in which the electrical characteristics are inspected in such a state.
プローブ検査では、半導体基板とプローブカードとの相対位置を、半導体チップの配列周期に合わせて順次変更し、半導体基板上の各半導体チップのボンディングパッドと探針とを順次接触させることで、各半導体チップに対する検査が実施される。半導体基板とプローブカードとの相対位置の変更は、例えば、水平移動が可能なウェハステージ上に半導体基板を載置し、当該ウェハステージを、位置が固定されたプローブカードに対して、チップサイズに応じた移動量で水平方向（Ｘ方向およびＹ方向）に移動させることで実現される。そのため、半導体基板に対するプローブ検査を開始する際には、当該半導体基板上の位置を指定する座標系と、ウェハステージの水平移動の制御に使用される座標系とを一致させる位置合わせ（いわゆる、ウェハアライメント）が実施される。 In the probe inspection, the relative position between the semiconductor substrate and the probe card is sequentially changed in accordance with the arrangement period of the semiconductor chips, and the bonding pads and the probes of each semiconductor chip on the semiconductor substrate are sequentially brought into contact with each semiconductor. Inspection of the chip is performed. The relative position between the semiconductor substrate and the probe card can be changed by, for example, placing the semiconductor substrate on a horizontally movable wafer stage and setting the wafer stage to a chip size with respect to the probe card whose position is fixed. This is realized by moving in the horizontal direction (X direction and Y direction) with a corresponding movement amount. Therefore, when the probe inspection for the semiconductor substrate is started, the alignment (so-called wafer) is made so that the coordinate system for specifying the position on the semiconductor substrate and the coordinate system used for controlling the horizontal movement of the wafer stage coincide. Alignment) is performed.
ところで、近年、半導体装置の高機能化および高集積化により、半導体基板上に形成された各半導体チップは、面積の縮小とともに、各半導体チップに形成される電極パッドの数が増加している。これに伴って、電極パッドの寸法や間隔も縮小する傾向にある。そのため、ウェハ検査においては、高精度なウェハアライメントが必要になっている。ウェハアライメントの精度が不十分であると、例えば、検査開始時に各ボンディングパッドの中央部に各探針を位置合わせした場合でも、半導体基板の各半導体チップを検査する過程で、ボンディングパッドと探針との相対的な位置ずれ（以下、針ずれという。）が発生することになる。 By the way, in recent years, due to higher functionality and higher integration of semiconductor devices, the number of electrode pads formed on each semiconductor chip is increasing as the area of each semiconductor chip formed on a semiconductor substrate is reduced. Along with this, the dimensions and intervals of the electrode pads tend to be reduced. Therefore, highly accurate wafer alignment is required in wafer inspection. If the accuracy of wafer alignment is insufficient, for example, even when each probe is positioned at the center of each bonding pad at the start of inspection, the bonding pad and the probe are in the process of inspecting each semiconductor chip on the semiconductor substrate. Relative positional deviation (hereinafter referred to as needle misalignment) occurs.
針ずれにより、探針とボンディングパッドとの間に接触不良が発生すると、正確な測定や検査ができなくなる。また、この針ずれ状態で検査された半導体チップは、本来は電気的特性上良品であっても、検査上良品と判定されることはない。検査結果から針ずれの発生が疑われる場合であれば、再検査により良品判定される可能性もある。しかしながら、先の検査時に探針が半導体チップ上のボンディングパッド以外の部分に接触していた場合には、当該接触により半導体装置を被覆する保護膜の破損が発生し、不良品になる可能性もある。この場合、プローブ検査において、不良品を生産していることになる。また、探針が半導体チップ上のボンディングパッド以外の部分に接触した場合、探針の先端に異物が不着する可能性がある。そして、探針がボンディングパッドと正しく接触しているにもかかわらず、当該異物のために、電気的特性が不良と判定されることもある。このように、針ずれにより、多くの不良品が発生してしまう可能性がある。 If a contact failure occurs between the probe and the bonding pad due to the needle misalignment, accurate measurement and inspection cannot be performed. Further, even if the semiconductor chip inspected in this needle misalignment state is originally a good product in terms of electrical characteristics, it is not determined to be a good product in terms of inspection. If the occurrence of needle misalignment is suspected from the inspection result, a non-defective product may be determined by re-inspection. However, if the probe is in contact with a part other than the bonding pad on the semiconductor chip at the time of the previous inspection, the contact may damage the protective film covering the semiconductor device, resulting in a defective product. is there. In this case, defective products are produced in the probe inspection. In addition, when the probe comes into contact with a portion other than the bonding pad on the semiconductor chip, there is a possibility that foreign matter does not adhere to the tip of the probe. Even though the probe is correctly in contact with the bonding pad, the electrical characteristics may be determined to be poor due to the foreign matter. As described above, many defective products may occur due to needle misalignment.
この対策として、例えば、後掲の特許文献１は、各ボンディングパッドの周囲に、本来の半導体装置とは無関係の針ずれ検出用の導電性パターンを配置し、これらの導電性パターンを、ボンディングパッドとは異なるテストパッドに接続した構造を開示している。この技術では、テストパッドと各ボンディングパッドとの導通状態を確認することで針ずれの有無の検知が可能であり、針ずれに起因する誤測定や誤検査を防止することができる。
As a countermeasure for this, for example, in
しかしながら、特許文献１が開示する技術では、ボンディングパッドを含む本来の半導体装置のほかに、針ずれ検出用の導電性パターンおよびテストパッドを各半導体チップに搭載する必要がある。この場合、チップ面積が増大するため、半導体基板あたりの半導体チップの取れ数が少なくなる。その結果、半導体装置の製造コストが増大してしまう。
However, in the technique disclosed in
本発明は、上記従来の事情を鑑みてなされたものであり、チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる、半導体装置および半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above-described conventional circumstances, and it is possible to prevent erroneous measurement and erroneous inspection due to needle misalignment without increasing the chip area, and a semiconductor device manufacturing method. The purpose is to provide.
上述の目的を達成するため、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、内部回路と、内部回路と電気的に接続されるとともに、検査装置に接続された複数の探針がそれぞれ接触する複数のパッドを備える。そして、少なくとも２つのパッドの間に設けられ、当該２つのパッドを電気的に接続するとともに、所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子を備える。 In order to achieve the above object, the present invention employs the following technical means. In other words, the semiconductor device according to the present invention includes an internal circuit and a plurality of pads that are electrically connected to the internal circuit and are in contact with a plurality of probes connected to the inspection apparatus. A fuse element is provided between at least two pads, electrically connected to the two pads, and permanently disconnected by applying a predetermined current.
この半導体装置では、探針とパッドとを接触させたときに、ヒューズ素子が設けられたパッド間の抵抗値を測定することで、針ずれの有無を検知することができる。なお、上記所定の電流は、上記２つのパッド間に電位差を印加することによってヒューズ素子に印加することができる。この場合、印加する電位差が内部回路の最大定格以下となる構造を、ヒューズ素子が有することが好ましい。これにより、内部回路に破壊等のダメージを与えることなく、ヒューズ素子を切断することができる。ヒューズ素子は、例えば、Ｓｉ、Ａｌ、Ｃｕの中から選択された少なくとも１つの元素を含む導電性材料により構成することができる。 In this semiconductor device, when the probe and the pad are brought into contact with each other, it is possible to detect the presence or absence of the needle deviation by measuring the resistance value between the pads provided with the fuse elements. The predetermined current can be applied to the fuse element by applying a potential difference between the two pads. In this case, it is preferable that the fuse element has a structure in which the applied potential difference is equal to or less than the maximum rating of the internal circuit. Thereby, the fuse element can be cut without damaging the internal circuit. The fuse element can be made of, for example, a conductive material containing at least one element selected from Si, Al, and Cu.
また、他の観点では、本発明は、上述の半導体装置に好適な半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体装置が備える複数のパッドのそれぞれと複数の探針のそれぞれとが対向する位置に、上述の半導体装置が配置される。次いで、複数のパッドに複数の探針が接触する。続いて、上述のヒューズ素子により電気的に接続された２つのパッドの間の抵抗値が測定される。当該抵抗値の測定は、ヒューズ素子に上記所定の電流より小さい電流を印加することで実施される。その後、ヒューズ素子に上記所定の電流以上の電流が印加され、ヒューズ素子が切断される。その後、内部回路の電気的検査が行われる。 In another aspect, the present invention can provide a method for manufacturing a semiconductor device suitable for the semiconductor device described above. That is, in the method for manufacturing a semiconductor device according to the present invention, first, the above-described semiconductor device is disposed at a position where each of the plurality of pads provided in the semiconductor device and each of the plurality of probes face each other. Next, a plurality of probes come into contact with the plurality of pads. Subsequently, a resistance value between two pads electrically connected by the above-described fuse element is measured. The measurement of the resistance value is performed by applying a current smaller than the predetermined current to the fuse element. Thereafter, a current higher than the predetermined current is applied to the fuse element, and the fuse element is cut. Thereafter, an electrical inspection of the internal circuit is performed.
この構成では、内部回路の電気的検査の前に、ヒューズ素子を使用してパッドと探針との接触状態を確認することができる。また、内部回路の電気的検査の前に、ヒューズ素子は切断されるため、完成品としての半導体装置の電気的特性に影響を与えることもない。なお、ヒューズ素子切断の際に、ヒューズ素子により電気的に接続された２つのパッドの間に印加される電位差は内部回路の最大定格以下であることが好ましい。 In this configuration, the contact state between the pad and the probe can be confirmed using a fuse element before the electrical inspection of the internal circuit. In addition, since the fuse element is cut before the electrical inspection of the internal circuit, the electrical characteristics of the finished semiconductor device are not affected. Note that it is preferable that the potential difference applied between the two pads electrically connected by the fuse element when the fuse element is cut is equal to or less than the maximum rating of the internal circuit.
また、この半導体装置の製造方法において、２つのパッド間の抵抗値が予め指定された範囲外である場合、２つのパッド間の抵抗値を測定する工程と、ヒューズ素子を切断する工程との間で、複数のパッドと複数の探針とを離間して複数のパッドと複数の探針との相対位置を修正した後、複数のパッドと複数の探針とを再度接触させる動作が実施されてもよい。この構成では、針ずれの発生初期を検知できるとともに、針ずれが発生した状態で検査が実施されることを確実に防止できる。 Further, in this method of manufacturing a semiconductor device, when the resistance value between the two pads is outside the range specified in advance, the step of measuring the resistance value between the two pads and the step of cutting the fuse element Then, after the plurality of pads and the plurality of probes are separated from each other and the relative positions of the plurality of pads and the plurality of probes are corrected, the operation of bringing the plurality of pads and the plurality of probes into contact again is performed. Also good. With this configuration, it is possible to detect the initial stage of occurrence of needle misalignment and reliably prevent the inspection from being performed in a state where needle misalignment has occurred.
さらに、上記ヒューズ素子を備える半導体装置を形成する工程は、内部回路を構成する配線と上記ヒューズ素子とを同時に形成する工程と、ヒューズ素子の両端にそれぞれ電気的に接続される２つのパッドを含む、複数のパッドを形成する工程とを含むことが好ましい。この構成では、ヒューズ素子形成のための特別な工程が不要であり、製造コストを増大させることがない。 Further, the step of forming the semiconductor device including the fuse element includes a step of simultaneously forming the wiring constituting the internal circuit and the fuse element, and two pads electrically connected to both ends of the fuse element, respectively. And a step of forming a plurality of pads. In this configuration, a special process for forming the fuse element is unnecessary, and the manufacturing cost is not increased.
本発明によれば、チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる。その結果、半導体装置の製造コストを低減することができる。 According to the present invention, it is possible to prevent erroneous measurement and erroneous inspection due to needle misalignment without increasing the chip area. As a result, the manufacturing cost of the semiconductor device can be reduced.
以下、本発明の一実施形態について、図面を参照しながら詳細に説明する。なお、以下では、本発明をウェハ状態の半導体装置の検査に適用した事例について説明する。 Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. Hereinafter, an example in which the present invention is applied to inspection of a semiconductor device in a wafer state will be described.
図１は本実施形態における半導体装置を模式的に示す平面図である。図１に示すように、半導体基板１０上には、上述した拡散工程において、複数の半導体装置１（半導体チップ）がマトリクス状に形成されている。半導体装置１は、半導体装置１の機能を実現する内部回路２０と、当該内部回路２０と電気的に接続された複数のパッド２（ボンディングパッド）とを備える。内部回路２０は、例えば、半導体基板１０の表面に形成された不純物領域を備えるドランジスタ等の複数の半導体素子や各半導体素子間を電気的に接続する配線構造を含む、能動素子および受動素子から構成される。内部回路２０には、内部回路２０を構成する各回路にそれぞれ電源を供給する電源線、内部回路２０へ信号を入力するための入力線、内部回路２０から外部に信号を取り出すための出力線等（以下、単に入出力線という。）を備える。これらの入出力線は、半導体装置１上に形成された端子であるパッド２にそれぞれ接続されている。パッド２は、例えば、半導体装置１の周辺部に配置される。図１の例では、縦方向に５個、横方向に７個の計２０個のパッド２が配置されている。
FIG. 1 is a plan view schematically showing a semiconductor device in the present embodiment. As shown in FIG. 1, a plurality of semiconductor devices 1 (semiconductor chips) are formed in a matrix on a
図２は、図１に示す半導体装置１において、左上角のパッド２ａと、パッド２ａと横方向に隣接するパッド２ｂとを含む領域Ａを拡大して示す平面図である。図２に示すように、パッド２ａ、２ｂには、内部回路２０に接続する入出力線２１、２２がそれぞれ接続されている。また、パッド２ａとパッド２ｂとの間には、導電性材料からなるヒューズ素子４が設けられている。ヒューズ素子４の一端には、パッド２ａに接続する配線５が設けられ、ヒューズ素子４の他端には、パッド２ｂと接続する配線６が設けられている。したがって、パッド２ａとパッド２ｂとはヒューズ素子４を介して電気的に接続されている。
FIG. 2 is an enlarged plan view showing a region A including the
図３は、図２に示すヒューズ素子４を拡大して示す平面図である。また、図４は、ヒューズ素子４を拡大して示す断面図である。なお、図４は、図３に示すＸ−Ｘ線に沿う断面である。また、図４では、ヒューズ素子４を構成する導電体膜の下層構造として層間絶縁膜である下地層１１のみを示し、下地層１１よりも下方の構造の図示を省略している。
FIG. 3 is an enlarged plan view showing the
図３および図４に示すように、ヒューズ素子４は、厚さＴの導電体膜からなる。また、ヒューズ素子４は、溶断部として機能する幅細部４１、配線５との接続部として機能する第１幅広部４２、配線６との接続部として機能する第２幅広部４３、第１幅広部４２と幅細部４１とを滑らかに連結する第１連結部４４、および第２幅広部４３と幅細部４１とを滑らかに連結する第２連結部４５を備える。幅細部４１は、平面視において、幅Ｗ、長さＬの矩形状（帯状）になっている。また、矩形状の第１幅広部４２、第２幅広部４３の幅ＷＪは、それぞれ、配線５、６と等幅になっており、第１幅広部４２、第２幅広部４３の全体が、層間絶縁膜１２を介して上層に存在する配線５、６と重なっている。配線５と第１幅広部４２とは、層間絶縁膜１２に形成された貫通孔に導電体を充填することにより構成された複数のヴィアプラグ７によって電気的に接続されている。同様に、配線６と第２幅広部４３とは、複数のヴィアプラグ８によって電気的に接続されている。
As shown in FIGS. 3 and 4, the
幅細部４１、第１幅広部４２および第２幅広部４３は、同一の中心線（図３では、Ｘ−Ｘ線）を有する状態で配列されており、第１連結部４４および第２連結部４５は、パッド２ａ（配線５）とパッド２ｂ（配線６）との間に電位差や電流が印加された際に、局所的な電界集中や局所的な電流集中が発生しないように上記中心線について対称になる平面形状で配置されている。本実施形態では、第１連結部４４は、第１幅広部４２の幅細部４１側の角部と、当該角部と上記中心線について同一側で対向する幅細部４１の角部とを接続する直線で囲まれた略二等辺三角形状の平面形状を有している。同様に、第２連結部４５は、第２幅広部４３の幅細部４１側の角部と、当該角部と上記中心線について同一側で対向する幅細部４１の角部とを接続する直線で囲まれた略二等辺三角形状の平面形状を有している。なお、本実施形態では、特に、第１連結部４４および第２連結部４５は、中心線に対して対称な２つの直角二等辺三角形が連結された平面形状になっている。
The
また、ヒューズ素子４は、専用の工程で作成することも可能であるが、本実施形態では、後述のように、下地膜１１の上面に接して形成される、内部回路２０を構成する配線の形成工程において、当該配線と同時に形成される。そのため、ヒューズ素子４の厚さＴは、当該配線が属する配線層のプロセスルールに応じて自動的に決定される。なお、ヒューズ素子４は、ゲート配線、ローカル配線、グローバル配線等、任意の配線層を利用して形成することができる。また、材質も、ポリシリコン（ポリＳｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）あるいは、Ｓｉ、Ａｌ、Ｃｕの中から選択された少なくとも１つの元素を含む導電性材料等、内部回路２０を構成する配線材料として採用される任意の材質が使用される。
In addition, the
幅細部４１の長さＬおよび幅Ｗ、第１幅広部４２および第２幅広部４３の幅ＷＪは、当該ヒューズ素子４の形成に使用される導体膜のシート抵抗に応じて以下の条件を満足するように決定される。
The length L and width W of the
まず、第１幅広部４２および第２幅広部４３の幅ＷＪは、パッド２ａとパッド２ｂとの間に電位差や電流が印加された際に、パッド２ａと第１幅広部４２との間、およびパッド２ｂと第２幅広部４３との間で電圧降下がほとんど発生しないように決定される。すなわち、パッド２ａと第１幅広部４２との間の抵抗値およびパッド２ｂと第２幅広部４３との間の抵抗値が幅細部４１の抵抗値に比べて十分に小さい状態（例えば、数％）となるように幅ＷＪが決定される。なお、パッド２ａと第１幅広部４２との間の抵抗値に配線５の抵抗値が考慮され、パッド２ｂと第２幅広部４３との間の抵抗値に配線６の抵抗値が考慮されることはいうまでもない。本実施形態では、図４に示すように、配線５、６は、ヒューズ素子４よりも上層の、膜厚の厚い配線層に属する配線として形成されている。そのため、配線５、６の低抵抗化は比較的容易に実現できる。
First, the width WJ of the first
また、幅細部４１の長さＬおよび幅Ｗは、パッド２ａとパッド２ｂとの間に最大定格以下の所定の電位差を印加した際（あるいは、パッド２ａとパッド２ｂとの間の電位差が最大定格以下の電位差となる状態で定電流を印加した際）に、幅細部４１が溶断し、かつヒューズ素子４の抵抗値が、パッド２ａとパッド２ｂとの間の内部回路２０を通じた抵抗値（以下、内部抵抗値という。）よりも小さくなるように決定される。ここで、最大定格は印加可能な最大の電位差を意味し、内部回路２０の構造等に応じて半導体装置１の仕様として決定されるものである。また、パッド２ａとパッド２ｂとの間の内部抵抗値は、ヒューズ素子４が存在しない構造における、パッド２ａとパッド２ｂ間の抵抗値を意味する。なお、ヒューズ素子４を構成する導電体膜がシート抵抗Ｒｓを有する場合、幅細部４１の抵抗値Ｒは、Ｒ＝Ｒｓ×Ｌ／Ｗであり、シート抵抗Ｒｓが固定であると、計算上、幅Ｗと長さＬとの比が同一であれば抵抗値Ｒは同一の値になる。しかしながら、幅Ｗが小さいほど、パッド２ａとパッド２ｂとの間に電位差が付与された際に流れる電流の密度が高くなり、幅細部４１の溶断電流は小さくなる。そのため、上述の条件を満足する幅Ｗの上限は、ヒューズ素子４を溶断する際にパッド２ａとパッド２ｂとの間に印加する電位差、あるいはヒューズ素子４を溶断する際にヒューズ素子４に印加される電流値に応じて定まることになる。
In addition, the length L and the width W of the
なお、ヒューズ素子４の抵抗値が、パッド２ａとパッド２ｂとの間の内部抵抗値以上となる構成は、ヒューズ素子４を溶断する際に、内部回路２０に破壊等の不具合が発生しない限り採用可能である。しかしながら、パッド２ａとパッド２ｂとの間を流れる電流において、内部回路２０を流れる電流が支配的になるため、あまり実用的とはいえない。
The configuration in which the resistance value of the
本実施形態では、パッド２ａとパッド２ｂとの間に付与する電位差の最大定格が７．５Ｖであり、ヒューズ素子４を形成する配線層の材質は銅、膜厚は０．２６μｍである。パッド２ａとパッド２ｂとの間に３Ｖの電位差を印加した場合に幅細部４１が溶断するように設計すると、幅Ｗ＝０．３５μｍ、長さＬ＝５μｍ、幅ＷＪ＝１０μｍであった。なお、パッド２ａ、２ｂは平面視において、１辺が８０μｍの正方形であり、パッド間隔は８０μｍである。
In the present embodiment, the maximum rating of the potential difference applied between the
以上のヒューズ素子４を備える本実施形態の半導体装置１は、電気的特性検査の際に、探針とパッドとを接触させたときに、パッド２ａとパッド２ｂとの間の抵抗値を測定することで、針ずれの有無を検知することができる。すなわち、パッド２ａとパッド２ｂとの間の内部抵抗値が無限大（内部回路２０を通じてパッド２ａとパッド２ｂとが電気的に接続されていない場合）である場合には、探針とパッドとが正常に接触していると、パッド２ａとパッド２ｂとの間の抵抗値としてヒューズ素子４の抵抗値が測定される。また、パッド２ａとパッド２ｂとが内部抵抗値Ｒｉで接続されている場合には、パッド２ａとパッド２ｂとの間は、ヒューズ素子４の抵抗値Ｒｆと内部抵抗値Ｒｉとが並列接続された状態にある。そのため、探針とパッドとが正常に接触していると、パッド２ａとパッド２ｂとの間の抵抗値として、抵抗値Ｒｆよりも小さい抵抗値（＝Ｒｆ×Ｒｉ／（Ｒｆ＋Ｒｉ））が測定されることになる。いずれの場合であっても、パッド２ａとパッド２ｂとの間の抵抗値として想定される抵抗値よりも大きな抵抗値が測定された場合には、針ずれが発生している可能性がある。したがって、パッド２ａとパッド２ｂとの間の抵抗値を測定することで、針ずれの有無を検知することができる。なお、上述のように、Ｒｆ＜Ｒｉであることが好ましく、また、パッド２ａとパッド２ｂとの間に流れる電流の大部分（例えば、８０％以上）がヒューズ素子４を流れることがより好ましい。
The
一方、ヒューズ素子４が存在したままでは、内部回路２０が正常に動作しない可能性がある。しかしながら、本実施形態の半導体装置１が備えるヒューズ素子４は、パッド２ａとパッド２ｂとの間に予め指定された電位差を印加する等によりヒューズ素子４に電流を印加することで、恒久的に、電気的に切断される。そのため、パッド２ａとパッド２ｂとの間の抵抗値が正常値であった場合には、ヒューズ素子４を切断することで、内部回路２０を正常に動作させることが可能になる。本実施形態では、特に、ヒューズ素子４に電流を印加する際、パッド２ａとパッド２ｂとの間に印加される電位差が最大定格以下であるため、内部回路２０にダメージを与えることもない。
On the other hand, if the
以上の構成によれば、従来技術のような、針ずれ検出用の導電性パターンやテストパッドを半導体装置に搭載する必要がない。そのため、半導体基板あたりの半導体チップの取れ数が減少することがなく、半導体チップの製造コストが増大することもない。また、ヒューズ素子４を、内部回路２０を構成する配線と同一の工程で同時に形成すれば、ヒューズ素子４を形成するための追加工程も不要である。
According to the above configuration, there is no need to mount a conductive pattern and a test pad for detecting a needle deviation in the semiconductor device as in the prior art. Therefore, the number of semiconductor chips that can be taken per semiconductor substrate does not decrease, and the manufacturing cost of the semiconductor chips does not increase. Further, if the
続いて、上述のヒューズ素子４を備える半導体装置１の検査工程について説明する。図５は、本実施形態における半導体装置１の電気的検査に使用される検査装置の構造を示す概略断面図である。図５に示すように、検査装置５０は、複数の半導体装置１が形成された半導体基板１０が載置されるウェハステージ５１を備える。ウェハステージ５１は、水平方向および上下方向に移動可能に構成されている。ウェハステージ５１と対向する位置には、検査対象の半導体装置１が備えるパッド２の配置に対応して複数の探針５３が配列されたプローブカード５２が固定されている。各探針５３は半導体装置１の電気的特性の検査を実行するＩＣテスタ等からなる測定装置５５に接続されている。測定装置５５は、例えば、電源（電圧源、電流源）、半導体装置１の機能検査を実施するための信号発生器、および各種検出器（電圧計、電流計、出力信号検出器等）のほか、各種検出器の検出結果について半導体装置１の良否判定を行う情報処理部を備える。なお、図５では、図１に示すパッド２ａに対応する探針５３ａ、図１に示すパッド２ｂに対応する探針５３ｂを含む７本の探針５３ａ〜５３ｇのみを例示している。
Subsequently, an inspection process of the
プローブカード５２の中央部（複数の探針５３の先端が集まっている領域の上方）には、開口５４が形成されている。作業者は、開口５４の上方に設置された顕微鏡等を使用して、各探針５３と各パッド２との接触状態を視認することができる。また、高機能な検査装置では、ＣＣＤ（Charge Coupled Device）イメージセンサ等により当該顕微鏡等の画像を取得し、画像認識により上記接触状態を検出する場合もある。
An
ウェハステージ５１は、例えば、ステッピングモータ等により水平面内で移動可能に設けられている。また、ウェハステージ５１には、エアシリンダ等が内蔵されており、基板載置面に対して鉛直方向にも移動できる構造を有している。ウェハステージ５１は、電気的検査が実施される際に、半導体基板１０と探針５３とが接触する高さまで上昇する。また、水平方向に移動する際には、探針５３と半導体基板１０とが接触しない高さに下降して移動する。なお、検査装置５０は、ウェハステージ５１とプローブカード５２との位置関係を相対的に変更できる構成を有していればよく、例えば、半導体基板１０に探針５３を接触させる際に、プローブカード５２が下降する構成であってもよい。
For example, the
ウェハステージ５１上に検査対象の半導体装置１が形成された半導体基板１０が載置されると、半導体基板１０は、ウェハステージ５１が内蔵する真空チャック等により、ウェハステージ５１の基板載置面に固定される。半導体基板１０上の位置を指定する座標系と、ウェハステージ５１の水平移動の制御に使用される座標系とを一致させる位置合わせ、および半導体基板１０上で予め指定された複数位置における高さ方向の位置合わせが完了すると、以下の手順により、各半導体装置１に対する電気的検査が実施される。
When the
図６は、本発明の一実施形態における半導体装置の検査手順を示すフローチャートである。まず、検査装置５０は、ウェハステージ５１を移動させ、最初の測定対象半導体装置１上に、プローブカード５２を位置させる（ステップＳ６０１）。すなわち、まず、半導体装置１が備える複数のパッド２のそれぞれと複数の探針５３のそれぞれとが対向する位置に、測定対象半導体装置１が配置される。このとき、探針５３の位置ずれはないものとする。なお、最初の測定対象半導体装置１と探針５３との位置合わせは、作業者がマニュアルで実施することができる。また、検査装置５０が、画像認識を利用して自動的に位置合わせする機能を有しているのであれば自動的に実施してもよい。
FIG. 6 is a flowchart showing an inspection procedure for a semiconductor device according to an embodiment of the present invention. First, the
最初の測定対象半導体装置１上にプローブカード５２が配置されると、検査装置５０は、ウェハステージ５１を上昇させて、各探針５３を半導体装置１上の各パッド２に接触させる（ステップＳ６０２）。このとき、探針５３ａがパッド２ａと接触し、探針５３ｂがパッド２ｂと接触する。ウェハステージ５１の上昇が完了すると、測定装置５５は、ヒューズ素子４が溶断することのない範囲内で、探針５３ａと探針５３ｂとの間に電流を流し、パッド２ａとパッド２ｂとの間の抵抗値を測定する（ステップＳ６０３）。パッド２ａとパッド２ｂとの間に３Ｖの電位差を印加した場合に幅細部４１が溶断するように設計された上述のヒューズ素子４では、例えば、パッド２ａとパッド２ｂとの間に０．１Ｖの電位差を印加することにより抵抗値を測定する。
When the
このとき、測定装置５５は、測定された抵抗値の異常の有無を判定する（ステップＳ６０４）。当該判定は、測定された抵抗値が予め指定された範囲内に属するか否かにより実施することができる。当該範囲は、例えば、ヒューズ素子４や内部回路２０の製造ばらつきを考慮して、統計的に設定することが好ましい。例えば、パッド２ａとパッド２ｂとの間が内部回路２０を通じて電気的に接続されておらず、ヒューズ素子４の抵抗値の設計値が１．５Ω、製造ばらつきに起因する抵抗値のばらつき（分散）の３σが０．０８Ωである場合、例えば、計測された抵抗値が１．６Ω未満であるか否かが判定される。この場合、測定された抵抗値が１．６Ω未満であれば異常なしと判定され、１．６Ω以上であれば異常ありと判定される。なお、このような、良否判定の閾値は、半導体装置１の仕様等に応じて、異常として検出すべき抵抗値の値を設定すればよい。
At this time, the measuring
ステップ６０４において抵抗値異常なしと判定された場合、測定装置５５は、ヒューズ素子４を切断する（ステップＳ６０４Ｎｏ、Ｓ６０５）。上述の例では、パッド２ａとパッド２ｂとの間に３Ｖの電位差を印加することにより、ヒューズ素子４が恒久的に切断される。上述のように、当該電位差は、半導体装置１においてパッド２ａとパッド２ｂとの間の最大定格電位差７．５Ｖより小さいため、内部回路２０に不具合が生じることもない。なお、ここでは、パッド２ａとパッド２ｂとの間に３Ｖの電位差を印加した場合に幅細部４１が溶断するように設計されているため、パッド２ａとパッド２ｂとの間に３Ｖの電位差を印加しているが、パッド２ａとパッド２ｂとの間の最大定格電位差７．５Ｖ以下であればより大きな電位差を印加してもよい。これにより、ヒューズ素子４の切断時間を僅かながら短縮可能である。図７は、切断後のヒューズ素子４を示す平面図である。図７に示すように、切断痕３０は、幅細部４１への電流流入側端部に形成される。
When it is determined in step 604 that the resistance value is not abnormal, the measuring
ヒューズ素子４の切断が完了すると、測定装置５５は、半導体装置１の内部回路２０の電気的特性の検査を実施する（ステップＳ６０６）。測定装置５５による検査が完了すると、検査装置５０は、ウェハステージ５１を下降させて、各探針５３と各パッド２とを離間する（ステップＳ６０７）。そして、次測定対象の半導体装置１が存在する場合には、ウェハステージ５１を移動させ、当該半導体装置１上に、プローブカード５２を位置させる（ステップＳ６０８Ｙｅｓ、Ｓ６０１）。
When the cutting of the
一方、ステップ６０４において抵抗値異常ありと判定された場合、測定装置５０は、ウェハステージ５１を下降させて、各探針５３と各パッド２とを離間する（ステップＳ６０４Ｙｅｓ、Ｓ６０９）。そして、作業者による手動あるいは検査装置５０による自動により、各探針５３と各パッド２との間の相対位置が調整される（ステップＳ６１０）。調整が完了すると、検査装置５０は、ウェハステージ５１を上昇させて、各探針５３と各パッド２とを接触させ、再度、パッド２ａとパッド２ｂとの間の抵抗値を測定後、再度判定を行う（ステップＳ６０２、Ｓ６０３、Ｓ６０４）。
On the other hand, when it is determined in step 604 that the resistance value is abnormal, the measuring
なお、抵抗値異常と判定され、各探針５３と各パッド２との間の相対位置が調整されたにもかかわらず、抵抗値異常と繰り返し判定される場合は、針ずれと異なる原因による抵抗値異常である。この場合、探針５３ａ、探針５３ｂへの異物付着の可能性があるため、まず、探針５３のクリーニングを実施することが好ましい。また、クリーニング実施後においても、抵抗値異常と判定される場合は、ヒューズ素子４の形成異常である可能性が高い。この場合、測定対象の半導体装置１を強制的に不良と判定し、ステップＳ６０７以降を実施すればよい。また、半導体装置１の単価が高価である等の理由により、内部回路２０が正常であれば可能な限り良品とする必要性があるときは、抵抗値に異常がない場合と同様、ステップＳ６０５以降を実施すればよい。
In the case where it is determined that the resistance value is abnormal and the relative position between each
以上の手順が、次測定対象半導体装置１がなくなるまで継続され、次測定対象半導体装置１がなくなると終了する（ステップＳ６０８Ｎｏ）。
The above procedure is continued until the next measurement
以上のように、この検査方法では、内部回路２０の電気的検査の前に、ヒューズ素子４を使用してパッド２と探針５３との接触状態を確認することができる。そのため、針ずれの発生初期を検知できるとともに、針ずれが発生した状態で検査が実施されることを確実に防止できる。また、針ずれの可能性がある場合は、直ちに、パッド２と探針５３との相対位置が調整されるため、針ずれが発生した状態で検査が継続的に実施されることを確実に防止できる。また、内部回路２０の電気的検査の前に、ヒューズ素子４は切断されるため、ヒューズ素子４が完成品としての半導体装置１の電気的特性に影響を与えることもない。なお、図６では、特に好ましい形態として、針ずれの可能性がある場合、直ちに、パッド２と探針５３との相対位置を調整する構成としたが、これらの手順がない場合でも、少なくとも、ヒューズ素子４を使用してパッド２と探針５３との接触状態を確認することは可能である。
As described above, in this inspection method, the contact state between the
なお、以上では、Ｃｕを材質としたヒューズ素子４を例として説明した。しかしながら、上述した設計条件を満足できるのであれば、上述のように、ヒューズ素子４の材質は特に限定されない。内部回路２０を構成する配線と、同一の工程で同時に形成するという観点では、Ｃｕのほか、Ｓｉ、Ａｌ、Ｃｕの中から選択された少なくとも１つの元素を含む導電性材料を使用することができる。
In the above description, the
例えば、上述した寸法のヒューズ素子４をポリＳｉにより構成した場合、パッド２ａとパッド２ｂとの間に１５Ｖの電位差を印加したときにヒューズ素子４は溶断する。また、上述した寸法のヒューズ素子４をＡｌＣｕにより構成した場合、パッド２ａとパッド２ｂとの間に４Ｖの電位差を印加したときにヒューズ素子４は溶断する。特に、ポリＳｉは、ＡｌやＣｕ等の金属材料に比べてシート抵抗が大きく、ヒューズ素子４を溶断する際にパッド間に印加する電位差も大きい。そのため、ポリＳｉを材質とした場合、ヒューズ素子４の溶断に要する時間は比較的短くなる傾向にある。そのため、大電力用途等の高耐圧半導体素子搭載の半導体装置１では、ポリＳｉを材料としたヒューズ素子４を使用し、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジック等の小電力用途の比較的耐圧の低い半導体装置１では低電圧で溶断可能なＡｌ、Ｃｕを材料としたヒューズ素子４を使用することが有効である。
For example, when the
また、上記実施形態では、図１に示すように半導体装置１の左上角のパッド２ａと当該パッド２ａと横方向に隣接するパッド２ｂとの間の１箇所のみにヒューズ素子４を設けた。しかしながら、ヒューズ素子は、少なくとも２つのパッドの間、すなわち、少なくとも１組のパッド対に設けられていればよく、ヒューズ素子は複数箇所に設けてもよい。針ずれの検出精度を高める観点では、例えば、矩形状の半導体装置１において、パッド２ａと対角に位置するパッドにヒューズ素子を設けてもよい。
Further, in the above embodiment, as shown in FIG. 1, the
図８は、相互に対角に位置する各パッドにヒューズ素子を配置する例を示す平面図である。図８（ａ）に示す例では、パッド２ａとパッド２ｂとの間に加えて、パッド２ａと対角に位置するパッド２ｃと当該パッド２ｃと横方向に隣接するパッド２ｄとの間（領域Ｂ）にヒューズ素子を設けている。また、図８（ｂ）に示す例では、パッド２ａとパッド２ｂとの間に加えて、パッド２ａと対角に位置するパッド２ｃと当該パッド２ｃと縦方向に隣接するパッド２ｅとの間（領域Ｃ）にヒューズ素子を設けている。相互に対角に位置する各パッドにヒューズ素子を配置する観点では、いずれの配置例も同様であるが、図８（ｂ）では、対角位置で、ヒューズ素子を設けるパッドの配置方向を異ならせているため、より精度よく針ずれを検出することが可能になる。
FIG. 8 is a plan view showing an example in which a fuse element is arranged on each pad located diagonally to each other. In the example shown in FIG. 8A, in addition to between the
複数箇所にヒューズ素子を設ける場合、図６に示す、抵抗値測定（ステップＳ６０３）および異常判定（ステップＳ６０４）は各ヒューズ素子について順に実施すればよい。すなわち、まず、第１のヒューズ素子が接続されたパッド間の抵抗値が取得され、抵抗値異常の有無が判定される。抵抗値に異常がないと判定された場合、第２のヒューズ素子が接続されたパッド間の抵抗値が取得され、抵抗値異常の有無が判定される。抵抗値に異常がないと判定された場合、第１のヒューズ素子が切断される。第１のヒューズ素子の切断が完了すると第２のヒューズ素子が切断される。なお、第１のヒューズ素子、第２のヒューズ素子の切断順は逆でもよい。両ヒューズ素子の切断が完了すると、半導体装置１の内部回路の電気的特性の検査が実施される。一方、第１のヒューズ素子が接続されたパッド間の抵抗値および第２のヒューズ素子が接続されたパッド間の抵抗値のいずれかが抵抗値異常であると判定された場合には、異常と判定された時点で、探針とパッドとの相対位置が調整される。なお、第１のヒューズ素子が接続された各パッドと、第２のヒューズ素子が接続された各パッドとが相互に独立しており、電位差の印加による干渉が発生しない場合は、上述の抵抗値の取得、およびヒューズ素子の切断をそれぞれ並行して実施してもよい。また、３箇所以上にヒューズ素子を備える半導体装置についても同様である。
When providing fuse elements at a plurality of locations, the resistance value measurement (step S603) and abnormality determination (step S604) shown in FIG. 6 may be performed for each fuse element in order. That is, first, a resistance value between the pads to which the first fuse element is connected is acquired, and it is determined whether there is a resistance value abnormality. When it is determined that there is no abnormality in the resistance value, the resistance value between the pads to which the second fuse element is connected is acquired, and the presence or absence of the resistance value abnormality is determined. When it is determined that there is no abnormality in the resistance value, the first fuse element is cut. When the cutting of the first fuse element is completed, the second fuse element is cut. The cutting order of the first fuse element and the second fuse element may be reversed. When the cutting of both fuse elements is completed, the electrical characteristics of the internal circuit of the
なお、ヒューズ素子４は、内部回路２０中の高耐圧半導体素子に電気的に接続されているパッド間に設けることが好ましい。例えば、内部回路２０における電源回路と接地回路に接続するパッドにヒューズ素子４を設けることが好ましい。また、内部回路２０へ入力される信号、あるいは内部回路２０から外部に取り出される信号の周波数が比較的高い場合、切断後のヒューズ素子４がスタブとして作用したり、切断後のヒューズ素子４が有する寄生容量が内部回路２０の電気的特性に影響したりする可能性がある。このような半導体装置１では、信号入力線および信号出力線に接続されたパッド以外のパッドにヒューズ素子４を設けることが好ましい。
The
以上説明したように、本発明によれば、チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる。その結果、半導体装置の製造コストを低減することができる。また、本発明では、電気的な測定により針ずれを検知できるため、全ての検査装置に極めて容易に適用可能である。すなわち、予め指定された半導体基板上の位置で、画像認識等により針ずれの有無を自動認識し、適宜、ウェハアライメントを実施するような高度なウェハアライメント機能を有する高価な検査装置を新たに導入することなく、同等の機能を簡便に実現することが可能になる。本発明は、汎用半導体装置の量産工程において多用されている、高度なウェハアライメント機能を有しない、廉価な検査装置において、特に、効果を発揮できる。また、本発明では、電気的な測定により針ずれを検知するため、画像認識により針ずれを検知する手法に比べて短時間での検知が可能である。この観点では、高度なウェハアライメント機能を有する検査装置にも適用可能であるといえる。 As described above, according to the present invention, it is possible to prevent erroneous measurement and erroneous inspection due to needle misalignment without increasing the chip area. As a result, the manufacturing cost of the semiconductor device can be reduced. Further, in the present invention, since the needle shift can be detected by electrical measurement, it can be applied to all inspection apparatuses very easily. In other words, a new expensive inspection device with advanced wafer alignment function that automatically recognizes the presence or absence of needle misalignment by image recognition etc. at a pre-specified position on the semiconductor substrate and implements wafer alignment as appropriate is newly introduced. It is possible to easily realize an equivalent function without doing so. The present invention is particularly effective in an inexpensive inspection apparatus that does not have an advanced wafer alignment function and is frequently used in the mass production process of general-purpose semiconductor devices. Further, in the present invention, since needle misalignment is detected by electrical measurement, detection in a shorter time is possible as compared with a method of detecting needle misalignment by image recognition. From this viewpoint, it can be said that the present invention can also be applied to an inspection apparatus having an advanced wafer alignment function.
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。例えば、ヒューズ素子のパターン形状や寸法は、本発明の効果を奏する範囲において、任意に変更可能である。また、ヒューズ素子を相互に隣接するパッド間に設けることは必須ではなく、相互に隣接しないパッド間にヒューズ素子を設けてもよい。 The embodiments described above do not limit the technical scope of the present invention, and various modifications and applications can be made within the scope of the present invention other than those already described. For example, the pattern shape and dimensions of the fuse element can be arbitrarily changed within the range where the effects of the present invention are exhibited. Further, it is not essential to provide the fuse element between the pads adjacent to each other, and the fuse element may be provided between the pads not adjacent to each other.
本発明によれば、チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができ、半導体装置および半導体装置の製造方法として有用である。 According to the present invention, it is possible to prevent erroneous measurement and erroneous inspection due to needle misalignment without increasing the chip area, which is useful as a semiconductor device and a method for manufacturing the semiconductor device.
１ 半導体装置（半導体チップ）
２、２ａ、２ｂ、２ｃ、２ｄ パッド
４ ヒューズ素子
５、６ 配線
７、８ ヴィアプラグ
１０ 半導体基板
１１ 下地膜
１２ 層間絶縁膜
２０ 内部回路
1 Semiconductor device (semiconductor chip)
2, 2a, 2b, 2c,
Claims (7)
前記内部回路と電気的に接続されるとともに、検査装置に接続された複数の探針がそれぞれ接触する複数のパッドと、
少なくとも２つの前記パッドの間に設けられ、当該２つのパッドを電気的に接続するとともに、所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子と、
を備えることを特徴とする半導体装置。 Internal circuitry,
A plurality of pads that are electrically connected to the internal circuit and that are contacted by a plurality of probes connected to the inspection device,
A fuse element provided between at least two of the pads, electrically connected to the two pads, and permanently electrically disconnected by applying a predetermined current;
A semiconductor device comprising:
前記複数のパッドと前記複数の探針とが対向する位置に前記半導体装置を配置する工程（ａ）と、
前記複数のパッドと、前記複数の探針とを接触させる工程（ｂ）と、
所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子により電気的に接続された２つの前記パッドの間の抵抗値を、前記ヒューズ素子に前記所定の電流より小さい電流を印加することにより測定する工程（ｃ）と、
前記ヒューズ素子に前記所定の電流以上の電流を印加して当該ヒューズ素子を切断する工程（ｄ）と、
前記内部回路の電気的検査を行う工程（ｅ）と、
を含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device comprising: an internal circuit; and a plurality of pads that are electrically connected to the internal circuit and are in contact with a plurality of probes connected to an inspection device, respectively.
A step (a) of disposing the semiconductor device at a position where the plurality of pads and the plurality of probes face each other;
A step (b) of bringing the plurality of pads into contact with the plurality of probes;
By applying a predetermined current, a resistance value between the two pads electrically connected by a fuse element that is permanently cut electrically is set to a current smaller than the predetermined current in the fuse element. A step (c) of measuring by applying
(D) cutting the fuse element by applying a current equal to or greater than the predetermined current to the fuse element;
(E) performing an electrical inspection of the internal circuit;
A method for manufacturing a semiconductor device, comprising:
当該半導体装置を形成する工程が、
前記内部回路を構成する配線と前記ヒューズ素子とを同時に形成する工程と、
前記ヒューズ素子の両端にそれぞれ電気的に接続される２つのパッドを含む、前記複数のパッドを形成する工程と、
を含む、請求項４から６のいずれか１項に記載の半導体装置の製造方法。 Before the step (a), further comprising the step of forming the semiconductor device including the fuse element,
The step of forming the semiconductor device includes
Forming the wiring constituting the internal circuit and the fuse element at the same time;
Forming the plurality of pads, including two pads electrically connected to both ends of the fuse element, respectively.
The manufacturing method of the semiconductor device of any one of Claim 4 to 6 containing this.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011068044A JP2012204626A (en) | 2011-03-25 | 2011-03-25 | Semiconductor device and semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011068044A JP2012204626A (en) | 2011-03-25 | 2011-03-25 | Semiconductor device and semiconductor device manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012204626A true JP2012204626A (en) | 2012-10-22 |
Family
ID=47185264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011068044A Withdrawn JP2012204626A (en) | 2011-03-25 | 2011-03-25 | Semiconductor device and semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012204626A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111312134A (en) * | 2020-04-02 | 2020-06-19 | 深圳市华星光电半导体显示技术有限公司 | Detection equipment for display panel |
-
2011
- 2011-03-25 JP JP2011068044A patent/JP2012204626A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111312134A (en) * | 2020-04-02 | 2020-06-19 | 深圳市华星光电半导体显示技术有限公司 | Detection equipment for display panel |
| CN111312134B (en) * | 2020-04-02 | 2024-03-08 | 深圳市华星光电半导体显示技术有限公司 | Display panel's check out test set |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10746788B2 (en) | Sensing structure of alignment of a probe for testing integrated circuits | |
| US9000798B2 (en) | Method of test probe alignment control | |
| JP4774071B2 (en) | Probe resistance measurement method and semiconductor device having probe resistance measurement pad | |
| US7825679B2 (en) | Dielectric film and layer testing | |
| US7616020B2 (en) | Probe pad, substrate having a semiconductor device, method of testing a semiconductor device and tester for testing a semiconductor device | |
| US7777223B2 (en) | Semiconductor device | |
| JP2007158346A (en) | Probe sensing pad and method of detecting contact position of probe needle | |
| TW202008485A (en) | Wafer-level testing method and test structure thereof | |
| JP5529611B2 (en) | Semiconductor device and resistance measuring method | |
| KR102195561B1 (en) | Electrical connection device | |
| US8717059B2 (en) | Die having wire bond alignment sensing structures | |
| KR20160076219A (en) | Apparatus for checking alignment and Semiconductor Integrated circuit Device including the same | |
| US20160247733A1 (en) | Method of manufacturing semiconductor device, and probe card | |
| KR20090032174A (en) | Miss align preventing pattern and method thereof between probe card niddle and pad | |
| JP2012204626A (en) | Semiconductor device and semiconductor device manufacturing method | |
| US8786303B2 (en) | Semiconductor device having a plurality of pads | |
| WO2009097505A2 (en) | Method of forming a probe pad layout/design, and related device | |
| US20140320156A1 (en) | Apparatus for detecting misalignment of test pad | |
| US20150084659A1 (en) | Contact arrangements and methods for detecting incorrect mechanical contacting of contact structures | |
| JP2008135623A (en) | Wiring board, and its manufacturing method | |
| US20080122446A1 (en) | Test pattern | |
| JP2004207605A (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140603 |