JP2012202864A - Isfet and isfet array - Google Patents

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駿介 古▲瀬▼
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Abstract

PROBLEM TO BE SOLVED: To provide an ISFET with higher sensor sensitivity and an ISFET array including this ISFET cell.SOLUTION: An ISFET2 includes: a semiconductor substrate 10 having a first conductivity type; a well region 12 disposed on the semiconductor substrate 10 and having a second conductivity type, which is opposite to the first conductivity type; a source region 14 and a drain region 16 disposed on the well region 12 and having the first conductivity type; a gate insulation film 18 disposed on the well region 12; a transfer gate electrode 20 disposed adjacent to the drain region 16 on the gate insulation film 18; a liquid sample 26 in contact with the gate insulation film 18; and a reference electrode 24 disposed in the liquid sample 26. An ISFET array 4 including this ISFET cell is also provided.

Description

本発明は、ＩＳＦＥＴおよびＩＳＦＥＴアレイに関し、特に、検出感度を向上したＩＳＦＥＴおよびＩＳＦＥＴアレイに関する。   The present invention relates to ISFETs and ISFET arrays, and more particularly to ISFETs and ISFET arrays with improved detection sensitivity.

従来のイオン感応性電界効果トランジスタ（ＩＳＦＥＴ：Ion Sesitive Field Effect Transistor）からなるイオンセンサとして、バックゲートとソースとの間、およびバックゲートとドレインとの間に発生するバックゲート光電流を取り出すためのゲート電極を備え、このバックゲート光電流を用いて、ＩＳＦＥＴのソースやドレインにおいて発生する光電流を補正する構成が開示されている（例えば、特許文献１参照。）。   As an ion sensor composed of a conventional ion sensitive field effect transistor (ISFET), it is used to extract back gate photocurrent generated between the back gate and the source and between the back gate and the drain. A configuration is disclosed that includes a gate electrode and corrects the photocurrent generated at the source and drain of the ISFET using this backgate photocurrent (see, for example, Patent Document 1).

また、上記ＩＳＦＥＴを２次元的に複数個配置し、ｐＨの２次元分布を測定するものとして、水素イオン濃度分布測定装置がある（例えば、特許文献２参照。）。   Further, there is a hydrogen ion concentration distribution measuring device (see, for example, Patent Document 2) that measures a two-dimensional distribution of pH by arranging a plurality of ISFETs two-dimensionally.

一方、特許文献２に係るＩＳＦＥＴアレイを改良し、ＩＳＦＥＴアレイセル毎にＩＳＦＥＴの切り替えスイッチ用ＭＯＳＦＥＴを備えるＩＳＦＥＴアレイも開示されている（例えば、特許文献３参照。）。   On the other hand, there is also disclosed an ISFET array in which the ISFET array according to Patent Document 2 is improved and an ISFET changeover switch MOSFET is provided for each ISFET array cell (for example, see Patent Document 3).

特開２００８−１６４３５９号公報JP 2008-164359 A 特開平０５−３３７４５号公報JP 05-33745 A 特許第４１３７２３９号公報Japanese Patent No. 4137239

特許文献１に係るＩＳＦＥＴでは、バルクに流れる電流で光読み出しを行うため、ノイズ情報が光読み出し電流に含まれる。また、アレイ化を図る場合、バルクに流れる電流で光読み出しを行うため、ｐウェル領域を互いに隣接セル間で分離する必要があり、構造が複雑となり、アレイ化が難しい。   In the ISFET according to Patent Document 1, since optical readout is performed with a current flowing in a bulk, noise information is included in the optical readout current. Further, when arraying is performed, since optical reading is performed with a current flowing in the bulk, it is necessary to separate the p-well regions from each other between adjacent cells, the structure becomes complicated, and arraying is difficult.

特許文献２に係るＩＳＦＥＴアレイでは、一回測定して、次に測定するまで、安定化するのに時間を要する。   In the ISFET array according to Patent Document 2, it takes time to stabilize from one measurement to the next measurement.

従来の技術では、ＩＳＦＥＴをアレイ化した場合、画素選択されていない時に画素が駆動していないため、測定値が安定しにくい。また、ＩＳＦＥＴセルが選択回路により選択されてからオン状態になって動作が安定化するまでに時間がかかる。   In the conventional technique, when the ISFET is arrayed, the measurement value is difficult to stabilize because the pixel is not driven when the pixel is not selected. Further, it takes time until the operation is stabilized after the ISFET cell is selected by the selection circuit and is turned on.

本発明の目的は、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供することにある。   An object of the present invention is to provide an ISFET with improved detection sensitivity and an ISFET array to which the ISFET cell is applied.

本発明の一態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記ソース領域と、前記ウェル領域と、前記ドレイン領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、前記ゲート絶縁膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。   According to one aspect of the present invention, a semiconductor substrate having a first conductivity type, a well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type, and the well region A source region and a drain region having a first conductivity type, the source region, the well region, a gate insulating film disposed on the drain region, and the drain region on the gate insulating film There is provided an ISFET comprising a transfer gate electrode disposed adjacent to the gate electrode, a liquid sample in contact with the gate insulating film, and a reference electrode disposed in the liquid sample.

本発明の他の態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたイオン感応膜と、前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。   According to another aspect of the present invention, a semiconductor substrate having a first conductivity type, a first well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type, A source region and a drain region having a first conductivity type, disposed on the first well region, a gate insulating film disposed on the first well region, and an ion sensitive film disposed on the gate insulating film; There is provided an ISFET comprising a storage capacitor connected between the source region and the drain region, a liquid sample in contact with the ion sensitive film, and a reference electrode disposed in the liquid sample.


本発明の他の態様によれば、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ソース領域と前記ドレイン領域間の前記ゲート絶縁膜上に配置されたゲートプラグ電極と、前記ドレイン領域上に配置されたドレインプラグ電極と、前記ソース領域と前記前記ドレインプラグ電極間に接続され、積層電極構造からなる蓄積キャパシタと、前記ゲートプラグ電極上に配置された遮光膜と、前記遮光膜上に配置されたイオン感応膜と、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴが提供される。
According to another aspect of the present invention, a semiconductor substrate having a first conductivity type, a first well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type, A source region and a drain region having a first conductivity type disposed on the first well region, a gate insulating film disposed on the first well region, and the gate insulating film between the source region and the drain region A gate plug electrode disposed on the drain region; a drain plug electrode disposed on the drain region; a storage capacitor connected between the source region and the drain plug electrode and having a stacked electrode structure; and the gate plug electrode A light-shielding film disposed above, an ion-sensitive film disposed on the light-shielding film, a liquid sample in contact with the ion-sensitive film, and a reference electrode disposed in the liquid sample; ISFET provided is provided.

本発明の他の態様によれば、行方向に延伸する複数のワード線と、前記ワード線に直交し、列方向に延伸する複数のビット線と、前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルとを備え、前記ＩＳＦＥＴセルは、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、前記ゲート絶縁膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴアレイが提供される。   According to another aspect of the present invention, a plurality of word lines extending in a row direction, a plurality of bit lines orthogonal to the word line and extending in a column direction, and a drain for each of the plurality of word lines are provided. A plurality of connected vertical selection transistors; a vertical scanning circuit having gates connected to the plurality of vertical selection transistors; a horizontal selection transistor having sources connected to the plurality of bit lines; A horizontal scanning circuit to which the gates of the horizontal transistors are connected, and an ISFET cell disposed at an intersection of the word line and the bit line, the ISFET cell having a first conductivity type, and a semiconductor substrate; A well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type; and a well region disposed on the well region; A source region and a drain region, a gate insulating film disposed on the well region, a transfer gate electrode disposed on the gate insulating film and adjacent to the drain region, and a contact with the gate insulating film There is provided an ISFET array comprising a liquid sample to be measured and a reference electrode disposed in the liquid sample.

本発明の他の態様によれば、行方向に延伸する複数のワード線と、前記ワード線に直交し、列方向に延伸する複数のビット線と、前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルとを備え、前記ＩＳＦＥＴセルは、第１導電型を有する半導体基板と、前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、前記第１ウェル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたイオン感応膜と、前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、前記イオン感応膜に接触する液体試料と、前記液体試料中に配置された参照電極とを備えるＩＳＦＥＴアレイが提供される。   According to another aspect of the present invention, a plurality of word lines extending in a row direction, a plurality of bit lines orthogonal to the word line and extending in a column direction, and a drain for each of the plurality of word lines are provided. A plurality of connected vertical selection transistors; a vertical scanning circuit having gates connected to the plurality of vertical selection transistors; a horizontal selection transistor having sources connected to the plurality of bit lines; A horizontal scanning circuit to which the gates of the horizontal transistors are connected, and an ISFET cell disposed at an intersection of the word line and the bit line, the ISFET cell having a first conductivity type, and a semiconductor substrate; A first well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type; and disposed on the first well region; A source region and a drain region having one conductivity type, a gate insulating film disposed on the first well region, an ion sensitive film disposed on the gate insulating film, and between the source region and the drain region There is provided an ISFET array comprising a connected storage capacitor, a liquid sample in contact with the ion sensitive membrane, and a reference electrode disposed in the liquid sample.

本発明によれば、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供することができる。   According to the present invention, an ISFET with improved detection sensitivity and an ISFET array to which the ISFET cell is applied can be provided.

（ａ）第１の実施の形態に係るＩＳＦＥＴの模式的断面構造図、（ｂ）図１（ａ）のイオン検出部の拡大された模式的断面構造図。(A) Typical cross-section figure of ISFET which concerns on 1st Embodiment, (b) Typical cross-section figure by which the ion detection part of Fig.1 (a) was expanded. 第１の実施の形態に係るＩＳＦＥＴを適用したイオン検出動作の模式的説明図。The typical explanatory view of the ion detection operation to which ISFET concerning a 1st embodiment is applied. 第１の実施の形態に係るＩＳＦＥＴのイオン検出動作を説明する回路構成図。The circuit block diagram explaining the ion detection operation | movement of ISFET which concerns on 1st Embodiment. 第１の実施の形態に係るＩＳＦＥＴの模式的平面パターン構成図。The typical plane pattern block diagram of ISFET which concerns on 1st Embodiment. 第１の実施の形態に係るＩＳＦＥＴの光検出時のエネルギーポテンシャルダイヤグラム。The energy potential diagram at the time of light detection of ISFET which concerns on 1st Embodiment. 第１の実施の形態に係るＩＳＦＥＴのイオン検出時のエネルギーポテンシャルダイヤグラム。The energy potential diagram at the time of ion detection of ISFET concerning a 1st embodiment. 第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ上に試料セルが搭載された様子を表す模式的鳥瞰構造図。The typical bird's-eye view structure figure showing a mode that the sample cell was mounted on the ISFET array which arranged ISFET which concerns on 1st Embodiment in the array form. 図７に対応するＩＳＦＥＴアレイを用いて検出したｐＨ分布の様子を表す模式的鳥瞰構造図。FIG. 8 is a schematic bird's-eye view showing the pH distribution detected using the ISFET array corresponding to FIG. 第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。The typical circuit block block diagram of the ISFET array which arranged ISFET which concerns on 1st Embodiment in the array form. 第２の実施の形態に係るＩＳＦＥＴの模式的断面構造図。FIG. 6 is a schematic cross-sectional structure diagram of an ISFET according to a second embodiment. （ａ）第２の実施の形態に係るＩＳＦＥＴの模式的回路構成図、（ｂ）図１１（ａ）の簡易な回路表示図。(A) Typical circuit block diagram of ISFET which concerns on 2nd Embodiment, (b) The simple circuit display figure of Fig.11 (a). （ａ）第２の実施の形態に係るＩＳＦＥＴにおいて、選択回路オン状態における動作説明図、（ｂ）第２の実施の形態に係るＩＳＦＥＴにおいて、選択回路オフ状態における動作説明図。(A) In ISFET which concerns on 2nd Embodiment, operation | movement explanatory drawing in a selection circuit ON state, (b) Operation | movement explanatory drawing in the selection circuit OFF state in ISFET which concerns on 2nd Embodiment. 第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。The typical circuit block block diagram of the ISFET array which arranged ISFET which concerns on 2nd Embodiment in the array form. 図１３の動作モードの説明図。Explanatory drawing of the operation mode of FIG. 第３の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。It is typical sectional structure of ISFET which concerns on 3rd Embodiment, Comprising: The typical explanatory drawing of ion detection operation | movement. 第３の実施の形態に係るＩＳＦＥＴの模式的回路構成図。The typical circuit block diagram of ISFET which concerns on 3rd Embodiment. 第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイの模式的回路ブロック構成図。The typical circuit block block diagram of the ISFET array which arranged ISFET which concerns on 3rd Embodiment in the array form. 第４の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。It is typical sectional structure of ISFET which concerns on 4th Embodiment, Comprising: The typical explanatory drawing of ion detection operation | movement. 第５の実施の形態に係るＩＳＦＥＴの模式的断面構造であって、イオン検出動作の模式的説明図。It is typical sectional structure of ISFET concerning a 5th embodiment, Comprising: The typical explanatory view of ion detection operation.

次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。   Next, first to fifth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す第１〜第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。   Also, the following first to fifth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the embodiments of the present invention are components. The material, shape, structure, arrangement, etc. are not specified below. Various modifications can be made to the embodiment of the present invention within the scope of the claims.

[第１の実施の形態]
（ＩＳＦＥＴ）
第１の実施の形態に係るＩＳＦＥＴ２の模式的断面構造は、図１（ａ）に示すように表され、図１（ａ）のイオン検出部の拡大された模式的断面構造は、図１（ｂ）に示すように表される。 [First embodiment]
(ISFET)
The schematic cross-sectional structure of the ISFET 2 according to the first embodiment is represented as shown in FIG. 1A, and the enlarged schematic cross-sectional structure of the ion detector in FIG. It is expressed as shown in b).

また、第１の実施の形態に係るＩＳＦＥＴ２を適用したイオン検出動作時の構成は、図２に示すように表される。さらに、第１の実施の形態に係るＩＳＦＥＴ２のイオン検出動作を説明する回路構成は、図３に示すように表される。ここで、図１（ａ）および図２は、後述する図４のＩ−Ｉ線に沿う模式的断面構造に相当している。   Moreover, the structure at the time of the ion detection operation | movement which applied ISFET2 which concerns on 1st Embodiment is represented as shown in FIG. Furthermore, a circuit configuration for explaining the ion detection operation of the ISFET 2 according to the first embodiment is expressed as shown in FIG. Here, FIG. 1A and FIG. 2 correspond to a schematic cross-sectional structure taken along the line II of FIG. 4 described later.

第１の実施の形態に係るＩＳＦＥＴ２は、図１（ａ）に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０とを備える。   As shown in FIG. 1A, the ISFET 2 according to the first embodiment is disposed on a semiconductor substrate 10 having a first conductivity type, and a first conductivity type opposite to the first conductivity type. A well region 12 having two conductivity types, a source region 14 and a drain region 16 having a first conductivity type disposed on the well region 12, a gate insulating film 18 disposed on the well region 12, and a gate insulating film 18 is provided with a transfer gate electrode 20 disposed adjacent to the drain region 16.

ここで、イオン検出部６は、図１（ｂ）に示すように、ソース領域１４とドレイン領域１６間のウェル領域１２と、ウェル領域１２上に配置されたゲート絶縁膜１８からなる。ここで、ゲート絶縁膜１８には、例えば、タンタルオキサイド、アルミナ、若しくはシリコン窒化膜を適用することができる。若しくは、シリコン熱酸化膜上にシリコン窒化膜を積層した構造、シリコン熱酸化膜上にタンタルオキサイドを成膜した構造でも良い。さらに、シリコン熱酸化膜、シリコン窒化膜、タンタルオキサイドの順に積層した構造のゲート絶縁膜（イオン感応膜）はシリコン窒化膜による防水性、タンタルオキサイドの優れた感度、ドリフト特性の面から、尚良い。ゲート絶縁膜１８上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。 Here, the ion detector 6 includes a well region 12 between the source region 14 and the drain region 16 and a gate insulating film 18 disposed on the well region 12 as shown in FIG. Here, for example, tantalum oxide, alumina, or silicon nitride film can be applied to the gate insulating film 18. Alternatively, a structure in which a silicon nitride film is stacked on a silicon thermal oxide film, or a structure in which tantalum oxide is formed on a silicon thermal oxide film may be employed. Furthermore, a gate insulating film (ion-sensitive film) having a structure in which a silicon thermal oxide film, a silicon nitride film, and a tantalum oxide are stacked in this order is even better from the viewpoints of waterproofness by silicon nitride film, excellent sensitivity of tantalum oxide, and drift characteristics. . The potential of the channel region formed in the well region 12 below the gate insulating film 18 is changed by, for example, H + ions attached on the gate insulating film 18. As a result, the current conduction state between the source region 14 and the drain region 16 is modulated. By detecting this current value, for example, the pH value can be detected.

第１の実施の形態に係るＩＳＦＥＴ２を適用したイオン検出動作時の構成は、図２に示すように表される。イオン検出部６のゲート絶縁膜１８には、液体試料２６が接触しており、液体試料２６中には、参照電極２４が配置されている。   The configuration at the time of ion detection operation to which the ISFET 2 according to the first embodiment is applied is expressed as shown in FIG. A liquid sample 26 is in contact with the gate insulating film 18 of the ion detector 6, and a reference electrode 24 is disposed in the liquid sample 26.

参照電極２４は、ガラス封止されたキャピラリー電極構造を備え、当該キャピラリー電極には、一定の参照電圧ＶREFが供給される。また、ガラス材料としては、耐酸性、耐熱性、耐水性の良好な、例えば、石英などによって形成可能である。 The reference electrode 24 has a capillary electrode structure sealed with glass, and a constant reference voltage V REF is supplied to the capillary electrode. Further, the glass material can be formed of, for example, quartz having good acid resistance, heat resistance, and water resistance.

イオン感応膜を透過した光を下のＳｉ基板内のｐｎ接合で検知するため、感応膜は、目的の波長領域の光を透過する材料であれば良い。可視光の場合はシリコン窒素化膜、タンタルオキサイドなどが挙げられる。   Since the light transmitted through the ion sensitive film is detected by the pn junction in the lower Si substrate, the sensitive film may be any material that transmits light in the target wavelength region. In the case of visible light, a silicon nitride film, tantalum oxide, and the like can be given.

また、第１の実施の形態に係るＩＳＦＥＴ２は、ドレイン領域１６に接続された電源電圧ＶDと、ソース領域１４に接続されたＭＯＳＦＥＴＱLNとを備えていても良い。 Further, the ISFET 2 according to the first embodiment may include a power supply voltage V D connected to the drain region 16 and a MOSFET Q LN connected to the source region 14.

第１の実施の形態に係るＩＳＦＥＴ２は、図３に示すように、イオン検出部６のイオン検出トランジスタＱiと、トランスファゲートＴＧによるトランスファゲートトランジスタＱGの直列回路で構成され、トランスファゲートトランジスタＱGのドレイン領域１６に電源電圧ＶDが接続され、イオン検出トランジスタＱiのソース領域１４には、ＭＯＳＦＥＴＱLNが接続される。 ISFET2 according to the first embodiment, as shown in FIG. 3, and the ion detection transistor Qi of the ion detector 6 is constituted by a series circuit of the transfer gate transistor Q G by the transfer gate TG, the transfer gate transistor Q G The drain region 16 is connected to the power supply voltage V D , and the source region 14 of the ion detection transistor Qi is connected to the MOSFET Q LN .

図３に示すように、第１の実施の形態に係るＩＳＦＥＴ２において、イオン検出トランジスタＱiのゲート上の参照電極ＲＥＦＧには参照電圧ＶREFが印加されている。イオン検出トランジスタＱiのゲート部がイオン検出部６に相当し、液体界面のポテンシャルによる入力イオン信号を受信する。出力信号は、イオン検出トランジスタＱiに直列接続されたＭＯＳＦＥＴＱLNのドレインから、ソースフォロアの出力電圧Ｖoutとして得る。この結果、ＭＯＳＦＥＴＱLNのドレイン端子より得られるソースフォロアの出力電圧Ｖoutが、入力イオン信号に対して、リニアに応答する。 As shown in FIG. 3, in the ISFET 2 according to the first embodiment, the reference voltage V REF is applied to the reference electrode REFG on the gate of the ion detection transistor Qi. The gate part of the ion detection transistor Qi corresponds to the ion detection part 6 and receives an input ion signal based on the potential of the liquid interface. The output signal is obtained as the output voltage V out of the source follower from the drain of the MOSFET Q LN connected in series to the ion detection transistor Qi. As a result, the output voltage V out of the source follower obtained from the drain terminal of the MOSFET Q LN responds linearly to the input ion signal.

（イオン検出動作）
第１の実施の形態に係るＩＳＦＥＴ２の模式的平面パターン構成は、図４に示すように表される。また、第１の実施の形態に係るＩＳＦＥＴの光検出時のエネルギーポテンシャルダイヤグラムは、図５に示すように表され、イオン検出時のエネルギーポテンシャルダイヤグラムは、図６に示すように表される。 (Ion detection operation)
A schematic planar pattern configuration of the ISFET 2 according to the first embodiment is expressed as shown in FIG. Further, the energy potential diagram at the time of light detection of the ISFET according to the first embodiment is expressed as shown in FIG. 5, and the energy potential diagram at the time of ion detection is expressed as shown in FIG.

第１の実施の形態に係るＩＳＦＥＴ２において、トランスファゲート電極２０の電位は、リセット情報・光情報の検出時は、オフ状態のローレベル、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０の電位よってオン、オフ制御することができる。   In the ISFET 2 according to the first embodiment, the potential of the transfer gate electrode 20 is set to a low level in the off state when detecting reset information / light information, and to a high level in the on state when detecting pH ion information. The on / off control can be performed by the potential of the transfer gate electrode 20.

―リセット情報・光情報の検出―
リセット取得モードにおいては、図５に示すように、トランスファゲート電極２０の電位をローレベルにして、トランスファゲートトランジスタＱGをオフ状態にする。このとき、イオン検出部６からドレイン領域１６へのキャリア（電子）の流れは、トランスファゲート電極（ＴＧ）直下のポテンシャルバリアによって、塞き止められる。この状態では、ソース領域１４近傍の電子は半導体基板１０側に流出し、一方、ソース領域１４近傍の正孔は、ソース領域１４に流入する。 -Detection of reset information and optical information-
In the reset acquisition mode, as shown in FIG. 5, and the potential of the transfer gate electrode 20 to a low level, to turn off the transfer gate transistor Q G. At this time, the flow of carriers (electrons) from the ion detector 6 to the drain region 16 is blocked by the potential barrier immediately below the transfer gate electrode (TG). In this state, electrons near the source region 14 flow out to the semiconductor substrate 10 side, while holes near the source region 14 flow into the source region 14.

―イオン情報の検出―
次に、ＩＳＦＥＴモードにおいては、図６に示すように、トランスファゲート電極２０の電位をハイレベルにして、トランスファゲートトランジスタＱGをオン状態にする。このとき、トランスファゲート電極（ＴＧ）直下のポテンシャルバリア高さが低下するため、イオン検出部６からドレイン領域１６へのキャリア（電子）流入が引き起こされる。また、この状態では、ソース領域１４近傍の電子は半導体基板１０側に流出する。一方、ソース領域１４近傍の正孔は、ソース領域１４に流入する。 -Detection of ion information-
Next, in the ISFET mode, as shown in FIG. 6, the potential of the transfer gate electrode 20 is set to the high level, and the transfer gate transistor Q G is turned on. At this time, since the potential barrier height immediately below the transfer gate electrode (TG) is lowered, carrier (electron) inflow from the ion detector 6 to the drain region 16 is caused. In this state, electrons near the source region 14 flow out to the semiconductor substrate 10 side. On the other hand, holes near the source region 14 flow into the source region 14.

したがって、リセット取得モードにおいて得られたリセット情報・光情報をＩＳＦＥＴモードにおいては、得られたデータから差し引くことによって、正確なイオン情報を検出することができる。   Therefore, accurate ion information can be detected by subtracting the reset information / light information obtained in the reset acquisition mode from the obtained data in the ISFET mode.

第１の実施の形態に係るＩＳＦＥＴ２においては、バックゲート（ウェル領域１２）とソース領域１４間、バックゲート（ウェル領域１２）とドレイン領域１６間に発生するバックゲート光電流を、トランスファゲート電極２０のオン・オフ動作によって取り出すことができる。   In the ISFET 2 according to the first embodiment, the back gate photocurrent generated between the back gate (well region 12) and the source region 14 and between the back gate (well region 12) and the drain region 16 is transferred to the transfer gate electrode 20. Can be taken out by an on / off operation.

尚、第１の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０およびドレイン領域１６・ソース領域１４上をパッシベーション膜２２で被覆し、イオン検出部６のパッシベーション膜２２を開口した構成とすることがイオン検出感度を向上する上で望ましい。   In the ISFET 2 according to the first embodiment, the transfer gate electrode 20 and the drain region 16 and the source region 14 are covered with the passivation film 22 and the passivation film 22 of the ion detector 6 is opened. Is desirable for improving ion detection sensitivity.

また、第１の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０に加える電圧を調節することにより、リセット情報、光情報を取得するモードと、ｐＨを取得するモードを切り替えることができるため、正確なイオン情報を検出することができる。   Further, in the ISFET 2 according to the first embodiment, by adjusting the voltage applied to the transfer gate electrode 20, it is possible to switch between a mode for acquiring reset information and optical information and a mode for acquiring pH. Accurate ion information can be detected.

（ＩＳＦＥＴアレイ）
第１の実施の形態に係るＩＳＦＥＴ２によって構成されたＩＳＦＥＴセルＣijを、半導体基板１０上に、アレイ状に配列したＩＳＦＥＴアレイ４上に試料セル１００が搭載された様子を表す模式的鳥瞰構造は、図７に示すように表され、図７に対応するＩＳＦＥＴアレイ４を用いて検出したｐＨ分布２００の様子を表す模式的鳥瞰構造は、図８に示すように表される。図７および図８に示すように、各々のＩＳＦＥＴセルＣijに対応して、各々のｐＨ値ｐＨijが検出される。 (ISFET array)
A schematic bird's-eye view structure showing a state in which the sample cell 100 is mounted on the ISFET array 4 in which the ISFET cell C ij configured by the ISFET 2 according to the first embodiment is arranged in an array on the semiconductor substrate 10 is as follows. A schematic bird's-eye view structure representing the pH distribution 200 detected using the ISFET array 4 corresponding to FIG. 7 is represented as shown in FIG. As shown in FIGS. 7 and 8, each pH value pH ij is detected corresponding to each ISFET cell C ij .

第１の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図９に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。 A schematic circuit block configuration of the ISFET array 4 in which the ISFETs according to the first embodiment are arranged in an array is, as shown in FIG. 9, a plurality of word lines WL1, WL2,. , WLm perpendicular to the word lines WL1, WL2,..., WLm and extending in the column direction, and drains for the plurality of word lines WL1, WL2,. A plurality of vertical selection transistors Q V1 , Q V2 ,..., Q Vm connected to each other, and a plurality of vertical selection transistors Q V1 , Q V2 ,. bit lines BL1, BL2, ..., with respect to BLn, horizontal selection transistors Q H1, Q H2 having a source connected respectively, ..., and Q Hn, a plurality of horizontal selection transistors Q H1, Q H2, Comprises a horizontal scanning circuit 32, each gate of Q Hn is connected, a word line WL1, WL2, ..., WLm and bit lines BL1, BL2, ..., and ISFET cell C mn arranged in the intersection of BLn.

ここで、ＩＳＦＥＴセルＣmnは、図９に示すように、イオン検出トランジスタＱmnとトランスファゲートトランジスタＱGとの直列回路からなる。 Here, as shown in FIG. 9, the ISFET cell C mn is composed of a series circuit of an ion detection transistor Q mn and a transfer gate transistor Q G.

ＩＳＦＥＴセルＣmnは、前述の図２に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。 As shown in FIG. 2 described above, the ISFET cell C mn includes a semiconductor substrate 10 having a first conductivity type and a well having a second conductivity type disposed on the semiconductor substrate 10 and having a conductivity type opposite to the first conductivity type. The region 12, the source region 14 and the drain region 16 that are disposed on the well region 12 and have the first conductivity type, the gate insulating film 18 disposed on the well region 12, and the drain region on the gate insulating film 18 16, a transfer gate electrode 20 disposed adjacent to the gate electrode 16, a liquid sample 26 in contact with the gate insulating film 18, and a reference electrode 24 disposed in the liquid sample 26.

ここで、各々のＩＳＦＥＴセルＣmnのゲート絶縁膜１８には、例えば、タンタルオキサイド、若しくはシリコン窒化膜を適用することができる。各々のＩＳＦＥＴセルＣmnのゲート絶縁膜１８上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。 Here, the gate insulating film 18 of each ISFET cell C mn, for example, can be applied tantalum oxide, or silicon nitride film. The potential of the channel region formed in the well region 12 below the gate insulating film 18 is changed by, for example, H + ions attached on the gate insulating film 18 of each ISFET cell C mn . As a result, the current conduction state between the source region 14 and the drain region 16 is modulated. By detecting this current value, for example, the pH value can be detected.

また、第１の実施の形態に係るＩＳＦＥＴアレイ４は、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱVNと、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、トランスファゲート電極２０を共通化したトランスファゲートラインに接続されたトランスファゲート電圧ＶTGとを備えていても良い。 In addition, the ISFET array 4 according to the first embodiment is connected between the output terminal obtained by commonly connecting the sources of the plurality of vertical selection transistors Q V1 , Q V2 ,..., Q Vm and the ground potential. and MOSFET Q VN, a plurality of horizontal selection transistors Q H1, Q H2, ..., and the power supply voltage V DD to the drain connected to a power supply line which is obtained by common connection of Q Hn, transfer in common the transfer gate electrode 20 it may include a transfer gate voltage V TG connected to the gate line.

イオン感応膜を透過した光を下のSi基板内のPN接合で検知するため、感応膜は、目的の波長領域の光を透過する材料。可視光の場合はシリコン窒素化膜、タンタルオキサイドなどが挙げられる。   In order to detect the light that has passed through the ion-sensitive film at the PN junction in the underlying Si substrate, the sensitive film is a material that transmits light in the target wavelength region. In the case of visible light, a silicon nitride film, tantalum oxide, and the like can be given.

また、第１の実施の形態に係るＩＳＦＥＴアレイ４において、ＭＯＳＦＥＴＱVNは、より簡単な構成を実現するためには、抵抗で置換しても良い。 Further, in the ISFET array 4 according to the first embodiment, the MOSFET Q VN may be replaced with a resistor in order to realize a simpler configuration.

バックゲート（ウェル領域１２）からリセットを読み出す場合は、アレイ化した場合、各ＩＳＦＥＴセルＣijでバックゲート（ウェル領域１２）を互いに分離して、独立させる必要があるが、第１の実施の形態に係るＩＳＦＥＴアレイ４においては、図９に示すように、トランスファゲート電極２０を共通化して、トランスファゲート電位ＶTGを加えることができる。 When the reset is read from the back gate (well region 12), the back gate (well region 12) must be separated from each other and made independent in each ISFET cell C ij in the case of an array. In the ISFET array 4 according to the embodiment, as shown in FIG. 9, the transfer gate electrode 20 can be made common and the transfer gate potential V TG can be applied.

また、第１の実施の形態に係るＩＳＦＥＴアレイ４においては、ＩＳＦＥＴアレイ４が配置された半導体基板１０上に試料セル１００を配置し、リセット情報・光情報の検出時は、ＩＳＦＥＴセルＣijのトランスファゲート電極２０のトランスファゲート電圧ＶTGをオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０のトランスファゲート電圧ＶTGによってオン、オフ制御することによって、リセット情報・光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することができる。 In the ISFET array 4 according to the first embodiment, the sample cell 100 is arranged on the semiconductor substrate 10 on which the ISFET array 4 is arranged, and when detecting reset information / light information, the ISFET cell C ij The transfer gate voltage V TG of the transfer gate electrode 20 is set to a low level in an off state, and when pH ion information is detected, the transfer gate voltage 20 is set to a high level in an on state, and is controlled to be turned on and off by the transfer gate voltage V TG of the transfer gate electrode 20. Thus, it is possible to detect both image information of reset information / light information and pH ion distribution information.

[第２の実施の形態]
（ＩＳＦＥＴ）
第２の実施の形態に係るＩＳＦＥＴの模式的断面構造は、図１０に示すように表される。また、第２の実施の形態に係るＩＳＦＥＴの模式的回路構成は図１１（ａ）に示すように表され、図１１（ａ）の簡易な回路表示は、図１１（ｂ）に示すように表される。 [Second Embodiment]
(ISFET)
A schematic cross-sectional structure of the ISFET according to the second embodiment is expressed as shown in FIG. Further, the schematic circuit configuration of the ISFET according to the second embodiment is represented as shown in FIG. 11A, and the simple circuit display of FIG. 11A is as shown in FIG. expressed.

第２の実施の形態に係るＩＳＦＥＴ２は、図１０〜図１１に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。 As shown in FIGS. 10 to 11, the ISFET 2 according to the second embodiment is disposed on the semiconductor substrate 10 and has a first conductivity type opposite to the first conductivity type. A first well region 12 having two conductivity types, a source region 14 and a drain region 16 having a first conductivity type disposed on the first well region 12, and a gate insulating film 18 disposed on the first well region. An ion sensitive film 19 disposed on the gate insulating film 18, a storage capacitor C S connected between the source region 14 and the drain region 16, a liquid sample 26 in contact with the ion sensitive film 19, and a liquid sample 26 And a reference electrode 24 disposed therein.

また、第２の実施の形態に係るＩＳＦＥＴ２は、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域上に配置されたゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。 In addition, the ISFET 2 according to the second embodiment is disposed on the semiconductor substrate 10 and has a first well-type second well region 23, and is disposed on the second well region 23 and has the first conductivity type. A second well contact region 13 and a capacitor electrode 21 which is disposed on the gate insulating film 18 disposed on the second well region and forms a storage capacitor C S with the second well region 23 are provided. Also good.

また、第２の実施の形態に係るＩＳＦＥＴ２において、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。 In the ISFET 2 according to the second embodiment, the drain region 16 is connected to the capacitor electrode 21, the source region 14 is connected to the well contact region 13, and the drain region 16 and the source region 14 are stored in parallel. A capacitor CS may be provided.

ここで、イオン検出部６は、図１０に示すように、ソース領域１４とドレイン領域１６間のウェル領域１２と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９からなる。ここで、ゲート絶縁膜１８は、例えば、シリコン酸化膜、イオン感応膜１９は、例えば、タンタルオキサイド、若しくはシリコン窒化膜などで形成することができる。イオン感応膜１９上に付着した、例えば、Ｈ+イオンなどによって、ゲート絶縁膜１８下のウェル領域１２に形成されるチャネル領域の電位が変化する。この結果、ソース領域１４とドレイン領域１６間の電流導通状態が変調され、この電流値を検出することによって、例えば、ｐＨ値などを検出することができる。 Here, as shown in FIG. 10, the ion detector 6 includes a well region 12 between the source region 14 and the drain region 16, a gate insulating film 18 disposed on the well region 12, and a gate insulating film 18. It consists of an ion sensitive film 19 arranged. Here, the gate insulating film 18 can be formed of, for example, a silicon oxide film, and the ion sensitive film 19 can be formed of, for example, tantalum oxide or a silicon nitride film. The potential of the channel region formed in the well region 12 below the gate insulating film 18 is changed by, for example, H + ions attached on the ion sensitive film 19. As a result, the current conduction state between the source region 14 and the drain region 16 is modulated. By detecting this current value, for example, the pH value can be detected.

図１０において、参照電極２４はガラス封止されたキャピラリー電極構造を備え、当該キャピラリー電極には、一定の参照電圧ＶREFが供給されている。また、ガラス材料としては、耐酸性、耐熱性、耐水性の良好な、例えば、石英などによって形成可能である。 In FIG. 10, the reference electrode 24 has a glass-sealed capillary electrode structure, and a constant reference voltage V REF is supplied to the capillary electrode. Further, the glass material can be formed of, for example, quartz having good acid resistance, heat resistance, and water resistance.

尚、図１０に示される構造は、ＣＭＯＳ形成技術を適用して形成可能である。図１０において、ＬＯＣＯＳ絶縁膜１７の下部には、チャネルストッパ拡散層が形成されるが、図示を省略している。   Note that the structure shown in FIG. 10 can be formed by applying a CMOS forming technique. In FIG. 10, a channel stopper diffusion layer is formed below the LOCOS insulating film 17, but the illustration is omitted.

第２の実施の形態に係るＩＳＦＥＴ２は、図１１に示すように、イオン検出トランジスタＱmnと蓄積キャパシタＣSとの並列回路からなる。 As shown in FIG. 11, the ISFET 2 according to the second embodiment includes a parallel circuit of an ion detection transistor Q mn and a storage capacitor C S.

イオン検出トランジスタＱmnのドレインＤとソースＳ間に電源電圧が印加されたオン状態における動作は、図１２（ａ）に示すように表され、イオン検出トランジスタＱmnが導通状態にあり、かつ蓄積キャパシタＣSが電源電圧で充電された状態にある。イオン検出トランジスタＱmnのドレインＤとソースＳ間に電源電圧が印加されていないオフ状態における動作は、図１２（ｂ）に示すように表される。この場合においても、イオン検出トランジスタＱmnは、蓄積キャパシタＣSの蓄積電荷の放電電流によって、導通状態にあり、かつ蓄積キャパシタＣSは、放電状態にある。 Operation in the on-state power supply voltage between the drain D and the source S is applied in ion detection transistor Q mn is expressed as shown in FIG. 12 (a), the ion detection transistor Q mn is in a conductive state, and storage The capacitor C S is charged with the power supply voltage. The operation in the off state in which the power supply voltage is not applied between the drain D and the source S of the ion detection transistor Q mn is expressed as shown in FIG. In this case, the ion detection transistor Q mn, the discharge current of the charge accumulated in the storage capacitor C S, is in the conducting state, and the storage capacitor C S is in the discharged state.

第２の実施の形態に係るＩＳＦＥＴ２においては、イオン検出トランジスタＱmnに対して、蓄積キャパシタＣSを並列接続することにより、ドレインＤとソースＳ間に電源電圧が印加されたオン状態では蓄積キャパシタＣSが充電され、ドレインＤとソースＳ間に電源電圧が印加されないオフ状態では蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、安定性が向上する。 In the ISFET 2 according to the second embodiment, the storage capacitor C S is connected in parallel to the ion detection transistor Q mn, so that the storage capacitor is in an on state where a power supply voltage is applied between the drain D and the source S. In the off state in which C S is charged and no power supply voltage is applied between the drain D and the source S, the storage capacitor C S is discharged, so that the driving state can be always maintained, and the stability is improved.

（ＩＳＦＥＴアレイ）
第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図１３に示すように表される。また、図１３において、ＩＳＦＥＴセルＣmnにおける動作モードの説明は、図１４に示すように表される。図１３および図１４から明らかなように、垂直選択トランジスタＱVmと、水平選択トランジスタＱHnによって選択されるＩＳＦＥＴセルＣmnのイオン検出トランジスタＱmnは、垂直選択トランジスタＱVmと、水平選択トランジスタＱHnの両方が同時にＯＮ状態にあるとき、ＯＮ状態となる。垂直選択トランジスタＱVmと、水平選択トランジスタＱHnの両方が同時にＯＦＦ状態、若しくはいずれか一方がＯＦＦ状態にあるとき、ＯＦＦ状態となる。 (ISFET array)
A schematic circuit block configuration of the ISFET array 4 in which the ISFETs according to the second embodiment are arranged in an array is expressed as shown in FIG. Further, in FIG. 13, the description of the operation mode in the ISFET cell C mn is expressed as shown in FIG. As is apparent from FIGS. 13 and 14, a vertical selection transistor Q Vm, ion detection transistor Q mn of ISFET cell C mn selected by the horizontal selection transistor Q Hn includes a vertical selection transistor Q Vm, a horizontal selection transistor Q When both Hn are in the ON state at the same time, they are in the ON state. When both the vertical selection transistor Q Vm and the horizontal selection transistor Q Hn are turned off at the same time, or when one of them is turned off, it is turned off.

第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１３に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。 As shown in FIG. 13, the ISFET array 4 in which the ISFETs according to the second embodiment are arranged in an array has a plurality of word lines WL1, WL2,..., WLm extending in the row direction and word lines WL1, WL2. ,..., WLm and a plurality of bit lines BL1, BL2,..., BLn extending in the column direction, and a plurality of vertical selections each having a drain connected to the plurality of word lines WL1, WL2,. transistor Q V1, Q V2, ..., and Q Vm, a plurality of vertical selection transistors Q V1, Q V2, ..., a vertical scanning circuit 30, the gate of which is connected to the Q Vm, a plurality of bit lines BL1, BL2, ... for BLn, horizontal selection transistors Q H1, Q H2 having a source connected respectively, ..., and Q Hn, a plurality of horizontal transistors Q H1, Q H2, ..., each gate of Q Hn is tangent Includes a horizontal scanning circuit 32 that is, the word lines WL1, WL2, ..., WLm and bit lines BL1, BL2, ..., and ISFET cell C mn arranged in the intersection of BLn.

ここで、ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、図１１に示すように、それぞれイオン検出トランジスタＱ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmnと蓄積キャパシタＣSとの並列回路からなる。 Here, ISFET cells C 11 , C 12 ,..., C 1n, C 21 , C 22 ,..., C 2n , ..., C m1 , C m2 ,. detection transistor Q 11, Q 12, ..., Q 1n, Q 21, Q 22, ..., Q 2n, ..., Q m1, Q m2, ..., consisting of a parallel circuit of Q mn and the storage capacitor C S.

ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、前述の図１０に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４と備える。 The ISFET cells C 11 , C 12 ,..., C 1n, C 21 , C 22 ,..., C 2n , ..., C m1 , C m2 ,. A semiconductor substrate 10 having a type, a first well region 12 disposed on the semiconductor substrate 10 and having a second conductivity type opposite to the first conductivity type, and a first well region 12 disposed on the first well region 12. Source region 14 and drain region 16 having conductivity type, gate insulating film 18 disposed on first well region 12, ion-sensitive film 19 disposed on gate insulating film 18, source region 14 and drain region 16, a storage capacitor C S connected between 16, a liquid sample 26 in contact with the ion sensitive film 19, and a reference electrode 24 disposed in the liquid sample 26.

また、ＩＳＦＥＴセルＣ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmnは、さらに、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域２３上に配置されたゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。 Further, ISFET cells C 11 , C 12 ,..., C 1n, C 21 , C 22 ,..., C 2n , ..., C m1 , C m2 , ..., C mn are further arranged on the semiconductor substrate 10, A second well region 23 having the first conductivity type, a second well contact region 13 having the first conductivity type, and a gate insulating film disposed on the second well region 23 18 and a capacitor electrode 21 that forms a storage capacitor C S between the second well region 23 and the second well region 23.

また、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。 The drain region 16 may be connected to the capacitor electrode 21, the source region 14 may be connected to the well contact region 13, and a storage capacitor C S may be provided in parallel between the drain region 16 and the source region 14.

第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１３に示すように、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた電源ラインに接続された電源電圧ＶDDとを備える。 The ISFET array 4 in which the ISFETs according to the second embodiment are arranged in an array is obtained by commonly connecting the drains of a plurality of horizontal selection transistors Q H1 , Q H2 ,..., Q Hn as shown in FIG. Power supply voltage V connected to a power supply line obtained by commonly connecting the MOSFET Q LN connected between the output terminal and the ground potential and the sources of the plurality of vertical selection transistors Q V1 , Q V2 ,. With DD .

第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNとを備えていても良い。 The ISFET array 4 in which the ISFETs according to the second embodiment are arranged in an array is connected to a power supply line obtained by commonly connecting the drains of a plurality of horizontal selection transistors Q H1 , Q H2 ,. and the power supply voltage V DD and a plurality of vertical selection transistors Q V1, Q V2, ..., even if a MOSFET Q LN to the output terminal obtained connected between the ground potential by commonly connecting the sources of the Q Vm good.

第２の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４においては、各画素のイオン検出トランジスタＱ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmnに対して、蓄積キャパシタＣSを並列接続し、これにより、画素選択時に蓄積キャパシタＣSが充電され、画素選択されていない時に蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、ＩＳＦＥＴアレイ４のアレイ動作を安定化することができる。すなわち、画素選択されていない時も蓄積キャパシタＣSから電力供給されるため、駆動状態を保持可能であり、安定性が向上する。 In the ISFET array 4 in which the ISFETs according to the second embodiment are arranged in an array, the ion detection transistors Q 11 , Q 12 ,..., Q 1n, Q 21 , Q 22 ,. , Q m1 , Q m2 ,..., Q mn are connected in parallel with a storage capacitor C S , whereby the storage capacitor C S is charged when a pixel is selected, and the storage capacitor C S is discharged when no pixel is selected. By doing so, the driving state can be always maintained, and the array operation of the ISFET array 4 can be stabilized. That is, since the electric power is supplied from the storage capacitor C S when it is not the pixel selection is capable of holding the operating state, stability is improved.

[第３の実施の形態]
（ＩＳＦＥＴ）
第３の実施の形態に係るＩＳＦＥＴの模式的断面構造は、図１５に示すように、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０を備える。その他の構成は、図１０に示した第２の実施の形態と同様であるため、重複説明は省略する。 [Third embodiment]
(ISFET)
As shown in FIG. 15, the schematic cross-sectional structure of the ISFET according to the third embodiment includes a transfer gate electrode 20 disposed adjacent to the drain region 16 on the gate insulating film 18. Other configurations are the same as those of the second embodiment shown in FIG.

また、第３の実施の形態に係るＩＳＦＥＴの模式的回路構成は、図１６に示すように、イオン検出部６のイオン検出トランジスタＱiと、トランスファゲートＴＧによるトランスファゲートトランジスタＱGの直列回路と、トランスファゲートトランジスタＱGのドレインとイオン検出トランジスタＱiのソース間に接続された蓄積キャパシタＣSとの並列回路で構成され、トランスファゲートトランジスタＱGのドレイン領域１６に電源電圧ＶDが接続され、イオン検出トランジスタＱiのソース領域１４には、ＭＯＳＦＥＴＱLNが接続される。 Also, a schematic circuit configuration of the ISFET according to a third embodiment, as shown in FIG. 16, and the ion detection transistor Qi of the ion detector 6, a series circuit of the transfer gate transistor Q G by the transfer gate TG, It is configured by a parallel circuit of a storage capacitor C S connected between the drain of the transfer gate transistor Q G and the source of the ion detection transistor Q i, and the power source voltage V D is connected to the drain region 16 of the transfer gate transistor Q G , A MOSFET Q LN is connected to the source region 14 of the detection transistor Qi.

また、第３の実施の形態に係るＩＳＦＥＴは、第１の実施の形態に係るＩＳＦＥＴと、第２の実施の形態に係るＩＳＦＥＴとの両方の動作モードを兼ね備えている。   Further, the ISFET according to the third embodiment has both the operation modes of the ISFET according to the first embodiment and the ISFET according to the second embodiment.

すなわち、第３の実施の形態に係るＩＳＦＥＴ２においては、トランスファゲート電極２０に加える電圧を調節することにより、リセット情報、光情報を取得するモードと、ｐＨを取得するモードを切り替えることができるため、正確なイオン情報を検出することができる。   That is, in the ISFET 2 according to the third embodiment, by adjusting the voltage applied to the transfer gate electrode 20, it is possible to switch between a mode for acquiring reset information and optical information and a mode for acquiring pH. Accurate ion information can be detected.

また、第３の実施の形態に係るＩＳＦＥＴ２においては、イオン検出トランジスタＱmnとトランスファゲートトランジスタＱGの直列構成に対して、蓄積キャパシタＣSを並列接続することにより、ドレインＤとソースＳ間に電源電圧が印加されたオン状態では蓄積キャパシタＣSが充電され、ドレインＤとソースＳ間に電源電圧が印加されないオフ状態では蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、安定性が向上する。 In the ISFET 2 according to the third embodiment, the storage capacitor C S is connected in parallel to the series configuration of the ion detection transistor Q mn and the transfer gate transistor Q G , so that the drain D and the source S are connected. The storage capacitor C S is charged when the power supply voltage is applied, and the storage capacitor C S is discharged when the power supply voltage is not applied between the drain D and the source S, so that the drive state is always maintained. And stability is improved.

（ＩＳＦＥＴアレイ）
第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４の模式的回路ブロック構成は、図１７に示すように、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍと、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに直交し、列方向に延伸する複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎと、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍに対してそれぞれドレインが接続された複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのそれぞれゲートが接続された垂直走査回路３０と、複数のビット線ＢＬ１，ＢＬ２，…，ＢＬｎに対して、それぞれソースが接続された水平選択トランジスタＱH1，ＱH2，…，ＱHnと、複数の水平トランジスタＱH1，ＱH2，…，ＱHnのそれぞれゲートが接続された水平走査回路３２と、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍとビット線ＢＬ１，ＢＬ２，…，ＢＬｎの交差部に配置されたＩＳＦＥＴセルＣmnとを備える。 (ISFET array)
A schematic circuit block configuration of the ISFET array 4 in which the ISFETs according to the third embodiment are arranged in an array is, as shown in FIG. 17, a plurality of word lines WL1, WL2,. , WLm perpendicular to the word lines WL1, WL2,..., WLm and extending in the column direction, and drains connected to the plurality of word lines WL1, WL2,. a plurality of vertical selection transistors Q V1, Q V2 that is, ..., and Q Vm, a plurality of vertical selection transistors Q V1, Q V2, ..., a vertical scanning circuit 30, the gate of which is connected to the Q Vm, a plurality of bits line BL1, BL2, ..., with respect to BLn, horizontal selection transistors Q H1, Q H2 having a source connected respectively, ..., and Q Hn, a plurality of horizontal transistors Q H1, Q H2, ..., Includes a horizontal scanning circuit 32, the gate of which is connected each hn, the word lines WL1, WL2, ..., WLm and bit lines BL1, BL2, ..., and ISFET cell C mn arranged in the intersection of BLn.

ここで、ＩＳＦＥＴセルＣmnは、図１６に示すように、イオン検出トランジスタＱiとトランスファゲートトランジスタＱGの直列回路と、ドレインとソース間に接続された蓄積キャパシタＣSとの並列回路で構成される。 Here, as shown in FIG. 16, the ISFET cell C mn is composed of a parallel circuit of a series circuit of an ion detection transistor Qi and a transfer gate transistor Q G and a storage capacitor C S connected between the drain and the source. The

ここで、ＩＳＦＥＴセルＣmnは、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８上に配置されたイオン感応膜１９と、ソース領域１４とドレイン領域１６間に接続される蓄積キャパシタＣSと、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。 Here, the ISFET cell C mn includes a semiconductor substrate 10 having a first conductivity type, a first well region 12 disposed on the semiconductor substrate 10 and having a second conductivity type opposite to the first conductivity type, A source region 14 and a drain region 16 disposed on the first well region 12 and having the first conductivity type, a gate insulating film 18 disposed on the first well region 12, and a drain region on the gate insulating film 18 16, a transfer gate electrode 20 disposed adjacent to the gate insulating film 18, an ion sensitive film 19 disposed on the gate insulating film 18, a storage capacitor C S connected between the source region 14 and the drain region 16, and an ion sensitive film. 19 and a reference electrode 24 disposed in the liquid sample 26.

ＩＳＦＥＴセルＣmnは、さらに、半導体基板１０上に配置され、第１導電型を有する第２ウェル領域２３と、第２ウェル領域２３上に配置され、第１導電型を有する第２ウェルコンタクト領域１３と、第２ウェル領域２３上のゲート絶縁膜１８上に配置され、第２ウェル領域２３との間で蓄積キャパシタＣSを形成するキャパシタ電極２１とを備えていても良い。 The ISFET cell C mn is further disposed on the semiconductor substrate 10 and has a second well region 23 having a first conductivity type, and a second well contact region having a first conductivity type, which is disposed on the second well region 23. 13, is disposed on the second well region 23 on the gate insulating film 18 may comprise a capacitor electrode 21 forming a storage capacitor C S between the second well region 23.

また、ドレイン領域１６は、キャパシタ電極２１に接続され、ソース領域１４は、ウェルコンタクト領域１３に接続され、ドレイン領域１６とソース領域１４間に並列に蓄積キャパシタＣSを備えていても良い。 The drain region 16 may be connected to the capacitor electrode 21, the source region 14 may be connected to the well contact region 13, and a storage capacitor C S may be provided in parallel between the drain region 16 and the source region 14.

第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、図１７に示すように、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた電源ラインに接続された電源電圧ＶDDと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNを備える。 The ISFET array 4 in which the ISFETs according to the third embodiment are arranged in an array is obtained by commonly connecting the drains of a plurality of horizontal selection transistors Q H1 , Q H2 ,..., Q Hn as shown in FIG. obtained and the power supply line connected to power supply voltage V DD, a plurality of vertical selection transistors Q V1, Q V2, ..., MOSFETQ the source of Q Vm is connected between the common connection to the output terminal obtained ground potential Equipped with LN .

第３の実施の形態に係るＩＳＦＥＴをアレイ状に配列したＩＳＦＥＴアレイ４は、複数の水平選択トランジスタＱH1，ＱH2，…，ＱHnのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴＱLNと、複数の垂直選択トランジスタＱV1，ＱV2，…，ＱVmのソースを共通接続して得られた電源ラインに接続された電源電圧ＶDDとを備えていても良い。 The ISFET array 4 in which the ISFETs according to the third embodiment are arranged in an array has an output terminal obtained by commonly connecting the drains of a plurality of horizontal selection transistors Q H1 , Q H2 ,. a MOSFET Q LN connected between a plurality of vertical selection transistors Q V1, Q V2, ..., even if a voltage of the power supply connected to the power supply line obtained by commonly connecting the sources of the Q Vm V DD good.

第３の実施の形態に係るＩＳＦＥＴアレイ４においては、ＩＳＦＥＴアレイ４が配置された半導体基板１０上に試料セル１００を配置し、リセット情報・光情報の検出時は、ＩＳＦＥＴセルＣijのトランスファゲート電極２０のトランスファゲート電位ＶTGをオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、トランスファゲート電極２０のトランスファゲート電位ＶTGによってオン、オフ制御することによって、リセット情報・光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することができる。 In the ISFET array 4 according to the third embodiment, the sample cell 100 is arranged on the semiconductor substrate 10 on which the ISFET array 4 is arranged, and when detecting reset information / light information, the transfer gate of the ISFET cell C ij is used. By setting the transfer gate potential V TG of the electrode 20 to a low level in an off state, and detecting pH ion information, the transfer gate potential V TG is set to a high level in an on state, and on / off control is performed by the transfer gate potential V TG of the transfer gate electrode 20 Both image information of reset information / light information and pH ion distribution information can be detected.

また、第３の実施の形態に係るＩＳＦＥＴアレイ４においては、各画素のイオン検出トランジスタＱmnとトランスファゲートトランジスタＱGの直列回路に対して、蓄積キャパシタＣSを並列接続し、これにより、画素選択時に蓄積キャパシタＣSが充電され、画素選択されていない時に蓄積キャパシタＣSが放電することにより、常に駆動状態を保持することができ、ＩＳＦＥＴアレイ４のアレイ動作を安定化することができる。すなわち、画素選択されていない時も蓄積キャパシタＣSから電力供給されるため、駆動状態を保持可能であり、安定性が向上する。 In the ISFET array 4 according to the third embodiment, the storage capacitor C S is connected in parallel to the series circuit of the ion detection transistor Q mn and the transfer gate transistor Q G of each pixel. is charged storage capacitor C S during selection, by the storage capacitor C S is discharged when non-pixel selection, can always be holding a driving state, it is possible to stabilize the array operation of ISFET array 4. That is, since the electric power is supplied from the storage capacitor C S when it is not the pixel selection is capable of holding the operating state, stability is improved.

[第４の実施の形態]
第４の実施の形態に係るＩＳＦＥＴ２は、図１８に示すように、ソース領域、ドレイン領域、および第２ウェル領域上に配置されたパッシベーション膜２２と、パッシベーション膜２２上に配置された遮光膜５０ａとを備える。さらに、図１８に示すように、遮光膜５０ａ上にパッシベーション膜２２ａを備えていても良い。なお、遮光膜５０ａは、例えば、アルミニウムの薄膜層などで形成可能である。 [Fourth embodiment]
As shown in FIG. 18, the ISFET 2 according to the fourth embodiment includes a passivation film 22 disposed on the source region, the drain region, and the second well region, and a light shielding film 50 a disposed on the passivation film 22. With. Further, as shown in FIG. 18, a passivation film 22a may be provided on the light shielding film 50a. The light shielding film 50a can be formed of, for example, an aluminum thin film layer.

また、図１８においては、第１ウェル領域１２に形成された第１ウェルコンタクト領域４５と、半導体基板１０に対して形成された基板コンタクト領域４３を備える。その他の構成は、図１０に示す第２の実施の形態と同様であるため、重複説明は省略する。   In FIG. 18, a first well contact region 45 formed in the first well region 12 and a substrate contact region 43 formed on the semiconductor substrate 10 are provided. Other configurations are the same as those of the second embodiment shown in FIG.

また、第４の実施の形態に係るＩＳＦＥＴ２も第２の実施の形態と同様に、図１３と同様にＩＳＦＥＴアレイ４を構成可能であるが、重複説明は省略する。   Further, the ISFET 2 according to the fourth embodiment can also form the ISFET array 4 as in FIG. 13 as in the second embodiment, but redundant description is omitted.

第４の実施の形態によれば、イオン検出部以外の領域に遮光膜を備えるため、イオン検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用し、常時駆動によって安定化可能なＩＳＦＥＴアレイを提供することができる。   According to the fourth embodiment, since the light-shielding film is provided in a region other than the ion detection unit, an ISFET having improved ion detection sensitivity and the ISFET cell are applied, and an ISFET array that can be stabilized by constant driving is provided. be able to.

[第５の実施の形態]
第５の実施の形態に係るＩＳＦＥＴ２は、図１９に示すように、第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域１２と、第１ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、第１ウェル領域１２上に配置されたゲート絶縁膜１８と、ソース領域１４とドレイン領域１６間のゲート絶縁膜１８上に配置されたゲートプラグ電極４０と、ドレイン領域１６上に配置されたドレインプラグ電極４４と、ソース領域１４とドレインプラグ電極４４間に接続され、積層電極４６・４８からなる蓄積キャパシタＣSと、ゲートプラグ電極４０上に配置された遮光膜４２と、遮光膜４２上に配置されたイオン感応膜１９と、イオン感応膜１９に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備える。 [Fifth embodiment]
As shown in FIG. 19, the ISFET 2 according to the fifth embodiment includes a semiconductor substrate 10 having a first conductivity type, and a second conductivity type disposed on the semiconductor substrate 10 and having a conductivity type opposite to the first conductivity type. A first well region 12 having a first conductivity type, a source region 14 and a drain region 16 having a first conductivity type, and a gate insulating film 18 disposed on the first well region 12; A gate plug electrode 40 disposed on the gate insulating film 18 between the source region 14 and the drain region 16, a drain plug electrode 44 disposed on the drain region 16, and a connection between the source region 14 and the drain plug electrode 44. a storage capacitor C S having a laminated electrode 46, 48, the light shielding film 42 disposed on the gate plug electrode 40, the ion-sensitive membrane 19 disposed on the light-shielding film 42, It comprises a liquid sample 26 in contact with the on-sensitive film 19, and a reference electrode 24 disposed in the liquid sample 26.

また、第５の実施の形態に係るＩＳＦＥＴ２は、図１９に示すように、第１ウェル領域１２および半導体基板１０上のゲート絶縁膜１８上に配置されたパッシベーション膜２２と、パッシベーション膜２２上に配置された遮光膜５０ａとを備える。遮光膜４２・５０ａは、例えば、アルミニウムの薄膜層などで形成可能である。その他の構成は、図１８に示す第４の実施の形態と同様であるため、重複説明は省略する。   Further, as shown in FIG. 19, the ISFET 2 according to the fifth embodiment has a passivation film 22 disposed on the first well region 12 and the gate insulating film 18 on the semiconductor substrate 10, and on the passivation film 22. The light shielding film 50a is provided. The light shielding films 42 and 50a can be formed of, for example, an aluminum thin film layer. The other configuration is the same as that of the fourth embodiment shown in FIG.

また、第５の実施の形態に係るＩＳＦＥＴ２も第２の実施の形態と同様に、図１３と同様にＩＳＦＥＴアレイ４を構成可能であるが、重複説明は省略する。   Further, the ISFET 2 according to the fifth embodiment can also form the ISFET array 4 as in FIG. 13 as in the second embodiment, but redundant description is omitted.

第５の実施の形態に係るＩＳＦＥＴ２においては、遮光膜４２・５０ａを備えるため、イオン情報の検出感度を向上することができる。   In the ISFET 2 according to the fifth embodiment, since the light shielding films 42 and 50a are provided, the detection sensitivity of ion information can be improved.

また、第５の実施の形態に係るＩＳＦＥＴ２においては、蓄積キャパシタＣSを積層構造により形成できるため、集積度を向上することができる。 Further, in the ISFET 2 according to the fifth embodiment, since the storage capacitor C S can be formed by a laminated structure, the degree of integration can be improved.

また、第５の実施の形態に係るＩＳＦＥＴ２においては、イオン検出部６を素子領域の全面に形成できるため、イオン情報の検出感度を向上することができる。   Further, in the ISFET 2 according to the fifth embodiment, since the ion detector 6 can be formed on the entire surface of the element region, the detection sensitivity of ion information can be improved.

以上説明したように、本実施の形態によれば、検出感度を向上したＩＳＦＥＴおよび当該ＩＳＦＥＴセルを適用し、常時駆動によって安定化可能なＩＳＦＥＴアレイを提供することができる。   As described above, according to the present embodiment, it is possible to provide an ISFET array that can be stabilized by constant driving by applying an ISFET with improved detection sensitivity and the ISFET cell.

（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described according to the first to fifth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

本発明のＩＳＦＥＴおよびＩＳＦＥＴアレイは、細胞のｐＨセンサ、ｐＨイオンの分布測定、水質調査、水質管理、環境測定、医療計測分野などに適用可能である。   The ISFET and ISFET array of the present invention can be applied to cell pH sensors, pH ion distribution measurement, water quality investigation, water quality management, environmental measurement, medical measurement fields, and the like.

２…ＩＳＦＥＴ
４…ＩＳＦＥＴアレイ
６…イオン検出部
１０…半導体基板
１２…ｐウェル層
１３…ｎウェルコンタクト領域
１４…ソース領域
１６…ドレイン領域
１７…ＬＯＣＯＳ絶縁膜
１８…ゲート絶縁膜
１９…イオン感応膜
２０…トランスファゲート電極（ＴＧ）
２１、４６、４８…キャパシタ電極
２２…パッシベーション膜
２３…ｎウェル層
２４…参照電極
２６…液体試料
３０…垂直走査回路
３２…水平走査回路
４０…ゲートプラグ電極
４３…基板コンタクト領域
４４…ドレインプラグ電極
４５…ｐウェルコンタクト領域
４２、５０、５０ａ…遮光膜
１００…試料セル
２００…ｐＨ分布
ＷＬ１，ＷＬ２，…，ＷＬｍ…ワード線（垂直走査線）
ＢＬ１，ＢＬ２，…，ＢＬｎ…ビット線（水平走査線）
ＱV1，ＱV2，…，ＱVm…垂直選択トランジスタ
ＱH1，ＱH2，…，ＱHn…水平選択トランジスタ
ＱLN…ＭＯＳＦＥＴ
Ｑi、Ｑ11、Ｑ12、…、Ｑ1n、Ｑ21、Ｑ22、…、Ｑ2n、…、Ｑm1、Ｑm2、…、Ｑmn…イオン検出トランジスタ
ＱG…トランスファゲートトランジスタ
Ｃ11、Ｃ12、…、Ｃ1n、Ｃ21、Ｃ22、…、Ｃ2n、…、Ｃm1、Ｃm2、…、Ｃmn…ＩＳＦＥＴセル
ＣS…蓄積キャパシタ
ＶREF…参照電圧
ＶD，ＶDD…電源電圧
Ｖout…出力電圧
ＶLN、ＶTG…ゲート電圧
ＶTG…トランスファゲート電圧 2 ... ISFET
4 ... ISFET array 6 ... ion detector 10 ... semiconductor substrate 12 ... p well layer 13 ... n well contact region 14 ... source region 16 ... drain region 17 ... LOCOS insulating film 18 ... gate insulating film 19 ... ion sensitive film 20 ... transfer Gate electrode (TG)
21, 46, 48 ... capacitor electrode 22 ... passivation film 23 ... n well layer 24 ... reference electrode 26 ... liquid sample 30 ... vertical scanning circuit 32 ... horizontal scanning circuit 40 ... gate plug electrode 43 ... substrate contact region 44 ... drain plug electrode 45 ... p-well contact regions 42, 50, 50a ... light shielding film 100 ... sample cell 200 ... pH distribution WL1, WL2, ..., WLm ... word line (vertical scanning line)
BL1, BL2,..., BLn... Bit line (horizontal scanning line)
Q V1 , Q V2 ,..., Q Vm ... Vertical selection transistors Q H1 , Q H2 , ..., Q Hn ... Horizontal selection transistors Q LN ... MOSFET
Qi, Q 11, Q 12, ..., Q 1n, Q 21, Q 22, ..., Q 2n, ..., Q m1, Q m2, ..., Q mn ... ion detection transistor Q G ... transfer gate transistor C 11, C 12, ..., C 1n, C 21, C 22, ..., C 2n, ..., C m1, C m2, ..., C mn ... ISFET cell C S ... storage capacitor V REF ... reference voltage V D, V DD ... power Voltage V out ... Output voltage V LN , V TG ... Gate voltage V TG ... Transfer gate voltage

Claims (20)

第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、
前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記ソース領域と、前記ウェル領域と、前記ドレイン領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、
前記ゲート絶縁膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。 A semiconductor substrate having a first conductivity type;
A well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type;
A source region and a drain region disposed on the well region and having a first conductivity type;
A gate insulating film disposed on the source region, the well region, and the drain region;
A transfer gate electrode disposed adjacent to the drain region on the gate insulating film;
A liquid sample in contact with the gate insulating film;
An ISFET comprising a reference electrode disposed in the liquid sample. 前記ゲート絶縁膜上にイオン感応膜をさらに備えることを特徴とする請求項１に記載のＩＳＦＥＴ。   The ISFET according to claim 1, further comprising an ion sensitive film on the gate insulating film. 前記トランスファゲート電極の電位は、リセット情報、光情報の検出時は、オフ状態のローレベル、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、前記トランスファゲート電極の電位よってオン、オフ制御することを特徴とする請求項１または２に記載のＩＳＦＥＴ。   The potential of the transfer gate electrode is set to a low level in an off state when detecting reset information and optical information, and is set to a high level in an on state when detecting pH ion information. The on / off control is performed according to the potential of the transfer gate electrode. The ISFET according to claim 1 or 2, characterized in that: 前記ドレイン領域に接続された電源電圧と、
前記ソース領域に接続されたＭＯＳＦＥＴと
を備え、全体が前記液体試料の液体界面のポテンシャルによる入力信号に対するソースフォロア回路となり、前記ＭＯＳＦＥＴのドレイン端子より得られる出力が、前記入力信号に対して、リニアに出力応答することを特徴とする請求項１〜３のいずれか１に記載のＩＳＦＥＴ。 A power supply voltage connected to the drain region;
And a MOSFET connected to the source region, and the whole becomes a source follower circuit for an input signal due to the potential of the liquid interface of the liquid sample, and an output obtained from the drain terminal of the MOSFET is linear with respect to the input signal. The ISFET according to any one of claims 1 to 3, wherein the ISFET outputs an output response. 第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたイオン感応膜と、
前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。 A semiconductor substrate having a first conductivity type;
A first well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type;
A source region and a drain region disposed on the first well region and having a first conductivity type;
A gate insulating film disposed on the first well region;
An ion sensitive film disposed on the gate insulating film;
A storage capacitor connected between the source region and the drain region;
A liquid sample in contact with the ion sensitive membrane;
An ISFET comprising a reference electrode disposed in the liquid sample. 前記半導体基板上に配置され、第１導電型を有する第２ウェル領域と、
前記第２ウェル領域上に配置され、第１導電型を有する第２ウェルコンタクト領域と、
前記第２ウェル領域上の前記ゲート絶縁膜上に配置され、前記第２ウェル領域との間で前記蓄積キャパシタを形成するキャパシタ電極と
を備えることを特徴とする請求項５に記載のＩＳＦＥＴ。 A second well region disposed on the semiconductor substrate and having a first conductivity type;
A second well contact region disposed on the second well region and having a first conductivity type;
The ISFET according to claim 5, further comprising: a capacitor electrode disposed on the gate insulating film on the second well region and forming the storage capacitor with the second well region. 前記ドレイン領域は、前記キャパシタ電極に接続され、前記ソース領域は、前記ウェルコンタクト領域に接続され、前記ドレイン領域と前記ソース領域間に並列に前記蓄積キャパシタを備えることを特徴とする請求項６に記載のＩＳＦＥＴ。   The drain region is connected to the capacitor electrode, the source region is connected to the well contact region, and the storage capacitor is provided in parallel between the drain region and the source region. The ISFET described. 前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極を備えることを特徴とする請求項６または７に記載のＩＳＦＥＴ。   8. The ISFET according to claim 6, further comprising a transfer gate electrode disposed adjacent to the drain region on the gate insulating film. 前記ソース領域、前記ドレイン領域、および前記第２ウェル領域上に配置されたパッシべーション膜と、前記パッシべーション膜上に配置された遮光膜とを備えることを特徴とする請求項８に記載のＩＳＦＥＴ。   9. The semiconductor device according to claim 8, comprising a passivation film disposed on the source region, the drain region, and the second well region, and a light shielding film disposed on the passivation film. ISFET. 第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域間の前記ゲート絶縁膜上に配置されたゲートプラグ電極と、
前記ドレイン領域上に配置されたドレインプラグ電極と、
前記ソース領域と前記前記ドレインプラグ電極間に接続され、積層電極からなる蓄積キャパシタと、
前記ゲートプラグ電極上に配置された遮光膜と、
前記遮光膜上に配置されたイオン感応膜と、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴ。 A semiconductor substrate having a first conductivity type;
A first well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type;
A source region and a drain region disposed on the first well region and having a first conductivity type;
A gate insulating film disposed on the first well region;
A gate plug electrode disposed on the gate insulating film between the source region and the drain region;
A drain plug electrode disposed on the drain region;
A storage capacitor connected between the source region and the drain plug electrode and made of a laminated electrode;
A light-shielding film disposed on the gate plug electrode;
An ion sensitive film disposed on the light shielding film;
A liquid sample in contact with the ion sensitive membrane;
An ISFET comprising a reference electrode disposed in the liquid sample. 行方向に延伸する複数のワード線と、
前記ワード線に直交し、列方向に延伸する複数のビット線と、
前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、
前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、
前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、
前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、
前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルと
を備え、
前記ＩＳＦＥＴセルは、
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域と、
前記ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極と、
前記ゲート絶縁膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴアレイ。 A plurality of word lines extending in the row direction;
A plurality of bit lines orthogonal to the word lines and extending in the column direction;
A plurality of vertical selection transistors each having a drain connected to the plurality of word lines;
A vertical scanning circuit having a gate connected to each of the plurality of vertical selection transistors;
A horizontal selection transistor having a source connected to each of the plurality of bit lines;
A horizontal scanning circuit to which a gate of each of the plurality of horizontal transistors is connected;
An ISFET cell disposed at an intersection of the word line and the bit line,
The ISFET cell is
A semiconductor substrate having a first conductivity type;
A well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type;
A source region and a drain region disposed on the well region and having a first conductivity type;
A gate insulating film disposed on the well region;
A transfer gate electrode disposed adjacent to the drain region on the gate insulating film;
A liquid sample in contact with the gate insulating film;
An ISFET array, comprising: a reference electrode disposed in the liquid sample. 前記複数の垂直選択トランジスタのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴと、
前記複数の水平選択トランジスタのドレインを共通接続して得られた電源ラインに接続された電源電圧と、
前記トランスファゲート電極を共通化したトランスファゲートラインに接続されたトランスファゲート電圧と
を備えることを特徴とする請求項１１に記載のＩＳＦＥＴアレイ。 A MOSFET connected between an output terminal obtained by commonly connecting sources of the plurality of vertical selection transistors and a ground potential;
A power supply voltage connected to a power supply line obtained by commonly connecting the drains of the plurality of horizontal selection transistors;
The ISFET array according to claim 11, further comprising: a transfer gate voltage connected to a transfer gate line sharing the transfer gate electrode. 前記ゲート絶縁膜上にイオン感応膜をさらに備えることを特徴とする請求項１１または１２に記載のＩＳＦＥＴアレイ。   The ISFET array according to claim 11, further comprising an ion sensitive film on the gate insulating film. 前記ＩＳＦＥＴアレイが配置された半導体基板上に試料セルを配置し、リセット情報、光情報の検出時は、前記ＩＳＦＥＴセルの前記トランスファゲート電極の電位をオフ状態のローレベルとし、ｐＨイオン情報の検出時は、オン状態のハイレベルとし、前記トランスファゲート電極の電位よってオン、オフ制御することによって、リセット情報、光情報のイメージ情報と、ｐＨイオン分布情報の両方を検出することを特徴とする請求項１１〜１３のいずれか１項に記載のＩＳＦＥＴアレイ。   When a sample cell is arranged on a semiconductor substrate on which the ISFET array is arranged, and reset information and optical information are detected, the potential of the transfer gate electrode of the ISFET cell is set to a low level in an off state to detect pH ion information. In some cases, both the reset information, the image information of the optical information, and the pH ion distribution information are detected by setting the ON state to a high level and performing ON / OFF control according to the potential of the transfer gate electrode. Item 14. The ISFET array according to any one of Items 11 to 13. 行方向に延伸する複数のワード線と、
前記ワード線に直交し、列方向に延伸する複数のビット線と、
前記複数のワード線に対してそれぞれドレインが接続された複数の垂直選択トランジスタと、
前記複数の垂直選択トランジスタのそれぞれゲートが接続された垂直走査回路と、
前記複数のビット線に対して、それぞれソースが接続された水平選択トランジスタと、
前記複数の水平トランジスタのそれぞれゲートが接続された水平走査回路と、
前記ワード線と前記ビット線の交差部に配置されたＩＳＦＥＴセルと
を備え、
前記ＩＳＦＥＴセルは、
第１導電型を有する半導体基板と、
前記半導体基板上に配置され、第１導電型と反対導電型の第２導電型を有する第１ウェル領域と、
前記第１ウェル領域上に配置され、第１導電型を有するソース領域およびドレイン領域と、
前記第１ウェル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたイオン感応膜と、
前記ソース領域と前記ドレイン領域間に接続される蓄積キャパシタと、
前記イオン感応膜に接触する液体試料と、
前記液体試料中に配置された参照電極と
を備えることを特徴とするＩＳＦＥＴアレイ。 A plurality of word lines extending in the row direction;
A plurality of bit lines orthogonal to the word lines and extending in the column direction;
A plurality of vertical selection transistors each having a drain connected to the plurality of word lines;
A vertical scanning circuit having a gate connected to each of the plurality of vertical selection transistors;
A horizontal selection transistor having a source connected to each of the plurality of bit lines;
A horizontal scanning circuit to which a gate of each of the plurality of horizontal transistors is connected;
An ISFET cell disposed at an intersection of the word line and the bit line,
The ISFET cell is
A semiconductor substrate having a first conductivity type;
A first well region disposed on the semiconductor substrate and having a second conductivity type opposite to the first conductivity type;
A source region and a drain region disposed on the first well region and having a first conductivity type;
A gate insulating film disposed on the first well region;
An ion sensitive film disposed on the gate insulating film;
A storage capacitor connected between the source region and the drain region;
A liquid sample in contact with the ion sensitive membrane;
An ISFET array, comprising: a reference electrode disposed in the liquid sample. 前記ＩＳＦＥＴセルは、さらに
前記半導体基板上に配置され、第１導電型を有する第２ウェル領域と、
前記第２ウェル領域上に配置され、第１導電型を有する第２ウェルコンタクト領域と、
前記第２ウェル領域上の前記ゲート絶縁膜上に配置され、前記第２ウェル領域との間で前記蓄積キャパシタを形成するキャパシタ電極と
を備えることを特徴とする請求項１５に記載のＩＳＦＥＴアレイ。 The ISFET cell is further disposed on the semiconductor substrate and has a second well region having a first conductivity type,
A second well contact region disposed on the second well region and having a first conductivity type;
The ISFET array according to claim 15, further comprising: a capacitor electrode disposed on the gate insulating film on the second well region and forming the storage capacitor with the second well region. 前記ドレイン領域は、前記キャパシタ電極に接続され、前記ソース領域は、前記ウェルコンタクト領域に接続され、前記ドレイン領域と前記ソース領域間に並列に前記蓄積キャパシタを備えることを特徴とする請求項１６に記載のＩＳＦＥＴアレイ。   The drain region is connected to the capacitor electrode, the source region is connected to the well contact region, and the storage capacitor is provided in parallel between the drain region and the source region. An ISFET array as described. 前記ＩＳＦＥＴセルは、さらに
前記ゲート絶縁膜上に、前記ドレイン領域に隣接して配置されたトランスファゲート電極を備えることを特徴とする請求項１６または１７に記載のＩＳＦＥＴアレイ。 18. The ISFET array according to claim 16, wherein the ISFET cell further comprises a transfer gate electrode disposed adjacent to the drain region on the gate insulating film. 前記複数の水平選択トランジスタのドレインを共通接続して得られた電源ラインに接続された電源電圧と、
前記複数の垂直選択トランジスタのソースを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴを備えることを特徴とする請求項１５〜１８いずれか１項に記載のＩＳＦＥＴアレイ。 A power supply voltage connected to a power supply line obtained by commonly connecting the drains of the plurality of horizontal selection transistors;
19. The ISFET array according to claim 15, further comprising a MOSFET connected between an output terminal obtained by commonly connecting sources of the plurality of vertical selection transistors and a ground potential. 前記複数の水平選択トランジスタのドレインを共通接続して得られた出力端子と接地電位間に接続されたＭＯＳＦＥＴと、
前記複数の垂直選択トランジスタのソースを共通接続して得られた電源ラインに接続された電源電圧とを備えることを特徴とする請求項１５〜１８のいずれか１項に記載のＩＳＦＥＴアレイ。 A MOSFET connected between an output terminal obtained by commonly connecting the drains of the plurality of horizontal selection transistors and a ground potential;
The ISFET array according to any one of claims 15 to 18, further comprising a power supply voltage connected to a power supply line obtained by commonly connecting sources of the plurality of vertical selection transistors.
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