JP2012195320A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2012195320A
JP2012195320A JP2009176882A JP2009176882A JP2012195320A JP 2012195320 A JP2012195320 A JP 2012195320A JP 2009176882 A JP2009176882 A JP 2009176882A JP 2009176882 A JP2009176882 A JP 2009176882A JP 2012195320 A JP2012195320 A JP 2012195320A
Authority
JP
Japan
Prior art keywords
region
unit arrangement
semiconductor device
transistor
diffusion region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009176882A
Other languages
Japanese (ja)
Inventor
Masaki Tamaru
雅規 田丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2009176882A priority Critical patent/JP2012195320A/en
Priority to PCT/JP2010/004630 priority patent/WO2011013322A1/en
Publication of JP2012195320A publication Critical patent/JP2012195320A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a layout structure of an SRAM memory cell, which can inhibit asymmetry failure in device property of a pair transistor.SOLUTION: A first memory cell includes an inverter 41 in a unit arrangement region 1a and an inverter 81 in a unit arrangement region 1b. The inverters 41, 81 are both arranged on the lower side in the unit arrangement regions 1a, 1b, respectively. Accordingly, a direction from a source to a drain in a load transistor pair TP1, TP2 and a direction from a source to a drain in a drive transistor pair TN1, TN2 are the same. Further gate electrodes 31, 71 extend linearly and has no bent part.

Description

本発明は、半導体装置に関するものであり、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルのレイアウトに関する。   The present invention relates to a semiconductor device, and more particularly to a layout of an SRAM (Static Random Access Memory) memory cell.

図１８（ａ）は６個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図であり、図１８（ｂ）は図１８（ａ）に示すＳＲＡＭメモリセルの一般的なレイアウト構造の例を示す図である。図１８において、ＴＰ１，ＴＰ２はＮウェルに形成されたＰＭＯＳトランジスタからなるロードトランジスタ、ＴＮ１，ＴＮ２はＰウェルに形成されたＮＭＯＳトランジスタからなるドライブトランジスタ、ＴＮ３，ＴＮ４はＰウェルに形成されたＮＭＯＳトランジスタからなるアクセストランジスタである。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１によってインバータＩＮＶ１が構成されており、ロードトランジスタＴＰ２とドライブトランジスタＴＮ２によってインバータＩＮＶ２が構成されている。ＳＮ１，ＳＮ２はインバータＩＮＶ１，ＩＮＶ２の出力ノードである。また、ＢＬ１，ＢＬ２はビット線、ＷＬはワード線、ＰＬ１，ＰＬ２はゲート電極（ポリシリコン配線）である。   FIG. 18A is a basic circuit diagram of an SRAM memory cell composed of six transistors, and FIG. 18B is an example of a general layout structure of the SRAM memory cell shown in FIG. FIG. In FIG. 18, TP1 and TP2 are load transistors composed of PMOS transistors formed in the N well, TN1 and TN2 are drive transistors composed of NMOS transistors formed in the P well, and TN3 and TN4 are NMOS transistors formed in the P well. An access transistor comprising: The load transistor TP1 and the drive transistor TN1 constitute an inverter INV1, and the load transistor TP2 and the drive transistor TN2 constitute an inverter INV2. SN1 and SN2 are output nodes of the inverters INV1 and INV2. BL1 and BL2 are bit lines, WL is a word line, and PL1 and PL2 are gate electrodes (polysilicon wiring).

ここで、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、およびアクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタにおいて、デバイス特性に非対称性不良が生じると、ノードＳＮ１，ＳＮ２の信号を正確に読み出すことが困難になる。   Here, in the case of the asymmetry failure in the device characteristics in the pair transistors of the load transistor pair TP1 and TP2, the drive transistor pair TN1 and TN2, and the access transistor pair TN3 and TN4, the signals of the nodes SN1 and SN2 are accurately read out. It becomes difficult.

ＭＯＳトランジスタのデバイス特性のバランスに大きく影響を及ぼすものとして、エクステンション注入（ＬＤＤ（lightly doped drain）注入と呼ばれる場合もある）と、ハロー注入（またはポケット注入）とが知られている。エクステンション注入は、ＭＯＳトランジスタのソース領域およびドレイン領域を形成するものであり、ハロー注入は、ショートチャンネル特性を抑えるためのものである。   Extension injection (sometimes referred to as LDD (lightly doped drain) injection) and halo injection (or pocket injection) are known as factors that greatly affect the balance of device characteristics of MOS transistors. Extension implantation forms the source region and drain region of the MOS transistor, and halo implantation is for suppressing short channel characteristics.

そして、ＭＯＳトランジスタのチャンネル方向（ゲート長方向）が同じであっても、そのソースからドレインへの向きが逆になっている場合には、注入される不純物の分布に非対称性が生じてしまい、デバイス特性に非対称性不良が生じる。   And even if the channel direction (gate length direction) of the MOS transistor is the same, when the direction from the source to the drain is reversed, an asymmetry occurs in the distribution of the implanted impurities, Asymmetry failure occurs in device characteristics.

図１８（ｂ）のレイアウトでは、ロードトランジスタＴＰ１とＴＰ２は、メモリセル領域の中心に関して点対称に配置されている。同様に、ドライブトランジスタＴＮ１とＴＮ２、アクセストランジスタＴＮ３とＴＮ４についても、メモリセル領域の中心に関して点対称に配置されている。すなわち、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、およびアクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタは、それぞれ、ソース／ドレインの向きが逆になっている。したがって、各ペアトランジスタにおいて、デバイス特性に非対称性不良が生じやすくなっている。   In the layout of FIG. 18B, the load transistors TP1 and TP2 are arranged point-symmetrically with respect to the center of the memory cell region. Similarly, drive transistors TN1 and TN2 and access transistors TN3 and TN4 are also arranged point-symmetrically with respect to the center of the memory cell region. That is, the source / drain directions of the pair transistors of the load transistor pair TP1 and TP2, the drive transistor pair TN1 and TN2, and the access transistor pair TN3 and TN4 are reversed. Therefore, in each pair transistor, it is easy to produce an asymmetry defect in device characteristics.

上述したような観点から、図１９に示すようなレイアウトが提案されている（特許文献１を参照）。   From the viewpoint described above, a layout as shown in FIG. 19 has been proposed (see Patent Document 1).

図１９（ａ）のレイアウトでは、ロードトランジスタＴＰ１とドライブトランジスタＴＮ１は、ゲートが屈曲したポリシリコン配線ＰＬ１によって接続されており、ドレインがコンタクトを介して配線ＡＬ１によって接続されている。ロードトランジスタＴＰ２とドライブトランジスタＴＮ２は、ゲートがポリシリコン配線ＰＬ２によって接続されており、ドレインがコンタクトを介して配線ＡＬ２によって接続されている。配線ＡＬ１とポリシリコン配線ＰＬ２とは接続されており（ノードＳＮ１）、配線ＡＬ２とポリシリコン配線ＰＬ１とは接続されている（ノードＳＮ２）。   In the layout of FIG. 19A, the load transistor TP1 and the drive transistor TN1 are connected by a polysilicon wiring PL1 having a bent gate, and the drain is connected by a wiring AL1 through a contact. The load transistor TP2 and the drive transistor TN2 have a gate connected by a polysilicon wiring PL2 and a drain connected by a wiring AL2 through a contact. The wiring AL1 and the polysilicon wiring PL2 are connected (node SN1), and the wiring AL2 and the polysilicon wiring PL1 are connected (node SN2).

図１９（ａ）のレイアウトでは、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタは、ソースからドレインへの向きは同じ向きになっている。すなわち、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良が抑制される構成になっている。ただし、ロードトランジスタ対ＴＰ１，ＴＰ２に関しては、ソースからドレインへの向きは逆になっている。   In the layout of FIG. 19A, the pair transistors of the drive transistor pair TN1 and TN2 and the access transistor pair TN3 and TN4 have the same direction from the source to the drain. In other words, the device has a configuration in which an asymmetry defect in device characteristics due to the asymmetry of the impurity distribution of the source and drain during implantation is suppressed. However, the direction from the source to the drain is reversed with respect to the load transistor pair TP1 and TP2.

図１９（ｂ）のレイアウトでは、ロードトランジスタＴＰ１，ＴＰ２がＵ字状の不純物拡散領域（以下、「拡散領域」とする）に形成されている。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１は、ゲートがポリシリコン配線ＰＬ１によって接続されており、ドレインがコンタクトを介して配線ＡＬ１によって接続されている。ロードトランジスタＴＰ２とドライブトランジスタＴＮ２は、ゲートがポリシリコン配線ＰＬ２によって接続されており、ドレインがコンタクトを介して配線ＡＬ２によって接続されている。配線ＡＬ１とポリシリコン配線ＰＬ２とは接続されており（ノードＳＮ１）、配線ＡＬ２とポリシリコン配線ＰＬ１とは接続されている（ノードＳＮ２）。   In the layout of FIG. 19B, load transistors TP1 and TP2 are formed in a U-shaped impurity diffusion region (hereinafter referred to as “diffusion region”). The load transistor TP1 and the drive transistor TN1 have a gate connected by a polysilicon wiring PL1 and a drain connected by a wiring AL1 through a contact. The load transistor TP2 and the drive transistor TN2 have a gate connected by a polysilicon wiring PL2 and a drain connected by a wiring AL2 through a contact. The wiring AL1 and the polysilicon wiring PL2 are connected (node SN1), and the wiring AL2 and the polysilicon wiring PL1 are connected (node SN2).

図１９（ｂ）のレイアウトでは、ドライブトランジスタ対ＴＮ１，ＴＮ２、アクセストランジスタ対ＴＮ３，ＴＮ４、および、ロードトランジスタ対ＴＰ１，ＴＰ２の各ペアトランジスタは、ソースからドレインへの向きは同じ向きになっている。すなわち、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良が抑制される構成になっている。   In the layout of FIG. 19B, the drive transistor pair TN1, TN2, the access transistor pair TN3, TN4, and the load transistor pair TP1, TP2 have the same direction from the source to the drain. . In other words, the device has a configuration in which an asymmetry defect in device characteristics due to the asymmetry of the impurity distribution of the source and drain during implantation is suppressed.

特開２００８−４６６４号公報（第１６頁、第１図、第２図）Japanese Patent Laid-Open No. 2008-4664 (page 16, FIGS. 1 and 2)

しかしながら、図１９のレイアウトでは、次のような問題がある。   However, the layout of FIG. 19 has the following problems.

図２０（ａ）は図１９（ａ）のレイアウトにおける拡散領域とポリシリコン配線のみに着目した図である。図２０（ａ）において、ＰＬ１Ｆ（ハッチを付した部分）はポリシリコン配線ＰＬ１の実仕上がり形状の概略を示す。Ｌ１ＴはドライブトランジスタＴＮ１のターゲットゲート長であり、Ｌ１Ｆはその実仕上がりゲート長、Ｌ２ＴはロードトランジスタＴＰ１のターゲットゲート長であり、Ｌ２Ｆはその実仕上がりゲート長である。また、Ｓ１はｎ型拡散領域ＤＮ１とポリシリコン配線ＰＬ１の縦方向に延びる部分との間隔、Ｓ２はｐ型拡散領域ＤＰ１とポリシリコン配線ＰＬ１の縦方向に延びる部分との間隔、ＤＳ１はｎ型拡散領域ＤＮ１とｐ型拡散領域ＤＰ１との間隔、ＤＳ２はｎ型拡散領域ＤＮ２とｐ型拡散領域ＤＰ２との間隔である。   FIG. 20A shows only the diffusion region and the polysilicon wiring in the layout of FIG. In FIG. 20A, PL1F (hatched portion) shows an outline of the actual finished shape of the polysilicon wiring PL1. L1T is the target gate length of the drive transistor TN1, L1F is its actual finished gate length, L2T is the target gate length of the load transistor TP1, and L2F is its actual finished gate length. S1 is the distance between the n-type diffusion region DN1 and the portion extending in the vertical direction of the polysilicon wiring PL1, S2 is the distance between the p-type diffusion region DP1 and the portion extending in the vertical direction of the polysilicon wiring PL1, and DS1 is the n-type. An interval between the diffusion region DN1 and the p-type diffusion region DP1, DS2 is an interval between the n-type diffusion region DN2 and the p-type diffusion region DP2.

ここで、ポリシリコン配線ＰＬ１は、屈曲した形状であるため、実仕上がり形状ＰＬ１Ｆに示すように、屈曲部で丸みを帯びた形状に仕上がる。このため、屈曲部近傍で配線幅がターゲット寸法からずれることになり、この結果、トランジスタＴＮ１，ＴＰ１の実仕上がりゲート長Ｌ１Ｆ，Ｌ２Ｆがターゲットゲート長Ｌ１Ｔ，Ｌ２Ｔと異なってしまう。また、ポリシリコン配線と拡散領域とのマスクあわせズレが発生した場合には、トランジスタＴＮ１，ＴＰ１の実仕上がりゲート長Ｌ１Ｆ，Ｌ２Ｆとターゲットゲート長Ｌ１Ｔ，Ｌ２Ｔとの寸法差がより大きくなる。したがって、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタにおいて、ゲート長の差に起因するデバイス特性の非対称性不良が生じる。   Here, since the polysilicon wiring PL1 has a bent shape, as shown in the actual finished shape PL1F, the polysilicon wiring PL1 has a rounded shape at the bent portion. For this reason, the wiring width deviates from the target dimension in the vicinity of the bent portion, and as a result, the actual finished gate lengths L1F and L2F of the transistors TN1 and TP1 are different from the target gate lengths L1T and L2T. Further, when a mask misalignment between the polysilicon wiring and the diffusion region occurs, a dimensional difference between the actual finished gate lengths L1F and L2F of the transistors TN1 and TP1 and the target gate lengths L1T and L2T becomes larger. Therefore, in each pair transistor of the drive transistor pair TN1, TN2 and the access transistor pair TN3, TN4, a device characteristic failure due to a difference in gate length occurs.

また、ポリシリコン配線ＰＬ１の屈曲部近傍へのトランジスタＴＮ１，ＴＰ１の配置を避けるために、図２０（ａ）に示すように、間隔Ｓ１，Ｓ２を設けている。このため、ｎ型拡散領域ＤＮ１とｐ型拡散領域ＤＰ１との間隔ＤＳ１と、ｎ型拡散領域ＤＮ２とｐ型拡散領域ＤＰ２との間隔ＤＳ２とが大きく異なっている。この間隔ＤＳ１，ＤＳ２の違いによって、ドライブトランジスタ対ＴＮ１，ＴＮ２、アクセストランジスタ対ＴＮ３，ＴＮ４、および、ロードトランジスタ対ＴＰ１，ＴＰ２の各ペアトランジスタにおいて、拡散領域の間隔に依存するストレス起因のＭＯＳトランジスタのデバイス特性、および、ウエル近接効果によるＭＯＳトランジスタのデバイス特性に差が生じてしまう。すなわち、図１８（ｂ）のレイアウト構造では存在していなかった、新たなデバイス特性の非対称性不良要因が生じている。   Further, in order to avoid the arrangement of the transistors TN1 and TP1 in the vicinity of the bent portion of the polysilicon wiring PL1, the intervals S1 and S2 are provided as shown in FIG. For this reason, the interval DS1 between the n-type diffusion region DN1 and the p-type diffusion region DP1 and the interval DS2 between the n-type diffusion region DN2 and the p-type diffusion region DP2 are greatly different. Due to the difference between the distances DS1 and DS2, in each pair transistor of the drive transistor pair TN1 and TN2, the access transistor pair TN3 and TN4, and the load transistor pair TP1 and TP2, the stress-induced MOS transistor depending on the distance between the diffusion regions There is a difference between the device characteristics and the device characteristics of the MOS transistor due to the well proximity effect. That is, a new cause of asymmetry failure of device characteristics that did not exist in the layout structure of FIG.

さらには、上述したとおり、ロードトランジスタ対ＴＰ１，ＴＰ２については、ソースからドレインへの向きは同じでなく、このため、デバイス特性の非対称不良が生じてしまう。   Furthermore, as described above, the load transistor pair TP1 and TP2 do not have the same direction from the source to the drain, which causes an asymmetric defect in device characteristics.

図２０（ｂ）は図１９（ｂ）のレイアウトにおける拡散領域とポリシリコン配線のみに着目した図である。図２０（ｂ）において、ＤＦ（ハッチを付した部分）は拡散領域ＤＰ３の実仕上がり形状の概略を示す。Ｗ１ＴはロードトランジスタＴＰ１のターゲットゲート幅であり、Ｗ１Ｆはその実仕上がりゲート幅、Ｗ２ＴはロードトランジスタＴＰ２のターゲットゲート幅であり、Ｗ２Ｆはその実仕上がりゲート幅である。また、Ｓ３はｐ型拡散領域ＤＰ３とポリシリコン配線ＰＬ１，ＰＬ２との間隔である。   FIG. 20B shows only the diffusion region and the polysilicon wiring in the layout of FIG. 19B. In FIG. 20B, DF (hatched part) shows an outline of the actual finished shape of the diffusion region DP3. W1T is the target gate width of the load transistor TP1, W1F is its actual finished gate width, W2T is the target gate width of the load transistor TP2, and W2F is its actual finished gate width. S3 is the distance between the p-type diffusion region DP3 and the polysilicon wirings PL1 and PL2.

ここで、拡散領域ＤＰ３は、屈曲した形状であるため、実仕上がり形状ＤＦに示すように、屈曲部で丸みを帯びた形状に仕上がる。このため、ポリシリコン配線と拡散領域とのマスクあわせズレが生じ、ポリシリコン配線ＰＬ１，ＰＬ２と拡散領域ＤＰ３との間隔Ｓ３が小さくなった場合に、ロードトランジスタＴＰ１，ＴＰ２の実仕上がりゲート幅Ｗ１Ｆ，Ｗ２Ｆは、ターゲットゲート幅Ｗ１Ｔ，Ｗ２Ｔからずれてしまう。このように、図１９（ｂ）のレイアウト構造は、プロセス条件によってロードトランジスタＴＰ１，ＴＰ２の特性変動が生じてしまうものであり、図１８（ｂ）のレイアウト構造に比べて回路動作マージンは小さく、製造工程に起因した特性不良が生じる確率が高い。   Here, since the diffusion region DP3 has a bent shape, as shown in the actual finished shape DF, the diffusion region DP3 has a rounded shape at the bent portion. For this reason, when a mask misalignment between the polysilicon wiring and the diffusion region occurs and the distance S3 between the polysilicon wirings PL1, PL2 and the diffusion region DP3 becomes small, the actual finished gate widths W1F, W2F deviates from the target gate widths W1T and W2T. As described above, the layout structure of FIG. 19B causes the characteristics of the load transistors TP1 and TP2 to vary depending on the process conditions, and the circuit operation margin is smaller than that of the layout structure of FIG. There is a high probability that a characteristic defect due to the manufacturing process will occur.

前記の問題に鑑み、本発明は、ＳＲＡＭメモリセルについて、ペアトランジスタのデバイス特性における非対称性不良を確実に抑制可能なレイアウト構造を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a layout structure capable of reliably suppressing an asymmetry defect in device characteristics of a pair transistor for an SRAM memory cell.

本発明の一態様では、ＳＲＡＭメモリセルを有する半導体装置として、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域が、行列状に配置されており、前記単位配置領域は、それぞれ、ロードトランジスタを構成するための第１導電型の第１の拡散領域と、前記第１の拡散領域に行方向において隣り合っており、ドライブトランジスタを構成するための第２導電型の第２の拡散領域と、前記第１の拡散領域から前記第２の拡散領域にわたって、前記第１および第２の拡散領域における電位給電領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた第１および第２のゲート電極とを備え、前記第１のゲート電極と前記第１および第２の拡散領域とによって第１のインバータが構成されており、前記第２のゲート電極と前記第１および第２の拡散領域とによって第２のインバータが構成されており、第１のＳＲＡＭメモリセルは、第１の単位配置領域における前記第１のインバータと、前記第１の単位配置領域と異なる第２の単位配置領域における前記第１のインバータとを用いて構成されているものである。   In one embodiment of the present invention, as a semiconductor device having an SRAM memory cell, unit arrangement areas for arranging transistors constituting the SRAM memory cell are arranged in a matrix, and the unit arrangement areas are respectively loaded. A first diffusion region of a first conductivity type for constituting a transistor and a second diffusion region of a second conductivity type adjacent to the first diffusion region in the row direction and constituting a drive transistor And extending linearly in the row direction from the first diffusion region to the second diffusion region on the lower side and the upper side in the column direction of the potential supply region in the first and second diffusion regions, respectively. The first inverter is provided by the first gate electrode and the first and second diffusion regions. The second inverter is constituted by the second gate electrode and the first and second diffusion regions, and the first SRAM memory cell has the first unit arrangement region in the first unit arrangement region. 1 inverter and the first inverter in a second unit arrangement region different from the first unit arrangement region.

この態様によると、第１のＳＲＡＭメモリセルは、第１の単位配置領域の第１のインバータと、第２の単位配置領域の第１のインバータとを用いて、構成されている。この２個の第１のインバータはともに、単位配置領域内において、第１および第２の拡散領域における電位給電領域の列方向における下側に構成されている。よって、ロードトランジスタ対およびドライブトランジスタ対の各ペアトランジスタについて、ソースからドレインへの向きは同じになっている。したがって、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良は抑制される。しかも、ゲート電極は直線状に延びている。すなわち、ゲート電極が屈曲部を有しないため、実寸法ずれに起因するデバイス特性の不良が生じることはない。   According to this aspect, the first SRAM memory cell is configured by using the first inverter in the first unit arrangement region and the first inverter in the second unit arrangement region. Both of the two first inverters are configured in the columnar direction of the potential feeding region in the first and second diffusion regions in the unit arrangement region. Therefore, the direction from the source to the drain is the same for each pair transistor of the load transistor pair and the drive transistor pair. Therefore, the asymmetry defect in the device characteristics due to the asymmetry of the impurity distribution of the source and drain during implantation is suppressed. Moreover, the gate electrode extends linearly. That is, since the gate electrode does not have a bent portion, the device characteristics are not deteriorated due to the actual size deviation.

さらに、前記態様に係る半導体装置において、前記単位配置領域は、それぞれ、さらに、前記第２の拡散領域に行方向において隣り合っており、アクセストランジスタを構成するための前記第２導電型の第３の拡散領域と、前記第３の拡散領域において、前記第３の拡散領域におけるビット線接続領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた第３および第４のゲート電極とを備えているのが好ましい。   Furthermore, in the semiconductor device according to the aspect, each of the unit arrangement regions is further adjacent to the second diffusion region in the row direction, and the second conductivity type third for forming an access transistor is provided. In the third diffusion region, the third diffusion region is provided so as to extend linearly in the row direction on the lower side and the upper side in the column direction of the bit line connection region in the third diffusion region, respectively. And a fourth gate electrode.

これにより、ドライブトランジスタを構成するための第２の拡散領域と、アクセストランジスタを構成するための第３の拡散領域とが、行方向に隣り合って配置される。すなわち、ドライブトランジスタおよびアクセストランジスタのチャンネル方向となる列方向において、ドライブトランジスタとアクセストランジスタとが別の列に配置されることになる。したがって、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を容易に適用可能になる。   Thereby, the second diffusion region for configuring the drive transistor and the third diffusion region for configuring the access transistor are arranged adjacent to each other in the row direction. That is, the drive transistor and the access transistor are arranged in different columns in the column direction that is the channel direction of the drive transistor and the access transistor. Therefore, different process conditions can be easily applied to the drive transistor and the access transistor.

本発明に係る半導体装置によると、ＳＲＡＭメモリセルにおいて、ＭＯＳトランジスタのデバイス特性における非対称性不良を抑制することができる。また、プロセス条件の変更のみで、例えば所望のベータレシオを実現することができる。したがって、歩留まりが高く信頼性が高い、ＳＲＡＭメモリセルを有する半導体装置を、低コストかつ短ＴＡＴで実現することができる。   According to the semiconductor device of the present invention, in the SRAM memory cell, it is possible to suppress the asymmetry defect in the device characteristics of the MOS transistor. Further, for example, a desired beta ratio can be realized only by changing the process conditions. Therefore, a semiconductor device having SRAM memory cells with high yield and high reliability can be realized at low cost and with short TAT.

実施形態に係る半導体装置における、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域を示す図である。4 is a diagram showing a unit arrangement region for arranging transistors constituting an SRAM memory cell in the semiconductor device according to the embodiment. FIG. 図１の単位配置領域におけるＳＲＡＭメモリセルの構成例である。2 is a configuration example of an SRAM memory cell in the unit arrangement region of FIG. 1. （ａ）は図２のＳＲＡＭメモリセルの構成を上位配線を含めて示した概略図、（ｂ）は（ａ）のトランジスタ配置を記号で示した図である。(A) is the schematic which showed the structure of the SRAM memory cell of FIG. 2 including a high-order wiring, (b) is the figure which showed the transistor arrangement | positioning of (a) by the symbol. トランジスタ配置の他の例を示す図である。It is a figure which shows the other example of transistor arrangement | positioning. トランジスタ配置の他の例を示す図である。It is a figure which shows the other example of transistor arrangement | positioning. トランジスタ配置の他の例を示す図である。It is a figure which shows the other example of transistor arrangement | positioning. （ａ）は４個の単位配置領域が行列状に配置された構成を示すレイアウト概略図、（ｂ）は（ａ）におけるトランジスタ配置の例を記号で示した図である。(A) is a schematic layout showing a configuration in which four unit arrangement regions are arranged in a matrix, and (b) is a diagram showing an example of transistor arrangement in (a) with symbols. 図７（ａ）の単位配置領域におけるトランジスタ配置の他の例を示す図である。It is a figure which shows the other example of transistor arrangement | positioning in the unit arrangement | positioning area | region of Fig.7 (a). トランジスタ配置の他の例を示す図である。It is a figure which shows the other example of transistor arrangement | positioning. トランジスタ配置の他の例を示す図である。It is a figure which shows the other example of transistor arrangement | positioning. トランジスタ配置の他の例を示す図である。It is a figure which shows the other example of transistor arrangement | positioning. 単位配置領域の他の構成例を示す図である。It is a figure which shows the other structural example of a unit arrangement | positioning area | region. ８個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路である。This is a basic circuit of an SRAM memory cell composed of eight transistors. 図１３のＳＲＡＭメモリセルのレイアウト構造の例である。It is an example of the layout structure of the SRAM memory cell of FIG. 図１３のＳＲＡＭメモリセルのレイアウト構造の例である。It is an example of the layout structure of the SRAM memory cell of FIG. ４個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路である。This is a basic circuit of an SRAM memory cell composed of four transistors. 図１６のＳＲＡＭメモリセルのレイアウト構造の例である。It is an example of the layout structure of the SRAM memory cell of FIG. （ａ）は６個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路であり、（ｂ）は（ａ）のＳＲＡＭメモリセルのレイアウト構造の例である。(A) is a basic circuit of an SRAM memory cell constituted by six transistors, and (b) is an example of the layout structure of the SRAM memory cell of (a). ＳＲＡＭメモリセルの他のレイアウト構造の例である。It is an example of the other layout structure of a SRAM memory cell. 図１９のレイアウトにおける拡散領域とポリシリコン配線のみを示した図である。FIG. 20 shows only a diffusion region and polysilicon wiring in the layout of FIG. 19. ４個のＳＲＡＭメモリセルをアレイ状にミラー配置した場合の概略レイアウト図である。It is a schematic layout diagram in the case where four SRAM memory cells are mirror-arranged in an array. 図２１のレイアウトにおける、注入工程に関する問題を説明するための図である。It is a figure for demonstrating the problem regarding the injection | pouring process in the layout of FIG.

以下、本発明の実施形態について、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

本実施形態では、ＳＲＡＭメモリセルは、６個のトランジスタによって構成されており、上述した図１８（ａ）のような回路構成からなるものとする。すなわち、本実施形態に係るＳＲＡＭメモリセルは、ＰＭＯＳトランジスタからなるロードトランジスタＴＰ１，ＴＰ２と、ＮＭＯＳトランジスタからなるドライブトランジスタＴＮ１，ＴＮ２と、ＮＭＯＳトランジスタからなるアクセストランジスタＴＮ３，ＴＮ４とを備えている。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１とは、電源電位給電領域ＶＤＤと基板電位給電領域ＶＳＳとの間に直列に接続されており、かつ、ゲート同士が接続されており、第１のインバータＩＮＶ１を構成する。同様に、ロードトランジスタＴＰ２とドライブトランジスタＴＮ２とは、電源電位給電領域ＶＤＤと基板電位給電領域ＶＳＳとの間に直列に接続されており、かつ、ゲート同士が接続されており、第２のインバータＩＮＶ２を構成する。   In this embodiment, the SRAM memory cell is composed of six transistors, and has a circuit configuration as shown in FIG. That is, the SRAM memory cell according to the present embodiment includes load transistors TP1 and TP2 made of PMOS transistors, drive transistors TN1 and TN2 made of NMOS transistors, and access transistors TN3 and TN4 made of NMOS transistors. The load transistor TP1 and the drive transistor TN1 are connected in series between the power supply potential power supply region VDD and the substrate potential power supply region VSS, and the gates thereof are connected to each other to form the first inverter INV1. . Similarly, the load transistor TP2 and the drive transistor TN2 are connected in series between the power supply potential power supply region VDD and the substrate potential power supply region VSS, and the gates are connected to each other, and the second inverter INV2 Configure.

トランジスタＴＮ１，ＴＰ１間のノードＳＮ１は、トランジスタＴＮ２，ＴＰ２のゲートに接続されており、トランジスタＴＮ２，ＴＰ２間のノードＳＮ２は、トランジスタＴＮ１，ＴＰ１のゲートに接続されている。すなわち、ノードＳＮ１は、第１のインバータＩＮＶ１の出力ノードでありかつ第２のインバータＩＮＶ２の入力ノードである。また、ノードＳＮ２は、第２のインバータＩＮＶ２の出力ノードでありかつ第１のインバータＩＮＶ１の入力ノードである。   A node SN1 between the transistors TN1 and TP1 is connected to the gates of the transistors TN2 and TP2, and a node SN2 between the transistors TN2 and TP2 is connected to the gates of the transistors TN1 and TP1. That is, the node SN1 is an output node of the first inverter INV1 and an input node of the second inverter INV2. The node SN2 is an output node of the second inverter INV2 and an input node of the first inverter INV1.

アクセストランジスタＴＮ３は、ドレインがノードＳＮ１に接続され、ソースがビット線ＢＬ１に接続されている。アクセストランジスタＴＮ４は、ドレインがノードＳＮ２に接続され、ソースがビット線ＢＬ２に接続されている。また、アクセストランジスタＴＮ３，ＴＮ４のゲートはワード線ＷＬに接続されている。   The access transistor TN3 has a drain connected to the node SN1 and a source connected to the bit line BL1. Access transistor TN4 has a drain connected to node SN2 and a source connected to bit line BL2. The gates of the access transistors TN3 and TN4 are connected to the word line WL.

図１は本実施形態に係る半導体装置において、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域を示す図である。本実施形態に係る半導体装置では、図１に示すような単位配置領域が行列状に配置されている。図１では、列方向（図の縦方向）において隣り合う２個の単位配置領域１ａ，１ｂを示している。   FIG. 1 is a diagram showing a unit arrangement region for arranging transistors constituting an SRAM memory cell in the semiconductor device according to the present embodiment. In the semiconductor device according to the present embodiment, unit arrangement regions as shown in FIG. 1 are arranged in a matrix. In FIG. 1, two unit arrangement regions 1a and 1b adjacent in the column direction (vertical direction in the figure) are shown.

図１に示すように、単位配置領域１ａは、第１導電型としてのＰ型の第１の拡散領域１１と、第２導電型としてのＮ型の第２の拡散領域１２と、Ｎ型の第３の拡散領域１３とを備えている。第１、第２および第３の拡散領域１１，１２，１３はいずれもほぼ方形状であり、行方向（図の横方向）に並べて配置されている。第１の拡散領域１１はロードトランジスタ（Ｌ）を構成するためのものであり、第２の拡散領域１２はドライブトランジスタ（Ｄ）を構成するためのものであり、第３の拡散領域１３はアクセストランジスタ（Ａ）を構成するためのものである。なお、拡散領域は、方形状に設計した場合であっても、実際には製造工程において角が丸まるために、厳密には必ずしも方形状にはならない。すなわち実製品では、拡散領域は例えば、角が丸まった方形状や、あるいは楕円形状等になる。   As shown in FIG. 1, the unit arrangement region 1a includes a P-type first diffusion region 11 as a first conductivity type, an N-type second diffusion region 12 as a second conductivity type, and an N-type diffusion region. And a third diffusion region 13. The first, second, and third diffusion regions 11, 12, and 13 are all substantially rectangular and are arranged side by side in the row direction (lateral direction in the figure). The first diffusion region 11 is for constituting a load transistor (L), the second diffusion region 12 is for constituting a drive transistor (D), and the third diffusion region 13 is an access. This is for constituting the transistor (A). Even if the diffusion region is designed in a square shape, the corners are actually rounded in the manufacturing process, and therefore, the diffusion region is not necessarily a square shape. That is, in the actual product, the diffusion region is, for example, a square shape with rounded corners or an elliptical shape.

第１の拡散領域１１の電位給電領域には第１のコンタクト２１が設けられ、第２の拡散領域１２の電位給電領域には第２のコンタクト２２が設けられ、第３の拡散領域１３のビット線接続領域には第３のコンタクト２３が設けられている。第１のコンタクト２１は電源電位ＶＤＤが供給されるものであり、第２のコンタクト２２は基板電位ＶＳＳが供給されるものである。第３のコンタクト２３はビット線ＢＬ１，ＢＬ２に接続されるものである。なお、本実施形態では、コンタクトを介して配線を拡散領域に接続する構成を示しているが、配線接続には必ずしもコンタクトを用いる必要はなく、コンタクトを介さないで配線を直接拡散領域に接続するようにしてもかまわない。   A first contact 21 is provided in the potential supply region of the first diffusion region 11, a second contact 22 is provided in the potential supply region of the second diffusion region 12, and a bit of the third diffusion region 13 is provided. A third contact 23 is provided in the line connection region. The first contact 21 is supplied with the power supply potential VDD, and the second contact 22 is supplied with the substrate potential VSS. The third contact 23 is connected to the bit lines BL1 and BL2. In this embodiment, the configuration in which the wiring is connected to the diffusion region through the contact is shown. However, it is not always necessary to use the contact for wiring connection, and the wiring is directly connected to the diffusion region without using the contact. It doesn't matter if you do.

第１および第２の拡散領域１１，１２上には、行方向に直線状に延び、第１および第２の拡散領域１１，１２に接続された第１および第２のゲート電極３１，３２が、設けられている。第１および第２のゲート電極３１，３２は、第１および第２のコンタクト２１，２２が設けられている第１および第２の拡散領域１１，１２における電位給電領域の、列方向における下側および上側に、それぞれ設けられている。また、第３の拡散領域１３上には、行方向に直線状に延び、第３の拡散領域１３に接続された第３および第４のゲート電極３３，３４が、設けられている。第３および第４のゲート電極３３，３４は、第３のコンタクト２３が設けられている第３の拡散領域１３におけるビット線接続領域の、列方向における下側および上側に、それぞれ設けられている。   On the first and second diffusion regions 11 and 12, first and second gate electrodes 31 and 32 extending linearly in the row direction and connected to the first and second diffusion regions 11 and 12 are provided. , Provided. The first and second gate electrodes 31, 32 are lower sides in the column direction of the potential feeding regions in the first and second diffusion regions 11, 12 where the first and second contacts 21, 22 are provided. And on the upper side, respectively. Further, on the third diffusion region 13, third and fourth gate electrodes 33 and 34 that extend linearly in the row direction and are connected to the third diffusion region 13 are provided. The third and fourth gate electrodes 33 and 34 are respectively provided on the lower side and the upper side in the column direction of the bit line connection region in the third diffusion region 13 in which the third contact 23 is provided. .

すなわち、第１の拡散領域１１と第１および第２のゲート電極３１，３２とによって２個のＰ型トランジスタが構成されており、第２の拡散領域１２と第１および第２のゲート電極３１，３２とによって２個のＮ型トランジスタが構成されている。また、第１のゲート電極３１と第１および第２の拡散領域１１，１２とによって第１のインバータ４１が構成されており、第２のゲート電極３２と第１および第２の拡散領域１１，１２とによって第２のインバータ４２が構成されている。さらに、第３の拡散領域１３と第３および第４のゲート電極３３，３４によって、２個のＮ型トランジスタが構成されている。各トランジスタのチャンネル方向は、列方向と合っている。   That is, the first diffusion region 11 and the first and second gate electrodes 31 and 32 constitute two P-type transistors, and the second diffusion region 12 and the first and second gate electrodes 31 are formed. , 32 constitute two N-type transistors. The first gate 41 and the first and second diffusion regions 11 and 12 constitute a first inverter 41. The second gate electrode 32 and the first and second diffusion regions 11, 12 12 constitutes a second inverter 42. Further, the third diffusion region 13 and the third and fourth gate electrodes 33 and 34 constitute two N-type transistors. The channel direction of each transistor matches the column direction.

単位配置領域１ｂも、単位配置領域１ａと同様の構成からなる。   The unit arrangement area 1b also has the same configuration as the unit arrangement area 1a.

図２は図１の単位配置領域におけるＳＲＡＭメモリセルの構成例である。図２の構成例では、第１のメモリセルは、単位配置領域１ａの下側３個のトランジスタと単位配置領域１ｂの下側３個のトランジスタとを用いて構成されており、第２のメモリセルは、単位配置領域１ａの上側３個のトランジスタと単位配置領域１ｂの上側３個のトランジスタとを用いて構成されている。なお、配線は簡略化して接続関係のみを示すようにしている。   FIG. 2 is a configuration example of the SRAM memory cell in the unit arrangement region of FIG. In the configuration example of FIG. 2, the first memory cell is configured by using the lower three transistors of the unit arrangement region 1a and the lower three transistors of the unit arrangement region 1b. The cell is configured by using the upper three transistors of the unit arrangement region 1a and the upper three transistors of the unit arrangement region 1b. The wiring is simplified to show only the connection relationship.

例えば、第１のメモリセルは、単位配置領域１ａにおける、拡散領域１１とゲート電極３１とからなるロードトランジスタＴＰ１、拡散領域１２とゲート電極３１とからなるドライブトランジスタＴＮ１、および拡散領域１３とゲート電極３３とからなるアクセストランジスタＴＮ３、並びに、単位配置領域１ｂにおける、拡散領域５１とゲート電極７１とからなるロードトランジスタＴＰ２、拡散領域５２とゲート電極７１とからなるドライブトランジスタＴＮ２、および拡散領域５３とゲート電極７３とからなるアクセストランジスタＴＮ４を備えている。トランジスタＴＰ１，ＴＮ１，ＴＮ３のコンタクト２４，２５，２６は、トランジスタＴＰ２，ＴＮ２のゲート電極７１のコンタクト７５と接続されている（ノードＳＮ１）。トランジスタＴＰ２，ＴＮ２，ＴＮ４のコンタクト６４，６５，６６は、トランジスタＴＰ１，ＴＮ１のゲート電極３１のコンタクト３５と接続されている（ノードＳＮ２）。すなわち、単位配置領域１ａにおける第１のインバータ４１がインバータＩＮＶ１として、単位配置領域１ｂにおける第１のインバータ８１がインバータＩＮＶ２として用いられている。   For example, the first memory cell includes a load transistor TP1 including a diffusion region 11 and a gate electrode 31, a drive transistor TN1 including a diffusion region 12 and a gate electrode 31, and a diffusion region 13 and a gate electrode in the unit arrangement region 1a. 33, the load transistor TP2 including the diffusion region 51 and the gate electrode 71, the drive transistor TN2 including the diffusion region 52 and the gate electrode 71, and the diffusion region 53 and the gate in the unit arrangement region 1b. An access transistor TN4 including the electrode 73 is provided. The contacts 24, 25, and 26 of the transistors TP1, TN1, and TN3 are connected to the contact 75 of the gate electrode 71 of the transistors TP2 and TN2 (node SN1). The contacts 64, 65, 66 of the transistors TP2, TN2, TN4 are connected to the contact 35 of the gate electrode 31 of the transistors TP1, TN1 (node SN2). That is, the first inverter 41 in the unit arrangement region 1a is used as the inverter INV1, and the first inverter 81 in the unit arrangement region 1b is used as the inverter INV2.

このような本実施形態に係る構成では、第１のメモリセルには、単位配置領域１ａ，１ｂ内において下側に配置されているトランジスタが用いられている。このため、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタについて、それぞれ、ソースからドレインへの向きが同じになっている。これにより、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良を抑制することができ、回路動作マージンを稼ぐことができる。また、第２のメモリセルについても、単位配置領域１ａ，１ｂ内において上側に配置されているトランジスタが用いられているため、同様の作用効果が得られる。   In the configuration according to the present embodiment as described above, the first memory cell uses a transistor arranged on the lower side in the unit arrangement regions 1a and 1b. Therefore, the direction from the source to the drain is the same for each pair transistor of the load transistor pair TP1, TP2, the drive transistor pair TN1, TN2, and the access transistor pair TN3, TN4. As a result, it is possible to suppress an asymmetry defect in the device characteristics due to the asymmetry of the impurity distribution of the source and drain in the implantation, and to obtain a circuit operation margin. The second memory cell also has the same effect because the transistor disposed on the upper side in the unit arrangement regions 1a and 1b is used.

しかも、拡散領域はいずれもほぼ方形状であり、また、ゲート電極も直線状に延びている。すなわち、拡散領域もゲート電極も屈曲部を有しないため、従来のレイアウト構造のように実寸法ずれに起因するデバイス特性の不良が生じることはない。なお、拡散領域は、ほぼ方形状以外の形状であってもよいが、屈曲部を有しないことが好ましい。   In addition, all of the diffusion regions are substantially rectangular, and the gate electrode also extends linearly. That is, since neither the diffusion region nor the gate electrode has a bent portion, the device characteristic defect due to the actual size deviation does not occur unlike the conventional layout structure. The diffusion region may have a shape other than a substantially rectangular shape, but preferably has no bent portion.

また、次のような利点もある。   There are also the following advantages.

ＳＲＡＭメモリセルの安定性を高めるために、ドライブトランジスタとアクセストランジスタの駆動力の比であるベータレシオを、例えば１．５程度に設計することが一般的である。所望のベータレシオを得るために、メモリセル設計では、ドライブトランジスタとアクセストランジスタのゲート長およびゲート幅をそれぞれ設定する。   In order to increase the stability of the SRAM memory cell, it is common to design the beta ratio, which is the ratio of the drive power of the drive transistor and the access transistor, to about 1.5, for example. In order to obtain a desired beta ratio, in the memory cell design, the gate length and the gate width of the drive transistor and the access transistor are respectively set.

ただし、プロセス条件の変更等に伴い、ＭＯＳトランジスタのゲート長依存性およびゲート幅依存性が変化した場合には、従来では、所望のベータレシオを維持するために、ドライブトランジスタとアクセストランジスタのレイアウト変更を行っていた。ところが、レイアウト変更のためにはマスク再版が必要となるため、コストの増大、開発ＴＡＴの長期化という問題が生じている。したがって、プロセス条件の変更のみによって所望のベータレシオを実現することが可能になれば、レイアウト変更・マスク再版の必要がなくなり、コストの削減や開発期間の短縮が可能になる。   However, if the gate length dependency and gate width dependency of a MOS transistor change due to changes in process conditions, etc., the layout of the drive transistor and access transistor has conventionally been changed to maintain the desired beta ratio. Had gone. However, since mask reprinting is required for layout change, there are problems of increased cost and prolonged development TAT. Therefore, if a desired beta ratio can be realized only by changing the process conditions, it is not necessary to change the layout and reprint the mask, and the cost and the development period can be reduced.

ところが、従来のレイアウトのＳＲＡＭメモリセルでは、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を適用することは、実際上、困難である。   However, in an SRAM memory cell having a conventional layout, it is practically difficult to apply different process conditions to the drive transistor and the access transistor.

図２１は４個のメモリセルをアレイ状にミラー配置した場合の概略レイアウト図であり、同図中、（ａ）は図１８（ｂ）のメモリセルを、（ｂ）は図１９（ａ）のメモリセルを、（ｃ）は図１９（ｂ）のメモリセルを、それぞれ配置したものである。図２１のレイアウトのいずれも、Ｐウェルにおいて、ＭＯＳトランジスタは、チャンネル方向（図面縦方向）において、ドライブトランジスタ、アクセストランジスタ、アクセストランジスタ、ドライブトランジスタの順に配置されている。   FIG. 21 is a schematic layout diagram in the case where four memory cells are arranged in a mirror array. In FIG. 21, (a) shows the memory cell of FIG. 18 (b), and (b) shows FIG. 19 (a). (C) shows the arrangement of the memory cells of FIG. 19 (b). In any of the layouts of FIG. 21, in the P well, the MOS transistors are arranged in the order of the drive transistor, the access transistor, the access transistor, and the drive transistor in the channel direction (vertical direction in the drawing).

図２２（ａ）は図２１（ｃ）と同じレイアウト図であるが、アクセストランジスタに対してハロー注入を行うためのレジスト開口部を示している。そして、図２２（ｂ）はハロー注入工程における、図２２（ａ）の線Ｘ−Ｘ’における断面図である。ＯＬ１はアクセストランジスタのチャネル領域端部からレジスト開口端部までの距離である。図２２（ｂ）に示すように、注入工程では、ＭＯＳトランジスタのゲート長方向において、斜め下向きに２回の注入を行う。ここで、距離ＯＬ１は、アクセストランジスタにポケット注入が確実になされるように十分確保する必要があるが、この場合、ドライブトランジスタにもポケット注入がなされてしまうおそれがある。   FIG. 22A is the same layout diagram as FIG. 21C, but shows a resist opening for performing halo implantation on the access transistor. FIG. 22B is a sectional view taken along line X-X ′ in FIG. 22A in the halo implantation step. OL1 is the distance from the channel region end of the access transistor to the resist opening end. As shown in FIG. 22B, in the implantation step, implantation is performed twice obliquely downward in the gate length direction of the MOS transistor. Here, the distance OL1 needs to be sufficiently secured so that the pocket injection is surely performed on the access transistor. In this case, however, the pocket injection may also be performed on the drive transistor.

一方、図２２（ｃ）に示すように、レジスト開口部を小さくして、アクセストランジスタのチャネル領域端部からレジスト開口端部までの距離ＯＬ２を短くした場合には、アクセストランジスタへのポケット注入がなされなくなってしまう。このように従来のレイアウト構造では、ドライブトランジスタとアクセストランジスタとを明確に分けて異なるプロセス条件を適用することは、極めて困難である。   On the other hand, as shown in FIG. 22C, when the resist opening is reduced and the distance OL2 from the channel region end of the access transistor to the resist opening is shortened, pocket implantation into the access transistor is not performed. It will not be done. As described above, in the conventional layout structure, it is very difficult to clearly separate the drive transistor and the access transistor and apply different process conditions.

なお、ドライブトランジスタとアクセストランジスタとの配置間隔を十分に拡げて配置すれば、異なるプロセス条件を適用することは一応可能となるが、この場合には、ＳＲＡＭメモリセルの面積が大幅に増大してしまうことになり、好ましくない。   If the arrangement interval between the drive transistor and the access transistor is sufficiently wide, it is possible to apply different process conditions. In this case, however, the area of the SRAM memory cell is greatly increased. This is not preferable.

これに対して本実施形態の構成では、図１および図２に示すように、ドライブトランジスタを構成するための第２の拡散領域１２，５２と、アクセストランジスタを構成するための第３の拡散領域１３，５３とが、行方向に隣り合って配置される。すなわち、ドライブトランジスタおよびアクセストランジスタのチャンネル方向となる列方向において、ドライブトランジスタとアクセストランジスタとが、別の列に配置されている。このため、上述したような従来のレイアウト構造における問題は生じない。すなわち、ＳＲＡＭメモリセルの面積を増大させることなく、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を容易に適用可能となる。したがって、プロセス条件の変更のみによって所望のベータレシオを実現することが可能になるので、コストの削減や開発期間の短縮が可能になる。   On the other hand, in the configuration of this embodiment, as shown in FIGS. 1 and 2, the second diffusion regions 12 and 52 for configuring the drive transistor and the third diffusion region for configuring the access transistor are provided. 13 and 53 are arranged adjacent to each other in the row direction. That is, the drive transistor and the access transistor are arranged in different columns in the column direction that is the channel direction of the drive transistor and the access transistor. For this reason, the problem in the conventional layout structure as described above does not occur. That is, different process conditions can be easily applied to the drive transistor and the access transistor without increasing the area of the SRAM memory cell. Therefore, it becomes possible to realize a desired beta ratio only by changing the process conditions, so that it is possible to reduce the cost and the development period.

なお、ここでは、列方向に隣り合う単位配置領域１ａ，１ｂにそれぞれ配置されている２個のインバータを、１つのメモリセルに用いるものとしたが、これに限られるものではなく、例えば、行方向に隣り合う単位配置領域にそれぞれ配置されている２個のインバータを用いてもよいし、少し離れた単位配置領域にそれぞれ配置されている２個のインバータを用いてもよい。すなわち、それぞれの単位配置領域において、電源電位および基板電位が供給されるコンタクトから見て同じ側にあるインバータが、１つのＳＲＡＭメモリセに用いられていればよい。   Here, the two inverters arranged in the unit arrangement regions 1a and 1b adjacent to each other in the column direction are used for one memory cell. However, the present invention is not limited to this. Two inverters arranged in unit arrangement areas adjacent to each other in the direction may be used, or two inverters arranged in unit arrangement areas slightly apart may be used. That is, in each unit arrangement region, an inverter on the same side as viewed from a contact to which a power supply potential and a substrate potential are supplied may be used for one SRAM memory cell.

また、図２の構成では、ロードトランジスタ対、ドライブトランジスタ対、およびアクセストランジスタ対のいずれのペアトランジスタについても、ソースからドレインへの向きが同じになるように配置しているが、これに限られるものではない。例えば、インバータを構成するロードトランジスタ対およびドライブトランジスタ対についてのみ、ソースからドレインへの向きが同じになるように配置されている場合であっても、同様に、注入におけるソースとドレインの不純物分布の非対称性に起因した、デバイス特性における非対称性不良を抑制する効果を得ることができる。   In the configuration of FIG. 2, the pair transistors of the load transistor pair, the drive transistor pair, and the access transistor pair are arranged so that the directions from the source to the drain are the same. It is not a thing. For example, even when only the load transistor pair and the drive transistor pair constituting the inverter are arranged so that the directions from the source to the drain are the same, similarly, the impurity distribution of the source and drain in the implantation is similarly changed. The effect of suppressing the asymmetry defect in the device characteristics due to the asymmetry can be obtained.

図３（ａ）は図２のＳＲＡＭメモリセルの構成を上位配線を含めて示した概略図である。また、図３（ｂ）は図３（ａ）のトランジスタ配置を記号で示した図である。図３（ｂ）では、１個のＳＲＡＭメモリセルを構成する６個のトランジスタにハッチを付している。なお、図３（ｂ）の記号において、先頭の文字「Ｌ」「Ｄ」「Ａ」はそれぞれ、ロードトランジスタ、ドライブトランジスタおよびアクセストランジスタを示している。また、中央の数字はＳＲＡＭメモリセルの番号を示している。末尾の数字は、ビット線ＢＬ１側のトランジスタ（「１」）かビット線ＢＬ２側のトランジスタ（「２」）かを示している。すなわち、Ｌｎ１，Ｄｎ１，Ａｎ１（ｎは任意の整数）は図１８（ａ）におけるトランジスタＴＰ１，ＴＮ１，ＴＮ３をそれぞれ示し、Ｌｎ２，Ｄｎ２，Ａｎ２（ｎは任意の整数）はトランジスタＴＰ２，ＴＮ２，ＴＮ４をそれぞれ示している。なお、以降の図でも同様の記号を用いている。   FIG. 3A is a schematic diagram showing the configuration of the SRAM memory cell of FIG. 2 including the upper wiring. FIG. 3B is a diagram showing the transistor arrangement of FIG. In FIG. 3B, the six transistors constituting one SRAM memory cell are hatched. In the symbols of FIG. 3B, the first characters “L”, “D”, and “A” indicate a load transistor, a drive transistor, and an access transistor, respectively. The number at the center indicates the number of the SRAM memory cell. The number at the end indicates whether the transistor is on the bit line BL1 side ("1") or the bit line BL2 side ("2"). That is, Ln1, Dn1, An1 (n is an arbitrary integer) indicate the transistors TP1, TN1, TN3 in FIG. 18A, respectively, and Ln2, Dn2, An2 (n is an arbitrary integer) are the transistors TP2, TN2, TN4. Respectively. In the following figures, similar symbols are used.

図２および図３の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタを、そのインバータに係る（すなわち、そのインバータの出力ノードに接続された）アクセストランジスタとして用いている。ただし、他の位置にあるトランジスタを、インバータに係るアクセストランジスタとして用いてもかまわない。   In the configuration of FIGS. 2 and 3, a transistor adjacent to a load transistor and a drive transistor constituting an inverter is used as an access transistor related to the inverter (that is, connected to the output node of the inverter). However, a transistor in another position may be used as an access transistor related to the inverter.

例えば、図４の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタではなく、そのトランジスタのコンタクトを挟んだ反対側のトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図４（ａ）はレイアウト概略図、図４（ｂ）はトランジスタ配置の記号図である。すなわち、図４を図３と比較すると、各単位配置領域において、インバータとアクセストランジスタとの関係が入れ替えられている。   For example, in the configuration of FIG. 4, the transistor on the opposite side across the contact of the transistor is used as the access transistor related to the inverter, not the transistor adjacent to the load transistor and the drive transistor that constitute the inverter. FIG. 4A is a schematic layout diagram, and FIG. 4B is a symbol diagram of transistor arrangement. That is, when FIG. 4 is compared with FIG. 3, the relationship between the inverter and the access transistor is switched in each unit arrangement region.

また、図５の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタではなく、隣りの単位配置領域における、もう一方のインバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタの、コンタクトを挟んだ反対側のトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図５（ａ）はレイアウト概略図、図５（ｂ）はトランジスタ配置の記号図である。   Further, in the configuration of FIG. 5, the contact between the transistor adjacent to the load transistor and the drive transistor constituting the other inverter in the adjacent unit arrangement region is not the transistor adjacent to the load transistor and the drive transistor constituting the inverter. The transistor on the opposite side across the is used as an access transistor according to the inverter. FIG. 5A is a schematic layout diagram, and FIG. 5B is a symbol diagram of transistor arrangement.

さらに、図６の構成では、インバータを構成するロードトランジスタとドライブトランジスタが配置された単位配置領域の、隣りの単位配置領域におけるトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図６（ａ）はレイアウト概略図、図６（ｂ），（ｃ）はトランジスタ配置の記号図である。   Further, in the configuration of FIG. 6, a transistor in a unit arrangement region adjacent to a unit arrangement region in which a load transistor and a drive transistor constituting the inverter are arranged is used as an access transistor related to the inverter. 6A is a schematic layout diagram, and FIGS. 6B and 6C are symbol diagrams of transistor arrangement.

図７（ａ）は４個の単位配置領域が行列状に配置された構成を示すレイアウト概略図、図７（ｂ）はトランジスタ配置の例を示す記号図である。図７の構成では、列方向において隣り合う単位配置領域１ａ，１ｂと、列方向において隣り合う単位配置領域１ｃ，１ｄとが、行方向において隣り合っている。ただし、単位配置領域１ａ，１ｂと単位配置領域１ｃ，１ｄとは、隣り合う境界線に関して、構成が線対称になっている。すなわち、単位配置領域１ａ，１ｂでは図の左側から順に、ロードトランジスタ、ドライブトランジスタ、アクセストランジスタが配置されるのに対して、単位配置領域１ｃ，１ｄでは図の右側から順に、ロードトランジスタ、ドライブトランジスタ、アクセストランジスタが配置される。このような配置によって、２列のアクセストランジスタが隣り合い、ＮＭＯＳトランジスタを配置するＰウェル領域が大きくまとまるため、製造プロセスがより容易になる。   FIG. 7A is a schematic layout diagram showing a configuration in which four unit arrangement regions are arranged in a matrix, and FIG. 7B is a symbol diagram showing an example of transistor arrangement. In the configuration of FIG. 7, the unit arrangement regions 1a and 1b adjacent in the column direction and the unit arrangement regions 1c and 1d adjacent in the column direction are adjacent in the row direction. However, the unit arrangement areas 1a and 1b and the unit arrangement areas 1c and 1d are symmetrical with respect to adjacent boundary lines. That is, load transistors, drive transistors, and access transistors are arranged in order from the left side of the figure in the unit arrangement areas 1a and 1b, whereas load transistors and drive transistors are arranged in order from the right side of the figure in the unit arrangement areas 1c and 1d. , An access transistor is arranged. With such an arrangement, two rows of access transistors are adjacent to each other, and the P-well region in which the NMOS transistors are arranged is gathered, so that the manufacturing process becomes easier.

図８（ａ），（ｂ）は図７（ａ）の単位配置領域における他のトランジスタ配置の例を示す記号図である。また、図９、図１０、図１１にも、他のトランジスタ配置の例を示している。図９では、各記号図において、アクセストランジスタの配置のみが異なっており、左上の記号図と異なっている箇所に破線で丸を付している。同様に、図１０でも、各記号図において、アクセストランジスタの配置のみが異なっており、左上の記号図と異なっている箇所に破線で丸を付している。   FIGS. 8A and 8B are symbol diagrams showing examples of other transistor arrangements in the unit arrangement region of FIG. 7A. In addition, examples of other transistor arrangements are shown in FIGS. In FIG. 9, only the arrangement of the access transistors is different in each symbol diagram, and the portions different from the symbol diagram in the upper left are circled by broken lines. Similarly, in FIG. 10, only the arrangement of the access transistors is different in each symbol diagram, and the portions different from the symbol diagram in the upper left are circled by broken lines.

図１２は単位配置領域の他の構成例を示す図である。図１２では、図１と共通の構成要素には図１と同一の符号を付しておりここではその詳細な説明を省略する。   FIG. 12 is a diagram showing another configuration example of the unit arrangement area. In FIG. 12, the same components as those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof is omitted here.

図１２に示す単位配置領域１ａ，１ｂでは、アクセストランジスタを構成するためのＮ型の第３の拡散領域１３，５３が、ロードトランジスタを構成するためのＰ型の第１の拡散領域１１，５１およびドライブトランジスタを構成するためのＮ型の第２の拡散領域１２，５２に対して、長さＧＡＯだけ下側にずらして配置されている。ＧＡＯは例えば、列方向におけるゲート電極７１とゲート電極７３との間隔に相当する。第３の拡散領域１３，５３をずらして配置したことによって、ゲート電極３１，３２，７１，７２とゲート電極３３，３４，７３，７４との間に分離幅を取る必要がなくなり、互いに入れ子となるように配置することも可能になる。したがって、第３の拡散領域１３，５３と第２の拡散領域１２，５２との間の距離ＯＤＳを、図１の構成よりも短く詰めることができる。これにより、ＳＲＡＭメモリセルの面積を縮小することができる。   In the unit arrangement regions 1a and 1b shown in FIG. 12, the N-type third diffusion regions 13 and 53 for constituting the access transistor are replaced with the P-type first diffusion regions 11 and 51 for constituting the load transistor. In addition, the N-type second diffusion regions 12 and 52 for constituting the drive transistor are shifted downward by the length GAO. GAO corresponds to, for example, the distance between the gate electrode 71 and the gate electrode 73 in the column direction. By disposing the third diffusion regions 13 and 53, it is not necessary to provide a separation width between the gate electrodes 31, 32, 71, and 72 and the gate electrodes 33, 34, 73, and 74. It is also possible to arrange them as follows. Therefore, the distance ODS between the third diffusion regions 13 and 53 and the second diffusion regions 12 and 52 can be made shorter than the configuration of FIG. Thereby, the area of the SRAM memory cell can be reduced.

なお、以上の説明では、ＳＲＡＭメモリセルは、６個のトランジスタによって構成されているものとしたが、それ以外のトランジスタ構成についても、ここで説明したものと同様の技術思想を適用することは可能である。   In the above description, the SRAM memory cell is composed of six transistors. However, the technical idea similar to that described here can be applied to other transistor configurations. It is.

図１３は８個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図である。図１３の回路構成では、書き込み用ビット線対ＷＢＬ，／ＷＢＬとは別に、読み出し用ビット線ＲＢＬが設けられている。そして、図１８（ａ）の回路構成に、回路部分１０１の２個のトランジスタが追加された構成になっている。   FIG. 13 is a basic circuit diagram of an SRAM memory cell composed of eight transistors. In the circuit configuration of FIG. 13, a read bit line RBL is provided separately from the write bit line pair WBL, / WBL. Then, two transistors of the circuit portion 101 are added to the circuit configuration of FIG.

図１４および図１５は図１３のＳＲＡＭメモリセルのレイアウト構造例である。図１４および図１５のレイアウト構造はいずれも、図２のレイアウト構造に、回路部分１０１のトランジスタが追加されたものになっている。図１４のレイアウト構造では、回路部分１０１に対応するトランジスタ領域１１１がドライブトランジスタとアクセストランジスタとの間に設けられている。図１５のレイアウト構造では、回路部分１０１に対応するトランジスタ領域１１２がアクセストランジスタの隣りに設けられている。   14 and 15 show layout structure examples of the SRAM memory cell of FIG. 14 and 15 both have a structure in which the transistor of the circuit portion 101 is added to the layout structure of FIG. In the layout structure of FIG. 14, a transistor region 111 corresponding to the circuit portion 101 is provided between the drive transistor and the access transistor. In the layout structure of FIG. 15, a transistor region 112 corresponding to the circuit portion 101 is provided adjacent to the access transistor.

図１６は４個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図である。図１６の回路構成では、図１８（ａ）の回路構成において、ロードトランジスタが抵抗に置き換えられた構成になっている。図１７は図１６のＳＲＡＭメモリセルの構成例である。図２のレイアウト構造から、ロードトランジスタの配置領域が省かれたものになっている。   FIG. 16 is a basic circuit diagram of an SRAM memory cell composed of four transistors. In the circuit configuration of FIG. 16, in the circuit configuration of FIG. 18A, the load transistor is replaced with a resistor. FIG. 17 shows a configuration example of the SRAM memory cell of FIG. In the layout structure of FIG. 2, the load transistor arrangement area is omitted.

本発明では、歩留まりが高く信頼性が高い、ＳＲＡＭメモリセルを有する半導体装置を、低コストかつ短ＴＡＴで実現することができるので、例えば、ＳＲＡＭの性能向上とコストダウンに有用である。   In the present invention, a semiconductor device having SRAM memory cells with high yield and high reliability can be realized at low cost and with a short TAT, which is useful for, for example, improving the performance and reducing the cost of SRAM.

１ａ，１ｂ，１ｃ，１ｄ 単位配置領域
１１，５１ 第１の拡散領域
１２，５２ 第２の拡散領域
１３，５３ 第３の拡散領域
２１，６１ 第１のコンタクト
２２，６２ 第２のコンタクト
２３，６３ 第３のコンタクト
３１，７１ 第１のゲート電極
３２，７２ 第２のゲート電極
３３，７３ 第３のゲート電極
３４，７４ 第４のゲート電極
４１，８１ 第１のインバータ
４２ 第２のインバータ
ＴＰ１，ＴＰ２ ロードトランジスタ
ＴＮ１，ＴＮ２ ドライブトランジスタ
ＴＮ３，ＴＮ４ アクセストランジスタ
ＶＤＤ 電源電位
ＶＳＳ 基板電位
ＢＬ１，ＢＬ２ ビット線 1a, 1b, 1c, 1d Unit arrangement region 11, 51 First diffusion region 12, 52 Second diffusion region 13, 53 Third diffusion region 21, 61 First contact 22, 62 Second contact 23, 63 Third contact 31, 71 First gate electrode 32, 72 Second gate electrode 33, 73 Third gate electrode 34, 74 Fourth gate electrode 41, 81 First inverter 42 Second inverter TP1 , TP2 Load transistor TN1, TN2 Drive transistor TN3, TN4 Access transistor VDD Power supply potential VSS Substrate potential BL1, BL2 Bit line

Claims (12)

ＳＲＡＭメモリセルを有する半導体装置であって、
ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域が、行列状に配置されており、
前記単位配置領域は、それぞれ、
ロードトランジスタを構成するための、第１導電型の第１の拡散領域と、
前記第１の拡散領域に行方向において隣り合っており、ドライブトランジスタを構成するための、第２導電型の第２の拡散領域と、
前記第１の拡散領域から前記第２の拡散領域にわたって、前記第１および第２の拡散領域における電位給電領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた、第１および第２のゲート電極とを備え、
前記第１のゲート電極と前記第１および第２の拡散領域とによって第１のインバータが構成されており、前記第２のゲート電極と前記第１および第２の拡散領域とによって第２のインバータが構成されており、
第１のＳＲＡＭメモリセルは、第１の単位配置領域における前記第１のインバータと、前記第１の単位配置領域と異なる第２の単位配置領域における前記第１のインバータとを用いて、構成されている
ことを特徴とする半導体装置。 A semiconductor device having an SRAM memory cell,
Unit arrangement areas for arranging the transistors constituting the SRAM memory cell are arranged in a matrix,
The unit arrangement areas are respectively
A first diffusion region of a first conductivity type for constituting a load transistor;
A second diffusion region of a second conductivity type that is adjacent to the first diffusion region in the row direction and constitutes a drive transistor;
Provided from the first diffusion region to the second diffusion region so as to extend linearly in the row direction on the lower and upper sides in the column direction of the potential supply region in the first and second diffusion regions, respectively. And first and second gate electrodes,
The first gate electrode and the first and second diffusion regions constitute a first inverter, and the second gate electrode and the first and second diffusion regions constitute a second inverter. Is configured,
The first SRAM memory cell is configured by using the first inverter in the first unit arrangement region and the first inverter in a second unit arrangement region different from the first unit arrangement region. A semiconductor device characterized by that. 請求項１記載の半導体装置において、
前記単位配置領域は、それぞれ、さらに、
前記第２の拡散領域に行方向において隣り合っており、アクセストランジスタを構成するための、前記第２導電型の第３の拡散領域と、
前記第３の拡散領域において、前記第３の拡散領域におけるビット線接続領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた、第３および第４のゲート電極とを備えている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
Each of the unit arrangement areas further includes:
A third diffusion region of the second conductivity type that is adjacent to the second diffusion region in the row direction and constitutes an access transistor;
In the third diffusion region, a third line and a fourth line are provided to extend linearly in the row direction on the lower side and the upper side in the column direction of the bit line connection region in the third diffusion region, respectively A semiconductor device comprising a gate electrode. 請求項１または２記載の半導体装置において、
前記第１の拡散領域における電位給電領域に、電源電位が供給される第１のコンタクトが設けられており、
前記第２の拡散領域における電位給電領域に、基板電位が供給される第２のコンタクトが設けられている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
A first contact to which a power supply potential is supplied is provided in the potential power supply region in the first diffusion region;
A semiconductor device, wherein a second contact to which a substrate potential is supplied is provided in a potential power supply region in the second diffusion region. 請求項１または２記載の半導体装置において、
前記第１導電型は、Ｐ型であり、
前記第２導電型は、Ｎ型である
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The first conductivity type is P type,
The semiconductor device, wherein the second conductivity type is an N type. 請求項２記載の半導体装置において、
前記第３の拡散領域におけるビット線接続領域に、ビット線が接続される第３のコンタクトが設けられている
ことを特徴とする半導体装置。 The semiconductor device according to claim 2,
A semiconductor device, wherein a third contact to which a bit line is connected is provided in a bit line connection region in the third diffusion region. 請求項１または２記載の半導体装置において、
前記第１の単位配置領域と、前記第２の単位配置領域とは、列方向において隣り合っている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device according to claim 1, wherein the first unit arrangement region and the second unit arrangement region are adjacent to each other in the column direction. 請求項１または２記載の半導体装置において、
前記第１の単位配置領域と、前記第２の単位配置領域とは、行方向において隣り合っている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the first unit arrangement region and the second unit arrangement region are adjacent to each other in the row direction. 請求項１または２記載の半導体装置において、
行方向において隣り合って配置されている前記単位配置領域は、隣り合う境界線に関して、構成が線対称になっている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
2. The semiconductor device according to claim 1, wherein the unit arrangement regions arranged adjacent to each other in the row direction are symmetrical with respect to adjacent boundary lines. 請求項２記載の半導体装置において、
前記第１のＳＲＡＭメモリセルは、第３の単位配置領域における前記第３のゲート電極に係るアクセストランジスタと、前記第３の単位配置領域と異なる第４の単位配置領域における前記第３のゲート電極に係るアクセストランジスタとを用いて、構成されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 2,
The first SRAM memory cell includes an access transistor relating to the third gate electrode in a third unit arrangement region, and the third gate electrode in a fourth unit arrangement region different from the third unit arrangement region. A semiconductor device comprising: an access transistor according to claim 1. 請求項９記載の半導体装置において、
前記第３の単位配置領域は、前記第１の単位配置領域であり、
前記第４の単位配置領域は、前記第２の単位配置領域である
ことを特徴とする半導体装置。 The semiconductor device according to claim 9.
The third unit arrangement area is the first unit arrangement area,
The semiconductor device according to claim 4, wherein the fourth unit arrangement region is the second unit arrangement region. 請求項２記載の半導体装置において、
前記第１のＳＲＡＭメモリセルは、第３の単位配置領域における前記第４のゲート電極に係るアクセストランジスタと、前記第３の単位配置領域と異なる第４の単位配置領域における前記第４のゲート電極に係るアクセストランジスタとを用いて、構成されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 2,
The first SRAM memory cell includes an access transistor according to the fourth gate electrode in a third unit arrangement region, and the fourth gate electrode in a fourth unit arrangement region different from the third unit arrangement region. A semiconductor device comprising: an access transistor according to claim 1. 請求項１１記載の半導体装置において、
前記第３の単位配置領域は、前記第１の単位配置領域であり、
前記第４の単位配置領域は、前記第２の単位配置領域である
ことを特徴とする半導体装置。 The semiconductor device according to claim 11.
The third unit arrangement area is the first unit arrangement area,
The semiconductor device according to claim 4, wherein the fourth unit arrangement region is the second unit arrangement region.
JP2009176882A 2009-07-29 2009-07-29 Semiconductor device Pending JP2012195320A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009176882A JP2012195320A (en) 2009-07-29 2009-07-29 Semiconductor device
PCT/JP2010/004630 WO2011013322A1 (en) 2009-07-29 2010-07-16 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009176882A JP2012195320A (en) 2009-07-29 2009-07-29 Semiconductor device

Publications (1)

Publication Number Publication Date
JP2012195320A true JP2012195320A (en) 2012-10-11

Family

ID=43528996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009176882A Pending JP2012195320A (en) 2009-07-29 2009-07-29 Semiconductor device

Country Status (2)

Country Link
JP (1) JP2012195320A (en)
WO (1) WO2011013322A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134839A (en) * 2009-12-24 2011-07-07 Renesas Electronics Corp Semiconductor apparatus
CN109904159A (en) * 2017-12-08 2019-06-18 联华电子股份有限公司 Semiconductor element

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032781B2 (en) 2011-07-29 2018-07-24 Renesas Electronics Corporation Static random access memory device with halo regions having different impurity concentrations

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5976446A (en) * 1982-10-25 1984-05-01 Mitsubishi Electric Corp Complementary mos integrated circuit device
JPH05136373A (en) * 1990-11-21 1993-06-01 Ricoh Co Ltd Semiconductor integrated circuit and its manufacture
JP2000031301A (en) * 1998-07-13 2000-01-28 Mitsubishi Electric Corp Semiconductor device
JP2007073709A (en) * 2005-09-06 2007-03-22 Nec Electronics Corp Semiconductor device
JP2008004664A (en) * 2006-06-21 2008-01-10 Matsushita Electric Ind Co Ltd Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134839A (en) * 2009-12-24 2011-07-07 Renesas Electronics Corp Semiconductor apparatus
CN109904159A (en) * 2017-12-08 2019-06-18 联华电子股份有限公司 Semiconductor element

Also Published As

Publication number Publication date
WO2011013322A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
KR101547445B1 (en) Sram cells and arrays
US9196622B2 (en) Semiconductor device including memory cell array and power supply region
US8169030B2 (en) Semiconductor memory device and production method thereof
US11342340B2 (en) Layout of static random access memory periphery circuit
TW201721810A (en) Integrated circuit structure
US20080049484A1 (en) Semiconductor memory device where write and read disturbances have been improved
US7989897B2 (en) Semiconductor device
US10756095B2 (en) SRAM cell with T-shaped contact
US10050044B2 (en) Static random-access memory device
TW201732808A (en) Static random access memory array
TW201803086A (en) Layout pattern for static random access memory
JP2008192841A (en) Semiconductor integrated circuit
KR100473457B1 (en) Semiconductor memory device
US20220310634A1 (en) Semiconductor storage device
EP1739750B1 (en) Bit line precharge circuit
US8072833B2 (en) Semiconductor memory device
JP3684232B2 (en) Semiconductor device
WO2011013322A1 (en) Semiconductor device
US7868359B2 (en) Semiconductor device
JP5004251B2 (en) SRAM cell and SRAM device
JP2000031300A (en) Static semiconductor memory device
JP2019114652A (en) Semiconductor device
TW202306104A (en) Dummy cell and tap cell layout structure
JP2000208643A (en) Semiconductor storage device
JP3186059B2 (en) Semiconductor device