JP2012174315A - ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器 - Google Patents

Abstract

【課題】メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供する。
【解決手段】メモリーセルを選択するためのワードラインに昇圧電圧を供給するためのワードライン昇圧回路１４０は、ワードラインに供給する昇圧電圧を生成する昇圧回路２００と、昇圧電圧に基づいて、メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路２１２と、レベル検出用電流に基づいて昇圧回路２００の昇圧動作の停止制御を行う昇圧停止制御回路２１４とを含む。
【選択図】図４

Description

本発明は、ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等に関する。

近年、電子機器は、小型化や低消費電力化等が求められる。このような電子機器では、電源が供給されなくてもデータを保持し続けることができる不揮発性半導体記憶装置が用いられることが多い。そこで、小型化や低消費電力化のため、電子機器に搭載される不揮発性半導体記憶装置にも、より一層の低電圧動作が求められる。

この種の不揮発性半導体記憶装置におけるデータ記憶は、メモリーセルを構成するメモリーセルトランジスターの閾値電圧を低く設定（イレーズ状態、データ１）したり、或いは閾値電圧を高く設定（プログラム状態、データ０）したりすることで行われる。データの書き換えによって閾値電圧は変動し、メモリーセルトランジスター毎のばらつきも大きくなる。このような２種類のデータ状態を区別して正しく読み出すために、閾値電圧の差を広く確保しておく必要があり、メモリーセルトランジスターの閾値電圧は周辺回路のトランジスターの閾値電圧より高く設定されている。

不揮発性半導体記憶装置において、データの読み出しを行う場合、読み出し電流が流れるデータ１のメモリーセルトランジスターを読み出すために、ワードラインを該メモリーセルトランジスターの閾値電圧以上に設定する必要がある。従って、この閾値電圧より低い電源電圧で動作させる場合には、昇圧回路を用いてワードラインの電圧を電源電圧以上に昇圧することが必要となる。

このような、ワードラインの電圧を昇圧するワードライン昇圧回路は、種々提案されている。例えば特許文献１には、クランプ回路により昇圧電圧が基準電圧以上に上がらないようにしたワードライン昇圧回路が開示されている。また、例えば特許文献２には、基準電圧と昇圧電圧とを比較して、昇圧電圧が一定値に保たれるようにしたワードライン昇圧回路が開示されている。

特許第３１６１０５２号公報 特許第３１２９１３１号公報

しかしながら、特許文献１又は特許文献２に開示されたワードライン昇圧回路では、メモリーセルトランジスターの閾値電圧が変動したり、ばらつきが生じたりする場合、メモリーセルトランジスターに流れる電流が変化してしまう。そのため、読み出し速度の低下やノイズマージンの減少等の特性に影響を与えるという問題があった。

また、プロセス変動やばらつき、温度変化によってもメモリーセルトランジスターの閾値電圧と基準電圧は異なった挙動を示し、それが特性に影響を与えるという問題があった。更に、メモリーセルトランジスターに流れる電流を確保するために昇圧電圧を高める場合、電圧が高くなるほど消費電流が増加してバッテリーの寿命を縮めてしまうことになる。

以上のように、従来では、メモリーセルトランジスターの閾値電圧にかかわらず昇圧電圧を制御していた。そのため、メモリーセルトランジスターの特性変動やばらつきに追従できず、装置全体の特性を最大限に引き出すことができない上に、消費電力の増加を招くという問題があった。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供することができる。

（１）本発明の第１の態様は、メモリーセルを選択するためのワードラインに供給される昇圧電圧を生成するワードライン昇圧回路が、前記ワードラインに供給する前記昇圧電圧を生成する昇圧回路と、前記昇圧電圧に基づいて、前記メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、前記レベル検出用電流に基づいて前記昇圧回路の昇圧動作の停止制御を行う昇圧停止制御回路とを含む。

本態様においては、レベル検出用電流生成回路を設け、メモリーセルの読み出し電流に対応したレベル検出用電流を生成し、該レベル検出用電流に基づいて昇圧回路による昇圧状態を検知するようにしている。そして、昇圧停止制御回路は、このレベル検出用電流に基づき昇圧回路の昇圧動作の停止制御を行うようにしたので、データの書き換えによって閾値電圧の変動やばらつきがあった場合でも、メモリーセルのデータ読み出しに最適な電圧で動作させることができる。これにより、メモリーセルトランジスターの特性変動やばらつきに追従して、装置全体の特性を最大限に引き出すことができるようになる。

（２）本発明の第２の態様に係るワードライン昇圧回路では、第１の態様において、前記レベル検出用電流生成回路は、メモリーセルアレイを構成する複数のメモリーセルのうち閾値電圧が最小のメモリーセルの読み出し電流以下で、且つ、前記閾値電圧が最大のメモリーセルの読み出し電流以上のレベル検出用電流を生成する。

本態様によれば、メモリーセルアレイのメモリーセル（具体的には、メモリーセルを構成するメモリーセルトランジスター）に電流が流れる程度の昇圧状態であるか否かを検知することができる。そのため、メモリーセルの閾値電圧より低い電源電圧で動作させる場合、動作に必要な昇圧電圧が得られて低電圧動作での動作を可能にする。また、メモリーセルの閾値電圧より高い電源電圧で動作させる場合、昇圧電圧を必要以上に上昇させることなく消費電流を抑えることができるようになる。この結果、メモリーセルアレイのメモリーセルを構成するメモリーセルトランジスターの特性変動やばらつきに追従して、装置全体の特性を最大限に引き出すことができるようになる。

（３）本発明の第３の態様に係るワードライン昇圧回路では、第１の態様又は第２の態様において、前記レベル検出用電流生成回路は、ゲートに前記昇圧電圧が供給されゲート電圧に基づいてソース・ドレイン間に電流が流れるメモリーセルトランジスターにより構成される１又は複数のメモリーセルを含む。

本態様によれば、１又は複数のメモリーセルを備え、メモリーセルアレイを構成するメモリーセルの読み出し電流に対応したレベル検出用電流を生成するようにしたので、簡素な構成で、精度よく昇圧電圧の停止制御を行うことができるようになる。

（４）本発明の第４の態様に係るワードライン昇圧回路では、第１の態様又は第２の態様において、前記レベル検出用電流生成回路は、ゲートに電源電圧が供給されゲート電圧に基づいてソース・ドレイン間に電流が流れるメモリーセルトランジスターにより構成される１又は複数のメモリーセルトランジスターを含む。

本態様によれば、電源電圧に応じてメモリーセルに流れる電流に基づいて昇圧動作の停止制御を行うようにしたので、電源電圧が低い場合は昇圧し、電源電圧が高い場合は昇圧動作を停止させる制御を行うことができるようになる。これにより、プロセス条件で閾値電圧が変動したり、温度や電源電圧の条件が変化したりした場合においても、読み出しに必要なワードラインの電圧が得られて、メモリーセルを含む記憶装置を安定して動作させることができるようになる。また、低い電源電圧の動作範囲を拡大し、高い電源電圧での消費電流を抑えることもできるようになる。

（５）本発明の第５の態様に係るワードライン昇圧回路では、第３の態様又は第４の態様において、前記１又は複数のメモリーセルは、イレーズ状態のメモリーセルである。

本態様によれば、より電流の流れやすいメモリーセルの読み出し電流を基準に昇圧の停止制御を行うようにしたので、メモリーセルアレイ中のメモリーセルでは確実に読み出し電流が流れたことを検知し、昇圧動作を停止させることができるようになる。

（６）本発明の第６の態様に係るワードライン昇圧回路では、第１の態様乃至第５の態様のいずれかにおいて、前記昇圧回路は、第１の電源電圧を第１の電源ラインに供給するｐ型の第１の電圧供給トランジスターと、前記第１の電源ラインの電圧を第２の電源ラインに供給するｐ型の第２の電圧供給トランジスターと、第１の基準電圧と前記第２の電源ラインとの間に挿入される第１の昇圧キャパシターとを含む。

本態様によれば、第１の電源電圧の供給ノードから昇圧が行われる第２の電源ラインに至るまでに第１の電圧供給トランジスターと第２の電圧供給トランジスターとを挿入することにより、昇圧した電圧が電源側へリークするのを防ぎ、昇圧効率を高めることができる。更に、これらにｐ型トランジスターを使用しているので、電源電圧をトランジスターの閾値電圧分を電圧降下させることなく伝達することができ、極低電圧でもワードラインを十分に昇圧することができるようになる。

（７）本発明の第７の態様は、記憶装置が、前記メモリーセルと、前記メモリーセルに接続される前記ワードラインと、前記ワードラインに供給される前記昇圧電圧を生成する上記のいずれか記載のワードライン昇圧回路と、前記ワードライン昇圧回路によって生成された前記昇圧電圧を用いて前記ワードラインを駆動するワードライン駆動回路とを含む。

本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路が適用された記憶装置を提供することができるようになる。

（８）本発明の第８の態様に係る記憶装置では、第７の態様において、前記ワードライン駆動回路は、ソースが前記第２の電源ラインに接続され、ドレインが前記ワードラインに接続されたｐ型の第１の駆動トランジスターと、ソースが前記第１の電源ラインに接続され、ドレインが前記第１の駆動トランジスターのゲートに接続され、該ゲートに高電圧を供給するｐ型の第２の駆動トランジスターとを含む。

本態様によれば、電圧供給トランジスターの閾値電圧分を電圧降下させることなく、昇圧電圧をワードラインに供給することができるので、極低電圧でも振幅が大きい読み出し電流を得ることができるようになる。その結果、上記の効果に加えて、極低電圧でも確実に読み出しデータを出力する記憶装置を提供することができるようになる。

（９）本発明の第９の態様は、集積回路装置が、中央演算処理装置と、前記中央演算処理装置によって読み出されるデータを記憶する上記記載の記憶装置とを含む。

本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路を含む記憶装置が適用された集積回路装置を提供することができるようになる。

（１０）本発明の第１０の態様は、電子機器が、上記記載の記憶装置を含む。

本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路を含む記憶装置が適用された電子機器を提供することができるようになる。

（１１）本発明の第１１の態様は、電子機器が、上記記載の集積回路装置を含む。

本態様によれば、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路が適用された記憶装置を有する集積回路装置を含む電子機器を提供することができるようになる。

第１の実施形態に係る不揮発性半導体記憶装置の構成例のブロック図。 第１の実施形態における不揮発性半導体記憶装置の読み出し動作のタイミングの一例を示す図。 図１のメモリーセルアレイ、ワードライン昇圧回路及びワードライン駆動回路の構成例の回路図。 図３の昇圧制御回路の構成例の回路図。 レベル検出用のメモリーセルを構成するメモリーセルトランジスターの閾値電圧が１．０Ｖのときのシミュレーション結果の一例を示す図。 レベル検出用のメモリーセルを構成するメモリーセルトランジスターの閾値電圧が１．３Ｖのときのシミュレーション結果の一例を示す図。 レベル検出用のメモリーセルを構成するメモリーセルトランジスターの閾値電圧が１．６Ｖのときのシミュレーション結果の一例を示す図。 第２の実施形態における昇圧制御回路の構成例の回路図。 ロジック電源電圧が１．２Ｖのときのシミュレーション結果の一例を示す図。 ロジック電源電圧が１．６Ｖのときのシミュレーション結果の一例を示す図。 ロジック電源電圧が２．０Ｖのときのシミュレーション結果の一例を示す図。 第３の実施形態における昇圧制御回路の構成例の回路図。 第４の実施形態における昇圧制御回路の構成例の回路図。 第５の実施形態における昇圧制御回路の構成例の回路図。 第６の実施形態における昇圧制御回路の構成例の回路図。 本発明に係るマイクロコンピューターの構成例のブロック図。 本発明に係る電子機器の構成例のブロック図。 図１８（Ａ）はモバイル型のパーソナルコンピューターの構成例の斜視図。図１８（Ｂ）は携帯電話機の構成例の斜視図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔第１の実施形態〕
≪不揮発性半導体記憶装置の構成の概要≫
図１に、本発明の第１の実施形態に係るワードライン昇圧回路が適用された不揮発性半導体記憶装置の構成例のブロック図を示す。

不揮発性半導体記憶装置（広義には、不揮発性記憶装置、記憶装置）１００は、メモリーセルアレイ１１０と、アクセス制御回路１２０と、電源回路１３０とを備えている。また、不揮発性半導体記憶装置１００は、ワードライン昇圧回路１４０と、ワードライン駆動回路１５０と、ソースライン駆動回路１６０とを備えている。アクセス制御回路１２０は、リファレンスセル１２２を備えている。電源回路１３０は、ワードライン電源スイッチ１３２と、ソースライン電源スイッチ１３４とを備えている。

メモリーセルアレイ１１０は、行方向に配列されると共に列方向に配列されることによりマトリックス状に配置された複数のメモリーセルを有する。メモリーセルアレイを構成する各メモリーセルは、メモリーセルトランジスターにより構成され、１ビットのデータを記憶する不揮発性のメモリーセルである。メモリーセルアレイ１１０は、行方向に並ぶ複数のメモリーセル毎に配置される複数のワードラインと、列方向に並ぶ複数のメモリーセル毎に配置される複数のビットラインと、行方向に並ぶ複数のメモリーセル毎に配置される複数のソースラインとを備えている。また、メモリーセルアレイ１１０は、読み出しラインを備えている。

アクセス制御回路１２０には、動作クロックＣＫ、チップセレクト信号ＸＣＳ、アドレス信号が入力される。アクセス制御回路１２０は、チップセレクト信号ＸＣＳにより選択されたとき、動作クロックＣＫに同期して、不揮発性半導体記憶装置１００の各部を制御して、アドレス信号により指定されたメモリーセルにアクセスするための制御を行う。例えば、アクセス制御回路１２０は、不揮発性半導体記憶装置１００の各部を制御して、メモリーセルアレイ１１０を構成しアドレス信号により指定される所望のメモリーセルにデータ０を書き込んでプログラム状態にする書き込み制御を行う。また、アクセス制御回路１２０は、不揮発性半導体記憶装置１００の各部を制御して、メモリーセルアレイ１１０を構成しアドレス信号により指定される所望のメモリーセルからデータを読み出す制御を行う。このとき、アクセス制御回路１２０は、リファレンスセル１２２に流れる読み出し電流を基準に、上記の読み出し対象のメモリーセルに流れる読み出し電流に基づいて、読み出しデータが「１」又は「０」かを判別し、読み出しデータを出力する。また、アクセス制御回路１２０は、所望のメモリーセルの保持データを消去してデータ１のイレーズ状態にする消去動作の制御も行う。

電源回路１３０には、この不揮発性半導体記憶装置１００が混載されるマイクロコンピューター等の集積回路装置のロジック回路用電源と共用されるロジック電源電圧ＶＤＤと、書き込み及び消去用高電圧電源電圧ＶＰＰとが外部から供給される。ワードライン電源スイッチ１３２は、ロジック電源電圧ＶＤＤ又は高電圧電源電圧ＶＰＰのいずれかを、ワードラインに供給する第１の電源電圧ＶＷＬとして出力する。ソースライン電源スイッチ１３４は、ロジック電源電圧ＶＤＤ又は高電圧電源電圧ＶＰＰのいずれかを、ソース電源ラインＶＳＬに供給する電源電圧として出力する。

ワードライン昇圧回路１４０は、読み出し対象のメモリーセルの読み出し電流を増やすため、ワードラインに供給する電圧を昇圧し、昇圧した昇圧電圧を選択電圧として生成する。ワードライン昇圧回路１４０は、ワードライン電源スイッチ１３２によって切り替えられて出力された第１の電源電圧ＶＷＬを用いて昇圧電圧を生成する。

ワードライン駆動回路１５０は、アクセス制御回路１２０がアクセスするメモリーセルを選択するためのワードラインを駆動する。このとき、ワードライン駆動回路１５０は、ワードライン昇圧回路１４０によって昇圧された電圧を用いて、ワードラインを駆動する。

ソースライン駆動回路１６０は、アクセス制御回路１２０がアクセスするメモリーセルを選択するためのソースラインを駆動する。このとき、ソースライン駆動回路１６０は、ソースライン電源スイッチ１３４によって切り替えられて出力された接地電圧ＶＳＳ又は高電圧電源電圧ＶＰＰを用いて、ソースラインを駆動する。

図２に、第１の実施形態における不揮発性半導体記憶装置１００の読み出し動作のタイミングの一例を示す。なお、図２では、図１において図示しないセンスアンプについても簡単に図示している。

不揮発性半導体記憶装置１００では、動作クロックＣＫの立ち上がりでチップセレクト信号ＸＣＳがＬレベルのとき、図示しないリード制御信号により、読み出し動作であるか否かが指定される。このとき、動作クロックＣＫの立ち上がりでアドレス信号をラッチして内部の読み出しアドレスを取得し、昇圧信号ＶＵＰをＨレベルに変化させる。

内部では、プリチャージ信号（図１では図示せず）がＨレベルに変化して、データの読み出しに先立ち、ビットライン、センスアンプ出力等の信号線のプリチャージ及びイコライズが行われる。プリチャージ後にセンスアンプ信号（図１では図示せず）がＨレベルに変化すると、図示しないセンスアンプの動作が開始され、読み出し信号の増幅が行われて読み出しデータが出力される。

そのため、センスアンプが増幅する読み出し信号の振幅が大きいほど、確実に読み出しデータを出力させることが可能となる。そこで、第１の実施形態では、昇圧信号ＶＵＰによりワードラインを昇圧することで、読み出し信号の振幅を大きくすることが行われる。

≪回路構成例≫
図３に、図１のメモリーセルアレイ１１０、ワードライン昇圧回路１４０及びワードライン駆動回路１５０の構成例の回路図を示す。図３において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

第１の実施形態では、ワードラインは、メインワードラインとサブワードラインとにより構成される。メインワードラインは、メモリーセルアレイ１１０を構成する複数のメモリーセルのうち行方向のメモリーセルを選択するためのハイアクティブのラインである。サブワードラインは、メインワードラインにより選択され複数のメモリーセルを構成するメモリーセルトランジスターのゲートに接続される。ワードライン昇圧回路１４０によって生成された昇圧電圧は、読み出し対象のメモリーセルが接続されるサブワードラインに供給される。

図３では、メインワードラインＭＷＬｍ，ＭＷＬｍ＋１、サブワードラインＳＷＬ（広義には、ワードライン）、第１の電源ラインＳＰＬ１、第２の電源ラインＳＰＬ２、ソース電源ラインＶＳＬ、ビットラインＢＬｎ，ＢＬｎ＋１、ソースラインＳＬが図示されている。第１の電源ラインＳＰＬ１には、ワードライン駆動回路１５０を構成し、昇圧電圧を用いてサブワードラインＳＷＬを駆動する第１の駆動トランジスターＴｒ１０の基板電圧が供給される。第２の電源ラインＳＰＬ２には、第１の駆動トランジスターＴｒ１０のソース電圧が供給される。第１の駆動トランジスターＴｒ１０は、ｐ型の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ）トランジスターにより構成される。

読み出し動作時には、ソース電源ラインＶＳＬには接地電圧ＶＳＳが供給され、選択したビットラインに読み出し電流が流れる。ビットラインＢＬｎ，ＢＬｎ＋１の各々は、メモリーセルアレイを構成する複数のメモリーセルのうち列方向のメモリーセルを選択するためのラインである。ソースラインＳＬは、メモリーセルを構成するメモリーセルトランジスターの読み出し動作時には接地電圧ＶＳＳを、書き込み動作、及び消去動作時には書き込み及び消去用の電源電圧ＶＰＰをそれぞれ供給するラインである。

ワードライン昇圧回路１４０は、昇圧回路２００と、昇圧制御回路２１０とを備えている。昇圧回路２００は、第１の電源電圧ＶＷＬに基づいて、サブワードラインＳＷＬ（ワードライン）に供給する昇圧電圧を生成する。昇圧回路２００は、第１の電圧供給トランジスターＴｒ１１と、第２の電圧供給トランジスターＴｒ１２と、第１の昇圧キャパシターＢＣ１とを備えている。

第１の電圧供給トランジスターＴｒ１１は、第１の駆動トランジスターＴｒ１０の基板電圧を生成する。この第１の駆動トランジスターＴｒ１０は、第２の電源ラインＳＰＬ２に出力される電圧をサブワードラインＳＷＬに出力する。ここで、第１の電源電圧ＶＷＬは、ワードライン電源スイッチ１３２によって切り替えられて出力された電圧である。第１の電圧供給トランジスターＴｒ１１は、ｐ型のＭＯＳトランジスターである。第１の電圧供給トランジスターＴｒ１１では、ソースに第１の電源電圧ＶＷＬが供給され、基板及びドレインに第１の駆動トランジスターＴｒ１０の基板が電気的に接続される。第１の電圧供給トランジスターＴｒ１１のドレインは、第１の電源ラインＳＰＬ１に電気的に接続される。これにより、第１の電圧供給トランジスターＴｒ１１がオンになると、第１の電源ラインＳＰＬ１には、第１の電圧供給トランジスターＴｒ１１の閾値電圧Ｖｔｈｐ分を電圧降下させることなく第１の電源電圧ＶＷＬを出力することができる。

第２の電圧供給トランジスターＴｒ１２は、第１の電圧供給トランジスターＴｒ１１によって生成された電圧を基に、第１の駆動トランジスターＴｒ１０のソース電圧を生成する。第２の電圧供給トランジスターＴｒ１２は、ｐ型のＭＯＳトランジスターである。第２の電圧供給トランジスターＴｒ１２では、ソース及び基板に第１の電圧供給トランジスターＴｒ１１の基板及びドレインが接続され、ドレインに第１の駆動トランジスターＴｒ１０のソースが電気的に接続される。第２の電圧供給トランジスターＴｒ１２のドレインは、第２の電源ラインＳＰＬ２に電気的に接続される。

第１の昇圧キャパシターＢＣ１は、第１の基準電位と第２の電圧供給トランジスターＴｒ１２のドレインとの間に挿入される。第１の基準電位は、ノードＮＤ１の電位である。ノードＮＤ１は、昇圧制御回路２１０の出力ノードである。第１の昇圧キャパシターＢＣ１の一端は、第２の電源ラインＳＰＬ２に電気的に接続される。第１の昇圧キャパシターＢＣ１の他端は、ノードＮＤ１の電位に設定される。このような第１の昇圧キャパシターＢＣ１は、ソース及びドレインが接続されるｐ型のＭＯＳトランジスターにより構成される。

昇圧制御回路２１０には、昇圧信号ＶＵＰと、第２の電源ラインＳＰＬ２の電圧とが入力され、制御信号ＣＮＴ１，ＣＮＴ２を出力し、昇圧回路２００の昇圧動作を制御する。制御信号ＣＮＴ１は、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２のゲートに入力される。制御信号ＣＮＴ２は、ノードＮＤ１に供給される。昇圧制御回路２１０は、昇圧動作を行わないときは制御信号ＣＮＴ１により第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２をオンさせて第１の電源ラインＳＰＬ１と第２の電源ラインＳＰＬ２に第１の電源電圧ＶＷＬを供給する。また、昇圧制御回路２１０は、昇圧動作を行うときは制御信号ＣＮＴ１により第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２をオフさせ、制御信号ＣＮＴ２を出力して、第２の電源ラインＳＰＬ２の電圧の昇圧を行ったり、昇圧動作を停止する制御を行ったりすることができる。

ワードライン駆動回路１５０は、サブワードライン毎に設けられた第１のインバーター回路ＩＮＶ１と第２のインバーター回路ＩＮＶ２とを備えている。第２のインバーター回路ＩＮＶ２には、メインワードラインＭＷＬｍのハイアクティブの選択電圧が入力される。第１のインバーター回路ＩＮＶ１の入力は、第２のインバーター回路ＩＮＶ２の出力が接続される。

第１のインバーター回路ＩＮＶ１は、サブワードラインＳＷＬに昇圧電圧を供給する第１の駆動トランジスターＴｒ１０を備えている。上記のように、第１の駆動トランジスターＴｒ１０の基板は、第１の電源ラインＳＰＬ１に電気的に接続される。第１の駆動トランジスターＴｒ１０のソースは、第２の電源ラインＳＰＬ２に電気的に接続される。第１の駆動トランジスターＴｒ１０のドレインは、サブワードラインＳＷＬに電気的に接続される。

第２のインバーター回路ＩＮＶ２は、第１の駆動トランジスターＴｒ１０のゲートに高電位側電圧を供給する第２の駆動トランジスターＴｒ１３を備えている。第２の駆動トランジスターＴｒ１３は、ｐ型のＭＯＳトランジスターにより構成される。第２の駆動トランジスターＴｒ１３のソース及び基板は、第１の電源ラインＳＰＬ１に電気的に接続される。第２の駆動トランジスターＴｒ１３のドレインは、第１の駆動トランジスターＴｒ１０のゲートに電気的に接続される。

読み出し動作時には、昇圧信号ＶＵＰがＨレベルになり、第２の電源ラインＳＰＬ２の昇圧動作が開始される。このとき、制御信号ＣＮＴ１により、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２はオフになる。この時点で、第１の電源ラインＳＰＬ１及び第２の電源ラインＳＰＬ２には、ロジック電源電圧ＶＤＤと同電位の第１の電源電圧ＶＷＬが供給されている。そして、制御信号ＣＮＴ２により、ノードＮＤ１の電位がロジック電源電圧ＶＤＤと同電位となり、第１の昇圧キャパシターＢＣ１により第２の電源ラインＳＰＬ２は（２×ＶＤＤ）に上昇する。

例えばメインワードラインＭＷＬｍが選択されるとＨレベルとなり、他のメインワードライン（例えばメインワードラインＭＷＬｍ＋１）はＬレベルとなる。このとき、第１の駆動トランジスターＴｒ１０がオンとなる。第１の駆動トランジスターＴｒ１０は、ｐ型のＭＯＳトランジスターであるため、ソース電圧である第２の電源ラインＳＰＬ２の電圧を、閾値電圧分の電圧降下させることなく、サブワードラインＳＷＬに昇圧電圧として出力することができる。

例えばビットラインＢＬｎが選択されたとき、ソース電源ラインＶＳＬに接地電圧ＶＳＳが供給され、サブワードラインＳＷＬに昇圧電圧が印加されると、メモリーセルＭＣに電流が流れ、トランスファー回路ＴＦを介してビットラインＢＬｎに読み出し電流が流れる。この読み出し電流とリファレンスセル１２２に流れる電流とを比較することで、メモリーセルＭＣが保持するデータを「１」又は「０」に判別して、読み出しデータとして出力する。

第１の実施形態によれば、第１の電圧供給トランジスターＴｒ１１の基板の電位上昇は（第１の電源ラインＳＰＬ１の電圧レベル−Ｖｔｈｐ）程度であり、（ロジック電源電圧ＶＤＤ＋Ｖｔｈｐ）程度まで、第１の電源電圧ＶＷＬを供給する電源に電荷が流出しない。

また、第１の実施形態では、第１の電圧供給トランジスターＴｒ１１と第２の電圧供給トランジスターＴｒ１２とを設け、ワードラインを駆動する第１の駆動トランジスターＴｒ１０の基板電圧とソース電圧とを電気的に遮断している。これにより、基板とソースに分割することで低減した負荷容量で、第１の駆動トランジスターＴｒ１０のソース電圧を昇圧することができるようになる。例えばソース電圧は、第１の昇圧キャパシターＢＣ１の容量値と負荷容量の容量値との比で決まる。そのため、負荷容量の容量値を小さくすることで、第１の昇圧キャパシターＢＣ１の容量値も小さくでき、回路規模を小さくすることができるようになる。

更に、第１の実施形態における第２の電圧供給トランジスターＴｒ１２の基板は、該トランジスターのドレインと基板との間で形成される寄生ダイオードを介して上昇することになり、第２の電源ラインＳＰＬ２の電圧上昇に伴って第１の電源ラインＳＰＬ１の電圧も上昇することになる。

更にまた、電圧供給トランジスターをｐ型のＭＯＳトランジスターにより構成することで生じる電源へのリークについて、上記のように第２の電源ラインＳＰＬ２から第１の電源ラインＳＰＬ１へのリーク、第１の電源ラインＳＰＬ１から第１の電源電圧ＶＷＬを供給する電源へのリークに分割される。電源への２段階のリーク経路が形成され、リークに起因して電圧が低下するまでの時間を長くすることができるようになる。

更に、第１の実施形態では、サブワードラインＳＷＬ（ワードライン）が非選択状態のときに第２の駆動トランジスターＴｒ１３がオンとなり、基板電圧と同電位の電圧が第１の駆動トランジスターＴｒ１０のゲートに供給される。即ち、第２の駆動トランジスターＴｒ１３は、第１の駆動トランジスターＴｒ１０のゲートに基板電圧と同電位の高電圧を供給することができる。これにより、第１の駆動トランジスターＴｒ１０のゲート及び基板が同電位となり、サブワードラインＳＷＬが非選択状態のときであってもリークが増加することはない。

このような第１の実施形態では、読み出し動作時において、昇圧制御回路２１０は、読み出し対象のメモリーセルの閾値電圧に応じて、昇圧回路２００の昇圧動作を停止させる制御を行う。

図４に、図３の昇圧制御回路２１０の構成例の回路図を示す。図４において、図３と同様の部分には同一符号を付し、適宜説明を省略する。

昇圧制御回路２１０は、レベル検出用電流生成回路２１２と、昇圧停止制御回路２１４とを備えている。レベル検出用電流生成回路２１２は、第２の電源ラインＳＰＬ２の昇圧電圧に基づいて、メモリーセルアレイ１１０のメモリーセル（具体的には、メモリーセルを構成するメモリーセルトランジスター）の読み出し電流に対応したレベル検出用電流を生成する。昇圧停止制御回路２１４は、レベル検出用電流生成回路２１２によって生成されたレベル検出用電流に基づいて昇圧回路２００の昇圧動作の停止制御を行う。

このレベル検出用電流は、メモリーセルアレイ１１０を構成するメモリーセルに電流が流れるだけの昇圧電圧がサブワードラインＳＷＬに供給されているか否かに対応している。そのため、このレベル検出用電流は、メモリーセルアレイ１１０を構成する複数のメモリーセルのうち閾値電圧が最小のメモリーセルの読み出し電流以下で、且つ、該閾値電圧が最大のメモリーセルの読み出し電流以上の電流であることが望ましい。このようなレベル検出用電流生成回路２１２は、各々がゲートに第２の電源ラインＳＰＬ２の昇圧電圧が供給されゲート電圧に基づいてソース・ドレイン間に電流が流れるメモリーセルトランジスターにより構成される複数のメモリーセルＤＣ１〜ＤＣ４を備えている。メモリーセルＤＣ１〜ＤＣ４の各々は、メモリーセルアレイ１１０を構成するメモリーセルと同一構造を有している。図４では、メモリーセルＤＣ１〜ＤＣ４が、並列に接続される。なお、図４では、４つのメモリーセルが並列に接続されているが、１つのメモリーセルで構成されていてもよいし、複数のメモリーセルが並列接続以外の方法で接続されていてもよい。例えばメモリーセルが、プログラム状態又はイレーズ状態に設定が可能な場合、閾値電圧が低いイレーズ状態に設定される。これにより、メモリーセルアレイ１１０のメモリーセル（具体的には、メモリーセルを構成するメモリーセルトランジスター）に電流が流れる程度の昇圧状態であるか否かを検知することができる。

昇圧制御回路２１０は、昇圧信号ＶＵＰをバッファリングして制御信号ＣＮＴ１として出力する。一方、制御信号ＣＮＴ２は、昇圧信号ＶＵＰとレベル検出用電流とに基づいて生成される。

レベル検出用電流生成回路２１２は、昇圧信号ＶＵＰを入力とする２段のインバーター回路を構成する各々のｐ型のＭＯＳトランジスターのソースに、第２の電源ラインＳＰＬ２が電気的に接続される。メモリーセルＤＣ１〜ＤＣ４の各々を構成するセルトランジスターのゲートに、この２段のインバーター回路の出力電圧が供給され、各メモリーセルのソース・ドレイン間に、第２の電源ラインＳＰＬ２の昇圧電圧に対応したレベル検出用電流が流れる。

昇圧停止制御回路２１４では、昇圧信号ＶＵＰがＬレベルのときに電荷が充電されるノードＸＤＴ０に、メモリーセルＤＣ１〜ＤＣ４の各ドレインが接続される。このとき、ノードＣＰ０は、Ｌレベルであるため、第１の昇圧キャパシターＢＣ１を介した第２の電源ラインＳＰＬ２の昇圧が行われない。

昇圧信号ＶＵＰがＬレベルからＨレベルに変化したとき、メモリーセルＤＣ１〜ＤＣ４には十分な昇圧電圧が印加されず、ノードＸＤＴ０の電位が所定の電位以上となる。このとき、ノードＣＰ０の電位が次第に高くなり、第１の昇圧キャパシターＢＣ１を介した第２の電源ラインＳＰＬ２の昇圧が行われて、第２の電源ラインＳＰＬ２の電圧が高くなる。

第２の電源ラインＳＰＬ２の電圧が高くなり、メモリーセルＤＣ１〜ＤＣ４にレベル検出用電流が流れ始めると、ノードＸＤＴ０の電位が下がり、ノードＸＤＴ０の電位が所定の電位より下がると、その状態が保持される。このとき、昇圧停止制御回路２１４の最終段のインバーター回路を構成するｐ型のＭＯＳトランジスターがオフとなり、ノードＣＰ０の電圧上昇が停止し、第２の電源ラインＳＰＬ２の昇圧が停止する。

以上のように、昇圧停止制御回路２１４は、昇圧を開始後、昇圧電圧がメモリーセルＤＣ１〜ＤＣ４の閾値電圧より高くなったときに昇圧回路２００の昇圧動作を停止させることができる。

次に、レベル検出用のメモリーセルＤＣ１〜ＤＣ４を構成するメモリーセルトランジスターの閾値電圧の違いによって第２の電源ラインＳＰＬ２（即ち、サブワードラインＳＷＬ）の昇圧電圧がどのように変化するかについてシミュレーション結果を示す。

図５に、レベル検出用のメモリーセルＤＣ１〜ＤＣ４を構成するメモリーセルトランジスターの閾値電圧が１．０Ｖのときのシミュレーション結果の一例を示す。図５は、第１の電源電圧ＶＷＬ、昇圧信号ＶＵＰ、図４のノードＸＤＴ０，ＸＤＴ１，ＣＰ０、第２の電源ラインＳＰＬ２、サブワードラインＳＷＬの電圧変化を表す。
図６に、レベル検出用のメモリーセルＤＣ１〜ＤＣ４を構成するメモリーセルトランジスターの閾値電圧が１．３Ｖのときのシミュレーション結果の一例を示す。図６は、第１の電源電圧ＶＷＬ、昇圧信号ＶＵＰ、図４のノードＸＤＴ０，ＸＤＴ１，ＣＰ０、第２の電源ラインＳＰＬ２、サブワードラインＳＷＬの電圧変化を表す。
図７に、レベル検出用のメモリーセルＤＣ１〜ＤＣ４を構成するメモリーセルトランジスターの閾値電圧が１．６Ｖのときのシミュレーション結果の一例を示す。図７は、第１の電源電圧ＶＷＬ、昇圧信号ＶＵＰ、図４のノードＸＤＴ０，ＸＤＴ１，ＣＰ０、第２の電源ラインＳＰＬ２、サブワードラインＳＷＬの電圧変化を表す。
なお、図５〜図７において、ロジック電源電圧ＶＤＤは１．２Ｖに設定している。

図５では、昇圧信号ＶＵＰがＨレベルに変化すると、ノードＸＤＴ０の電位が比較的早く下がる。この間に、ノードＣＰ０の電位が上昇し、第２の電源ラインＳＰＬ２の昇圧電圧は１．４Ｖになる。そのため、サブワードラインＳＷＬにも、この昇圧電圧が供給される。

図６では、昇圧信号ＶＵＰがＨレベルに変化すると、ノードＸＤＴ０の電位が下がるのが図５より遅くなる。その分、ノードＣＰ０の電位が更に上昇し、第２の電源ラインＳＰＬ２の昇圧電圧は１．７Ｖになる。そのため、サブワードラインＳＷＬにも、この昇圧電圧が供給される。

図７では、昇圧信号ＶＵＰがＨレベルに変化すると、ノードＸＤＴ０の電位は下がらない。これにより、ノードＣＰ０の電位が最大まで上昇し、第２の電源ラインＳＰＬ２の昇圧電圧は１．７６Ｖになる。そのため、サブワードラインＳＷＬにも、この昇圧電圧が供給される。

以上のように、メモリーセルアレイ１１０を構成するメモリーセルと同一構造のレベル検出用のメモリーセルＤＣ１〜ＤＣ４を構成するメモリーセルトランジスターの閾値電圧が高くなるほど、昇圧電圧を高くすることができる。このように、昇圧電圧がメモリーセルトランジスターの閾値電圧に応じて調整されるため、データの書き換えによって閾値電圧が変動したり、ばらついたりした場合でも、メモリーセルのデータ読み出しに最適な電圧で動作させることができるようになる。また、電源電圧が変動したり、温度によってメモリーセルの特性が変動したりした場合でも、常に、メモリーセルの閾値電圧に基づいた昇圧電圧が得られる。更に、閾値電圧より低い電源電圧で動作させる場合、動作に必要な昇圧電圧が得られて低電圧動作での動作を可能にし、高い電源電圧で動作させる場合、昇圧電圧を必要以上に上昇させることなく消費電流を抑えることができるようになる。この結果、メモリーセルアレイ１１０のメモリーセルを構成するメモリーセルトランジスターの特性変動やばらつきに追従して、装置全体の特性を最大限に引き出すことができるようになる。

〔第２の実施形態〕
第１の実施形態では、第２の電源ラインＳＰＬ２の昇圧状態を監視しながらワードラインの昇圧動作を停止する制御を行っていたが、本発明はこれに限定されるものではない。本発明に係る第２の実施形態では、ロジック電源電圧等の電源電圧を監視しながらワードラインの昇圧動作を停止する制御を行うことで、装置全体の特性を最大限に引き出す。

このような第２の実施形態の構成は、昇圧制御回路を除き、第１の実施形態の構成と同様である。そのため、以下では、第２の実施形態における昇圧制御回路について説明する。

図８に、第２の実施形態における昇圧制御回路の構成例の回路図を示す。図８において、図４と同様の部分には同一符号を付し、適宜説明を省略する。この第２の実施形態における昇圧制御回路２１０ａは、図３の昇圧制御回路２１０に代えてワードライン昇圧回路１４０に適用することができる。

昇圧制御回路２１０ａが図４の昇圧制御回路２１０と異なる点は、レベル検出用電流生成回路の構成である。昇圧制御回路２１０ａは、レベル検出用電流生成回路２１２ａと、昇圧停止制御回路２１４とを備えている。レベル検出用電流生成回路２１２ａは、ロジック電源電圧ＶＤＤ（広義には、電源電圧）に基づいて、メモリーセルアレイ１１０のメモリーセルの読み出し電流に対応したレベル検出用電流を生成する。ここで、メモリーセルの読み出し電流は、該メモリーセルを構成するメモリーセルトランジスターの読み出し電流に相当する。昇圧停止制御回路２１４は、レベル検出用電流生成回路２１２ａによって生成されたレベル検出用電流に基づいて昇圧回路２００の昇圧動作の停止制御を行う。

具体的には、レベル検出用電流生成回路２１２ａは、昇圧信号ＶＵＰが入力され、その出力がメモリーセルＤＣ１〜ＤＣ４に接続される２段のインバーター回路の高電位側電源電圧としてロジック電源電圧ＶＤＤを供給する。これにより、メモリーセルＤＣ１〜ＤＣ４の各々を構成するメモリーセルトランジスターのゲートに、この２段のインバーター回路の出力電圧が供給され、各メモリーセルのソース・ドレイン間に、ロジック電源電圧ＶＤＤに対応したレベル検出用電流が流れる。

読み出し動作前で昇圧信号ＶＵＰがＬレベルのとき、メモリーセルＤＣ１〜ＤＣ４には電流が流れず、ノードＸＤＴ０はＨレベルのまま、ノードＣＰ０はＬレベルとなる。従って、第１の昇圧キャパシターＢＣ１を介した第２の電源ラインＳＰＬ２の昇圧が行われない。

読み出し動作が開始され昇圧信号ＶＵＰがＬレベルからＨレベルに変化すると、メモリーセルＤＣ１〜ＤＣ４にロジック電源電圧ＶＤＤが供給される。このときロジック電源電圧ＶＤＤが低く、メモリーセルＤＣ１〜ＤＣ４に電流が流れない、或いは電流が少ない場合は、ノードＸＤＴ０がＨレベルのまま維持される。そして、ノードＣＰ０の電圧が高まり、第１の昇圧キャパシターＢＣ１を介して第２の電源ラインＳＰＬ２が昇圧される。読み出し動作が終了し、昇圧信号ＶＵＰがＬレベルになると、読み出し動作前の状態に戻る。

一方、読み出し動作が開始され昇圧信号ＶＵＰがＬレベルからＨレベルに変化したとき、ロジック電源電圧ＶＤＤが高く、メモリーセルＤＣ１〜ＤＣ４に電流が流れる場合は、ノードＸＤＴ０の電位が下がる。ノードＸＤＴ０の電位が所定の電位より下がると、その状態が保持される。このとき、昇圧停止制御回路２１４の最終段のインバーター回路を構成するｐ型のＭＯＳトランジスターがオフとなり、ノードＣＰ０の電圧上昇が停止し、第２の電源ラインＳＰＬ２の昇圧が停止する。

以上のように、読み出し動作を行うときにロジック電源電圧ＶＤＤが低い場合、第２の電源ラインＳＰＬ２の昇圧電圧はロジック電源電圧ＶＤＤ以上に昇圧することができる。また、読み出し動作を行うときにロジック電源電圧ＶＤＤが高い場合、第２の電源ラインＳＰＬ２の昇圧は行われず、ワードラインは第１の電源電圧ＶＷＬを用いて駆動される。

次に、ロジック電源電圧ＶＤＤの違いによって昇圧電圧がどのように変化するかについてシミュレーション結果を示す。

図９に、ロジック電源電圧ＶＤＤが１．２Ｖのときのシミュレーション結果の一例を示す。図９は、第１の電源電圧ＶＷＬ、昇圧信号ＶＵＰ、図８のノードＸＤＴ０，ＸＤＴ１，ＣＰ０、第２の電源ラインＳＰＬ２、サブワードラインＳＷＬの電圧変化を表す。
図１０に、ロジック電源電圧ＶＤＤが１．６Ｖのときのシミュレーション結果の一例を示す。図１０は、第１の電源電圧ＶＷＬ、昇圧信号ＶＵＰ、図８のノードＸＤＴ０，ＸＤＴ１，ＣＰ０、第２の電源ラインＳＰＬ２、サブワードラインＳＷＬの電圧変化を表す。
図１１に、ロジック電源電圧ＶＤＤが２．０Ｖのときのシミュレーション結果の一例を示す。図１１は、第１の電源電圧ＶＷＬ、昇圧信号ＶＵＰ、図８のノードＸＤＴ０，ＸＤＴ１，ＣＰ０、第２の電源ラインＳＰＬ２、サブワードラインＳＷＬの電圧変化を表す。
なお、図９〜図１１において、レベル検出用のメモリーセルＤＣ１〜ＤＣ４を構成するメモリーセルトランジスターの閾値電圧は１．３Ｖに設定している。

図９では、昇圧信号ＶＵＰがＨレベルに変化すると、ノードＸＤＴ０の電位が下がるのに長い時間を要する。その間に、ノードＣＰ０の電位が上昇し、第２の電源ラインＳＰＬ２の昇圧電圧は１．７０Ｖになる。そのため、サブワードラインＳＷＬにも、この昇圧電圧が供給される。

図１０では、昇圧信号ＶＵＰがＨレベルに変化すると、ノードＸＤＴ０の電位が図９よりも早く下がる。これにより、ノードＣＰ０の電位が上昇し、第２の電源ラインＳＰＬ２の昇圧電圧は１．７８Ｖになる。そのため、サブワードラインＳＷＬにも、この昇圧電圧が供給される。

図１１では、昇圧信号ＶＵＰがＨレベルに変化すると同時に、ノードＸＤＴ０はＬレベルに変化する。このとき、昇圧停止制御回路２１４の最終段のインバーター回路を構成するｐ型のＭＯＳトランジスターがオフとなり、ノードＣＰ０の電圧上昇が停止し、第２の電源ラインＳＰＬ２の昇圧が停止する。

以上のように、ロジック電源電圧ＶＤＤが低い場合は第２の電源ラインＳＰＬ２の電圧は昇圧され、ロジック電源電圧ＶＤＤが高い場合は昇圧が行われないようにすることができる。これにより、プロセス条件で閾値電圧が変動したり、温度や電源電圧の条件が変化したりした場合においても、読み出しに必要なワードラインの電圧が得られて、不揮発性半導体記憶装置を安定して動作させることができるようになる。また、低い電源電圧の動作範囲を拡大し、高い電源電圧での消費電流を抑えることもできるようになる。

〔第３の実施形態〕
本発明に係る第３の実施形態では、第１の実施形態における効果に加えて、電源へのリークをなくし、昇圧効率をより一層高めることができる。

図１２に、第３の実施形態における昇圧制御回路の構成例の回路図を示す。図１２において、図４と同様の部分には同一符号を付し、適宜説明を省略する。この第３の実施形態における昇圧制御回路２１０ｂは、図３の昇圧制御回路２１０に代えてワードライン昇圧回路１４０に適用することができる。

昇圧制御回路２１０ｂが第１の実施形態における昇圧制御回路２１０と異なる点は、第２の昇圧キャパシターＢＣ２が追加されている点である。第１の昇圧キャパシターＢＣ１は、第１の基準電位と第２の電圧供給トランジスターＴｒ１２のドレインとの間に挿入される。第１の基準電位は、ノードＮＤ１（ＣＰ０）の電位である。第２の昇圧キャパシターＢＣ２の一端は、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２のゲートに電気的に接続される。第２の昇圧キャパシターＢＣ２の他端は、ノードＮＤ１（ＣＰ０）の電位に設定される。このような第２の昇圧キャパシターＢＣ２は、ソース及びドレインが接続されるｐ型のＭＯＳトランジスターにより構成される。

第３の実施形態によれば、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２のゲートに供給される制御信号ＣＮＴ１を昇圧することができるので、第１の電圧供給トランジスターＴｒ１１において第１の電源電圧ＶＷＬを供給する電源へのリークをなくすことができる。そのため、第３の実施形態によれば、第１の実施形態の効果に加えて、昇圧効率の高いワードライン昇圧回路を提供することができるようになる。

〔第４の実施形態〕
本発明に係る第４の実施形態では、第２の実施形態における効果に加えて、電源へのリークをなくし、昇圧効率をより一層高めることができる。

図１３に、本発明に係る第４の実施形態における昇圧制御回路の構成例の回路図を示す。図１３において、図８と同様の部分には同一符号を付し、適宜説明を省略する。この第４の実施形態における昇圧制御回路２１０ｃは、図３の昇圧制御回路２１０に代えてワードライン昇圧回路１４０に適用することができる。

昇圧制御回路２１０ｃが第２の実施形態における昇圧制御回路２１０ａと異なる点は、第２の昇圧キャパシターＢＣ２が追加されている点である。この第２の昇圧キャパシターＢＣ２は、第３の実施形態と同様である。

第４の実施形態によれば、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２のゲートを昇圧することができるので、第１の電圧供給トランジスターＴｒ１１において電源へのリークをなくすことができる。そのため、第４の実施形態によれば、第２の実施形態の効果に加えて、電源へのリークがないワードライン昇圧回路を提供することができるようになる。

〔第５の実施形態〕
本発明に係る第５の実施形態では、第３の実施形態における第２の昇圧キャパシターＢＣ２が不要な構成により、第３の実施形態と同様の効果を得ることができる。

図１４に、本発明に係る第５の実施形態における昇圧制御回路の構成例の回路図を示す。図１４において、図１２と同様の部分には同一符号を付し、適宜説明を省略する。この第５の実施形態における昇圧制御回路２１０ｄは、図３の昇圧制御回路２１０に代えてワードライン昇圧回路１４０に適用することができる。

昇圧制御回路２１０ｄが第３の実施形態における昇圧制御回路２１０ｂと異なる第１の点は、制御信号ＣＮＴ１を出力するインバーター回路を構成するｐ型のＭＯＳトランジスターのソース及び基板に第１の電源ラインＳＰＬ１が電気的に接続されている点である。昇圧制御回路２１０ｄが第３の実施形態における昇圧制御回路２１０ｂと異なる第２の点は、第２の昇圧キャパシターＢＣ２が省略された構成を有している点である。

第５の実施形態によれば、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２のゲートに供給される制御信号ＣＮＴ１を昇圧することができるので、第１の電圧供給トランジスターＴｒ１１において第１の電源電圧ＶＷＬを供給する電源へのリークをなくすことができる。そのため、第５の実施形態によれば、第１の実施形態の効果に加えて、昇圧効率の高いワードライン昇圧回路を提供することができるようになる。また、第５の実施形態によれば、第３の実施形態のような第２の昇圧キャパシターＢＣ２が不要な構成とすることができる。

〔第６の実施形態〕
本発明に係る第６の実施形態では、第４の実施形態における第２の昇圧キャパシターＢＣ２が不要な構成により、第４の実施形態と同様の効果を得ることができる。

図１５に、本発明に係る第６の実施形態における昇圧制御回路の構成例の回路図を示す。図１５において、図１３と同様の部分には同一符号を付し、適宜説明を省略する。この第６の実施形態における昇圧制御回路２１０ｅは、図３の昇圧制御回路２１０に代えてワードライン昇圧回路１４０に適用することができる。

昇圧制御回路２１０ｅが第４の実施形態における昇圧制御回路２１０ｃと異なる第１の点は、制御信号ＣＮＴ１を出力するインバーター回路を構成するｐ型のＭＯＳトランジスターのソース及び基板に第１の電源ラインＳＰＬ１が電気的に接続されている点である。昇圧制御回路２１０ｅが第４の実施形態における昇圧制御回路２１０ｃと異なる第２の点は、第２の昇圧キャパシターＢＣ２が省略された構成を有している点である。

第６の実施形態によれば、第１の電圧供給トランジスターＴｒ１１及び第２の電圧供給トランジスターＴｒ１２のゲートに供給される制御信号ＣＮＴ１を昇圧することができるので、第１の電圧供給トランジスターＴｒ１１において第１の電源電圧ＶＷＬを供給する電源へのリークをなくすことができる。そのため、第６の実施形態によれば、第２の実施形態の効果に加えて、昇圧効率の高いワードライン昇圧回路を提供することができるようになる。また、第６の実施形態によれば、第４の実施形態のような第２の昇圧キャパシターＢＣ２が不要な構成とすることができる。

≪集積回路装置への適用≫
上記のいずれかの実施形態における不揮発性半導体記憶装置は、低消費電力化を図る集積回路装置への内蔵に好適である。以下では、上記のいずれかの実施形態における不揮発性記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。

図１６に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。

マイクロコンピューター４００は、中央演算処理装置（Central Processing Unit：ＣＰＵ）４１０と、読み出し専用メモリー（Read Only Memory：ＲＯＭ）４１２と、ランダムアクセスメモリー（Random Access Memory：ＲＡＭ）４１４とを備えている。更に、マイクロコンピューター４００は、表示ドライバー４１６と、タイマー回路４１８と、Ｉ／Ｏ回路４２０と、電源回路４２２とを備えている。ＣＰＵ４１０、ＲＯＭ４１２、ＲＡＭ４１４、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２は、バス４２４を介して接続される。

ＣＰＵ４１０は、バス４２４を介して、ＲＯＭ４１２又はＲＡＭ４１４に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、ＣＰＵ４１０は、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２を制御する。ＲＯＭ４１２は、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。ＲＡＭ４１４は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー４１６は、ＣＰＵ４１０等によって生成されＲＡＭ４１４に格納される画像データに基づいて、マイクロコンピューター４００の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路４１８は、時間を計時し、ＣＰＵ４１０へのタイマー割り込み等を行う。Ｉ／Ｏ回路４２０は、マイクロコンピューター４００の外部に接続される機器からのＩ／Ｏアクセスを実現する。電源回路４２２は、マイクロコンピューター４００を構成する各部に供給する電源を生成する。

上記のいずれかの実施形態における不揮発性半導体記憶装置が適用されたマイクロコンピューター４００では、データの読み出しに最適な電圧をワードラインに供給してデータ読み出しが可能なＲＯＭ４１２が搭載される。そのため、データ読み出しに最適な電圧で動作可能なマイクロコンピューターを提供することができるようになる。

≪電子機器≫
上記のいずれかの実施形態における不揮発性半導体記憶装置、又は図１６のマイクロコンピューター４００は、次のような電子機器に適用することができる。

図１７に、本発明に係る電子機器の構成例のブロック図を示す。

電子機器５００は、処理部５１０と、記憶部５１２と、操作部５１４と、表示部５１６とを含んで構成される。例えば、処理部５１０の機能は、公知のマイクロコンピューターにより実現され、記憶部５１２の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における不揮発性半導体記憶装置により実現される。或いは、例えば処理部５１０の機能は、図１６のマイクロコンピューター４００により実現され、記憶部５１２の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部５１４は、電子機器５００を制御するための入力データを受け付ける。処理部５１０は、操作部５１４により受け付けられた入力データに応じて、処理を変更することができる。表示部５１６の機能は、液晶表示パネルや有機エレクトロルミネッセンス（Electro-Luminescence：ＥＬ）ディスプレイ装置等の公知の表示装置により実現される。このような表示部５１６は、処理部５１０によって生成された画像を表示する。

図１８（Ａ）、図１８（Ｂ）に、図１７の電子機器５００の構成例の斜視図を示す。図１８（Ａ）は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図１８（Ｂ）は、携帯電話機の構成例の斜視図を表す。

図１７の電子機器５００の構成例の１つである図１８（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０と、操作部８３０とを含む。本体部８１０は、図１７の処理部５１０、記憶部５１２等を有する。表示部８２０は、図１７の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部８３０は、図１７の操作部５１４に対応し、キーボード等によりその機能が実現される。このような操作部８３０を介した操作情報が本体部８１０の処理部５１０によって解析され、その操作情報に応じて表示部８２０に画像が表示される。これにより、最適な動作電圧でデータ読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図るパーソナルコンピューター８００を提供することができるようになる。

図１７の電子機器５００の構成例の１つである図１８（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０と、操作部９３０とを含む。本体部９１０は、図１７の処理部５１０、記憶部５１２等を有する。表示部９２０は、図１７の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部９３０は、図１７の操作部５１４に対応し、ボタン等によりその機能が実現される。このような操作部９３０を介した操作情報が本体部９１０の処理部５１０によって解析され、その操作情報に応じて表示部９２０に画像が表示される。これにより、最適な動作電圧でデータ読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図る携帯電話機９００を提供することができるようになる。

なお、図１７の電子機器５００として、図１８（Ａ）、図１８（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。

以上、本発明に係るワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。

（１）上記のいずれかの実施形態では、本発明に係る記憶装置として不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。本発明は、読み出し時にワードラインを昇圧する記憶装置に適用することができる。

（２）上記のいずれかの実施形態における不揮発性半導体記憶装置として、フローティングゲート型メモリーセルで構成されるものがある。また、上記のいずれかの実施形態における不揮発性半導体記憶装置として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリーセル等の他の不揮発性メモリーセルで構成されるものであってもよい。

（３）上記のいずれかの実施形態では、例えばデータ１又はデータ０の２値、プログラム状態又はイレーズ状態の２値を例に説明したが、多値のデータを記憶する不揮発性半導体記憶装置にも適用することができる。

（４）上記のいずれかの実施形態では、第１の電圧供給トランジスター及び第２の電圧供給トランジスターの各々がｐ型のＭＯＳトランジスターにより構成される例を説明したが、本発明はこれに限定されるものではない。

（５）上記のいずれかの実施形態において、「ゲート」という語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソース領域、又はソース電極を意味する。

（６）上記のいずれかの実施形態において、トランジスターとしてＭＯＳトランジスターを例に説明したが、本発明はこれに限定されるものではない。

（７）上記のいずれかの実施形態において、本発明を、ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記のいずれかの実施形態におけるワードラインの昇圧方法や記憶装置のデータの読み出し方法等であってもよい。

１００…不揮発性半導体記憶装置（不揮発性記憶装置、記憶装置）、
１１０…メモリーセルアレイ、 １２０…アクセス制御回路、
１２２…リファレンスセル、 １３０…電源回路、
１３２…ワードライン電源スイッチ、 １３４…ソースライン電源スイッチ、
１４０…ワードライン昇圧回路、 １５０…ワードライン駆動回路、
１６０…ソースライン駆動回路、 ２００…昇圧回路、
２１０，２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ…昇圧制御回路、
２１２，２１２ａ…レベル検出用電流制御回路、 ２１４…昇圧停止制御回路、
４００…マイクロコンピューター、 ４１０…ＣＰＵ、 ４１２…ＲＯＭ、
４１４…ＲＡＭ、 ４１６…表示ドライバー、 ４１８…タイマー回路、
４２０…Ｉ／Ｏ回路、 ４２２…電源回路、 ４２４…バス、 ５００…電子機器、
５１０…処理部、 ５１２…記憶部、 ５１４…操作部、
５１６，８２０，９２０…表示部、 ８００…パーソナルコンピューター、
８１０，９１０…本体部、 ８３０，９３０…操作部、 ９００…携帯電話機、
ＢＣ…昇圧キャパシター、 ＢＣ１…第１の昇圧キャパシター、
ＢＣ２…第２の昇圧キャパシター、 ＢＬｎ，ＢＬｎ＋１…ビットライン、
ＣＮＴ１，ＣＮＴ２…制御信号、
ＤＣ１〜ＤＣ４，ＭＣ…メモリーセル（メモリーセルトランジスター）、
ＣＰ０，ＤＷＬ，ＮＤ１，ＸＤＴ０，ＸＤＴ１…ノード、
ＩＮＶ１…第１のインバーター回路、 ＩＮＶ２…第２のインバーター回路、
ＭＷＬｍ，ＭＷＬｍ＋１…メインワードライン、
ＳＬ…ソースライン、 ＳＰＬ１…第１の電源ライン、 ＳＰＬ２…第２の電源ライン、
ＳＷＬ…サブワードライン（ワードライン）、 ＴＦ…トランスファー回路、
Ｔｒ１０…第１の駆動トランジスター、 Ｔｒ１１…第１の電圧供給トランジスター、
Ｔｒ１２…第２の電圧供給トランジスター、 Ｔｒ１３…第２の駆動トランジスター、
ＶＤＤ…ロジック電源電圧、 ＶＳＬ…ソース電源ライン、 ＶＷＬ…第１の電源電圧、
ＶＵＰ…昇圧信号

Claims (11)

1. メモリーセルを選択するためのワードラインに供給される昇圧電圧を生成するワードライン昇圧回路であって、
   前記ワードラインに供給する前記昇圧電圧を生成する昇圧回路と、
   前記昇圧電圧に基づいて、前記メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、
   前記レベル検出用電流に基づいて前記昇圧回路の昇圧動作の停止制御を行う昇圧停止制御回路とを含むことを特徴とするワードライン昇圧回路。
2. 請求項１において、
   前記レベル検出用電流生成回路は、
   メモリーセルアレイを構成する複数のメモリーセルのうち閾値電圧が最小のメモリーセルの読み出し電流以下で、且つ、前記閾値電圧が最大のメモリーセルの読み出し電流以上のレベル検出用電流を生成することを特徴とするワードライン昇圧回路。
3. 請求項１又は２において、
   前記レベル検出用電流生成回路は、
   ゲートに前記昇圧電圧が供給されゲート電圧に基づいてソース・ドレイン間に電流が流れるメモリーセルトランジスターにより構成される１又は複数のメモリーセルを含むことを特徴とするワードライン昇圧回路。
4. 請求項１又は２において、
   前記レベル検出用電流生成回路は、
   ゲートに電源電圧が供給されゲート電圧に基づいてソース・ドレイン間に電流が流れるメモリーセルトランジスターにより構成される１又は複数のメモリーセルトランジスターを含むことを特徴とするワードライン昇圧回路。
5. 請求項３又は４において、
   前記１又は複数のメモリーセルは、
   イレーズ状態のメモリーセルであることを特徴とするワードライン昇圧回路。
6. 請求項１乃至５のいずれかにおいて、
   前記昇圧回路は、
   第１の電源電圧を第１の電源ラインに供給するｐ型の第１の電圧供給トランジスターと、
   前記第１の電源ラインの電圧を第２の電源ラインに供給するｐ型の第２の電圧供給トランジスターと、
   第１の基準電圧と前記第２の電源ラインとの間に挿入される第１の昇圧キャパシターとを含むことを特徴とするワードライン昇圧回路。
7. 前記メモリーセルと、
   前記メモリーセルに接続される前記ワードラインと、
   前記ワードラインに供給される前記昇圧電圧を生成する請求項１乃至６のいずれか記載のワードライン昇圧回路と、
   前記ワードライン昇圧回路によって生成された前記昇圧電圧を用いて前記ワードラインを駆動するワードライン駆動回路とを含むことを特徴とする記憶装置。
8. 請求項７において、
   前記ワードライン駆動回路は、
   ソースが前記第２の電源ラインに接続され、ドレインが前記ワードラインに接続されたｐ型の第１の駆動トランジスターと、
   ソースが前記第１の電源ラインに接続され、ドレインが前記第１の駆動トランジスターのゲートに接続され、該ゲートに高電圧を供給するｐ型の第２の駆動トランジスターとを含むことを特徴とする記憶装置。
9. 中央演算処理装置と、
   前記中央演算処理装置によって読み出されるデータを記憶する請求項７又は８記載の記憶装置とを含むことを特徴とする集積回路装置。
10. 請求項７又は８記載の記憶装置を含むことを特徴とする電子機器。
11. 請求項９記載の集積回路装置を含むことを特徴とする電子機器。

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