JP2012169444A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本明細書に記載の技術は、Ｈｉｇｈ―ｋゲート絶縁膜といわゆるメタルゲート電極とを有するＭＩＳトランジスタを備えた半導体装置に関する。 The technology described in this specification relates to a semiconductor device including a MIS transistor having a high-k gate insulating film and a so-called metal gate electrode.
半導体装置では、その使用目的に合わせて、例えばコアトランジスタ、Ｉ／Ｏ（Input/Output；入出力）トランジスタなどいくつかの種類のトランジスタを作り分ける必要がある。 In a semiconductor device, it is necessary to make several types of transistors such as a core transistor and an I / O (Input / Output) transistor according to the purpose of use.
コアトランジスタは高速動作が求められる回路に使用される。高速動作が必要なコアトランジスタでは、ゲート絶縁膜を薄くすることで、トランジスタの容量を増加させ、これにより高い駆動能力を得る。また、ゲート絶縁膜が薄いため、しきい値電圧が低くなる。 Core transistors are used in circuits that require high-speed operation. In a core transistor that requires high-speed operation, the gate insulating film is thinned to increase the capacity of the transistor, thereby obtaining a high driving capability. Further, since the gate insulating film is thin, the threshold voltage is lowered.
一方、Ｉ／Ｏトランジスタは、データの入出力を担当する。Ｉ／Ｏトランジスタではゲート絶縁膜を厚くすることで、トランジスタの耐圧を高める。Ｉ／Ｏトランジスタは、そのゲート絶縁膜が厚いため、しきい値電圧もコアトランジスタに比べると高くなる。 On the other hand, the I / O transistor is in charge of data input / output. In an I / O transistor, the gate insulating film is thickened to increase the withstand voltage of the transistor. Since the gate insulating film of the I / O transistor is thick, the threshold voltage is higher than that of the core transistor.
また、待機時低消費電力（LSTP：Low Standby Power）トランジスタは、待機中の消費電力をできるだけ小さくする必要がある場合に使用される。ＬＳＴＰトランジスタでは、ゲート絶縁膜の膜厚は、コアトランジスタのゲート絶縁膜とＩ／Ｏトランジスタのゲート絶縁膜との間の膜厚とすることが多い。 A low standby power (LSTP) transistor is used when the standby power consumption needs to be as small as possible. In LSTP transistors, the thickness of the gate insulating film is often between the gate insulating film of the core transistor and the gate insulating film of the I / O transistor.
このように、ゲート絶縁膜の膜厚調整としきい値電圧調整をそれぞれの用途のトランジスタごとに行うことで、所望の半導体装置を得ることができる。 Thus, a desired semiconductor device can be obtained by adjusting the thickness of the gate insulating film and adjusting the threshold voltage for each transistor for each application.
ゲート絶縁膜としてシリコン酸窒化膜を用いた場合に、各用途のトランジスタを作り分ける方法が、特許文献１などに開示されている。この方法では、絶縁膜のパターニングを繰り返し行うこと、およびラジカル窒化を組み合わせることにより、各トランジスタのシリコン酸窒化膜の膜厚と含有窒素濃度とを段階的に調整する。窒素濃度の調整によりゲート絶縁膜の誘電率を変えることで、電気的な実効酸化膜厚(EOT：Equivalent Oxide Thickness)を薄膜化することができる。これにより、ゲートリーク電流を減少させ、かつ、駆動能力を向上させることができる。 Japanese Patent Application Laid-Open No. H10-133707 discloses a method of separately creating transistors for each application when a silicon oxynitride film is used as the gate insulating film. In this method, the thickness of the silicon oxynitride film and the nitrogen concentration in each transistor are adjusted stepwise by repeatedly patterning the insulating film and combining radical nitriding. By changing the dielectric constant of the gate insulating film by adjusting the nitrogen concentration, the electrical effective oxide thickness (EOT: Equivalent Oxide Thickness) can be reduced. As a result, the gate leakage current can be reduced and the driving capability can be improved.
しかしながら上述の方法は、各用途のゲート絶縁膜の形成のために複数回のパターニングを必要としており、工程数をさらに削減する余地がある。 However, the above-described method requires multiple times of patterning for forming a gate insulating film for each application, and there is room for further reduction in the number of steps.
また、Ｈｉｇｈ−ｋゲート絶縁膜及びメタルゲートを採用したトランジスタにおいては、Ｈｉｇｈ−ｋゲート絶縁膜上にメタルゲートの仕事関数を調整できる元素を含むキャップ層を形成し、このキャップ層から仕事関数を調整するための元素をＨｉｇｈ−ｋゲート絶縁膜とその下の下地シリコン酸化膜の界面まで拡散させることによってしきい値電圧の調整を行う。しきい値電圧の調整はメタルゲート電極材料から、キャップ層、Ｈｉｇｈ−ｋゲート絶縁膜、下地シリコン酸化膜まで含んだ総合的な系で考慮する必要がある。したがって、パターニングを繰り返し行う上述の従来技術を、Ｈｉｇｈ−ｋゲート絶縁膜／メタルゲート系に適用すると、さらに複雑で多数の工程が必要となる。 In a transistor employing a high-k gate insulating film and a metal gate, a cap layer containing an element capable of adjusting the work function of the metal gate is formed on the high-k gate insulating film, and the work function is obtained from the cap layer. The threshold voltage is adjusted by diffusing the element for adjustment up to the interface between the high-k gate insulating film and the underlying silicon oxide film. The adjustment of the threshold voltage needs to be considered in a comprehensive system including the metal gate electrode material, the cap layer, the high-k gate insulating film, and the underlying silicon oxide film. Therefore, when the above-described conventional technique of repeatedly patterning is applied to a high-k gate insulating film / metal gate system, more complicated and many steps are required.
そこで本発明は、工程数の増加を抑えつつ、用途によって異なるしきい値電圧を有するトランジスタを有する半導体装置を形成することを目的とする。 In view of the above, an object of the present invention is to form a semiconductor device having a transistor having a different threshold voltage depending on the application while suppressing an increase in the number of steps.
上記課題を解決するため、本発明の一例に係る半導体装置は、半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート絶縁膜の側面上及び前記第１のゲート電極の側面上に形成された第１のサイドウォール絶縁膜とを有する第１導電型の第１のＭＩＳＦＥＴを備え、前記第１のサイドウォール絶縁膜の少なくとも一部には、前記第１のゲート絶縁膜に正または負の固定電荷を誘起するための第１の元素が含まれている。なお、ゲート絶縁膜に固定電荷を誘起するための元素は、ゲート電極の仕事関数を調節するための元素と言い換えることができる。 In order to solve the above problems, a semiconductor device according to an example of the present invention includes a first gate insulating film formed over a semiconductor substrate, and a first gate electrode formed over the first gate insulating film. A first conductivity type first MISFET having a first sidewall insulating film formed on a side surface of the first gate insulating film and on a side surface of the first gate electrode, At least part of the sidewall insulating film contains a first element for inducing positive or negative fixed charges in the first gate insulating film. Note that an element for inducing a fixed charge in the gate insulating film can be restated as an element for adjusting the work function of the gate electrode.
この構成によれば、第１のサイドウォール絶縁膜に正または負の固定電荷を誘起するための第１の元素が含まれていることで、製造時の熱処理によって当該第１の元素を第１のゲート絶縁膜へと拡散させることができる。第１のサイドウォール絶縁膜から拡散された第１の元素の濃度はゲート長が長くなるほど低下するので、ゲート長の長さによってＭＩＳＦＥＴのしきい値を調節することが可能となる。また、一般的にＭＩＳＦＥＴはサイドウォールを備えているところ、本願発明の一例に係る半導体装置では、第１のサイドウォールに含まれる第１の元素を第１のゲート絶縁膜中に拡散させることによってしきい値の制御を行うことができるので、工程数の増加を抑えつつしきい値の制御を行うことが可能となる。 According to this configuration, since the first element for inducing positive or negative fixed charges is included in the first sidewall insulating film, the first element is converted into the first element by heat treatment during manufacturing. Can be diffused into the gate insulating film. Since the concentration of the first element diffused from the first sidewall insulating film decreases as the gate length increases, the threshold value of the MISFET can be adjusted by the length of the gate length. In general, the MISFET has a sidewall. In the semiconductor device according to an example of the present invention, the first element contained in the first sidewall is diffused into the first gate insulating film. Since the threshold value can be controlled, the threshold value can be controlled while suppressing an increase in the number of steps.
本発明の一例に係る半導体装置は、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記第１のゲート電極よりもゲート長が短い第２のゲート電極と、前記第２のゲート絶縁膜の側面上及び前記第２のゲート電極の側面上に形成された第２のサイドウォール絶縁膜とを有する第１導電型の第２のＭＩＳＦＥＴをさらに備えていてもよい。この場合、前記第２のサイドウォール絶縁膜の少なくとも一部には、前記第２のゲート絶縁膜に前記第１の元素と同じ極性の固定電荷を誘起するための第２の元素が含まれていれば、第１のゲート絶縁膜に拡散される第１の元素の濃度と第２のゲート絶縁膜に拡散される第２の元素の濃度とを異なるものとすることができる。よって、第１のＭＩＳＦＥＴのしきい値と第２のＭＩＳＦＥＴのしきい値を異なる値にすることができ、それぞれのＭＩＳＦＥＴを異なる用途などに用いることができる。 A semiconductor device according to an example of the present invention is formed on the second gate insulating film formed on the semiconductor substrate and the second gate insulating film, and has a gate length shorter than that of the first gate electrode. A second MISFET of the first conductivity type having a second gate electrode and a second sidewall insulating film formed on the side surface of the second gate insulating film and on the side surface of the second gate electrode May be further provided. In this case, at least a part of the second sidewall insulating film contains a second element for inducing a fixed charge having the same polarity as the first element in the second gate insulating film. If so, the concentration of the first element diffused into the first gate insulating film and the concentration of the second element diffused into the second gate insulating film can be made different. Therefore, the threshold value of the first MISFET and the threshold value of the second MISFET can be made different, and each MISFET can be used for different applications.
また、本発明に係る半導体装置において、共に前記半導体基板上に形成された第２導電型の第３のＭＩＳＦＥＴ及び第４のＭＩＳＦＥＴをさらに備え、前記第１の元素は前記第１のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、前記第２の元素は前記第２のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、前記第３のＭＩＳＦＥＴは、前記半導体基板上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第３のゲート絶縁膜の側面上及び前記第３のゲート電極の側面上に形成され、前記第３のゲート絶縁膜中に負の固定電荷を誘起するための第３の元素を少なくとも一部に含む第３のサイドウォール絶縁膜とを有し、前記第４のＭＩＳＦＥＴは、前記半導体基板上に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に形成され、前記第３のゲート電極よりもゲート長が短い第４のゲート電極と、前記第４のゲート絶縁膜の側面上及び前記第４のゲート電極の側面上に形成され、前記第４のゲート絶縁膜中に負の固定電荷を誘起するための第４の元素を少なくとも一部に含む第４のサイドウォール絶縁膜とを有していてもよい。 The semiconductor device according to the present invention further includes a third MISFET and a fourth MISFET of the second conductivity type both formed on the semiconductor substrate, wherein the first element is the first gate insulating film. An element for inducing a positive fixed charge therein, the second element is an element for inducing a positive fixed charge in the second gate insulating film, and the third MISFET has: A third gate insulating film formed on the semiconductor substrate; a third gate electrode formed on the third gate insulating film; a side surface of the third gate insulating film; and the third gate insulating film. A third sidewall insulating film formed on a side surface of the gate electrode and including at least part of a third element for inducing a negative fixed charge in the third gate insulating film, The fourth MISFET has the semiconductor substrate. A fourth gate insulating film formed thereon, a fourth gate electrode formed on the fourth gate insulating film and having a gate length shorter than the third gate electrode; and the fourth gate insulating film A fourth side formed on the side surface of the film and on the side surface of the fourth gate electrode and including at least part of a fourth element for inducing a negative fixed charge in the fourth gate insulating film; You may have a wall insulating film.
本発明の一例に係る半導体装置の製造方法は、半導体基板上に形成された第１のゲート絶縁膜、第１のゲート電極、及び第１のサイドウォール絶縁膜を有する第１導電型の第１のＭＩＳＦＥＴを備えた半導体装置の製造方法である。具体的には、前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた前記第１のゲート電極とを形成する工程（ａ）と、前記第１のゲート絶縁膜の側面上及び前記第１のゲート電極の側面上に、前記第１のゲート絶縁膜に正または負の固定電荷を誘起するための第１の元素を少なくとも一部に含む前記第１のサイドウォール絶縁膜を形成する工程（ｂ）とを備えている。 A method of manufacturing a semiconductor device according to an example of the present invention includes a first conductivity type first having a first gate insulating film, a first gate electrode, and a first sidewall insulating film formed on a semiconductor substrate. This is a method for manufacturing a semiconductor device including the MISFET. Specifically, the step (a) of forming the first gate insulating film and the first gate electrode provided on the first gate insulating film, and the first gate insulating film The first sidewall insulation including at least a part of a first element for inducing positive or negative fixed charges in the first gate insulating film on the side surface and the side surface of the first gate electrode. And (b) forming a film.
この方法によれば、第１のゲート絶縁膜に固定電荷を誘起するための第１の元素を含む第１のサイドウォール絶縁膜を形成しているので、当該第１の元素を第１のゲート絶縁膜に拡散させることで、第１のＭＩＳＦＥＴのしきい値を調節することができる。この際に、第１のＭＩＳＦＥＴのゲート長を長くすれば第１のゲート絶縁膜中に拡散する当該元素の濃度が低くなるので、しきい値電圧がゲート長に応じて変動することになる。従って、第１のＭＩＳＦＥＴのゲート長を調節することで、第１のＭＩＳＦＥＴのしきい値を用途に応じた適切な値に調節することが可能となる。 According to this method, since the first sidewall insulating film containing the first element for inducing a fixed charge is formed in the first gate insulating film, the first element is transferred to the first gate insulating film. By diffusing into the insulating film, the threshold value of the first MISFET can be adjusted. At this time, if the gate length of the first MISFET is lengthened, the concentration of the element diffused into the first gate insulating film is lowered, so that the threshold voltage varies according to the gate length. Therefore, by adjusting the gate length of the first MISFET, the threshold value of the first MISFET can be adjusted to an appropriate value according to the application.
また、エクステンション領域またはソース／ドレイン領域を形成するためのサイドウォール絶縁膜に含まれる元素を用いてしきい値の調節を行うことができるので、仕事関数調整用の膜をゲート絶縁膜とゲート電極との間に形成する場合に比べて少ない工程でＭＩＳＦＥＴのしきい値を適切な値に調節することが可能となる。また、上述の方法によれば、ＭＩＳＦＥＴが微細化した場合でもしきい値の制御を行うことが可能となる。 In addition, since the threshold value can be adjusted using an element contained in the sidewall insulating film for forming the extension region or the source / drain region, the work function adjusting film is used as the gate insulating film and the gate electrode. It is possible to adjust the threshold value of the MISFET to an appropriate value with fewer steps than in the case of forming between the two. Further, according to the above-described method, the threshold value can be controlled even when the MISFET is miniaturized.
また、熱処理を行って、前記第１のサイドウォール絶縁膜に含まれる前記第１の元素を前記第１のゲート絶縁膜中に拡散させる工程（ｃ）をさらに備えていれば、第１のＭＩＳＦＥＴのしきい値の制御を確実に行うことができるので、好ましい。 Further, if the method further includes a step (c) of performing a heat treatment to diffuse the first element contained in the first sidewall insulating film into the first gate insulating film, the first MISFET This is preferable because the threshold value can be reliably controlled.
また、前記半導体装置は、前記半導体基板上に形成された第２のゲート絶縁膜、第２のゲート電極、及び第２のサイドウォール絶縁膜を有する第１導電型の第２のＭＩＳＦＥＴをさらに有し、前記工程（ａ）では、前記第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられ、前記第１のゲート電極よりもゲート長が短い前記第２のゲート電極とをさらに形成し、前記工程（ｂ）では、前記第２のゲート絶縁膜の側面上及び前記第２のゲート電極の側面上に、前記第２のゲート絶縁膜に正または負の固定電荷を誘起するための第２の元素を少なくとも一部に含む前記第２のサイドウォール絶縁膜をさらに形成し、前記工程（ｃ）では、熱処理によって、前記第２のサイドウォール絶縁膜に含まれる前記第２の元素を前記第２のゲート絶縁膜中に拡散させてもよい。 The semiconductor device further includes a first conductivity type second MISFET having a second gate insulating film, a second gate electrode, and a second sidewall insulating film formed on the semiconductor substrate. In the step (a), the second gate insulating film and the second gate electrode provided on the second gate insulating film and having a gate length shorter than that of the first gate electrode are formed. Further, in the step (b), positive or negative fixed charges are induced on the second gate insulating film on the side surface of the second gate insulating film and on the side surface of the second gate electrode. The second sidewall insulating film containing at least part of the second element for forming the second element is formed, and in the step (c), the second sidewall insulating film contained in the second sidewall insulating film is formed by heat treatment. The second gate isolation element It may be diffused into the film.
この方法によれば、同じ導電型であって相異なるしきい値を有する複数のＭＩＳＦＥＴを同時に作製することが可能となる。 According to this method, it is possible to simultaneously produce a plurality of MISFETs having the same conductivity type and different threshold values.
前記半導体装置は、前記半導体基板上に形成された第３のゲート絶縁膜、第３のゲート電極、及び第３のサイドウォール絶縁膜を有する第２導電型の第３のＭＩＳＦＥＴと、前記半導体基板上に形成された第４のゲート絶縁膜、第４のゲート電極、及び第４のサイドウォール絶縁膜を有する第２導電型の第４のＭＩＳＦＥＴとをさらに有し、前記工程（ｂ）の前、または前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記第３のゲート絶縁膜の側面上及び前記第３のゲート電極の側面上に、前記第３のゲート絶縁膜に負の固定電荷を誘起するための元素を少なくとも一部に含む前記第３のサイドウォール絶縁膜を形成するとともに、前記第４のゲート絶縁膜の側面上及び前記第４のゲート電極の側面上に、前記第４のゲート絶縁膜に負の固定電荷を誘起するための元素を少なくとも一部に含む前記第４のサイドウォール絶縁膜を形成する工程（ｄ）をさらに備えていてもよい。この場合、前記工程（ａ）では、前記第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に設けられた前記第３のゲート電極とをさらに形成するとともに、前記第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に設けられ、前記第３のゲート電極よりもゲート電極が短い前記第４のゲート電極とを形成し、前記工程（ｃ）では、熱処理によって、前記第３のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第３のゲート絶縁膜中に拡散させるとともに、前記第４のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第４のゲート絶縁膜中に拡散させる。 The semiconductor device includes: a third MISFET of a second conductivity type having a third gate insulating film, a third gate electrode, and a third sidewall insulating film formed on the semiconductor substrate; and the semiconductor substrate A fourth MISFET of the second conductivity type having a fourth gate insulating film, a fourth gate electrode, and a fourth sidewall insulating film formed thereon, before the step (b) Or after the step (b) and before the step (c), on the side surface of the third gate insulating film and the side surface of the third gate electrode; Forming the third sidewall insulating film including at least part of an element for inducing a negative fixed charge on the side surface of the fourth gate insulating film and the side surface of the fourth gate electrode; , Negative in the fourth gate insulating film It may further include a step of forming the fourth side wall insulating film at least partially including an element for inducing a constant charge (d). In this case, in the step (a), the third gate insulating film and the third gate electrode provided on the third gate insulating film are further formed, and the fourth gate insulating film is formed. And a fourth gate electrode provided on the fourth gate insulating film and having a gate electrode shorter than the third gate electrode. In the step (c), the first gate electrode is formed by heat treatment. An element for inducing a fixed charge contained in the third side wall insulating film and an element for inducing a fixed charge contained in the fourth side wall insulating film. Is diffused into the fourth gate insulating film.
この方法により、工程数の増加を抑えつつ、導電型の相異なるＭＩＳＦＥＴを共通の工程によって作製することができる。また、ゲート長を制御することで、各導電型のＭＩＳＦＥＴのしきい値を適宜用途に応じた値に調節することができる。 By this method, MISFETs having different conductivity types can be manufactured by a common process while suppressing an increase in the number of processes. Further, by controlling the gate length, the threshold value of each conductivity type MISFET can be appropriately adjusted to a value according to the application.
本発明の一例に係る半導体装置の製造方法によると、工程数の増加を抑えつつ、ゲート長を変化させることで用途ごとに適切なしきい値電圧を有するＭＩＳＦＥＴを作製することができる。 According to the method for manufacturing a semiconductor device according to an example of the present invention, it is possible to manufacture a MISFET having an appropriate threshold voltage for each application by changing the gate length while suppressing an increase in the number of steps.
以下に、本発明の実施形態について図面を参照しながら説明する。なお、本明細書において、「Ｈｉｇｈ−ｋ膜（あるいは高誘電率膜）」とは、少なくともシリコン窒化物よりも誘電率が大きいＨｉｇｈ−ｋ材料を含む膜のことを指し、「高誘電率材料」とは、少なくともシリコン窒化物よりも誘電率が大きい材料を指すものとする。また、「メタルゲート（電極）」とは、金属又は導電性の金属化合物で構成された電極を有するゲート電極を指すものとする。 Embodiments of the present invention will be described below with reference to the drawings. In this specification, “High-k film (or high dielectric constant film)” refers to a film containing a High-k material having a dielectric constant larger than that of at least silicon nitride. "Means a material having a dielectric constant greater than at least silicon nitride. Further, the “metal gate (electrode)” refers to a gate electrode having an electrode made of a metal or a conductive metal compound.
（第１の実施形態）
−製造方法の説明−
図１〜図１３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
(First embodiment)
-Description of manufacturing method-
1 to 13 are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
まず、図１に示すように、半導体基板１０１の上部に素子分離領域１０２を形成し、さらに半導体基板１０１の第１の領域１０に素子分離領域１０２に囲まれたｐ型ウェル領域（第２導電型のウェル領域）１０３を形成し、半導体基板１０１の第２の領域１１に素子分離領域１０２に囲まれたｎ型ウェル領域（第１導電型のウェル領域）１０４を形成する。次いで、半導体基板１０１上に下地ゲート絶縁膜１０５及び高誘電率膜１０６を順次形成する。ここで、第１の領域１０は、半導体基板１０１のうち、第１導電型（例えばｎチャネル型）ＭＩＳＦＥＴを形成するための領域であり、第２の領域１１は、半導体基板１０１のうち、第２導電型（例えばｐチャネル型）ＭＩＳＦＥＴを形成するための領域である。
First, as shown in FIG. 1, an
本工程において、素子分離領域１０２は、例えば半導体基板１０１の所定の領域をエッチングしてトレンチを形成した後、chemical vapor deposition（ＣＶＤ）法によりシリコン酸化物をトレンチ内に埋め込み、余剰のシリコン酸化物をchemical mechanical polishing（ＣＭＰ）法等により除去することにより素子分離領域１０２を形成する。
In this step, the
また、ｐ型ウェル領域１０３は、半導体基板１０１の第１の領域１０にホウ素（Ｂ）などのｐ型不純物イオンを注入することでｐ型ウェル領域１０３を形成する。これと同様に、ｎ型ウェル領域１０４は、半導体基板１０１の第２の領域１１にリン（Ｐ）等のｎ型不純物イオンを注入することでｎ型ウェル領域１０４を形成する。
The p-
上述の下地ゲート絶縁膜１０５は、例えばシリコン酸化物で構成されており、熱酸化法やプラズマ酸化法により半導体基板１０１の上面を酸化すること等により、１．０ｎｍ以下の膜厚で形成される。また、高誘電率膜１０６は、ハフニウム（Ｈｆ）酸化物及びジルコニウム（Ｚｒ）酸化物の少なくとも一方を含み、atomic layer deposition（ＡＬＤ）法やＣＶＤ法等により下地ゲート絶縁膜１０５上に形成される。本実施形態では、例えば膜厚が２．０ｎｍ以下のＨｆＯ２膜を高誘電率膜１０６として形成する。
The above-described base
次に、図２に示すように、physical vapor deposition（ＰＶＤ）法、ＡＬＤ法またはＣＶＤ法等により、高誘電率膜１０６上にＴｉＮ、ＴａＮ等の導電性の金属化合物を含む第１ゲート電極膜１０７と、例えばポリシリコンからなる第２ゲート電極膜１０８とを順次形成する。
Next, as shown in FIG. 2, a first gate electrode film containing a conductive metal compound such as TiN or TaN on the high dielectric
本実施形態では、例えば、第１ゲート電極膜１０７として、膜厚が２０ｎｍ以下のＴｉＮ膜を形成する。さらに第２ゲート電極膜１０８として、第１ゲート電極膜１０７上に例えば、膜厚が１００ｎｍ以下のポリシリコン膜を形成する。
In the present embodiment, for example, a TiN film having a thickness of 20 nm or less is formed as the first
次に、図３に示すように、第２ゲート電極膜１０８、第１ゲート電極膜１０７、高誘電率膜１０６、及び下地ゲート絶縁膜１０５で構成される積層構造をフォトリソグラフィ及びエッチング等の公知の方法でパターニングする。これにより、ゲート絶縁膜１１０ａ及びその上に形成されたゲート電極１０９ａ、ゲート絶縁膜１１０ｂ及びその上に形成されたゲート電極１０９ｂがそれぞれ第１の領域１０上に形成され、ゲート絶縁膜１１０ｃ及びその上に形成されたゲート電極１０９ｃ、ゲート絶縁膜１１０ｄ及びその上に形成されたゲート電極１０９ｄがそれぞれ第２の領域１１上に形成される。すなわち、本工程では、ゲート絶縁膜とゲート電極とを含む、いわゆるゲートスタック構造を形成する。
Next, as shown in FIG. 3, a laminated structure including the second
ここで、ゲート絶縁膜１１０ａは下地ゲート絶縁膜１０５ａと高誘電率膜１０６ａとで構成されており、ゲート絶縁膜１１０ｂは下地ゲート絶縁膜１０５ｂと高誘電率膜１０６ｂとで構成されている。ゲート絶縁膜１１０ｃは下地ゲート絶縁膜１０５ｃと高誘電率膜１０６ｃとで構成されており、ゲート絶縁膜１１０ｄは下地ゲート絶縁膜１０５ｄと高誘電率膜１０６ｄとで構成されている。
Here, the
また、ゲート電極１０９ａは第１ゲート電極膜１０７ａと第２ゲート電極膜１０８ａとで構成されており、ゲート電極１０９ｂは第１ゲート電極膜１０７ｂと第２ゲート電極膜１０８ｂとで構成されている。ゲート電極１０９ｃは第１ゲート電極膜１０７ｃと第２ゲート電極膜１０８ｃとで構成されており、ゲート電極１０９ｄは第１ゲート電極膜１０７ｄと第２ゲート電極膜１０８ｄとで構成されている。下地ゲート絶縁膜１０５ａ、１０５ｂ、１０５ｃ、１０５ｄはシリコン酸化物で構成されていてもよいし、シリコン酸窒化物で構成されていてもよい。
The
ゲート電極１０９ａとゲート電極１０９ｂのゲート長（図３に示す左右方向の長さ）は互いに異なっており、ゲート電極１０９ｃとゲート電極１０９ｄのゲート長も互いに異なっている。本実施形態では、ゲート電極１０９ａ及びゲート電極１０９ｃのゲート長を１００ｎｍ以上、好適には例えば４００ｎｍ、ゲート電極１０９ｂ及びゲート電極１０９ｄのゲート長を１００ｎｍ未満、好適には例えば４０ｎｍとしている。
The gate lengths of the
次に、図４に示すように、半導体基板１０１上及びゲート電極１０９ａ、１０９ｂ、１０９ｃ、１０９ｄの各上面及び各側面上に、ＰＶＤ法やＡＬＤ法により、ランタン（Ｌａ）、スカンジウム（Ｓｃ）などの希土類元素及びマグネシウム（Ｍｇ）のうちから選ばれた少なくとも１つの仕事関数を調整する元素を含む仕事関数調整膜１１１を形成する。ここで、仕事関数を調整する元素とは、ゲート絶縁膜１１０ａ、１１０ｂに正の固定電荷を誘起するための元素を意味する。本実施形態では、例えば膜厚が１０ｎｍ以下のＬａ２Ｏ３膜を仕事関数調整膜１１１として形成する。この仕事関数調整膜１１１は絶縁性を有している。
Next, as shown in FIG. 4, lanthanum (La), scandium (Sc), or the like is formed on the
次に、図５に示すように、仕事関数調整膜１１１のうち第１の領域１０上に形成された部分をレジスト１１２ａで覆った後、図６に示すように、仕事関数調整膜１１１のうち第２の領域１１上に形成された部分をエッチングにより除去し、第１の領域１０上に仕事関数調整膜１１１を残す。
Next, as shown in FIG. 5, after a portion of the work
次に、図７に示すように、レジスト１１２ａを除去した後、第１の領域１０上に設けられた仕事関数調整膜１１１上、半導体基板１０１の第２の領域１１上、及びゲート電極１０９ｃ、１０９ｄの各上面及び各側面上に、ＰＶＤ法やＡＬＤ法により、Ａｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの仕事関数を調整する元素を含む仕事関数調整膜１１３を形成する。ここで、仕事関数を調整する元素とは、ゲート絶縁膜１１０ｃ、１１０ｄに負の固定電荷を誘起するための元素を意味する。本実施形態では、例えば膜厚が１０ｎｍのＡｌ２Ｏ３膜を仕事関数調整膜１１３として形成する。この仕事関数調整膜１１３は絶縁性を有している。
Next, as shown in FIG. 7, after removing the resist 112a, the work
次に、図８に示すように、仕事関数調整膜１１３のうち第２の領域１１上に形成された部分をレジスト１１２ｂで覆った後、図９に示すように、仕事関数調整膜１１３のうち第１の領域１０上に形成された部分をエッチングにより除去し、第２の領域１１上に仕事関数調整膜１１３を残す。その後、レジスト１１２ｂを除去する。
Next, as shown in FIG. 8, after a portion of the work
なお、上述の説明では仕事関数調整膜１１１の形成後に仕事関数調整膜１１３を形成する例を示したが、仕事関数調整膜１１３の形成後に仕事関数調整膜１１１を形成してもよい。
In the above description, the work
次に、図１０に示すように、第１の領域１０上の仕事関数調整膜１１１と、第２の領域１１上の仕事関数調整膜１１３とをそれぞれドライエッチングする。これにより、ゲート絶縁膜１１０ａ及びゲート電極１０９ａの側面上にオフセットスペーサ１１４ａを形成し、ゲート絶縁膜１１０ｂ及びゲート電極１０９ｂの側面上にオフセットスペーサ１１４ｂを形成する。また、ゲート絶縁膜１１０ｃ及びゲート電極１０９ｃの側面上にオフセットスペーサ１１５ａを形成し、ゲート絶縁膜１１０ｄ及びゲート電極１０９ｄの側面上にＬ字状の断面を有するオフセットスペーサ１１５ｂを形成する。
Next, as shown in FIG. 10, the work
次に、図１１に示すように、第２の領域１１上をレジスト１１２ｃで覆った後、第１の領域１０上のゲート電極１０９ａ、１０９ｂ及びオフセットスペーサ１１４ａ、１１４ｂをマスクとしてｐ型ウェル領域１０３にｎ型（第１導電型）不純物イオンを注入し、ゲート電極１０９ａの両側にｎ型のエクステンション領域１１７ａを形成し、ゲート電極１０９ｂの両側にｎ型のエクステンション領域１１７ｂを形成する。
Next, as shown in FIG. 11, after the
続いて、半導体基板１０１上に絶縁膜を形成した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ１１４ａの外側面上にサイドウォールスペーサ１１６ａを形成するとともに、オフセットスペーサ１１４ｂの外側面上にサイドウォールスペーサ１１６ｂを形成する。そして、ゲート電極１０９ａ、１０９ｂ、オフセットスペーサ１１４ａ、１１４ｂ、及びサイドウォールスペーサ１１６ａ、１１６ｂをそれぞれマスクとしてｐ型ウェル領域１０３にｎ型不純物イオンの注入を行い、ゲート電極１０９ａの両側方であってエクステンション領域１１７ａの外側領域にソース／ドレイン領域１１８ａを形成する。また、これと同時にゲート電極１０９ｂの両側方であってエクステンション領域１１７ｂの外側領域にソース／ドレイン領域１１８ｂが形成される。なお、図１１では、オフセットスペーサ１１４ａとサイドウォールスペーサ１１６ａとを合わせてサイドウォール絶縁膜１４０ａとして示し、オフセットスペーサ１１４ｂとサイドウォールスペーサ１１６ｂとを合わせてサイドウォール絶縁膜１４０ｂとして示している。
Subsequently, after forming an insulating film on the
次に、図１２に示すように、レジスト１１２ｃを除去した後、第１の領域１０上をレジスト１１２ｄで覆う。続いて、第２の領域１１上のゲート電極１０９ｃ、１０９ｄ及びオフセットスペーサ１１５ａ、１１５ｂをマスクとしてｎ型ウェル領域１０４にｐ型（第２導電型）不純物イオンを注入し、ゲート電極１０９ｃの両側にｐ型のエクステンション領域１１７ｃを形成し、ゲート電極１０９ｄの両側にｐ型のエクステンション領域１１７ｄを形成する。
Next, as shown in FIG. 12, after removing the resist 112c, the
続いて、半導体基板１０１上に絶縁膜を形成後した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ１１５ａの外側面上にサイドウォールスペーサ１３６ａを形成するとともに、オフセットスペーサ１１５ｂの外側面上にサイドウォールスペーサ１３６ｂを形成する。そして、ゲート電極１０９ｃ、１０９ｄ、オフセットスペーサ１１５ａ、１１５ｂ、及びサイドウォールスペーサ１３６ａ、１３６ｂをそれぞれマスクとしてｎ型ウェル領域１０４にｐ型不純物イオンの注入を行い、ゲート電極１０９ｃの両側方であってエクステンション領域１１７ｃの外側領域にソース／ドレイン領域１１８ｃを形成する。また、これと同時にゲート電極１０９ｄの両側方であってエクステンション領域１１７ｄの外側領域にソース／ドレイン領域１１８ｄを形成する。図１２では、オフセットスペーサ１１５ａとサイドウォールスペーサ１３６ａとを合わせてサイドウォール絶縁膜１４０ｃとして示し、オフセットスペーサ１１５ｂとサイドウォールスペーサ１３６ｂとを合わせてサイドウォール絶縁膜１４０ｄとして示している。
Subsequently, after an insulating film is formed on the
なお、ここではエクステンション領域１１７ａ、１１７ｂ及びソース／ドレイン領域１１８ａ、１１８ｂの形成後にエクステンション領域１１７ｃ、１１７ｄ及びソース／ドレイン領域１１８ｃ、１１８ｄを形成する例を説明したが、エクステンション領域１１７ｃ、１１７ｄ及びソース／ドレイン領域１１８ｃ、１１８ｄの形成後にエクステンション領域１１７ａ、１１７ｂ及びソース／ドレイン領域１１８ａ、１１８ｂを形成してもよい。
In this example, the
次に、図１３に示すように、レジスト１１２ｄを除去する。続いて、１０００〜１３００℃程度の熱処理を行ってエクステンション領域１１７ａ、１１７ｂ、１１７ｃ、１１７ｄ及びソース／ドレイン領域１１８ａ、１１８ｂ、１１８ｃ、１１８ｄに含まれる不純物の活性化を行うとともに、オフセットスペーサ１１４ａ、１１４ｂ、１１５ａ、１１５ｂに含まれる仕事関数調整用の元素をそれぞれゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの両側方からそれぞれゲート長方向の中央部に向かって拡散させる。これにより、第１の領域１０上のｎチャネル型ＭＩＳＦＥＴ１５０、１５２のゲート電極１０９ａ、１０９ｂの仕事関数と第２の領域上のｐチャネル型ＭＩＳＦＥＴ１５４、１５６のゲート電極１０９ｃ、１０９ｄの仕事関数はそれぞれ変動し、所望の値に調節される。なお、仕事調整用の元素は各ゲート電極中にも拡散するが、ゲート電極中に拡散した元素が仕事関数に与える影響は、ゲート絶縁膜中に拡散した元素が仕事関数に与える影響に比べて小さい。以上の工程によって、本実施形態の半導体装置１００を得ることができる。
Next, as shown in FIG. 13, the resist 112d is removed. Subsequently, heat treatment at about 1000 to 1300 ° C. is performed to activate impurities contained in the
上記の製造方法によると、ゲート長によって異なるしきい値電圧を持つＨｉｇｈ−ｋゲート絶縁膜／メタルゲートスタック構造のトランジスタを得ることができる。 According to the above manufacturing method, a transistor having a high-k gate insulating film / metal gate stack structure having different threshold voltages depending on the gate length can be obtained.
これは、以下の理由による。導電型が同じでゲート長が異なるＭＩＳＦＥＴの場合、それぞれのオフセットスペーサ（例えばオフセットスペーサ１１４ａ、１１４ｂ）の厚みは同一であるのに対し、ゲート絶縁膜（例えばゲート絶縁膜１１０ａ、１１０ｂ）の体積はゲート長が長いＭＩＳＦＥＴの方が短いＭＩＳＦＥＴよりも大きい。従って、ゲート長が短いＭＩＳＦＥＴの方がゲート長が長いＭＩＳＦＥＴに比べて単位体積当たり多くの仕事関数調整用の元素をゲート絶縁膜に拡散させることができる。
This is due to the following reason. In the case of MISFETs having the same conductivity type and different gate lengths, the thickness of each offset spacer (for example, offset spacers 114a and 114b) is the same, whereas the volume of the gate insulating film (for example,
この結果、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴ共に、ゲート長の短いＭＩＳＦＥＴでは仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に高くなるので、しきい値電圧を低めの値にすることができる。一方、ゲート長の長いＭＩＳＦＥＴでは、仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に低くなるので、しきい値電圧を高めの値にすることができる。すなわち、本実施形態の製造方法によれば、ゲート長の長さを適宜設定することで、ＭＩＳＦＥＴのしきい値電圧を適切に制御することが可能となる。 As a result, in both the n-channel MISFET and the p-channel MISFET, the concentration of the work function adjusting element in the gate insulating film is relatively high in the MISFET having a short gate length, so that the threshold voltage is lowered. can do. On the other hand, in the MISFET having a long gate length, the concentration of the work function adjusting element in the gate insulating film is relatively low, so that the threshold voltage can be increased. That is, according to the manufacturing method of the present embodiment, the threshold voltage of the MISFET can be appropriately controlled by appropriately setting the length of the gate length.
また、本実施形態の方法では、ゲート絶縁膜の構成及びゲート電極の構成をｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで共通にしつつもオフセットスペーサに含まれる仕事関数調整用の元素の種類をＭＩＳＦＥＴの導電型に応じて変えているので、同一基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを工程数の増加させることなく同時に形成することができる。 Further, in the method of the present embodiment, the type of the work function adjusting element included in the offset spacer is set to MISFET while the configuration of the gate insulating film and the configuration of the gate electrode are common to the n-channel type MISFET and the p-channel type MISFET. Therefore, the n-channel MISFET and the p-channel MISFET can be simultaneously formed on the same substrate without increasing the number of processes.
つまり、図１に示す工程と図２に示す工程との間に仕事関数調整用の膜（キャップ膜）を第１の領域１０上及び第２の領域１１上にそれぞれ形成する場合に比べて、本実施形態の方法ではエクステンション領域の形成位置を調整するためのオフセットスペーサを仕事関数調整用の元素の供給源として用いるので、ＭＩＳＦＥＴの導電型に応じた適切な仕事関数の調整、及びＩ／Ｏトランジスタ、コアトランジスタ等のＭＩＳＦＥＴの用途に応じた適切な仕事関数の調整を、工程数の増加を抑えつつ実現することができる。また、キャップ膜を形成する工程と、選択的に当該キャップ膜を除去する工程が不要であるため、shallow trench isolation（ＳＴＩ）構造を有する素子分離領域１０２の膜減りを防ぐことができる。このため、ソース−ドレイン間のリーク電流を低減することができる。さらに、キャップ膜の除去をする必要がないことで、高誘電率膜１０６ａ、１０６ｂ、１０６ｃ、１０６ｄにダメージが生じず、ゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの信頼性の劣化を抑制することができる。
That is, as compared with the case where a work function adjusting film (cap film) is formed on the
また、仕事関数調整用の膜を高誘電率膜と第１ゲート電極膜との間に形成する場合、ゲート長が短くなるとＬａなどの仕事関数調整用の元素が下地ゲート絶縁膜と高誘電率膜との界面に十分に供給されにくくなり、しきい値電圧の変動量が小さくなってしまう。 Further, when the work function adjusting film is formed between the high dielectric constant film and the first gate electrode film, the work function adjusting element such as La becomes the base gate insulating film and the high dielectric constant when the gate length is shortened. It becomes difficult to be sufficiently supplied to the interface with the film, and the fluctuation amount of the threshold voltage becomes small.
これに対し、本実施形態の方法によれば、ゲート長が短い場合であってもオフセットスペーサからゲート長が長い場合と同じ量の仕事関数調整用の元素を供給することができるので、仕事関数を所望の値に調整し、ＭＩＳＦＥＴのしきい値電圧を所望の値に調節することが可能となる。 On the other hand, according to the method of the present embodiment, even when the gate length is short, the work function adjusting element can be supplied from the offset spacer in the same amount as when the gate length is long. Can be adjusted to a desired value, and the threshold voltage of the MISFET can be adjusted to a desired value.
なお、本実施形態の方法ではオフセットスペーサ１１４ａ、１１４ｂ、１１５ａ、１１５ｂに仕事関数調整用の元素が含まれているが、これらオフセットスペーサをシリコン窒化物又はシリコン酸化物等で構成し、サイドウォールスペーサ１１６ａ、１１６ｂにＬａ、Ｓｃなどの希土類元素及びＭｇのうちから選ばれた少なくとも１つの元素が含まれ、サイドウォールスペーサ１３６ａ、１３６ｂにＡｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの元素が含まれていてもよい。言い換えれば、ＭＩＳＦＥＴのゲート電極の側面上に形成されたオフセットスペーサを含むサイドウォール絶縁膜のうち、少なくとも一部が仕事関数調整用の元素を含んでいればよい。サイドウォールスペーサ１１６ａ、１１６ｂ、１３６ａ、１３６ｂに仕事関数調整用の元素が含まれる場合、仕事関数調整用の元素は、熱処理によってオフセットスペーサを介してゲート絶縁膜の中心部へと拡散する。また、オフセットスペーサを設けない場合であっても、ソース／ドレイン領域を形成するためのサイドウォールスペーサに仕事関数調整用の元素を含有させることで、本実施形態の半導体装置と同様の効果を得ることができる。
In the method of this embodiment, the offset spacers 114a, 114b, 115a, and 115b contain work function adjusting elements. These offset spacers are made of silicon nitride, silicon oxide, or the like, and sidewall spacers are used. 116a and 116b include at least one element selected from rare earth elements such as La and Sc and Mg, and the
さらに、オフセットスペーサ１１４ｂの薄膜化によりゲート絶縁膜に拡散する元素の量を低減し、しきい値を微調整することができる。第２の領域１１上においても同様の理由でゲート長の短いＭＩＳＦＥＴのオフセットスペーサ１１５ｂのみを薄膜化する工程が追加されてもよい。この方法によれば、ＭＩＳＦＥＴのしきい値電圧を、ゲート長だけでなく、オフセットスペーサの膜厚によって制御することが可能となる。
Further, by reducing the thickness of the offset
−半導体装置の説明−
図１３に示すように、上述の方法によって作製される本実施形態の半導体装置１００は、第１の領域１０と、第２の領域１１と、第１の領域１０の上部に形成されたｐ型ウェル領域１０３と、第２の領域１１の上部に形成されたｎ型ウェル領域１０４と、ｐ型ウェル領域１０３及びｎ型ウェル領域１０４を囲む素子分離領域１０２とを備えている。
-Description of semiconductor devices-
As shown in FIG. 13, the
第１の領域１０上にはゲート長が相対的に長いｎチャネル型ＭＩＳＦＥＴ１５０とゲート長が相対的に短いｎチャネル型ＭＩＳＦＥＴ１５２とが設けられており、第２の領域１１上にはゲート長が相対的に長いｐチャネル型ＭＩＳＦＥＴ１５４とゲート長が相対的に短いｐチャネル型ＭＩＳＦＥＴ１５６とが設けられている。なお、図１３では各ＭＩＳＦＥＴが隣接して設けられている場合を模式的に示しているが、各ＭＩＳＦＥＴは必ずしもそれぞれが互いに隣接して設けられていなくてもよい。
An n-
ｎチャネル型ＭＩＳＦＥＴ１５０は、ｐ型ウェル領域１０３上に形成されたゲート絶縁膜１１０ａと、ゲート絶縁膜１１０ａ上に設けられたゲート電極１０９ａと、ゲート絶縁膜１１０ａ及びゲート電極１０９ａの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１４ａと、オフセットスペーサ１１４ａの外側面上に設けられたサイドウォールスペーサ１１６ａと、ｐ型ウェル領域１０３の上部に形成されたそれぞれｎ型のエクステンション領域１１７ａ、ソース／ドレイン領域１１８ａとを有している。
The n-
ｎチャネル型ＭＩＳＦＥＴ１５２は、ｐ型ウェル領域１０３上に形成されたゲート絶縁膜１１０ｂと、ゲート絶縁膜１１０ｂ上に設けられ、ゲート電極１０９ａよりもゲート長が短いゲート電極１０９ｂと、ゲート絶縁膜１１０ｂ及びゲート電極１０９ｂの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１４ｂと、オフセットスペーサ１１４ｂの外側面上に設けられたサイドウォールスペーサ１１６ｂと、ｐ型ウェル領域１０３の上部に形成されたそれぞれｎ型のエクステンション領域１１７ｂ、ソース／ドレイン領域１１８ｂとを有している。
The n-
ｐチャネル型ＭＩＳＦＥＴ１５４は、ｎ型ウェル領域１０４上に形成されたゲート絶縁膜１１０ｃと、ゲート絶縁膜１１０ｃ上に設けられたゲート電極１０９ｃと、ゲート絶縁膜１１０ｃ及びゲート電極１０９ｃの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１５ａと、オフセットスペーサ１１５ａの外側面上に設けられたサイドウォールスペーサ１３６ａと、ｎ型ウェル領域１０４の上部に形成されたそれぞれｐ型のエクステンション領域１１７ｃ、ソース／ドレイン領域１１８ｃとを有している。
The p-
ｐチャネル型ＭＩＳＦＥＴ１５６は、ｎ型ウェル領域１０４上に形成されたゲート絶縁膜１１０ｄと、ゲート絶縁膜１１０ｄ上に設けられたゲート電極１０９ｄと、ゲート絶縁膜１１０ｄ及びゲート電極１０９ｄの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１５ｂと、オフセットスペーサ１１５ｂの外側面上に設けられたサイドウォールスペーサ１３６ｂと、ｎ型ウェル領域１０４の上部に形成されたそれぞれｐ型のエクステンション領域１１７ｄ、ソース／ドレイン領域１１８ｄとを有している。
The p-
ゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄは、それぞれ下地ゲート絶縁膜と高誘電率膜とを有しており、ゲート電極１０９ａ、１０９ｂ、１０９ｃ、１０９ｄは、それぞれ金属又はＴｉＮやＴａＮなどの導電性金属からなる第１ゲート電極膜と、ポリシリコン等の導電性シリコンからなる第２ゲート電極膜とを有している。
Each of the
本実施形態の半導体装置では、ｎチャネル型ＭＩＳＦＥＴ１５０、１５２のオフセットスペーサ１１４ａ、１１４ｂにＬａ、Ｓｃなどの希土類元素及びＭｇのうちから選ばれた少なくとも１つの元素が含まれており、ｐチャネル型ＭＩＳＦＥＴ１５４、１５６のオフセットスペーサ１１５ａ、１１５ｂにはＡｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの元素が含まれている。例えばＬａやＳｃは、ゲート絶縁膜１１０ａ、１１０ｂ（具体的には高誘電率膜１０６ａ、１０６ｂと下地ゲート絶縁膜１０５ａ、１０５ｂとの界面近傍）に正の固定電荷を生じさせ、ＡｌやＴｉはゲート絶縁膜１１０ｃ、１１０ｄ（具体的には高誘電率膜１０６ｃ、１０６ｄと下地ゲート絶縁膜１０５ｃ、１０５ｄとの界面近傍）に負の固定電荷を生じさせる。ここでは、オフセットスペーサ１１４ａ、１１４ｂはそれぞれＬａ２Ｏ３で構成されており、オフセットスペーサ１１５ａ、１１５ｂはそれぞれＡｌ２Ｏ３で構成される。
In the semiconductor device of this embodiment, the offset
また、ゲート絶縁膜１１０ａ、１１０ｂは、共にオフセットスペーサ１１４ａ、１１４ｂに含まれている元素と同じ仕事関数調整用の元素（例えばＬａ）を含んでいる。このため、ゲート絶縁膜が仕事関数調整用の元素を含まない場合に比べてこれらのゲート絶縁膜を有するＭＩＳＦＥＴではゲート電極の仕事関数が低減され、しきい値電圧が低くなっている。なお、ゲート絶縁膜１１０ａ、１１０ｂにおける仕事関数調整用の元素の濃度は、ゲート長方向の両端部で高く、中央部では低くなっている。
The
さらに、ゲート長が短いｎチャネル型ＭＩＳＦＥＴ１５２のゲート絶縁膜１１０ｂには、ゲート長が長いｎチャネル型ＭＩＳＦＥＴ１５０のゲート絶縁膜１１０ａよりも高濃度で上述の仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜１１０ａ、１１０ｂの膜厚が同じ場合、ｎチャネル型ＭＩＳＦＥＴ１５２のしきい値電圧はｎチャネル型ＭＩＳＦＥＴ１５０のしきい値電圧よりも低くなっている。
Furthermore, the
また、ゲート絶縁膜１１０ｃ、１１０ｄは、共にオフセットスペーサ１１５ａ、１１５ｂに含まれている元素と同じ仕事関数調整用の元素（例えばＡｌ）を含んでいる。このため、ゲート絶縁膜が仕事関数調整用の元素を含まない場合に比べてこれらのＭＩＳＦＥＴではゲート電極の仕事関数が低減され、しきい値電圧が低くなっている。なお、ゲート絶縁膜１１０ｃ、１１０ｄにおける仕事関数調整用の元素の濃度は、ゲート長方向の両端部で高く、中央部では低くなっている。
The
さらに、ゲート長が短いｐチャネル型ＭＩＳＦＥＴ１５６のゲート絶縁膜１１０ｄには、ゲート長が長いｐチャネル型ＭＩＳＦＥＴ１５４のゲート絶縁膜１１０ｃよりも高濃度で上述の仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜１１０ｃ、１１０ｄの膜厚が同じ場合、ｐチャネル型ＭＩＳＦＥＴ１５６のしきい値電圧はｐチャネル型ＭＩＳＦＥＴ１５４のしきい値電圧よりも低くなっている。
Further, the
このように、本実施形態の半導体装置１００では、ゲート長の長さに応じてゲート絶縁膜中の仕事関数調整用元素の濃度が異なっているので、用途に応じてＭＩＳＦＥＴのしきい値電圧が適切な値に調整されている。また、ｎチャネル型、ｐチャネル型の双方について、異なるしきい値電圧を示すＭＩＳＦＥＴを少ない工程で作製することが可能となる。
As described above, in the
（第１の実施形態の変形例）
−製造方法の説明−
図１４〜図２９は、第１の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。本変形例に係る製造方法では、高誘電率膜１０６の形成後、第１ゲート電極膜１０７の形成前に仕事関数調整層を形成している点が第１の実施形態に係る方法と異なっている。
(Modification of the first embodiment)
-Description of manufacturing method-
14 to 29 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a modification of the first embodiment. The manufacturing method according to this modification differs from the method according to the first embodiment in that the work function adjustment layer is formed after the formation of the high dielectric
まず、図１４に示すように、半導体基板１０１の上部にＳＴＩ法等により素子分離領域１０２を形成し、さらに半導体基板１０１の第１の領域１０に素子分離領域１０２に囲まれたｐ型ウェル領域１０３を形成し、半導体基板１０１の第２の領域１１に素子分離領域１０２に囲まれたｎ型ウェル領域１０４を形成する。次いで、半導体基板１０１上に下地ゲート絶縁膜１０５及び高誘電率膜１０６を順次形成する。
First, as illustrated in FIG. 14, an
下地ゲート絶縁膜１０５は、例えばシリコン酸化物で構成されており、熱酸化法やプラズマ酸化法により半導体基板１０１の上面を酸化すること等により、１．０ｎｍ以下の膜厚で形成される。また、高誘電率膜１０６は、Ｈｆ酸化物及びＺｒ酸化物の少なくとも一方を含み、ＡＬＤ法やＣＶＤ法等により下地ゲート絶縁膜１０５上に形成される。本変形例では、例えば膜厚が２．０ｎｍ以下のＨｆＯ２膜を高誘電率膜１０６として形成する。
The base
次に、図１５に示すように、高誘電率膜１０６上に、ＰＶＤ法又はＡＬＤ法により、Ａｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの仕事関数を調整する元素を含む仕事関数調整膜１１９を形成する。ここでは、仕事関数調整膜１１９として、例えば膜厚が０．５ｎｍ以下のＡｌ２Ｏ３膜を形成する。
Next, as shown in FIG. 15, the high dielectric
次いで、図１６に示すように、仕事関数調整膜１１９のうち、第１の領域１０上に設けられた部分をエッチングにより除去する。これにより、第２の領域１１上に仕事関数調整膜１１９を残す。
Next, as shown in FIG. 16, a portion of the work
次に、図１７に示すように、高誘電率膜１０６上及び仕事関数調整膜１１９上に、Ｌａ、Ｓｃなどの希土類元素及びＭｇのうちから選ばれた少なくとも１つの仕事関数を調整する元素が含まれた仕事関数調整膜１２０を形成する。ここでは、仕事関数調整膜１２０として、例えば膜厚が０．５ｎｍ以下のＬａ２Ｏ３膜を形成する。その後、仕事関数調整膜１２０のうち第２の領域１１上に形成された部分をエッチングにより除去する。これにより、第１の領域１０上に仕事関数調整膜１２０を残す。なお、ここでは仕事関数調整膜１２０を仕事関数調整膜１１９より後に形成する方法を説明したが、仕事関数調整膜１２０を仕事関数調整膜１１９より前に形成してもよい。
Next, as shown in FIG. 17, an element that adjusts at least one work function selected from rare earth elements such as La and Sc and Mg is formed on the high dielectric
次に、図１８に示すように、ＰＶＤ法、ＡＬＤ法またはＣＶＤ法等により、仕事関数調整膜１１９上及び仕事関数調整膜１２０上にＴｉＮ、ＴａＮ等の導電性の金属化合物を含む第１ゲート電極膜１０７と、例えばポリシリコンからなる第２ゲート電極膜１０８とを順次形成する。
Next, as shown in FIG. 18, the first gate containing a conductive metal compound such as TiN or TaN on the work
本変形例では、例えば、第１ゲート電極膜１０７として、膜厚が２０ｎｍ以下のＴｉＮ膜を形成する。さらに第２ゲート電極膜１０８として、第１ゲート電極膜１０７上に例えば、膜厚が１００ｎｍ以下のポリシリコン膜を形成する。
In this modification, for example, a TiN film having a thickness of 20 nm or less is formed as the first
次に、図１９に示すように、第２ゲート電極膜１０８、第１ゲート電極膜１０７、仕事関数調整膜１１９、１２０、高誘電率膜１０６、及び下地ゲート絶縁膜１０５で構成された積層構造をフォトリソグラフィ及びエッチング等の公知の方法でパターニングする。これにより、ゲート絶縁膜１１０ａ、仕事関数調整膜１２０ａ、及びゲート電極１０９ａで構成された積層構造、ゲート絶縁膜１１０ｂ、仕事関数調整膜１２０ｂ、及びゲート電極１０９ｂで構成された積層構造が、それぞれ第１の領域１０上に形成される。また、ゲート絶縁膜１１０ｃ、仕事関数調整膜１１９ａ、及びゲート電極１０９ｃで構成された積層構造、ゲート絶縁膜１１０ｄ、仕事関数調整膜１１９ｂ、及びゲート電極１０９ｄで構成された積層構造が、それぞれ第２の領域１１上に形成される。すなわち、いわゆるゲートスタック構造が形成される。
Next, as shown in FIG. 19, a stacked structure including the second
ここで、ゲート絶縁膜１１０ａは下地ゲート絶縁膜１０５ａと高誘電率膜１０６ａとで構成されており、ゲート絶縁膜１１０ｂは下地ゲート絶縁膜１０５ｂと高誘電率膜１０６ｂとで構成されている。ゲート絶縁膜１１０ｃは下地ゲート絶縁膜１０５ｃと高誘電率膜１０６ｃとで構成されており、ゲート絶縁膜１１０ｄは下地ゲート絶縁膜１０５ｄと高誘電率膜１０６ｄとで構成されている。
Here, the
また、ゲート電極１０９ａは第１ゲート電極膜１０７ａと第２ゲート電極膜１０８ａとで構成されており、ゲート電極１０９ｂは第１ゲート電極膜１０７ｂと第２ゲート電極膜１０８ｂとで構成されている。ゲート電極１０９ｃは第１ゲート電極膜１０７ｃと第２ゲート電極膜１０８ｃとで構成されており、ゲート電極１０９ｄは第１ゲート電極膜１０７ｄと第２ゲート電極膜１０８ｄとで構成されている。
The
ゲート電極１０９ａとゲート電極１０９ｂのゲート長（図３に示す左右方向の長さ）は互いに異なっており、ゲート電極１０９ｃとゲート電極１０９ｄのゲート長も互いに異なっている。本変形例では、ゲート電極１０９ａ及びゲート電極１０９ｃのゲート長を例えば４５ｎｍ、ゲート電極１０９ｂ及びゲート電極１０９ｄのゲート長を例えば３０ｎｍとしている。
The gate lengths of the
次に、図２０に示すように、半導体基板１０１上及びゲート電極１０９ａ、１０９ｂ、１０９ｃ、１０９ｄの各上面及び各側面上に、ＰＶＤ法やＡＬＤ法により、Ｌａ、Ｓｃなどの希土類元素及びＭｇのうちから選ばれた少なくとも１つの仕事関数を調整する元素を含む仕事関数調整膜１１１を形成する。本変形例では、例えば膜厚が１０ｎｍ以下のＬａ２Ｏ３膜を仕事関数調整膜１１１として形成する。この仕事関数調整膜１１１は絶縁性を有している。なお、仕事関数調整膜１１１は、図１７に示す工程で形成された仕事関数調整膜１２０と同じ材料で構成されていてもよいが、異なる材料で構成されていてもよい。
Next, as shown in FIG. 20, rare earth elements such as La and Sc and Mg are formed on the
次に、図２１に示すように、仕事関数調整膜１１１のうち第１の領域１０上に形成された部分をレジスト１１２ｅで覆った後、図２２に示すように、仕事関数調整膜１１１のうち第２の領域１１上に形成された部分をエッチングにより除去し、第１の領域１０上に仕事関数調整膜１１１を残す。
Next, as shown in FIG. 21, after a portion of the work
次に、図２３に示すように、レジスト１１２ｅを除去した後、第１の領域１０上に設けられた仕事関数調整膜１１１上、半導体基板１０１の第２の領域１１上、及びゲート電極１０９ｃ、１０９ｄの各上面及び各側面上に、ＰＶＤ法やＡＬＤ法により、Ａｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの仕事関数を調整する元素を含む仕事関数調整膜１１３を形成する。本変形例では、例えば膜厚が１０ｎｍのＡｌ２Ｏ３膜を仕事関数調整膜１１３として形成する。この仕事関数調整膜１１３は絶縁性を有している。なお、仕事関数調整膜１１３は、図１５、１６に示す工程で形成された仕事関数調整膜１１９と同じ材料で構成されていてもよいが、異なる材料で構成されていてもよい。
Next, as shown in FIG. 23, after removing the resist 112e, the work
次に、図２４に示すように、仕事関数調整膜１１３のうち第２の領域１１上に形成された部分をレジスト１１２ｆで覆った後、図２５に示すように、仕事関数調整膜１１３のうち第１の領域１０上に形成された部分をエッチングにより除去し、第２の領域１１上に仕事関数調整膜１１３を残す。その後、レジスト１１２ｆを除去する。なお、上述の説明では仕事関数調整膜１１１の形成後に仕事関数調整膜１１３を形成する例を示したが、仕事関数調整膜１１３の形成後に仕事関数調整膜１１１を形成してもよい。
Next, as shown in FIG. 24, after a portion of the work
次に、図２６に示すように、第１の領域１０上の仕事関数調整膜１１１と、第２の領域１１上の仕事関数調整膜１１３とをそれぞれエッチングする。これにより、ゲート絶縁膜１１０ａ、仕事関数調整膜１２０ａ、及びゲート電極１０９ａの側面上にオフセットスペーサ１１４ａを形成し、ゲート絶縁膜１１０ｂ、仕事関数調整膜１２０ｂ、及びゲート電極１０９ｂの側面上にオフセットスペーサ１１４ｂを形成する。また、ゲート絶縁膜１１０ｃ、仕事関数調整膜１１９ａ、及びゲート電極１０９ｃの側面上にオフセットスペーサ１１５ａを形成し、ゲート絶縁膜１１０ｄ、仕事関数調整膜１１９ｂ、及びゲート電極１０９ｄの側面上にオフセットスペーサ１１５ｂを形成する。
Next, as shown in FIG. 26, the work
次に、図２７に示すように、第２の領域１１上をレジスト１１２ｇで覆った後、第１の領域１０上のゲート電極１０９ａ、１０９ｂ及びオフセットスペーサ１１４ａ、１１４ｂをマスクとしてｐ型ウェル領域１０３にｎ型不純物イオンを注入し、ゲート電極１０９ａの両側にｎ型のエクステンション領域１１７ａを形成し、ゲート電極１０９ｂの両側にｎ型のエクステンション領域１１７ｂを形成する。
Next, as shown in FIG. 27, after the
続いて、半導体基板１０１上に絶縁膜を形成した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ１１４ａの外側面上にサイドウォールスペーサ１１６ａを形成するとともに、オフセットスペーサ１１４ｂの外側面上にサイドウォールスペーサ１１６ｂを形成する。そして、ゲート電極１０９ａ、１０９ｂ、オフセットスペーサ１１４ａ、１１４ｂ、及びサイドウォールスペーサ１１６ａ、１１６ｂをそれぞれマスクとしてｐ型ウェル領域１０３にｎ型不純物イオンの注入を行い、ゲート電極１０９ａの両側方であってエクステンション領域１１７ａの外側領域にソース／ドレイン領域１１８ａを形成する。また、これと同時にゲート電極１０９ｂの両側方であってエクステンション領域１１７ｂの外側領域にソース／ドレイン領域１１８ｂが形成される。なお、図２７では、オフセットスペーサ１１４ａとサイドウォールスペーサ１１６ａとを合わせてサイドウォール絶縁膜１４０ａとして示し、オフセットスペーサ１１４ｂとサイドウォールスペーサ１１６ｂとを合わせてサイドウォール絶縁膜１４０ｂとして示している。
Subsequently, after forming an insulating film on the
次に、図２８に示すように、レジスト１１２ｇを除去した後、第１の領域１０上をレジスト１１２ｈで覆う。続いて、第２の領域１１上のゲート電極１０９ｃ、１０９ｄ及びオフセットスペーサ１１５ａ、１１５ｂをマスクとしてｎ型ウェル領域１０４にｐ型不純物イオンを注入し、ゲート電極１０９ｃの両側にｐ型のエクステンション領域１１７ｃを形成し、ゲート電極１０９ｄの両側にｐ型のエクステンション領域１１７ｄを形成する。
Next, as shown in FIG. 28, after removing the resist 112g, the
続いて、半導体基板１０１上に絶縁膜を形成後した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ１１５ａの外側面上にサイドウォールスペーサ１３６ａを形成するとともに、オフセットスペーサ１１５ｂの外側面上にサイドウォールスペーサ１３６ｂを形成する。そして、ゲート電極１０９ｃ、１０９ｄ、オフセットスペーサ１１５ａ、１１５ｂ、及びサイドウォールスペーサ１３６ａ、１３６ｂをそれぞれマスクとしてｎ型ウェル領域１０４にｐ型不純物イオンの注入を行い、ゲート電極１０９ｃの両側方であってエクステンション領域１１７ｃの外側領域にソース／ドレイン領域１１８ｃを形成する。また、これと同時にゲート電極１０９ｄの両側方であってエクステンション領域１１７ｄの外側領域にソース／ドレイン領域１１８ｄが形成される。なお、図２８では、オフセットスペーサ１１５ａとサイドウォールスペーサ１３６ａとを合わせてサイドウォール絶縁膜１４０ｃとして示し、オフセットスペーサ１１５ｂとサイドウォールスペーサ１３６ｂとを合わせてサイドウォール絶縁膜１４０ｄとして示している。
Subsequently, after an insulating film is formed on the
次に、図２９に示すように、１０００〜１３００℃程度の熱処理を行ってエクステンション領域１１７ａ、１１７ｂ、１１７ｃ、１１７ｄ及びソース／ドレイン領域１１８ａ、１１８ｂ、１１８ｃ、１１８ｄに含まれる不純物の活性化を行うとともに、オフセットスペーサ１１４ａ、１１４ｂ、１１５ａ、１１５ｂに含まれる仕事関数調整用の元素をそれぞれゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの両側方からそれぞれゲート長方向の中央部に向かって拡散させる。
Next, as shown in FIG. 29, heat treatment at about 1000 to 1300 ° C. is performed to activate impurities contained in the
このとき、第１の領域１０上の非常に薄い仕事関数調整膜１２０ａ、１２０ｂは、それぞれ高誘電率膜１０６ａ、１０６ｂとそれぞれ混ざり合って仕事関数調整用の元素を含む絶縁膜１０６Ａ、１０６Ｂとなる。これと同時に、第２の領域１１上の非常に薄い仕事関数調整膜１１９ａ、１１９ｂは、それぞれ高誘電率膜１０６ｃ、１０６ｄとそれぞれ混ざり合って仕事関数調整用の元素を含む絶縁膜１０６Ｃ、１０６Ｄとなる。以上の工程を経て、本変形例の半導体装置２００を得ることができる。
At this time, the very thin work
上記の製造方法によると、ゲート長によって異なるしきい値電圧を持つＨｉｇｈ−ｋゲート絶縁膜／メタルゲートスタック構造のＭＩＳＦＥＴを得ることができる。 According to the above manufacturing method, it is possible to obtain a MISFET having a high-k gate insulating film / metal gate stack structure having different threshold voltages depending on the gate length.
導電型が同じでゲート長が異なるＭＩＳＦＥＴの場合、それぞれのオフセットスペーサ（例えばオフセットスペーサ１１４ａ、１１４ｂ）の厚みは同一であるのに対し、ゲート絶縁膜（例えばゲート絶縁膜１１０ａ、１１０ｂ）の体積はゲート長が長いＭＩＳＦＥＴの方が短いＭＩＳＦＥＴよりも大きい。従って、ゲート長が短いＭＩＳＦＥＴの方がゲート長が長いＭＩＳＦＥＴに比べて単位体積当たり多くの仕事関数調整用の元素をゲート絶縁膜に拡散させることができる。
In the case of MISFETs having the same conductivity type and different gate lengths, the thickness of each offset spacer (for example, offset spacers 114a and 114b) is the same, whereas the volume of the gate insulating film (for example,
この結果、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴ共に、ゲート長の短いＭＩＳＦＥＴでは仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に高くなるので、しきい値電圧を低めの値にすることができる。一方、ゲート長の長いＭＩＳＦＥＴでは、仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に低くなるので、しきい値電圧を高めの値にすることができる。すなわち、本変形例の製造方法によれば、ゲート長の長さを適宜設定することで、ＭＩＳＦＥＴのしきい値電圧を適切に制御することが可能となる。 As a result, in both the n-channel MISFET and the p-channel MISFET, the concentration of the work function adjusting element in the gate insulating film is relatively high in the MISFET having a short gate length, so that the threshold voltage is lowered. can do. On the other hand, in the MISFET having a long gate length, the concentration of the work function adjusting element in the gate insulating film is relatively low, so that the threshold voltage can be increased. That is, according to the manufacturing method of this modification, the threshold voltage of the MISFET can be appropriately controlled by appropriately setting the gate length.
また、本変形例に係る製造方法によれば、オフセットスペーサ１１４ａ、１１４ｂ、１１５ａ、１１５ｂからゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄへとそれぞれ仕事関数調整用の元素を横方向に拡散させるのに加え、仕事関数調整膜１２０ａ、１２０ｂ、１１９ａ、１１９ｂからゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄへとそれぞれ仕事関数調整用の元素を縦方向に拡散させることができる。このため、各ゲート絶縁膜への仕事関数調整用元素の拡散量を増やすことができるので、第１の実施形態に係る方法に比べてＭＩＳＦＥＴのしきい値電圧の調整範囲をより拡大することができる。
Further, according to the manufacturing method according to this modification, the work function adjusting element is diffused in the lateral direction from the offset spacers 114a, 114b, 115a, 115b to the
−半導体装置の説明−
図２９に示すように、上述の方法によって作製される半導体装置２００は、第１の領域１０と、第２の領域１１と、第１の領域１０の上部に形成されたｐ型ウェル領域１０３と、第２の領域１１の上部に形成されたｎ型ウェル領域１０４と、ｐ型ウェル領域１０３及びｎ型ウェル領域１０４を囲む素子分離領域１０２とを備えている。
-Description of semiconductor devices-
As shown in FIG. 29, the
第１の領域１０上にはゲート長が相対的に長いｎチャネル型ＭＩＳＦＥＴ１６０とゲート長が相対的に短いｎチャネル型ＭＩＳＦＥＴ１６２とが設けられており、第２の領域１１上にはゲート長が相対的に長いｐチャネル型ＭＩＳＦＥＴ１６４とゲート長が相対的に短いｐチャネル型ＭＩＳＦＥＴ１６６とが設けられている。
An n-
ｎチャネル型ＭＩＳＦＥＴ１６０は、ｐ型ウェル領域１０３上に形成されたゲート絶縁膜１１０ａと、ゲート絶縁膜１１０ａ上に設けられたゲート電極１０９ａと、ゲート絶縁膜１１０ａ及びゲート電極１０９ａの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１４ａと、オフセットスペーサ１１４ａの外側面上に設けられたサイドウォールスペーサ１１６ａと、ｐ型ウェル領域１０３の上部に形成されたそれぞれｎ型のエクステンション領域１１７ａ、ソース／ドレイン領域１１８ａとを有している。
The n-
ｎチャネル型ＭＩＳＦＥＴ１６２は、ｐ型ウェル領域１０３上に形成されたゲート絶縁膜１１０ｂと、ゲート絶縁膜１１０ｂ上に設けられ、ゲート電極１０９ａよりもゲート長が短いゲート電極１０９ｂと、ゲート絶縁膜１１０ｂ及びゲート電極１０９ｂの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１４ｂと、オフセットスペーサ１１４ｂの外側面上に設けられたサイドウォールスペーサ１１６ｂと、ｐ型ウェル領域１０３の上部に形成されたそれぞれｎ型のエクステンション領域１１７ｂ、ソース／ドレイン領域１１８ｂとを有している。
The n-
ｐチャネル型ＭＩＳＦＥＴ１６４は、ｎ型ウェル領域１０４上に形成されたゲート絶縁膜１１０ｃと、ゲート絶縁膜１１０ｃ上に設けられたゲート電極１０９ｃと、ゲート絶縁膜１１０ｃ及びゲート電極１０９ｃの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１５ａと、オフセットスペーサ１１５ａの外側面上に設けられたサイドウォールスペーサ１３６ａと、ｎ型ウェル領域１０４の上部に形成されたそれぞれｐ型のエクステンション領域１１７ｃ、ソース／ドレイン領域１１８ｃとを有している。
The p-
ｐチャネル型ＭＩＳＦＥＴ１６６は、ｎ型ウェル領域１０４上に形成されたゲート絶縁膜１１０ｄと、ゲート絶縁膜１１０ｄ上に設けられたゲート電極１０９ｄと、ゲート絶縁膜１１０ｄ及びゲート電極１０９ｄの側面上に設けられ、例えばＩ字状の断面を有するオフセットスペーサ１１５ｂと、オフセットスペーサ１１５ｂの外側面上に設けられたサイドウォールスペーサ１３６ｂと、ｎ型ウェル領域１０４の上部に形成されたそれぞれｐ型のエクステンション領域１１７ｄ、ソース／ドレイン領域１１８ｄとを有している。
The p-
ゲート絶縁膜１１０ａは下地ゲート絶縁膜１０５ａとその上に形成された絶縁膜１０６Ａとを有し、ゲート絶縁膜１１０ｂは下地ゲート絶縁膜１０５ｂとその上に形成された絶縁膜１０６Ｂとを有し、ゲート絶縁膜１１０ｃは下地ゲート絶縁膜１０５ｃとその上に形成された絶縁膜１０６Ｃとを有し、下地ゲート絶縁膜１０５ｄとその上に形成された絶縁膜１０６Ｄとを有している。
The
絶縁膜１０６Ａ、１０６Ｂは、Ｌａなどの仕事関数調整用の元素を含む高誘電体で構成されている。また、絶縁膜１０６Ｃ、１０６ＤもそれぞれＡｌなどの仕事関数調整用の元素を含む高誘電体で構成されている。
The insulating
ゲート電極１０９ａ、１０９ｂ、１０９ｃ、１０９ｄは、それぞれ金属又はＴｉＮやＴａＮなどの導電性金属からなる第１ゲート電極膜と、ポリシリコン等の導電性シリコンからなる第２ゲート電極膜とを有している。
Each of the
ｎチャネル型ＭＩＳＦＥＴ１６０、１６２のオフセットスペーサ１１４ａ、１１４ｂにＬａ、Ｓｃなどの希土類元素及びＭｇのうちから選ばれた少なくとも１つの元素が含まれており、ｐチャネル型ＭＩＳＦＥＴ１６４、１６６のオフセットスペーサ１１５ａ、１１５ｂにはＡｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの元素が含まれている。例えばＬａやＳｃは、ゲート絶縁膜１１０ａ、１１０ｂ（具体的には高誘電率膜１０６ａ、１０６ｂと下地絶縁膜１０５ａ、１０５ｂとの界面近傍）に正の固定電荷を生じさせ、ＡｌやＴｉはゲート絶縁膜１１０ｃ、１１０ｄ（具体的には高誘電率膜１０６ｃ、１０６ｄと下地絶縁膜１０５ｃ、１０５ｄとの界面近傍）に負の固定電荷を生じさせる。
The offset
以上のように、ゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄがそれぞれ仕事関数調整用の元素を含んでいる。このため、これらのゲート絶縁膜を有するＭＩＳＦＥＴでは、ゲート絶縁膜が仕事関数調整用の元素を含まない場合に比べてゲート電極の仕事関数が低減され、しきい値電圧は低くなっている。
As described above, the
また、ゲート長が短いｎチャネル型ＭＩＳＦＥＴ１６２のゲート絶縁膜１１０ｂには、ゲート長が長いｎチャネル型ＭＩＳＦＥＴ１６０のゲート絶縁膜１１０ａよりも高濃度で仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜１１０ａ、１１０ｂの膜厚が同じ場合、ｎチャネル型ＭＩＳＦＥＴ１６２のしきい値電圧はｎチャネル型ＭＩＳＦＥＴ１６０のしきい値電圧よりも低くなっている。
Further, the
また、ゲート長が短いｐチャネル型ＭＩＳＦＥＴ１６６のゲート絶縁膜１１０ｄには、ゲート長が長いｐチャネル型ＭＩＳＦＥＴ１６４のゲート絶縁膜１１０ｃよりも高濃度で仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜１１０ｃ、１１０ｄの膜厚が同じ場合、ｐチャネル型ＭＩＳＦＥＴ１６６のしきい値電圧はｐチャネル型ＭＩＳＦＥＴ１６４のしきい値電圧よりも低くなっている。
Further, the
さらに、ゲート絶縁膜１１０ａ、１１０ｂ、１１０ｃ、１１０ｄに含まれる仕事関数調整用の元素の濃度は、第１の実施形態に係る半導体装置における当該元素の濃度に比べて高くすることができるので、ｎチャネル型ＭＩＳＦＥＴ１６０、１６２、ｐチャネル型ＭＩＳＦＥＴ１６４、１６６共にしきい値電圧の調節範囲を広げることが可能となっている。
Furthermore, the concentration of the work function adjusting element contained in the
なお、上述の実施形態及びその変形例は本発明の好適な実施の一例ではあるが、その範囲を限定するものではなく 本発明の趣旨を逸脱しない範囲において種々変形実施可能である。例えば、以上で説明した製造方法における手順や膜の形成・除去の条件、方法、あるいは半導体装置の各層の形状、構成材料等は、本発明の趣旨を逸脱しない範囲において適宜変形可能である。例えば、第１の領域１０上にゲート長及びしきい値電圧が相異なる３つ以上のｎチャネル型ＭＩＳＦＥＴを設けてもよく、第２の領域１１上にそれぞれゲート長及びしきい値電圧が相異なる３つ以上のｐチャネル型ＭＩＳＦＥＴを設けてもよい。
The above-described embodiment and its modifications are examples of preferred embodiments of the present invention, but the scope thereof is not limited and various modifications can be made without departing from the spirit of the present invention. For example, the procedure, conditions for forming / removing the film, the method, the shape of each layer of the semiconductor device, the constituent material, and the like in the manufacturing method described above can be modified as appropriate without departing from the spirit of the present invention. For example, three or more n-channel MISFETs having different gate lengths and threshold voltages may be provided on the
以上で説明したように、本発明は、例えば用途ごとに相異なるしきい値電圧が設定されたトランジスタを有する半導体装置に利用することができる。さらに、本発明の一例に係る半導体装置は、種々の電子機器に用いられる。 As described above, the present invention can be used for a semiconductor device having a transistor in which different threshold voltages are set for each application, for example. Furthermore, the semiconductor device according to an example of the present invention is used in various electronic devices.
１０ 第１の領域
１１ 第２の領域
１００、２００ 半導体装置
１０１ 半導体基板
１０２ 素子分離領域
１０３ ｐ型ウェル領域
１０４ ｎ型ウェル領域
１０５、１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ 下地ゲート絶縁膜
１０６、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ 高誘電率膜
１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ 絶縁膜
１０６ａ 高誘電率膜
１０７、１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ 第１ゲート電極膜
１０８、１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ 第２ゲート電極膜
１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ ゲート電極
１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ ゲート絶縁膜
１１１、１１３ 仕事関数調整膜
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ レジスト
１１２ｅ、１１２ｆ、１１２ｇ、１１２ｈ レジスト
１１４ａ、１１４ｂ、１１５ａ、１１５ｂ オフセットスペーサ
１１６ａ、１１６ｂ、１３６ａ、１３６ｂ サイドウォールスペーサ
１１７ａ、１１７ｂ、１１７ｃ、１１７ｄ エクステンション領域
１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ ソース／ドレイン領域
１１９、１１９ａ、１１９ｂ、１２０、１２０ａ、１２０ｂ 仕事関数調整膜
１５０、１５２、１６０、１６２ ｎチャネル型ＭＩＳＦＥＴ
１５４、１５６、１６４、１６６ ｐチャネル型ＭＩＳＦＥＴ
10
112a, 112b, 112c, 112d Resist 112e, 112f, 112g, 112h Resist 114a, 114b, 115a, 115b Offset spacer 116a, 116b, 136a, 136b
154, 156, 164, 166 p-channel MISFET
Claims (29)
前記第１のサイドウォール絶縁膜の少なくとも一部には、前記第１のゲート絶縁膜に正または負の固定電荷を誘起するための第１の元素が含まれている半導体装置。 A first gate insulating film formed on a semiconductor substrate; a first gate electrode formed on the first gate insulating film; a side surface of the first gate insulating film; and the first gate. A first conductivity type first MISFET having a first sidewall insulating film formed on a side surface of the electrode;
A semiconductor device, wherein at least part of the first sidewall insulating film includes a first element for inducing positive or negative fixed charges in the first gate insulating film.
前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記第１のゲート電極よりもゲート長が短い第２のゲート電極と、前記第２のゲート絶縁膜の側面上及び前記第２のゲート電極の側面上に形成された第２のサイドウォール絶縁膜とを有する第１導電型の第２のＭＩＳＦＥＴをさらに備え、
前記第２のサイドウォール絶縁膜の少なくとも一部には、前記第２のゲート絶縁膜に前記第１の元素と同じ極性の固定電荷を誘起するための第２の元素が含まれていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A second gate insulating film formed on the semiconductor substrate; a second gate electrode formed on the second gate insulating film and having a gate length shorter than that of the first gate electrode; A second conductivity type second MISFET having a second sidewall insulating film formed on a side surface of the gate insulating film and on a side surface of the second gate electrode,
At least a part of the second sidewall insulating film includes a second element for inducing a fixed charge having the same polarity as the first element in the second gate insulating film. A featured semiconductor device.
前記第１のサイドウォール絶縁膜は、前記第１のゲート絶縁膜の側面及び前記第１のゲート電極の側面に接するように設けられ、前記第１の元素を含んでいる第１のオフセットスペーサを有しており、
前記第２のサイドウォール絶縁膜は、前記第２のゲート絶縁膜の側面及び前記第２のゲート電極の側面に接するように設けられ、前記第２の元素を含んでいる第２のオフセットスペーサを有していることを特徴とする半導体装置。 The semiconductor device according to claim 2,
The first sidewall insulating film is provided so as to be in contact with a side surface of the first gate insulating film and a side surface of the first gate electrode, and includes a first offset spacer containing the first element. Have
The second sidewall insulating film is provided in contact with a side surface of the second gate insulating film and a side surface of the second gate electrode, and includes a second offset spacer containing the second element. A semiconductor device including the semiconductor device.
前記第１のサイドウォール絶縁膜は、前記第１のゲート絶縁膜の側面上及び前記第１のゲート電極の側面上に設けられ、前記第１の元素を含んでいる第１のサイドウォールスペーサを有しており、
前記第２のサイドウォール絶縁膜は、前記第２のゲート絶縁膜の側面上及び前記第２のゲート電極の側面上に設けられ、前記第２の元素を含んでいる第２のサイドウォールスペーサを有していることを特徴とする半導体装置。 The semiconductor device according to claim 2,
The first sidewall insulating film is provided on a side surface of the first gate insulating film and on a side surface of the first gate electrode, and includes a first sidewall spacer containing the first element. Have
The second sidewall insulating film is provided on a side surface of the second gate insulating film and on a side surface of the second gate electrode, and includes a second sidewall spacer containing the second element. A semiconductor device including the semiconductor device.
前記第１のサイドウォール絶縁膜は、前記第１のゲート絶縁膜の側面及び前記第１のゲート電極の側面と前記第１のサイドウォールスペーサとの間に設けられた第１のオフセットスペーサをさらに有しており、
前記第２のサイドウォール絶縁膜は、前記第２のゲート絶縁膜の側面及び前記第２のゲート電極の側面と前記第２のサイドウォールスペーサとの間に設けられた第２のオフセットスペーサをさらに有していることを特徴とする半導体装置。 The semiconductor device according to claim 4,
The first sidewall insulating film further includes a first offset spacer provided between a side surface of the first gate insulating film and a side surface of the first gate electrode and the first sidewall spacer. Have
The second sidewall insulating film further includes a second offset spacer provided between a side surface of the second gate insulating film and a side surface of the second gate electrode and the second sidewall spacer. A semiconductor device including the semiconductor device.
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、高誘電率材料を含んでいることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 2 to 5,
The semiconductor device, wherein the first gate insulating film and the second gate insulating film contain a high dielectric constant material.
前記第１のゲート絶縁膜は、前記半導体基板上に形成された第１の下地ゲート絶縁膜と、前記第１の下地ゲート絶縁膜上に形成され、Ｈｆ酸化物及びＺｒ酸化物の少なくとも一方を含む第１の高誘電率膜とを有しており、
前記第２のゲート絶縁膜は、前記半導体基板上に形成された第２の下地ゲート絶縁膜と、前記第２の下地ゲート絶縁膜上に形成され、Ｈｆ酸化物及びＺｒ酸化物の少なくとも一方を含む第２の高誘電率膜とを有していることを特徴とする半導体装置。 The semiconductor device according to any one of claims 2 to 6,
The first gate insulating film is formed on the first base gate insulating film formed on the semiconductor substrate and the first base gate insulating film, and includes at least one of Hf oxide and Zr oxide. Including a first high dielectric constant film,
The second gate insulating film is formed on the second base gate insulating film formed on the semiconductor substrate and on the second base gate insulating film, and includes at least one of Hf oxide and Zr oxide. And a second high dielectric constant film.
前記第１の下地ゲート絶縁膜及び前記第２の下地ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で構成されていることを特徴とする半導体装置。 The semiconductor device according to claim 7,
The semiconductor device, wherein the first base gate insulating film and the second base gate insulating film are made of silicon oxide or silicon oxynitride.
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成され、ＴｉＮ及びＴａＮの少なくとも一方を含む第１のゲート電極膜と、前記第１のゲート電極膜上に形成された第１の導電性シリコン膜とを有しており、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成され、ＴｉＮ及びＴａＮの少なくとも一方を含む第２のゲート電極膜と、前記第２のゲート電極膜上に形成された第２の導電性シリコン膜とを有していることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 2 to 8,
The first gate electrode is formed on the first gate insulating film, and includes a first gate electrode film including at least one of TiN and TaN, and a first gate electrode film formed on the first gate electrode film. A conductive silicon film, and
The second gate electrode is formed on the second gate insulating film, and includes a second gate electrode film including at least one of TiN and TaN, and a second gate electrode film formed on the second gate electrode film. And a conductive silicon film.
共に前記半導体基板上に形成された第２導電型の第３のＭＩＳＦＥＴ及び第４のＭＩＳＦＥＴをさらに備え、
前記第１の元素は前記第１のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、
前記第２の元素は前記第２のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、
前記第３のＭＩＳＦＥＴは、前記半導体基板上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第３のゲート絶縁膜の側面上及び前記第３のゲート電極の側面上に形成され、前記第３のゲート絶縁膜中に負の固定電荷を誘起するための第３の元素を少なくとも一部に含む第３のサイドウォール絶縁膜とを有し、
前記第４のＭＩＳＦＥＴは、前記半導体基板上に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に形成され、前記第３のゲート電極よりもゲート長が短い第４のゲート電極と、前記第４のゲート絶縁膜の側面上及び前記第４のゲート電極の側面上に形成され、前記第４のゲート絶縁膜中に負の固定電荷を誘起するための第４の元素を少なくとも一部に含む第４のサイドウォール絶縁膜とを有することを特徴とする半導体装置。 The semiconductor device according to any one of claims 2 to 9,
A second MISFET and a fourth MISFET of the second conductivity type both formed on the semiconductor substrate;
The first element is an element for inducing a positive fixed charge in the first gate insulating film,
The second element is an element for inducing a positive fixed charge in the second gate insulating film,
The third MISFET includes a third gate insulating film formed on the semiconductor substrate, a third gate electrode formed on the third gate insulating film, and a third gate insulating film. Third sidewall insulation formed on the side surface and the side surface of the third gate electrode and including at least a part of a third element for inducing a negative fixed charge in the third gate insulating film And having a membrane
The fourth MISFET is formed on a fourth gate insulating film formed on the semiconductor substrate and on the fourth gate insulating film, and has a fourth gate length shorter than that of the third gate electrode. A gate element; a fourth element formed on the side surface of the fourth gate insulating film and on the side surface of the fourth gate electrode, for inducing negative fixed charges in the fourth gate insulating film; And a fourth sidewall insulating film including at least a part thereof.
前記第１のゲート絶縁膜には前記第１の元素が含まれており、
前記第２のゲート絶縁膜には、前記第１のゲート絶縁膜における前記第１の元素の濃度よりも高濃度で前記第２の元素が含まれており、
前記第３のゲート絶縁膜には前記第３の元素が含まれており、
前記第４のゲート絶縁膜には、前記第３のゲート絶縁膜における前記第３の元素の濃度よりも高濃度で前記第４の元素が含まれていることを特徴とする半導体装置。 The semiconductor device according to claim 10.
The first gate insulating film contains the first element;
The second gate insulating film contains the second element at a concentration higher than the concentration of the first element in the first gate insulating film;
The third gate insulating film contains the third element;
The semiconductor device, wherein the fourth gate insulating film contains the fourth element at a concentration higher than the concentration of the third element in the third gate insulating film.
前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴはｎチャネル型のＭＩＳＦＥＴであり、
前記第１の元素及び前記第２の元素は、希土類元素及びＭｇのうちから選ばれた少なくとも１つの元素であることを特徴とする半導体装置。 The semiconductor device according to claim 10 or 11,
The first MISFET and the second MISFET are n-channel MISFETs,
The semiconductor device, wherein the first element and the second element are at least one element selected from a rare earth element and Mg.
前記第３のＭＩＳＦＥＴ及び前記第４のＭＩＳＦＥＴはｐチャネル型のＭＩＳＦＥＴであり、
前記第３の元素及び前記第４の元素は、Ａｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの元素であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 10 to 12,
The third MISFET and the fourth MISFET are p-channel type MISFETs,
The semiconductor device, wherein the third element and the fourth element are at least one element selected from Al, Ti, Ta, and Hf.
前記第３のサイドウォール絶縁膜は、前記第３のゲート絶縁膜の側面及び前記第３のゲート電極の側面に接するように設けられ、前記第３の元素を含んでいる第３のオフセットスペーサを有しており、
前記第４のサイドウォール絶縁膜は、前記第４のゲート絶縁膜の側面及び前記第４のゲート電極の側面に接するように設けられ、前記第４の元素を含んでいる第４のオフセットスペーサを有していることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 10 to 13,
The third sidewall insulating film is provided in contact with the side surface of the third gate insulating film and the side surface of the third gate electrode, and includes a third offset spacer containing the third element. Have
The fourth sidewall insulating film is provided so as to be in contact with a side surface of the fourth gate insulating film and a side surface of the fourth gate electrode, and includes a fourth offset spacer containing the fourth element. A semiconductor device including the semiconductor device.
前記第３のサイドウォール絶縁膜は、前記第３のゲート絶縁膜の側面上及び前記第３のゲート電極の側面上に設けられ、前記第３の元素を含んでいる第３のサイドウォールスペーサを有しており、
前記第４のサイドウォール絶縁膜は、前記第４のゲート絶縁膜の側面上及び前記第４のゲート電極の側面上に設けられ、前記第４の元素を含んでいる第４のサイドウォールスペーサを有していることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 10 to 13,
The third sidewall insulating film is provided on a side surface of the third gate insulating film and a side surface of the third gate electrode, and includes a third sidewall spacer containing the third element. Have
The fourth sidewall insulating film is provided on a side surface of the fourth gate insulating film and on a side surface of the fourth gate electrode, and includes a fourth sidewall spacer containing the fourth element. A semiconductor device including the semiconductor device.
前記第３のゲート絶縁膜は、前記半導体基板上に形成された第３の下地ゲート絶縁膜と、前記第３の下地ゲート絶縁膜上に形成され、Ｈｆ酸化物及びＺｒ酸化物の少なくとも一方を含む第３の高誘電率膜とを有しており、
前記第４のゲート絶縁膜は、前記半導体基板上に形成された第４の下地ゲート絶縁膜と、前記第４の下地ゲート絶縁膜上に形成され、Ｈｆ酸化物及びＺｒ酸化物の少なくとも一方を含む第４の高誘電率膜とを有していることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 10 to 15,
The third gate insulating film is formed on the third base gate insulating film formed on the semiconductor substrate and the third base gate insulating film, and includes at least one of Hf oxide and Zr oxide. And a third high dielectric constant film including
The fourth gate insulating film is formed on the fourth base gate insulating film and the fourth base gate insulating film formed on the semiconductor substrate, and includes at least one of Hf oxide and Zr oxide. And a fourth high dielectric constant film.
前記第３のゲート電極は、前記第３のゲート絶縁膜上に形成され、ＴｉＮ及びＴａＮの少なくとも一方を含む第３のゲート電極膜と、前記第３のゲート電極膜上に形成された第３の導電性シリコン膜とを有しており、
前記第４のゲート電極は、前記第４のゲート絶縁膜上に形成され、ＴｉＮ及びＴａＮの少なくとも一方を含む第４のゲート電極膜と、前記第４のゲート電極膜上に形成された第４の導電性シリコン膜とを有していることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 10 to 16,
The third gate electrode is formed on the third gate insulating film, and includes a third gate electrode film including at least one of TiN and TaN, and a third gate electrode film formed on the third gate electrode film. A conductive silicon film, and
The fourth gate electrode is formed on the fourth gate insulating film, and includes a fourth gate electrode film including at least one of TiN and TaN, and a fourth gate electrode film formed on the fourth gate electrode film. And a conductive silicon film.
前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた前記第１のゲート電極とを形成する工程（ａ）と、
前記第１のゲート絶縁膜の側面上及び前記第１のゲート電極の側面上に、前記第１のゲート絶縁膜に正または負の固定電荷を誘起するための第１の元素を少なくとも一部に含む前記第１のサイドウォール絶縁膜を形成する工程（ｂ）とを備えている半導体装置の製造方法。 A method of manufacturing a semiconductor device including a first conductivity type first MISFET having a first gate insulating film, a first gate electrode, and a first sidewall insulating film formed on a semiconductor substrate. ,
(A) forming the first gate insulating film and the first gate electrode provided on the first gate insulating film;
A first element for inducing a positive or negative fixed charge in the first gate insulating film on at least a part of the side surface of the first gate insulating film and the side surface of the first gate electrode. A step (b) of forming the first sidewall insulating film.
熱処理を行って、前記第１のサイドウォール絶縁膜に含まれる前記第１の元素を前記第１のゲート絶縁膜中に拡散させる工程（ｃ）をさらに備えている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 18,
A method of manufacturing a semiconductor device, further comprising a step (c) of performing a heat treatment to diffuse the first element contained in the first sidewall insulating film into the first gate insulating film.
前記半導体装置は、前記半導体基板上に形成された第２のゲート絶縁膜、第２のゲート電極、及び第２のサイドウォール絶縁膜を有する第１導電型の第２のＭＩＳＦＥＴをさらに有し、
前記工程（ａ）では、前記第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられ、前記第１のゲート電極よりもゲート長が短い前記第２のゲート電極とをさらに形成し、
前記工程（ｂ）では、前記第２のゲート絶縁膜の側面上及び前記第２のゲート電極の側面上に、前記第２のゲート絶縁膜に正または負の固定電荷を誘起するための第２の元素を少なくとも一部に含む前記第２のサイドウォール絶縁膜をさらに形成し、
前記工程（ｃ）では、熱処理によって、前記第２のサイドウォール絶縁膜に含まれる前記第２の元素を前記第２のゲート絶縁膜中に拡散させることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 19,
The semiconductor device further includes a first conductivity type second MISFET having a second gate insulating film, a second gate electrode, and a second sidewall insulating film formed on the semiconductor substrate,
In the step (a), the second gate insulating film and the second gate electrode provided on the second gate insulating film and having a gate length shorter than that of the first gate electrode are further formed. And
In the step (b), a second for inducing a positive or negative fixed charge on the second gate insulating film on the side surface of the second gate insulating film and the side surface of the second gate electrode. Further forming the second sidewall insulating film containing at least a part of
In the step (c), the second element contained in the second sidewall insulating film is diffused in the second gate insulating film by a heat treatment, and the method for manufacturing a semiconductor device is characterized in that:
前記第１の元素は、前記第１のゲート絶縁膜に正の固定電荷を誘起するための元素であり、
前記第２の元素は、前記第２のゲート絶縁膜に正の固定電荷を誘起するための元素であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 20,
The first element is an element for inducing a positive fixed charge in the first gate insulating film,
The method of manufacturing a semiconductor device, wherein the second element is an element for inducing a positive fixed charge in the second gate insulating film.
前記半導体装置は、前記半導体基板上に形成された第３のゲート絶縁膜、第３のゲート電極、及び第３のサイドウォール絶縁膜を有する第２導電型の第３のＭＩＳＦＥＴと、前記半導体基板上に形成された第４のゲート絶縁膜、第４のゲート電極、及び第４のサイドウォール絶縁膜を有する第２導電型の第４のＭＩＳＦＥＴとをさらに有し、
前記工程（ｂ）の前、または前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記第３のゲート絶縁膜の側面上及び前記第３のゲート電極の側面上に、前記第３のゲート絶縁膜に負の固定電荷を誘起するための第３の元素を少なくとも一部に含む前記第３のサイドウォール絶縁膜を形成するとともに、前記第４のゲート絶縁膜の側面上及び前記第４のゲート電極の側面上に、前記第４のゲート絶縁膜に負の固定電荷を誘起するための第４の元素を少なくとも一部に含む前記第４のサイドウォール絶縁膜を形成する工程（ｄ）をさらに備え、
前記工程（ａ）では、前記第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に設けられた前記第３のゲート電極とをさらに形成するとともに、前記第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に設けられ、前記第３のゲート電極よりもゲート電極が短い前記第４のゲート電極とを形成し、
前記工程（ｃ）では、熱処理によって、前記第３のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第３のゲート絶縁膜中に拡散させるとともに、前記第４のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第４のゲート絶縁膜中に拡散させることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 21,
The semiconductor device includes: a third MISFET of a second conductivity type having a third gate insulating film, a third gate electrode, and a third sidewall insulating film formed on the semiconductor substrate; and the semiconductor substrate A second conductivity type fourth MISFET having a fourth gate insulating film, a fourth gate electrode, and a fourth sidewall insulating film formed thereon;
Before the step (b), or after the step (b) and before the step (c), on the side surface of the third gate insulating film and the side surface of the third gate electrode, Forming the third sidewall insulating film including at least part of the third element for inducing negative fixed charges in the third gate insulating film, and on the side surface of the fourth gate insulating film; Forming the fourth sidewall insulating film including at least a part of a fourth element for inducing a negative fixed charge in the fourth gate insulating film on a side surface of the fourth gate electrode; (D) is further provided,
In the step (a), the third gate insulating film and the third gate electrode provided on the third gate insulating film are further formed, and the fourth gate insulating film; Forming the fourth gate electrode provided on the fourth gate insulating film and having a gate electrode shorter than the third gate electrode;
In the step (c), an element for inducing a fixed charge contained in the third sidewall insulating film is diffused in the third gate insulating film by heat treatment, and the fourth sidewall insulating is performed. A method of manufacturing a semiconductor device, wherein an element for inducing a fixed charge contained in a film is diffused in the fourth gate insulating film.
前記工程（ａ）では、前記第１のゲート絶縁膜と前記第１のゲート電極との間に前記第１のゲート絶縁膜に正の固定電荷を誘起するための元素を含む第１の仕事関数調整膜を、前記第２のゲート絶縁膜と前記第２のゲート電極との間に前記第２のゲート絶縁膜に正の固定電荷を誘起するための元素を含む第２の仕事関数調整膜を、前記第３のゲート絶縁膜と前記第３のゲート電極との間に前記第３のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第３の仕事関数調整膜を、前記第４のゲート絶縁膜と前記第４のゲート電極との間に前記第４のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第４の仕事関数調整膜を、それぞれ形成し、
前記工程（ｃ）では、熱処理によって、前記第１の仕事関数調整膜の構成材料と前記第１のゲート絶縁膜の構成材料とが混合し、前記第２の仕事関数調整膜の構成材料と前記第２のゲート絶縁膜の構成材料とが混合し、前記第３の仕事関数調整膜の構成材料と前記第３のゲート絶縁膜の構成材料とが混合し、前記第４の仕事関数調整膜の構成材料と前記第４のゲート絶縁膜の構成材料とが混合することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 22,
In the step (a), a first work function including an element for inducing a positive fixed charge in the first gate insulating film between the first gate insulating film and the first gate electrode. A second work function adjusting film containing an element for inducing a positive fixed charge in the second gate insulating film between the second gate insulating film and the second gate electrode; A third work function adjusting film containing an element for inducing a negative fixed charge in the third gate insulating film between the third gate insulating film and the third gate electrode, A fourth work function adjusting film containing an element for inducing a negative fixed charge in the fourth gate insulating film between the fourth gate insulating film and the fourth gate electrode,
In the step (c), the constituent material of the first work function adjusting film and the constituent material of the first gate insulating film are mixed by heat treatment, and the constituent material of the second work function adjusting film and the The constituent material of the second gate insulating film is mixed, the constituent material of the third work function adjusting film and the constituent material of the third gate insulating film are mixed, and the constituent material of the fourth work function adjusting film is mixed. A manufacturing method of a semiconductor device, wherein a constituent material and a constituent material of the fourth gate insulating film are mixed.
前記第１の仕事関数調整膜及び前記第２の仕事関数調整膜は、共に希土類元素及びＭｇのうちから選ばれた少なくとも１つの元素を含んでおり、
前記第３の仕事関数調整膜及び前記第４の仕事関数調整膜は、共にＡｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの元素を含んでいることを特徴とする半導体装置の製造方法。 24. The method of manufacturing a semiconductor device according to claim 23,
The first work function adjusting film and the second work function adjusting film both contain at least one element selected from rare earth elements and Mg,
Both of the third work function adjusting film and the fourth work function adjusting film include at least one element selected from Al, Ti, Ta, and Hf. Production method.
前記工程（ｂ）は、前記第１のサイドウォール絶縁膜の一部であり、前記第１のゲート絶縁膜の側面及び前記第１のゲート電極の側面に接し、前記第１の元素を含む第１のオフセットスペーサと、前記第２のサイドウォール絶縁膜の一部であり、前記第２のゲート絶縁膜の側面及び前記第２のゲート電極の側面に接し、前記第２の元素を含む第２のオフセットスペーサとを形成する工程を含んでおり、
前記工程（ｄ）は、前記第３のサイドウォール絶縁膜の一部であり、前記第３のゲート絶縁膜の側面及び前記第３のゲート電極の側面に接し、前記第３のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第３のオフセットスペーサと、前記第４のサイドウォール絶縁膜の一部であり、前記第４のゲート絶縁膜の側面及び前記第４のゲート電極の側面に接し、前記第４のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第４のオフセットスペーサとを形成する工程を含んでいることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 22 to 24,
The step (b) is a part of the first sidewall insulating film, is in contact with the side surface of the first gate insulating film and the side surface of the first gate electrode, and contains the first element. A first offset spacer and a part of the second sidewall insulating film, in contact with a side surface of the second gate insulating film and a side surface of the second gate electrode, and a second element containing the second element. A step of forming an offset spacer of
The step (d) is a part of the third sidewall insulating film, is in contact with a side surface of the third gate insulating film and a side surface of the third gate electrode, and is formed on the third gate insulating film. A third offset spacer including an element for inducing a negative fixed charge; a part of the fourth sidewall insulating film; and a side surface of the fourth gate insulating film and the fourth gate electrode. A method of manufacturing a semiconductor device, comprising a step of forming a fourth offset spacer in contact with a side surface and including an element for inducing a negative fixed charge in the fourth gate insulating film.
前記第１の元素及び前記第２の元素は、希土類元素及びＭｇのうちから選ばれた少なくとも１つの元素であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device as described in any one of Claims 22-25,
The method for manufacturing a semiconductor device, wherein the first element and the second element are at least one element selected from a rare earth element and Mg.
前記第３の元素及び前記第４の元素は、Ａｌ、Ｔｉ、Ｔａ、及びＨｆのうちから選ばれた少なくとも１つの元素であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device as described in any one of Claims 22-26,
The method for manufacturing a semiconductor device, wherein the third element and the fourth element are at least one element selected from Al, Ti, Ta, and Hf.
前記工程（ａ）で形成される前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、前記第３のゲート絶縁膜、及び前記第４のゲート絶縁膜は、Ｈｆ酸化物及びＺｒ酸化物の少なくとも一方を含んでいることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device as described in any one of Claims 22-27,
The first gate insulating film, the second gate insulating film, the third gate insulating film, and the fourth gate insulating film formed in the step (a) are Hf oxide and Zr oxide. A method for manufacturing a semiconductor device, comprising at least one of the following.
前記工程（ａ）で形成される前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極、及び前記第４のゲート電極は、ＴｉＮ及びＴａＮのうち少なくとも一方を含んでいることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 22 to 28,
The first gate electrode, the second gate electrode, the third gate electrode, and the fourth gate electrode formed in the step (a) include at least one of TiN and TaN. A method for manufacturing a semiconductor device.
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