JP2012168227A - Driving circuit for electro-optical device, electro-optical device and electronic device - Google Patents
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Abstract
Description
本発明は、液晶などの電気光学装置において、データ線の電圧振幅を抑える技術に関す
る。
The present invention relates to a technique for suppressing the voltage amplitude of a data line in an electro-optical device such as a liquid crystal.
液晶などの電気光学装置では、走査線とデータ線との交差に対応して画素容量(液晶容
量)が設けられることにより画素が構成される。特許文献1は、画素容量に並列して補助
容量を設けるとともに、行毎に補助容量を共通接続した容量線を走査線の選択に同期させ
て二値電圧で駆動することにより、データ信号の電圧振幅を抑える容量線駆動について開
示している。特許文献1に記載の技術によれば、データ線駆動に係る電力消費を抑えるこ
とができる。
In an electro-optical device such as a liquid crystal, a pixel is configured by providing a pixel capacitance (liquid crystal capacitance) corresponding to the intersection of a scanning line and a data line. In
電気光学装置での液晶素子は、画素電極およびコモン電極で液晶を挟持する構成となっ
ている。このような構成で液晶に直流成分が印加されると、液晶が劣化して、過去に表示
した画像が残像となって現れる。このため、液晶に直流成分が印加されるのを防止するべ
く、画素電極に印加する電圧を、コモン電極に対して高位側の正極性電圧と低位側の負極
性電圧とで交互に切り替える交流駆動が行われることが多い。このような交流駆動で特許
文献1に記載された容量線駆動を行う場合、従来は、容量線駆動回路に、画素への書込極
性を指定する極性信号を供給して書込極性に対応した動作をさせる必要があった。しかし
ながら、電気光学装置の小型化などを実現する場合には、各種信号を入力するための端子
の数を減らすことが望ましい。またフレーム数を増やして動画表示品位を向上さたり、フ
レーム数を複数のサブフレームに分割して階調表現を行う場合には、高速駆動が必要とな
るが、極性信号の誤サンプリングを避けることが望ましい。
本発明は、このような事情に鑑みてなされたもので、その目的の一つは、画素への書込
極性を指定する極性信号を用いないで、当該書込極性に対応した容量線駆動を実現するた
めの技術を提供することである。
A liquid crystal element in an electro-optical device has a configuration in which liquid crystal is sandwiched between a pixel electrode and a common electrode. When a direct current component is applied to the liquid crystal in such a configuration, the liquid crystal deteriorates and an image displayed in the past appears as an afterimage. For this reason, in order to prevent a direct current component from being applied to the liquid crystal, the AC drive that alternately switches the voltage applied to the pixel electrode between the positive voltage on the higher side and the negative voltage on the lower side with respect to the common electrode. Is often performed. In the case where the capacitive line driving described in
The present invention has been made in view of such circumstances, and one of its purposes is to perform capacitive line driving corresponding to the writing polarity without using a polarity signal that specifies the writing polarity to the pixel. It is to provide the technology to realize.
上記目的を達成するために、本発明に係る電気光学装置の駆動回路にあっては、複数の
走査線と、複数のデータ線と、前記複数の走査線に沿った複数の容量線と、前記複数の走
査線及び前記複数の容量線と前記複数のデータ線との交差に対応して設けられ、(1)一
端が前記データ線に接続されるとともに、前記走査線が選択されたときに前記一端と他端
との間で導通状態になるスイッチング素子と、(2)一端が前記スイッチング素子に電気
的に接続され、他端が前記容量線に電気的に接続される補助容量と、を含む画素とを有す
る電気光学装置の駆動回路であって、所定の順番に前記走査線を選択する走査信号を出力
する走査線駆動回路と、前記各容量線に電気的に接続され、当該容量線に対し、対応する
前記走査線が選択されたときに第1電位信号を供給し、当該走査線の選択が終了したとき
以降に第2電位信号を供給する複数の容量線駆動回路とを備え、一の容量線に電気的に接
続される前記容量線駆動回路は、第1ラッチ回路と、第2ラッチ回路と、前記第1ラッチ
回路が保持する信号が第1論理レベルのときは前記第1電位信号を、第2論理レベルのと
きは前記第2電位信号を前記一の容量線に供給する信号出力回路とを有し、前記第1ラッ
チ回路は、一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも後
に選択される所定の走査線に対する走査信号が供給されたとき、前記第2ラッチ回路から
入力された信号をラッチするとともに、前記第2ラッチ回路から入力された信号を前記第
2ラッチ回路に対して出力し、前記第2ラッチ回路は、前記一垂直走査期間で、前記画素
において前記一の容量線に沿った走査線よりも先に選択される所定の走査線に対する走査
信号が供給されたとき、前記第1ラッチ回路から入力された信号をラッチするとともに、
前記第1ラッチ回路から入力された信号を論理反転して前記第1ラッチ回路に対して出力
することを特徴とする。本発明によれば、画素への書込極性を指定する極性信号を用いな
いで、当該書込極性に対応した容量線駆動を実現することができる。
In order to achieve the above object, in the drive circuit of the electro-optical device according to the present invention, a plurality of scanning lines, a plurality of data lines, a plurality of capacitance lines along the plurality of scanning lines, (1) One end is connected to the data line, and the scanning line is selected when the scanning line is selected. A switching element that is in a conductive state between one end and the other end; and (2) an auxiliary capacitor that has one end electrically connected to the switching element and the other end electrically connected to the capacitor line. A driving circuit for an electro-optical device having pixels, and a scanning line driving circuit that outputs a scanning signal for selecting the scanning lines in a predetermined order; and a capacitor line that is electrically connected to the capacitor lines. On the other hand, when the corresponding scanning line is selected A plurality of capacitor line driving circuits that supply one potential signal and supply a second potential signal after the selection of the scanning line is completed, and the capacitor line driving electrically connected to one capacitor line The circuit includes a first latch circuit, a second latch circuit, and the first potential signal when a signal held by the first latch circuit is at a first logic level, and the second potential when the signal held by the first latch circuit is at a second logic level. A signal output circuit for supplying a signal to the one capacitor line, and the first latch circuit is selected after the scan line along the one capacitor line in the pixel in one vertical scanning period. When a scanning signal for a predetermined scanning line is supplied, the signal input from the second latch circuit is latched, and the signal input from the second latch circuit is output to the second latch circuit, The second latch circuit includes the When a scanning signal for a predetermined scanning line selected before the scanning line along the one capacitance line is supplied in the pixel in the vertical scanning period, the signal input from the first latch circuit is latched. And
The signal input from the first latch circuit is logically inverted and output to the first latch circuit. According to the present invention, it is possible to realize capacitive line driving corresponding to the writing polarity without using a polarity signal designating the writing polarity to the pixel.
本発明において、前記走査線駆動回路により前記走査信号が出力されて選択された走査
線に対応する画素へ供給するデータ信号の書込極性を、前記走査線駆動回路の垂直走査方
向に対して前記走査線毎に反転するライン反転方式に従って、前記データ信号を供給する
データ線駆動回路を備え、前記一垂直走査期間において前記第1ラッチ回路がラッチする
信号の論理レベルが、前記垂直走査方向に対して前記容量線毎に反転するように、前記各
容量線駆動回路が構成されるようにしてもよい。本発明によれば、走査線の選択が開始さ
れる前に、容量線駆動回路を予め第1番目の垂直走査期間の書込極性に対応した状態にす
ることができる。
In the present invention, the writing polarity of the data signal supplied to the pixel corresponding to the selected scanning line when the scanning signal is output by the scanning line driving circuit is set to the vertical scanning direction of the scanning line driving circuit. In accordance with a line inversion method for inverting each scanning line, a data line driving circuit for supplying the data signal is provided, and the logic level of the signal latched by the first latch circuit in the one vertical scanning period is in the vertical scanning direction. The capacitor line drive circuits may be configured so that each capacitor line is inverted. According to the present invention, before the selection of the scanning line is started, the capacitor line driving circuit can be brought into a state corresponding to the writing polarity in the first vertical scanning period in advance.
本発明において、前記第1ラッチ回路は、前記一垂直走査期間の開始前に入力される初
期化信号に応じて、前記一方の論理レベルに保持するようにしてもよい。本発明によれば
、液晶素子をライン反転方式に従って駆動してフリッカーの発生を抑制することができる
。
In the present invention, the first latch circuit may be held at the one logic level in accordance with an initialization signal input before the start of the one vertical scanning period. According to the present invention, it is possible to suppress the occurrence of flicker by driving the liquid crystal element according to the line inversion method.
本発明において、前記第1ラッチ回路は、前記一垂直走査期間の開始前にLレベルから
Hレベルに遷移する前記初期化信号が一方の入力端に入力されるNANDゲートと、前記
NANDゲートの出力レベルを論理反転して、当該NANDゲートの他方の入力端に帰還
するインバーターとを含み、前記第2ラッチ回路は、前記NANDゲート又は前記インバ
ーターの出力信号をラッチするようにしてもよい。本発明によれば、第1ラッチ回路を構
成する論理回路の数の増大を抑えることができる。
In the present invention, the first latch circuit includes a NAND gate to which the initialization signal that transitions from an L level to an H level before the start of the one vertical scanning period is input to one input terminal, and an output of the NAND gate And an inverter that reverses the level and feeds back to the other input terminal of the NAND gate, and the second latch circuit may latch the output signal of the NAND gate or the inverter. According to the present invention, an increase in the number of logic circuits constituting the first latch circuit can be suppressed.
本発明において、前記初期化信号は、前記走査線駆動回路により前記走査線の選択が開
始された後、前記画素へのデータ信号の書込極性が第1番目の垂直走査期間と共通である
垂直走査期間の開始前であり、かつ、当該垂直走査期間の前の垂直走査期間で前記画素に
データ信号が供給された後に、前記第1ラッチ回路に入力されるようにしてもよい。本発
明によれば、走査線の選択が開始された後に、第1及び第2ラッチ回路で保持される論理
レベルに誤りが生じた場合であっても、容量線駆動回路を書込極性に対応した状態に復帰
させることができる。
In the present invention, the initialization signal is a vertical signal whose write polarity of the data signal to the pixel is common to the first vertical scanning period after selection of the scanning line is started by the scanning line driving circuit. The data signal may be input to the first latch circuit after the data signal is supplied to the pixel in the vertical scanning period before the start of the scanning period and before the vertical scanning period. According to the present invention, even if an error occurs in the logic level held in the first and second latch circuits after the selection of the scanning line is started, the capacitor line driving circuit is adapted to the writing polarity. It can be restored to the state.
本発明において、前記容量線駆動回路は、前記画素を配列した表示領域を挟んで前記走
査線駆動回路の反対側に設けられるようにしてもよい。本発明によれば、容量線駆動回路
が走査線駆動回路側に配置されないので、電気光学装置の額縁領域の肥大化を抑制するこ
とができる。
本発明において、前記走査線駆動回路は、垂直走査方向が可変であり、前記走査線駆動
回路の垂直走査方向を指定する転送方向制御信号に応じて、前記垂直走査方向に関わらず
、前記第1ラッチ回路が、前記後に選択される所定の走査線に出力される走査信号が供給
されたとき、前記第2ラッチ回路から入力された信号をラッチするとともに、前記第2ラ
ッチ回路に対して出力し、前記第2ラッチ回路が、前記先に選択される所定の走査線に出
力される走査信号が供給されたとき、前記第1ラッチ回路から入力された信号をラッチす
るとともに、前記第1ラッチ回路から入力された信号を論理反転して前記第1ラッチ回路
に対して出力するようにしてもよい。本発明によれば、走査線駆動回路の垂直走査方向が
可変である場合であっても、その垂直走査方向に関わらず、画素への書込極性に対応した
容量線駆動を実現することができる。
ことができる。
なお、本発明は、電気光学装置、電気光学装置を含む電子機器としても概念することが
可能である。
In the present invention, the capacitor line driving circuit may be provided on the opposite side of the scanning line driving circuit across a display region in which the pixels are arranged. According to the present invention, since the capacitive line driving circuit is not arranged on the scanning line driving circuit side, enlargement of the frame area of the electro-optical device can be suppressed.
In the present invention, the scanning line driving circuit has a variable vertical scanning direction, and the first scanning line is controlled regardless of the vertical scanning direction in accordance with a transfer direction control signal designating the vertical scanning direction of the scanning line driving circuit. The latch circuit latches the signal inputted from the second latch circuit and outputs it to the second latch circuit when a scanning signal outputted to the predetermined scanning line selected later is supplied. The second latch circuit latches a signal input from the first latch circuit when a scanning signal output to the predetermined scanning line selected previously is supplied, and the first latch circuit The signal input from may be logically inverted and output to the first latch circuit. According to the present invention, even when the vertical scanning direction of the scanning line driving circuit is variable, it is possible to realize capacitive line driving corresponding to the writing polarity to the pixel regardless of the vertical scanning direction. .
be able to.
The present invention can also be conceptualized as an electro-optical device and an electronic apparatus including the electro-optical device.
以下、本発明の実施の形態について図面を参照しつつ説明する。
[第1実施形態]
図1は、第1実施形態に係る電気光学装置の全体構成を示すブロック図である。
図1に示すように、電気光学装置1は、表示領域100を有し、その周辺に、走査線駆
動回路130と、データ線駆動回路140と、複数(ここでは、320個)の容量線駆動
回路150とが配置された周辺回路内蔵型のパネル構成である。表示制御回路20は、こ
の周辺回路内蔵型のパネルと、例えばFPC(flexible printed circuit)基板によって
接続される。
Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
FIG. 1 is a block diagram illustrating an overall configuration of the electro-optical device according to the first embodiment.
As shown in FIG. 1, the electro-
表示領域100は、複数の画素110が配列される領域である。表示領域100では、
第1,2,3,…,320行の320本の走査線112が、一方向(図中行方向)に延在
するように設けられる。また、表示領域100では、第1,2,3,…,240列の24
0本のデータ線114が、走査線112に直交する方向(図中縦方向)に延在するように
設けられる。各データ線114と各走査線112とは互いに電気的に絶縁を保つように設
けられる。そして、1本の走査線112と、1本のデータ線114との交差(交点)に対
応して1画素が配置されるように、320本の走査線112と240本のデータ線114
との交点に対応して、画素110が設けられる。よって、表示領域100においては、画
素110が縦320行×横240列でマトリクス状に配列される。
The
320
Zero
さらに、第1〜320行の走査線112に対応して、第1〜320行の容量線132が
行方向に延在して設けられる。各行の容量線132は、対応する行の走査線112に沿っ
て設けられる。
なお、第1〜320行以外に第0行及び第321行の走査線112が設けられるが、こ
の走査線112は、画素110に対応しておらず、ダミーの走査線として機能するもので
ある。このダミー走査線は、それぞれ第1,320行の容量線132が接続される容量線
駆動回路150の駆動を助けるためのものであるが、その機能については後述する。
Further, the first to 320th
The scanning lines 112 in the 0th and 321st rows are provided in addition to the first to 320th rows, but the
また、表示領域100では、走査線112が所定の順番で排他的に走査線駆動回路13
0によって選択される。第i行の走査線112が選択されて走査線駆動回路130によっ
て供給される走査信号を、以下では走査信号「G(i)」と表す。また、第i行の走査線
112に対応する容量線132に供給される容量信号を、以下では容量信号「Sc(i)」
と表す。
In the
Selected by 0. The scanning signal supplied from the scanning
It expresses.
図2は、画素110の等価回路、及びその周辺の構成を示す図である。図2は、具体的
には、第j(j=1〜240)列の画素110であって、第i行の画素110、これらに
接続される走査線112、容量線132、及び容量線駆動回路150を示す。
画素110は、画素電極118とコモン電極108とで液晶105を挟持した画素容量
(ここでは、液晶素子)120を有している。ここでは、液晶105をVA方式として、
画素容量120が電圧無印加時において黒状態となるノーマリーブラックモードであると
する。また、この等価回路では、画素容量120に対して並列に補助容量(蓄積容量)1
25が設けられる。補助容量125は、一端が画素電極118に電気的に接続され、他端
が容量線132に電気的に接続される。
ここで、走査線112が選択されてHレベルになると、その走査線112にゲート電極
が電気的に接続されたTFT116がオンとなり、画素電極118がデータ線114に接
続される。このため、走査線112がHレベルであるときに、データ線114に階調に応
じた電圧レベルのデータ信号が供給されると、そのデータ信号は、オンしたTFT116
を介して画素電極118に供給される。そして、走査線112が非選択とされてLレベル
になると、TFT116はオフするが、画素電極に印加された電圧は、画素容量120の
容量性及び補助容量125によって保持される。
画素容量120では、画素電極118及びコモン電極108によって生じる電界に応じ
て液晶105の分子配向状態が変化する。このため、画素容量120は、反射型であれば
、印加・保持電圧に応じた反射率となる。表示領域100では、画素容量120毎に反射
率が変化するので、画素容量120が画素110に相当する。
また、第i行の画素110の補助容量125において、TFT116に電気的に接続さ
れる一端に対する他端は、第i行の容量線132に電気的に接続される。そして、第i行
の容量線132は、第i行に対応した容量線駆動回路150に電気的に接続される。
FIG. 2 is a diagram illustrating an equivalent circuit of the
The
It is assumed that the
25 is provided. The
Here, when the
Is supplied to the
In the
Further, in the
以上の構成の画素110を配列してなる表示領域100は、画素電極118が形成され
た素子基板とコモン電極108が形成された対向基板との一対の基板同士を、電極形成面
が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶10
5を封止した構成となっている。このため、画素容量120は、画素電極118とコモン
電極108とで誘電体の一種である液晶105を挟持したものとなり、画素電極118と
コモン電極108との電位差を保持する。
In the
5 is sealed. Therefore, the
図1に戻って説明する。
表示制御回路20は、各種の制御信号を出力して電気光学装置1の各部を制御する。
第1に、表示制御回路20は、スタートパルスDy及びクロック信号Clyを走査線駆動
回路130に出力する。第2に、表示制御回路20は、データビットDb、クロック信号
Clx、転送開始パルスXSPを、データ線駆動回路140に出力する。第3に、表示制御回
路20は、初期化信号YRESを容量線駆動回路150に出力する。また、表示制御回路2
0は、コモン電極108にコモン電圧LCcomを印加する。
Returning to FIG.
The
First, the
0 applies the common voltage LCcom to the
図3は、表示制御回路20が出力する各信号の時系列変化を示すタイミングチャートで
ある。以下、図3を参照しつつ電気光学装置1の各部の動作を説明する。
第1に、走査線駆動回路130について説明する。
走査線駆動回路130は、表示制御回路20から供給されるスタートパルスDy及びク
ロック信号Clyに従って、図1中の上から下に向かって、走査線112を一本ずつ順次選
択する。具体的には、走査線駆動回路130は、iの値が大きくなる方向に、一本ずつ排
他的に走査線112を選択する。そして、走査線駆動回路130は、選択した第i行の走
査線112に対して走査信号G(i)を供給する。走査線駆動回路130は、選択した走
査線112への走査信号をHレベルに相当する選択電圧VHとし、それ以外の走査線11
2への走査信号をLレベルに相当する非選択電圧VLとする。
FIG. 3 is a timing chart showing the time series change of each signal output from the
First, the scanning
The scanning
The scanning signal to 2 is set to a non-selection voltage VL corresponding to the L level.
より詳細には、図3に示すように、走査線駆動回路130は、スタートパルスDyをデ
ューティ比が50%であるクロック信号Clyに従って順次シフトさせ、パルス幅をクロッ
ク信号Clyの半周期よりも狭めて、走査信号G(0),G(1),G(2),G(3),G(4),…,
G(317),G(318),G(319),G(320),G(321)としてそれぞれ出力するものである。
この実施形態で、フレーム期間とは、表示領域100を駆動することによって、画像の
1コマ分を表示させるのに要する期間をいう。フレーム期間は、垂直走査周波数が60H
zであれば、その逆数である約16.67ミリ秒である。このようなフレーム期間は、図
3に示すように、走査信号G(0)がHレベルになってから走査信号G(321)がLレベルにな
るまでの垂直有効走査期間Faのほか、それ以外の垂直帰線期間が含まれる。
なお、クロック信号Clyの論理レベルが一定である半周期分の期間を、水平走査期間(
H)とする。この水平走査期間(H)のうち、時間的に前方において走査信号がHレベル
となる期間を水平有効走査期間とすると、残りの期間が水平帰線期間になる。
More specifically, as shown in FIG. 3, the scanning
These are output as G (317), G (318), G (319), G (320), and G (321), respectively.
In this embodiment, the frame period refers to a period required to display one frame of an image by driving the
If z, the reciprocal is approximately 16.67 milliseconds. As shown in FIG. 3, such a frame period includes a vertical effective scanning period Fa from when the scanning signal G (0) becomes H level to when the scanning signal G (321) becomes L level, and other than that. Vertical blanking periods are included.
A period corresponding to a half cycle in which the logic level of the clock signal Cly is constant is a horizontal scanning period (
H). In the horizontal scanning period (H), when a period in which the scanning signal is at the H level in the front in time is a horizontal effective scanning period, the remaining period is a horizontal blanking period.
第2に、データ線駆動回路140に関わる内容を説明する。
表示制御回路20は、画素110に指定される階調レベルに応じて、これらのオン又は
オフ駆動を指定するために、図示せぬ上位装置から供給される各画素の階調レベルを指定
した表示データを、データビットDbに変換してデータ線駆動回路140に出力する。デ
ータ線駆動回路140は、表示制御回路20から転送開始パルスXSPが供給されてから、
クロック信号Clxに従ったタイミングで第1〜240列のデータ線114に、それぞれデ
ータビットDbに応じた電圧レベルのデータ信号を供給する。表示制御回路20からデー
タ線駆動回路140に供給されるデータビットDbは、それぞれ画素110の階調(濃度
)を制御するためのデジタルデータである。
Second, the contents related to the data line driving
The
A data signal having a voltage level corresponding to the data bit Db is supplied to the
電気光学装置1にあっては、画素110は、高位側電圧であるHレベル、又は低位側電
圧であるLレベルのデータ信号のいずれか一方であるデータビットDbに従って階調の表
示を行う。その際、表示制御回路20は、液晶105に直流成分が印加されるのを防止す
るべく、画素電極118に印加する電圧を、コモン電極108に対して高位側の正極性電
圧と低位側の負極性電圧とで交互に切り替える交流駆動で、画素110にデータを書き込
む。ただし、この実施形態では、いわゆる面反転方式に従ってデータ線駆動回路140が
画素110にデータを書き込む。面反転方式では、反転周期を1垂直走査期間(つまり、
1フレーム期間)とする。すなわち、1列のデータ線114に着目すると、当該データ線
114を介してデータ信号が供給される画素1列に対して、1垂直走査期間にわたって同
一極性のデータ信号が書き込まれた後、次の垂直走査期間では、当該データ線114に供
給されるデータ信号の極性が反転する。書込極性については、画素容量120に対して階
調に応じた電圧を保持させる際に、コモン電極108のコモン電圧LCcomよりも画素電
極118の電位を高位側とする場合を「正極性」といい、低位側とする場合を「負極性」
という。電圧については、特に説明のない限り、図示省略した電源の接地電位を電圧ゼロ
の基準とする。
表示制御回路20は、書込極性が正極性である場合、画素110を液晶印加電圧>0V
にするときは、Hレベルのデータビットを出力し、画素110を液晶印加電圧=0Vにす
るときは、Lレベルのデータビットを出力する。一方、表示制御回路20は、書込極性が
負極性である場合、画素110を液晶印加電圧<0VにするときはLレベルのデータビッ
トを出力し、画素110を液晶印加電圧=0Vにするときは、Hレベルのデータビットを
出力する。
データ線駆動回路140の構成の説明は以上である。
In the electro-
1 frame period). That is, when attention is paid to one column of
That's it. As for the voltage, unless otherwise specified, the ground potential of the power supply not shown is used as a reference for zero voltage.
When the writing polarity is positive, the
When the
The configuration of the data line driving
第3に、容量線駆動回路150に関わる内容について説明する。
図3に示すように、容量線駆動回路150は、第1フレーム(奇数フレーム)のように
書込極性が正極性書込である場合、第i行の容量線132に出力する容量信号Sc(i)を
、第i行の走査線112が選択される以前や選択されるときに、二値電圧のうち低位側で
ある電圧VSLの電位信号(第1電位信号)を供給する。そして、容量線駆動回路150は
、当該走査線112の選択が終了したとき以降に、二値電圧のうち高位側である電圧VSH
の電位信号(第2電位信号)を供給する。一方、容量線駆動回路150は、第2フレーム
(偶数フレーム)のように負極性書込である場合、第i行の容量線132に出力する容量
信号Sc(i)を、第i行の走査線112が選択される以前や走査線112が選択されると
きに、二値電圧のうち高位側である電圧VSHの電位信号(第1電位信号)を供給する。そ
して、容量線駆動回路150は、当該走査線112の選択が終了したとき以降に、二値電
圧のうち低位側である電圧VSLの電位信号(第2電位信号)を供給する。以下では、ここ
で、画素容量120と補助容量125との接続点の電位を、「Vpix」と表すことがある
。
Third, contents related to the capacitor
As shown in FIG. 3, when the writing polarity is positive polarity writing as in the first frame (odd frame), the capacitance
Are supplied (second potential signal). On the other hand, in the case of negative polarity writing as in the second frame (even frame), the capacitance
続いて、電気光学装置1の表示動作について説明する。
まず、第1行の走査線112に供給される走査信号G(1)がHレベルになると、第1
行第1列〜第1行第240列の画素におけるTFT116がオンし、これらの画素電極1
18に、それぞれ対応するデータ信号が供給される。このため、第1行第1列〜第1行第
240列の画素110の画素容量120には、データ信号の電圧と、コモン電極108の
コモン電圧LCcomとの電位差が印加される。ここで、走査信号G(1)がHレベルになる
水平有効走査期間Faにおいて、正極性書込である場合、第1行の容量線132の容量信
号Sc(1)は低位側電圧VSLである。このため、第1行第1列〜第1行第240列の補助
容量125には、それぞれデータ信号の電圧と電圧VSLとの電位差が印加される。そして
、走査信号G(1)がLレベルに遷移すると、第1行第1列〜第1行第240列の画素1
10におけるTFT116がオフする。そして、走査信号G(2)がHレベルに遷移する
と、第1行の容量線132の容量信号Sc(1)は、高位側の電圧VSHにシフトさせられる
。
一方、水平有効走査期間Faにおいて負極性書込である場合、走査信号G(1)がHレベ
ルに遷移したとき、第1行の容量線132の容量信号Sc(1)は高位側電圧VSHである。
このため、第1行第1列〜第1行第240列の補助容量125には、それぞれデータ信号
の電圧と電圧VSHとの電位差が印加される。そして、走査信号G(1)がLレベルに遷移
すると、第1行第1列〜第1行第240列の画素110におけるTFT116がオフする
。そして、走査信号G(2)がHレベルに遷移すると、第1行の容量線132の容量信号
Sc(1)は、低位側の電圧VSLにシフトさせられる。
Subsequently, a display operation of the electro-
First, when the scanning signal G (1) supplied to the
The
Each corresponding data signal is supplied to 18. Therefore, a potential difference between the voltage of the data signal and the common voltage LCcom of the
The
On the other hand, in the case of negative polarity writing in the horizontal effective scanning period Fa, when the scanning signal G (1) transitions to the H level, the capacitance signal Sc (1) of the
Therefore, a potential difference between the voltage of the data signal and the voltage VSH is applied to the
以上のような容量線132の駆動により、画素電極118の電圧は、走査信号G(i)が
Hレベルになったときに正極性書込である場合、データ信号の電圧Vp(+)となる。この後
、容量線132の容量信号Sc(i)が電圧VSLから電圧VSHにシフトしたことにより、電圧
Vp(+)は電圧ΔVpixだけ上昇し、電圧VpixはVp(+)+ΔVpixとなる。一方、偶数フレ
ームのように負極性書込が指定されていれば、画素電極118の電圧は、データ信号の電
圧Vp(-)になり、この後、容量線132の容量信号Sc(i)が電圧VSHから電圧VSLにシフ
トしたことにより、電圧Vp(-)はΔVpixだけ低下し、電圧VpixはVp(-)−ΔVpixとな
る。
なお、補助容量をCst、液晶容量をClcとし、その他の微小な寄生容量を無視すると電
圧ΔVpixは、下記式(1)の関係を満たす。
ΔVpix=|VSH-VSL|×Cst/(Cst+Clc) ・・・(1)
以上の容量線駆動を実現する容量線駆動回路150についてより具体的に説明する。
By driving the
If the auxiliary capacitance is Cst, the liquid crystal capacitance is Clc, and other minute parasitic capacitances are ignored, the voltage ΔVpix satisfies the relationship of the following formula (1).
ΔVpix = | VSH−VSL | × Cst / (Cst + Clc) (1)
The capacitor
図4は、容量線駆動回路150の構成を示す図である。
容量線駆動回路150は、第1ラッチ回路151と、第2ラッチ回路152と、信号出
力回路154とを有する。以下、第i行の容量線132に接続される容量線駆動回路15
0を代表させて説明する。
第1ラッチ回路151は、所定のタイミングで第2ラッチ回路152によりサンプリン
グされた信号をラッチするラッチ回路である。第1ラッチ回路151は、NANDゲート
1511と、インバーター1512,1514,1516,1517と、トランスファー
ゲート1513,1515とにより構成される。なお、本実施形態では第1ラッチ回路1
51の入出力端を、図示のとおり入力端IN1及び出力端OUT11,OUT12と定める。
NANDゲート1511は、一方の入力端に初期化信号YRESが入力されるものである
。インバーター1512は、NANDゲート1511の出力信号を論理反転して、トラン
スファーゲート1513を経由してNANDゲート1511の他方の入力端に帰還するも
のである。NANDゲート1511及びインバーター1512によって構成される帰還型
の回路により実現されるスタティック型のメモリーによって、第1ラッチ回路151でH
レベル又はLレベルの一方の論理レベルに保持される。
FIG. 4 is a diagram illustrating a configuration of the capacitor
The capacitor
A description will be given by taking 0 as a representative.
The
The input / output terminals 51 are defined as an input terminal IN1 and output terminals OUT11 and OUT12 as shown in the figure.
The
It is held at one of the logic levels of level or L level.
トランスファーゲート1513,1515はそれぞれ、第(i+1)行の走査線112
に対する走査信号G(i+1)に応じてオンオフするものである。具体的には、トランスフ
ァーゲート1513には、走査信号G(i+1)と、インバーター1514によって論理反
転された走査信号G(i+1)とが入力される。トランスファーゲート1515には、走査
信号G(i+1)と、インバーター1516によって論理反転された走査信号G(i+1)とが
入力される。なお、走査信号G(i+1)は、一垂直走査期間で第i行の走査線112より
も後に選択される走査線に対して供給される信号である。また、トランスファーゲート1
513,1515は同時にオンすることはない。例えば、Lレベルの走査信号G(i+1)
に応じてトランスファーゲート1513がオンしたとき、インバーター1512の出力レ
ベルの信号が、NANDゲート1511の入力端及び出力端OUT11に供給される。一方、
Hレベルの走査信号G(i+1)に応じてトランスファーゲート1515がオンしたとき、
第1ラッチ回路151は、走査信号G(i+1)が供給されたときに、第2ラッチ回路15
2の出力信号をラッチする。このラッチによって第1ラッチ回路151で保持される信号
を論理反転した信号が出力端OUT12に供給される。
The
Is turned on / off in response to a scanning signal G (i + 1). Specifically, the scanning signal G (i + 1) and the scanning signal G (i + 1) logically inverted by the
513 and 1515 are not turned on at the same time. For example, an L level scanning signal G (i + 1)
Accordingly, when the
When the
The
2 output signals are latched. By this latch, a signal obtained by logically inverting the signal held in the
ところで、初期化信号YRESは、容量線駆動回路150の状態を第1フレームの書込極
性に対応したものに初期化するための信号である。図3に示すように、本実施形態の初期
化信号YRESは、第(i−1)行の走査線112が非選択状態のときに、第1フレームの
開始前にLレベルからHレベルに遷移するものである。具体的には、初期化信号YRESが
Lレベルのときにトランスファーゲート1513がオンすると、第1ラッチ回路151で
はLレベルに保持されて出力端OUT12の出力レベルはHレベルとなる。
なお、初期化信号YRESがHレベルのときには、初期化信号YRESは容量線駆動回路15
0が実現する容量線駆動に影響を与えない。
ところで、初期化信号YRESによる初期化動作は、第(i−1)行の走査線112が選
択状態にならない限り第2ラッチ回路152には影響を与えない。ここでは、走査線11
2は初期化動作の開始時には非選択状態であるものとする。
By the way, the initialization signal YRES is a signal for initializing the state of the capacitance
Note that when the initialization signal YRES is at the H level, the initialization signal YRES is output from the capacitor line driving circuit 15.
0 does not affect the capacity line drive realized.
By the way, the initialization operation by the initialization signal YRES does not affect the
2 is assumed to be in a non-selected state at the start of the initialization operation.
第2ラッチ回路152は、所定のタイミングで第1ラッチ回路151によりサンプリン
グされる信号をラッチするラッチ回路である。第2ラッチ回路152は、トランスファー
ゲート1521,1523と、インバーター1522,1524,1525,1526と
、インバーター153とにより構成される。
The
トランスファーゲート1521,1523はそれぞれ、第(i−1)行の走査線112
に供給される走査信号G(i-1)に応じてオンオフする。具体的には、トランスファーゲ
ート1521には、走査信号G(i-1)と、インバーター1522によって論理反転され
た走査信号G(i-1)とが入力され、トランスファーゲート1523には、走査信号G(i
-1)と、インバーター1524によって論理反転された走査信号G(i-1)とが入力され
る。走査信号(i-1)は、一垂直走査期間で第i行の走査線112よりも先に選択される
所定の走査線に供給される信号である。トランスファーゲート1521,1523は同時
にオンする期間がなく、Hレベルの走査信号G(i-1)に応じてトランスファーゲート1
521がオンしたとき、第1ラッチ回路151の出力信号が第2ラッチ回路152に取り
込まれ、第2ラッチ回路152はその信号をラッチする。換言すると、第1ラッチ回路1
51は、Hレベルの走査信号G(i-1)が第2ラッチ回路152に供給されたとき、自身
が保持する信号を第2ラッチ回路152にサンプリングする(つまり、書き込む)。その
後、Lレベルの走査信号G(i-1)に応じてトランスファーゲート1523がオンすると
、インバーター1525,1526によって構成される帰還型の回路により実現されるス
タティック型のメモリーによって、第2ラッチ回路152がラッチした信号が保持される
。この信号の論理レベルは、第2ラッチ回路152がラッチした信号のそれと同じである
。
The
Is turned on / off in accordance with the scanning signal G (i-1) supplied to. Specifically, the scanning signal G (i−1) and the scanning signal G (i−1) logically inverted by the
-1) and the scanning signal G (i-1) logically inverted by the
When 521 is turned on, the output signal of the
51, when an H level scanning signal G (i-1) is supplied to the
インバーター153は、第2ラッチ回路152で保持される信号を論理反転して、入力
端IN1を介して第1ラッチ回路151に出力する反転回路である。上述したように、第1
ラッチ回路151に走査信号G(i+1)が供給されたとき、トランスファーゲート151
5がオンする。よって、第2ラッチ回路152は、第(i+1)行の走査線に対する走査
信号G(i+1)が供給されたとき、走査信号G(i-1)に応じて第2ラッチ回路152がラ
ッチした信号を論理反転して、この第1ラッチ回路151にサンプリングするものである
。
The
When the scanning signal G (i + 1) is supplied to the
5 turns on. Therefore, the
信号出力回路154は、高位側電圧VSHを印加する電源ラインと、低位側電圧VSLを印加
する電源ラインとの間に直列接続された、PMOSトランジスター1541と、NMOS
トランジスター1542とを有している。PMOSトランジスター1541は、第1ラッ
チ回路151の出力端OUT12の論理レベルがLレベルのときだけオンし、高位側電圧VSHの
容量信号Sc(i)を、容量線132に出力する。NMOSトランジスター1542は、第
1ラッチ回路151の出力端OUT12の論理レベルがHレベルのときだけオンし、低位側電
圧VSLの容量信号Sc(i)を、容量線132に出力する。
このように、信号出力回路154は、第1ラッチ回路151で保持される論理レベルに
応じた電圧を選択して、容量線132に印加する電位信号を出力するものである。上述し
たように、第1フレームの開始前に初期化信号YRESがLレベルからHレベルに遷移する
から、第1フレームの開始時にあっては、出力端OUT12の出力レベルはHレベルである。
よって、信号出力回路154は、第1フレームの開始時(正極性)においては、予め低位
側の電圧VSLの容量信号Sc(i)を容量線132に出力する。
The
A transistor 1542. The
As described above, the
Therefore, the
容量線駆動回路150の構成の説明は以上であるが、続いて、その動作について図5を
参照しつつ説明する。図5は、第1行の容量線132に対応する容量線駆動回路150内
の論理レベルの時系列変化を示すタイミングチャートである。具体的には、図5には、出
力端OUT11,OUT12,IN1の論理レベルの時系列変化を示している。なお、以下では、第1
行の容量線132に対応する容量線駆動回路150の動作を代表して説明するので、参考
のために、以下の説明で用いる走査信号及び容量信号の時系列変化も併せて図5に示す。
なお、この場合、第(i−1)行の走査線112は第0行の走査線112であり、第(
i+1)行の走査線112は第2行の走査線112である。
Although the description of the configuration of the capacitor
Since the operation of the capacitor
In this case, the
The (i + 1) -th
まず、表示制御回路20が第1フレームの開始前である時刻t1において、初期化信号
YRESをLレベルからHレベルに遷移させる。これにより、第1ラッチ回路151の出力
端OUT11は強制的にLレベルとなり、出力端OUT12は強制的にHレベルとなる。よって、容
量信号Sc(i)は低位側電圧VSLとなる。ただし、第0行の走査線112は未だ選択され
ていないから、第2ラッチ回路152で保持される論理レベルは不定である。
続いて、時刻t2において走査線駆動回路130により第0行の走査線112が選択さ
れ、第2ラッチ回路152に走査信号G(0)が供給されると、トランスファーゲート1
521がオンする。これにより第2ラッチ回路152は、出力端OUT11を介してLレベル
の信号をラッチする。このラッチにより、第2ラッチ回路152はLレベルの信号を保持
し、その出力信号の論理レベルはHレベルに確定される。
First, at time t1, which is before the start of the first frame, the
Subsequently, when the
521 turns on. As a result, the
次に、第0行の走査線112がHレベルからLレベルに遷移し、時刻t3において走査
線駆動回路130により第1行の走査線112が選択されると、トランスファーゲート1
521がオフする。これにより第2ラッチ回路152は第1ラッチ回路151とは遮断さ
れるが、第2ラッチ回路152は引き続きLレベルに保持する。このときも、インバータ
ー153は、第2ラッチ回路152で保持されるLレベルの信号を、Hレベルに論理反転
して第1ラッチ回路151に出力する。しかしながら、第1ラッチ回路151のトランス
ファーゲート1515はオフである。よって、このとき第1ラッチ回路151によるラッ
チは行われず、第1ラッチ回路151において出力端OUT12の出力レベルはHレベルに保
持される。よって、時刻t3以降において、容量信号Sc(i)が低位側電圧VSLである状
態が継続する。
なお、第i行の容量線駆動回路150には、第i行の走査線112に供給される走査信
号G(i)が入力されないため、この走査信号が容量線駆動回路150の動作に影響を与
えることはない。
Next, when the
521 turns off. As a result, the
Note that since the scanning signal G (i) supplied to the i-th
次に、第1行の走査線112がHレベルからLレベルに遷移して、時刻t4において走
査線駆動回路130により第2行の走査線112が選択されると、走査信号G(2)が第
1ラッチ回路151に供給され、トランスファーゲート1515がオンする。このとき、
第2ラッチ回路152は、自身の保持する信号をインバーター153により論理反転した
Hレベルの信号を、入力端IN1を介して第1ラッチ回路151にサンプリングする。第1
ラッチ回路151は、この信号をラッチしてHレベルに保持するとともに、これをインバ
ーター1517によってLレベルに論理反転して、出力端OUT12を介して信号出力回路1
54に出力する。これにより、信号出力回路154ではNMOSトランジスター1542
がオフして、PMOSトランジスター1541がオンする。すなわち、信号出力回路15
4は、第2行の走査線112が選択されたときに、低位側電圧VSLから高位側電圧VSHに
切り替えて、容量線132に容量信号Sc(i)を出力する。
Next, when the
The
The
To 54. As a result, the
Is turned off and the
4, when the
次に、第2行の走査線112がHレベルからLレベルに遷移して、時刻t5において走
査線駆動回路130により第3行の走査線112が選択されると、走査信号G(2)がL
レベルとなるから、第1ラッチ回路151のトランスファーゲート1515はオフする。
よって、第1ラッチ回路151は、時刻t4でラッチした信号の論理レベル(つまり、H
レベル)に保持して、Lレベルの信号を出力端OUT12を介して出力する。これにより、信
号出力回路154は、第3行の走査線112が選択される期間においても、引き続き、高
位側電圧VSHである容量信号Sc(i)を出力する。
以降、第4行,第5行,・・・第320行という順で走査線駆動回路130により走査
線112が順次選択されるが、この期間にあっては、第1行の容量線駆動回路150の動
作に変化は生じない。よって、信号出力回路154は、この期間では、高位側電圧VSHの
容量信号Sc(i)を継続して出力する。
以上が正極性書込である第1フレームの容量線駆動回路150の動作の説明である。次
に、負極性書込である第2フレームの容量線駆動回路150の動作を説明する。なお、第
1フレームの終了時点では、第1ラッチ回路151はHレベルに保持し、第2ラッチ回路
152はLレベルに保持する。
Next, when the
Therefore, the
Therefore, the
Level) and an L level signal is output via the output terminal OUT12. As a result, the
Thereafter, the
The above is the description of the operation of the capacitor
時刻t6において走査線駆動回路130により第0行の走査線112が選択され第2ラ
ッチ回路152に走査信号G(0)が供給されると、第2ラッチ回路152のトランスフ
ァーゲート1521がオンする。これにより、第1ラッチ回路151は出力端OUT11を介
して、Hレベルの信号を第2ラッチ回路152にサンプリングする。第2ラッチ回路15
2はこの信号をラッチして、Hレベルに保持する。このように、第2フレームで第0行の
走査線112が選択されたときに、第2ラッチ回路152の保持する信号の論理レベルが
変化し、第1フレームの論理レベルとは逆となる。
When the scanning
2 latches this signal and holds it at the H level. As described above, when the
次に、第0行の走査線112がHレベルからLレベルに遷移し、時刻t7において走査
線駆動回路130により第1行の走査線112が選択されると、トランスファーゲート1
521がオフし、第2ラッチ回路152は引き続きHレベルに保持する。このとき、第1
ラッチ回路151のトランスファーゲート1515はオフのままである。よって、第1ラ
ッチ回路151は、出力端OUT12の論理レベルをLレベルに保持するから、容量信号Sc(
i)は高位側電圧VSHである状態が継続する。
Next, when the
521 is turned off, and the
The
In i), the high voltage VSH continues.
次に、第1行の走査線112がHレベルからLレベルに遷移して、時刻t8において走
査線駆動回路130により第2行の走査線112が選択され、第1ラッチ回路151に走
査信号G(2)が供給されると、第1ラッチ回路151のトランスファーゲート1515
がオンする。このとき、第2ラッチ回路152は、自身で保持するHレベルの信号をイン
バーター153によりLレベルに論理反転して、第1ラッチ回路151にサンプリングす
る。第1ラッチ回路151は、このLレベルの信号をラッチすると、この論理レベル(L
レベル)に保持するとともに、インバーター1517によってHレベルに論理反転して、
出力端OUT12を介して出力する。これにより、信号出力回路154ではNMOSトランジ
スター1542がオンして、PMOSトランジスター1541がオフする。すなわち、信
号出力回路154は、第2行の走査線112が選択されたときに、高位側電圧VSHから低
位側電圧VSLに切り替えて、容量信号Sc(i)を出力する。
Next, the
Turns on. At this time, the
Level) and logically inverted to H level by
Output via the output terminal OUT12. As a result, in the
次に、第2行の走査線112がHレベルからLレベルに遷移して、時刻t9において走
査線駆動回路130により第3行の走査線112が選択されると、走査信号G(2)はL
レベルとなり、第1ラッチ回路151のトランスファーゲート1515はオフする。よっ
て、第1ラッチ回路151は、時刻t9以降においてもLレベルに保持したまま、Hレベ
ルの信号を出力端OUT12から出力する。これにより、信号出力回路154は、第3行の走
査線112が選択される期間においても、引き続き低位側電圧VSLの容量信号Sc(i)を
容量線132に出力する。
以降、第4行,第5行,・・・第320行という順で走査線駆動回路130により走査
線112が順次選択されるが、この選択の期間にあっては、第1行の容量線駆動回路15
0に変化は生じないため、信号出力回路154は、この期間においても、低位側電圧VSL
の容量信号Sc(i)を継続して出力する。
Next, when the
As a result, the
Thereafter, the
Since no change occurs in 0, the
The capacitance signal Sc (i) is continuously output.
以上が負極性書込である第2フレームの容量線駆動回路150の動作の説明である。以
降のフレームにおいても、容量線駆動回路150は、奇数フレームでは第1フレームと同
様に動作し、偶数フレームでは第2フレームと同様に動作する。また、ここでは第1行の
容量線駆動回路150の動作を説明したが、各行の容量線駆動回路150はそれぞれ同じ
動作をする。よって、この説明において、「第1行」を「第i行」と読み替えて、「第0
行」を「第(i−1)行」と読み替えて、「第2行」を「第(i+1)行」と読み替えれ
ば、第i行の容量線駆動回路150の動作説明に一般化することができる。
The above is the description of the operation of the capacitor
When “row” is read as “(i−1) th row” and “second row” is read as “(i + 1) th row”, the operation is generalized to the description of the operation of the capacitance
以上の説明した第1実施形態によれば、画素110が交流駆動される場合に、従来技術
では不可欠であった画素110の書込極性を指定する極性信号がなくても、容量線駆動回
路150がその書込極性に対応した容量線駆動を実現することができる。これにより、容
量線駆動回路150に極性指定信号を入力するための端子が不要となり、その端子数の増
大が抑制され、電気光学装置1の小型化を期待することができる。またフレーム数を増や
して動画表示品位を向上さたり、フレーム数を複数のサブフレームに分割して階調表現を
行う場合には、高速駆動が必要となるが、極性信号の高速駆動も不要であり、誤サンプリ
ングの可能性を著しく低下させることが可能になる。
According to the first embodiment described above, when the
[第2実施形態]
次に、本発明の第2実施形態について説明する。
この第2実施形態の電気光学装置は、走査線駆動回路130の垂直走査方向が可変であ
り、その垂直走査方向に関わらず、上述した第1実施形態と同等の容量線駆動を実現可能
にしたものである。以下の説明において、この実施形態の電気光学装置が備える構成のう
ち、第1実施形態の電気光学装置1が備える構成と共通するものは同一の符号を付して表
し、それらの構成の説明及び図示を適宜省略する。
[Second Embodiment]
Next, a second embodiment of the present invention will be described.
In the electro-optical device according to the second embodiment, the vertical scanning direction of the scanning
図6は、この実施形態に係る電気光学装置1の全体構成を示すブロック図である。
走査線駆動回路130は,上述した第1実施形態と同等の制御を行うとともに、表示制
御回路20の制御に応じて、垂直走査方向を可変にする機能を有する。具体的には、表示
制御回路20は、垂直走査方向を指示するための転送方向制御信号YDIRとそれを論理
反転した/YDIRとを、走査線駆動回路130及び容量線駆動回路150にそれぞれ出
力する。
転送方向制御信号YDIRは、垂直走査方向を、互いに排他的な論理レベルで指示する
信号である。表示制御回路20は、上記第1実施形態のように図中上から下方向に対応す
る垂直走査方向(つまり、iの値が大きくなる方向)とする場合に、Lレベルとなり、そ
れとは逆の垂直走査方向(つまり、iの値が小さくなる方向)とする場合に、Hレベルと
なる転送方向制御信号YDIR(/YDIRはこれとは逆の論理レベルとなる。)を出力
する。走査線駆動回路130は、転送方向制御信号YDIRに従った垂直走査方向で走査
信号G(i)を順次出力する。
なお、その他の各種制御信号の時系列変化は、垂直走査方向以外は上記第1実施形態と
同じであるから、ここではその説明を省略する。
FIG. 6 is a block diagram showing the overall configuration of the electro-
The scanning
The transfer direction control signal YDIR is a signal that indicates the vertical scanning directions at mutually exclusive logic levels. The
Since other time-series changes of various control signals are the same as those in the first embodiment except in the vertical scanning direction, description thereof is omitted here.
図7は、容量線駆動回路150の構成を示す図である。
容量線駆動回路150は、上述した第1実施形態と同様、第1ラッチ回路151と、第
2ラッチ回路152と、信号出力回路154とを有する。更に、第1ラッチ回路151は
、上述した第1実施形態の構成のほかにトランスファーゲート1518,1519を有し
、第2ラッチ回路152は、上述した第1実施形態の構成のほかにトランスファーゲート
1527,1528を有する。
まず、垂直走査方向が上述した第1実施形態と同じである場合、転送方向制御信号YD
IRはLレベル(つまり、/YDIRはHレベル)である。よって、容量線駆動回路15
0では、トランスファーゲート1519,1527がそれぞれオンするが、トランスファ
ーゲート1518,1528はそれぞれオフする。この場合、トランスファーゲート15
18は、走査信号G(i-1)を第1ラッチ回路151に供給せず、トランスファーゲート
1528は、走査信号G(i+1)を第2ラッチ回路152に供給しないから、容量線駆動
回路150の構成は、実質的に、上述した第1実施形態と同じである。よって、転送方向
制御信号YDIRがLレベルである場合、容量線駆動回路150の動作は上述した第1実
施形態と同じである。
FIG. 7 is a diagram illustrating a configuration of the capacitor
The capacitor
First, when the vertical scanning direction is the same as that of the first embodiment described above, the transfer direction control signal YD
IR is L level (that is, / YDIR is H level). Therefore, the capacitor line driving circuit 15
At 0,
18 does not supply the scanning signal G (i−1) to the
一方、垂直走査方向が上述した第1実施形態と逆である場合、転送方向制御信号YDI
RはHレベル(つまり、/YDIRはLレベル)である。よって、容量線駆動回路150
ではトランスファーゲート1518,1528がそれぞれオンするが、トランスファーゲ
ート1519,1527はそれぞれオフする。この場合、トランスファーゲート1519
は、走査信号G(i+1)を第1ラッチ回路151に供給せず、トランスファーゲート15
27は、走査信号G(i-1)を第2ラッチ回路152に供給しない。すなわち、第1ラッ
チ回路151に入力される走査信号は、第(i−1)行の走査線112に供給されるもの
であり、第2ラッチ回路152に入力される走査信号は、第(i+1)行の走査線112
に供給されるものである。よって、第1ラッチ回路151には、第i行よりも1行前に選
択される走査線112に対応する走査信号G(i+1)が入力され、第2ラッチ回路15
2には、第i行よりも1行後に選択される走査線112に対応する走査信号G(i−1)
が入力される。
この構成であっても、第1ラッチ回路151及び第2ラッチ回路152のラッチ(サン
プリング)のタイミングを決定付ける走査信号が上述した第1実施形態とは異なるだけで
、各ラッチ回路の動作は上述した第1実施形態と同じである。よって、転送方向制御信号
YDIRがHレベルである場合にも、画素110への書込極性に対応した容量線駆動を実
現可能である。
On the other hand, when the vertical scanning direction is opposite to that of the first embodiment described above, the transfer direction control signal YDI
R is H level (that is, / YDIR is L level). Therefore, the capacitor
Then, the
Does not supply the scanning signal G (i + 1) to the
27 does not supply the scanning signal G (i−1) to the
To be supplied. Therefore, the
2 includes a scanning signal G (i−1) corresponding to the
Is entered.
Even in this configuration, the scanning signals for determining the timing of latching (sampling) of the
以上説明した第2実施形態によれば、走査線駆動回路130の垂直走査方向に関わらず
、容量線駆動を実現することができる。
According to the second embodiment described above, it is possible to realize capacitive line driving regardless of the vertical scanning direction of the scanning
[第3実施形態]
次に、本発明の第3実施形態について説明する。
この第3実施形態の電気光学装置は、容量線駆動回路150の配置位置を上記第2実施
形態の位置から変更するものであり、容量線駆動回路150の構成及び動作は第2実施形
態と同じである。以下の説明において、この実施形態の電気光学装置が備える構成のうち
、第2実施形態の電気光学装置1が備える構成と共通するものは同一の符号を付して表し
、それらの構成の説明を適宜省略する。
[Third Embodiment]
Next, a third embodiment of the present invention will be described.
In the electro-optical device of the third embodiment, the arrangement position of the capacitive
図8は、この実施形態に係る電気光学装置1の全体構成を示すブロック図である。
図8に示すように、各行の走査線112に対応して設けられた容量線駆動回路150は
、表示領域100を挟んで走査線駆動回路130の反対側に設けられている。これにより
、走査線駆動回路130と表示領域100とをより接近させることができるので、走査線
駆動回路130側に存在する、いわゆる額縁領域の狭小化を図ることができる。この実施
形態では、容量線駆動回路150が設けられる側には、容量線駆動を実現するために必要
な配線が設けられる構成が設けられていないので、額縁領域を左右対称な形状とすること
ができるし、電気光学装置のさらなる構成の簡素化を図ることができる。これにより、電
気光学装置の小型化や低コスト化に寄与させることができる。
なお、この実施形態では、上述した第2実施形態のように垂直走査方向によらないで容
量線駆動を実現することができるが、上述した第1実施形態のようにこれを考慮しない構
成であってもよい。
FIG. 8 is a block diagram showing the overall configuration of the electro-
As shown in FIG. 8, the capacitor
In this embodiment, the capacitive line driving can be realized without depending on the vertical scanning direction as in the second embodiment, but the configuration does not take this into consideration as in the first embodiment. May be.
[第4実施形態]
次に、本発明の第4実施形態について説明する。
この第4実施形態の電気光学装置は、この実施形態では、面反転方式とともに走査線毎
に書込極性を反転するライン反転方式に従って、データ線駆動回路140が画素110に
データを書き込む。ライン反転方式では、奇数行の画素110が正極性書込である場合、
偶数行の画素110が負極性書込となり、奇数行の画素110が負極性書込である場合、
偶数行の画素110が正極性書込となる。
[Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described.
In the electro-optical device according to the fourth embodiment, in this embodiment, the data
When even-numbered
The even-numbered
図9は、この実施形態の電気光学装置1の全体構成を示すブロック図である。電気光学
装置1の基本的な構成は上述した第2実施形態と同じである。走査線駆動回路130は、
初期化信号YRESがLレベルからHレベルに遷移した場合には、第0行の走査線112か
ら選択を開始する。また、この実施形態の電気光学装置1では、奇数行の容量線駆動回路
150と、偶数行の容量線駆動回路150との構成が相違している。ただし、奇数行に設
けられる容量線駆動回路150の構成及び動作は、上述した第1実施形態と同じであるか
らその説明を省略する。
FIG. 9 is a block diagram showing the overall configuration of the electro-
When the initialization signal YRES transitions from the L level to the H level, the selection starts from the
図10は、偶数行に設けられる容量線駆動回路150の構成を示す図である。
容量線駆動回路150は、第1ラッチ回路151と、第2ラッチ回路152と、信号出
力回路154とを備える。以下、偶数行である第i行の容量線132に接続される容量線
駆動回路150を代表させて説明する。なお、第2ラッチ回路152と、信号出力回路1
54との構成は、上述した第1実施形態と同じであるからその説明を適宜省略する。
第1ラッチ回路151は、上述した第1実施形態と同様、NANDゲート1511と、
インバーター1512,1514,1516,1517と、トランスファーゲート151
3,1515とを有するが、その接続の仕方が奇数行のものと一部相違する。
具体的には、NANDゲート1511は、一方の入力端に初期化信号YRESが入力され
、他方の入力端にインバーター1512の出力信号が入力されるものである。また、トラ
ンスファーゲート1513がLレベルの走査信号G(i+1)が供給されてオンしたとき、
NANDゲート1511の出力信号を、インバーター1512の入力端及び出力端OUT11
に出力する。つまり、偶数行の容量線駆動回路150では、第2ラッチ回路152は、N
ANDゲート1511の出力信号をラッチするので、第2ラッチ回路152で保持される
論理レベルは各垂直走査期間において、第1ラッチ回路151とは逆となる。その結果、
第1ラッチ回路151の出力端OUT12の論理レベルも偶数行と奇数行とでは逆になる。す
なわち、この実施形態では、奇数フレームにおいて偶数行の容量線駆動回路150は、偶
数フレームにおける奇数行の容量線駆動回路150と同じ動作をし、偶数フレームにおい
て偶数行の容量線駆動回路150は、奇数フレームにおける奇数行の容量線駆動回路15
0と同じ動作をすることに等しい。
このように、本実施形態では、一垂直走査期間において第1ラッチ回路151がラッチ
する信号の論理レベルが、走査線駆動回路130の垂直走査方向に対して容量線132毎
に反転するように、各容量線駆動回路150が構成される。
FIG. 10 is a diagram showing a configuration of the capacitor
The capacitor
Since the configuration with 54 is the same as that of the first embodiment described above, description thereof will be omitted as appropriate.
As in the first embodiment described above, the
3 and 1515, but the connection is partly different from that of the odd-numbered rows.
Specifically, the
The output signal of the
Output to. That is, in the even-numbered capacitor
Since the output signal of the AND
The logic level of the output terminal OUT12 of the
Equivalent to performing the same operation as 0.
Thus, in the present embodiment, the logic level of the signal latched by the
図11は、表示制御回路20が出力する各信号の時系列変化を示すタイミングチャート
である。以下、図10を参照しつつ電気光学装置1の各部の構成及び動作を説明するが、
走査信号G(i)の供給動作については上述した第1実施形態と同じである。また、本実
施形態では、第1フレーム(つまり、奇数フレーム)では奇数行の画素110が正極性書
込であり、偶数行の画素110が負極性書込である。また、第2フレーム(つまり、偶数
フレーム)では奇数行の画素110が負極性書込であり、偶数行の画素110が正極性書
込である。よって、偶数行の容量線132の各時刻の電位は、第1実施形態とは逆極性に
なっている。
FIG. 11 is a timing chart showing the time-series change of each signal output from the
The operation of supplying the scanning signal G (i) is the same as that in the first embodiment described above. In the present embodiment, in the first frame (that is, the odd frame), the odd-numbered
図12は、第1行及び第2行の容量線132に対応する容量線駆動回路150内の論理
レベルの時系列変化を示すタイミングチャートである。具体的には、図12には、出力端
OUT11,OUT12,IN1の論理レベルの時系列変化を示している。なお、以下では、第1行及
び第2行容量線132に対応する容量線駆動回路150の動作を代表しているので、参考
のために、第1行及び第2行の容量線132の動作に関わる走査信号及び容量信号の時系
列変化も併せて図12に示す。
図12を見て分かるように、第1行の容量線132の駆動は上記第1実施形態と同じで
あり、第2行の容量線132の駆動は、上述した実施形態とは奇数フレームと偶数フレー
ムとを入れ替えたものに等しい。この結果、図11,12に示すように、ライン反転方式
に従ってデータ線駆動回路140が画素110にデータを書き込む場合にも、容量線駆動
回路150は各行の画素110の書込極性に対応した容量線駆動を実現することができる
。
FIG. 12 is a timing chart showing time-series changes in the logic level in the capacitor
The time-series changes in the logic levels of OUT11, OUT12, and IN1 are shown. In the following, since the operation of the capacitor
As can be seen from FIG. 12, the driving of the
以上説明した第4実施形態によれば、フリッカーを抑えた高品位の表示が可能となるラ
イン反転方式に従って、データ線駆動回路140が画素110を駆動する場合にも、容量
線駆動回路150は画素110の書込極性に対応した容量線駆動を実現することができる
。例えば、直視型のTN(Twisted Nematic)方式の液晶を用いた電気光学装置への適用
においてこの第4実施形態の構成が好適である。
According to the fourth embodiment described above, even when the data
[第5実施形態]
次に、本発明の第5実施形態について説明する。
この第5実施形態の電気光学装置は、第1実施形態では、第1フレームの開始前にLレ
ベルからHレベルに遷移させた初期化信号YRESについて、第1フレームの開始後、すな
わち、走査線駆動回路130により走査線112の選択が開始された後においても、初期
化信号YRESに基づいて初期化を行う。以下の説明において、この実施形態の電気光学装
置が備える構成のうち、第1実施形態の電気光学装置1が備える構成と共通するものは同
一の符号を付して表し、それらの構成の説明及び図示を適宜省略する。
[Fifth Embodiment]
Next, a fifth embodiment of the present invention will be described.
In the electro-optical device according to the fifth embodiment, in the first embodiment, after the start of the first frame, that is, the scanning line for the initialization signal YRES that has been changed from the L level to the H level before the start of the first frame. Even after selection of the
図13は、表示制御回路20が出力する各信号の時系列変化を示すタイミングチャート
である。以下、図13を参照しつつ電気光学装置1の各部の構成及び動作を説明するが、
初期化信号YRES以外の信号供給動作については上述した第1実施形態と同じであるから
、その説明を省略する。
図13に示すように、この実施形態では、表示制御回路20は、第3フレームの開始前
であって、第2フレームでいずれの走査線112も選択されていない垂直帰線期間に初期
化信号YRESをLレベルからHレベルに切り替えている(斜線で図示)。換言すると、画
素110へのデータ信号の書込極性が第1フレームと共通である垂直走査期間の開始前で
あり、かつ、当該垂直走査期間の前の垂直走査期間で画素110にデータ信号が供給され
た後に、第1ラッチ回路151にLレベルからHレベルに切り替えわる初期化信号YRES
が入力される。このようにするのは、偶数フレームでは、奇数フレームでの各ラッチ回路
の状態を利用して容量線駆動を実現しているから、偶数フレームの開始前に初期化をする
と、初期化直後のフレームの容量線駆動が、常に、奇数フレームに対応したものになって
しまい、電気光学装置1の動作の不具合となるからである。よって、表示制御回路20は
、画素110への書込極性が第1フレームと同じフレームの開始前に初期化を行う限り、
さらに長い周期(例えば、4フレームに1回)で初期化を行ってもよい。
FIG. 13 is a timing chart showing a time-series change of each signal output from the
Since the signal supply operation other than the initialization signal YRES is the same as that of the first embodiment described above, the description thereof is omitted.
As shown in FIG. 13, in this embodiment, the
Is entered. This is because in the even frame, the capacity line drive is realized by utilizing the state of each latch circuit in the odd frame, so if initialization is performed before the start of the even frame, the frame immediately after the initialization is This is because the capacitive line driving always corresponds to odd frames, which causes a malfunction of the electro-
Further, initialization may be performed at a longer cycle (for example, once every four frames).
以上説明した第5実施形態によれば、表示制御回路20が走査線112の選択が開始さ
れた後にも定期的に初期化を行うので、走査線112の選択が開始されてから、第1及び
第2ラッチ回路151,152で保持される論理レベルに誤りが生じた場合であっても、
容量線駆動回路150を書込極性に対応した状態に復帰させることで、書込極性に対応し
た容量線駆動を実現する確実性が増す。
According to the fifth embodiment described above, the
By returning the capacitance
[変形例]
本発明は、上述した実施形態と異なる形態で実施することが可能である。本発明は、例
えば、以下のような形態で実施することも可能である。また、以下に示す変形例は、各々
を適宜に組み合わせてもよい。
[Modification]
The present invention can be implemented in a form different from the above-described embodiment. The present invention can also be implemented in the following forms, for example. Further, the following modifications may be combined as appropriate.
[変形例1]
上述した各実施形態では、第i行の容量線駆動回路150は、第(i−1)行の走査線
112に供給される走査信号G(i-1)と、第(i+1)行の走査線112に供給される
走査信号G(i-1)とに基づいて容量線駆動を実現していた。これに対し。第i行の容量
線駆動回路150は、第(i−1)行の走査線112に代えて、一垂直走査期間において
第(i−1)行よりも前に選択される所定の走査線112に供給される走査信号に基づい
て動作してもよい。また、第i行の容量線駆動回路150は、第(i+1)行の走査線1
12に代えて、一垂直走査期間において第(i+1)行よりも後に選択される所定の走査
線112に供給される走査信号に基づいて動作してもよい。どの走査線112の選択を契
機に、容量線132の電位を変化させるかについては、予め決められていればよい。
[Modification 1]
In each of the embodiments described above, the capacitance
Instead of 12, the operation may be performed based on a scanning signal supplied to a
[変形例2]
上述した各実施形態の容量線駆動回路150の回路構成はあくまで一例であり、各実施
形態の構成に限定されない。例えば、第1ラッチ回路151のNANDゲートに代えて、
これと等価な他の論理回路の組み合わせを用いてもよい。また、第1ラッチ回路151の
インバーター1514,1516については、第1ラッチ回路151に走査信号G(i+1
)の反転信号が入力されるのであれば不要である。また、第2ラッチ回路152のインバ
ーター1522,1524については、第2ラッチ回路152に走査信号G(i-1)の反
転信号が入力されるのであれば不要である。また、第1ラッチ回路151のインバーター
1517についても、信号出力回路154の構成を変形するなどして省略することができ
る。また、インバーター153は、第2ラッチ回路152の一部の構成要素という概念の
ものではなく、第2ラッチ回路152と別に設けられていてもよい。
また、容量線駆動回路150の回路構成によっては、フレーム期間の開始前にHレベル
からLレベルに遷移する初期化信号YRESを用いることもあり得る。初期化信号YRESを用
いないで、容量線駆動回路150の状態を、第1フレームの書込極性に対応したものにで
きるのであれば、初期化信号YRESに係る構成は不要である。
また、全ての容量線駆動回路150を図10に示した構成にして、データ線駆動回路1
40が、奇数フレームを負極性書込とし、偶数フレームを正極性書込とする面反転方式に
従って、データを書き込んでもよい。
[Modification 2]
The circuit configuration of the capacitive
Other equivalent logic circuit combinations may be used. Further, the
) Is not necessary if an inverted signal is input. Further, the
Further, depending on the circuit configuration of the capacitor
Further, all the capacitor
40 may write data in accordance with a surface inversion method in which odd-numbered frames are negative-polarity writing and even-numbered frames are positive-polarity writing.
[変形例3]
上述した実施形態の液晶105を反射型ではなく透過型としてもよいし、透過型と反射
型とを組み合わせた半透過・半反射型としてもよい。
また、画素容量120は、ノーマリーブラックモードに限られず、ノーマリーホワイト
モードでもよい。
また、R(赤)、G(緑)、B(青)の3画素で1ドットを構成して、カラー表示を行
うとしてもよいし、さらに、別の色を追加し、これらの4色以上の画素で1ドットを構成
してもよい。
また、本発明は、例えば、サブフィールド駆動方式や階調レベルに応じた大きさの電圧
を印加する電圧変調方式を採用する電気光学装置に適用してもよい。そして、書込極性が
反転する周期は、1垂直走査期間単位でなくてもよい。
また、表示領域100における走査線112やデータ線114の数はあくまで一例であ
り、表示領域100を構成する画素110の数は、240×320画素に限定されない。
また、本発明は、液晶の電気光学装置に限らず、有機EL(Electro Luminescence)な
どを用いた電気光学装置に適用してもよい。
[Modification 3]
The
Further, the
In addition, one pixel may be formed by three pixels of R (red), G (green), and B (blue), and color display may be performed. Further, another color is added, and these four or more colors are added. One dot may be formed by the pixels.
The present invention may also be applied to an electro-optical device that employs, for example, a subfield driving method or a voltage modulation method that applies a voltage having a magnitude corresponding to a gradation level. The period in which the writing polarity is reversed may not be one vertical scanning period unit.
Further, the number of
The present invention is not limited to a liquid crystal electro-optical device, and may be applied to an electro-optical device using organic EL (Electro Luminescence).
[変形例4]
次に、上述した各実施形態に係る電気光学装置を表示装置として有する電子機器につい
て説明する。図14は、実施形態に係る電気光学装置を用いた携帯電話1200の構成を
示す図である。
この図に示されるように、携帯電話1200は、複数の操作ボタン1202のほか、受
話口1204、送話口1206とともに、上述した電気光学装置を備えるものである。な
お、電気光学装置のうち、表示領域100に相当する部分の構成要素については外観とし
ては現れない。
[Modification 4]
Next, an electronic apparatus having the electro-optical device according to each of the above-described embodiments as a display device will be described. FIG. 14 is a diagram illustrating a configuration of a
As shown in this figure, a
また、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、その表示
領域100をライトバルブとして用いた投射型表示装置(プロジェクター)について説明
する。図15は、このプロジェクター2100の構成を示す平面図である。
この図に示すように、プロジェクター2100の内部には、ハロゲンランプ等の白色光
源からなるランプユニット2102が設けられている。このランプユニット2102から
射出された投射光は、内部に配置された3枚のミラー2106および2枚のダイクロイッ
クミラー2108によってR(赤)色、G(緑)色、B(青)色の3原色に分離されて、
各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。
なお、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐため
に、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレ
ーレンズ系2121を介して導かれる。
As an example of an electronic apparatus using the electro-optical device according to the above-described embodiment, a projection display device (projector) using the
As shown in this figure, a
The
Note that B light has a longer optical path than other R and G colors, and therefore, in order to prevent the loss, B light passes through a
このプロジェクター2100では、表示領域100を含む電気光学装置が、R色、G色
、B色のそれぞれに対応して3組設けられる。ライトバルブ100R、100Gおよび1
00Bの構成は、上述した表示領域100と同様である。R色、G色、B色のそれぞれの
原色成分の階調レベルを指定するに映像信号がそれぞれ外部上位回路から供給されて、ラ
イトバルブ100R、100Gおよび100がそれぞれ駆動される構成となっている。
ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイク
ロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム
2112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。
したがって、各原色の画像が合成された後、スクリーン2120には、投射レンズ211
4によってカラー画像が投射されることとなる。
In the
The configuration of 00B is the same as that of the
The lights modulated by the
Therefore, after the images of the respective primary colors are combined, the projection lens 211 is displayed on the
4 will project a color image.
なお、ライトバルブ100R、100Gおよび100Bには、ダイクロイックミラー2
108によって、R色、G色、B色のそれぞれに対応する光が入射するので、カラーフィ
ルターを設ける必要はない。また、ライトバルブ100R、100Bの透過像は、ダイク
ロイックプリズム2112により反射した後に投射されるのに対し、ライトバルブ100
Gの透過像はそのまま投射されるので、ライトバルブ100R、100Bによる水平走査
方向は、ライトバルブ100Gによる水平走査方向と逆向きにして、左右を反転させた像
を表示する構成となっている。
The
Since light corresponding to each of the R color, G color, and B color is incident by 108, there is no need to provide a color filter. Further, the transmission images of the
Since the G transmission image is projected as it is, the horizontal scanning direction by the
なお、電気光学装置が適用される電子機器としては、図14,15に示される携帯電話
やプロジェクターの他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビ
ューファインダー型(またはモニター直視型)のビデオレコーダー、カーナビゲーション
装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ
電話、POS端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各
種電子機器の表示装置として、上述した電気光学装置が適用可能であることは言うまでも
ない。
As an electronic apparatus to which the electro-optical device is applied, in addition to the mobile phone and the projector shown in FIGS. 14 and 15, a digital still camera, a notebook computer, a liquid crystal television, a viewfinder type (or a monitor direct view type) Video recorders, car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, devices equipped with touch panels, and the like. Needless to say, the above-described electro-optical device can be applied as a display device of these various electronic devices.
1…電気光学装置、100…表示領域、108…コモン電極、110…画素、112…走
査線、114…データ線、118…画素電極、120…画素容量、125…補助容量、1
30…走査線駆動回路、132…容量線、14…データ線、140…データ線駆動回路、
150…容量線駆動回路、151…第1ラッチ回路、152…第2ラッチ回路、153…
インバーター、154…信号出力回路、1511…NANDゲート、1512…インバー
ター、20…表示制御回路、200…携帯電話、2100…プロジェクター
DESCRIPTION OF
30 ... Scanning line drive circuit, 132 ... Capacitance line, 14 ... Data line, 140 ... Data line drive circuit,
150 ... capacitance line driving circuit, 151 ... first latch circuit, 152 ... second latch circuit, 153 ...
Inverter, 154 ... signal output circuit, 1511 ... NAND gate, 1512 ... inverter, 20 ... display control circuit, 200 ... mobile phone, 2100 ... projector
Claims (9)
複数のデータ線と、
前記複数の走査線に沿った複数の容量線と、
前記複数の走査線及び前記複数の容量線と前記複数のデータ線との交差に対応して設け
られ、(1)一端が前記データ線に接続されるとともに、前記走査線が選択されたときに
前記一端と他端との間で導通状態になるスイッチング素子と、(2)一端が前記スイッチ
ング素子に電気的に接続され、他端が前記容量線に電気的に接続される補助容量と、を含
む画素と
を有する電気光学装置の駆動回路であって、
所定の順番に前記走査線を選択する走査信号を出力する走査線駆動回路と、
前記各容量線に電気的に接続され、当該容量線に対し、対応する前記走査線が選択され
たときに第1電位信号を供給し、当該走査線の選択が終了したとき以降に第2電位信号を
供給する複数の容量線駆動回路と
を備え、
一の容量線に電気的に接続される前記容量線駆動回路は、
第1ラッチ回路と、
第2ラッチ回路と、
前記第1ラッチ回路が保持する信号が第1論理レベルのときは前記第1電位信号を、第
2論理レベルのときは前記第2電位信号を前記一の容量線に供給する信号出力回路と
を有し、
前記第1ラッチ回路は、
一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも後に選択さ
れる所定の走査線に対する走査信号が供給されたとき、前記第2ラッチ回路から入力され
た信号をラッチするとともに、前記第2ラッチ回路から入力された信号を前記第2ラッチ
回路に対して出力し、
前記第2ラッチ回路は、
前記一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも先に選
択される所定の走査線に対する走査信号が供給されたとき、前記第1ラッチ回路から入力
された信号をラッチするとともに、前記第1ラッチ回路から入力された信号を論理反転し
て前記第1ラッチ回路に対して出力する
ことを特徴とする電気光学装置の駆動回路。 A plurality of scan lines;
Multiple data lines,
A plurality of capacitance lines along the plurality of scanning lines;
(1) When one end is connected to the data line and the scanning line is selected, provided corresponding to the intersection of the plurality of scanning lines and the plurality of capacitance lines and the plurality of data lines A switching element that is in a conductive state between the one end and the other end; and (2) an auxiliary capacitor in which one end is electrically connected to the switching element and the other end is electrically connected to the capacitor line. A drive circuit for an electro-optical device having a pixel including:
A scanning line driving circuit for outputting a scanning signal for selecting the scanning lines in a predetermined order;
A first potential signal is supplied to the capacitor lines when the corresponding scan line is selected, and the second potential is applied after the selection of the scan line is completed. A plurality of capacitor line driving circuits for supplying signals,
The capacitor line driving circuit electrically connected to one capacitor line is
A first latch circuit;
A second latch circuit;
A signal output circuit for supplying the first potential signal to the one capacitor line when the signal held by the first latch circuit is at a first logic level, and the second potential signal when the signal is at a second logic level; Have
The first latch circuit includes:
When a scanning signal for a predetermined scanning line selected after the scanning line along the one capacitance line is supplied in the pixel in one vertical scanning period, the signal input from the second latch circuit is latched. And outputting a signal input from the second latch circuit to the second latch circuit,
The second latch circuit includes:
In the one vertical scanning period, when a scanning signal for a predetermined scanning line selected before the scanning line along the one capacitance line is supplied in the pixel, a signal input from the first latch circuit And a signal input from the first latch circuit is logically inverted and output to the first latch circuit.
へ供給するデータ信号の書込極性を、前記走査線駆動回路の垂直走査方向に対して前記走
査線毎に反転するライン反転方式に従って、前記データ信号を供給するデータ線駆動回路
を備え、
前記一垂直走査期間において前記第1ラッチ回路がラッチする信号の論理レベルが、前
記垂直走査方向に対して前記容量線毎に反転するように、前記各容量線駆動回路が構成さ
れる
ことを特徴とする請求項1に記載の電気光学装置の駆動回路。 The writing polarity of the data signal supplied to the pixel corresponding to the selected scanning line when the scanning signal is output by the scanning line driving circuit is set for each scanning line with respect to the vertical scanning direction of the scanning line driving circuit. A data line driving circuit for supplying the data signal according to a line inversion method for inverting,
Each of the capacitor line driving circuits is configured such that a logic level of a signal latched by the first latch circuit in the one vertical scanning period is inverted for each capacitor line in the vertical scanning direction. The drive circuit for the electro-optical device according to claim 1.
、前記第1論理レベルの信号を保持する
ことを特徴とする請求項1又は2に記載の電気光学装置の駆動回路。 3. The electric circuit according to claim 1, wherein the first latch circuit holds the signal of the first logic level in accordance with an initialization signal input before the start of the one vertical scanning period. Drive circuit for optical device.
前記一垂直走査期間の開始前にLレベルからHレベルに遷移する前記初期化信号が一方
の入力端に入力されるNANDゲートと、
前記NANDゲートの出力レベルを論理反転して、当該NANDゲートの他方の入力端
に帰還するインバーターとを含み、
前記第2ラッチ回路は、前記NANDゲート又は前記インバーターの出力信号をラッチ
する
ことを特徴とする請求項3に記載の電気光学装置の駆動回路。 The first latch circuit includes:
A NAND gate to which the initialization signal that transitions from the L level to the H level before the start of the one vertical scanning period is input to one input terminal;
An inverter that logically inverts the output level of the NAND gate and feeds back to the other input terminal of the NAND gate;
The electro-optical device driving circuit according to claim 3, wherein the second latch circuit latches an output signal of the NAND gate or the inverter.
画素へのデータ信号の書込極性が第1番目の垂直走査期間と共通である垂直走査期間の開
始前であり、かつ、当該垂直走査期間の前の垂直走査期間で前記画素にデータ信号が供給
された後に、前記第1ラッチ回路に入力される
ことを特徴とする請求項3又は4に記載の電気光学装置の駆動回路。 The initialization signal is the start of a vertical scanning period in which the writing polarity of the data signal to the pixel is the same as the first vertical scanning period after selection of the scanning line is started by the scanning line driving circuit. The data signal is supplied to the pixel in the vertical scanning period before and before the vertical scanning period, and then input to the first latch circuit. 5. Drive circuit for electro-optical device.
前記画素を配列した表示領域を挟んで前記走査線駆動回路の反対側に設けられる
ことを特徴とする請求項1乃至5のいずれか1項に記載の電気光学装置の駆動回路。 The capacitor line driving circuit includes:
6. The drive circuit for an electro-optical device according to claim 1, wherein the drive circuit is provided on an opposite side of the scanning line drive circuit across a display region in which the pixels are arranged.
前記走査線駆動回路の垂直走査方向を指定する転送方向制御信号に応じて、前記垂直走
査方向に関わらず、
前記第1ラッチ回路が、前記後に選択される所定の走査線に出力される走査信号が供給
されたとき、前記第2ラッチ回路から入力された信号をラッチするとともに、前記第2ラ
ッチ回路に対して出力し、
前記第2ラッチ回路が、前記先に選択される所定の走査線に出力される走査信号が供給
されたとき、前記第1ラッチ回路から入力された信号をラッチするとともに、前記第1ラ
ッチ回路から入力された信号を論理反転して前記第1ラッチ回路に対して出力する
ことを特徴とする請求項1乃至6のいずれか1項に記載の電気光学装置の駆動回路。 The scanning line driving circuit has a variable vertical scanning direction,
Depending on the transfer direction control signal that specifies the vertical scanning direction of the scanning line driving circuit, regardless of the vertical scanning direction,
The first latch circuit latches a signal input from the second latch circuit when a scanning signal to be output to a predetermined scanning line selected later is supplied, and to the second latch circuit Output,
The second latch circuit latches a signal input from the first latch circuit when a scanning signal output to the predetermined scanning line selected previously is supplied, and from the first latch circuit The drive circuit of the electro-optical device according to claim 1, wherein the input signal is logically inverted and output to the first latch circuit.
複数のデータ線と、
前記複数の走査線に沿った複数の容量線と、
前記複数の走査線及び前記複数の容量線と前記複数のデータ線との交差に対応して設け
られ、(1)一端が前記データ線に接続されるとともに、前記走査線が選択されたときに
前記一端と他端との間で導通状態になるスイッチング素子と、(2)一端が前記スイッチ
ング素子に電気的に接続され、他端が前記容量線に電気的に接続される補助容量と、を含
む画素と、
所定の順番に前記走査線を選択する走査信号を出力する走査線駆動回路と、
前記各容量線に電気的に接続され、当該容量線に対し、対応する前記走査線が選択され
たときに第1電位信号を供給し、当該走査線の選択が終了したとき以降に第2電位信号を
供給する複数の容量線駆動回路と
を備え、
一の容量線に電気的に接続される前記容量線駆動回路は、
第1ラッチ回路と、
第2ラッチ回路と、
前記第1ラッチ回路が保持する信号が第1論理レベルのときは前記第1電位信号を、第
2論理レベルのときは前記第2電位信号を前記一の容量線に供給する信号出力回路と
を有し、
前記第1ラッチ回路は、
一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも後に選択さ
れる所定の走査線に対する走査信号が供給されたとき、前記第2ラッチ回路から入力され
た信号をラッチするとともに、前記第2ラッチ回路から入力された信号を前記第2ラッチ
回路に対して出力し、
前記第2ラッチ回路は、
前記一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも先に選
択される所定の走査線に対する走査信号が供給されたとき、前記第1ラッチ回路から入力
された信号をラッチするとともに、前記第1ラッチ回路から入力された信号を論理反転し
て前記第1ラッチ回路に対して出力する
ことを特徴とする電気光学装置。 A plurality of scan lines;
Multiple data lines,
A plurality of capacitance lines along the plurality of scanning lines;
(1) When one end is connected to the data line and the scanning line is selected, provided corresponding to the intersection of the plurality of scanning lines and the plurality of capacitance lines and the plurality of data lines A switching element that is in a conductive state between the one end and the other end; and (2) an auxiliary capacitor in which one end is electrically connected to the switching element and the other end is electrically connected to the capacitor line. Including pixels,
A scanning line driving circuit for outputting a scanning signal for selecting the scanning lines in a predetermined order;
A first potential signal is supplied to the capacitor lines when the corresponding scan line is selected, and the second potential is applied after the selection of the scan line is completed. A plurality of capacitor line driving circuits for supplying signals,
The capacitor line driving circuit electrically connected to one capacitor line is
A first latch circuit;
A second latch circuit;
A signal output circuit for supplying the first potential signal to the one capacitor line when the signal held by the first latch circuit is at a first logic level, and the second potential signal when the signal is at a second logic level; Have
The first latch circuit includes:
When a scanning signal for a predetermined scanning line selected after the scanning line along the one capacitance line is supplied in the pixel in one vertical scanning period, the signal input from the second latch circuit is latched. And outputting a signal input from the second latch circuit to the second latch circuit,
The second latch circuit includes:
In the one vertical scanning period, when a scanning signal for a predetermined scanning line selected before the scanning line along the one capacitance line is supplied in the pixel, a signal input from the first latch circuit , And logically inverts the signal input from the first latch circuit and outputs the inverted signal to the first latch circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011026862A JP2012168227A (en) | 2011-02-10 | 2011-02-10 | Driving circuit for electro-optical device, electro-optical device and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011026862A JP2012168227A (en) | 2011-02-10 | 2011-02-10 | Driving circuit for electro-optical device, electro-optical device and electronic device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012168227A true JP2012168227A (en) | 2012-09-06 |
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ID=46972478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011026862A Withdrawn JP2012168227A (en) | 2011-02-10 | 2011-02-10 | Driving circuit for electro-optical device, electro-optical device and electronic device |
Country Status (1)
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JP (1) | JP2012168227A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110930951A (en) * | 2019-12-24 | 2020-03-27 | 昆山国显光电有限公司 | Gate drive circuit, display panel and display device |
-
2011
- 2011-02-10 JP JP2011026862A patent/JP2012168227A/en not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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