JP2012168227A - Driving circuit for electro-optical device, electro-optical device and electronic device - Google Patents

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scanning
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Shinsuke Fujikawa
紳介 藤川
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Abstract

PROBLEM TO BE SOLVED: To drive a capacity line in accordance with writing polarity without using a polarity signal for specifying the writing polarity for a pixel.SOLUTION: In a capacity line driving circuit 150, a second latch circuit 152 latches a signal held by itself when a scanning signal for a prescribed scanning line to be selected prior to a scanning line corresponding to one capacity line in one vertical scanning period is supplied. A first latch circuit 151 latches a signal corresponding to logical inversion of a signal having been latched by the first latch circuit 151 when a scanning signal for a prescribed scanning line to be selected after the scanning line corresponding to the capacity line in the vertical scanning period is supplied. A signal output circuit 154 supplies a first potential signal to the capacity line when the signal held by the first latch circuit 151 is at a first logic level and supplies a second potential signal to the capacity line when the signal is at a second logic level.

Description

本発明は、液晶などの電気光学装置において、データ線の電圧振幅を抑える技術に関す
る。 The present invention relates to a technique for suppressing the voltage amplitude of a data line in an electro-optical device such as a liquid crystal.

液晶などの電気光学装置では、走査線とデータ線との交差に対応して画素容量（液晶容
量）が設けられることにより画素が構成される。特許文献１は、画素容量に並列して補助
容量を設けるとともに、行毎に補助容量を共通接続した容量線を走査線の選択に同期させ
て二値電圧で駆動することにより、データ信号の電圧振幅を抑える容量線駆動について開
示している。特許文献１に記載の技術によれば、データ線駆動に係る電力消費を抑えるこ
とができる。 In an electro-optical device such as a liquid crystal, a pixel is configured by providing a pixel capacitance (liquid crystal capacitance) corresponding to the intersection of a scanning line and a data line. In Patent Document 1, an auxiliary capacitor is provided in parallel with a pixel capacitor, and a capacitor line commonly connected to the auxiliary capacitor for each row is driven by a binary voltage in synchronization with the selection of a scanning line, thereby providing a voltage of a data signal. A capacitive line drive that suppresses the amplitude is disclosed. According to the technique described in Patent Document 1, it is possible to suppress power consumption related to data line driving.

特開２００２−１９６３５８号公報JP 2002-196358 A

電気光学装置での液晶素子は、画素電極およびコモン電極で液晶を挟持する構成となっ
ている。このような構成で液晶に直流成分が印加されると、液晶が劣化して、過去に表示
した画像が残像となって現れる。このため、液晶に直流成分が印加されるのを防止するべ
く、画素電極に印加する電圧を、コモン電極に対して高位側の正極性電圧と低位側の負極
性電圧とで交互に切り替える交流駆動が行われることが多い。このような交流駆動で特許
文献１に記載された容量線駆動を行う場合、従来は、容量線駆動回路に、画素への書込極
性を指定する極性信号を供給して書込極性に対応した動作をさせる必要があった。しかし
ながら、電気光学装置の小型化などを実現する場合には、各種信号を入力するための端子
の数を減らすことが望ましい。またフレーム数を増やして動画表示品位を向上さたり、フ
レーム数を複数のサブフレームに分割して階調表現を行う場合には、高速駆動が必要とな
るが、極性信号の誤サンプリングを避けることが望ましい。
本発明は、このような事情に鑑みてなされたもので、その目的の一つは、画素への書込
極性を指定する極性信号を用いないで、当該書込極性に対応した容量線駆動を実現するた
めの技術を提供することである。 A liquid crystal element in an electro-optical device has a configuration in which liquid crystal is sandwiched between a pixel electrode and a common electrode. When a direct current component is applied to the liquid crystal in such a configuration, the liquid crystal deteriorates and an image displayed in the past appears as an afterimage. For this reason, in order to prevent a direct current component from being applied to the liquid crystal, the AC drive that alternately switches the voltage applied to the pixel electrode between the positive voltage on the higher side and the negative voltage on the lower side with respect to the common electrode. Is often performed. In the case where the capacitive line driving described in Patent Document 1 is performed by such AC driving, conventionally, a polarity signal that specifies the writing polarity to the pixel is supplied to the capacitive line driving circuit to cope with the writing polarity. It was necessary to make it work. However, in order to reduce the size of the electro-optical device, it is desirable to reduce the number of terminals for inputting various signals. Also, when increasing the number of frames to improve video display quality, or dividing the number of frames into multiple sub-frames to express gradation, high-speed driving is required, but avoiding false sampling of the polarity signal Is desirable.
The present invention has been made in view of such circumstances, and one of its purposes is to perform capacitive line driving corresponding to the writing polarity without using a polarity signal that specifies the writing polarity to the pixel. It is to provide the technology to realize.

上記目的を達成するために、本発明に係る電気光学装置の駆動回路にあっては、複数の
走査線と、複数のデータ線と、前記複数の走査線に沿った複数の容量線と、前記複数の走
査線及び前記複数の容量線と前記複数のデータ線との交差に対応して設けられ、（１）一
端が前記データ線に接続されるとともに、前記走査線が選択されたときに前記一端と他端
との間で導通状態になるスイッチング素子と、（２）一端が前記スイッチング素子に電気
的に接続され、他端が前記容量線に電気的に接続される補助容量と、を含む画素とを有す
る電気光学装置の駆動回路であって、所定の順番に前記走査線を選択する走査信号を出力
する走査線駆動回路と、前記各容量線に電気的に接続され、当該容量線に対し、対応する
前記走査線が選択されたときに第１電位信号を供給し、当該走査線の選択が終了したとき
以降に第２電位信号を供給する複数の容量線駆動回路とを備え、一の容量線に電気的に接
続される前記容量線駆動回路は、第１ラッチ回路と、第２ラッチ回路と、前記第１ラッチ
回路が保持する信号が第１論理レベルのときは前記第１電位信号を、第２論理レベルのと
きは前記第２電位信号を前記一の容量線に供給する信号出力回路とを有し、前記第１ラッ
チ回路は、一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも後
に選択される所定の走査線に対する走査信号が供給されたとき、前記第２ラッチ回路から
入力された信号をラッチするとともに、前記第２ラッチ回路から入力された信号を前記第
２ラッチ回路に対して出力し、前記第２ラッチ回路は、前記一垂直走査期間で、前記画素
において前記一の容量線に沿った走査線よりも先に選択される所定の走査線に対する走査
信号が供給されたとき、前記第１ラッチ回路から入力された信号をラッチするとともに、
前記第１ラッチ回路から入力された信号を論理反転して前記第１ラッチ回路に対して出力
することを特徴とする。本発明によれば、画素への書込極性を指定する極性信号を用いな
いで、当該書込極性に対応した容量線駆動を実現することができる。 In order to achieve the above object, in the drive circuit of the electro-optical device according to the present invention, a plurality of scanning lines, a plurality of data lines, a plurality of capacitance lines along the plurality of scanning lines, (1) One end is connected to the data line, and the scanning line is selected when the scanning line is selected. A switching element that is in a conductive state between one end and the other end; and (2) an auxiliary capacitor that has one end electrically connected to the switching element and the other end electrically connected to the capacitor line. A driving circuit for an electro-optical device having pixels, and a scanning line driving circuit that outputs a scanning signal for selecting the scanning lines in a predetermined order; and a capacitor line that is electrically connected to the capacitor lines. On the other hand, when the corresponding scanning line is selected A plurality of capacitor line driving circuits that supply one potential signal and supply a second potential signal after the selection of the scanning line is completed, and the capacitor line driving electrically connected to one capacitor line The circuit includes a first latch circuit, a second latch circuit, and the first potential signal when a signal held by the first latch circuit is at a first logic level, and the second potential when the signal held by the first latch circuit is at a second logic level. A signal output circuit for supplying a signal to the one capacitor line, and the first latch circuit is selected after the scan line along the one capacitor line in the pixel in one vertical scanning period. When a scanning signal for a predetermined scanning line is supplied, the signal input from the second latch circuit is latched, and the signal input from the second latch circuit is output to the second latch circuit, The second latch circuit includes the When a scanning signal for a predetermined scanning line selected before the scanning line along the one capacitance line is supplied in the pixel in the vertical scanning period, the signal input from the first latch circuit is latched. And
The signal input from the first latch circuit is logically inverted and output to the first latch circuit. According to the present invention, it is possible to realize capacitive line driving corresponding to the writing polarity without using a polarity signal designating the writing polarity to the pixel.

本発明において、前記走査線駆動回路により前記走査信号が出力されて選択された走査
線に対応する画素へ供給するデータ信号の書込極性を、前記走査線駆動回路の垂直走査方
向に対して前記走査線毎に反転するライン反転方式に従って、前記データ信号を供給する
データ線駆動回路を備え、前記一垂直走査期間において前記第１ラッチ回路がラッチする
信号の論理レベルが、前記垂直走査方向に対して前記容量線毎に反転するように、前記各
容量線駆動回路が構成されるようにしてもよい。本発明によれば、走査線の選択が開始さ
れる前に、容量線駆動回路を予め第１番目の垂直走査期間の書込極性に対応した状態にす
ることができる。 In the present invention, the writing polarity of the data signal supplied to the pixel corresponding to the selected scanning line when the scanning signal is output by the scanning line driving circuit is set to the vertical scanning direction of the scanning line driving circuit. In accordance with a line inversion method for inverting each scanning line, a data line driving circuit for supplying the data signal is provided, and the logic level of the signal latched by the first latch circuit in the one vertical scanning period is in the vertical scanning direction. The capacitor line drive circuits may be configured so that each capacitor line is inverted. According to the present invention, before the selection of the scanning line is started, the capacitor line driving circuit can be brought into a state corresponding to the writing polarity in the first vertical scanning period in advance.

本発明において、前記第１ラッチ回路は、前記一垂直走査期間の開始前に入力される初
期化信号に応じて、前記一方の論理レベルに保持するようにしてもよい。本発明によれば
、液晶素子をライン反転方式に従って駆動してフリッカーの発生を抑制することができる
。 In the present invention, the first latch circuit may be held at the one logic level in accordance with an initialization signal input before the start of the one vertical scanning period. According to the present invention, it is possible to suppress the occurrence of flicker by driving the liquid crystal element according to the line inversion method.

本発明において、前記第１ラッチ回路は、前記一垂直走査期間の開始前にＬレベルから
Ｈレベルに遷移する前記初期化信号が一方の入力端に入力されるＮＡＮＤゲートと、前記
ＮＡＮＤゲートの出力レベルを論理反転して、当該ＮＡＮＤゲートの他方の入力端に帰還
するインバーターとを含み、前記第２ラッチ回路は、前記ＮＡＮＤゲート又は前記インバ
ーターの出力信号をラッチするようにしてもよい。本発明によれば、第１ラッチ回路を構
成する論理回路の数の増大を抑えることができる。 In the present invention, the first latch circuit includes a NAND gate to which the initialization signal that transitions from an L level to an H level before the start of the one vertical scanning period is input to one input terminal, and an output of the NAND gate And an inverter that reverses the level and feeds back to the other input terminal of the NAND gate, and the second latch circuit may latch the output signal of the NAND gate or the inverter. According to the present invention, an increase in the number of logic circuits constituting the first latch circuit can be suppressed.

本発明において、前記初期化信号は、前記走査線駆動回路により前記走査線の選択が開
始された後、前記画素へのデータ信号の書込極性が第１番目の垂直走査期間と共通である
垂直走査期間の開始前であり、かつ、当該垂直走査期間の前の垂直走査期間で前記画素に
データ信号が供給された後に、前記第１ラッチ回路に入力されるようにしてもよい。本発
明によれば、走査線の選択が開始された後に、第１及び第２ラッチ回路で保持される論理
レベルに誤りが生じた場合であっても、容量線駆動回路を書込極性に対応した状態に復帰
させることができる。 In the present invention, the initialization signal is a vertical signal whose write polarity of the data signal to the pixel is common to the first vertical scanning period after selection of the scanning line is started by the scanning line driving circuit. The data signal may be input to the first latch circuit after the data signal is supplied to the pixel in the vertical scanning period before the start of the scanning period and before the vertical scanning period. According to the present invention, even if an error occurs in the logic level held in the first and second latch circuits after the selection of the scanning line is started, the capacitor line driving circuit is adapted to the writing polarity. It can be restored to the state.

本発明において、前記容量線駆動回路は、前記画素を配列した表示領域を挟んで前記走
査線駆動回路の反対側に設けられるようにしてもよい。本発明によれば、容量線駆動回路
が走査線駆動回路側に配置されないので、電気光学装置の額縁領域の肥大化を抑制するこ
とができる。
本発明において、前記走査線駆動回路は、垂直走査方向が可変であり、前記走査線駆動
回路の垂直走査方向を指定する転送方向制御信号に応じて、前記垂直走査方向に関わらず
、前記第１ラッチ回路が、前記後に選択される所定の走査線に出力される走査信号が供給
されたとき、前記第２ラッチ回路から入力された信号をラッチするとともに、前記第２ラ
ッチ回路に対して出力し、前記第２ラッチ回路が、前記先に選択される所定の走査線に出
力される走査信号が供給されたとき、前記第１ラッチ回路から入力された信号をラッチす
るとともに、前記第１ラッチ回路から入力された信号を論理反転して前記第１ラッチ回路
に対して出力するようにしてもよい。本発明によれば、走査線駆動回路の垂直走査方向が
可変である場合であっても、その垂直走査方向に関わらず、画素への書込極性に対応した
容量線駆動を実現することができる。
ことができる。
なお、本発明は、電気光学装置、電気光学装置を含む電子機器としても概念することが
可能である。 In the present invention, the capacitor line driving circuit may be provided on the opposite side of the scanning line driving circuit across a display region in which the pixels are arranged. According to the present invention, since the capacitive line driving circuit is not arranged on the scanning line driving circuit side, enlargement of the frame area of the electro-optical device can be suppressed.
In the present invention, the scanning line driving circuit has a variable vertical scanning direction, and the first scanning line is controlled regardless of the vertical scanning direction in accordance with a transfer direction control signal designating the vertical scanning direction of the scanning line driving circuit. The latch circuit latches the signal inputted from the second latch circuit and outputs it to the second latch circuit when a scanning signal outputted to the predetermined scanning line selected later is supplied. The second latch circuit latches a signal input from the first latch circuit when a scanning signal output to the predetermined scanning line selected previously is supplied, and the first latch circuit The signal input from may be logically inverted and output to the first latch circuit. According to the present invention, even when the vertical scanning direction of the scanning line driving circuit is variable, it is possible to realize capacitive line driving corresponding to the writing polarity to the pixel regardless of the vertical scanning direction. .
be able to.
The present invention can also be conceptualized as an electro-optical device and an electronic apparatus including the electro-optical device.

第１実施形態に係る電気光学装置の全体構成を示すブロック図。1 is a block diagram illustrating an overall configuration of an electro-optical device according to a first embodiment. 画素の等価回路及びその周辺の構成を示す図。The figure which shows the equivalent circuit of a pixel, and its periphery structure. 同実施形態に係る表各信号の時系列変化を示すタイミングチャート。The timing chart which shows the time series change of each table | surface signal which concerns on the same embodiment. 同実施形態に係る容量線駆動回路内の論理レベルの時系列変化を示すタイミングチャート。4 is a timing chart showing a time-series change in the logic level in the capacitor line driving circuit according to the same embodiment. 同実施形態に係る容量線駆動回路の構成を示す図。FIG. 3 is a diagram showing a configuration of a capacitive line driving circuit according to the embodiment. 第２実施形態に係る電気光学装置の全体構成を示すブロック図。FIG. 9 is a block diagram illustrating an overall configuration of an electro-optical device according to a second embodiment. 同実施形態に係る容量線駆動回路の構成を示す図。2 is a diagram showing a configuration of a capacitive line driving circuit according to the same embodiment. FIG. 第３実施形態に係る電気光学装置の全体構成を示すブロック図。FIG. 9 is a block diagram illustrating an overall configuration of an electro-optical device according to a third embodiment. 第４実施形態に係る電気光学装置の全体構成を示すブロック図。FIG. 10 is a block diagram illustrating an overall configuration of an electro-optical device according to a fourth embodiment. 同実施形態に係る容量線駆動回路の構成を示す図。2 is a diagram showing a configuration of a capacitive line driving circuit according to the same embodiment. FIG. 同実施形態に係る各信号の時系列変化を示すタイミングチャート。The timing chart which shows the time-sequential change of each signal which concerns on the embodiment. 同実施形態に係る容量線駆動回路内の論理レベルの時系列変化を示すタイミングチャート。4 is a timing chart showing a time-series change in the logic level in the capacitor line driving circuit according to the same embodiment. 第５実施形態に係る各信号の時系列変化を示すタイミングチャート。The timing chart which shows the time-sequential change of each signal which concerns on 5th Embodiment. 実施形態に係る電気光学装置を用いた携帯電話を示す図。1 is a diagram showing a mobile phone using an electro-optical device according to an embodiment. 実施形態に係る電気光学装置を用いたプロジェクターを示す図。FIG. 2 is a diagram illustrating a projector using the electro-optical device according to the embodiment.

以下、本発明の実施の形態について図面を参照しつつ説明する。
［第１実施形態］
図１は、第１実施形態に係る電気光学装置の全体構成を示すブロック図である。
図１に示すように、電気光学装置１は、表示領域１００を有し、その周辺に、走査線駆
動回路１３０と、データ線駆動回路１４０と、複数（ここでは、３２０個）の容量線駆動
回路１５０とが配置された周辺回路内蔵型のパネル構成である。表示制御回路２０は、こ
の周辺回路内蔵型のパネルと、例えばＦＰＣ（flexible printed circuit）基板によって
接続される。 Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
FIG. 1 is a block diagram illustrating an overall configuration of the electro-optical device according to the first embodiment.
As shown in FIG. 1, the electro-optical device 1 includes a display region 100, and a scanning line driving circuit 130, a data line driving circuit 140, and a plurality (320 in this case) of capacitive line driving around the display region 100. This is a panel configuration with a built-in peripheral circuit in which the circuit 150 is arranged. The display control circuit 20 is connected to the peripheral circuit built-in panel by, for example, an FPC (flexible printed circuit) substrate.

表示領域１００は、複数の画素１１０が配列される領域である。表示領域１００では、
第１，２，３，…，３２０行の３２０本の走査線１１２が、一方向（図中行方向）に延在
するように設けられる。また、表示領域１００では、第１，２，３，…，２４０列の２４
０本のデータ線１１４が、走査線１１２に直交する方向（図中縦方向）に延在するように
設けられる。各データ線１１４と各走査線１１２とは互いに電気的に絶縁を保つように設
けられる。そして、１本の走査線１１２と、１本のデータ線１１４との交差（交点）に対
応して１画素が配置されるように、３２０本の走査線１１２と２４０本のデータ線１１４
との交点に対応して、画素１１０が設けられる。よって、表示領域１００においては、画
素１１０が縦３２０行×横２４０列でマトリクス状に配列される。 The display area 100 is an area where a plurality of pixels 110 are arranged. In the display area 100,
320 scanning lines 112 in the first, second, third,..., 320 rows are provided so as to extend in one direction (row direction in the figure). In the display area 100, 24 in the first, second, third,.
Zero data lines 114 are provided so as to extend in a direction (vertical direction in the drawing) orthogonal to the scanning lines 112. Each data line 114 and each scanning line 112 are provided so as to be electrically insulated from each other. Then, 320 scanning lines 112 and 240 data lines 114 are arranged so that one pixel is arranged corresponding to the intersection (intersection) of one scanning line 112 and one data line 114.
Pixels 110 are provided corresponding to the intersections with. Therefore, in the display area 100, the pixels 110 are arranged in a matrix of 320 rows × 240 columns.

さらに、第１〜３２０行の走査線１１２に対応して、第１〜３２０行の容量線１３２が
行方向に延在して設けられる。各行の容量線１３２は、対応する行の走査線１１２に沿っ
て設けられる。
なお、第１〜３２０行以外に第０行及び第３２１行の走査線１１２が設けられるが、こ
の走査線１１２は、画素１１０に対応しておらず、ダミーの走査線として機能するもので
ある。このダミー走査線は、それぞれ第１，３２０行の容量線１３２が接続される容量線
駆動回路１５０の駆動を助けるためのものであるが、その機能については後述する。 Further, the first to 320th row capacitor lines 132 are provided to extend in the row direction corresponding to the first to 320th row scanning lines 112. The capacitor line 132 of each row is provided along the scanning line 112 of the corresponding row.
The scanning lines 112 in the 0th and 321st rows are provided in addition to the first to 320th rows, but the scanning lines 112 do not correspond to the pixels 110 and function as dummy scanning lines. . The dummy scanning lines are for assisting in driving the capacitor line driving circuit 150 to which the capacitor lines 132 of the first and 320th rows are connected, respectively, and the function thereof will be described later.

また、表示領域１００では、走査線１１２が所定の順番で排他的に走査線駆動回路１３
０によって選択される。第ｉ行の走査線１１２が選択されて走査線駆動回路１３０によっ
て供給される走査信号を、以下では走査信号「Ｇ（i）」と表す。また、第ｉ行の走査線
１１２に対応する容量線１３２に供給される容量信号を、以下では容量信号「Ｓc（i）」
と表す。 In the display area 100, the scanning lines 112 are exclusively arranged in a predetermined order in the scanning line driving circuit 13.
Selected by 0. The scanning signal supplied from the scanning line driving circuit 130 when the i-th scanning line 112 is selected is hereinafter referred to as a scanning signal “G (i)”. Further, the capacitance signal supplied to the capacitance line 132 corresponding to the i-th row scanning line 112 is hereinafter referred to as a capacitance signal “Sc (i)”.
It expresses.

図２は、画素１１０の等価回路、及びその周辺の構成を示す図である。図２は、具体的
には、第ｊ（ｊ＝１〜２４０）列の画素１１０であって、第ｉ行の画素１１０、これらに
接続される走査線１１２、容量線１３２、及び容量線駆動回路１５０を示す。
画素１１０は、画素電極１１８とコモン電極１０８とで液晶１０５を挟持した画素容量
（ここでは、液晶素子）１２０を有している。ここでは、液晶１０５をＶＡ方式として、
画素容量１２０が電圧無印加時において黒状態となるノーマリーブラックモードであると
する。また、この等価回路では、画素容量１２０に対して並列に補助容量（蓄積容量）１
２５が設けられる。補助容量１２５は、一端が画素電極１１８に電気的に接続され、他端
が容量線１３２に電気的に接続される。
ここで、走査線１１２が選択されてＨレベルになると、その走査線１１２にゲート電極
が電気的に接続されたＴＦＴ１１６がオンとなり、画素電極１１８がデータ線１１４に接
続される。このため、走査線１１２がＨレベルであるときに、データ線１１４に階調に応
じた電圧レベルのデータ信号が供給されると、そのデータ信号は、オンしたＴＦＴ１１６
を介して画素電極１１８に供給される。そして、走査線１１２が非選択とされてＬレベル
になると、ＴＦＴ１１６はオフするが、画素電極に印加された電圧は、画素容量１２０の
容量性及び補助容量１２５によって保持される。
画素容量１２０では、画素電極１１８及びコモン電極１０８によって生じる電界に応じ
て液晶１０５の分子配向状態が変化する。このため、画素容量１２０は、反射型であれば
、印加・保持電圧に応じた反射率となる。表示領域１００では、画素容量１２０毎に反射
率が変化するので、画素容量１２０が画素１１０に相当する。
また、第ｉ行の画素１１０の補助容量１２５において、ＴＦＴ１１６に電気的に接続さ
れる一端に対する他端は、第ｉ行の容量線１３２に電気的に接続される。そして、第ｉ行
の容量線１３２は、第ｉ行に対応した容量線駆動回路１５０に電気的に接続される。 FIG. 2 is a diagram illustrating an equivalent circuit of the pixel 110 and a peripheral configuration thereof. Specifically, FIG. 2 shows the pixels 110 in the j-th (j = 1 to 240) column, the pixels 110 in the i-th row, the scanning lines 112 connected thereto, the capacitance lines 132, and the capacitance line driving. A circuit 150 is shown.
The pixel 110 includes a pixel capacitor (here, a liquid crystal element) 120 in which the liquid crystal 105 is sandwiched between the pixel electrode 118 and the common electrode 108. Here, the liquid crystal 105 is a VA system,
It is assumed that the pixel capacitor 120 is in a normally black mode that is in a black state when no voltage is applied. Further, in this equivalent circuit, an auxiliary capacitor (storage capacitor) 1 in parallel with the pixel capacitor 120.
25 is provided. The auxiliary capacitor 125 has one end electrically connected to the pixel electrode 118 and the other end electrically connected to the capacitor line 132.
Here, when the scanning line 112 is selected and becomes H level, the TFT 116 whose gate electrode is electrically connected to the scanning line 112 is turned on, and the pixel electrode 118 is connected to the data line 114. For this reason, when the data signal having a voltage level corresponding to the gradation is supplied to the data line 114 when the scanning line 112 is at the H level, the data signal is turned on.
Is supplied to the pixel electrode 118. When the scanning line 112 is not selected and becomes L level, the TFT 116 is turned off, but the voltage applied to the pixel electrode is held by the capacitance of the pixel capacitor 120 and the auxiliary capacitor 125.
In the pixel capacitor 120, the molecular orientation state of the liquid crystal 105 changes according to the electric field generated by the pixel electrode 118 and the common electrode 108. For this reason, if the pixel capacitor 120 is a reflection type, it has a reflectance corresponding to the applied / holding voltage. In the display area 100, the reflectance changes for each pixel capacitor 120, so the pixel capacitor 120 corresponds to the pixel 110.
Further, in the auxiliary capacitor 125 of the pixel 110 in the i-th row, the other end with respect to one end electrically connected to the TFT 116 is electrically connected to the i-th row capacitor line 132. The capacitor line 132 in the i-th row is electrically connected to the capacitor line driving circuit 150 corresponding to the i-th row.

以上の構成の画素１１０を配列してなる表示領域１００は、画素電極１１８が形成され
た素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面
が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０
５を封止した構成となっている。このため、画素容量１２０は、画素電極１１８とコモン
電極１０８とで誘電体の一種である液晶１０５を挟持したものとなり、画素電極１１８と
コモン電極１０８との電位差を保持する。 In the display region 100 in which the pixels 110 having the above configuration are arranged, a pair of substrates of an element substrate on which the pixel electrode 118 is formed and a counter substrate on which the common electrode 108 is formed are opposed to each other on the electrode formation surface. In this manner, the liquid crystal 10 is bonded to the gap while maintaining a certain gap.
5 is sealed. Therefore, the pixel capacitor 120 has a liquid crystal 105 that is a kind of dielectric between the pixel electrode 118 and the common electrode 108, and holds a potential difference between the pixel electrode 118 and the common electrode 108.

図１に戻って説明する。
表示制御回路２０は、各種の制御信号を出力して電気光学装置１の各部を制御する。
第１に、表示制御回路２０は、スタートパルスＤy及びクロック信号Ｃlyを走査線駆動
回路１３０に出力する。第２に、表示制御回路２０は、データビットＤb、クロック信号
Ｃlx、転送開始パルスＸSPを、データ線駆動回路１４０に出力する。第３に、表示制御回
路２０は、初期化信号ＹRESを容量線駆動回路１５０に出力する。また、表示制御回路２
０は、コモン電極１０８にコモン電圧ＬＣcomを印加する。 Returning to FIG.
The display control circuit 20 outputs various control signals to control each part of the electro-optical device 1.
First, the display control circuit 20 outputs a start pulse Dy and a clock signal Cly to the scanning line driving circuit 130. Secondly, the display control circuit 20 outputs the data bit Db, the clock signal Clx, and the transfer start pulse XSP to the data line driving circuit 140. Third, the display control circuit 20 outputs an initialization signal YRES to the capacitor line driving circuit 150. In addition, the display control circuit 2
0 applies the common voltage LCcom to the common electrode 108.

図３は、表示制御回路２０が出力する各信号の時系列変化を示すタイミングチャートで
ある。以下、図３を参照しつつ電気光学装置１の各部の動作を説明する。
第１に、走査線駆動回路１３０について説明する。
走査線駆動回路１３０は、表示制御回路２０から供給されるスタートパルスＤy及びク
ロック信号Ｃlyに従って、図１中の上から下に向かって、走査線１１２を一本ずつ順次選
択する。具体的には、走査線駆動回路１３０は、ｉの値が大きくなる方向に、一本ずつ排
他的に走査線１１２を選択する。そして、走査線駆動回路１３０は、選択した第ｉ行の走
査線１１２に対して走査信号Ｇ（i）を供給する。走査線駆動回路１３０は、選択した走
査線１１２への走査信号をＨレベルに相当する選択電圧ＶHとし、それ以外の走査線１１
２への走査信号をＬレベルに相当する非選択電圧ＶLとする。 FIG. 3 is a timing chart showing the time series change of each signal output from the display control circuit 20. Hereinafter, the operation of each unit of the electro-optical device 1 will be described with reference to FIG.
First, the scanning line driving circuit 130 will be described.
The scanning line driving circuit 130 sequentially selects the scanning lines 112 one by one from the top to the bottom in FIG. 1 according to the start pulse Dy and the clock signal Cly supplied from the display control circuit 20. Specifically, the scanning line driving circuit 130 exclusively selects the scanning lines 112 one by one in the direction in which the value of i increases. Then, the scanning line driving circuit 130 supplies a scanning signal G (i) to the selected i-th scanning line 112. The scanning line driving circuit 130 sets the scanning signal to the selected scanning line 112 to the selection voltage VH corresponding to the H level, and the other scanning lines 11.
The scanning signal to 2 is set to a non-selection voltage VL corresponding to the L level.

より詳細には、図３に示すように、走査線駆動回路１３０は、スタートパルスＤyをデ
ューティ比が５０％であるクロック信号Ｃlyに従って順次シフトさせ、パルス幅をクロッ
ク信号Ｃlyの半周期よりも狭めて、走査信号Ｇ(0)，Ｇ(1)，Ｇ(2)，Ｇ(3)，Ｇ(4)，…，
Ｇ(317)，Ｇ(318)，Ｇ(319)，Ｇ(320)，Ｇ（321）としてそれぞれ出力するものである。
この実施形態で、フレーム期間とは、表示領域１００を駆動することによって、画像の
１コマ分を表示させるのに要する期間をいう。フレーム期間は、垂直走査周波数が６０Ｈ
ｚであれば、その逆数である約１６．６７ミリ秒である。このようなフレーム期間は、図
３に示すように、走査信号Ｇ(0)がＨレベルになってから走査信号Ｇ(321)がＬレベルにな
るまでの垂直有効走査期間Ｆaのほか、それ以外の垂直帰線期間が含まれる。
なお、クロック信号Ｃlyの論理レベルが一定である半周期分の期間を、水平走査期間（
Ｈ）とする。この水平走査期間（Ｈ）のうち、時間的に前方において走査信号がＨレベル
となる期間を水平有効走査期間とすると、残りの期間が水平帰線期間になる。 More specifically, as shown in FIG. 3, the scanning line driving circuit 130 sequentially shifts the start pulse Dy in accordance with the clock signal Cly having a duty ratio of 50%, and makes the pulse width narrower than the half cycle of the clock signal Cly. The scanning signals G (0), G (1), G (2), G (3), G (4),.
These are output as G (317), G (318), G (319), G (320), and G (321), respectively.
In this embodiment, the frame period refers to a period required to display one frame of an image by driving the display area 100. In the frame period, the vertical scanning frequency is 60H.
If z, the reciprocal is approximately 16.67 milliseconds. As shown in FIG. 3, such a frame period includes a vertical effective scanning period Fa from when the scanning signal G (0) becomes H level to when the scanning signal G (321) becomes L level, and other than that. Vertical blanking periods are included.
A period corresponding to a half cycle in which the logic level of the clock signal Cly is constant is a horizontal scanning period (
H). In the horizontal scanning period (H), when a period in which the scanning signal is at the H level in the front in time is a horizontal effective scanning period, the remaining period is a horizontal blanking period.

第２に、データ線駆動回路１４０に関わる内容を説明する。
表示制御回路２０は、画素１１０に指定される階調レベルに応じて、これらのオン又は
オフ駆動を指定するために、図示せぬ上位装置から供給される各画素の階調レベルを指定
した表示データを、データビットＤbに変換してデータ線駆動回路１４０に出力する。デ
ータ線駆動回路１４０は、表示制御回路２０から転送開始パルスＸSPが供給されてから、
クロック信号Ｃlxに従ったタイミングで第１〜２４０列のデータ線１１４に、それぞれデ
ータビットＤbに応じた電圧レベルのデータ信号を供給する。表示制御回路２０からデー
タ線駆動回路１４０に供給されるデータビットＤbは、それぞれ画素１１０の階調（濃度
）を制御するためのデジタルデータである。 Second, the contents related to the data line driving circuit 140 will be described.
The display control circuit 20 designates the gradation level of each pixel supplied from a host device (not shown) in order to designate the on or off driving according to the gradation level designated for the pixel 110. Data is converted into data bit Db and output to data line driving circuit 140. The data line driving circuit 140 receives the transfer start pulse XSP from the display control circuit 20, and
A data signal having a voltage level corresponding to the data bit Db is supplied to the data lines 114 in the first to 240th columns at a timing according to the clock signal Clx. The data bits Db supplied from the display control circuit 20 to the data line driving circuit 140 are digital data for controlling the gradation (density) of each pixel 110.

電気光学装置１にあっては、画素１１０は、高位側電圧であるＨレベル、又は低位側電
圧であるＬレベルのデータ信号のいずれか一方であるデータビットＤbに従って階調の表
示を行う。その際、表示制御回路２０は、液晶１０５に直流成分が印加されるのを防止す
るべく、画素電極１１８に印加する電圧を、コモン電極１０８に対して高位側の正極性電
圧と低位側の負極性電圧とで交互に切り替える交流駆動で、画素１１０にデータを書き込
む。ただし、この実施形態では、いわゆる面反転方式に従ってデータ線駆動回路１４０が
画素１１０にデータを書き込む。面反転方式では、反転周期を１垂直走査期間（つまり、
１フレーム期間）とする。すなわち、１列のデータ線１１４に着目すると、当該データ線
１１４を介してデータ信号が供給される画素１列に対して、１垂直走査期間にわたって同
一極性のデータ信号が書き込まれた後、次の垂直走査期間では、当該データ線１１４に供
給されるデータ信号の極性が反転する。書込極性については、画素容量１２０に対して階
調に応じた電圧を保持させる際に、コモン電極１０８のコモン電圧ＬＣcomよりも画素電
極１１８の電位を高位側とする場合を「正極性」といい、低位側とする場合を「負極性」
という。電圧については、特に説明のない限り、図示省略した電源の接地電位を電圧ゼロ
の基準とする。
表示制御回路２０は、書込極性が正極性である場合、画素１１０を液晶印加電圧＞０Ｖ
にするときは、Ｈレベルのデータビットを出力し、画素１１０を液晶印加電圧＝０Ｖにす
るときは、Ｌレベルのデータビットを出力する。一方、表示制御回路２０は、書込極性が
負極性である場合、画素１１０を液晶印加電圧＜０ＶにするときはＬレベルのデータビッ
トを出力し、画素１１０を液晶印加電圧＝０Ｖにするときは、Ｈレベルのデータビットを
出力する。
データ線駆動回路１４０の構成の説明は以上である。 In the electro-optical device 1, the pixel 110 performs gradation display according to the data bit Db which is one of the high-level voltage H level and the low-level voltage data signal. At this time, the display control circuit 20 applies a voltage applied to the pixel electrode 118 to the liquid crystal 105 so as to prevent a direct current component from being applied. Data is written to the pixel 110 by AC driving that is switched alternately with the directional voltage. However, in this embodiment, the data line driving circuit 140 writes data to the pixel 110 in accordance with a so-called surface inversion method. In the surface inversion method, the inversion period is set to one vertical scanning period (that is,
1 frame period). That is, when attention is paid to one column of data lines 114, a data signal having the same polarity is written to one column of pixels to which a data signal is supplied via the data line 114 over one vertical scanning period, and then In the vertical scanning period, the polarity of the data signal supplied to the data line 114 is inverted. Regarding the writing polarity, when the voltage corresponding to the gradation is held in the pixel capacitor 120, the case where the potential of the pixel electrode 118 is higher than the common voltage LCcom of the common electrode 108 is referred to as “positive polarity”. Okay, the negative side is when the lower side
That's it. As for the voltage, unless otherwise specified, the ground potential of the power supply not shown is used as a reference for zero voltage.
When the writing polarity is positive, the display control circuit 20 sets the pixel 110 to the liquid crystal applied voltage> 0V.
When the pixel 110 is set, the H level data bit is output, and when the pixel 110 is set to the liquid crystal applied voltage = 0V, the L level data bit is output. On the other hand, when the writing polarity is negative, the display control circuit 20 outputs an L-level data bit when the pixel 110 is set to the liquid crystal applied voltage <0V, and the pixel 110 is set to the liquid crystal applied voltage = 0V. Outputs H level data bits.
The configuration of the data line driving circuit 140 has been described above.

第３に、容量線駆動回路１５０に関わる内容について説明する。
図３に示すように、容量線駆動回路１５０は、第１フレーム（奇数フレーム）のように
書込極性が正極性書込である場合、第ｉ行の容量線１３２に出力する容量信号Ｓc（i）を
、第ｉ行の走査線１１２が選択される以前や選択されるときに、二値電圧のうち低位側で
ある電圧ＶSLの電位信号（第１電位信号）を供給する。そして、容量線駆動回路１５０は
、当該走査線１１２の選択が終了したとき以降に、二値電圧のうち高位側である電圧ＶSH
の電位信号（第２電位信号）を供給する。一方、容量線駆動回路１５０は、第２フレーム
（偶数フレーム）のように負極性書込である場合、第ｉ行の容量線１３２に出力する容量
信号Ｓc（i）を、第ｉ行の走査線１１２が選択される以前や走査線１１２が選択されると
きに、二値電圧のうち高位側である電圧ＶSHの電位信号（第１電位信号）を供給する。そ
して、容量線駆動回路１５０は、当該走査線１１２の選択が終了したとき以降に、二値電
圧のうち低位側である電圧ＶSLの電位信号（第２電位信号）を供給する。以下では、ここ
で、画素容量１２０と補助容量１２５との接続点の電位を、「Ｖpix」と表すことがある
。 Third, contents related to the capacitor line driving circuit 150 will be described.
As shown in FIG. 3, when the writing polarity is positive polarity writing as in the first frame (odd frame), the capacitance line driving circuit 150 outputs the capacitance signal Sc ( i) is supplied before or when the scanning line 112 of the i-th row is selected, or is supplied with the potential signal (first potential signal) of the voltage VSL which is the lower side of the binary voltage. Then, after the selection of the scanning line 112 is completed, the capacitor line driving circuit 150 is configured to output the voltage VSH that is higher in the binary voltage.
Are supplied (second potential signal). On the other hand, in the case of negative polarity writing as in the second frame (even frame), the capacitance line drive circuit 150 scans the i-th row with the capacitance signal Sc (i) output to the i-th row capacitance line 132. Before the line 112 is selected or when the scanning line 112 is selected, a potential signal (first potential signal) of the voltage VSH which is the higher side of the binary voltage is supplied. Then, after the selection of the scanning line 112 is completed, the capacitor line driving circuit 150 supplies a potential signal (second potential signal) of the voltage VSL on the lower side of the binary voltage. Hereinafter, the potential at the connection point between the pixel capacitor 120 and the auxiliary capacitor 125 may be expressed as “Vpix”.

続いて、電気光学装置１の表示動作について説明する。
まず、第１行の走査線１１２に供給される走査信号Ｇ（1）がＨレベルになると、第１
行第１列〜第１行第２４０列の画素におけるＴＦＴ１１６がオンし、これらの画素電極１
１８に、それぞれ対応するデータ信号が供給される。このため、第１行第１列〜第１行第
２４０列の画素１１０の画素容量１２０には、データ信号の電圧と、コモン電極１０８の
コモン電圧ＬＣcomとの電位差が印加される。ここで、走査信号Ｇ（1）がＨレベルになる
水平有効走査期間Ｆaにおいて、正極性書込である場合、第１行の容量線１３２の容量信
号Ｓc（1）は低位側電圧ＶSLである。このため、第１行第１列〜第１行第２４０列の補助
容量１２５には、それぞれデータ信号の電圧と電圧ＶSLとの電位差が印加される。そして
、走査信号Ｇ（1）がＬレベルに遷移すると、第１行第１列〜第１行第２４０列の画素１
１０におけるＴＦＴ１１６がオフする。そして、走査信号Ｇ（2）がＨレベルに遷移する
と、第１行の容量線１３２の容量信号Ｓc（1）は、高位側の電圧ＶSHにシフトさせられる
。
一方、水平有効走査期間Ｆaにおいて負極性書込である場合、走査信号Ｇ（1）がＨレベ
ルに遷移したとき、第１行の容量線１３２の容量信号Ｓc（1）は高位側電圧ＶSHである。
このため、第１行第１列〜第１行第２４０列の補助容量１２５には、それぞれデータ信号
の電圧と電圧ＶSHとの電位差が印加される。そして、走査信号Ｇ（1）がＬレベルに遷移
すると、第１行第１列〜第１行第２４０列の画素１１０におけるＴＦＴ１１６がオフする
。そして、走査信号Ｇ（2）がＨレベルに遷移すると、第１行の容量線１３２の容量信号
Ｓc（1）は、低位側の電圧ＶSLにシフトさせられる。 Subsequently, a display operation of the electro-optical device 1 will be described.
First, when the scanning signal G (1) supplied to the scanning line 112 of the first row becomes H level, the first
The TFTs 116 in the pixels in the first row to the first row and the 240th column are turned on, and these pixel electrodes 1
Each corresponding data signal is supplied to 18. Therefore, a potential difference between the voltage of the data signal and the common voltage LCcom of the common electrode 108 is applied to the pixel capacitor 120 of the pixel 110 in the first row, first column to the first row, 240th column. Here, in the horizontal effective scanning period Fa in which the scanning signal G (1) is at the H level, in the case of positive writing, the capacitance signal Sc (1) of the capacitance line 132 in the first row is the low-side voltage VSL. . Therefore, a potential difference between the voltage of the data signal and the voltage VSL is applied to the auxiliary capacitors 125 in the first row, first column to the first row, 240th column. When the scanning signal G (1) transitions to the L level, the pixel 1 in the first row, first column to the first row, 240th column.
The TFT 116 in 10 is turned off. When the scanning signal G (2) transitions to the H level, the capacitance signal Sc (1) of the first-row capacitance line 132 is shifted to the higher voltage VSH.
On the other hand, in the case of negative polarity writing in the horizontal effective scanning period Fa, when the scanning signal G (1) transitions to the H level, the capacitance signal Sc (1) of the capacitance line 132 in the first row is at the higher voltage VSH. is there.
Therefore, a potential difference between the voltage of the data signal and the voltage VSH is applied to the auxiliary capacitors 125 in the first row, first column to the first row, 240th column, respectively. When the scanning signal G (1) transitions to the L level, the TFTs 116 in the pixels 110 in the first row, first column to the first row, 240th column are turned off. When the scanning signal G (2) transitions to the H level, the capacitance signal Sc (1) of the capacitance line 132 in the first row is shifted to the lower voltage VSL.

以上のような容量線１３２の駆動により、画素電極１１８の電圧は、走査信号Ｇ(i)が
Ｈレベルになったときに正極性書込である場合、データ信号の電圧Ｖp(+)となる。この後
、容量線１３２の容量信号Ｓc(i)が電圧ＶSLから電圧ＶSHにシフトしたことにより、電圧
Ｖp(+)は電圧ΔＶpixだけ上昇し、電圧ＶpixはＶp(+)＋ΔＶpixとなる。一方、偶数フレ
ームのように負極性書込が指定されていれば、画素電極１１８の電圧は、データ信号の電
圧Ｖp(-)になり、この後、容量線１３２の容量信号Ｓc(i)が電圧ＶSHから電圧ＶSLにシフ
トしたことにより、電圧Ｖp(-)はΔＶpixだけ低下し、電圧ＶpixはＶp(-)−ΔＶpixとな
る。
なお、補助容量をＣst、液晶容量をＣlcとし、その他の微小な寄生容量を無視すると電
圧ΔＶpixは、下記式（１）の関係を満たす。
ΔＶpix＝｜ＶSH-ＶSL｜×Ｃst/（Ｃst+Ｃlc） ・・・（１）
以上の容量線駆動を実現する容量線駆動回路１５０についてより具体的に説明する。 By driving the capacitance line 132 as described above, the voltage of the pixel electrode 118 becomes the data signal voltage Vp (+) in the case of positive writing when the scanning signal G (i) becomes H level. . Thereafter, as the capacitance signal Sc (i) of the capacitance line 132 is shifted from the voltage VSL to the voltage VSH, the voltage Vp (+) rises by the voltage ΔVpix, and the voltage Vpix becomes Vp (+) + ΔVpix. On the other hand, if negative polarity writing is designated as in the even-numbered frame, the voltage of the pixel electrode 118 becomes the data signal voltage Vp (−), and then the capacitance signal Sc (i) of the capacitance line 132 is changed. By shifting from the voltage VSH to the voltage VSL, the voltage Vp (−) decreases by ΔVpix, and the voltage Vpix becomes Vp (−) − ΔVpix.
If the auxiliary capacitance is Cst, the liquid crystal capacitance is Clc, and other minute parasitic capacitances are ignored, the voltage ΔVpix satisfies the relationship of the following formula (1).
ΔVpix = | VSH−VSL | × Cst / (Cst + Clc) (1)
The capacitor line driving circuit 150 that realizes the above-described capacitor line driving will be described more specifically.

図４は、容量線駆動回路１５０の構成を示す図である。
容量線駆動回路１５０は、第１ラッチ回路１５１と、第２ラッチ回路１５２と、信号出
力回路１５４とを有する。以下、第ｉ行の容量線１３２に接続される容量線駆動回路１５
０を代表させて説明する。
第１ラッチ回路１５１は、所定のタイミングで第２ラッチ回路１５２によりサンプリン
グされた信号をラッチするラッチ回路である。第１ラッチ回路１５１は、ＮＡＮＤゲート
１５１１と、インバーター１５１２，１５１４，１５１６，１５１７と、トランスファー
ゲート１５１３，１５１５とにより構成される。なお、本実施形態では第１ラッチ回路１
５１の入出力端を、図示のとおり入力端IN1及び出力端OUT11，OUT12と定める。
ＮＡＮＤゲート１５１１は、一方の入力端に初期化信号ＹRESが入力されるものである
。インバーター１５１２は、ＮＡＮＤゲート１５１１の出力信号を論理反転して、トラン
スファーゲート１５１３を経由してＮＡＮＤゲート１５１１の他方の入力端に帰還するも
のである。ＮＡＮＤゲート１５１１及びインバーター１５１２によって構成される帰還型
の回路により実現されるスタティック型のメモリーによって、第１ラッチ回路１５１でＨ
レベル又はＬレベルの一方の論理レベルに保持される。 FIG. 4 is a diagram illustrating a configuration of the capacitor line driving circuit 150.
The capacitor line driving circuit 150 includes a first latch circuit 151, a second latch circuit 152, and a signal output circuit 154. Hereinafter, the capacitor line driving circuit 15 connected to the capacitor line 132 in the i-th row.
A description will be given by taking 0 as a representative.
The first latch circuit 151 is a latch circuit that latches the signal sampled by the second latch circuit 152 at a predetermined timing. The first latch circuit 151 includes a NAND gate 1511, inverters 1512, 1514, 1516, and 1517, and transfer gates 1513 and 1515. In the present embodiment, the first latch circuit 1
The input / output terminals 51 are defined as an input terminal IN1 and output terminals OUT11 and OUT12 as shown in the figure.
The NAND gate 1511 receives the initialization signal YRES at one input terminal. The inverter 1512 logically inverts the output signal of the NAND gate 1511 and feeds it back to the other input terminal of the NAND gate 1511 via the transfer gate 1513. A static type memory realized by a feedback type circuit composed of a NAND gate 1511 and an inverter 1512 causes the first latch circuit 151 to generate H
It is held at one of the logic levels of level or L level.

トランスファーゲート１５１３，１５１５はそれぞれ、第（ｉ＋１）行の走査線１１２
に対する走査信号Ｇ（i+1）に応じてオンオフするものである。具体的には、トランスフ
ァーゲート１５１３には、走査信号Ｇ（i+1）と、インバーター１５１４によって論理反
転された走査信号Ｇ（i+1）とが入力される。トランスファーゲート１５１５には、走査
信号Ｇ（i+1）と、インバーター１５１６によって論理反転された走査信号Ｇ（i+1）とが
入力される。なお、走査信号Ｇ（i+1）は、一垂直走査期間で第ｉ行の走査線１１２より
も後に選択される走査線に対して供給される信号である。また、トランスファーゲート１
５１３，１５１５は同時にオンすることはない。例えば、Ｌレベルの走査信号Ｇ（i+1）
に応じてトランスファーゲート１５１３がオンしたとき、インバーター１５１２の出力レ
ベルの信号が、ＮＡＮＤゲート１５１１の入力端及び出力端OUT11に供給される。一方、
Ｈレベルの走査信号Ｇ（i+1）に応じてトランスファーゲート１５１５がオンしたとき、
第１ラッチ回路１５１は、走査信号Ｇ（i+1）が供給されたときに、第２ラッチ回路１５
２の出力信号をラッチする。このラッチによって第１ラッチ回路１５１で保持される信号
を論理反転した信号が出力端OUT12に供給される。 The transfer gates 1513 and 1515 are respectively (i + 1) -th scanning line 112.
Is turned on / off in response to a scanning signal G (i + 1). Specifically, the scanning signal G (i + 1) and the scanning signal G (i + 1) logically inverted by the inverter 1514 are input to the transfer gate 1513. The transfer gate 1515 receives the scanning signal G (i + 1) and the scanning signal G (i + 1) logically inverted by the inverter 1516. The scanning signal G (i + 1) is a signal supplied to a scanning line selected after the i-th scanning line 112 in one vertical scanning period. Transfer gate 1
513 and 1515 are not turned on at the same time. For example, an L level scanning signal G (i + 1)
Accordingly, when the transfer gate 1513 is turned on, the signal of the output level of the inverter 1512 is supplied to the input terminal and the output terminal OUT11 of the NAND gate 1511. on the other hand,
When the transfer gate 1515 is turned on in response to the scanning signal G (i + 1) at the H level,
The first latch circuit 151 receives the scan signal G (i + 1) and receives the second latch circuit 15.
2 output signals are latched. By this latch, a signal obtained by logically inverting the signal held in the first latch circuit 151 is supplied to the output terminal OUT12.

ところで、初期化信号ＹRESは、容量線駆動回路１５０の状態を第１フレームの書込極
性に対応したものに初期化するための信号である。図３に示すように、本実施形態の初期
化信号ＹRESは、第（ｉ−１）行の走査線１１２が非選択状態のときに、第１フレームの
開始前にＬレベルからＨレベルに遷移するものである。具体的には、初期化信号ＹRESが
Ｌレベルのときにトランスファーゲート１５１３がオンすると、第１ラッチ回路１５１で
はＬレベルに保持されて出力端OUT12の出力レベルはＨレベルとなる。
なお、初期化信号ＹRESがＨレベルのときには、初期化信号ＹRESは容量線駆動回路１５
０が実現する容量線駆動に影響を与えない。
ところで、初期化信号ＹRESによる初期化動作は、第（ｉ−１）行の走査線１１２が選
択状態にならない限り第２ラッチ回路１５２には影響を与えない。ここでは、走査線１１
２は初期化動作の開始時には非選択状態であるものとする。 By the way, the initialization signal YRES is a signal for initializing the state of the capacitance line driving circuit 150 to the one corresponding to the writing polarity of the first frame. As shown in FIG. 3, the initialization signal YRES of this embodiment changes from the L level to the H level before the start of the first frame when the scanning line 112 in the (i−1) th row is in the non-selected state. To do. Specifically, when the transfer gate 1513 is turned on when the initialization signal YRES is at L level, the first latch circuit 151 is held at L level and the output level of the output terminal OUT12 becomes H level.
Note that when the initialization signal YRES is at the H level, the initialization signal YRES is output from the capacitor line driving circuit 15.
0 does not affect the capacity line drive realized.
By the way, the initialization operation by the initialization signal YRES does not affect the second latch circuit 152 unless the scanning line 112 in the (i−1) th row is selected. Here, the scanning line 11
2 is assumed to be in a non-selected state at the start of the initialization operation.

第２ラッチ回路１５２は、所定のタイミングで第１ラッチ回路１５１によりサンプリン
グされる信号をラッチするラッチ回路である。第２ラッチ回路１５２は、トランスファー
ゲート１５２１，１５２３と、インバーター１５２２，１５２４，１５２５，１５２６と
、インバーター１５３とにより構成される。 The second latch circuit 152 is a latch circuit that latches a signal sampled by the first latch circuit 151 at a predetermined timing. The second latch circuit 152 includes transfer gates 1521 and 1523, inverters 1522, 1524, 1525 and 1526, and an inverter 153.

トランスファーゲート１５２１，１５２３はそれぞれ、第（ｉ−１）行の走査線１１２
に供給される走査信号Ｇ（i-1）に応じてオンオフする。具体的には、トランスファーゲ
ート１５２１には、走査信号Ｇ（i-1）と、インバーター１５２２によって論理反転され
た走査信号Ｇ（i-1）とが入力され、トランスファーゲート１５２３には、走査信号Ｇ（i
-1）と、インバーター１５２４によって論理反転された走査信号Ｇ（i-1）とが入力され
る。走査信号（i-1）は、一垂直走査期間で第ｉ行の走査線１１２よりも先に選択される
所定の走査線に供給される信号である。トランスファーゲート１５２１，１５２３は同時
にオンする期間がなく、Ｈレベルの走査信号Ｇ（i-1）に応じてトランスファーゲート１
５２１がオンしたとき、第１ラッチ回路１５１の出力信号が第２ラッチ回路１５２に取り
込まれ、第２ラッチ回路１５２はその信号をラッチする。換言すると、第１ラッチ回路１
５１は、Ｈレベルの走査信号Ｇ（i-1）が第２ラッチ回路１５２に供給されたとき、自身
が保持する信号を第２ラッチ回路１５２にサンプリングする（つまり、書き込む）。その
後、Ｌレベルの走査信号Ｇ（i-1）に応じてトランスファーゲート１５２３がオンすると
、インバーター１５２５，１５２６によって構成される帰還型の回路により実現されるス
タティック型のメモリーによって、第２ラッチ回路１５２がラッチした信号が保持される
。この信号の論理レベルは、第２ラッチ回路１５２がラッチした信号のそれと同じである
。 The transfer gates 1521 and 1523 are respectively in the scanning line 112 in the (i−1) th row.
Is turned on / off in accordance with the scanning signal G (i-1) supplied to. Specifically, the scanning signal G (i−1) and the scanning signal G (i−1) logically inverted by the inverter 1522 are input to the transfer gate 1521, and the scanning signal G is input to the transfer gate 1523. (I
-1) and the scanning signal G (i-1) logically inverted by the inverter 1524 are input. The scanning signal (i−1) is a signal supplied to a predetermined scanning line selected before the i-th scanning line 112 in one vertical scanning period. The transfer gates 1521 and 1523 do not have a period to be turned on at the same time, and the transfer gate 1 corresponds to the H level scanning signal G (i−1).
When 521 is turned on, the output signal of the first latch circuit 151 is taken into the second latch circuit 152, and the second latch circuit 152 latches the signal. In other words, the first latch circuit 1
51, when an H level scanning signal G (i-1) is supplied to the second latch circuit 152, it samples (ie writes) the signal held by itself into the second latch circuit 152. Thereafter, when the transfer gate 1523 is turned on in response to the L level scanning signal G (i−1), the second latch circuit 152 is provided by a static memory realized by a feedback circuit constituted by the inverters 1525 and 1526. Is latched. The logic level of this signal is the same as that of the signal latched by the second latch circuit 152.

インバーター１５３は、第２ラッチ回路１５２で保持される信号を論理反転して、入力
端IN1を介して第１ラッチ回路１５１に出力する反転回路である。上述したように、第１
ラッチ回路１５１に走査信号Ｇ（i+1）が供給されたとき、トランスファーゲート１５１
５がオンする。よって、第２ラッチ回路１５２は、第（ｉ＋１）行の走査線に対する走査
信号Ｇ（i+1）が供給されたとき、走査信号Ｇ（i-1）に応じて第２ラッチ回路１５２がラ
ッチした信号を論理反転して、この第１ラッチ回路１５１にサンプリングするものである
。 The inverter 153 is an inverting circuit that logically inverts the signal held in the second latch circuit 152 and outputs the result to the first latch circuit 151 via the input terminal IN1. As mentioned above, the first
When the scanning signal G (i + 1) is supplied to the latch circuit 151, the transfer gate 151
5 turns on. Therefore, the second latch circuit 152 latches the second latch circuit 152 according to the scanning signal G (i−1) when the scanning signal G (i + 1) for the scanning line of the (i + 1) th row is supplied. This signal is logically inverted and sampled in the first latch circuit 151.

信号出力回路１５４は、高位側電圧VSHを印加する電源ラインと、低位側電圧VSLを印加
する電源ラインとの間に直列接続された、ＰＭＯＳトランジスター１５４１と、ＮＭＯＳ
トランジスター１５４２とを有している。ＰＭＯＳトランジスター１５４１は、第１ラッ
チ回路１５１の出力端OUT12の論理レベルがＬレベルのときだけオンし、高位側電圧VSHの
容量信号Ｓc（i）を、容量線１３２に出力する。ＮＭＯＳトランジスター１５４２は、第
１ラッチ回路１５１の出力端OUT12の論理レベルがＨレベルのときだけオンし、低位側電
圧VSLの容量信号Ｓc（i）を、容量線１３２に出力する。
このように、信号出力回路１５４は、第１ラッチ回路１５１で保持される論理レベルに
応じた電圧を選択して、容量線１３２に印加する電位信号を出力するものである。上述し
たように、第１フレームの開始前に初期化信号ＹRESがＬレベルからＨレベルに遷移する
から、第１フレームの開始時にあっては、出力端OUT12の出力レベルはＨレベルである。
よって、信号出力回路１５４は、第１フレームの開始時（正極性）においては、予め低位
側の電圧VSLの容量信号Ｓc（i）を容量線１３２に出力する。 The signal output circuit 154 includes a PMOS transistor 1541 and an NMOS connected in series between a power supply line that applies the high voltage VSH and a power supply line that applies the low voltage VSL.
A transistor 1542. The PMOS transistor 1541 is turned on only when the logic level of the output terminal OUT12 of the first latch circuit 151 is L level, and outputs the capacitance signal Sc (i) of the higher voltage VSH to the capacitance line 132. The NMOS transistor 1542 is turned on only when the logic level of the output terminal OUT12 of the first latch circuit 151 is H level, and outputs the capacitance signal Sc (i) of the lower voltage VSL to the capacitance line 132.
As described above, the signal output circuit 154 selects a voltage corresponding to the logic level held by the first latch circuit 151 and outputs a potential signal applied to the capacitor line 132. As described above, since the initialization signal YRES changes from the L level to the H level before the start of the first frame, the output level of the output terminal OUT12 is at the H level at the start of the first frame.
Therefore, the signal output circuit 154 outputs the capacitance signal Sc (i) of the lower voltage VSL to the capacitance line 132 in advance at the start of the first frame (positive polarity).

容量線駆動回路１５０の構成の説明は以上であるが、続いて、その動作について図５を
参照しつつ説明する。図５は、第１行の容量線１３２に対応する容量線駆動回路１５０内
の論理レベルの時系列変化を示すタイミングチャートである。具体的には、図５には、出
力端OUT11，OUT12，IN1の論理レベルの時系列変化を示している。なお、以下では、第１
行の容量線１３２に対応する容量線駆動回路１５０の動作を代表して説明するので、参考
のために、以下の説明で用いる走査信号及び容量信号の時系列変化も併せて図５に示す。
なお、この場合、第（ｉ−１）行の走査線１１２は第０行の走査線１１２であり、第（
ｉ＋１）行の走査線１１２は第２行の走査線１１２である。 Although the description of the configuration of the capacitor line driving circuit 150 has been described above, the operation thereof will be described with reference to FIG. FIG. 5 is a timing chart showing a time-series change in the logic level in the capacitor line driving circuit 150 corresponding to the capacitor line 132 in the first row. Specifically, FIG. 5 shows time-series changes in the logic levels of the output terminals OUT11, OUT12, and IN1. In the following, the first
Since the operation of the capacitor line driving circuit 150 corresponding to the capacitor line 132 in the row will be described as a representative, FIG. 5 also shows the time-series changes of the scanning signal and the capacitor signal used in the following description for reference.
In this case, the scanning line 112 in the (i−1) th row is the scanning line 112 in the 0th row,
The (i + 1) -th row scanning line 112 is the second-row scanning line 112.

まず、表示制御回路２０が第１フレームの開始前である時刻ｔ1において、初期化信号
ＹRESをＬレベルからＨレベルに遷移させる。これにより、第１ラッチ回路１５１の出力
端OUT11は強制的にＬレベルとなり、出力端OUT12は強制的にＨレベルとなる。よって、容
量信号Ｓc（i）は低位側電圧ＶSLとなる。ただし、第０行の走査線１１２は未だ選択され
ていないから、第２ラッチ回路１５２で保持される論理レベルは不定である。
続いて、時刻ｔ2において走査線駆動回路１３０により第０行の走査線１１２が選択さ
れ、第２ラッチ回路１５２に走査信号Ｇ（0）が供給されると、トランスファーゲート１
５２１がオンする。これにより第２ラッチ回路１５２は、出力端OUT11を介してＬレベル
の信号をラッチする。このラッチにより、第２ラッチ回路１５２はＬレベルの信号を保持
し、その出力信号の論理レベルはＨレベルに確定される。 First, at time t1, which is before the start of the first frame, the display control circuit 20 changes the initialization signal YRES from L level to H level. As a result, the output terminal OUT11 of the first latch circuit 151 is forcibly set to L level, and the output terminal OUT12 is forcibly set to H level. Therefore, the capacitance signal Sc (i) becomes the lower voltage VSL. However, since the scanning line 112 of the 0th row has not yet been selected, the logic level held by the second latch circuit 152 is indefinite.
Subsequently, when the scanning line 112 in the 0th row is selected by the scanning line driving circuit 130 at time t 2 and the scanning signal G (0) is supplied to the second latch circuit 152, the transfer gate 1.
521 turns on. As a result, the second latch circuit 152 latches the L level signal via the output terminal OUT11. By this latching, the second latch circuit 152 holds the L level signal, and the logic level of the output signal is fixed to the H level.

次に、第０行の走査線１１２がＨレベルからＬレベルに遷移し、時刻ｔ3において走査
線駆動回路１３０により第１行の走査線１１２が選択されると、トランスファーゲート１
５２１がオフする。これにより第２ラッチ回路１５２は第１ラッチ回路１５１とは遮断さ
れるが、第２ラッチ回路１５２は引き続きＬレベルに保持する。このときも、インバータ
ー１５３は、第２ラッチ回路１５２で保持されるＬレベルの信号を、Ｈレベルに論理反転
して第１ラッチ回路１５１に出力する。しかしながら、第１ラッチ回路１５１のトランス
ファーゲート１５１５はオフである。よって、このとき第１ラッチ回路１５１によるラッ
チは行われず、第１ラッチ回路１５１において出力端OUT12の出力レベルはＨレベルに保
持される。よって、時刻ｔ3以降において、容量信号Ｓc（i）が低位側電圧ＶSLである状
態が継続する。
なお、第ｉ行の容量線駆動回路１５０には、第ｉ行の走査線１１２に供給される走査信
号Ｇ（i）が入力されないため、この走査信号が容量線駆動回路１５０の動作に影響を与
えることはない。 Next, when the scanning line 112 of the 0th row transitions from the H level to the L level and the scanning line driving circuit 130 selects the first scanning line 112 at time t3, the transfer gate 1 is transferred.
521 turns off. As a result, the second latch circuit 152 is disconnected from the first latch circuit 151, but the second latch circuit 152 continues to be held at the L level. Also at this time, the inverter 153 logically inverts the L level signal held in the second latch circuit 152 to the H level and outputs the inverted signal to the first latch circuit 151. However, the transfer gate 1515 of the first latch circuit 151 is off. Therefore, at this time, latching by the first latch circuit 151 is not performed, and the output level of the output terminal OUT12 is held at the H level in the first latch circuit 151. Therefore, after time t3, the state in which the capacitance signal Sc (i) is at the lower voltage VSL continues.
Note that since the scanning signal G (i) supplied to the i-th row scanning line 112 is not input to the i-th row capacitance line driving circuit 150, this scanning signal affects the operation of the capacitance line driving circuit 150. Never give.

次に、第１行の走査線１１２がＨレベルからＬレベルに遷移して、時刻ｔ4において走
査線駆動回路１３０により第２行の走査線１１２が選択されると、走査信号Ｇ（2）が第
１ラッチ回路１５１に供給され、トランスファーゲート１５１５がオンする。このとき、
第２ラッチ回路１５２は、自身の保持する信号をインバーター１５３により論理反転した
Ｈレベルの信号を、入力端IN1を介して第１ラッチ回路１５１にサンプリングする。第１
ラッチ回路１５１は、この信号をラッチしてＨレベルに保持するとともに、これをインバ
ーター１５１７によってＬレベルに論理反転して、出力端OUT12を介して信号出力回路１
５４に出力する。これにより、信号出力回路１５４ではＮＭＯＳトランジスター１５４２
がオフして、ＰＭＯＳトランジスター１５４１がオンする。すなわち、信号出力回路１５
４は、第２行の走査線１１２が選択されたときに、低位側電圧ＶSLから高位側電圧ＶSHに
切り替えて、容量線１３２に容量信号Ｓc（i）を出力する。 Next, when the scanning line 112 of the first row transitions from the H level to the L level and the scanning line driving circuit 130 selects the second scanning line 112 at time t4, the scanning signal G (2) is obtained. The voltage is supplied to the first latch circuit 151 and the transfer gate 1515 is turned on. At this time,
The second latch circuit 152 samples an H level signal obtained by logically inverting the signal held by the second latch circuit 152 to the first latch circuit 151 via the input terminal IN1. First
The latch circuit 151 latches this signal and holds it at the H level, logically inverts this signal to the L level by the inverter 1517, and outputs the signal to the signal output circuit 1 via the output terminal OUT12.
To 54. As a result, the signal output circuit 154 has an NMOS transistor 1542.
Is turned off and the PMOS transistor 1541 is turned on. That is, the signal output circuit 15
4, when the scanning line 112 of the second row is selected, the low-side voltage VSL is switched to the high-side voltage VSH, and the capacitance signal Sc (i) is output to the capacitance line 132.

次に、第２行の走査線１１２がＨレベルからＬレベルに遷移して、時刻ｔ5において走
査線駆動回路１３０により第３行の走査線１１２が選択されると、走査信号Ｇ（2）がＬ
レベルとなるから、第１ラッチ回路１５１のトランスファーゲート１５１５はオフする。
よって、第１ラッチ回路１５１は、時刻ｔ4でラッチした信号の論理レベル（つまり、Ｈ
レベル）に保持して、Ｌレベルの信号を出力端OUT12を介して出力する。これにより、信
号出力回路１５４は、第３行の走査線１１２が選択される期間においても、引き続き、高
位側電圧ＶSHである容量信号Ｓc（i）を出力する。
以降、第４行，第５行，・・・第３２０行という順で走査線駆動回路１３０により走査
線１１２が順次選択されるが、この期間にあっては、第１行の容量線駆動回路１５０の動
作に変化は生じない。よって、信号出力回路１５４は、この期間では、高位側電圧ＶSHの
容量信号Ｓc（i）を継続して出力する。
以上が正極性書込である第１フレームの容量線駆動回路１５０の動作の説明である。次
に、負極性書込である第２フレームの容量線駆動回路１５０の動作を説明する。なお、第
１フレームの終了時点では、第１ラッチ回路１５１はＨレベルに保持し、第２ラッチ回路
１５２はＬレベルに保持する。 Next, when the scanning line 112 of the second row transitions from the H level to the L level and the scanning line driving circuit 130 selects the third scanning line 112 at time t5, the scanning signal G (2) is obtained. L
Therefore, the transfer gate 1515 of the first latch circuit 151 is turned off.
Therefore, the first latch circuit 151 has the logic level of the signal latched at time t4 (that is, H
Level) and an L level signal is output via the output terminal OUT12. As a result, the signal output circuit 154 continues to output the capacitance signal Sc (i), which is the high-side voltage VSH, even during the period when the scanning line 112 in the third row is selected.
Thereafter, the scanning line 112 is sequentially selected by the scanning line driving circuit 130 in the order of the fourth row, the fifth row,..., The 320th row. During this period, the capacitance line driving circuit of the first row is selected. There is no change in the operation of 150. Therefore, the signal output circuit 154 continuously outputs the capacitance signal Sc (i) of the higher voltage VSH during this period.
The above is the description of the operation of the capacitor line driving circuit 150 of the first frame in which the positive polarity writing is performed. Next, the operation of the capacitor line driving circuit 150 of the second frame which is negative polarity writing will be described. At the end of the first frame, the first latch circuit 151 is held at the H level, and the second latch circuit 152 is held at the L level.

時刻ｔ6において走査線駆動回路１３０により第０行の走査線１１２が選択され第２ラ
ッチ回路１５２に走査信号Ｇ（0）が供給されると、第２ラッチ回路１５２のトランスフ
ァーゲート１５２１がオンする。これにより、第１ラッチ回路１５１は出力端OUT11を介
して、Ｈレベルの信号を第２ラッチ回路１５２にサンプリングする。第２ラッチ回路１５
２はこの信号をラッチして、Ｈレベルに保持する。このように、第２フレームで第０行の
走査線１１２が選択されたときに、第２ラッチ回路１５２の保持する信号の論理レベルが
変化し、第１フレームの論理レベルとは逆となる。 When the scanning line driving circuit 130 selects the scanning line 112 in the 0th row and supplies the scanning signal G (0) to the second latch circuit 152 at time t6, the transfer gate 1521 of the second latch circuit 152 is turned on. As a result, the first latch circuit 151 samples the H level signal to the second latch circuit 152 via the output terminal OUT11. Second latch circuit 15
2 latches this signal and holds it at the H level. As described above, when the scanning line 112 in the 0th row is selected in the second frame, the logic level of the signal held by the second latch circuit 152 changes, and is opposite to the logic level of the first frame.

次に、第０行の走査線１１２がＨレベルからＬレベルに遷移し、時刻ｔ7において走査
線駆動回路１３０により第１行の走査線１１２が選択されると、トランスファーゲート１
５２１がオフし、第２ラッチ回路１５２は引き続きＨレベルに保持する。このとき、第１
ラッチ回路１５１のトランスファーゲート１５１５はオフのままである。よって、第１ラ
ッチ回路１５１は、出力端OUT12の論理レベルをＬレベルに保持するから、容量信号Ｓc（
i）は高位側電圧ＶSHである状態が継続する。 Next, when the scanning line 112 in the 0th row changes from the H level to the L level and the scanning line driving circuit 130 selects the first scanning line 112 at time t7, the transfer gate 1 is transferred.
521 is turned off, and the second latch circuit 152 continues to hold the H level. At this time, the first
The transfer gate 1515 of the latch circuit 151 remains off. Therefore, since the first latch circuit 151 holds the logic level of the output terminal OUT12 at the L level, the capacitance signal Sc (
In i), the high voltage VSH continues.

次に、第１行の走査線１１２がＨレベルからＬレベルに遷移して、時刻ｔ8において走
査線駆動回路１３０により第２行の走査線１１２が選択され、第１ラッチ回路１５１に走
査信号Ｇ（2）が供給されると、第１ラッチ回路１５１のトランスファーゲート１５１５
がオンする。このとき、第２ラッチ回路１５２は、自身で保持するＨレベルの信号をイン
バーター１５３によりＬレベルに論理反転して、第１ラッチ回路１５１にサンプリングす
る。第１ラッチ回路１５１は、このＬレベルの信号をラッチすると、この論理レベル（Ｌ
レベル）に保持するとともに、インバーター１５１７によってＨレベルに論理反転して、
出力端OUT12を介して出力する。これにより、信号出力回路１５４ではＮＭＯＳトランジ
スター１５４２がオンして、ＰＭＯＳトランジスター１５４１がオフする。すなわち、信
号出力回路１５４は、第２行の走査線１１２が選択されたときに、高位側電圧ＶSHから低
位側電圧ＶSLに切り替えて、容量信号Ｓc（i）を出力する。 Next, the scanning line 112 of the first row transitions from the H level to the L level, the scanning line driving circuit 130 selects the second scanning line 112 at time t8, and the scanning signal G is sent to the first latch circuit 151. When (2) is supplied, the transfer gate 1515 of the first latch circuit 151 is supplied.
Turns on. At this time, the second latch circuit 152 logically inverts the H level signal held by itself to the L level by the inverter 153 and samples it in the first latch circuit 151. When the first latch circuit 151 latches the L level signal, the first latch circuit 151 receives the logic level (L
Level) and logically inverted to H level by inverter 1517,
Output via the output terminal OUT12. As a result, in the signal output circuit 154, the NMOS transistor 1542 is turned on and the PMOS transistor 1541 is turned off. That is, when the second row scanning line 112 is selected, the signal output circuit 154 switches from the higher voltage VSH to the lower voltage VSL and outputs the capacitance signal Sc (i).

次に、第２行の走査線１１２がＨレベルからＬレベルに遷移して、時刻ｔ9において走
査線駆動回路１３０により第３行の走査線１１２が選択されると、走査信号Ｇ（2）はＬ
レベルとなり、第１ラッチ回路１５１のトランスファーゲート１５１５はオフする。よっ
て、第１ラッチ回路１５１は、時刻ｔ9以降においてもＬレベルに保持したまま、Ｈレベ
ルの信号を出力端OUT12から出力する。これにより、信号出力回路１５４は、第３行の走
査線１１２が選択される期間においても、引き続き低位側電圧ＶSLの容量信号Ｓc（i）を
容量線１３２に出力する。
以降、第４行，第５行，・・・第３２０行という順で走査線駆動回路１３０により走査
線１１２が順次選択されるが、この選択の期間にあっては、第１行の容量線駆動回路１５
０に変化は生じないため、信号出力回路１５４は、この期間においても、低位側電圧ＶSL
の容量信号Ｓc（i）を継続して出力する。 Next, when the scanning line 112 of the second row transitions from the H level to the L level and the scanning line driving circuit 130 selects the third scanning line 112 at time t9, the scanning signal G (2) is L
As a result, the transfer gate 1515 of the first latch circuit 151 is turned off. Therefore, the first latch circuit 151 outputs an H level signal from the output terminal OUT12 while maintaining the L level after the time t9. As a result, the signal output circuit 154 continues to output the capacitance signal Sc (i) of the lower voltage VSL to the capacitance line 132 even during the period when the scanning line 112 in the third row is selected.
Thereafter, the scanning lines 112 are sequentially selected by the scanning line driving circuit 130 in the order of the fourth row, the fifth row,..., The 320th row. During this selection period, the capacitance line of the first row is selected. Drive circuit 15
Since no change occurs in 0, the signal output circuit 154 does not change the low voltage VSL during this period.
The capacitance signal Sc (i) is continuously output.

以上が負極性書込である第２フレームの容量線駆動回路１５０の動作の説明である。以
降のフレームにおいても、容量線駆動回路１５０は、奇数フレームでは第１フレームと同
様に動作し、偶数フレームでは第２フレームと同様に動作する。また、ここでは第１行の
容量線駆動回路１５０の動作を説明したが、各行の容量線駆動回路１５０はそれぞれ同じ
動作をする。よって、この説明において、「第１行」を「第ｉ行」と読み替えて、「第０
行」を「第（ｉ−１）行」と読み替えて、「第２行」を「第（ｉ＋１）行」と読み替えれ
ば、第ｉ行の容量線駆動回路１５０の動作説明に一般化することができる。 The above is the description of the operation of the capacitor line driving circuit 150 of the second frame in which the negative polarity writing is performed. In the subsequent frames, the capacitor line driving circuit 150 operates in the same manner as the first frame in the odd frames and operates in the same manner as the second frames in the even frames. Although the operation of the capacitor line driving circuit 150 in the first row has been described here, the capacitor line driving circuit 150 in each row performs the same operation. Therefore, in this description, “first row” is read as “i-th row” and “0th row”
When “row” is read as “(i−1) th row” and “second row” is read as “(i + 1) th row”, the operation is generalized to the description of the operation of the capacitance line driving circuit 150 in the i-th row. be able to.

以上の説明した第１実施形態によれば、画素１１０が交流駆動される場合に、従来技術
では不可欠であった画素１１０の書込極性を指定する極性信号がなくても、容量線駆動回
路１５０がその書込極性に対応した容量線駆動を実現することができる。これにより、容
量線駆動回路１５０に極性指定信号を入力するための端子が不要となり、その端子数の増
大が抑制され、電気光学装置１の小型化を期待することができる。またフレーム数を増や
して動画表示品位を向上さたり、フレーム数を複数のサブフレームに分割して階調表現を
行う場合には、高速駆動が必要となるが、極性信号の高速駆動も不要であり、誤サンプリ
ングの可能性を著しく低下させることが可能になる。 According to the first embodiment described above, when the pixel 110 is AC driven, the capacitance line driving circuit 150 is provided even if there is no polarity signal for designating the writing polarity of the pixel 110, which is indispensable in the prior art. However, capacitive line driving corresponding to the writing polarity can be realized. This eliminates the need for a terminal for inputting a polarity designation signal to the capacitor line driving circuit 150, suppresses an increase in the number of terminals, and can expect downsizing of the electro-optical device 1. In addition, when the number of frames is increased to improve the quality of moving picture display, or when gradation is expressed by dividing the number of frames into multiple sub-frames, high-speed driving is required, but high-speed driving of the polarity signal is also unnecessary. Yes, the possibility of erroneous sampling can be significantly reduced.

［第２実施形態］
次に、本発明の第２実施形態について説明する。
この第２実施形態の電気光学装置は、走査線駆動回路１３０の垂直走査方向が可変であ
り、その垂直走査方向に関わらず、上述した第１実施形態と同等の容量線駆動を実現可能
にしたものである。以下の説明において、この実施形態の電気光学装置が備える構成のう
ち、第１実施形態の電気光学装置１が備える構成と共通するものは同一の符号を付して表
し、それらの構成の説明及び図示を適宜省略する。 [Second Embodiment]
Next, a second embodiment of the present invention will be described.
In the electro-optical device according to the second embodiment, the vertical scanning direction of the scanning line driving circuit 130 is variable, and it is possible to realize capacitive line driving equivalent to that of the first embodiment described above regardless of the vertical scanning direction. Is. In the following description, among the configurations included in the electro-optical device of this embodiment, those common to the configuration included in the electro-optical device 1 of the first embodiment are denoted by the same reference numerals, and the description of those configurations and The illustration is omitted as appropriate.

図６は、この実施形態に係る電気光学装置１の全体構成を示すブロック図である。
走査線駆動回路１３０は，上述した第１実施形態と同等の制御を行うとともに、表示制
御回路２０の制御に応じて、垂直走査方向を可変にする機能を有する。具体的には、表示
制御回路２０は、垂直走査方向を指示するための転送方向制御信号ＹＤＩＲとそれを論理
反転した／ＹＤＩＲとを、走査線駆動回路１３０及び容量線駆動回路１５０にそれぞれ出
力する。
転送方向制御信号ＹＤＩＲは、垂直走査方向を、互いに排他的な論理レベルで指示する
信号である。表示制御回路２０は、上記第１実施形態のように図中上から下方向に対応す
る垂直走査方向（つまり、ｉの値が大きくなる方向）とする場合に、Ｌレベルとなり、そ
れとは逆の垂直走査方向（つまり、ｉの値が小さくなる方向）とする場合に、Ｈレベルと
なる転送方向制御信号ＹＤＩＲ（／ＹＤＩＲはこれとは逆の論理レベルとなる。）を出力
する。走査線駆動回路１３０は、転送方向制御信号ＹＤＩＲに従った垂直走査方向で走査
信号Ｇ（i）を順次出力する。
なお、その他の各種制御信号の時系列変化は、垂直走査方向以外は上記第１実施形態と
同じであるから、ここではその説明を省略する。 FIG. 6 is a block diagram showing the overall configuration of the electro-optical device 1 according to this embodiment.
The scanning line driving circuit 130 has a function of making the vertical scanning direction variable according to the control of the display control circuit 20 while performing the same control as that of the first embodiment described above. Specifically, the display control circuit 20 outputs a transfer direction control signal YDIR for instructing the vertical scanning direction and / YDIR obtained by logically inverting it to the scanning line driving circuit 130 and the capacitor line driving circuit 150, respectively. .
The transfer direction control signal YDIR is a signal that indicates the vertical scanning directions at mutually exclusive logic levels. The display control circuit 20 becomes L level when the vertical scanning direction corresponding to the downward direction from the top in the figure (that is, the direction in which the value of i increases) as in the first embodiment, and the opposite is true. In the case of the vertical scanning direction (that is, the direction in which the value of i decreases), a transfer direction control signal YDIR (/ YDIR has a logic level opposite to this) that is H level is output. The scanning line driving circuit 130 sequentially outputs the scanning signal G (i) in the vertical scanning direction according to the transfer direction control signal YDIR.
Since other time-series changes of various control signals are the same as those in the first embodiment except in the vertical scanning direction, description thereof is omitted here.

図７は、容量線駆動回路１５０の構成を示す図である。
容量線駆動回路１５０は、上述した第１実施形態と同様、第１ラッチ回路１５１と、第
２ラッチ回路１５２と、信号出力回路１５４とを有する。更に、第１ラッチ回路１５１は
、上述した第１実施形態の構成のほかにトランスファーゲート１５１８，１５１９を有し
、第２ラッチ回路１５２は、上述した第１実施形態の構成のほかにトランスファーゲート
１５２７，１５２８を有する。
まず、垂直走査方向が上述した第１実施形態と同じである場合、転送方向制御信号ＹＤ
ＩＲはＬレベル（つまり、／ＹＤＩＲはＨレベル）である。よって、容量線駆動回路１５
０では、トランスファーゲート１５１９，１５２７がそれぞれオンするが、トランスファ
ーゲート１５１８，１５２８はそれぞれオフする。この場合、トランスファーゲート１５
１８は、走査信号Ｇ（i-1）を第１ラッチ回路１５１に供給せず、トランスファーゲート
１５２８は、走査信号Ｇ（i+1）を第２ラッチ回路１５２に供給しないから、容量線駆動
回路１５０の構成は、実質的に、上述した第１実施形態と同じである。よって、転送方向
制御信号ＹＤＩＲがＬレベルである場合、容量線駆動回路１５０の動作は上述した第１実
施形態と同じである。 FIG. 7 is a diagram illustrating a configuration of the capacitor line driving circuit 150.
The capacitor line drive circuit 150 includes a first latch circuit 151, a second latch circuit 152, and a signal output circuit 154, as in the first embodiment described above. Further, the first latch circuit 151 includes transfer gates 1518 and 1519 in addition to the configuration of the first embodiment described above, and the second latch circuit 152 includes the transfer gate 1527 in addition to the configuration of the first embodiment described above. , 1528.
First, when the vertical scanning direction is the same as that of the first embodiment described above, the transfer direction control signal YD
IR is L level (that is, / YDIR is H level). Therefore, the capacitor line driving circuit 15
At 0, transfer gates 1519 and 1527 are turned on, but transfer gates 1518 and 1528 are turned off. In this case, the transfer gate 15
18 does not supply the scanning signal G (i−1) to the first latch circuit 151, and the transfer gate 1528 does not supply the scanning signal G (i + 1) to the second latch circuit 152. The configuration of 150 is substantially the same as that of the first embodiment described above. Therefore, when the transfer direction control signal YDIR is at the L level, the operation of the capacitor line driving circuit 150 is the same as that in the first embodiment described above.

一方、垂直走査方向が上述した第１実施形態と逆である場合、転送方向制御信号ＹＤＩ
ＲはＨレベル（つまり、／ＹＤＩＲはＬレベル）である。よって、容量線駆動回路１５０
ではトランスファーゲート１５１８，１５２８がそれぞれオンするが、トランスファーゲ
ート１５１９，１５２７はそれぞれオフする。この場合、トランスファーゲート１５１９
は、走査信号Ｇ（i+1）を第１ラッチ回路１５１に供給せず、トランスファーゲート１５
２７は、走査信号Ｇ（i-1）を第２ラッチ回路１５２に供給しない。すなわち、第１ラッ
チ回路１５１に入力される走査信号は、第（ｉ−１）行の走査線１１２に供給されるもの
であり、第２ラッチ回路１５２に入力される走査信号は、第（ｉ＋１）行の走査線１１２
に供給されるものである。よって、第１ラッチ回路１５１には、第ｉ行よりも１行前に選
択される走査線１１２に対応する走査信号Ｇ（ｉ＋１）が入力され、第２ラッチ回路１５
２には、第ｉ行よりも１行後に選択される走査線１１２に対応する走査信号Ｇ（ｉ−１）
が入力される。
この構成であっても、第１ラッチ回路１５１及び第２ラッチ回路１５２のラッチ（サン
プリング）のタイミングを決定付ける走査信号が上述した第１実施形態とは異なるだけで
、各ラッチ回路の動作は上述した第１実施形態と同じである。よって、転送方向制御信号
ＹＤＩＲがＨレベルである場合にも、画素１１０への書込極性に対応した容量線駆動を実
現可能である。 On the other hand, when the vertical scanning direction is opposite to that of the first embodiment described above, the transfer direction control signal YDI
R is H level (that is, / YDIR is L level). Therefore, the capacitor line driving circuit 150
Then, the transfer gates 1518 and 1528 are turned on, but the transfer gates 1519 and 1527 are turned off. In this case, transfer gate 1519
Does not supply the scanning signal G (i + 1) to the first latch circuit 151, and the transfer gate 15
27 does not supply the scanning signal G (i−1) to the second latch circuit 152. That is, the scanning signal input to the first latch circuit 151 is supplied to the scanning line 112 in the (i−1) th row, and the scanning signal input to the second latch circuit 152 is the (i + 1) th scanning signal. ) Row scanning line 112
To be supplied. Therefore, the first latch circuit 151 receives the scanning signal G (i + 1) corresponding to the scanning line 112 selected one row before the i-th row, and the second latch circuit 15.
2 includes a scanning signal G (i−1) corresponding to the scanning line 112 selected one row after the i-th row.
Is entered.
Even in this configuration, the scanning signals for determining the timing of latching (sampling) of the first latch circuit 151 and the second latch circuit 152 are different from those in the first embodiment, and the operation of each latch circuit is described above. This is the same as the first embodiment. Therefore, even when the transfer direction control signal YDIR is at the H level, the capacitive line drive corresponding to the writing polarity to the pixel 110 can be realized.

以上説明した第２実施形態によれば、走査線駆動回路１３０の垂直走査方向に関わらず
、容量線駆動を実現することができる。 According to the second embodiment described above, it is possible to realize capacitive line driving regardless of the vertical scanning direction of the scanning line driving circuit 130.

［第３実施形態］
次に、本発明の第３実施形態について説明する。
この第３実施形態の電気光学装置は、容量線駆動回路１５０の配置位置を上記第２実施
形態の位置から変更するものであり、容量線駆動回路１５０の構成及び動作は第２実施形
態と同じである。以下の説明において、この実施形態の電気光学装置が備える構成のうち
、第２実施形態の電気光学装置１が備える構成と共通するものは同一の符号を付して表し
、それらの構成の説明を適宜省略する。 [Third Embodiment]
Next, a third embodiment of the present invention will be described.
In the electro-optical device of the third embodiment, the arrangement position of the capacitive line drive circuit 150 is changed from the position of the second embodiment, and the configuration and operation of the capacitive line drive circuit 150 are the same as those of the second embodiment. It is. In the following description, among the configurations included in the electro-optical device according to this embodiment, those common to the configuration included in the electro-optical device 1 according to the second embodiment are denoted by the same reference numerals, and description of these configurations will be given. Omitted as appropriate.

図８は、この実施形態に係る電気光学装置１の全体構成を示すブロック図である。
図８に示すように、各行の走査線１１２に対応して設けられた容量線駆動回路１５０は
、表示領域１００を挟んで走査線駆動回路１３０の反対側に設けられている。これにより
、走査線駆動回路１３０と表示領域１００とをより接近させることができるので、走査線
駆動回路１３０側に存在する、いわゆる額縁領域の狭小化を図ることができる。この実施
形態では、容量線駆動回路１５０が設けられる側には、容量線駆動を実現するために必要
な配線が設けられる構成が設けられていないので、額縁領域を左右対称な形状とすること
ができるし、電気光学装置のさらなる構成の簡素化を図ることができる。これにより、電
気光学装置の小型化や低コスト化に寄与させることができる。
なお、この実施形態では、上述した第２実施形態のように垂直走査方向によらないで容
量線駆動を実現することができるが、上述した第１実施形態のようにこれを考慮しない構
成であってもよい。 FIG. 8 is a block diagram showing the overall configuration of the electro-optical device 1 according to this embodiment.
As shown in FIG. 8, the capacitor line driving circuit 150 provided corresponding to the scanning line 112 in each row is provided on the opposite side of the scanning line driving circuit 130 with the display region 100 interposed therebetween. Accordingly, since the scanning line driving circuit 130 and the display area 100 can be brought closer to each other, a so-called frame area existing on the scanning line driving circuit 130 side can be narrowed. In this embodiment, since the wiring line necessary for realizing the capacitive line driving is not provided on the side where the capacitive line driving circuit 150 is provided, the frame area is formed in a symmetrical shape. In addition, the configuration of the electro-optical device can be further simplified. As a result, the electro-optical device can be reduced in size and cost.
In this embodiment, the capacitive line driving can be realized without depending on the vertical scanning direction as in the second embodiment, but the configuration does not take this into consideration as in the first embodiment. May be.

［第４実施形態］
次に、本発明の第４実施形態について説明する。
この第４実施形態の電気光学装置は、この実施形態では、面反転方式とともに走査線毎
に書込極性を反転するライン反転方式に従って、データ線駆動回路１４０が画素１１０に
データを書き込む。ライン反転方式では、奇数行の画素１１０が正極性書込である場合、
偶数行の画素１１０が負極性書込となり、奇数行の画素１１０が負極性書込である場合、
偶数行の画素１１０が正極性書込となる。 [Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described.
In the electro-optical device according to the fourth embodiment, in this embodiment, the data line driving circuit 140 writes data to the pixels 110 according to a line inversion method in which the writing polarity is inverted for each scanning line together with the surface inversion method. In the line inversion method, when odd-numbered rows of pixels 110 are positive polarity writing,
When even-numbered pixels 110 have negative polarity writing and odd-numbered rows of pixels 110 have negative polarity writing,
The even-numbered pixels 110 perform positive polarity writing.

図９は、この実施形態の電気光学装置１の全体構成を示すブロック図である。電気光学
装置１の基本的な構成は上述した第２実施形態と同じである。走査線駆動回路１３０は、
初期化信号ＹRESがＬレベルからＨレベルに遷移した場合には、第０行の走査線１１２か
ら選択を開始する。また、この実施形態の電気光学装置１では、奇数行の容量線駆動回路
１５０と、偶数行の容量線駆動回路１５０との構成が相違している。ただし、奇数行に設
けられる容量線駆動回路１５０の構成及び動作は、上述した第１実施形態と同じであるか
らその説明を省略する。 FIG. 9 is a block diagram showing the overall configuration of the electro-optical device 1 of this embodiment. The basic configuration of the electro-optical device 1 is the same as that of the second embodiment described above. The scanning line driving circuit 130
When the initialization signal YRES transitions from the L level to the H level, the selection starts from the scanning line 112 in the 0th row. Further, in the electro-optical device 1 of this embodiment, the configuration of the odd-numbered capacity line driving circuit 150 and the even-numbered capacity line driving circuit 150 are different. However, since the configuration and operation of the capacitor line driving circuit 150 provided in the odd-numbered rows are the same as those in the first embodiment described above, description thereof is omitted.

図１０は、偶数行に設けられる容量線駆動回路１５０の構成を示す図である。
容量線駆動回路１５０は、第１ラッチ回路１５１と、第２ラッチ回路１５２と、信号出
力回路１５４とを備える。以下、偶数行である第ｉ行の容量線１３２に接続される容量線
駆動回路１５０を代表させて説明する。なお、第２ラッチ回路１５２と、信号出力回路１
５４との構成は、上述した第１実施形態と同じであるからその説明を適宜省略する。
第１ラッチ回路１５１は、上述した第１実施形態と同様、ＮＡＮＤゲート１５１１と、
インバーター１５１２，１５１４，１５１６，１５１７と、トランスファーゲート１５１
３，１５１５とを有するが、その接続の仕方が奇数行のものと一部相違する。
具体的には、ＮＡＮＤゲート１５１１は、一方の入力端に初期化信号ＹRESが入力され
、他方の入力端にインバーター１５１２の出力信号が入力されるものである。また、トラ
ンスファーゲート１５１３がＬレベルの走査信号Ｇ（i+1）が供給されてオンしたとき、
ＮＡＮＤゲート１５１１の出力信号を、インバーター１５１２の入力端及び出力端OUT11
に出力する。つまり、偶数行の容量線駆動回路１５０では、第２ラッチ回路１５２は、Ｎ
ＡＮＤゲート１５１１の出力信号をラッチするので、第２ラッチ回路１５２で保持される
論理レベルは各垂直走査期間において、第１ラッチ回路１５１とは逆となる。その結果、
第１ラッチ回路１５１の出力端OUT12の論理レベルも偶数行と奇数行とでは逆になる。す
なわち、この実施形態では、奇数フレームにおいて偶数行の容量線駆動回路１５０は、偶
数フレームにおける奇数行の容量線駆動回路１５０と同じ動作をし、偶数フレームにおい
て偶数行の容量線駆動回路１５０は、奇数フレームにおける奇数行の容量線駆動回路１５
０と同じ動作をすることに等しい。
このように、本実施形態では、一垂直走査期間において第１ラッチ回路１５１がラッチ
する信号の論理レベルが、走査線駆動回路１３０の垂直走査方向に対して容量線１３２毎
に反転するように、各容量線駆動回路１５０が構成される。 FIG. 10 is a diagram showing a configuration of the capacitor line driving circuit 150 provided in even rows.
The capacitor line driving circuit 150 includes a first latch circuit 151, a second latch circuit 152, and a signal output circuit 154. Hereinafter, the capacitor line driving circuit 150 connected to the i-th capacitor line 132 which is an even-numbered row will be described as a representative. The second latch circuit 152 and the signal output circuit 1
Since the configuration with 54 is the same as that of the first embodiment described above, description thereof will be omitted as appropriate.
As in the first embodiment described above, the first latch circuit 151 includes a NAND gate 1511,
Inverters 1512, 1514, 1516, 1517 and transfer gate 151
3 and 1515, but the connection is partly different from that of the odd-numbered rows.
Specifically, the NAND gate 1511 receives the initialization signal YRES at one input terminal and the output signal of the inverter 1512 at the other input terminal. When the transfer gate 1513 is supplied with the L level scanning signal G (i + 1) and turned on,
The output signal of the NAND gate 1511 is connected to the input terminal and the output terminal OUT11 of the inverter 1512.
Output to. That is, in the even-numbered capacitor line driving circuit 150, the second latch circuit 152 has N
Since the output signal of the AND gate 1511 is latched, the logic level held by the second latch circuit 152 is opposite to that of the first latch circuit 151 in each vertical scanning period. as a result,
The logic level of the output terminal OUT12 of the first latch circuit 151 is also opposite between the even and odd rows. That is, in this embodiment, the even-numbered capacity line driving circuit 150 in the odd-numbered frame performs the same operation as the odd-numbered capacity line driving circuit 150 in the even-numbered frame, and the even-numbered capacity line driving circuit 150 in the even-numbered frame Capacitance line drive circuit 15 for odd rows in odd frames
Equivalent to performing the same operation as 0.
Thus, in the present embodiment, the logic level of the signal latched by the first latch circuit 151 in one vertical scanning period is inverted for each capacitor line 132 with respect to the vertical scanning direction of the scanning line driving circuit 130. Each capacitance line driving circuit 150 is configured.

図１１は、表示制御回路２０が出力する各信号の時系列変化を示すタイミングチャート
である。以下、図１０を参照しつつ電気光学装置１の各部の構成及び動作を説明するが、
走査信号Ｇ（i）の供給動作については上述した第１実施形態と同じである。また、本実
施形態では、第１フレーム（つまり、奇数フレーム）では奇数行の画素１１０が正極性書
込であり、偶数行の画素１１０が負極性書込である。また、第２フレーム（つまり、偶数
フレーム）では奇数行の画素１１０が負極性書込であり、偶数行の画素１１０が正極性書
込である。よって、偶数行の容量線１３２の各時刻の電位は、第１実施形態とは逆極性に
なっている。 FIG. 11 is a timing chart showing the time-series change of each signal output from the display control circuit 20. Hereinafter, the configuration and operation of each part of the electro-optical device 1 will be described with reference to FIG.
The operation of supplying the scanning signal G (i) is the same as that in the first embodiment described above. In the present embodiment, in the first frame (that is, the odd frame), the odd-numbered pixels 110 are in the positive polarity writing, and the even-numbered pixels 110 are in the negative polarity writing. Further, in the second frame (that is, the even frame), the odd-numbered pixels 110 are in negative polarity writing, and the even-numbered pixels 110 are in positive polarity writing. Therefore, the electric potentials of the even-numbered capacitor lines 132 at the respective times are opposite in polarity to those of the first embodiment.

図１２は、第１行及び第２行の容量線１３２に対応する容量線駆動回路１５０内の論理
レベルの時系列変化を示すタイミングチャートである。具体的には、図１２には、出力端
OUT11，OUT12，IN1の論理レベルの時系列変化を示している。なお、以下では、第１行及
び第２行容量線１３２に対応する容量線駆動回路１５０の動作を代表しているので、参考
のために、第１行及び第２行の容量線１３２の動作に関わる走査信号及び容量信号の時系
列変化も併せて図１２に示す。
図１２を見て分かるように、第１行の容量線１３２の駆動は上記第１実施形態と同じで
あり、第２行の容量線１３２の駆動は、上述した実施形態とは奇数フレームと偶数フレー
ムとを入れ替えたものに等しい。この結果、図１１，１２に示すように、ライン反転方式
に従ってデータ線駆動回路１４０が画素１１０にデータを書き込む場合にも、容量線駆動
回路１５０は各行の画素１１０の書込極性に対応した容量線駆動を実現することができる
。 FIG. 12 is a timing chart showing time-series changes in the logic level in the capacitor line driving circuit 150 corresponding to the capacitor lines 132 in the first row and the second row. Specifically, FIG. 12 shows the output terminal.
The time-series changes in the logic levels of OUT11, OUT12, and IN1 are shown. In the following, since the operation of the capacitor line driving circuit 150 corresponding to the first row and second row capacitor lines 132 is representative, the operation of the capacitor lines 132 in the first row and the second row is shown for reference. FIG. 12 also shows time-series changes of the scanning signal and the capacitance signal related to the above.
As can be seen from FIG. 12, the driving of the capacitor line 132 in the first row is the same as that in the first embodiment, and the driving of the capacitor line 132 in the second row is an odd frame and an even number in the above-described embodiment. Equivalent to replacing frame. As a result, as shown in FIGS. 11 and 12, even when the data line driving circuit 140 writes data to the pixels 110 according to the line inversion method, the capacitor line driving circuit 150 has a capacitance corresponding to the writing polarity of the pixels 110 in each row. Line driving can be realized.

以上説明した第４実施形態によれば、フリッカーを抑えた高品位の表示が可能となるラ
イン反転方式に従って、データ線駆動回路１４０が画素１１０を駆動する場合にも、容量
線駆動回路１５０は画素１１０の書込極性に対応した容量線駆動を実現することができる
。例えば、直視型のＴＮ（Twisted Nematic）方式の液晶を用いた電気光学装置への適用
においてこの第４実施形態の構成が好適である。 According to the fourth embodiment described above, even when the data line driving circuit 140 drives the pixel 110 in accordance with the line inversion method that enables high-quality display with reduced flicker, the capacitor line driving circuit 150 is not connected to the pixel. Capacitive line driving corresponding to the write polarity of 110 can be realized. For example, the configuration of the fourth embodiment is suitable for application to an electro-optical device using a direct-view TN (Twisted Nematic) type liquid crystal.

［第５実施形態］
次に、本発明の第５実施形態について説明する。
この第５実施形態の電気光学装置は、第１実施形態では、第１フレームの開始前にＬレ
ベルからＨレベルに遷移させた初期化信号ＹRESについて、第１フレームの開始後、すな
わち、走査線駆動回路１３０により走査線１１２の選択が開始された後においても、初期
化信号ＹRESに基づいて初期化を行う。以下の説明において、この実施形態の電気光学装
置が備える構成のうち、第１実施形態の電気光学装置１が備える構成と共通するものは同
一の符号を付して表し、それらの構成の説明及び図示を適宜省略する。 [Fifth Embodiment]
Next, a fifth embodiment of the present invention will be described.
In the electro-optical device according to the fifth embodiment, in the first embodiment, after the start of the first frame, that is, the scanning line for the initialization signal YRES that has been changed from the L level to the H level before the start of the first frame. Even after selection of the scanning line 112 is started by the drive circuit 130, initialization is performed based on the initialization signal YRES. In the following description, among the configurations included in the electro-optical device of this embodiment, those common to the configuration included in the electro-optical device 1 of the first embodiment are denoted by the same reference numerals, and the description of those configurations and The illustration is omitted as appropriate.

図１３は、表示制御回路２０が出力する各信号の時系列変化を示すタイミングチャート
である。以下、図１３を参照しつつ電気光学装置１の各部の構成及び動作を説明するが、
初期化信号ＹRES以外の信号供給動作については上述した第１実施形態と同じであるから
、その説明を省略する。
図１３に示すように、この実施形態では、表示制御回路２０は、第３フレームの開始前
であって、第２フレームでいずれの走査線１１２も選択されていない垂直帰線期間に初期
化信号ＹRESをＬレベルからＨレベルに切り替えている（斜線で図示）。換言すると、画
素１１０へのデータ信号の書込極性が第１フレームと共通である垂直走査期間の開始前で
あり、かつ、当該垂直走査期間の前の垂直走査期間で画素１１０にデータ信号が供給され
た後に、第１ラッチ回路１５１にＬレベルからＨレベルに切り替えわる初期化信号ＹRES
が入力される。このようにするのは、偶数フレームでは、奇数フレームでの各ラッチ回路
の状態を利用して容量線駆動を実現しているから、偶数フレームの開始前に初期化をする
と、初期化直後のフレームの容量線駆動が、常に、奇数フレームに対応したものになって
しまい、電気光学装置１の動作の不具合となるからである。よって、表示制御回路２０は
、画素１１０への書込極性が第１フレームと同じフレームの開始前に初期化を行う限り、
さらに長い周期（例えば、４フレームに１回）で初期化を行ってもよい。 FIG. 13 is a timing chart showing a time-series change of each signal output from the display control circuit 20. Hereinafter, the configuration and operation of each part of the electro-optical device 1 will be described with reference to FIG.
Since the signal supply operation other than the initialization signal YRES is the same as that of the first embodiment described above, the description thereof is omitted.
As shown in FIG. 13, in this embodiment, the display control circuit 20 performs the initialization signal before the start of the third frame and in the vertical blanking period in which no scanning line 112 is selected in the second frame. YRES is switched from L level to H level (illustrated by hatching). In other words, the data signal is supplied to the pixel 110 before the start of the vertical scanning period in which the writing polarity of the data signal to the pixel 110 is the same as that of the first frame and before the vertical scanning period. After that, the initialization signal YRES for switching from the L level to the H level is sent to the first latch circuit 151.
Is entered. This is because in the even frame, the capacity line drive is realized by utilizing the state of each latch circuit in the odd frame, so if initialization is performed before the start of the even frame, the frame immediately after the initialization is This is because the capacitive line driving always corresponds to odd frames, which causes a malfunction of the electro-optical device 1. Therefore, as long as the display control circuit 20 performs initialization before the start of the frame in which the writing polarity to the pixel 110 is the same as the first frame,
Further, initialization may be performed at a longer cycle (for example, once every four frames).

以上説明した第５実施形態によれば、表示制御回路２０が走査線１１２の選択が開始さ
れた後にも定期的に初期化を行うので、走査線１１２の選択が開始されてから、第１及び
第２ラッチ回路１５１，１５２で保持される論理レベルに誤りが生じた場合であっても、
容量線駆動回路１５０を書込極性に対応した状態に復帰させることで、書込極性に対応し
た容量線駆動を実現する確実性が増す。 According to the fifth embodiment described above, the display control circuit 20 periodically initializes even after the selection of the scanning line 112 is started. Even if an error occurs in the logic level held by the second latch circuits 151 and 152,
By returning the capacitance line driving circuit 150 to the state corresponding to the writing polarity, the certainty of realizing the capacitance line driving corresponding to the writing polarity is increased.

［変形例］
本発明は、上述した実施形態と異なる形態で実施することが可能である。本発明は、例
えば、以下のような形態で実施することも可能である。また、以下に示す変形例は、各々
を適宜に組み合わせてもよい。 [Modification]
The present invention can be implemented in a form different from the above-described embodiment. The present invention can also be implemented in the following forms, for example. Further, the following modifications may be combined as appropriate.

［変形例１］
上述した各実施形態では、第ｉ行の容量線駆動回路１５０は、第（ｉ−１）行の走査線
１１２に供給される走査信号Ｇ（i-1）と、第（ｉ＋１）行の走査線１１２に供給される
走査信号Ｇ（i-1）とに基づいて容量線駆動を実現していた。これに対し。第ｉ行の容量
線駆動回路１５０は、第（ｉ−１）行の走査線１１２に代えて、一垂直走査期間において
第（ｉ−１）行よりも前に選択される所定の走査線１１２に供給される走査信号に基づい
て動作してもよい。また、第ｉ行の容量線駆動回路１５０は、第（ｉ＋１）行の走査線１
１２に代えて、一垂直走査期間において第（ｉ＋１）行よりも後に選択される所定の走査
線１１２に供給される走査信号に基づいて動作してもよい。どの走査線１１２の選択を契
機に、容量線１３２の電位を変化させるかについては、予め決められていればよい。 [Modification 1]
In each of the embodiments described above, the capacitance line driving circuit 150 in the i-th row scans the scanning signal G (i−1) supplied to the (i−1) -th scanning line 112 and the (i + 1) -th row. The capacitive line driving is realized based on the scanning signal G (i−1) supplied to the line 112. On the other hand. The capacitance line driving circuit 150 in the i-th row replaces the scanning line 112 in the (i−1) -th row, and a predetermined scanning line 112 selected before the (i−1) -th row in one vertical scanning period. May be operated based on a scanning signal supplied to. The capacitance line driving circuit 150 in the i-th row is connected to the scanning line 1 in the (i + 1) -th row.
Instead of 12, the operation may be performed based on a scanning signal supplied to a predetermined scanning line 112 selected after the (i + 1) th row in one vertical scanning period. The selection of which scanning line 112 is used as an opportunity to change the potential of the capacitor line 132 may be determined in advance.

［変形例２］
上述した各実施形態の容量線駆動回路１５０の回路構成はあくまで一例であり、各実施
形態の構成に限定されない。例えば、第１ラッチ回路１５１のＮＡＮＤゲートに代えて、
これと等価な他の論理回路の組み合わせを用いてもよい。また、第１ラッチ回路１５１の
インバーター１５１４，１５１６については、第１ラッチ回路１５１に走査信号Ｇ（i+1
）の反転信号が入力されるのであれば不要である。また、第２ラッチ回路１５２のインバ
ーター１５２２，１５２４については、第２ラッチ回路１５２に走査信号Ｇ（i-1）の反
転信号が入力されるのであれば不要である。また、第１ラッチ回路１５１のインバーター
１５１７についても、信号出力回路１５４の構成を変形するなどして省略することができ
る。また、インバーター１５３は、第２ラッチ回路１５２の一部の構成要素という概念の
ものではなく、第２ラッチ回路１５２と別に設けられていてもよい。
また、容量線駆動回路１５０の回路構成によっては、フレーム期間の開始前にＨレベル
からＬレベルに遷移する初期化信号ＹRESを用いることもあり得る。初期化信号ＹRESを用
いないで、容量線駆動回路１５０の状態を、第１フレームの書込極性に対応したものにで
きるのであれば、初期化信号ＹRESに係る構成は不要である。
また、全ての容量線駆動回路１５０を図１０に示した構成にして、データ線駆動回路１
４０が、奇数フレームを負極性書込とし、偶数フレームを正極性書込とする面反転方式に
従って、データを書き込んでもよい。 [Modification 2]
The circuit configuration of the capacitive line driving circuit 150 of each embodiment described above is merely an example, and is not limited to the configuration of each embodiment. For example, instead of the NAND gate of the first latch circuit 151,
Other equivalent logic circuit combinations may be used. Further, the inverters 1514 and 1516 of the first latch circuit 151 have the scanning signal G (i + 1) sent to the first latch circuit 151.
) Is not necessary if an inverted signal is input. Further, the inverters 1522 and 1524 of the second latch circuit 152 are unnecessary if the inverted signal of the scanning signal G (i−1) is input to the second latch circuit 152. The inverter 1517 of the first latch circuit 151 can also be omitted by modifying the configuration of the signal output circuit 154. Further, the inverter 153 is not a concept of a part of the components of the second latch circuit 152, and may be provided separately from the second latch circuit 152.
Further, depending on the circuit configuration of the capacitor line driving circuit 150, the initialization signal YRES that transitions from the H level to the L level before the start of the frame period may be used. If the initialization signal YRES is not used and the state of the capacitor line driving circuit 150 can be made to correspond to the writing polarity of the first frame, the configuration related to the initialization signal YRES is unnecessary.
Further, all the capacitor line drive circuits 150 are configured as shown in FIG.
40 may write data in accordance with a surface inversion method in which odd-numbered frames are negative-polarity writing and even-numbered frames are positive-polarity writing.

［変形例３］
上述した実施形態の液晶１０５を反射型ではなく透過型としてもよいし、透過型と反射
型とを組み合わせた半透過・半反射型としてもよい。
また、画素容量１２０は、ノーマリーブラックモードに限られず、ノーマリーホワイト
モードでもよい。
また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行
うとしてもよいし、さらに、別の色を追加し、これらの４色以上の画素で１ドットを構成
してもよい。
また、本発明は、例えば、サブフィールド駆動方式や階調レベルに応じた大きさの電圧
を印加する電圧変調方式を採用する電気光学装置に適用してもよい。そして、書込極性が
反転する周期は、１垂直走査期間単位でなくてもよい。
また、表示領域１００における走査線１１２やデータ線１１４の数はあくまで一例であ
り、表示領域１００を構成する画素１１０の数は、２４０×３２０画素に限定されない。
また、本発明は、液晶の電気光学装置に限らず、有機ＥＬ（Electro Luminescence）な
どを用いた電気光学装置に適用してもよい。 [Modification 3]
The liquid crystal 105 of the above-described embodiment may be a transmissive type instead of a reflective type, or may be a semi-transmissive / semi-reflective type that combines a transmissive type and a reflective type.
Further, the pixel capacitor 120 is not limited to the normally black mode, and may be a normally white mode.
In addition, one pixel may be formed by three pixels of R (red), G (green), and B (blue), and color display may be performed. Further, another color is added, and these four or more colors are added. One dot may be formed by the pixels.
The present invention may also be applied to an electro-optical device that employs, for example, a subfield driving method or a voltage modulation method that applies a voltage having a magnitude corresponding to a gradation level. The period in which the writing polarity is reversed may not be one vertical scanning period unit.
Further, the number of scanning lines 112 and data lines 114 in the display area 100 is merely an example, and the number of pixels 110 constituting the display area 100 is not limited to 240 × 320 pixels.
The present invention is not limited to a liquid crystal electro-optical device, and may be applied to an electro-optical device using organic EL (Electro Luminescence).

［変形例４］
次に、上述した各実施形態に係る電気光学装置を表示装置として有する電子機器につい
て説明する。図１４は、実施形態に係る電気光学装置を用いた携帯電話１２００の構成を
示す図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受
話口１２０４、送話口１２０６とともに、上述した電気光学装置を備えるものである。な
お、電気光学装置のうち、表示領域１００に相当する部分の構成要素については外観とし
ては現れない。 [Modification 4]
Next, an electronic apparatus having the electro-optical device according to each of the above-described embodiments as a display device will be described. FIG. 14 is a diagram illustrating a configuration of a mobile phone 1200 using the electro-optical device according to the embodiment.
As shown in this figure, a cellular phone 1200 includes the above-described electro-optical device in addition to a plurality of operation buttons 1202, as well as an earpiece 1204 and a mouthpiece 1206. Note that the components of the electro-optical device corresponding to the display region 100 do not appear as appearance.

また、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、その表示
領域１００をライトバルブとして用いた投射型表示装置（プロジェクター）について説明
する。図１５は、このプロジェクター２１００の構成を示す平面図である。
この図に示すように、プロジェクター２１００の内部には、ハロゲンランプ等の白色光
源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から
射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイッ
クミラー２１０８によってＲ（赤）色、Ｇ（緑）色、Ｂ（青）色の３原色に分離されて、
各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐため
に、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレ
ーレンズ系２１２１を介して導かれる。 As an example of an electronic apparatus using the electro-optical device according to the above-described embodiment, a projection display device (projector) using the display area 100 as a light valve will be described. FIG. 15 is a plan view showing the configuration of the projector 2100.
As shown in this figure, a projector 2100 is provided with a lamp unit 2102 made of a white light source such as a halogen lamp. The projection light emitted from the lamp unit 2102 is provided with three primary colors of R (red), G (green), and B (blue) by three mirrors 2106 and two dichroic mirrors 2108 disposed therein. Isolated on the
The light valves 100R, 100G, and 100B corresponding to the respective primary colors are respectively guided.
Note that B light has a longer optical path than other R and G colors, and therefore, in order to prevent the loss, B light passes through a relay lens system 2121 including an incident lens 2122, a relay lens 2123, and an exit lens 2124. Led.

このプロジェクター２１００では、表示領域１００を含む電気光学装置が、Ｒ色、Ｇ色
、Ｂ色のそれぞれに対応して３組設けられる。ライトバルブ１００Ｒ、１００Ｇおよび１
００Ｂの構成は、上述した表示領域１００と同様である。Ｒ色、Ｇ色、Ｂ色のそれぞれの
原色成分の階調レベルを指定するに映像信号がそれぞれ外部上位回路から供給されて、ラ
イトバルブ１００Ｒ、１００Ｇおよび１００がそれぞれ駆動される構成となっている。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイク
ロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム
２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。
したがって、各原色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１
４によってカラー画像が投射されることとなる。 In the projector 2100, three sets of electro-optical devices including the display area 100 are provided corresponding to each of the R color, the G color, and the B color. Light valves 100R, 100G and 1
The configuration of 00B is the same as that of the display area 100 described above. In order to specify the gradation levels of the primary color components of R color, G color, and B color, video signals are supplied from the external higher-level circuit, and the light valves 100R, 100G, and 100 are driven. .
The lights modulated by the light valves 100R, 100G, and 100B are incident on the dichroic prism 2112 from three directions. In the dichroic prism 2112, the R and B light beams are refracted at 90 degrees, while the G light beam travels straight.
Therefore, after the images of the respective primary colors are combined, the projection lens 211 is displayed on the screen 2120.
4 will project a color image.

なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２
１０８によって、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する光が入射するので、カラーフィ
ルターを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイク
ロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００
Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査
方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像
を表示する構成となっている。 The light valves 100R, 100G, and 100B include a dichroic mirror 2
Since light corresponding to each of the R color, G color, and B color is incident by 108, there is no need to provide a color filter. Further, the transmission images of the light valves 100R and 100B are projected after being reflected by the dichroic prism 2112, whereas the light valve 100 is projected.
Since the G transmission image is projected as it is, the horizontal scanning direction by the light valves 100R and 100B is opposite to the horizontal scanning direction by the light valve 100G, and an image obtained by inverting the left and right is displayed.

なお、電気光学装置が適用される電子機器としては、図１４，１５に示される携帯電話
やプロジェクターの他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビ
ューファインダー型（またはモニター直視型）のビデオレコーダー、カーナビゲーション
装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ
電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各
種電子機器の表示装置として、上述した電気光学装置が適用可能であることは言うまでも
ない。 As an electronic apparatus to which the electro-optical device is applied, in addition to the mobile phone and the projector shown in FIGS. 14 and 15, a digital still camera, a notebook computer, a liquid crystal television, a viewfinder type (or a monitor direct view type) Video recorders, car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, devices equipped with touch panels, and the like. Needless to say, the above-described electro-optical device can be applied as a display device of these various electronic devices.

１…電気光学装置、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走
査線、１１４…データ線、１１８…画素電極、１２０…画素容量、１２５…補助容量、１
３０…走査線駆動回路、１３２…容量線、１４…データ線、１４０…データ線駆動回路、
１５０…容量線駆動回路、１５１…第１ラッチ回路、１５２…第２ラッチ回路、１５３…
インバーター、１５４…信号出力回路、１５１１…ＮＡＮＤゲート、１５１２…インバー
ター、２０…表示制御回路、２００…携帯電話、２１００…プロジェクター DESCRIPTION OF SYMBOLS 1 ... Electro-optical device, 100 ... Display area, 108 ... Common electrode, 110 ... Pixel, 112 ... Scan line, 114 ... Data line, 118 ... Pixel electrode, 120 ... Pixel capacity, 125 ... Auxiliary capacity, 1
30 ... Scanning line drive circuit, 132 ... Capacitance line, 14 ... Data line, 140 ... Data line drive circuit,
150 ... capacitance line driving circuit, 151 ... first latch circuit, 152 ... second latch circuit, 153 ...
Inverter, 154 ... signal output circuit, 1511 ... NAND gate, 1512 ... inverter, 20 ... display control circuit, 200 ... mobile phone, 2100 ... projector

Claims (9)

複数の走査線と、
複数のデータ線と、
前記複数の走査線に沿った複数の容量線と、
前記複数の走査線及び前記複数の容量線と前記複数のデータ線との交差に対応して設け
られ、（１）一端が前記データ線に接続されるとともに、前記走査線が選択されたときに
前記一端と他端との間で導通状態になるスイッチング素子と、（２）一端が前記スイッチ
ング素子に電気的に接続され、他端が前記容量線に電気的に接続される補助容量と、を含
む画素と
を有する電気光学装置の駆動回路であって、
所定の順番に前記走査線を選択する走査信号を出力する走査線駆動回路と、
前記各容量線に電気的に接続され、当該容量線に対し、対応する前記走査線が選択され
たときに第１電位信号を供給し、当該走査線の選択が終了したとき以降に第２電位信号を
供給する複数の容量線駆動回路と
を備え、
一の容量線に電気的に接続される前記容量線駆動回路は、
第１ラッチ回路と、
第２ラッチ回路と、
前記第１ラッチ回路が保持する信号が第１論理レベルのときは前記第１電位信号を、第
２論理レベルのときは前記第２電位信号を前記一の容量線に供給する信号出力回路と
を有し、
前記第１ラッチ回路は、
一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも後に選択さ
れる所定の走査線に対する走査信号が供給されたとき、前記第２ラッチ回路から入力され
た信号をラッチするとともに、前記第２ラッチ回路から入力された信号を前記第２ラッチ
回路に対して出力し、
前記第２ラッチ回路は、
前記一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも先に選
択される所定の走査線に対する走査信号が供給されたとき、前記第１ラッチ回路から入力
された信号をラッチするとともに、前記第１ラッチ回路から入力された信号を論理反転し
て前記第１ラッチ回路に対して出力する
ことを特徴とする電気光学装置の駆動回路。 A plurality of scan lines;
Multiple data lines,
A plurality of capacitance lines along the plurality of scanning lines;
(1) When one end is connected to the data line and the scanning line is selected, provided corresponding to the intersection of the plurality of scanning lines and the plurality of capacitance lines and the plurality of data lines A switching element that is in a conductive state between the one end and the other end; and (2) an auxiliary capacitor in which one end is electrically connected to the switching element and the other end is electrically connected to the capacitor line. A drive circuit for an electro-optical device having a pixel including:
A scanning line driving circuit for outputting a scanning signal for selecting the scanning lines in a predetermined order;
A first potential signal is supplied to the capacitor lines when the corresponding scan line is selected, and the second potential is applied after the selection of the scan line is completed. A plurality of capacitor line driving circuits for supplying signals,
The capacitor line driving circuit electrically connected to one capacitor line is
A first latch circuit;
A second latch circuit;
A signal output circuit for supplying the first potential signal to the one capacitor line when the signal held by the first latch circuit is at a first logic level, and the second potential signal when the signal is at a second logic level; Have
The first latch circuit includes:
When a scanning signal for a predetermined scanning line selected after the scanning line along the one capacitance line is supplied in the pixel in one vertical scanning period, the signal input from the second latch circuit is latched. And outputting a signal input from the second latch circuit to the second latch circuit,
The second latch circuit includes:
In the one vertical scanning period, when a scanning signal for a predetermined scanning line selected before the scanning line along the one capacitance line is supplied in the pixel, a signal input from the first latch circuit And a signal input from the first latch circuit is logically inverted and output to the first latch circuit. 前記走査線駆動回路により前記走査信号が出力されて選択された走査線に対応する画素
へ供給するデータ信号の書込極性を、前記走査線駆動回路の垂直走査方向に対して前記走
査線毎に反転するライン反転方式に従って、前記データ信号を供給するデータ線駆動回路
を備え、
前記一垂直走査期間において前記第１ラッチ回路がラッチする信号の論理レベルが、前
記垂直走査方向に対して前記容量線毎に反転するように、前記各容量線駆動回路が構成さ
れる
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。 The writing polarity of the data signal supplied to the pixel corresponding to the selected scanning line when the scanning signal is output by the scanning line driving circuit is set for each scanning line with respect to the vertical scanning direction of the scanning line driving circuit. A data line driving circuit for supplying the data signal according to a line inversion method for inverting,
Each of the capacitor line driving circuits is configured such that a logic level of a signal latched by the first latch circuit in the one vertical scanning period is inverted for each capacitor line in the vertical scanning direction. The drive circuit for the electro-optical device according to claim 1. 前記第１ラッチ回路は、前記一垂直走査期間の開始前に入力される初期化信号に応じて
、前記第１論理レベルの信号を保持する
ことを特徴とする請求項１又は２に記載の電気光学装置の駆動回路。 3. The electric circuit according to claim 1, wherein the first latch circuit holds the signal of the first logic level in accordance with an initialization signal input before the start of the one vertical scanning period. Drive circuit for optical device. 前記第１ラッチ回路は、
前記一垂直走査期間の開始前にＬレベルからＨレベルに遷移する前記初期化信号が一方
の入力端に入力されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力レベルを論理反転して、当該ＮＡＮＤゲートの他方の入力端
に帰還するインバーターとを含み、
前記第２ラッチ回路は、前記ＮＡＮＤゲート又は前記インバーターの出力信号をラッチ
する
ことを特徴とする請求項３に記載の電気光学装置の駆動回路。 The first latch circuit includes:
A NAND gate to which the initialization signal that transitions from the L level to the H level before the start of the one vertical scanning period is input to one input terminal;
An inverter that logically inverts the output level of the NAND gate and feeds back to the other input terminal of the NAND gate;
The electro-optical device driving circuit according to claim 3, wherein the second latch circuit latches an output signal of the NAND gate or the inverter. 前記初期化信号は、前記走査線駆動回路により前記走査線の選択が開始された後、前記
画素へのデータ信号の書込極性が第１番目の垂直走査期間と共通である垂直走査期間の開
始前であり、かつ、当該垂直走査期間の前の垂直走査期間で前記画素にデータ信号が供給
された後に、前記第１ラッチ回路に入力される
ことを特徴とする請求項３又は４に記載の電気光学装置の駆動回路。 The initialization signal is the start of a vertical scanning period in which the writing polarity of the data signal to the pixel is the same as the first vertical scanning period after selection of the scanning line is started by the scanning line driving circuit. The data signal is supplied to the pixel in the vertical scanning period before and before the vertical scanning period, and then input to the first latch circuit. 5. Drive circuit for electro-optical device. 前記容量線駆動回路は、
前記画素を配列した表示領域を挟んで前記走査線駆動回路の反対側に設けられる
ことを特徴とする請求項１乃至５のいずれか１項に記載の電気光学装置の駆動回路。 The capacitor line driving circuit includes:
6. The drive circuit for an electro-optical device according to claim 1, wherein the drive circuit is provided on an opposite side of the scanning line drive circuit across a display region in which the pixels are arranged. 前記走査線駆動回路は、垂直走査方向が可変であり、
前記走査線駆動回路の垂直走査方向を指定する転送方向制御信号に応じて、前記垂直走
査方向に関わらず、
前記第１ラッチ回路が、前記後に選択される所定の走査線に出力される走査信号が供給
されたとき、前記第２ラッチ回路から入力された信号をラッチするとともに、前記第２ラ
ッチ回路に対して出力し、
前記第２ラッチ回路が、前記先に選択される所定の走査線に出力される走査信号が供給
されたとき、前記第１ラッチ回路から入力された信号をラッチするとともに、前記第１ラ
ッチ回路から入力された信号を論理反転して前記第１ラッチ回路に対して出力する
ことを特徴とする請求項１乃至６のいずれか１項に記載の電気光学装置の駆動回路。 The scanning line driving circuit has a variable vertical scanning direction,
Depending on the transfer direction control signal that specifies the vertical scanning direction of the scanning line driving circuit, regardless of the vertical scanning direction,
The first latch circuit latches a signal input from the second latch circuit when a scanning signal to be output to a predetermined scanning line selected later is supplied, and to the second latch circuit Output,
The second latch circuit latches a signal input from the first latch circuit when a scanning signal output to the predetermined scanning line selected previously is supplied, and from the first latch circuit The drive circuit of the electro-optical device according to claim 1, wherein the input signal is logically inverted and output to the first latch circuit. 複数の走査線と、
複数のデータ線と、
前記複数の走査線に沿った複数の容量線と、
前記複数の走査線及び前記複数の容量線と前記複数のデータ線との交差に対応して設け
られ、（１）一端が前記データ線に接続されるとともに、前記走査線が選択されたときに
前記一端と他端との間で導通状態になるスイッチング素子と、（２）一端が前記スイッチ
ング素子に電気的に接続され、他端が前記容量線に電気的に接続される補助容量と、を含
む画素と、
所定の順番に前記走査線を選択する走査信号を出力する走査線駆動回路と、
前記各容量線に電気的に接続され、当該容量線に対し、対応する前記走査線が選択され
たときに第１電位信号を供給し、当該走査線の選択が終了したとき以降に第２電位信号を
供給する複数の容量線駆動回路と
を備え、
一の容量線に電気的に接続される前記容量線駆動回路は、
第１ラッチ回路と、
第２ラッチ回路と、
前記第１ラッチ回路が保持する信号が第１論理レベルのときは前記第１電位信号を、第
２論理レベルのときは前記第２電位信号を前記一の容量線に供給する信号出力回路と
を有し、
前記第１ラッチ回路は、
一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも後に選択さ
れる所定の走査線に対する走査信号が供給されたとき、前記第２ラッチ回路から入力され
た信号をラッチするとともに、前記第２ラッチ回路から入力された信号を前記第２ラッチ
回路に対して出力し、
前記第２ラッチ回路は、
前記一垂直走査期間で、前記画素において前記一の容量線に沿った走査線よりも先に選
択される所定の走査線に対する走査信号が供給されたとき、前記第１ラッチ回路から入力
された信号をラッチするとともに、前記第１ラッチ回路から入力された信号を論理反転し
て前記第１ラッチ回路に対して出力する
ことを特徴とする電気光学装置。 A plurality of scan lines;
Multiple data lines,
A plurality of capacitance lines along the plurality of scanning lines;
(1) When one end is connected to the data line and the scanning line is selected, provided corresponding to the intersection of the plurality of scanning lines and the plurality of capacitance lines and the plurality of data lines A switching element that is in a conductive state between the one end and the other end; and (2) an auxiliary capacitor in which one end is electrically connected to the switching element and the other end is electrically connected to the capacitor line. Including pixels,
A scanning line driving circuit for outputting a scanning signal for selecting the scanning lines in a predetermined order;
A first potential signal is supplied to the capacitor lines when the corresponding scan line is selected, and the second potential is applied after the selection of the scan line is completed. A plurality of capacitor line driving circuits for supplying signals,
The capacitor line driving circuit electrically connected to one capacitor line is
A first latch circuit;
A second latch circuit;
A signal output circuit for supplying the first potential signal to the one capacitor line when the signal held by the first latch circuit is at a first logic level, and the second potential signal when the signal is at a second logic level; Have
The first latch circuit includes:
When a scanning signal for a predetermined scanning line selected after the scanning line along the one capacitance line is supplied in the pixel in one vertical scanning period, the signal input from the second latch circuit is latched. And outputting a signal input from the second latch circuit to the second latch circuit,
The second latch circuit includes:
In the one vertical scanning period, when a scanning signal for a predetermined scanning line selected before the scanning line along the one capacitance line is supplied in the pixel, a signal input from the first latch circuit , And logically inverts the signal input from the first latch circuit and outputs the inverted signal to the first latch circuit. 請求項８に記載の電気光学装置を備えることを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 8.
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* Cited by examiner, † Cited by third party
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