JP2012164045A - Memory control device - Google Patents

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JP2012164045A JP2011022435A JP2011022435A JP2012164045A JP 2012164045 A JP2012164045 A JP 2012164045A JP 2011022435 A JP2011022435 A JP 2011022435A JP 2011022435 A JP2011022435 A JP 2011022435A JP 2012164045 A JP2012164045 A JP 2012164045A
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慶治 荘
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Abstract

PROBLEM TO BE SOLVED: To more appropriately suppress power consumption of a whole system including a DRAM and a control device thereof.SOLUTION: When a non-access state, in which a DRAM30 is not accessed and access from a master 22 to the DRAM30 is not requested, is detected and a timer 55 determines that a duration time period Tn of the non-access state has become a first mode transition time period Tm1 preset as a sufficiently shorter time period than a predetermined refresh cycle equivalent to a preset clock number for executing refreshing operation of the DRAM30, a power saving control circuit 56 issues a command to a command control circuit 46 of a memory control section 42 such that a mode of the DRAM30 is switched to a power-down mode. Hereby, under a state in which the DRAM30 is not accessed, the mode of the DRAM30 can be switched to an operational mode for low power consumption with a shorter elapsed time period.

Description

本発明は、メモリー制御装置に関する。   The present invention relates to a memory control device.

従来、この種のメモリー制御装置としては、ＣＰＵなどのホストからシンクロナスＤＲＡＭ（ＳＤＲＡＭ）へのアクセスを制御すると共に、消費電力を低減するためのパワーダウン状態および最も消費電力が低いセルフリフレッシュ状態を含む、ＳＤＲＡＭが有する複数の動作状態の切り替えを制御するものが提案されている（例えば、特許文献１参照）。この装置では、ホストからＳＤＲＡＭへのアクセスがないアイドル状態およびパワーダウン状態の期間中に、発生したリフレッシュ時間告知信号の回数が予め設定された回数に達したときに、ホストからのアクセス発生までＤＲＡＭをセルフリフレッシュ状態とする。これにより、ＳＤＲＡＭがアイドル状態にあるときの消費電力を低減するものとしている。   Conventionally, this type of memory control device controls the access from a host such as a CPU to a synchronous DRAM (SDRAM), and has a power-down state for reducing power consumption and a self-refresh state with the lowest power consumption. A device that controls switching of a plurality of operation states of an SDRAM is proposed (see, for example, Patent Document 1). In this apparatus, when the number of generated refresh time notification signals reaches a preset number during the idle state and power-down state in which there is no access to the SDRAM from the host, the DRAM is accessed until the access from the host occurs. Is in a self-refresh state. Thereby, the power consumption when the SDRAM is in an idle state is reduced.

特開２００２−２３０９７０号公報JP 2002-230970 A

ＤＲＡＭの制御装置では、ＤＲＡＭやその制御装置を含むシステム全体の消費電力を低減することが重要な課題の一つとされている。このため、ＤＲＡＭ自体が有する複数の動作モードのうち、上述の装置のように、最も消費電力が低いセルフリフレッシュモードを活用することも考えられるが、セルフリフレッシュモードに一旦移行すると、ＣＰＵなどの複数のマスターからのアクセスが可能な状態に復帰するのにある程度の時間を要し、ＤＲＡＭにアクセスできない時間が長くなることから、過度に短い周期でセルフリフレッシュモードに移行すると、迅速に処理すべきアクセス要求に対応できなくなってしまう。   In a DRAM control device, reducing the power consumption of the entire system including the DRAM and the control device is an important issue. For this reason, among the plurality of operation modes of the DRAM itself, it may be possible to utilize the self-refresh mode with the lowest power consumption as in the above-described device. Since it takes a certain amount of time to return to the state where access from the master of the master is possible and the time during which the DRAM cannot be accessed becomes long, the access to be processed quickly is required when the self-refresh mode is entered in an excessively short cycle. It becomes impossible to meet the request.

本発明のメモリー制御装置は、ＤＲＡＭやその制御装置を含むシステム全体の消費電力をより適正に抑制することを主目的とする。   The main purpose of the memory control device of the present invention is to more appropriately suppress the power consumption of the entire system including the DRAM and the control device.

本発明のメモリー制御装置は、上述の主目的を達成するために以下の手段を採った。   The memory control device of the present invention employs the following means in order to achieve the above-mentioned main object.

本発明のメモリー制御装置は、
ＤＲＡＭへの複数のマスターからのアクセスと、前記ＤＲＡＭが有する低消費電力用のパワーダウンモードおよび該パワーダウンモードより消費電力が低いセルフリフレッシュモードを含む複数の動作モードの切り替えと、を制御するメモリー制御部と、
前記ＤＲＡＭがアクセスされておらず且つ該ＤＲＡＭへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する状態検出部と、
システムクロックに応じて時間を計測するタイマー部と、
前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記ＤＲＡＭのリフレッシュ動作を実行する所定クロック数分の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、前記ＤＲＡＭが前記パワーダウンモードとなるよう前記メモリー制御部に指令する制御指令部と、
を備えることを要旨とする。 The memory control device of the present invention
Memory for controlling access to a DRAM from a plurality of masters and switching between a plurality of operation modes including a power-down mode for low power consumption of the DRAM and a self-refresh mode having a power consumption lower than that of the power-down mode A control unit;
A state detection unit for detecting a no-access state in which the DRAM is not accessed and access from a plurality of masters to the DRAM is not requested;
A timer unit that measures time according to the system clock;
A mode preset by using the time measured by the timer unit as a time shorter than the period of a predetermined number of clocks in which the duration time of the no-access state detected by the state detection unit executes the refresh operation of the DRAM When it is determined that the transition time is reached, a control command unit that commands the memory control unit so that the DRAM enters the power down mode;
It is a summary to provide.

この本発明のメモリー制御装置では、ＤＲＡＭがアクセスされておらず且つＤＲＡＭへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する。そして、システムクロックに応じて時間を計測するタイマー部により計測された時間を用いて、検出された無アクセス状態の継続時間がＤＲＡＭのリフレッシュ動作を実行する所定クロック数の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、ＤＲＡＭがパワーダウンモードとなるようメモリー制御部に指令する。したがって、ＤＲＡＭがアクセスされていない状態のときにリフレッシュ動作を実行する所定クロック数分の周期より短い時間の経過でパワーダウンモードに移行するから、所定クロック数分の周期の１回や複数回に相当する時間の経過でセルフリフレッシュモードに移行するものに比して、ＤＲＡＭがアクセスされていない状態のときにより短い経過時間でＤＲＡＭを低消費電力用の動作モードに移行させることができる。また、ＤＲＡＭがアクセスされていない状態でＤＲＡＭへの複数のマスターからのアクセス要求がない状態を検出するから、単にＤＲＡＭがアクセスされていない状態を検出するものに比して、より適正なタイミングでＤＲＡＭを低消費電力用の動作モードに移行させることができる。この結果、ＤＲＡＭやその制御装置を含むシステム全体の消費電力をより適正に抑制することができる。ここで、「モード移行時間」としては、複数のマスターからＤＲＡＭへの１回のアクセスに要する最短時間より短い時間や、ＤＲＡＭに供給されるクロック信号の一周期に相当する時間などを用いることができる。   In the memory control device according to the present invention, a no-access state in which the DRAM is not accessed and access from a plurality of masters to the DRAM is not requested is detected. Then, using the time measured by the timer unit that measures time according to the system clock, the duration time of the detected no-access state is set in advance as a time shorter than the cycle of the predetermined number of clocks for executing the DRAM refresh operation. If it is determined that the set mode transition time has come, the memory control unit is instructed so that the DRAM enters the power down mode. Therefore, when the DRAM is not being accessed, the power-down mode is entered after a period shorter than the period of the predetermined number of clocks for executing the refresh operation. The DRAM can be shifted to the operation mode for low power consumption in a shorter elapsed time when the DRAM is not being accessed as compared with the case where the DRAM shifts to the self-refresh mode after the corresponding time has elapsed. Further, since a state in which there is no access request from a plurality of masters to the DRAM in a state where the DRAM is not accessed is detected, the timing is more appropriate as compared to a case in which the state in which the DRAM is not accessed is simply detected. The DRAM can be shifted to an operation mode for low power consumption. As a result, the power consumption of the entire system including the DRAM and its control device can be more appropriately suppressed. Here, as the “mode transition time”, a time shorter than the shortest time required for one access from a plurality of masters to the DRAM, a time corresponding to one cycle of a clock signal supplied to the DRAM, or the like is used. it can.

こうした本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記モード移行時間より長い時間として予め設定された第２のモード移行時間になったと判定したときには、前記ＤＲＡＭが前記セルフリフレッシュモードとなるよう前記メモリー制御部に指令する、ものとすることもできる。こうすれば、ＤＲＡＭをパワーダウンモードに移行させた後にセルフリフレッシュモードに移行させることができる。この結果、ＤＲＡＭの消費電力をより低減することができる。ここで、「第２のモード移行時間」としては、セルフリフレッシュモードからＤＲＡＭが複数のマスターからアクセス可能な状態に復帰するのに要する時間に基づいて予め設定された時間などを用いることができる。   In such a memory control device of the present invention, the control command unit uses the time measured by the timer unit to set the duration of the no-access state detected by the state detection unit to be longer than the mode transition time. When it is determined that the preset second mode transition time has been reached, the memory control unit may be instructed so that the DRAM enters the self-refresh mode. In this way, the DRAM can be shifted to the self-refresh mode after being shifted to the power-down mode. As a result, the power consumption of the DRAM can be further reduced. Here, as the “second mode transition time”, a time set in advance based on the time required for the DRAM to return from the self-refresh mode to an accessible state from a plurality of masters can be used.

このＤＲＡＭがセルフリフレッシュモードとなるよう指令する態様の本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が予め設定された供給停止時間になったと判定したときには、前記ＤＲＡＭへのクロック供給を停止する、ものとすることもできる。こうすれば、ＤＲＡＭをセルフリフレッシュモードに移行させた後に、ＤＲＡＭへのクロック信号の信号ラインでの電力消費を抑制することができる。この場合、前記ＤＲＡＭに供給されるクロック信号は差動信号であり、前記制御指令部は、前記ＤＲＡＭへのクロック供給を停止するときには、前記ＤＲＡＭに供給されるクロック信号を構成する２つの信号を共にロー状態とする、ものとすることもできる。こうすれば、ＤＲＡＭに供給される差動信号としてのクロック信号を構成する２つ信号をそれぞれロー状態とハイ状態とするものに比して、ＤＲＡＭへのクロック信号の信号ライン間に接続された終端抵抗での電力消費を抑制することができる。   In the memory control device of the present invention in which the DRAM is instructed to enter the self-refresh mode, the control instruction unit uses the time measured by the timer unit to determine whether the DRAM is in the self-refresh mode. When it is determined that the duration has reached a preset supply stop time, the clock supply to the DRAM may be stopped. In this way, power consumption in the signal line of the clock signal to the DRAM can be suppressed after the DRAM is shifted to the self-refresh mode. In this case, the clock signal supplied to the DRAM is a differential signal, and when the control command unit stops the clock supply to the DRAM, the two signals constituting the clock signal supplied to the DRAM are Both can be in a low state. In this way, the two signals constituting the clock signal as a differential signal supplied to the DRAM are connected between the signal lines of the clock signal to the DRAM as compared with the two signals which are in the low state and the high state, respectively. Power consumption at the termination resistor can be suppressed.

このセルフリフレッシュモードにあるＤＲＡＭへのクロック供給を停止する態様の本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間より長い時間として予め設定された第２の供給停止時間になったと判定したときには、前記メモリー制御部へのクロック供給を停止する、ものとすることもできる。こうすれば、ＤＲＡＭをセルフリフレッシュモードに移行させてＤＲＡＭへのクロック供給を停止した後に、メモリー制御部へのクロック信号の信号ラインでの電力消費を抑制することができる。   In the memory control device of the present invention in which the clock supply to the DRAM in the self-refresh mode is stopped, the control command unit uses the time measured by the timer unit, and the DRAM enters the self-refresh mode. The clock supply to the memory control unit may be stopped when it is determined that the duration of a certain state has reached a second supply stop time set in advance as a time longer than the supply stop time. In this way, after the DRAM is shifted to the self-refresh mode and the clock supply to the DRAM is stopped, power consumption on the signal line of the clock signal to the memory control unit can be suppressed.

このメモリー制御部へのクロック供給を停止する態様の本発明のメモリー制御装置において、前記メモリー制御部は、物理層インターフェース部を介して前記ＤＲＡＭにクロックを含む信号を出力し、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間以上で前記第２の供給停止時間以下の時間として予め設定された第３の供給停止時間になったと判定したときには、前記物理層インターフェース部へのクロック供給を停止する、ものとすることもできる。こうすれば、ＤＲＡＭをセルフリフレッシュモードに移行させた後に、ＤＲＡＭへのクロック供給を停止するタイミングやメモリー制御部へのクロック供給を停止するタイミングなどの後に、物理層インターフェース部へのクロック信号の信号ラインでの電力消費を抑制することができる。   In the memory control device of the present invention in which the clock supply to the memory control unit is stopped, the memory control unit outputs a signal including a clock to the DRAM via the physical layer interface unit, and the control command unit , A third time preset in advance as the time during which the DRAM is in the self-refresh mode is longer than the supply stop time and less than the second supply stop time using the time measured by the timer unit. When it is determined that the supply stop time is reached, the clock supply to the physical layer interface unit may be stopped. In this way, after the DRAM is shifted to the self-refresh mode, the clock signal signal to the physical layer interface unit after the timing to stop the clock supply to the DRAM, the timing to stop the clock supply to the memory control unit, etc. Power consumption in the line can be suppressed.

また、本発明のメモリー制御装置において、前記制御指令部は、前記状態検出部により前記ＤＲＡＭへの複数のマスターからのアクセスが要求されている状態が検出されたときには、前記ＤＲＡＭが複数のマスターからアクセス可能な状態となるよう前記メモリー制御部に指令する、ものとすることもできる。ここで、「複数のマスターからアクセス可能な状態」には、アイドル状態が含まれる。   Further, in the memory control device of the present invention, the control command unit is configured so that when the state detecting unit detects a state in which access from the plurality of masters to the DRAM is requested, the DRAM is transferred from the plurality of masters. The memory control unit may be instructed to be accessible. Here, the “state accessible from a plurality of masters” includes an idle state.

プリンター１０の構成の概略を示す構成図。FIG. 2 is a configuration diagram illustrating an outline of a configuration of a printer. メモリー制御装置４０を含む制御系の構成を示すブロック図。FIG. 3 is a block diagram showing a configuration of a control system including a memory control device 40. ＤＲＡＭ３０の低消費電力用の動作モードへの移行を説明する説明図。FIG. 3 is an explanatory diagram for explaining the transition of the DRAM 30 to an operation mode for low power consumption. 省電力制御部５０による省電力制御の一例を示すフローチャート。5 is a flowchart illustrating an example of power saving control by the power saving control unit 50.

次に、本発明の実施の形態を図面を用いて説明する。図１はマルチファンクションプリンタとしてのプリンター１０の構成の概略を示す構成図であり、図２はプリンター１０のメインコントローラー１２に実装した本発明の一実施形態であるメモリー制御装置４０を含む制御系の構成を示すブロック図である。   Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an outline of the configuration of a printer 10 as a multifunction printer, and FIG. 2 shows a control system including a memory control device 40 according to an embodiment of the present invention mounted on a main controller 12 of the printer 10. It is a block diagram which shows a structure.

プリンター１０は、図１に示すように、装置全体を制御するメインコントローラー１２と、インクを用紙に吐出することにより印刷を行なう印刷機構１４と、原稿を光学的に読み取って画像データを生成するスキャナー機構１５と、液晶による表示部や複数のボタンを有する操作パネル１６と、スロットに挿入されたメモリーカードとの間でデータをやり取りするメモリーカードコントローラー１７と、ＵＳＢケーブル等を介して接続された外部機器との間でデータをやり取りするＵＳＢコントローラー１８とを備え、これらが図示しないバスを介して電気的に接続され、外部電源からの電力供給を受けて作動する。   As shown in FIG. 1, the printer 10 includes a main controller 12 that controls the entire apparatus, a printing mechanism 14 that performs printing by discharging ink onto paper, and a scanner that optically reads a document and generates image data. A mechanism 15, an operation panel 16 having a liquid crystal display unit and a plurality of buttons, a memory card controller 17 for exchanging data with a memory card inserted in a slot, and an external connected via a USB cable or the like A USB controller 18 that exchanges data with a device is provided, which are electrically connected via a bus (not shown), and operate by receiving power from an external power source.

メインコントローラー１２は、ＣＰＵ２０を中心とするマイクロプロセッサとして構成されており、印刷処理やスキャン処理などの各種処理プログラムを記憶したＲＯＭ２１と、印刷データやスキャンデータなどの各種データを一時的に記憶するＤＲＡＭ３０およびＤＲＡＭ３０の制御を司るメモリー制御装置４０とを備える。ＤＲＡＭ３０は、実施形態では、例えばＤＤＲ１やＤＤＲ２，ＤＤＲ３などのＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）を用いるものとした。また、ＣＰＵ２０やメモリー制御装置４０は、図示しないクロック生成回路からシステムクロックの供給を受けて作動するものとした。   The main controller 12 is configured as a microprocessor centered on the CPU 20, and includes a ROM 21 that stores various processing programs such as print processing and scan processing, and a DRAM 30 that temporarily stores various data such as print data and scan data. And a memory control device 40 for controlling the DRAM 30. In the embodiment, the DRAM 30 uses, for example, a DDR-SDRAM (Double Data Rate SDRAM) such as DDR1, DDR2, and DDR3. Further, the CPU 20 and the memory control device 40 are operated by receiving a system clock from a clock generation circuit (not shown).

メモリー制御装置４０は、図２に示すように、ＣＰＵ２０を含む複数のマスター２２（例えば、ＣＰＵ２０の他にメモリーカードコントローラー１７やＵＳＢコントローラー１８など）により要求されるＤＲＡＭ３０へのアクセスを制御すると共にＤＲＡＭ３０が有する複数の動作モードの切り替えを制御するメモリー制御部４２と、主にＤＲＡＭ３０の消費電力を低減するよう動作モードの切り替えをメモリー制御部４２に指令する省電力制御部５０とを備える。   As shown in FIG. 2, the memory control device 40 controls access to the DRAM 30 required by a plurality of masters 22 including the CPU 20 (for example, the memory card controller 17 and the USB controller 18 in addition to the CPU 20) and the DRAM 30. Includes a memory control unit 42 that controls switching of a plurality of operation modes, and a power saving control unit 50 that instructs the memory control unit 42 to switch operation modes mainly to reduce power consumption of the DRAM 30.

メモリー制御部４２は、ＣＰＵ２０を含む複数のマスター２２からの要求を受け付けて優先順位に応じて調停するマスター要求調停回路４４と、ＣＰＵ２０により設定可能にレジスター回路４５に記憶された各種レジスタ値を用いて、マスター要求調停回路４４からの要求に応じてＤＲＡＭ３０に各種コマンドやアドレス信号，データ信号を出力すると共にＤＲＡＭ３０からのデータ信号をマスター２２側に出力するコマンド制御回路４６とを備え、マスター２２からの要求に応じてＤＲＡＭ３０のセルに記憶されたデータの読み書きを制御する。さらに、メモリー制御部４２は、コマンド制御回路４６からＤＲＡＭ３０に各種コマンドを出力することによって、データを読み出すリードモードやデータを書き込むライトモードなどの基本動作モードを含む、ＤＲＡＭ３０が有する各種動作モードの切り替えを制御する。   The memory control unit 42 uses a master request arbitration circuit 44 that accepts requests from a plurality of masters 22 including the CPU 20 and arbitrates according to priority, and various register values stored in the register circuit 45 so as to be settable by the CPU 20. And a command control circuit 46 for outputting various commands, address signals, and data signals to the DRAM 30 in response to a request from the master request arbitration circuit 44 and for outputting the data signals from the DRAM 30 to the master 22 side. The reading / writing of data stored in the cell of the DRAM 30 is controlled in response to the above request. Further, the memory control unit 42 outputs various commands from the command control circuit 46 to the DRAM 30 to switch various operation modes of the DRAM 30 including basic operation modes such as a read mode for reading data and a write mode for writing data. To control.

省電力制御部５０は、ＤＲＡＭ３０にマスター２２からアクセスが要求されているか否かをマスター要求調停回路４４への信号を監視することによって検出するアクセス検出回路５２と、システムクロックに応じて種々の時間を計測してイベント信号を出力するタイマー５５と、ＣＰＵ２０により設定可能にレジスター回路５３に記憶された各種レジスタ値を用いて、ＤＲＡＭ３０が有する複数の動作モードのうち低消費電力用のパワーダウンモード（アイドル状態から移行可能なプリチャージパワーダウンモード）への移行やパワーダウンモードより消費電力が低いセルフリフレッシュモードへの移行をコマンド制御回路４６に指令する省電力制御回路５６と、ＤＲＡＭ３０に入力するクロック信号を制御するクロック制御信号を出力するクロック制御回路５７とを備える。また、コマンド制御回路４６及びクロック制御回路５７とＤＲＡＭ３０との間には、実施形態では、物理層インターフェースとしてのＤＤＲ−ＰＨＹ（DDR Physical Interface、以下ではＰＨＹという）３２が介在する。なお、メモリー制御部４２とＰＨＹ３２とは、それぞれ信号ライン６０と信号ライン６４とにより図示しないクロック生成回路から供給されるシステムクロックに同期して作動する。図示しないクロック生成回路から信号ライン６４によりシステムクロックを入力したＰＨＹ３２から、ＤＲＡＭ３０へのクロック信号の供給／停止は、クロック制御回路５７から出力されてＰＨＹ３２に入力されるクロック制御信号によって制御される。ＰＨＹ３２とＤＲＡＭ３０とを接続する信号ライン６６は、２本の導線を有して作動信号としての２つのクロック信号をＤＲＡＭ３０に供給し、２本の導線間のＤＲＡＭ３０側の終端に信号の反射を抑制するための差動終端抵抗６７が接続されている。省電力制御回路５６は、メモリー制御部４２のマスター要求調停回路４４およびコマンド制御回路４６と種々の情報をやり取りしている。また、省電力制御部５０は、タイマー５５を含め、信号ライン６２により図示しないクロック生成回路から供給されるシステムクロックに同期して作動する。以下、省電力制御部５０の動作および機能についてより詳細に説明する。   The power saving control unit 50 detects whether the access to the DRAM 30 is requested from the master 22 by monitoring a signal to the master request arbitration circuit 44, and various times depending on the system clock. And a timer 55 that outputs an event signal and various register values that are stored in the register circuit 53 so as to be settable by the CPU 20. A power saving control circuit 56 for instructing the command control circuit 46 to shift to a self-refresh mode in which power consumption is lower than that in the power-down mode, and a clock input to the DRAM 30 Output clock control signal to control signal And a lock control circuit 57. In the embodiment, a DDR-PHY (DDR Physical Interface, hereinafter referred to as PHY) 32 as a physical layer interface is interposed between the command control circuit 46 and the clock control circuit 57 and the DRAM 30. The memory control unit 42 and the PHY 32 operate in synchronization with a system clock supplied from a clock generation circuit (not shown) through the signal line 60 and the signal line 64, respectively. Supply / stop of the clock signal to the DRAM 30 from the PHY 32 to which the system clock is input from the clock generation circuit (not shown) via the signal line 64 is controlled by the clock control signal output from the clock control circuit 57 and input to the PHY 32. The signal line 66 connecting the PHY 32 and the DRAM 30 has two conductors, supplies two clock signals as operation signals to the DRAM 30, and suppresses signal reflection at the end of the DRAM 30 between the two conductors. A differential termination resistor 67 is connected. The power saving control circuit 56 exchanges various information with the master request arbitration circuit 44 and the command control circuit 46 of the memory control unit 42. The power saving control unit 50 operates in synchronization with a system clock supplied from a clock generation circuit (not shown) via the signal line 62 including the timer 55. Hereinafter, the operation and function of the power saving control unit 50 will be described in more detail.

図３は、ＤＲＡＭ３０の低消費電力用の動作モードへの移行を説明する説明図である。省電力制御部５０は、図示するように、ＤＲＡＭ３０を基本動作モードからパワーダウンモードやセルフリフレッシュモードに移行させると共に、ＤＲＡＭ３０やメモリー制御部４２へのクロック供給を停止することによって、省電力制御を行なう。実施形態では、ＤＲＡＭ３０やメモリー制御装置４０を含む制御系全体の消費電力を低減する程度を省電力レベルで表すものとし、省電力レベルは、消費電力が低減されない基本動作モードにある状態を基準となるレベル０と称し、レベル１，２，３，４の順に、レベル０より消費電力が低くなる（省電力の程度が大きくなる）ものとした。また、基本動作モードには、リードモードやライトモードでＤＲＡＭ３０がアクセスされているアクセス状態や、ＤＲＡＭ３０がアクセスされていないアイドル状態が含まれる。なお、パワーダウンモードおよびセルフリフレッシュモードでは、内部クロックを非活性にして消費電力を低減し、セルフリフレッシュモードでは、さらに予め設定されたクロック数に相当する所定のリフレッシュ周期毎に自動的にリフレッシュ動作を実行する。これらの動作モードの詳細については、本発明の中核をなさないためこれ以上の説明を省略する。   FIG. 3 is an explanatory diagram for explaining the transition of the DRAM 30 to the operation mode for low power consumption. As shown in the figure, the power saving control unit 50 shifts the DRAM 30 from the basic operation mode to the power down mode or the self-refresh mode, and stops the clock supply to the DRAM 30 or the memory control unit 42, thereby performing the power saving control. Do. In the embodiment, the degree to which the power consumption of the entire control system including the DRAM 30 and the memory control device 40 is reduced is represented by a power saving level. The power saving level is based on a state in a basic operation mode in which the power consumption is not reduced. It is assumed that the power consumption is lower than level 0 in the order of levels 1, 2, 3, and 4 (the degree of power saving increases). The basic operation mode includes an access state in which the DRAM 30 is accessed in the read mode and the write mode, and an idle state in which the DRAM 30 is not accessed. In the power-down mode and self-refresh mode, the internal clock is deactivated to reduce power consumption, and in the self-refresh mode, the refresh operation is automatically performed every predetermined refresh period corresponding to a preset number of clocks. Execute. Details of these operation modes will not be described further because they do not form the core of the present invention.

図４は、省電力制御部５０による省電力制御の一例を示すフローチャートである。このフローチャートは、アクセス検出回路５２によってＤＲＡＭ３０がアクセスされていないアイドル状態且つＤＲＡＭ３０へのマスター２２からのアクセスが要求されていない状態（以下、無アクセス状態という）が検出されたとき以降の省電力制御部５０の動作を説明するためのものである。また、このフローチャートは、ＤＲＡＭ３０へのマスター２２からのアクセス要求が検出された旨の信号をアクセス検出回路５２から省電力制御回路５６が入力したときに中断される。アクセス検出回路５２によるＤＲＡＭ３０のアイドル状態の検出は、省電力制御回路５６を介してコマンド制御回路４６からＤＲＡＭ３０の状態を示す信号を入力することにより行なうことができる。   FIG. 4 is a flowchart illustrating an example of power saving control by the power saving control unit 50. This flowchart shows power saving control after the access detection circuit 52 detects an idle state in which the DRAM 30 is not accessed and a state in which access from the master 22 to the DRAM 30 is not requested (hereinafter referred to as a no-access state). This is for explaining the operation of the unit 50. This flowchart is interrupted when the power saving control circuit 56 receives a signal indicating that an access request from the master 22 to the DRAM 30 has been detected. Detection of the idle state of the DRAM 30 by the access detection circuit 52 can be performed by inputting a signal indicating the state of the DRAM 30 from the command control circuit 46 via the power saving control circuit 56.

省電力制御では、まず、アクセス検出回路５２が無アクセス状態を検出した旨を示す信号をタイマー５５に出力し、この信号を入力したタイマー５５によって無アクセス状態の継続時間Ｔｎの計測を開始し（ステップＳ１００）、タイマー５５によって無アクセス状態の継続時間Ｔｎとレジスター回路５３に予め設定され記憶された第１のモード移行時間Ｔｍ１との比較を行ない（ステップＳ１１０）、無アクセス状態の継続時間Ｔｎが第１のモード移行時間Ｔｍ１になったときには、タイマー５５が省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってコマンド制御回路４６にＤＲＡＭ３０がパワーダウンモードに移行するよう指令信号を出力する（ステップＳ１２０）。こうして指令信号を入力したコマンド制御回路４６は、ＤＲＡＭ３０をアイドル状態から低消費電力用のパワーダウンモードに移行させる。ここで、第１のモード移行時間Ｔｍ１は、実施形態では、ＤＲＡＭ３０がパワーダウンモードからマスター２２の要求によりアクセス可能な状態に復帰するのに要する時間は極めて短いことを考慮して、システムクロックの１クロック分に相当する時間、即ちＤＲＡＭ３０に供給される各クロック信号の一周期に相当する時間（例えば数ｎｓｅｃ）を用いるものとした。これにより、ＤＲＡＭ３０がアイドル状態のときにできるだけ早くＤＲＡＭ３０の消費電力の低減を開始することができる。このとき、制御系の省電力レベルは、レベル１となる（図３参照）。   In the power saving control, first, a signal indicating that the access detection circuit 52 has detected the no-access state is output to the timer 55, and the timer 55 that has received this signal starts measuring the duration Tn of the no-access state ( In step S100), the timer 55 compares the duration Tn of the no-access state with the first mode transition time Tm1 preset and stored in the register circuit 53 (step S110). When the first mode transition time Tm1 is reached, the timer 55 outputs an event signal indicating the state of the timer 55 to the power saving control circuit 56, and the power saving control circuit 56 to which this event signal is input provides the command control circuit 46 with the event signal. A command signal is output so that the DRAM 30 shifts to the power down mode (step S). 20). The command control circuit 46 that has received the command signal in this way shifts the DRAM 30 from the idle state to the power-down mode for low power consumption. Here, the first mode transition time Tm1 is determined in consideration of the fact that the time required for the DRAM 30 to return to the accessible state by the request of the master 22 from the power down mode is extremely short in the embodiment. A time corresponding to one clock, that is, a time corresponding to one cycle of each clock signal supplied to the DRAM 30 (for example, several nsec) is used. As a result, the power consumption of the DRAM 30 can be reduced as soon as possible when the DRAM 30 is in an idle state. At this time, the power saving level of the control system is level 1 (see FIG. 3).

続いて、タイマー５５によって無アクセス状態の継続時間Ｔｎとレジスター回路５３に予め設定され記憶された第２のモード移行時間Ｔｍ２との比較を行ない（ステップＳ１３０）、無アクセス状態の継続時間Ｔｎが第２のモード移行時間Ｔｍ２になったときには、タイマー５５から省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってコマンド制御回路４６にＤＲＡＭ３０がセルフリフレッシュモードに移行するよう指令信号を出力し（ステップＳ１４０）、タイマー５５によってＤＲＡＭ３０がセルフリフレッシュモードにある状態（以下、セルフリフレッシュモード状態という）の継続時間Ｔｓの計測を開始する（ステップＳ１５０）。タイマー５５は、セルフリフレッシュモード状態の継続時間Ｔｓの計測を開始するときに、無アクセス状態の継続時間Ｔｎをリセットする。こうして指令信号を入力したコマンド制御回路４６は、ＤＲＡＭ３０をパワーダウンモードからより消費電力が低いセルフリフレッシュモードに移行させる。ここで、第２のモード移行時間Ｔｍ２は、実施形態では、ＤＲＡＭ３０がセルフリフレッシュモードからマスター２２の要求によりアクセス可能な状態に復帰するのに要する最短の時間Ｔｐｅｎがある程度の長さ（例えばシステムクロックの２００クロック分に相当する時間）になることを考慮して、時間Ｔｐｅｎの数倍や十倍，十数倍に相当する時間（例えば百μｓｅｃ程度）を用いるものとした。これにより、ＤＲＡＭ３０の消費電力をより適正なタイミングで更に低減させることができる。このとき、制御系の省電力レベルは、レベル２となる（図３参照）。   Subsequently, the timer 55 compares the non-access state duration time Tn with the second mode transition time Tm2 preset and stored in the register circuit 53 (step S130). When the mode transition time Tm2 is reached, an event signal indicating the state of the timer 55 is output from the timer 55 to the power saving control circuit 56, and the DRAM 30 is supplied to the command control circuit 46 by the power saving control circuit 56 receiving the event signal. Outputs a command signal to shift to the self-refresh mode (step S140), and the timer 55 starts measuring the duration Ts when the DRAM 30 is in the self-refresh mode (hereinafter referred to as the self-refresh mode state) (step S150). ). The timer 55 resets the non-access state duration Tn when the measurement of the duration Ts in the self-refresh mode is started. The command control circuit 46 that has received the command signal in this way shifts the DRAM 30 from the power-down mode to the self-refresh mode with lower power consumption. Here, in the second embodiment, the second mode transition time Tm2 is set such that the shortest time Tpen required for the DRAM 30 to return to the accessible state by the request of the master 22 from the self-refresh mode has a certain length (for example, the system clock). The time corresponding to several times, ten times, and more than ten times of the time Tpen (for example, about 100 μsec) is used. Thereby, the power consumption of the DRAM 30 can be further reduced at a more appropriate timing. At this time, the power saving level of the control system is level 2 (see FIG. 3).

次に、タイマー５５によってセルフリフレッシュモード状態の継続時間Ｔｓとレジスター回路５３に予め設定され記憶されたクロック供給停止用の第１の供給停止時間Ｔｃ１との比較を行ない（ステップＳ１４０）、セルフリフレッシュモード状態の継続時間Ｔｓが第１の供給停止時間Ｔｃ１になったときには、タイマー５５から省電力制御回路５６にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってクロック制御回路５７にＤＲＡＭ３０へのクロック供給を停止するよう指令信号を出力する（ステップＳ１７０）。こうして指令信号を入力したクロック制御回路５７は、ＰＨＹ３２からＤＲＡＭ３０に供給するクロック信号の停止制御を行なう。このクロック制御回路５７によるＰＨＹ３２からＤＲＡＭ３０へのクロック供給の停止は、実施形態では、信号ライン６６により差動信号として供給される２つのクロック信号を共にロー状態で停止することにより行なうものとした。ここで、第１の供給停止時間Ｔｃ１は、例えばシステムクロックの数クロック分に相当する時間（数十ｎｓｅｃ）などを用いることができる。こうしてＤＲＡＭ３０へのクロック供給を停止することにより、ＤＲＡＭ３０がセルフリフレッシュモード状態のときに信号ライン６６での電力消費を抑制することができる。さらに、差動信号としての２つのクロック信号を共にロー状態とすることにより、２つのクロック信号の一方をハイ状態で他方をロー状態とするものに比して、信号ライン６６を構成する２つの導線間に接続された差動終端抵抗６７に流れる電流による損失を抑制することができる。このとき、制御系の省電力レベルは、レベル３となる（図３参照）。   Next, the timer 55 compares the duration Ts of the self-refresh mode state with the first supply stop time Tc1 for stopping the clock supply preset and stored in the register circuit 53 (step S140). When the state duration time Ts becomes the first supply stop time Tc1, the event signal indicating the state of the timer 55 is output from the timer 55 to the power saving control circuit 56, and the power saving control circuit 56 to which this event signal is input. Thus, a command signal is output to the clock control circuit 57 so as to stop the clock supply to the DRAM 30 (step S170). The clock control circuit 57 to which the command signal is input in this way performs stop control of the clock signal supplied from the PHY 32 to the DRAM 30. In the embodiment, the clock control circuit 57 stops the clock supply from the PHY 32 to the DRAM 30 by stopping the two clock signals supplied as differential signals from the signal line 66 in a low state. Here, as the first supply stop time Tc1, for example, a time corresponding to several system clocks (several tens of nsec) can be used. By stopping the clock supply to the DRAM 30 in this manner, power consumption on the signal line 66 can be suppressed when the DRAM 30 is in the self-refresh mode. Further, by setting both of the two clock signals as differential signals to the low state, the two clock signals constituting the signal line 66 can be compared with the case where one of the two clock signals is in the high state and the other is in the low state. Loss due to the current flowing in the differential termination resistor 67 connected between the conductive wires can be suppressed. At this time, the power saving level of the control system is level 3 (see FIG. 3).

更に、タイマー５５によってセルフリフレッシュモード状態の継続時間Ｔｓとレジスター回路５３に予め設定され記憶されたクロック供給停止用の第２の供給停止時間Ｔｃ２との比較を行ない（ステップＳ１８０）、セルフリフレッシュモード状態の継続時間Ｔｓが第２の供給停止時間Ｔｃ２になったときには、タイマー５５から省電力制御回路にタイマー５５の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路５６によってクロック制御回路５７にＰＨＹ３２へのクロック供給とメモリー制御部４２へのクロック供給とを停止するよう指令信号を出力する（ステップＳ１９０，Ｓ２００）。こうして指令信号を入力したクロック制御回路５７は、信号ライン６８により図示しないクロック生成回路にクロック停止制御信号を出力することによって、信号ライン６０および信号ライン６４におけるクロック発振を停止させ、メモリー制御部４２およびＰＨＹ３２へのクロック供給を停止する。ここで、第２の供給停止時間Ｔｃ２は、例えば第１の供給停止時間Ｔｃ１の２倍や３倍の時間などを用いることができる。こうしてメモリー制御部４２とＰＨＹ３２へのクロック供給を停止することにより、ＤＲＡＭ３０がセルフリフレッシュモード状態のときに信号ライン６６での電力消費の抑制に加え、信号ライン６０および信号ライン６４での電力消費を抑制することができる。このとき、制御系の省電力レベルは、レベル４となる（図３参照）。ＤＲＡＭ３０へのクロック供給の停止よりも後にメモリー制御部４２およびＰＨＹ３２へのクロック供給を停止するのは、マスター２２からのアクセス要求に応じてＤＲＡＭ３０等をアクセス可能な状態に迅速に復帰させるのにマスター２２に近い方が迅速に復帰させる必要性が高いことなどに基づく。なお、省電力制御部５０へのクロック供給は停止されない。これは、システムクロックに同期してアクセス検出回路５２によりマスター２２からのアクセス要求を直ちに検出できるようにするためである。   Further, the timer 55 compares the duration time Ts of the self-refresh mode state with the second supply stop time Tc2 for stopping the clock supply preset and stored in the register circuit 53 (step S180), and the self-refresh mode state When the continuation time Ts becomes the second supply stop time Tc2, an event signal indicating the state of the timer 55 is output from the timer 55 to the power saving control circuit, and the clock is output by the power saving control circuit 56 to which this event signal is input. A command signal is output to the control circuit 57 to stop the clock supply to the PHY 32 and the clock supply to the memory control unit 42 (steps S190 and S200). The clock control circuit 57 to which the command signal is input in this way outputs a clock stop control signal to a clock generation circuit (not shown) through the signal line 68, thereby stopping clock oscillation in the signal line 60 and the signal line 64, and the memory control unit 42. And the clock supply to the PHY 32 is stopped. Here, as the second supply stop time Tc2, for example, a time twice or three times the first supply stop time Tc1 can be used. By stopping the clock supply to the memory control unit 42 and the PHY 32 in this way, in addition to suppressing power consumption on the signal line 66 when the DRAM 30 is in the self-refresh mode, power consumption on the signal line 60 and the signal line 64 is reduced. Can be suppressed. At this time, the power saving level of the control system is level 4 (see FIG. 3). Stopping the clock supply to the memory control unit 42 and the PHY 32 after the supply of the clock to the DRAM 30 is stopped in order to quickly return the DRAM 30 and the like to an accessible state in response to an access request from the master 22. This is based on the fact that the closer to 22, the higher the need for quick return. Note that the clock supply to the power saving control unit 50 is not stopped. This is because the access detection circuit 52 can immediately detect an access request from the master 22 in synchronization with the system clock.

こうして省電力制御部５０は省電力レベルをレベル０から段階的にレベル４まで遷移させるが、図３に示すように、レベル１〜４からの復帰は段階を踏まずにＤＲＡＭ３０にアクセス可能な状態まで直ちに行なわれる。即ち、省電力レベルがレベル１〜４のときにマスター２２からアクセス要求がなされると、アクセス検出回路５２がアクセス要求を検出し、レベル１やレベル２の場合には、省電力制御回路５６がアクセス要求検出の情報を受けてコマンド制御回路４６にリードモードやライトモードに移行可能なアイドル状態への移行を指令する。また、レベル３の場合には、アイドル状態への移行指令に加え、省電力制御回路５６がクロック制御回路５７にＤＲＡＭ３０へのクロック供給を再開するよう指令する。さらに、レベル４の場合には、アイドル状態への移行指令とＤＲＡＭ３０へのクロック供給の再開とに加え、省電力制御回路５６がクロック停止制御信号を用いてメモリー制御部４２およびＰＨＹ３２へのクロック供給を再開するよう指令する。なお、レベル３やレベル４の場合には、タイマー５５は、セルフリフレッシュモード状態の継続時間Ｔｓのリセットも行なう。こうした制御により、省電力レベルが低いほど迅速にマスター２２からＤＲＡＭ３０へのアクセスが開始される。   In this way, the power saving control unit 50 shifts the power saving level from level 0 to level 4 step by step. As shown in FIG. 3, the return from level 1 to 4 is accessible to the DRAM 30 without taking steps. Until immediately. That is, when an access request is made from the master 22 when the power saving level is level 1 to 4, the access detection circuit 52 detects the access request, and in the case of level 1 or level 2, the power saving control circuit 56 In response to the information of the access request detection, the command control circuit 46 is instructed to shift to an idle state that can shift to the read mode or write mode. Further, in the case of level 3, in addition to the command to shift to the idle state, the power saving control circuit 56 commands the clock control circuit 57 to resume the clock supply to the DRAM 30. Further, in the case of level 4, in addition to the instruction to shift to the idle state and the restart of the clock supply to the DRAM 30, the power saving control circuit 56 supplies the clock to the memory control unit 42 and the PHY 32 using the clock stop control signal. Command to resume. In the case of level 3 or level 4, the timer 55 also resets the duration Ts of the self-refresh mode state. By such control, the lower the power saving level, the faster the access from the master 22 to the DRAM 30 is started.

いま、メモリーカードに記録された画像データをプリンター１０の印刷機構１４で印刷する場合を考える。この場合、コントローラー１２内でＤＲＡＭ３０へのアクセスを伴って例えば画像データをＲＧＢデータからＣＭＹデータに変換して更に二値化するなどの画像処理が行なわれるが、こうした画像処理を行なった後の印刷機構１４での印刷中にはＤＲＡＭ３０がアイドル状態になりやすい。例えばこうした印刷中の状態のときや、ＣＰＵ２０で各種処理プログラムを実行中のときでも、実施形態では、無アクセス状態の継続時間Ｔｎがシステムクロックの１クロック分に相当する第１のモード移行時間Ｔｍ１になったときには、ＣＰＵ２０からの指令なしで（ソフトウェアによらずにハードウェアの動作のみで）ＤＲＡＭ３０をパワーダウンモードに移行させるから、ＤＲＡＭ３０の消費電力を直ちに低減することができる。しかも、その後にＤＲＡＭ３０がアクセス可能な状態に復帰するのに要する時間を考慮してＤＲＡＭ３０をセルフリフレッシュモードに移行させるから、ＤＲＡＭ３０の消費電力をより適正に低減することができる。   Consider a case where image data recorded on a memory card is printed by the printing mechanism 14 of the printer 10. In this case, image processing such as conversion of the image data from RGB data to CMY data and further binarization is performed in the controller 12 with access to the DRAM 30, and printing after such image processing is performed. During printing by the mechanism 14, the DRAM 30 is likely to be in an idle state. For example, in such a state during printing or when various processing programs are being executed by the CPU 20, in the embodiment, the first mode transition time Tm1 in which the duration Tn of the no-access state corresponds to one system clock. Since the DRAM 30 is shifted to the power-down mode without a command from the CPU 20 (only by the operation of the hardware without using software), the power consumption of the DRAM 30 can be immediately reduced. In addition, since the DRAM 30 is shifted to the self-refresh mode in consideration of the time required for the DRAM 30 to return to the accessible state thereafter, the power consumption of the DRAM 30 can be reduced more appropriately.

ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のＤＲＡＭ３０のデータの読み書きを制御すると共にＤＲＡＭ３０が有する各種動作モードの切り替えを制御するメモリー制御部４２が「メモリー制御部」に相当し、無アクセス状態を検出するアクセス検出回路５２が本発明の「状態検出部」に相当し、システムクロックに応じて時間を計測するタイマー５５が「タイマー部」に相当し、タイマー５５の状態を示すイベント信号を入力してＤＲＡＭ３０がパワーダウンモードやセルフリフレッシュモードに移行するようコマンド制御回路４６に指令したり各クロック供給を停止するようクロック制御回路５７に指令したりする省電力制御回路５６と各クロック供給を停止可能なクロック制御回路５７との組み合わせが「制御指令部」に相当する。   Here, the correspondence between the components of the present embodiment and the components of the present invention will be clarified. The memory control unit 42 that controls reading / writing of data of the DRAM 30 of the present embodiment and controls switching of various operation modes of the DRAM 30 corresponds to a “memory control unit”, and an access detection circuit 52 that detects a no-access state is the main control unit. The timer 55 that measures time according to the system clock corresponds to the “timer unit”, and corresponds to the “state detection unit” of the invention. A combination of a power saving control circuit 56 that commands the command control circuit 46 to shift to the refresh mode or commands the clock control circuit 57 to stop each clock supply and a clock control circuit 57 that can stop each clock supply. Corresponds to a “control command section”.

以上説明した本実施形態のメモリー制御装置４０によれば、ＤＲＡＭ３０がアクセスされておらず且つＤＲＡＭ３０へのマスター２２からのアクセスが要求されていない無アクセス状態を検出し、タイマー５５によって無アクセス状態の継続時間ＴｎがＤＲＡＭ３０のリフレッシュ動作を実行する所定のリフレッシュ周期より十分に短い時間として予め設定された第１のモード移行時間Ｔｍ１になったと判定したときには、省電力制御回路５６によってＤＲＡＭ３０がパワーダウンモードとなるようメモリー制御部４２のコマンド制御回路４６に指令するから、ＤＲＡＭ３０がアクセスされていない状態のときにリフレッシュ動作を実行する周期より十分に短い時間の経過でパワーダウンモードに移行するものとなり、所定のリフレッシュ周期の１回や複数回に相当する時間の経過でセルフリフレッシュモードに移行するものに比して、ＤＲＡＭ３０がアクセスされていない状態のときにより短い経過時間でＤＲＡＭ３０を低消費電力用の動作モードに移行させることができる。また、アクセス検出回路５２によってＤＲＡＭ３０がアクセスされておらず且つＤＲＡＭ３０への複数のマスターからのアクセス要求がない状態を検出するから、単にＤＲＡＭ３０がアクセスされていない状態を検出するものに比して、アクセス要求があるにも拘わらず低消費電力用の動作モードに移行させるのが抑制され、より適正なタイミングでＤＲＡＭ３０を低消費電力用の動作モードに移行させることができる。この結果、ＤＲＡＭ３０やメモリー制御装置４０を含むシステム全体の消費電力をより適正に抑制することができる。   According to the memory control device 40 of the present embodiment described above, a no-access state in which the DRAM 30 is not accessed and access from the master 22 to the DRAM 30 is not requested is detected. When it is determined that the duration Tn has reached the first mode transition time Tm1 set in advance as a time sufficiently shorter than a predetermined refresh cycle for executing the refresh operation of the DRAM 30, the power saving control circuit 56 causes the DRAM 30 to enter the power down mode. Since the command control circuit 46 of the memory control unit 42 is instructed so that when the DRAM 30 is not accessed, the power down mode is entered after a time sufficiently shorter than the cycle of executing the refresh operation. Predetermined refresh cycle The DRAM 30 is shifted to the operation mode for low power consumption in a shorter elapsed time when the DRAM 30 is not being accessed than when the DRAM 30 is shifted to the self-refresh mode after a time corresponding to one time or a plurality of times. Can be made. Further, since the access detection circuit 52 detects that the DRAM 30 is not accessed and there is no access request from a plurality of masters to the DRAM 30, as compared with the case where the DRAM 30 is simply not accessed, Although there is an access request, the shift to the operation mode for low power consumption is suppressed, and the DRAM 30 can be shifted to the operation mode for low power consumption at a more appropriate timing. As a result, the power consumption of the entire system including the DRAM 30 and the memory control device 40 can be more appropriately suppressed.

なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。   It should be noted that the present invention is not limited to the above-described embodiment, and it goes without saying that the present invention can be implemented in various modes as long as it belongs to the technical scope of the present invention.

上述した実施形態では、第１のモード移行時間Ｔｍ１としては、システムクロックの１クロック分に相当する時間、即ちＤＲＡＭ３０に供給される各クロック信号の一周期に相当する時間（例えば数ｎｓｅｃ）を用いるものとしたが、ＤＲＡＭ３０のリフレッシュ動作を実行する予め設定されたクロック数に相当する所定のリフレッシュ周期より短い時間であれば、システムクロックの２クロック分に相当する時間や、マスター２２からＤＲＡＭ３０への１回のアクセスに要する最短の時間より短い時間などとしてもよい。   In the above-described embodiment, as the first mode transition time Tm1, a time corresponding to one system clock, that is, a time corresponding to one cycle of each clock signal supplied to the DRAM 30 (for example, several nsec) is used. However, if the time is shorter than a predetermined refresh period corresponding to a preset number of clocks for executing the refresh operation of the DRAM 30, the time corresponding to two system clocks or the time from the master 22 to the DRAM 30 is assumed. The time may be shorter than the shortest time required for one access.

上述した実施形態では、ＤＲＡＭ３０へのクロック供給を停止するときには、差動信号としての２つのクロック信号を共にロー状態とするものとしたが、２つのクロック信号をそれぞれロー状態とハイ状態とするものとしてもよい。   In the above-described embodiment, when the clock supply to the DRAM 30 is stopped, the two clock signals as differential signals are both set to the low state, but the two clock signals are set to the low state and the high state, respectively. It is good.

上述した実施形態では、メモリー制御部４２へのクロック供給を停止するときにＰＨＹ３２へのクロック供給を停止するものとしたが、ＤＲＡＭ３０へのクロック供給を停止するときにＰＨＹ３２へのクロック供給を停止するものとしてもよい。   In the above-described embodiment, the clock supply to the PHY 32 is stopped when the clock supply to the memory control unit 42 is stopped. However, the clock supply to the PHY 32 is stopped when the clock supply to the DRAM 30 is stopped. It may be a thing.

上述した実施形態では、省電力レベルはレベル０を基準にレベル１〜４を設けるものとしたが、レベル０を基準にパワーダウンモードのレベル１とセルフリフレッシュモードのレベル２とを設けるのみとしてもよい。この場合、レベル２において、ＤＲＡＭ３０とＰＨＹ３２とメモリー制御部４２のクロック供給を全て停止してもよいし、こうしたクロック供給の停止は行なわないものとしてもよい。   In the embodiment described above, the power saving levels are provided with levels 1 to 4 based on level 0. However, it is also possible to provide only level 1 in the power down mode and level 2 in the self-refresh mode based on level 0. Good. In this case, at level 2, all the clock supply of the DRAM 30, PHY 32, and memory control unit 42 may be stopped, or such clock supply may not be stopped.

本発明は、メモリー制御装置の製造産業などに利用可能である。   The present invention is applicable to the memory control device manufacturing industry.

１０ プリンター、１２ メインコントローラー、１４ 印刷機構、１５ スキャナー機構、１６ 操作パネル、１７ メモリーカードコントローラー、１８ ＵＳＢコントローラー、２０ ＣＰＵ、２１ ＲＯＭ、２２ マスター、３０ ＤＲＡＭ、３２ ＤＤＲ−ＰＨＹ（ＰＨＹ）、４０ メモリー制御装置、４２ メモリー制御部、４４ マスター要求調停回路、４５ レジスター回路、４６ コマンド制御回路、５０ 省電力制御部、５２ アクセス検出回路、５３ レジスター回路、５５ タイマー、５６ 省電力制御回路、５７ クロック制御回路、６０，６２，６４，６８ 信号ライン、６７ 差動終端抵抗。   10 printer, 12 main controller, 14 printing mechanism, 15 scanner mechanism, 16 operation panel, 17 memory card controller, 18 USB controller, 20 CPU, 21 ROM, 22 master, 30 DRAM, 32 DDR-PHY (PHY), 40 memory Control device, 42 memory control unit, 44 master request arbitration circuit, 45 register circuit, 46 command control circuit, 50 power saving control unit, 52 access detection circuit, 53 register circuit, 55 timer, 56 power saving control circuit, 57 clock control Circuit, 60, 62, 64, 68 signal line, 67 differential termination resistor.

Claims (8)

ＤＲＡＭへの複数のマスターからのアクセスと、前記ＤＲＡＭが有する低消費電力用のパワーダウンモードおよび該パワーダウンモードより消費電力が低いセルフリフレッシュモードを含む複数の動作モードの切り替えと、を制御するメモリー制御部と、
前記ＤＲＡＭがアクセスされておらず且つ該ＤＲＡＭへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する状態検出部と、
システムクロックに応じて時間を計測するタイマー部と、
前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記ＤＲＡＭのリフレッシュ動作を実行する所定クロック数分の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、前記ＤＲＡＭが前記パワーダウンモードとなるよう前記メモリー制御部に指令する制御指令部と、
を備えるメモリー制御装置。 Memory for controlling access to a DRAM from a plurality of masters and switching between a plurality of operation modes including a power-down mode for low power consumption of the DRAM and a self-refresh mode having a power consumption lower than that of the power-down mode A control unit;
A state detection unit for detecting a no-access state in which the DRAM is not accessed and access from a plurality of masters to the DRAM is not requested;
A timer unit that measures time according to the system clock;
A mode preset by using the time measured by the timer unit as a time shorter than the period of a predetermined number of clocks in which the duration time of the no-access state detected by the state detection unit executes the refresh operation of the DRAM When it is determined that the transition time is reached, a control command unit that commands the memory control unit so that the DRAM enters the power down mode;
A memory control device. 請求項１記載のメモリー制御装置であって、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記モード移行時間より長い時間として予め設定された第２のモード移行時間になったと判定したときには、前記ＤＲＡＭが前記セルフリフレッシュモードとなるよう前記メモリー制御部に指令する、
メモリー制御装置。 The memory control device according to claim 1,
The control command unit uses the time measured by the timer unit, and the second mode transition preset as a time longer than the mode transition time by the duration time of the no-access state detected by the state detection unit When it is determined that it is time, the DRAM is instructed to enter the self-refresh mode.
Memory controller. 請求項２記載のメモリー制御装置であって、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が予め設定された供給停止時間になったと判定したときには、前記ＤＲＡＭへのクロック供給を停止する、
メモリー制御装置。 The memory control device according to claim 2,
The control command unit uses the time measured by the timer unit to determine that the duration of the state in which the DRAM is in the self-refresh mode has reached a preset supply stop time. Stop the clock supply,
Memory controller. 請求項３記載のメモリー制御装置であって、
前記ＤＲＡＭに供給されるクロック信号は差動信号であり、
前記制御指令部は、前記ＤＲＡＭへのクロック供給を停止するときには、前記ＤＲＡＭに供給されるクロック信号を構成する２つの信号を共にロー状態とする、
メモリー制御装置。 The memory control device according to claim 3,
The clock signal supplied to the DRAM is a differential signal,
When the control command unit stops the clock supply to the DRAM, the two signals constituting the clock signal supplied to the DRAM are both in a low state.
Memory controller. 請求項３または４記載のメモリー制御装置であって、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間より長い時間として予め設定された第２の供給停止時間になったと判定したときには、前記メモリー制御部へのクロック供給を停止する、
メモリー制御装置。 The memory control device according to claim 3 or 4,
The control command unit uses a time measured by the timer unit to set a second supply stop time preset as a time longer than the supply stop time during which the DRAM is in the self-refresh mode. When it is determined that the clock supply to the memory control unit is stopped,
Memory controller. 請求項５記載のメモリー制御装置であって、
前記メモリー制御部は、物理層インターフェース部を介して前記ＤＲＡＭにクロックを含む信号を出力し、
前記制御指令部は、前記タイマー部により計測された時間を用いて、前記ＤＲＡＭが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間以上で前記第２の供給停止時間以下の時間として予め設定された第３の供給停止時間になったと判定したときには、前記物理層インターフェース部へのクロック供給を停止する、
メモリー制御装置。 The memory control device according to claim 5,
The memory control unit outputs a signal including a clock to the DRAM via the physical layer interface unit,
The control command unit uses the time measured by the timer unit as a time period in which the DRAM is in the self-refresh mode as a time that is longer than the supply stop time and less than the second supply stop time. When it is determined that the set third supply stop time has come, the clock supply to the physical layer interface unit is stopped.
Memory controller. 請求項１ないし６のいずれか１つの請求項に記載のメモリー制御装置であって、
前記モード移行時間は、前記ＤＲＡＭに供給されるクロック信号の一周期に相当する時間である、
メモリー制御装置。 A memory control device according to any one of claims 1 to 6, comprising:
The mode transition time is a time corresponding to one cycle of a clock signal supplied to the DRAM.
Memory controller. 請求項１ないし７のいずれか１つの請求項に記載のメモリー制御装置であって、
前記制御指令部は、前記状態検出部により前記ＤＲＡＭへの複数のマスターからのアクセスが要求されている状態が検出されたときには、前記ＤＲＡＭが複数のマスターからアクセス可能な状態となるよう前記メモリー制御部に指令する、
メモリー制御装置。 A memory control device according to any one of claims 1 to 7,
The control command unit is configured to control the memory so that the DRAM can be accessed from a plurality of masters when the state detecting unit detects a state where access from the plurality of masters to the DRAM is requested. Command the department,
Memory controller.
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* Cited by examiner, † Cited by third party
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JP5909683B2 (en) * 2013-01-29 2016-04-27 パナソニックＩｐマネジメント株式会社 Alloy powder for electrode, negative electrode for alkaline storage battery and alkaline storage battery using the same
KR101731508B1 (en) 2012-11-30 2017-05-11 인텔 코포레이션 Row hammer monitoring based on stored row hammer threshold value

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