JP2012146720A - Semiconductor device and manufacturing method thereof - Google Patents

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JP2012146720A
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JP
Japan
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electrode layer
pad
insulating film
semiconductor device
opm1
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JP2011001770A
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Japanese (ja)
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Toshio Nakamura
寿雄 中村
Tamaki Wada
環 和田
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Abstract

PROBLEM TO BE SOLVED: To provide technology which can restrict cracks occurring in an insulating film.SOLUTION: In a pad structure according to an embodiment of the invention, an electrode layer OMP1 is not just formed so that a peripheral part thereof will be located on the inside rather than on the peripheral part of a pad PAD1 in a plan view (in Fig. 8, located between the peripheral part of the pad PAD1 and an end part of an opening OP1 formed in an insulating film PAS), but rather formed in such a way that, as indicated in Fig. 8, where A represents the thickness of the pad PAD1, B represents the thickness of the insulating film PAS, C represents the protrusion amount of the electrode layer OMP1 protruding from inside the opening OP1 to the end part of the insulating film PAS (around the opening OP1) and D represents the thickness of the electrode layer OPM1, the relationship B>C is established by establishing the relationship A<B, taking it for granted that B≒D (in Fig. 8, B<D). This helps to prevent cracks from occurring in the insulating film PAS.

Description

本発明は、半導体装置およびその製造技術に関し、特に、パッシベーション膜に形成された開口部から露出するボンディングパッドに電極層を介してワイヤを接続する半導体装置およびその製造技術に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a manufacturing technique thereof, and in particular, a technique effective when applied to a semiconductor device that connects a wire to a bonding pad exposed from an opening formed in a passivation film via an electrode layer and a manufacturing technique thereof. About.

特開２０００−１６４６２３号公報（特許文献１）には、電極パッドの一部上に開口部を有する保護膜が形成されており、この開口部内を含む保護膜の一部上にＮｉＰ層が形成されている技術が記載されている。そして、この特許文献１では、ＮｉＰ層にワイヤを電気的に接続するとしている。   In Japanese Patent Laid-Open No. 2000-164623 (Patent Document 1), a protective film having an opening is formed on a part of an electrode pad, and a NiP layer is formed on a part of the protective film including the inside of the opening. The technology being described is described. In Patent Document 1, a wire is electrically connected to the NiP layer.

特開２００３−７７５５号公報（特許文献２）には、接合パッドの一部上に開口部を有するパッシベーション層が形成されており、この開口部内を含むパッシベーション層の一部上にバス層を介して下部バンプ金属（ＵＢＭ）が形成されている技術が記載されている。そして、この特許文献２では、下部バンプ金属上にバリアキャップを介して半田バンプを形成するとしている。   In Japanese Patent Laid-Open No. 2003-7755 (Patent Document 2), a passivation layer having an opening is formed on a part of a bonding pad, and a bus layer is interposed on a part of the passivation layer including the inside of the opening. The technology in which the lower bump metal (UBM) is formed is described. In Patent Document 2, solder bumps are formed on the lower bump metal via a barrier cap.

特開２０００−１６４６２３号公報JP 2000-164623 A 特開２００３−７７５５号公報JP 2003-7755 A

半導体チップの小型化（チップシュリンク）に伴い、半導体チップに形成されるパッドの大きさ（厚さ、外形寸法など）も小さくなる傾向にある。このような半導体チップのパッドに導電性部材として例えばワイヤを接続すると、パッドがボンディング荷重に耐え切れずに変形し、このパッドを覆うように形成された絶縁膜（パッシベーション膜）を破壊するおそれがある。   As the semiconductor chip becomes smaller (chip shrink), the size (thickness, outer dimensions, etc.) of the pads formed on the semiconductor chip tends to decrease. If, for example, a wire is connected to a pad of such a semiconductor chip as a conductive member, the pad may be deformed without being able to withstand the bonding load, and the insulating film (passivation film) formed to cover the pad may be destroyed. is there.

そこで、本願発明者は、図１に示すように、パッドＰＡＤ１へのボンディング荷重の伝達を抑制するために、パッドＰＡＤ１上に電極層ＯＰＭを形成し、この電極層ＯＰＭを介してパッドＰＡＤ１にワイヤＷを接続することを検討した。図１は、半導体チップの表層部に形成されたパッドＰＡＤ１近傍の構造（本願発明者の検討構造）を示す図である。図１に示すように、層間絶縁膜ＩＬＮ上にパッドＰＡＤ１が形成されており、このパッドＰＡＤ１の一部を露出する開口部ＯＰが形成された絶縁膜ＰＡＳが、パッドＰＡＤ１を形成した層間絶縁膜ＩＬＮ上に形成されている。そして、開口部ＯＰ内から絶縁膜ＰＡＳの一部にわたって電極層ＯＰＭが形成され、この電極層ＯＰＭにワイヤＷが接続されている。このような図１に示す構造によれば、パッドＰＡＤ１と電気的に接続するワイヤＷを形成する際、パッドＰＡＤ１上に形成されている電極層ＯＰＭが緩衝材となって、パッドＰＡＤ１へのボンディング荷重の伝達を抑制することができる。この結果、パッドの変形を抑制することができる。   Therefore, as shown in FIG. 1, the inventor of the present application forms an electrode layer OPM on the pad PAD1 in order to suppress the transmission of the bonding load to the pad PAD1, and the wire is connected to the pad PAD1 through the electrode layer OPM. We considered connecting W. FIG. 1 is a view showing a structure in the vicinity of a pad PAD1 formed on a surface layer portion of a semiconductor chip (structure examined by the present inventor). As shown in FIG. 1, the pad PAD1 is formed on the interlayer insulating film ILN, and the insulating film PAS in which the opening OP exposing a part of the pad PAD1 is formed as the interlayer insulating film on which the pad PAD1 is formed. It is formed on ILN. An electrode layer OPM is formed from the opening OP to a part of the insulating film PAS, and a wire W is connected to the electrode layer OPM. According to the structure shown in FIG. 1, when the wire W electrically connected to the pad PAD1 is formed, the electrode layer OPM formed on the pad PAD1 serves as a buffer material and is bonded to the pad PAD1. Load transmission can be suppressed. As a result, the deformation of the pad can be suppressed.

しかしながら、この電極層ＯＰＭの形成方法として無電解めっき法を採用した場合、新たに以下に示す課題が発生することが明らかになった。すなわち、無電解めっき法の場合、電解めっき法のようにレジスト膜（マスク）を用いないため、図１に示すように、絶縁膜ＰＡＳ上にも電極層ＯＰＭがはみ出して形成される。そして、絶縁膜ＰＡＳ上に電極層ＯＰＭが形成されていると、電極層ＯＰＭから発生する応力が絶縁膜ＰＡＳに伝わり、絶縁膜ＰＡＳにクラックが形成されることがわかった。   However, when the electroless plating method is adopted as the method for forming the electrode layer OPM, it has become clear that the following problems are newly generated. That is, in the case of the electroless plating method, a resist film (mask) is not used unlike the electroplating method, so that the electrode layer OPM protrudes over the insulating film PAS as shown in FIG. It has been found that when the electrode layer OPM is formed on the insulating film PAS, the stress generated from the electrode layer OPM is transmitted to the insulating film PAS, and a crack is formed in the insulating film PAS.

ここで、この電極層ＯＰＭを電解めっき法で形成すれば、絶縁膜ＰＡＳ上に電極層ＯＰＭが形成されることを抑制できるが、電解めっき法の場合、シード層やレジスト膜（マスク）を形成しなければならず、無電解めっき法に比べて工程数が増加してしまう。   Here, if the electrode layer OPM is formed by an electrolytic plating method, the formation of the electrode layer OPM on the insulating film PAS can be suppressed. However, in the case of the electrolytic plating method, a seed layer or a resist film (mask) is formed. Therefore, the number of processes is increased as compared with the electroless plating method.

また、電極層ＯＰＭの厚さを薄くすれば絶縁膜ＰＡＳ上に電極層ＯＰＭが形成される（はみ出す）ことを抑制できるが、電極層ＯＰＭの厚さが薄すぎると、この電極層ＯＰＭでボンディング荷重を緩和しきれない。   Further, if the thickness of the electrode layer OPM is reduced, the electrode layer OPM can be prevented from being formed (protruded) on the insulating film PAS. However, if the electrode layer OPM is too thin, the electrode layer OPM is bonded to the electrode layer OPM. The load cannot be alleviated.

なお、特許文献１および特許文献２には、上述した絶縁膜のクラックについて記載がなく、本願発明者の検討によれば、特許文献１および特許文献２に記載された技術では、このクラックを抑制することが困難である。   In addition, in patent document 1 and patent document 2, there is no description about the crack of the insulating film mentioned above, and according to examination of this inventor, in the technique described in patent document 1 and patent document 2, this crack is suppressed. Difficult to do.

そこで、本発明の目的は、絶縁膜に発生するクラックを抑制できる技術を提供することにある。   Therefore, an object of the present invention is to provide a technique capable of suppressing cracks generated in an insulating film.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

代表的な実施の形態における半導体装置は、（ａ）表面、前記表面に形成されたパッド、前記パッドの一部を露出するように前記表面上に形成された絶縁膜、および、平面視において、前記パッドと重なるように形成され、かつ、前記パッドの前記一部と接触する電極層を有する半導体チップと、（ｂ）前記電極層と電気的に接続される導電性部材とを含む。このとき、前記電極層の周縁部は、平面視において、前記パッドの周縁部よりも内側に位置しており、前記絶縁膜の厚さは、前記パッドの厚さよりも大きい。さらに、前記絶縁膜は、前記パッドの前記一部を露出する開口部を有しており、前記絶縁膜の厚さは、平面視における前記絶縁膜の前記開口部の端部から前記電極層の周縁部までの距離よりも大きいことを特徴とするものである。   In a semiconductor device according to a representative embodiment, (a) a surface, a pad formed on the surface, an insulating film formed on the surface so as to expose a part of the pad, and a plan view, A semiconductor chip formed to overlap with the pad and having an electrode layer in contact with the part of the pad; and (b) a conductive member electrically connected to the electrode layer. At this time, the peripheral portion of the electrode layer is located inside the peripheral portion of the pad in plan view, and the thickness of the insulating film is larger than the thickness of the pad. Furthermore, the insulating film has an opening that exposes the part of the pad, and the thickness of the insulating film is from the end of the opening of the insulating film in plan view to the electrode layer. It is characterized by being larger than the distance to the peripheral edge.

また、代表的な実施の形態における半導体装置の製造方法は、以下の工程を含む。（ａ）リードを有する基材を準備する工程、（ｂ）前記（ａ）工程の後、表面、前記表面に形成されたパッド、前記パッドの一部を露出するように前記表面上に形成された絶縁膜、平面視において前記パッドと重なるように形成され、かつ、前記パッドの前記一部と接触する電極層、および、前記表面とは反対側の裏面を有する半導体チップを、前記裏面が前記基材と対向するように、前記基材に搭載する工程。また、（ｃ）前記（ｂ）工程の後、導電性部材を介して前記電極層と前記リードとを電気的に接続する工程を含む。ここで、前記電極層の周縁部は、平面視において、前記パッドの周縁部よりも内側に位置しており、前記絶縁膜の厚さは、前記パッドの厚さよりも大きい。さらに、前記絶縁膜は、前記パッドの前記一部を露出する開口部を有しており、前記絶縁層の厚さは、平面視における前記絶縁膜の前記開口部の端部から前記電極層の周縁部までの距離よりも大きい。   In addition, a method for manufacturing a semiconductor device in a representative embodiment includes the following steps. (A) a step of preparing a substrate having a lead; (b) after the step (a), the surface, a pad formed on the surface, and a part of the pad are formed on the surface so as to expose the surface. An insulating layer, an electrode layer formed so as to overlap the pad in plan view, and a semiconductor chip having a back surface opposite to the surface, the electrode layer being in contact with the part of the pad; The step of mounting on the base material so as to face the base material. Moreover, (c) After the said (b) process, the process of electrically connecting the said electrode layer and the said lead via a conductive member is included. Here, the peripheral portion of the electrode layer is located inside the peripheral portion of the pad in plan view, and the thickness of the insulating film is larger than the thickness of the pad. Furthermore, the insulating film has an opening that exposes the part of the pad, and the thickness of the insulating layer is from the end of the opening of the insulating film in a plan view. It is larger than the distance to the periphery.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

絶縁膜に発生するクラックを抑制できる。   Cracks generated in the insulating film can be suppressed.

半導体チップの表層部に形成された従来のパッド近傍の構造を示す図である。It is a figure which shows the structure of the conventional pad vicinity formed in the surface layer part of the semiconductor chip. 実施の形態における半導体装置を上面から見た平面図である。It is the top view which looked at the semiconductor device in an embodiment from the upper surface. 半導体装置を上面から見た図であり、樹脂を透視して示す図である。It is the figure which looked at the semiconductor device from the upper surface, and is a figure which sees through resin. 実施の形態における半導体装置を裏面から見た図である。It is the figure which looked at the semiconductor device in an embodiment from the back. 図２のＡ−Ａ線で切断した断面図である。It is sectional drawing cut | disconnected by the AA line of FIG. 従来の半導体チップにおいて、パッド領域の断面に対応した図である。In the conventional semiconductor chip, it is a figure corresponding to the cross section of a pad area | region. 実施の形態の半導体チップにおいて、図３のパッド領域を拡大して示す図である。FIG. 4 is an enlarged view showing a pad region of FIG. 3 in the semiconductor chip of the embodiment. 図７のＡ−Ａ線で切断した断面図である。It is sectional drawing cut | disconnected by the AA line of FIG. 従来のパッド構造におけるシミュレーション結果を示す図である。It is a figure which shows the simulation result in the conventional pad structure. 実施の形態のパッド構造におけるシミュレーション結果を示す図である。It is a figure which shows the simulation result in the pad structure of embodiment. 変形例におけるパッド構造を示す断面図である。It is sectional drawing which shows the pad structure in a modification. 実施の形態における半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device in embodiment. 図１２に続く半導体装置の製造工程を示す断面図である。FIG. 13 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 12; 図１３に続く半導体装置の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 13; 図１４に続く半導体装置の製造工程を示す断面図である。FIG. 15 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 14; 図１５に続く半導体装置の製造工程を示す断面図である。FIG. 16 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 15; 図１６に続く半導体装置の製造工程を示す断面図である。FIG. 17 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 16; 図１７に続く半導体装置の製造工程を示す断面図である。FIG. 18 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 17; 図１８に続く半導体装置の製造工程を示す断面図である。FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 18; 図１９に続く半導体装置の製造工程を示す断面図である。FIG. 20 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 19; 図２０に続く半導体装置の製造工程を示す断面図である。FIG. 21 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 20; 図２１に続く半導体装置の製造工程を示す断面図である。FIG. 22 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 21; 図２２に続く半導体装置の製造工程を示す断面図である。FIG. 23 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 22; 図２３に続く半導体装置の製造工程を示す断面図である。FIG. 24 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 23; 図２４に続く半導体装置の製造工程を示す断面図である。FIG. 25 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 24; 図２５に続く半導体装置の製造工程を示す断面図である。FIG. 26 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 25; ワイヤボンディング工程を示す図である。It is a figure which shows a wire bonding process. 図２７に続くワイヤボンディング工程を示す図である。It is a figure which shows the wire bonding process following FIG. 図２８に続くワイヤボンディング工程を示す図である。FIG. 29 is a diagram showing a wire bonding step following FIG. 28. 図２９に続くワイヤボンディング工程を示す図である。FIG. 30 is a diagram showing a wire bonding step following FIG. 29. 図３０に続くワイヤボンディング工程を示す図である。It is a figure which shows the wire bonding process following FIG. 図３１に続くワイヤボンディング工程を示す図である。FIG. 32 is a diagram showing a wire bonding process following FIG. 31. 変形例における半導体装置の断面図である。It is sectional drawing of the semiconductor device in a modification.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。   Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Similarly, in the following embodiments, when referring to the shape, positional relationship, etc., of components, etc., unless otherwise specified, and in principle, it is considered that this is not clearly the case, it is substantially the same. Including those that are approximate or similar to the shape. The same applies to the above numerical values and ranges.

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。   In all the drawings for explaining the embodiments, the same members are denoted by the same reference symbols in principle, and the repeated explanation thereof is omitted. In order to make the drawings easy to understand, even a plan view may be hatched.

（実施の形態）
＜半導体装置の構成＞
半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせもっている。このような機能を有するパッケージには様々な種類が存在する。以下に、パッケージの構成例について説明する。 (Embodiment)
<Configuration of semiconductor device>
The semiconductor device is formed of a semiconductor element such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor) and a semiconductor chip in which a multilayer wiring is formed, and a package formed so as to cover the semiconductor chip. The package includes (1) a function of electrically connecting a semiconductor element formed on the semiconductor chip and an external circuit, and (2) protection of the semiconductor chip from an external environment such as humidity and temperature, and vibration and shock. It has a function of preventing damage caused by the semiconductor device and deterioration of the characteristics of the semiconductor chip. In addition, the package has (3) the function of facilitating the handling of the semiconductor chip, and (4) the function of radiating heat generated during the operation of the semiconductor chip and maximizing the function of the semiconductor element. Yes. There are various types of packages having such functions. Below, the structural example of a package is demonstrated.

まず、本実施の形態における半導体装置の構成について図面を参照しながら説明する。図２は、本実施の形態における半導体装置ＳＡを上面から見た平面図である。図２に示すように、本実施の形態における半導体装置ＳＡは矩形形状をしており、半導体装置ＳＡの上面は樹脂（封止体）ＭＲで覆われている。   First, the structure of the semiconductor device in this embodiment will be described with reference to the drawings. FIG. 2 is a plan view of the semiconductor device SA in the present embodiment as viewed from above. As shown in FIG. 2, the semiconductor device SA in the present embodiment has a rectangular shape, and the upper surface of the semiconductor device SA is covered with a resin (sealing body) MR.

続いて、図３は、半導体装置ＳＡを上面から見た図であり、樹脂ＭＲを透視して示す図である。図３に示すように、半導体装置ＳＡの樹脂ＭＲを透視した内部には、矩形形状の配線基板ＷＢが存在しており、この配線基板ＷＢ上に半導体チップＣＨＰが配置されている。この半導体チップＣＨＰも矩形形状をしている。半導体チップＣＨＰの大きさは、配線基板ＷＢの大きさよりも小さくなっており、半導体チップＣＨＰは平面的に配線基板ＷＢに内包されるように配置されている。特に、半導体チップＣＨＰの四辺がそれぞれ配線基板ＷＢの四辺と互いに並行するように配置されている。   Next, FIG. 3 is a view of the semiconductor device SA as viewed from above, and is a view seen through the resin MR. As shown in FIG. 3, a rectangular wiring board WB exists inside the semiconductor device SA as seen through the resin MR, and a semiconductor chip CHP is disposed on the wiring board WB. This semiconductor chip CHP is also rectangular. The size of the semiconductor chip CHP is smaller than the size of the wiring board WB, and the semiconductor chip CHP is disposed so as to be included in the wiring board WB in a plane. In particular, the four sides of the semiconductor chip CHP are arranged so as to be parallel to the four sides of the wiring board WB.

上述した半導体チップＣＨＰには集積回路が形成されている。具体的に、半導体チップＣＨＰを構成する半導体基板には、複数のＭＩＳＦＥＴなどの半導体素子が形成されている。そして、半導体基板の上層には層間絶縁膜を介して多層配線が形成されており、これらの多層配線が半導体基板に形成されている複数のＭＩＳＦＥＴと電気的に接続されて集積回路が構成されている。つまり、半導体チップＣＨＰは、複数のＭＩＳＦＥＴが形成されている半導体基板と、この半導体基板の上方に形成された多層配線を有している。このように半導体チップＣＨＰには、複数のＭＩＳＦＥＴと多層配線によって集積回路が形成されているが、この集積回路と外部回路とのインタフェースをとるために、半導体チップＣＨＰにはパッド構造ＰＡＤが形成されている。このパッド構造ＰＡＤは、多層配線の最上層に形成されている最上層配線の一部を露出することにより形成されている。   An integrated circuit is formed on the above-described semiconductor chip CHP. Specifically, a plurality of semiconductor elements such as MISFETs are formed on the semiconductor substrate constituting the semiconductor chip CHP. A multilayer wiring is formed on the upper layer of the semiconductor substrate via an interlayer insulating film, and these multilayer wirings are electrically connected to a plurality of MISFETs formed on the semiconductor substrate to constitute an integrated circuit. Yes. That is, the semiconductor chip CHP has a semiconductor substrate on which a plurality of MISFETs are formed, and a multilayer wiring formed above the semiconductor substrate. As described above, an integrated circuit is formed on the semiconductor chip CHP by a plurality of MISFETs and multilayer wiring. In order to provide an interface between the integrated circuit and an external circuit, a pad structure PAD is formed on the semiconductor chip CHP. ing. The pad structure PAD is formed by exposing a part of the uppermost layer wiring formed in the uppermost layer of the multilayer wiring.

図３に示すように、半導体チップＣＨＰの主面（表面、上面）には、複数のパッド構造ＰＡＤが形成されている。具体的に、矩形形状をした半導体チップＣＨＰの四辺のそれぞれに沿うように複数のパッド構造ＰＡＤが形成されている。そして、半導体チップＣＨＰに形成されている複数のパッド構造ＰＡＤと相対するように配線基板ＷＢの四辺のそれぞれに沿って複数のリード（ボンディングリード、電極）ＬＤ１が形成されている。そして、半導体チップＣＨＰに形成されているパッド構造ＰＡＤは、配線基板ＷＢに形成されているリードＬＤ１と、導電性部材を介して電気的に接続されている。なお、本実施の形態における導電性部材は、例えば、金（Ａｕ）からなるワイヤＷである。   As shown in FIG. 3, a plurality of pad structures PAD are formed on the main surface (surface, upper surface) of the semiconductor chip CHP. Specifically, a plurality of pad structures PAD are formed along each of the four sides of the rectangular semiconductor chip CHP. A plurality of leads (bonding leads, electrodes) LD1 are formed along the four sides of the wiring board WB so as to face the plurality of pad structures PAD formed in the semiconductor chip CHP. The pad structure PAD formed on the semiconductor chip CHP is electrically connected to the leads LD1 formed on the wiring board WB via a conductive member. Note that the conductive member in the present embodiment is, for example, a wire W made of gold (Au).

次に、図４は、本実施の形態における半導体装置ＳＡを裏面から見た図である。図４に示すように、半導体装置ＳＡの裏面には、複数の半田ボールＳＢがアレイ状（行列状）に配置されている。この半田ボールＳＢは半導体装置ＳＡの外部接続端子として機能するものである。   Next, FIG. 4 is a view of the semiconductor device SA in the present embodiment as viewed from the back surface. As shown in FIG. 4, a plurality of solder balls SB are arranged in an array (in a matrix) on the back surface of the semiconductor device SA. The solder ball SB functions as an external connection terminal of the semiconductor device SA.

図５は、図２のＡ−Ａ線で切断した断面図である。図５において、配線基板ＷＢの上面にはリードＬＤ１が形成されている一方、配線基板ＷＢの下面にはリード（バンプランド、電極）ＬＤ２が形成されている。配線基板ＷＢの内部には多層配線およびビアが形成されており、配線基板ＷＢの上面に形成されているリードＬＤ１と、配線基板ＷＢの下面に形成されているリードＬＤ２とは、配線基板ＷＢの内部に形成されている多層配線と、ビアの内部に形成されたビア配線とによって電気的に接続されている。配線基板ＷＢの下面に形成されているリードＬＤ２はアレイ状に配置されており、このリードＬＤ２上に半田ボールＳＢが搭載される。これにより、配線基板ＷＢの裏面（下面）には、リードＬＤ２と接続された半田ボールＳＢがアレイ状に配置される。   FIG. 5 is a cross-sectional view taken along line AA in FIG. In FIG. 5, leads LD1 are formed on the upper surface of the wiring board WB, while leads (bump lands, electrodes) LD2 are formed on the lower surface of the wiring board WB. A multilayer wiring and a via are formed inside the wiring substrate WB. The lead LD1 formed on the upper surface of the wiring substrate WB and the lead LD2 formed on the lower surface of the wiring substrate WB are the same as those of the wiring substrate WB. The multi-layer wiring formed inside and the via wiring formed inside the via are electrically connected. The leads LD2 formed on the lower surface of the wiring board WB are arranged in an array, and the solder balls SB are mounted on the leads LD2. Thus, the solder balls SB connected to the leads LD2 are arranged in an array on the back surface (lower surface) of the wiring board WB.

配線基板ＷＢの上面（表面、主面）には、半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰは、配線基板ＷＢと絶縁性の接着材ＡＤで接着されている。そして、半導体チップＣＨＰの主面に形成されているパッド構造ＰＡＤと、配線基板ＷＢの上面に形成されているリードＬＤ１とはワイヤＷで接続されている。さらに、配線基板ＷＢの上面には半導体チップＣＨＰおよびワイヤＷを覆うように樹脂（封止体）ＭＲが形成されている。   A semiconductor chip CHP is mounted on the upper surface (front surface, main surface) of the wiring board WB, and the semiconductor chip CHP is bonded to the wiring board WB with an insulating adhesive AD. The pad structure PAD formed on the main surface of the semiconductor chip CHP and the lead LD1 formed on the upper surface of the wiring board WB are connected by a wire W. Further, a resin (sealing body) MR is formed on the upper surface of the wiring board WB so as to cover the semiconductor chip CHP and the wires W.

このように構成されている半導体装置ＳＡによれば、半導体チップＣＨＰに形成されているパッド構造ＰＡＤがワイヤＷを介して配線基板ＷＢに形成されたリードＬＤ１に接続され、このリードＬＤ１は、配線基板ＷＢの内部に形成されている配線およびビア配線によって、配線基板ＷＢの裏面に形成されているリードＬＤ２と電気的に接続される。したがって、半導体チップＣＨＰに形成されている集積回路は、パッド構造ＰＡＤ→ワイヤＷ→リードＬＤ１→リードＬＤ２→半田ボールＳＢの経路で最終的に半田ボールＳＢと接続されていることがわかる。このことから、半導体装置ＳＡに形成されている半田ボールＳＢへ外部回路を電気的に接続することにより、半導体チップＣＨＰに形成されている集積回路と外部回路とを接続することができることがわかる。   According to the semiconductor device SA configured as described above, the pad structure PAD formed on the semiconductor chip CHP is connected to the lead LD1 formed on the wiring substrate WB via the wire W, and the lead LD1 is connected to the wiring LD. The wirings and via wirings formed inside the substrate WB are electrically connected to the leads LD2 formed on the back surface of the wiring substrate WB. Therefore, it can be seen that the integrated circuit formed on the semiconductor chip CHP is finally connected to the solder ball SB through a path of pad structure PAD → wire W → lead LD 1 → lead LD 2 → solder ball SB. From this, it can be seen that the external circuit can be connected to the integrated circuit formed on the semiconductor chip CHP by electrically connecting the external circuit to the solder ball SB formed on the semiconductor device SA.

上述した半導体装置ＳＡは、パッケージ形態がＢＧＡ（Ball Grid Array）型である半導体装置であるが、本発明における半導体装置ＳＡのパッケージ形態はこれに限らない。例えば、半導体チップＣＨＰを搭載する基材として配線基板ＷＢではなくリードフレームを使用するパッケージ形態にも適用することができる。   The semiconductor device SA described above is a semiconductor device whose package form is a BGA (Ball Grid Array) type, but the package form of the semiconductor device SA in the present invention is not limited to this. For example, the present invention can be applied to a package form in which a lead frame is used instead of the wiring board WB as a base material on which the semiconductor chip CHP is mounted.

このため、半導体チップＣＨＰを搭載する部材を広い概念として基材と呼び、この基材には、配線基板ＷＢやリードフレームが包含される。また、半導体チップＣＨＰが搭載される基材の部分をチップ搭載部と呼び、このチップ搭載部の概念には、ダイパッドが含まれる。さらに、半導体チップＣＨＰと接続する基材の電極をリードと呼ぶ。また、本発明では、半導体チップＣＨＰのパッド構造ＰＡＤと基材のリードとを接続するために、ワイヤＷを使用する形態を含んでおり、ワイヤを含む広い概念を導電性部材と呼ぶ。   For this reason, the member on which the semiconductor chip CHP is mounted is called a base material as a broad concept, and the base material includes the wiring board WB and the lead frame. Further, the portion of the base material on which the semiconductor chip CHP is mounted is called a chip mounting portion, and the concept of this chip mounting portion includes a die pad. Furthermore, the base electrode connected to the semiconductor chip CHP is called a lead. Further, the present invention includes a form in which the wire W is used to connect the pad structure PAD of the semiconductor chip CHP and the lead of the base material, and a wide concept including the wire is referred to as a conductive member.

＜従来の半導体チップにおけるパッドの構造＞
次に、従来の半導体チップＣＨＰにおけるパッドＰＡＤ近傍の構造について説明する。図６は、図３の領域ＡＲの断面に対応した図である。図６に示すように、従来の半導体チップにおいては、層間絶縁膜ＩＬＮ上にパッドＰＡＤ１およびパッドＰＡＤ２が隣り合うように配置されており、このパッドＰＡＤ１およびパッドＰＡＤ２を覆う層間絶縁膜ＩＬＮ上に絶縁膜（表面保護膜、パッシベーション膜）ＰＡＳが形成されている。そして、この絶縁膜ＰＡＳの一部が除去されてパッドＰＡＤ１の一部を開口する開口部ＯＰ１が形成されるとともに、絶縁膜ＰＡＳの一部が除去されてパッドＰＡＤ２の一部を開口する開口部ＯＰ２が形成されている。そして、この開口部ＯＰ１内（言い換えると、パッドＰＡＤ１の露出部）から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出すように電極層（金属膜、めっき膜、）ＯＰＭ１が形成されており、この電極層ＯＰＭ１にワイヤ（図示せず）が接続される。同様に、開口部ＯＰ２内から絶縁膜ＰＡＳの端部上にはみ出すように電極層ＯＰＭ２が形成されており、この電極層ＯＰＭ２にワイヤ（図示せず）が接続される。なお、層間絶縁膜ＩＬＮの下層には、多層配線が形成され、この多層配線の下層にある半導体基板にＭＩＳＦＥＴなどの半導体素子が形成されているが、図６での図示は省略している。 <Pad structure in a conventional semiconductor chip>
Next, the structure near the pad PAD in the conventional semiconductor chip CHP will be described. FIG. 6 is a diagram corresponding to the cross section of the area AR in FIG. 3. As shown in FIG. 6, in the conventional semiconductor chip, the pad PAD1 and the pad PAD2 are arranged adjacent to each other on the interlayer insulating film ILN, and the insulating is formed on the interlayer insulating film ILN covering the pad PAD1 and the pad PAD2. A film (surface protective film, passivation film) PAS is formed. Then, a part of the insulating film PAS is removed to form an opening OP1 that opens a part of the pad PAD1, and an part of the insulating film PAS is removed to open a part of the pad PAD2. OP2 is formed. Then, an electrode layer (metal film, plating film) OPM1 is formed so as to protrude from the inside of the opening OP1 (in other words, the exposed portion of the pad PAD1) onto the end of the insulating film PAS (around the opening OP1). A wire (not shown) is connected to the electrode layer OPM1. Similarly, an electrode layer OPM2 is formed so as to protrude from the opening OP2 onto the end of the insulating film PAS, and a wire (not shown) is connected to the electrode layer OPM2. A multilayer wiring is formed below the interlayer insulating film ILN, and a semiconductor element such as MISFET is formed on the semiconductor substrate below the multilayer wiring, but the illustration in FIG. 6 is omitted.

ここで、従来技術の半導体チップＣＨＰでは、パッドＰＡＤ１の厚さをＡとし、パッドＰＡＤ１上の絶縁膜ＰＡＳの厚さ、言い換えれば、パッドＰＡＤ１の表面から、絶縁膜ＰＡＳ上に形成された電極層ＯＰＭ１までの間隔をＢとすると、Ａ＞Ｂの関係が成立している。さらに、従来技術の半導体チップＣＨＰでは、平面視における絶縁膜ＰＡＳの開口部ＯＰ１の端部から電極層ＯＰＭ１の周縁部までの距離をＣとすると、Ｂ＜Ｃの関係が成立している。このように構成されている従来技術の半導体チップＣＨＰでは、次に示すような問題点が発生することを、本発明者は見出した。   Here, in the conventional semiconductor chip CHP, the thickness of the pad PAD1 is A, and the thickness of the insulating film PAS on the pad PAD1, in other words, the electrode layer formed on the insulating film PAS from the surface of the pad PAD1. When the interval to OPM1 is B, the relationship of A> B is established. Further, in the conventional semiconductor chip CHP, the relationship of B <C is established, where C is the distance from the end of the opening OP1 of the insulating film PAS to the peripheral edge of the electrode layer OPM1 in plan view. The present inventor has found that the following problems occur in the conventional semiconductor chip CHP configured as described above.

＜従来の半導体チップにおける問題点＞
以下に、この従来の半導体チップＣＨＰにおける問題点について説明する。例えば、半導体チップの小型化（チップシュリンク）に伴い、半導体チップＣＨＰに形成されるパッドＰＡＤ１の大きさ（厚さ、外形寸法など）も小さくなる傾向にある。さらには、半導体チップＣＨＰの小型化の要求に応えるため、パッドＰＡＤ１を覆うように形成される絶縁膜ＰＡＳの薄膜化も進められている。このような半導体チップＣＨＰのパッドＰＡＤ１にワイヤを接続すると、パッドＰＡＤ１がボンディング荷重に耐え切れずに変形し、このパッドＰＡＤ１を覆うように形成された絶縁膜ＰＡＳを破壊するおそれがある。つまり、半導体チップＣＨＰの小型化に伴い、パッドＰＡＤ１の厚さや絶縁膜ＰＡＳの厚さが薄膜化されていることから、パッドＰＡＤ１にワイヤを接続する際に生じるボンディング荷重によって、パッドＰＡＤ１が変形し、このパッドＰＡＤ１の変形に伴う歪みによって絶縁膜ＰＡＳが破壊されるポテンシャルが高まっている。 <Problems in conventional semiconductor chips>
Hereinafter, problems in the conventional semiconductor chip CHP will be described. For example, the size (thickness, outer dimensions, etc.) of the pad PAD1 formed on the semiconductor chip CHP tends to become smaller as the semiconductor chip becomes smaller (chip shrink). Furthermore, in order to meet the demand for miniaturization of the semiconductor chip CHP, the insulating film PAS formed so as to cover the pad PAD1 is also being made thinner. When a wire is connected to the pad PAD1 of such a semiconductor chip CHP, the pad PAD1 may be deformed without being able to withstand the bonding load, and the insulating film PAS formed so as to cover the pad PAD1 may be destroyed. In other words, since the thickness of the pad PAD1 and the thickness of the insulating film PAS are reduced with the miniaturization of the semiconductor chip CHP, the pad PAD1 is deformed by a bonding load generated when a wire is connected to the pad PAD1. The potential that the insulating film PAS is destroyed due to the strain accompanying the deformation of the pad PAD1 is increasing.

さらに、パッドＰＡＤ１の下層（平面視においてパッドＰＡＤ１と重なる位置）には、多層配線や層間絶縁膜が形成されており、この多層配線の下層には、ＭＩＳＦＥＴなどの半導体素子が形成されている。このため、ボンディング荷重によるパッドＰＡＤ１の変形は、パッドＰＡＤ１の下層に形成されている多層配線や層間絶縁膜に不所望な応力がかかる原因ともなり、この不所望な応力によって、パッドＰＡＤ１の下層に形成されている多層配線の断線、層間絶縁膜へのクラックの発生、あるいは、半導体基板に形成されているＭＩＳＦＥＴの破壊が顕在化するおそれが高まっている。   Furthermore, a multilayer wiring and an interlayer insulating film are formed under the pad PAD1 (position overlapping the pad PAD1 in plan view), and a semiconductor element such as a MISFET is formed under the multilayer wiring. For this reason, the deformation of the pad PAD1 due to the bonding load may cause undesired stress to be applied to the multilayer wiring and the interlayer insulating film formed in the lower layer of the pad PAD1, and the undesired stress causes the lower layer of the pad PAD1. There is a growing risk of disconnection of the formed multilayer wiring, generation of cracks in the interlayer insulating film, or destruction of the MISFET formed on the semiconductor substrate.

そこで、従来の半導体チップＣＨＰにおいては、パッドＰＡＤ１へのボンディング荷重の伝達を抑制するために、パッドＰＡＤ１上に電極層ＯＰＭ１を形成し、この電極層ＯＰＭ１を介してパッドＰＡＤ１にワイヤＷを接続する構造が提案されている。つまり、この構造は、図６に示すように、パッドＰＡＤ１上に電極層ＯＰＭ１が形成され、この電極層ＯＰＭ１を介して、パッドＰＡＤ１とワイヤ（図示せず）とが接続される構造となっている。これにより、パッドＰＡＤ１と電気的に接続するワイヤ（図示せず）を形成する際、パッドＰＡＤ１上に形成されている電極層ＯＰＭ１が緩衝材となって、パッドＰＡＤ１へのボンディング荷重の伝達を抑制することができる。このため、図６に示す構造によれば、パッドの変形を抑制することができ、この結果、絶縁膜ＰＡＳの破壊、パッドＰＡＤ１の下層に形成されている多層配線の断線、層間絶縁膜へのクラックの発生、あるいは、半導体基板に形成されているＭＩＳＦＥＴの破壊を抑制することができると考えられる。   Therefore, in the conventional semiconductor chip CHP, in order to suppress the transmission of the bonding load to the pad PAD1, the electrode layer OPM1 is formed on the pad PAD1, and the wire W is connected to the pad PAD1 through the electrode layer OPM1. A structure has been proposed. That is, in this structure, as shown in FIG. 6, an electrode layer OPM1 is formed on the pad PAD1, and the pad PAD1 and a wire (not shown) are connected via the electrode layer OPM1. Yes. As a result, when forming a wire (not shown) electrically connected to the pad PAD1, the electrode layer OPM1 formed on the pad PAD1 serves as a buffer material to suppress the transmission of the bonding load to the pad PAD1. can do. Therefore, according to the structure shown in FIG. 6, the deformation of the pad can be suppressed. As a result, the insulating film PAS is broken, the multilayer wiring formed under the pad PAD1 is disconnected, and the interlayer insulating film is removed. It is thought that generation of cracks or destruction of the MISFET formed on the semiconductor substrate can be suppressed.

例えば、電極層ＯＰＭ１を形成する方法としてめっき法が存在するが、めっき法には、電解めっき法と無電解めっき法がある。ここで、電解めっき法を使用して電極層ＯＰＭ１を形成する場合、シード層やレジスト膜（マスク）を形成しなければならず、無電解めっき法に比べて工程数が増加してしまう。工程数が増加するということは、歩留まりの低下を招く要素が増加するとともに、製造コストが上昇してしまうことを意味する。したがって、歩留まり向上および製造コストの低減を充分に達成する観点から、電極層ＯＰＭ１を形成するめっき法として、電解めっき法ではなく、無電解めっき法が使用される。ところが、電極層ＯＰＭ１を形成する方法として、無電解めっき法を使用すると、絶縁膜ＰＡＳにクラックが発生してしまうことを本発明者は見出した。   For example, a plating method exists as a method for forming the electrode layer OPM1, and there are an electrolytic plating method and an electroless plating method as the plating method. Here, when the electrode layer OPM1 is formed using the electrolytic plating method, a seed layer or a resist film (mask) must be formed, and the number of processes is increased as compared with the electroless plating method. An increase in the number of steps means that the number of elements that cause a decrease in yield increases and the manufacturing cost increases. Therefore, from the viewpoint of sufficiently achieving yield improvement and reduction in manufacturing cost, an electroless plating method is used as a plating method for forming the electrode layer OPM1 instead of an electrolytic plating method. However, the present inventors have found that when the electroless plating method is used as a method for forming the electrode layer OPM1, a crack occurs in the insulating film PAS.

＜絶縁膜にクラックが発生する原因の解明＞
そこで、本発明者は、絶縁膜ＰＡＳにクラックが発生する原因について検討した結果、次に示すような結論に至ったので、この結論について説明する。 <Elucidation of the cause of cracks in the insulation film>
Therefore, as a result of examining the cause of the occurrence of cracks in the insulating film PAS, the present inventor has reached the following conclusion, and this conclusion will be described.

まず、電極層ＯＰＭ１を形成する方法として、歩留まり向上および製造コストの低減を充分に達成する観点から、電解めっき法ではなく、無電解めっき法が使用される。電極層ＯＰＭ１の形成に無電解めっき法を使用する場合、電解めっき法のようにレジスト膜（マスク）を使用しないため、図６に示すように、パッドＰＡＤ１上だけでなく、パッドＰＡＤ１を覆う絶縁膜ＰＡＳ上にもはみ出して電極層ＯＰＭ１が形成される。そして、絶縁膜ＰＡＳ上にはみ出して電極層ＯＰＭ１が形成されると、電極層ＯＰＭ１と絶縁膜ＰＡＳとの界面に発生する応力によって絶縁膜ＰＡＳにクラックが発生するもの考えられる。   First, as a method of forming the electrode layer OPM1, an electroless plating method is used instead of an electrolytic plating method from the viewpoint of sufficiently achieving yield improvement and manufacturing cost reduction. When the electroless plating method is used to form the electrode layer OPM1, a resist film (mask) is not used unlike the electrolytic plating method. Therefore, as shown in FIG. 6, the insulating layer covers not only the pad PAD1 but also the pad PAD1. The electrode layer OPM1 protrudes over the film PAS. Then, when the electrode layer OPM1 is formed so as to protrude from the insulating film PAS, it is considered that a crack occurs in the insulating film PAS due to the stress generated at the interface between the electrode layer OPM1 and the insulating film PAS.

特に、電極層ＯＰＭ１を形成する際の無電解めっき法では、めっき膜の形成中に８０℃〜１００℃の加熱処理が施されている。したがって、めっき膜の成長は、上述した８０℃〜１００℃の加熱下で行なわれることになる。このことから、形成されるめっき膜の温度は８０℃〜１００℃程度になっている。このように電極層ＯＰＭ１の形成過程において、電極層ＯＰＭ１に熱負荷が加わって電極層ＯＰＭ１が膨張することにより、異種接合面である電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。さらには、電極層ＯＰＭ１を形成した後、電極層ＯＰＭ１が常温（室温）に戻る際にも、電極層ＯＰＭ１に収縮作用が働いて、電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。   In particular, in the electroless plating method for forming the electrode layer OPM1, heat treatment at 80 ° C. to 100 ° C. is performed during the formation of the plating film. Therefore, the plating film is grown under the above-described heating at 80 to 100 ° C. From this, the temperature of the plating film to be formed is about 80 ° C to 100 ° C. In this way, in the process of forming the electrode layer OPM1, when a thermal load is applied to the electrode layer OPM1 and the electrode layer OPM1 expands, stress acts on the interface between the electrode layer OPM1 that is a heterogeneous bonding surface and the insulating film PAS. Conceivable. Furthermore, after the electrode layer OPM1 is formed, when the electrode layer OPM1 returns to room temperature (room temperature), the electrode layer OPM1 contracts and stress acts on the interface between the electrode layer OPM1 and the insulating film PAS. it is conceivable that.

ただし、本発明者がさらにクラックの発生原因を検討したところ、絶縁膜ＰＡＳ上にはみ出して電極層ＯＰＭ１が形成されていることだけが原因ではなく、絶縁膜ＰＡＳ上にはみ出して電極層ＯＰＭ１が形成されている領域に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域に働く応力との向きが逆方向になる場合に、特に、絶縁膜ＰＡＳにクラックが発生することを見出した。つまり、例えば、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に圧縮応力が働き、かつ、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に引張応力が働く場合、絶縁膜ＰＡＳにクラックが発生しやすいことを本発明者が初めて見出した。   However, the inventor further examined the cause of the occurrence of cracks, not only because the electrode layer OPM1 protrudes over the insulating film PAS but also the electrode layer OPM1 protrudes over the insulating film PAS. It has been found that a crack is generated in the insulating film PAS particularly when the direction of the stress acting on the applied region is opposite to the direction of the stress acting on the region where the electrode layer OPM1 is not formed on the insulating film PAS. It was. That is, for example, a compressive stress acts on a region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS, and a tensile force is applied to a region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS. The inventors have found for the first time that cracks are likely to occur in the insulating film PAS when stress is applied.

さらに、本発明者は、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが同じ向きになるのか、あるいは、逆向きになるのかは、絶縁膜ＰＡＳ上に形成されている電極層ＯＰＭ１のはみ出し量（絶縁膜ＰＡＳ上にはみ出ている量）と相関があるという知見を獲得した。すなわち、本発明者は、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とは、絶縁膜ＰＡＳ上にはみ出ている電極層ＯＰＭ１の幅に依存して、同じ向きになったり、逆方向になったりすることを見出したのである。   Further, the present inventor works on the stress (area) where the electrode layer OPM1 protrudes from the insulating film PAS and the area (interface) where the electrode layer OPM1 is not formed on the insulating film PAS. The finding that whether the stress is in the same direction or in the opposite direction has a correlation with the amount of protrusion of the electrode layer OPM1 formed on the insulating film PAS (the amount of protrusion on the insulating film PAS). Won. That is, the inventor works on a region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and a region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS. The stress was found to be in the same direction or in the opposite direction depending on the width of the electrode layer OPM1 protruding on the insulating film PAS.

そこで、本発明者は、上述した知見に基づき、絶縁膜ＰＡＳにクラックが発生することを抑制できる工夫を施している。以下に、この工夫を施した本実施の形態におけるパッド構造について説明する。   Therefore, the present inventor has devised a technique capable of suppressing the occurrence of cracks in the insulating film PAS based on the above-described knowledge. Below, the pad structure in this Embodiment which gave this device is demonstrated.

＜本実施の形態におけるパッド構造＞
図７は、図３の領域ＡＲを拡大して示す図である。図７に示すように、層間絶縁膜ＩＬＮ上にパッド（ボンディングパッド、パッド電極）ＰＡＤ１とパッドＰＡＤ２が互いに隣り合うように配置されている。パッドＰＡＤ１上には、開口部ＯＰ１が形成されており、この開口部ＯＰ１内から外側にはみ出すように電極層ＯＰＭ１が形成されている。この電極層ＯＰＭ１は、例えば、ニッケル膜ＮＩとパラジウム膜ＰＤから形成されている。同様に、パッドＰＡＤ２上には、開口部ＯＰ２が形成されており、この開口部ＯＰ２内から外側にはみ出すように電極層ＯＰＭ２が形成されている。この電極層ＯＰＭ２は、例えば、ニッケル膜ＮＩとパラジウム膜ＰＤから形成されている。 <Pad structure in the present embodiment>
FIG. 7 is an enlarged view of the area AR in FIG. As shown in FIG. 7, a pad (bonding pad, pad electrode) PAD1 and a pad PAD2 are arranged adjacent to each other on the interlayer insulating film ILN. An opening OP1 is formed on the pad PAD1, and an electrode layer OPM1 is formed so as to protrude from the opening OP1 to the outside. The electrode layer OPM1 is formed of, for example, a nickel film NI and a palladium film PD. Similarly, an opening OP2 is formed on the pad PAD2, and an electrode layer OPM2 is formed so as to protrude outward from the opening OP2. The electrode layer OPM2 is formed of, for example, a nickel film NI and a palladium film PD.

図８は、図７のＡ−Ａ線で切断した断面図である。図８に示すように、本実施の形態における半導体チップでは、層間絶縁膜ＩＬＮ上にパッドＰＡＤ１およびパッドＰＡＤ２が隣り合うように配置されており、このパッドＰＡＤ１およびパッドＰＡＤ２を覆う層間絶縁膜ＩＬＮ上に絶縁膜（表面保護膜、パッシベーション膜）ＰＡＳが形成されている。そして、この絶縁膜ＰＡＳの一部が除去されてパッドＰＡＤ１の一部を開口する開口部ＯＰ１が形成されるとともに、絶縁膜ＰＡＳの一部が除去されてパッドＰＡＤ２の一部を開口する開口部ＯＰ２が形成されている。そして、この開口部ＯＰ１内（言い換えると、パッドＰＡＤ１の露出部）から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出すように電極層（金属膜、めっき膜）ＯＰＭ１が形成されており、この電極層ＯＰＭ１にワイヤ（図示せず）が接続される。同様に、開口部ＯＰ２内から絶縁膜ＰＡＳの端部上にはみ出すように電極層ＯＰＭ２が形成されており、この電極層ＯＰＭ２にワイヤ（図示せず）が接続される。なお、層間絶縁膜ＩＬＮの下層には、多層配線が形成され、この多層配線の下層にある半導体基板にＭＩＳＦＥＴなどの半導体素子が形成されているが、図８での図示は省略している。   8 is a cross-sectional view taken along line AA in FIG. As shown in FIG. 8, in the semiconductor chip in the present embodiment, pad PAD1 and pad PAD2 are arranged adjacent to each other on interlayer insulating film ILN, and on interlayer insulating film ILN covering pad PAD1 and pad PAD2. In addition, an insulating film (surface protective film, passivation film) PAS is formed. Then, a part of the insulating film PAS is removed to form an opening OP1 that opens a part of the pad PAD1, and an part of the insulating film PAS is removed to open a part of the pad PAD2. OP2 is formed. Then, an electrode layer (metal film, plating film) OPM1 is formed so as to protrude from the opening OP1 (in other words, the exposed portion of the pad PAD1) onto the end of the insulating film PAS (around the opening OP1). A wire (not shown) is connected to the electrode layer OPM1. Similarly, an electrode layer OPM2 is formed so as to protrude from the opening OP2 onto the end of the insulating film PAS, and a wire (not shown) is connected to the electrode layer OPM2. A multilayer wiring is formed below the interlayer insulating film ILN, and a semiconductor element such as a MISFET is formed on the semiconductor substrate below the multilayer wiring, but the illustration in FIG. 8 is omitted.

本実施の形態では、無電解めっき法を使用して電極層ＯＰＭ１および電極層ＯＰＭ２を形成している。したがって、無電解めっき法を使用したことが本実施の形態におけるパッド構造に現れるのでこの点について説明する。例えば、電解めっき法を使用して電極層ＯＰＭ１を形成する場合を考える。この場合、パッドＰＡＤ１上にシート層が形成され、このシード層上に電極層ＯＰＭ１が形成される構造となる。つまり、電解めっき法で電極層ＯＰＭ１を形成する場合、パッドＰＡＤ１と電極層ＯＰＭ１は直接接触するのではなく、電極層ＯＰＭ１は、シード層を介してパッドＰＡＤ１と接続されることになる。さらに、電解めっき法では、レジスト膜（マスク）を使用して電極層ＯＰＭ１を形成しているので、開口部ＯＰ１内（言い換えると、パッドＰＡＤ１の露出部）から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出すように電極層（金属膜、めっき膜）ＯＰＭ１が形成されることはない。   In this embodiment, the electrode layer OPM1 and the electrode layer OPM2 are formed using an electroless plating method. Therefore, since the use of the electroless plating method appears in the pad structure in the present embodiment, this point will be described. For example, consider a case where the electrode layer OPM1 is formed using an electrolytic plating method. In this case, a sheet layer is formed on the pad PAD1, and the electrode layer OPM1 is formed on the seed layer. That is, when the electrode layer OPM1 is formed by an electrolytic plating method, the pad PAD1 and the electrode layer OPM1 are not in direct contact, but the electrode layer OPM1 is connected to the pad PAD1 through the seed layer. Furthermore, in the electroplating method, since the electrode layer OPM1 is formed using a resist film (mask), the end portion (opening portion) of the insulating film PAS from the opening portion OP1 (in other words, the exposed portion of the pad PAD1). The electrode layer (metal film, plating film) OPM1 is not formed so as to protrude on the periphery of OP1.

これに対し、無電解めっき法で電極層ＯＰＭ１を形成する場合、電解めっき法のようにめっき膜を成長させる際の電極として機能するシード層を設ける必要がないので、パッドＰＡＤ１上に直接接触するように電極層ＯＰＭ１が形成される。すなわち、無電解めっき膜を使用して電極層ＯＰＭ１を形成する場合、パッドＰＡＤ１と電極層ＯＰＭ１は直接接触する構成となるのである。そして、無電解めっき法では、レジスト膜（マスク）を使用しないため、開口部ＯＰ１から露出するパッドＰＡＤ１上だけでなく、開口部ＯＰ１が形成された絶縁膜ＰＡＳ上にも電極層ＯＰＭ１がはみ出して形成される。この結果、無電解めっき法で電極層ＯＰＭ１を形成する場合、開口部ＯＰ１内（言い換えると、パッドＰＡＤ１の露出部）から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出すように電極層（金属膜、めっき膜）ＯＰＭ１が形成される。つまり、無電解めっき法を使用した痕跡として、開口部ＯＰ１から露出するパッドＰＡＤ１の表面と電極層ＯＰＭ１が直接接触する構成と、開口部ＯＰ１内（言い換えると、パッドＰＡＤ１の露出部）から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出すように電極層（金属膜、めっき膜）ＯＰＭ１が形成される構成が実現される。   On the other hand, when the electrode layer OPM1 is formed by the electroless plating method, it is not necessary to provide a seed layer that functions as an electrode for growing a plating film unlike the electrolytic plating method, so that it directly contacts the pad PAD1. Thus, the electrode layer OPM1 is formed. That is, when the electrode layer OPM1 is formed using an electroless plating film, the pad PAD1 and the electrode layer OPM1 are in direct contact with each other. In the electroless plating method, since a resist film (mask) is not used, the electrode layer OPM1 protrudes not only on the pad PAD1 exposed from the opening OP1 but also on the insulating film PAS in which the opening OP1 is formed. It is formed. As a result, when the electrode layer OPM1 is formed by the electroless plating method, the electrode protrudes from the opening OP1 (in other words, the exposed portion of the pad PAD1) onto the end portion of the insulating film PAS (around the opening OP1). A layer (metal film, plating film) OPM1 is formed. That is, as a trace using the electroless plating method, the surface of the pad PAD1 exposed from the opening OP1 and the electrode layer OPM1 are in direct contact, and the insulating film from within the opening OP1 (in other words, the exposed portion of the pad PAD1). A configuration is realized in which the electrode layer (metal film, plating film) OPM1 is formed so as to protrude beyond the end of the PAS (around the opening OP1).

次に、層間絶縁膜ＩＬＮは、例えば、酸化シリコン膜から形成されている。また、パッドＰＡＤ１およびパッドＰＡＤ２は、例えば、窒化チタン膜ＴＩＮ１と、この窒化チタン膜ＴＩＮ１上に形成されたアルミニウム膜ＡＬと、このアルミニウム膜ＡＬ上に形成された窒化チタン膜ＴＩＮ２から構成される。つまり、このアルミニウム膜ＡＬの上下を挟むように、窒化チタン膜ＴＩＮ１および窒化チタン膜ＴＩＮ２が形成されている。このとき、アルミニウム膜ＡＬには、銅やシリコンが含有されている。   Next, the interlayer insulating film ILN is formed of, for example, a silicon oxide film. The pad PAD1 and the pad PAD2 include, for example, a titanium nitride film TIN1, an aluminum film AL formed on the titanium nitride film TIN1, and a titanium nitride film TIN2 formed on the aluminum film AL. That is, the titanium nitride film TIN1 and the titanium nitride film TIN2 are formed so as to sandwich the upper and lower sides of the aluminum film AL. At this time, the aluminum film AL contains copper or silicon.

窒化チタン膜ＴＩＮ１および窒化チタン膜ＴＩＮ２は、アルミニウム膜ＡＬと層間絶縁膜ＩＬＮとの間の接着性やアルミニウム膜ＡＬと絶縁膜ＰＡＳとの接着性を向上させる機能と、アルミニウム膜ＡＬのエレクトロマイグレーション耐性を向上させる機能を有している。すなわち、アルミニウム膜ＡＬの上下を挟むように、窒化チタン膜ＴＩＮ１および窒化チタン膜ＴＩＮ２を形成することにより、パッドＰＡＤ１およびパッドＰＡＤ２の信頼性を向上させることができる。ここで、例えば、窒化チタン膜ＴＩＮ１の膜厚は、５０ｎｍ程度であり、アルミニウム膜ＡＬの膜厚は、２０００ｎｍ程度である。また、窒化チタン膜ＴＩＮ２の膜厚は、２２ｎｍ程度である。   The titanium nitride film TIN1 and the titanium nitride film TIN2 have a function of improving the adhesion between the aluminum film AL and the interlayer insulating film ILN, the adhesion between the aluminum film AL and the insulating film PAS, and the electromigration resistance of the aluminum film AL. It has a function to improve. That is, the reliability of the pad PAD1 and the pad PAD2 can be improved by forming the titanium nitride film TIN1 and the titanium nitride film TIN2 so as to sandwich the upper and lower sides of the aluminum film AL. Here, for example, the thickness of the titanium nitride film TIN1 is about 50 nm, and the thickness of the aluminum film AL is about 2000 nm. The thickness of the titanium nitride film TIN2 is about 22 nm.

次に、絶縁膜ＰＡＳは、例えば、窒化シリコン膜から形成されている。この絶縁膜ＰＡＳは、表面保護膜、あるいは、パッシベーション膜と呼ばれる膜であり、この絶縁膜ＰＡＳは、半導体チップを機械的応力や不純物の侵入から保護する機能を有している。   Next, the insulating film PAS is formed of, for example, a silicon nitride film. The insulating film PAS is a film called a surface protective film or a passivation film, and the insulating film PAS has a function of protecting the semiconductor chip from mechanical stress and intrusion of impurities.

続いて、パッドＰＡＤ１を覆うように形成されている絶縁膜ＰＡＳには、開口部ＯＰ１が設けられており、この開口部ＯＰ１の底部にパッドＰＡＤ１が露出している。このとき、開口部ＯＰ１の底面から露出する窒化チタン膜ＴＩＮ２は除去されており、開口部ＯＰ１の底面では、アルミニウム膜ＡＬが露出していることになる。同様に、パッドＰＡＤ２を覆うように形成されている絶縁膜ＰＡＳには、開口部ＯＰ２が設けられており、この開口部ＯＰ２の底部にパッドＰＡＤ２が露出している。このとき、開口部ＯＰ２の底面から露出する窒化チタン膜ＴＩＮ２は除去されており、開口部ＯＰ２の底面では、アルミニウム膜ＡＬが露出していることになる。   Subsequently, an opening OP1 is provided in the insulating film PAS formed so as to cover the pad PAD1, and the pad PAD1 is exposed at the bottom of the opening OP1. At this time, the titanium nitride film TIN2 exposed from the bottom surface of the opening OP1 is removed, and the aluminum film AL is exposed at the bottom surface of the opening OP1. Similarly, an opening OP2 is provided in the insulating film PAS formed so as to cover the pad PAD2, and the pad PAD2 is exposed at the bottom of the opening OP2. At this time, the titanium nitride film TIN2 exposed from the bottom surface of the opening OP2 is removed, and the aluminum film AL is exposed at the bottom surface of the opening OP2.

そして、開口部ＯＰ１の底面に露出するパッドＰＡＤ１の表面上に電極層ＯＰＭ１が形成されており、この電極層ＯＰＭ１は、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出すよう形成されている。同様に、開口部ＯＰ２の底面に露出するパッドＰＡＤ２の表面上に電極層ＯＰＭ２が形成されており、この電極層ＯＰＭ２は、開口部ＯＰ２内から絶縁膜ＰＡＳの端部（開口部ＯＰ２の周囲）上にはみ出すよう形成されている。   An electrode layer OPM1 is formed on the surface of the pad PAD1 exposed at the bottom surface of the opening OP1, and the electrode layer OPM1 is formed on the end of the insulating film PAS (around the opening OP1) from within the opening OP1. It is formed to protrude. Similarly, an electrode layer OPM2 is formed on the surface of the pad PAD2 exposed at the bottom surface of the opening OP2, and this electrode layer OPM2 extends from the inside of the opening OP2 to the end of the insulating film PAS (around the opening OP2). It is formed to protrude above.

このように構成されている電極層ＯＰＭ１および電極層ＯＰＭ２は、例えば、ニッケル膜ＮＩと、このニッケル膜ＮＩ上に形成されたパラジウム膜ＰＤから構成されている。電極層ＯＰＭ１および電極層ＯＰＭ２としてニッケル膜ＮＩを使用している理由は、ニッケル膜ＮＩがパッドＰＡＤ１やパッドＰＡＤ２を構成するアルミニウム膜ＡＬよりも硬い膜であるからである。すなわち、電極層ＯＰＭ１は、パッドＰＡＤ１と電気的に接続するワイヤ（図示せず）を形成する際、パッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として機能することから、電極層ＯＰＭ１をなるべく硬い膜から構成することにより、充分に緩衝材として機能を発揮させることができるのである。   The electrode layer OPM1 and electrode layer OPM2 configured in this way are composed of, for example, a nickel film NI and a palladium film PD formed on the nickel film NI. The reason why the nickel film NI is used as the electrode layer OPM1 and the electrode layer OPM2 is that the nickel film NI is a harder film than the aluminum film AL constituting the pad PAD1 and the pad PAD2. That is, the electrode layer OPM1 functions as a buffer material that suppresses the transmission of the bonding load to the pad PAD1 when forming a wire (not shown) that is electrically connected to the pad PAD1, and therefore the electrode layer OPM1 is made as much as possible. By comprising a hard film, the function can be sufficiently exerted as a buffer material.

したがって、電極層ＯＰＭ１をパッドＰＡＤ１よりも硬いニッケル膜ＮＩだけから構成することも可能と考えられるが、本実施の形態では、ニッケル膜ＮＩの表面にパラジウム膜ＰＤを形成している。これは、以下に示す理由による。すなわち、電極層ＯＰＭ１にはワイヤが接続されるが、電極層ＯＰＭ１をニッケル膜ＮＩだけから構成すると、電極層ＯＰＭ１とワイヤとの接続信頼性が低下するのである。つまり、ニッケル膜ＮＩ自体はワイヤと良好に接続できるのであるが、ニッケル膜ＮＩの表面に酸化ニッケル膜が形成されると、ワイヤとの接続信頼性が低下する。このため、ニッケル膜ＮＩの表面が酸化されないように保護する観点から、ニッケル膜ＮＩの表面にパラジウム膜ＰＤを形成しているのである。以上のことから、パラジウム膜ＰＤは、ニッケル膜ＮＩの表面における酸化を抑制し、電極層ＯＰＭ１とワイヤとの接続信頼性を向上させる機能を有していることがわかる。   Therefore, it is considered that the electrode layer OPM1 can be composed of only the nickel film NI that is harder than the pad PAD1, but in this embodiment, the palladium film PD is formed on the surface of the nickel film NI. This is due to the following reason. That is, a wire is connected to the electrode layer OPM1, but if the electrode layer OPM1 is composed only of the nickel film NI, the connection reliability between the electrode layer OPM1 and the wire is lowered. That is, the nickel film NI itself can be connected to the wire satisfactorily, but if the nickel oxide film is formed on the surface of the nickel film NI, the connection reliability with the wire is lowered. For this reason, the palladium film PD is formed on the surface of the nickel film NI from the viewpoint of protecting the surface of the nickel film NI from being oxidized. From the above, it can be seen that the palladium film PD has a function of suppressing oxidation on the surface of the nickel film NI and improving the connection reliability between the electrode layer OPM1 and the wire.

続いて、本実施の形態におけるパッド構造について、さらに説明する。まず、図８に示すように、本実施の形態におけるパッド構造では、パッドＰＡＤ１の厚さをＡとし、電極層ＯＰＭ１の厚さをＤとする場合、Ａ＜Ｄの関係が成立している。すなわち、パッドＰＡＤ１の厚さよりも電極層ＯＰＭ１の厚さのほうが大きくなっている。これにより、パッドＰＡＤ１と電気的に接続するワイヤ（図示せず）を形成する際、電極層ＯＰＭ１を、パッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として充分に機能させることができる。言い換えれば、電極層ＯＰＭ１の厚さがパッドＰＡＤ１の厚さよりも薄くなる場合には、電極層ＯＰＭ１におけるボンディング荷重の緩和効果が低くなってしまう。特に、電極層ＯＰＭ１の厚さよりもパッドＰＡＤ１の厚さのほうが厚くなるように、パッドＰＡＤ１の厚さを厚くしても、例えば、パッドＰＡＤ１は、アルミニウム膜ＡＬのような柔らかい金属からなるので、ボンディング荷重に対する変形を効果的に抑制することは困難である。つまり、ボンディング荷重に対する耐性を高める観点からは、パッド構造の膜厚を厚くすることが考えられるが、例えば、アルミニウム膜ＡＬのような柔らかい金属からなるパッドＰＡＤ１自体の厚さを厚くする対策では、ボンディング荷重に対するパッドＰＡＤ１の変形を効果的に抑制することはできないのである。それよりも、パッドＰＡＤ１よりも硬い金属（例えば、ニッケル膜ＮＩ）から構成される電極層ＯＰＭ１の厚さをパッドＰＡＤ１の厚さよりも厚くすることにより、電極層ＯＰＭ１を、パッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として充分に機能させることができるのである。   Next, the pad structure in the present embodiment will be further described. First, as shown in FIG. 8, in the pad structure in the present embodiment, when the thickness of the pad PAD1 is A and the thickness of the electrode layer OPM1 is D, the relationship of A <D is established. That is, the thickness of the electrode layer OPM1 is larger than the thickness of the pad PAD1. Thus, when forming a wire (not shown) electrically connected to the pad PAD1, the electrode layer OPM1 can sufficiently function as a buffer material that suppresses the transmission of the bonding load to the pad PAD1. In other words, when the thickness of the electrode layer OPM1 is smaller than the thickness of the pad PAD1, the effect of relaxing the bonding load in the electrode layer OPM1 is reduced. In particular, even if the thickness of the pad PAD1 is increased so that the thickness of the pad PAD1 is greater than the thickness of the electrode layer OPM1, for example, the pad PAD1 is made of a soft metal such as the aluminum film AL. It is difficult to effectively suppress deformation with respect to the bonding load. That is, from the viewpoint of increasing the resistance to the bonding load, it is conceivable to increase the thickness of the pad structure. For example, in the measure to increase the thickness of the pad PAD1 itself made of a soft metal such as the aluminum film AL, The deformation of the pad PAD1 with respect to the bonding load cannot be effectively suppressed. Instead, the electrode layer OPM1 is bonded to the pad PAD1 by making the electrode layer OPM1 made of a metal harder than the pad PAD1 (for example, the nickel film NI) thicker than the pad PAD1. Therefore, it can function sufficiently as a cushioning material that suppresses the transmission of light.

このことから、本実施の形態では、電極層ＯＰＭ１の厚さをパッドＰＡＤ１の厚さよりも厚くなるように構成している。具体的に、例えば、パッドＰＡＤ１の厚さは、２μｍ程度であるのに対し、電極層ＯＰＭ１の厚さは、３μｍ程度となっている。   Therefore, in the present embodiment, the electrode layer OPM1 is configured to be thicker than the pad PAD1. Specifically, for example, the thickness of the pad PAD1 is about 2 μm, whereas the thickness of the electrode layer OPM1 is about 3 μm.

次に、本実施の形態におけるパッド構造の特徴について説明する。図８に示すように、本実施の形態におけるパッド構造の特徴は、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとした場合、Ａ＜Ｂの関係が成立している点にある。これにより、ボンディング荷重に対する耐性を高める観点から電極層ＯＰＭ１の厚さ（Ｄ）を維持した状態でも（Ａ＜Ｄ）、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量（Ｃ）を小さくすることができるのである。すなわち、本実施の形態の特徴は、電極層ＯＰＭ１の厚さ（Ｄ）を維持した状態でも、絶縁膜ＰＡＳの厚さ（Ｂ）を厚くすることにより、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量（Ｃ）を小さくする点にある。   Next, features of the pad structure in the present embodiment will be described. As shown in FIG. 8, the feature of the pad structure in the present embodiment is that the relationship of A <B is established when the thickness of the pad PAD1 is A and the thickness of the insulating film PAS is B. It is in. Thereby, from the viewpoint of increasing the resistance to the bonding load, even when the thickness (D) of the electrode layer OPM1 is maintained (A <D), on the end of the insulating film PAS (around the opening OP1) from within the opening OP1. The protruding amount (C) of the protruding electrode layer OPM1 can be reduced. That is, the feature of this embodiment is that the thickness of the insulating film PAS is increased by increasing the thickness (B) of the insulating film PAS even in a state where the thickness (D) of the electrode layer OPM1 is maintained. The amount of protrusion (C) of the electrode layer OPM1 that protrudes above the portion (around the opening OP1) is reduced.

例えば、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量（Ｃ）を小さくするには、パッドＰＡＤ１上に形成される電極層ＯＰＭ１の厚さ（Ｄ）を薄くすることが考えられる。しかし、電極層ＯＰＭ１の厚さ（Ｄ）を薄くすると、電極層ＯＰＭ１をパッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として充分に機能させることができなくなってしまう。   For example, in order to reduce the protrusion amount (C) of the electrode layer OPM1 that protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1), the thickness of the electrode layer OPM1 formed on the pad PAD1 is reduced. It is conceivable to reduce the thickness (D). However, if the thickness (D) of the electrode layer OPM1 is reduced, the electrode layer OPM1 cannot sufficiently function as a buffer material that suppresses the transmission of the bonding load to the pad PAD1.

このことから、ボンディング荷重の伝達を抑制する緩衝材として電極層ＯＰＭ１を充分に機能させるとともに、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量（Ｃ）を小さくする工夫を施す必要性が生じる。この観点から、本実施の形態では、電極層ＯＰＭ１の厚さ（Ｄ）を維持しつつ、絶縁膜ＰＡＳの厚さ（Ｂ）を厚くする構成をとることにより、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量（Ｃ）を小さくする構成を実現しているのである。この結果、本実施の形態におけるパッド構造によれば、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとした場合、Ａ＜Ｂの関係が成立し、かつ、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとした場合、Ｂ＞Ｃの関係が成立するのである。具体的に、本実施の形態では、例えば、絶縁膜ＰＡＳの厚さ（Ｂ）は、２．５μｍ程度であり、電極層ＯＰＭ１のはみ出し量（Ｃ）は０．５μｍ程度となっている。ここで、絶縁膜ＰＡＳの厚さ（Ｂ）とは、図８に示すように、パッドＰＡＤ１の表面から、絶縁膜ＰＡＳ上に形成された電極層ＯＰＭ１までの間隔として定義される。また、本実施の形態では、Ｂ＞Ｃの関係が成立するように開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量（Ｃ）が規定されており、この結果、例えば、図８に示すように、電極層ＯＰＭ１の周縁部は、平面視において、パッドＰＡＤ１の周縁部と絶縁膜ＰＡＳに形成されている開口部ＯＰ１の端部との間に位置していることになる。   Therefore, the electrode layer OPM1 functions sufficiently as a buffer material that suppresses transmission of the bonding load, and the electrode layer OPM1 protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1). The need to devise to reduce the amount (C) arises. From this point of view, in this embodiment, the thickness of the insulating film PAS is increased while maintaining the thickness (D) of the electrode layer OPM1, thereby increasing the thickness of the insulating film PAS from within the opening OP1. This realizes a configuration in which the amount of protrusion (C) of the electrode layer OPM1 that protrudes above the end portion (around the opening OP1) is reduced. As a result, according to the pad structure in the present embodiment, when the thickness of the pad PAD1 is A and the thickness of the insulating film PAS is B, the relationship of A <B is established and the opening OP1 is formed. Assuming that the amount of protrusion of the electrode layer OPM1 that protrudes from the edge of the insulating film PAS (around the opening OP1) is C, the relationship of B> C is established. Specifically, in the present embodiment, for example, the thickness (B) of the insulating film PAS is about 2.5 μm, and the protruding amount (C) of the electrode layer OPM1 is about 0.5 μm. Here, the thickness (B) of the insulating film PAS is defined as a distance from the surface of the pad PAD1 to the electrode layer OPM1 formed on the insulating film PAS, as shown in FIG. In the present embodiment, the amount of protrusion (C) of the electrode layer OPM1 that protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is defined so that the relationship of B> C is established. As a result, for example, as shown in FIG. 8, the peripheral portion of the electrode layer OPM1 is formed between the peripheral portion of the pad PAD1 and the end portion of the opening OP1 formed in the insulating film PAS in plan view. Will be in between.

このような条件を満たす本実施の形態におけるパッド構造によれば、まず、パッドＰＡＤ１の厚さ（Ａ）よりも電極層ＯＰＭ１の厚さ（Ｄ）のほうが大きくなっている（Ａ＜Ｄ）。これにより、パッドＰＡＤ１と電気的に接続するワイヤ（図示せず）を形成する際、電極層ＯＰＭ１を、パッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として充分に機能させることができる。そして、本実施の形態におけるパッド構造では、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ＜Ｄを前提として、Ａ＜Ｂの関係を成立させることにより、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとした場合、Ｂ＞Ｃの関係を成立させている。これにより、絶縁膜ＰＡＳにクラックが発生することを防止できる。   According to the pad structure in the present embodiment that satisfies such conditions, first, the thickness (D) of the electrode layer OPM1 is larger than the thickness (A) of the pad PAD1 (A <D). Thus, when forming a wire (not shown) electrically connected to the pad PAD1, the electrode layer OPM1 can sufficiently function as a buffer material that suppresses the transmission of the bonding load to the pad PAD1. In the pad structure in the present embodiment, assuming that the thickness of the pad PAD1 is A, the thickness of the insulating film PAS is B, and the thickness of the electrode layer OPM1 is D, assuming that B <D, By establishing the relationship of A <B, if the amount of protrusion of the electrode layer OPM1 protruding from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, the relationship of B> C is satisfied. It has been established. Thereby, it is possible to prevent cracks from occurring in the insulating film PAS.

なぜなら、Ｂ＞Ｃの関係が成立するということは、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量（Ｃ）が小さくなることを意味している。ここで、例えば、上述した「絶縁膜にクラックが発生する原因の解明」の欄に記載した知見によれば、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが同じ向きになるのか、あるいは、逆向きになるのかは、絶縁膜ＰＡＳ上にはみ出して形成されている電極層ＯＰＭ１のはみ出し量（絶縁膜ＰＡＳ上にはみ出ている量）（Ｃ）と相関があることになる。そして、この知見を詳細に検討した結果、本発明者は、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、絶縁膜ＰＡＳ上にはみ出ている電極層ＯＰＭ１のはみ出し量（せり出し量、絶縁膜ＰＡＳと接触する面積）（Ｃ）が所定値以上になると、互いに逆方向の応力となり、所定値以下になると同じ方向の応力となることを見出したのである。   This is because the relationship of B> C means that the amount of protrusion (C) of the electrode layer OPM1 protruding from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is reduced. is doing. Here, for example, according to the knowledge described in the above-mentioned section “Elucidation of Causes of Cracks in Insulating Film”, it works on a region (interface) in which electrode layer OPM1 protrudes from insulating film PAS. Whether the stress and the stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS are in the same direction or in the opposite direction is formed so as to protrude from the insulating film PAS. There is a correlation with the amount of protrusion of the electrode layer OPM1 (the amount of protrusion on the insulating film PAS) (C). As a result of examining this knowledge in detail, the present inventor has found that the electrode layer OPM1 is formed on the insulating film PAS and the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS. When the stress acting on the unapplied region (interface) exceeds the predetermined amount (C) of the protruding amount of the electrode layer OPM1 protruding on the insulating film PAS (the protruding amount, the area in contact with the insulating film PAS) It has been found that the stress is in the opposite direction, and the stress is in the same direction when it is below a predetermined value.

例えば、図６に示す従来のパッド構造を検討した結果、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに逆方向の応力となり、絶縁膜ＰＡＳにクラックが発生しやすい条件となっていることを見出した。一方、例えば、図８に示す本実施の形態のパッド構造を検討した結果、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となり、絶縁膜ＰＡＳにクラックが発生しにくい条件となっていることを見出した。   For example, as a result of examining the conventional pad structure shown in FIG. 6, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the electrode layer OPM1 are formed on the insulating film PAS. It has been found that the stress acting on the non-applied region (interface) becomes a stress in opposite directions, and the insulating film PAS is easily cracked. On the other hand, for example, as a result of examining the pad structure of the present embodiment shown in FIG. 8, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the electrode on the insulating film PAS It has been found that the stress acting on the region (interface) where the layer OPM1 is not formed is in the same direction as each other, and the insulating film PAS is hardly cracked.

そこで、図６に示す従来のパッド構造と、図８に示す本実施の形態のパッド構造とを比較したところ、図６に示す従来のパッド構造では、Ｂ＜Ｃの関係が成立して、電極層ＯＰＭ１のはみ出し量（Ｃ）が大きくなっている。このため、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに逆方向の応力となるものと考えたのである。一方、図８に示す本実施の形態のパッド構造では、Ｂ＞Ｃの関係が成立して、電極層ＯＰＭ１のはみ出し量（Ｃ）が小さくなっている。このため、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となるものと考えたのである。   Therefore, when the conventional pad structure shown in FIG. 6 and the pad structure of the present embodiment shown in FIG. 8 are compared, the relationship of B <C is established in the conventional pad structure shown in FIG. The amount of protrusion (C) of the layer OPM1 is large. Therefore, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS are: I thought it would be stress in opposite directions. On the other hand, in the pad structure of the present embodiment shown in FIG. 8, the relationship of B> C is established, and the amount of protrusion (C) of the electrode layer OPM1 is small. Therefore, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS are: They thought they would be stresses in the same direction.

このような考察から、本実施の形態におけるパッド構造によれば、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ＜Ｄを前提として、Ａ＜Ｂの関係を成立させることにより、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとした場合、Ｂ＞Ｃの関係を成立させているのである。そして、これらの条件が成立することにより、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、絶縁膜ＰＡＳにクラックが発生することを抑制できるのである。   From such consideration, according to the pad structure in the present embodiment, when the thickness of the pad PAD1 is A, the thickness of the insulating film PAS is B, and the thickness of the electrode layer OPM1 is D, B Assuming <D, if the relationship of A <B is established, if the amount of protrusion of the electrode layer OPM1 protruding from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, The relationship B> C is established. When these conditions are satisfied, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the region where the electrode layer OPM1 is not formed on the insulating film PAS ( Stress acting on the interface) is stress in the same direction. As a result, according to the pad structure in the present embodiment, it is possible to suppress the generation of cracks in the insulating film PAS.

以上のような本実施の形態におけるパッド構造の有用性を検証するために、シミュレーションを行なったので、このシミュレーション結果について説明する。なお、今回のシミュレーションは、電極層ＯＰＭ１を９５℃程度の加熱下で形成した後、常温（２５℃）に戻した状態での応力を算出している。   Since simulation was performed in order to verify the usefulness of the pad structure in the present embodiment as described above, the simulation result will be described. In this simulation, the stress in the state where the electrode layer OPM1 is formed at a temperature of about 95 ° C. and then returned to room temperature (25 ° C.) is calculated.

図９は、従来のパッド構造におけるシミュレーション結果を示す図である。図９に示すように、従来のパッド構造では、層間絶縁膜ＩＬＮ上にパッドＰＡＤ１が形成されており、このパッドＰＡＤ１を覆うように絶縁膜ＰＡＳが形成されている。そして、パッドＰＡＤ１の表面の一部を露出するように絶縁膜ＰＡＳに開口部ＯＰ１が形成されており、この開口部ＯＰ１内から絶縁膜ＰＡＳへはみ出すように電極層ＯＰＭ１が形成されている。このとき、図９に示すように、従来のパッド構造を反映させるため、パッドＰＡＤ１の厚さが２μｍ、絶縁膜ＰＡＳの厚さが０．７５μｍ、電極層ＯＰＭ１の厚さが３μｍである条件でシミュレーションを実施した。この場合、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量は、２．２５μｍとなっている。すなわち、従来のパッド構造では、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ＜Ｄを前提として、Ａ＞Ｂの関係が成立し、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとした場合、Ｂ＜Ｃの関係が成立していることがわかる。   FIG. 9 is a diagram showing a simulation result in the conventional pad structure. As shown in FIG. 9, in the conventional pad structure, the pad PAD1 is formed on the interlayer insulating film ILN, and the insulating film PAS is formed so as to cover the pad PAD1. An opening OP1 is formed in the insulating film PAS so as to expose a part of the surface of the pad PAD1, and an electrode layer OPM1 is formed so as to protrude from the opening OP1 to the insulating film PAS. At this time, as shown in FIG. 9, in order to reflect the conventional pad structure, the thickness of the pad PAD1 is 2 μm, the thickness of the insulating film PAS is 0.75 μm, and the thickness of the electrode layer OPM1 is 3 μm. A simulation was performed. In this case, the amount of protrusion of the electrode layer OPM1 that protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is 2.25 μm. That is, in the conventional pad structure, when the thickness of the pad PAD1 is A, the thickness of the insulating film PAS is B, and the thickness of the electrode layer OPM1 is D, A> B, assuming B <D If the amount of protrusion of the electrode layer OPM1 that protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, the relationship of B <C is satisfied. I understand.

このような条件で示される従来のパッド構造で、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とを算出した。その結果、図９に示すように、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されている領域（界面）に働く応力が圧縮応力（負）（−０．０７）となり、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力が引張応力（正）（＋０．０１）となる結果が得られた。すなわち、従来のパッド構造では、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに逆方向の応力となり、絶縁膜ＰＡＳにクラックが発生しやすくなっていることが検証されたことになる。   In the conventional pad structure shown under such conditions, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the electrode layer OPM1 are not formed on the insulating film PAS. The stress acting on the region (interface) was calculated. As a result, as shown in FIG. 9, the stress acting on the region (interface) where the electrode layer OPM1 is formed on the insulating film PAS becomes a compressive stress (negative) (−0.07), and the electrode is formed on the insulating film PAS. As a result, the stress acting on the region (interface) where the layer OPM1 is not formed becomes a tensile stress (positive) (+0.01). That is, in the conventional pad structure, the stress acts on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS. It has been verified that the working stresses are stresses in opposite directions, and cracks are likely to occur in the insulating film PAS.

一方、図１０は、本実施の形態のパッド構造におけるシミュレーション結果を示す図である。図１０に示すように、本実施の形態のパッド構造では、層間絶縁膜ＩＬＮ上にパッドＰＡＤ１が形成されており、このパッドＰＡＤ１を覆うように絶縁膜ＰＡＳが形成されている。そして、パッドＰＡＤ１の表面の一部を露出するように絶縁膜ＰＡＳに開口部ＯＰ１が形成されており、この開口部ＯＰ１内から絶縁膜ＰＡＳへはみ出すように電極層ＯＰＭ１が形成されている。このとき、図１０に示すように、本実施の形態のパッド構造を反映させるため、パッドＰＡＤ１の厚さが２μｍ、絶縁膜ＰＡＳの厚さが２．５μｍ、電極層ＯＰＭ１の厚さが３μｍである条件でシミュレーションを実施した。この場合、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量は、０．５μｍとなっている。すなわち、本実施の形態のパッド構造では、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ＜Ｄを前提として、Ａ＜Ｂの関係が成立し、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとした場合、Ｂ＞Ｃの関係が成立していることがわかる。   On the other hand, FIG. 10 is a figure which shows the simulation result in the pad structure of this Embodiment. As shown in FIG. 10, in the pad structure of the present embodiment, a pad PAD1 is formed on the interlayer insulating film ILN, and an insulating film PAS is formed so as to cover the pad PAD1. An opening OP1 is formed in the insulating film PAS so as to expose a part of the surface of the pad PAD1, and an electrode layer OPM1 is formed so as to protrude from the opening OP1 to the insulating film PAS. At this time, as shown in FIG. 10, in order to reflect the pad structure of the present embodiment, the thickness of the pad PAD1 is 2 μm, the thickness of the insulating film PAS is 2.5 μm, and the thickness of the electrode layer OPM1 is 3 μm. The simulation was performed under certain conditions. In this case, the amount of protrusion of the electrode layer OPM1 that protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is 0.5 μm. That is, in the pad structure of the present embodiment, assuming that the thickness of the pad PAD1 is A, the thickness of the insulating film PAS is B, and the thickness of the electrode layer OPM1 is D, assuming B <D, When the relationship of A <B is established, and the amount of protrusion of the electrode layer OPM1 protruding from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, the relationship of B> C is established. You can see that

このような条件で示される本実施の形態のパッド構造で、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とを算出した。その結果、図１０に示すように、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力が引張応力（正）（＋０．０１）となり、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力が引張応力（正）（＋０．０２）となる結果が得られた。すなわち、本実施の形態のパッド構造では、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となり、絶縁膜ＰＡＳにクラックが発生しにくくなっていることが検証されたことになる。   In the pad structure of the present embodiment shown under such conditions, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the electrode layer OPM1 are formed on the insulating film PAS. The stress acting on the unapplied region (interface) was calculated. As a result, as shown in FIG. 10, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS becomes tensile stress (positive) (+0.01), and the stress is applied to the insulating film PAS. As a result, the stress acting on the region (interface) where the electrode layer OPM1 is not formed becomes the tensile stress (positive) (+0.02). That is, in the pad structure of the present embodiment, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the region where the electrode layer OPM1 is not formed on the insulating film PAS ( It has been verified that the stress acting on the interface) is in the same direction and cracks are less likely to occur in the insulating film PAS.

さらに、図８に示す本実施の形態におけるパッド構造は、パッド間距離を縮小するという別の観点からも、図６に示す従来のパッド構造よりも優れていることを説明する。例えば、図６に示す従来のパッド構造と、図８に示す本実施の形態におけるパッド構造のいずれにおいても、平面視において、パッドＰＡＤ１に電極層ＯＰＭ１が内包され、パッドＰＡＤ２に電極層ＯＰＭ２が内包されている。このため、図６に示す従来のパッド構造と、図８に示す本実施の形態におけるパッド構造のいずれにおいても、パッドＰＡＤ１とパッドＰＡＤ２の間の距離を縮小することを考えた場合、パッドピッチの微細化は、パッドＰＡＤ１とパッドＰＡＤ２の間の距離に律速されると考えられる。   Further, it will be described that the pad structure in the present embodiment shown in FIG. 8 is superior to the conventional pad structure shown in FIG. 6 from another viewpoint of reducing the inter-pad distance. For example, in the conventional pad structure shown in FIG. 6 and the pad structure in the present embodiment shown in FIG. 8, the electrode layer OPM1 is included in the pad PAD1 and the electrode layer OPM2 is included in the pad PAD2 in plan view. Has been. For this reason, in both the conventional pad structure shown in FIG. 6 and the pad structure in the present embodiment shown in FIG. 8, when the distance between the pad PAD1 and the pad PAD2 is considered to be reduced, The miniaturization is considered to be limited by the distance between the pad PAD1 and the pad PAD2.

しかし、実際には、パッドピッチの微細化を行なう場合には、パッドＰＡＤ１およびパッドＰＡＤ２自体の大きさも縮小される。これに対し、パッドＰＡＤ１上に形成される開口部ＯＰ１の開口径や、パッドＰＡＤ２上に形成される開口部ＯＰ２の開口径は、ワイヤボンディングの容易性を考慮して縮小せずに現状のサイズに維持することが望まれる。したがって、パッドピッチの微細化が進むということは、開口部ＯＰ１や開口部ＯＰ２の開口径が維持されたまま、パッドＰＡＤ１やパッドＰＡＤ２のサイズが小さくなることを意味する。この結果、パッドピッチの微細化が進むと、平面視において、電極層ＯＰＭ１の絶縁膜ＰＡＳ上へのはみ出し量がパッドＰＡＤ１の端部から外側に出てしまうことが生じる。同様に、パッドピッチの微細化が進むと、平面視において、電極層ＯＰＭ２の絶縁膜ＰＡＳ上へのはみ出し量がパッドＰＡＤ２の端部から外側に出てしまうことが生じる。   However, in practice, when the pad pitch is miniaturized, the size of the pad PAD1 and the pad PAD2 itself is also reduced. On the other hand, the opening diameter of the opening OP1 formed on the pad PAD1 and the opening diameter of the opening OP2 formed on the pad PAD2 are not reduced in consideration of the ease of wire bonding, and the current size. It is desirable to maintain it. Therefore, the advancement of the finer pad pitch means that the size of the pad PAD1 and the pad PAD2 is reduced while the opening diameters of the opening OP1 and the opening OP2 are maintained. As a result, when the pad pitch is further miniaturized, the amount of protrusion of the electrode layer OPM1 onto the insulating film PAS may appear outside from the end of the pad PAD1 in plan view. Similarly, when the pad pitch is further miniaturized, the amount of protrusion of the electrode layer OPM2 onto the insulating film PAS may appear outside from the end of the pad PAD2 in plan view.

この場合、パッドＰＡＤ１とパッドＰＡＤ２との間の距離は、絶縁膜ＰＡＳ上にはみ出た電極層ＯＰＭ１の周縁部と、絶縁膜ＰＡＳ上にはみ出した電極層ＯＰＭ２の周縁部との間の距離に律速されることになる。ここで、電極層ＯＰＭ１の絶縁膜ＰＡＳ上へのはみ出し量と、電極層ＯＰＭ２の絶縁膜ＰＡＳ上へのはみ出し量は、図８に示す本実施の形態におけるパッド構造よりも、図６に示す従来のパッド構造のほうが大きい。言い換えれば、図６に示す従来のパッド構造における距離Ｅ１は、図８に示す本実施の形態のパッド構造における距離Ｅ２よりも小さくなる（Ｅ１＜Ｅ２）。このことは、パッド間ピッチおよびパッドサイズの微細化に伴って、パッド間ピッチが、絶縁膜ＰＡＳ上にはみ出た電極層ＯＰＭ１の周縁部と、絶縁膜ＰＡＳ上にはみ出した電極層ＯＰＭ２の周縁部との間の距離に律速されるようになると、図６に示す従来のパッド構造のほうが、図８に示す本実施の形態におけるパッド構造よりもパッドＰＡＤ１とパッドＰＡＤ２との間のショート不良が起こりやすくなることを意味する。言い換えれば、図８に示す本実施の形態におけるパッド構造のほうが、図６に示す従来のパッド構造よりも、パッド間ピッチおよびパッドサイズの微細化が容易になる利点があることがわかる。   In this case, the distance between the pad PAD1 and the pad PAD2 is determined by the distance between the peripheral portion of the electrode layer OPM1 protruding on the insulating film PAS and the peripheral portion of the electrode layer OPM2 protruding on the insulating film PAS. Will be. Here, the amount of protrusion of the electrode layer OPM1 onto the insulating film PAS and the amount of protrusion of the electrode layer OPM2 onto the insulating film PAS are larger than those in the conventional pad structure shown in FIG. The pad structure is larger. In other words, the distance E1 in the conventional pad structure shown in FIG. 6 is smaller than the distance E2 in the pad structure of the present embodiment shown in FIG. 8 (E1 <E2). This is because, as the inter-pad pitch and the pad size are miniaturized, the inter-pad pitch has a peripheral portion of the electrode layer OPM1 protruding on the insulating film PAS, and a peripheral portion of the electrode layer OPM2 protruding on the insulating film PAS. 6, the short-circuit failure between the pad PAD1 and the pad PAD2 occurs in the conventional pad structure shown in FIG. 6 than in the pad structure in the present embodiment shown in FIG. It means that it becomes easy. In other words, it can be seen that the pad structure in the present embodiment shown in FIG. 8 has the advantage that the inter-pad pitch and the pad size can be easily made finer than the conventional pad structure shown in FIG.

また、本実施の形態におけるパッド構造によれば、図８に示すように、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上に電極層ＯＰＭ１がはみ出している。このため、例えば、ワイヤボンディング工程において、ワイヤ（ワイヤの先端に形成されたボール部）の形成位置が電極層ＯＰＭ１の中央部から多少ずれたとしても、ワイヤ（ボール部）がはみ出た電極層ＯＰＭ１上に接合されて、直接絶縁膜ＰＡＳを踏むことがないので、絶縁膜ＰＡＳのクラック耐性をより向上させることができる。   Further, according to the pad structure in the present embodiment, as shown in FIG. 8, the electrode layer OPM1 protrudes from the inside of the opening OP1 onto the end of the insulating film PAS (around the opening OP1). For this reason, for example, in the wire bonding step, even if the formation position of the wire (ball portion formed at the tip of the wire) slightly deviates from the center portion of the electrode layer OPM1, the electrode layer OPM1 from which the wire (ball portion) protrudes Since the insulating film PAS is not directly stepped on, the crack resistance of the insulating film PAS can be further improved.

＜変形例におけるパッド構造＞
次に、本実施の形態におけるパッド構造の変形例について説明する。図１１は、本変形例におけるパッド構造を示す断面図である。図１１に示すように、本変形例における半導体チップでは、層間絶縁膜ＩＬＮ上にパッドＰＡＤ１およびパッドＰＡＤ２が隣り合うように配置されており、このパッドＰＡＤ１およびパッドＰＡＤ２を覆うように、層間絶縁膜ＩＬＮ上に絶縁膜（表面保護膜、パッシベーション膜）ＰＡＳが形成されている。そして、この絶縁膜ＰＡＳの一部が除去されてパッドＰＡＤ１の一部を開口する開口部ＯＰ１が形成されるとともに、絶縁膜ＰＡＳの他部（他の一部）が除去されてパッドＰＡＤ２の一部を開口する開口部ＯＰ２が形成されている。そして、この開口部ＯＰ１内（言い換えると、パッドＰＡＤ１の露出部）に電極層（金属膜、めっき膜）ＯＰＭ１が形成されており、この電極層ＯＰＭ１にワイヤ（図示せず）が接続される。同様に、開口部ＯＰ２内に電極層ＯＰＭ２が形成されており、この電極層ＯＰＭ２にワイヤ（図示せず）が接続される。なお、層間絶縁膜ＩＬＮの下層には、多層配線が形成され、この多層配線の下層にある半導体基板にＭＩＳＦＥＴなどの半導体素子が形成されているが、図１１での図示は省略している。 <Pad structure in modification>
Next, a modification of the pad structure in the present embodiment will be described. FIG. 11 is a cross-sectional view showing a pad structure in the present modification. As shown in FIG. 11, in the semiconductor chip according to this modification, the pad PAD1 and the pad PAD2 are arranged adjacent to each other on the interlayer insulating film ILN, and the interlayer insulating film covers the pad PAD1 and the pad PAD2. An insulating film (surface protective film, passivation film) PAS is formed on the ILN. Then, a part of the insulating film PAS is removed to form an opening OP1 that opens a part of the pad PAD1, and the other part (other part) of the insulating film PAS is removed to form one part of the pad PAD2. An opening OP2 that opens the part is formed. An electrode layer (metal film, plating film) OPM1 is formed in the opening OP1 (in other words, an exposed portion of the pad PAD1), and a wire (not shown) is connected to the electrode layer OPM1. Similarly, an electrode layer OPM2 is formed in the opening OP2, and a wire (not shown) is connected to the electrode layer OPM2. A multilayer wiring is formed below the interlayer insulating film ILN, and a semiconductor element such as MISFET is formed on the semiconductor substrate below the multilayer wiring, but the illustration in FIG. 11 is omitted.

このように構成された本変形例におけるパッド構造の特徴は、パッドＰＡＤ１上に形成される絶縁膜ＰＡＳの厚さをＢとし、開口部ＯＰ１の底面に露出するパッドＰＡＤ１の表面上に形成された電極層ＯＰＭ１の厚さをＤとする場合、Ｂ≧Ｄの関係が成立していることにある。すなわち、パッドＰＡＤ１上に形成されている絶縁膜ＰＡＳの厚さ（Ｂ）は、開口部ＯＰ１内に形成されている電極層ＯＰＭ１の厚さ（Ｄ）以上となっている。これにより、本変形例によれば、電極層ＯＰＭ１の周縁部が、平面視において、パッドＰＡＤ１の周縁部よりも内側に位置する。言い換えると、開口部ＯＰ１から電極層ＯＰＭ１がはみ出すことがないので、開口部ＯＰ１から電極層ＯＰＭ１が絶縁膜ＰＡＳ上にはみ出すことに起因した絶縁膜ＰＡＳへのクラック発生を防止することができる。つまり、本変形例によれば、開口部ＯＰ１から電極層ＯＰＭ１がはみ出すことがないので、そもそも、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力が存在しない。このため、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが逆方向になることに起因した絶縁膜ＰＡＳへのクラック発生を抑制することができる。   The feature of the pad structure in this modification configured as described above is that the thickness of the insulating film PAS formed on the pad PAD1 is B, and the pad structure is formed on the surface of the pad PAD1 exposed on the bottom surface of the opening OP1. When the thickness of the electrode layer OPM1 is D, a relationship of B ≧ D is established. That is, the thickness (B) of the insulating film PAS formed on the pad PAD1 is equal to or greater than the thickness (D) of the electrode layer OPM1 formed in the opening OP1. Thereby, according to this modification, the peripheral part of electrode layer OPM1 is located inside the peripheral part of pad PAD1 in planar view. In other words, since the electrode layer OPM1 does not protrude from the opening OP1, it is possible to prevent generation of cracks in the insulating film PAS due to the electrode layer OPM1 protruding from the opening OP1 onto the insulating film PAS. In other words, according to this modification, the electrode layer OPM1 does not protrude from the opening OP1, so that there is no stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS in the first place. . Therefore, the stress acting on the region (interface) where the electrode layer OPM1 is formed on the insulating film PAS and the stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS are reversed. It is possible to suppress the occurrence of cracks in the insulating film PAS due to the above.

なお、本変形例においても、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、さらに、電極層ＯＰＭ１の厚さをＤとした場合、Ａ＜Ｂの関係が成立するとともに、Ａ＜Ｄの関係が成立している。   Also in this modification, when the thickness of the pad PAD1 is A, the thickness of the insulating film PAS is B, and the thickness of the electrode layer OPM1 is D, the relationship of A <B is established. , A <D is established.

ここで、本変形例におけるパッド構造によれば、電極層ＯＰＭ１の絶縁膜ＰＡＳ上へのはみ出し量と、電極層ＯＰＭ２の絶縁膜ＰＡＳ上へのはみ出し量が存在しない。つまり、図１１に示す本変形例のパッド構造における電極層ＯＰＭ１と電極層ＯＰＭ２との間の距離Ｅ３は、図８に示す前記実施の形態のパッド構造における距離Ｅ２よりも大きくなる（Ｅ２＜Ｅ３）。そして、本変形例では、電極層ＯＰＭ１の絶縁膜ＰＡＳ上へのはみ出し量と、電極層ＯＰＭ２の絶縁膜ＰＡＳ上へのはみ出し量が存在しないため、パッド間ピッチおよびパッドサイズの微細化が進んでも、電極層ＯＰＭ１のサイズや電極層ＯＰＭ２のサイズがパッドＰＡＤ１やパッドＰＡＤ２のサイズよりも大きくなることはない。すなわち、本変形例によれば、パッド間ピッチおよびパッドサイズの微細化が進んでも、パッド間ピッチが、電極層ＯＰＭ１の周縁部と、電極層ＯＰＭ２の周縁部との間の距離に律速されることはない。このことから、本変形例におけるパッド構造によれば、図８に示す前記実施の形態におけるパッド構造や図６に示す従来のパッド構造よりも、パッド間ピッチおよびパッドサイズの微細化が容易になる利点があることがわかる。   Here, according to the pad structure in this modification, there is no protrusion amount of the electrode layer OPM1 on the insulating film PAS and no protrusion amount of the electrode layer OPM2 on the insulating film PAS. That is, the distance E3 between the electrode layer OPM1 and the electrode layer OPM2 in the pad structure of this modification shown in FIG. 11 is larger than the distance E2 in the pad structure of the embodiment shown in FIG. 8 (E2 <E3). ). In this modification, there is no amount of protrusion of the electrode layer OPM1 onto the insulating film PAS and no amount of protrusion of the electrode layer OPM2 onto the insulating film PAS. Therefore, even if the pitch between pads and the pad size are miniaturized. The size of the electrode layer OPM1 and the size of the electrode layer OPM2 do not become larger than the size of the pad PAD1 and the pad PAD2. That is, according to this modification, even if the pad pitch and the pad size are miniaturized, the pad pitch is controlled by the distance between the peripheral edge of the electrode layer OPM1 and the peripheral edge of the electrode layer OPM2. There is nothing. From this, according to the pad structure in the present modification, the pad pitch and the pad size can be miniaturized more easily than the pad structure in the embodiment shown in FIG. 8 and the conventional pad structure shown in FIG. It turns out that there is an advantage.

＜本実施の形態における半導体装置の製造方法＞
続いて、本実施の形態における半導体装置の製造方法について、図面を参照しながら説明する。まず、図１２に示すように、通常の半導体製造技術を使用することにより、半導体基板上に、例えば、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐを形成する。 <Method for Manufacturing Semiconductor Device in the Present Embodiment>
Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to the drawings. First, as shown in FIG. 12, for example, an n-channel MISFET Qn and a p-channel MISFET Qp are formed on a semiconductor substrate by using a normal semiconductor manufacturing technique.

次に、配線工程について図１３を参照しながら説明する。図１３に示すように、半導体基板１Ｓの主面上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜から形成される。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。   Next, the wiring process will be described with reference to FIG. As shown in FIG. 13, a contact interlayer insulating film CIL is formed on the main surface of the semiconductor substrate 1S. The contact interlayer insulating film CIL is formed of, for example, a silicon oxide film. Thereafter, the surface of the contact interlayer insulating film CIL is planarized using, for example, a CMP (Chemical Mechanical Polishing) method.

続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。例えば、図１３では、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域とドレイン領域、および、ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域とドレイン領域に接続するコンタクトホールＣＮＴが図示されている。なお、図１３では、図示されていないが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極やｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極にもコンタクトホールＣＮＴが接続される。   Subsequently, contact holes CNT are formed in the contact interlayer insulating film CIL by using a photolithography technique and an etching technique. For example, FIG. 13 shows contact holes CNT connected to the source and drain regions of the n-channel MISFET Qn and the source and drain regions of the p-channel MISFET Qp. Although not shown in FIG. 13, the contact hole CNT is also connected to the gate electrode of the n-channel type MISFET Qn and the gate electrode of the p-channel type MISFET Qp.

その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。   Thereafter, a titanium / titanium nitride film is formed on the interlayer insulating film including the bottom surface and inner wall of the contact hole CNT. The titanium / titanium nitride film is composed of a laminated film of a titanium film and a titanium nitride film, and can be formed by using, for example, a sputtering method. This titanium / titanium nitride film has a so-called barrier property that prevents, for example, tungsten, which is a material of a film to be embedded in a later process, from diffusing into silicon.

そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。   Then, a tungsten film is formed on the entire main surface of the semiconductor substrate 1S so as to fill the contact holes CNT. This tungsten film can be formed using, for example, a CVD method. Then, the plug PLG can be formed by removing the unnecessary titanium / titanium nitride film and tungsten film formed on the contact interlayer insulating film CIL by, for example, the CMP method.

次に、図１３に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。   Next, as shown in FIG. 13, an interlayer insulating film IL1 is formed on the contact interlayer insulating film CIL on which the plug PLG is formed. Then, a trench is formed in the interlayer insulating film IL1 by using a photolithography technique and an etching technique. Thereafter, a tantalum / tantalum nitride film is formed on the interlayer insulating film IL1 including the inside of the trench. This tantalum / tantalum nitride film can be formed by sputtering, for example. Subsequently, after a seed film made of a thin copper film is formed on the tantalum / tantalum nitride film by, for example, a sputtering method, an electrolytic plating method using this seed film as an electrode is formed on the interlayer insulating film IL1 in which the groove is formed. A copper film is formed. Thereafter, the copper film exposed on the interlayer insulating film IL1 other than the inside of the trench is removed by polishing, for example, by CMP, thereby leaving the copper film only in the trench formed in the interlayer insulating film IL1. . Thereby, the wiring L1 can be formed. Furthermore, although wiring is formed in the upper layer of wiring L1, description here is abbreviate | omitted.

その後、図１４に示すように、最上層の層間絶縁膜ＩＬＮ上に窒化チタン膜ＴＩＮ１を形成し、この窒化チタン膜ＴＩＮ１上に銅とシリコンを含有したアルミニウム膜ＡＬを形成する。そして、このアルミニウム膜ＡＬ上に窒化チタン膜ＴＩＮ２を形成する。窒化チタン膜ＴＩＮ１の膜厚は、例えば、５０ｎｍ程度であり、アルミニウム膜ＡＬの膜厚は、例えば、２０００ｎｍ程度である。また、窒化チタン膜ＴＩＮ２の膜厚は、例えば、２２ｎｍ程度である。これらの窒化チタン膜ＴＩＮ１、アルミニウム膜ＡＬおよび窒化チタン膜ＴＩＮ２は、例えば、スパッタリング法を使用することにより形成することができる。   Thereafter, as shown in FIG. 14, a titanium nitride film TIN1 is formed on the uppermost interlayer insulating film ILN, and an aluminum film AL containing copper and silicon is formed on the titanium nitride film TIN1. Then, a titanium nitride film TIN2 is formed on the aluminum film AL. The thickness of the titanium nitride film TIN1 is, for example, about 50 nm, and the thickness of the aluminum film AL is, for example, about 2000 nm. The thickness of the titanium nitride film TIN2 is, for example, about 22 nm. The titanium nitride film TIN1, the aluminum film AL, and the titanium nitride film TIN2 can be formed by using, for example, a sputtering method.

続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化チタン膜ＴＩＮ１、アルミニウム膜ＡＬおよび窒化チタン膜ＴＩＮ２をパターニングする。これより、窒化チタン膜ＴＩＮ１、アルミニウム膜ＡＬおよび窒化チタン膜ＴＩＮ２の積層膜からなるパッドＰＡＤ１とパッドＰＡＤ２を形成することができる。   Subsequently, as shown in FIG. 15, the titanium nitride film TIN1, the aluminum film AL, and the titanium nitride film TIN2 are patterned by using a photolithography technique and an etching technique. Thus, the pad PAD1 and the pad PAD2 made of a laminated film of the titanium nitride film TIN1, the aluminum film AL, and the titanium nitride film TIN2 can be formed.

次に、図１６に示すように、パッドＰＡＤ１およびパッドＰＡＤ２を覆うように、層間絶縁膜ＩＬＮ上に絶縁膜ＰＡＳを形成する。絶縁膜ＰＡＳは、例えば、窒化シリコン膜からなり、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。この絶縁膜ＰＡＳの膜厚は、例えば、２．５μｍである。ここでいう絶縁膜ＰＡＳの膜厚は、パッドＰＡＤ１の表面上に形成される絶縁膜ＰＡＳの膜厚である。   Next, as shown in FIG. 16, an insulating film PAS is formed over the interlayer insulating film ILN so as to cover the pad PAD1 and the pad PAD2. The insulating film PAS is made of, for example, a silicon nitride film, and can be formed by using, for example, a CVD (Chemical Vapor Deposition) method. The thickness of the insulating film PAS is, for example, 2.5 μm. The film thickness of the insulating film PAS here is the film thickness of the insulating film PAS formed on the surface of the pad PAD1.

そして、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＰＡＳに開口部ＯＰ１および開口部ＯＰ２を形成する。具体的に、パッドＰＡＤ１の表面の一部を開口するように開口部ＯＰ１を形成し、パッドＰＡＤ２の表面の一部を開口するように開口部ＯＰ２を形成する。これにより、開口部ＯＰ１の底面にパッドＰＡＤ１の一部を構成する窒化チタン膜ＴＩＮ２が露出し、開口部ＯＰ２の底面にパッドＰＡＤ２の一部を構成する窒化チタン膜ＴＩＮ２が露出する。   Then, as shown in FIG. 17, the opening OP1 and the opening OP2 are formed in the insulating film PAS by using the photolithography technique and the etching technique. Specifically, the opening OP1 is formed so as to open a part of the surface of the pad PAD1, and the opening OP2 is formed so as to open a part of the surface of the pad PAD2. As a result, the titanium nitride film TIN2 constituting a part of the pad PAD1 is exposed on the bottom surface of the opening OP1, and the titanium nitride film TIN2 constituting a part of the pad PAD2 is exposed on the bottom surface of the opening OP2.

続いて、図１８に示すように、エッチング技術を使用することにより、開口部ＯＰ１の底部から露出する窒化チタン膜ＴＩＮ２を除去するとともに、開口部ＯＰ２の底部から露出する窒化チタン膜ＴＩＮ２を除去する。   Subsequently, as shown in FIG. 18, by using an etching technique, the titanium nitride film TIN2 exposed from the bottom of the opening OP1 is removed, and the titanium nitride film TIN2 exposed from the bottom of the opening OP2 is removed. .

その後、図１９に示すように、無電解めっき法を使用することにより、開口部ＯＰ１から露出するパッドＰＡＤ１上に電極層ＯＰＭ１を形成し、開口部ＯＰ２から露出するパッドＰＡＤ２上に電極層ＯＰＭ２を形成する。本工程により、図８と同様の構成となる。具体的に、パッドＰＡＤ１上に形成する電極層ＯＰＭ１に着目すると、まず、無電解めっき法により、処理温度を、例えば、８０℃〜１００℃程度にした状態で、パッドＰＡＤ１上にニッケル膜ＮＩを形成する。このとき、パッドＰＡＤ１を構成するアルミニウム膜ＡＬとめっき液との間の還元反応により、開口部ＯＰ１に露出するアルミニウム膜ＡＬ上にニッケル膜ＮＩが形成される。一方、絶縁膜ＰＡＳは、窒化シリコン膜から形成されており、この窒化シリコン膜は、めっき液との間で還元反応が生じないため、絶縁膜ＰＡＳ上にはニッケル膜ＮＩは成長しない。そして、開口部ＯＰ１から露出するパッドＰＡＤ１上にニッケル膜ＮＩが堆積し続けると、ニッケル膜ＮＩが開口部ＯＰ１の頂上まで達する。その後、ニッケル膜ＮＩが開口部ＯＰ１の頂上を超えて成長する場合、無電解めっき法では、レジスト膜（マスク）を使用していないため、ニッケル膜ＮＩは、水平方向と垂直方向にわたって等方的に成長する。したがって、開口部ＯＰ１上に形成されているニッケル膜ＮＩは、絶縁膜ＰＡＳ上にまではみ出して形成される。続いて、ニッケル膜ＮＩの成長が終了すると、ニッケル膜ＮＩの表面を覆うように、パラジウム膜ＰＤを形成する。その後、無電解めっき法による成膜処理が完了して電極層ＯＰＭ１の温度が常温（２５℃）程度に戻る。   After that, as shown in FIG. 19, by using an electroless plating method, an electrode layer OPM1 is formed on the pad PAD1 exposed from the opening OP1, and the electrode layer OPM2 is formed on the pad PAD2 exposed from the opening OP2. Form. By this step, the configuration is the same as in FIG. Specifically, paying attention to the electrode layer OPM1 formed on the pad PAD1, first, a nickel film NI is formed on the pad PAD1 in a state where the processing temperature is set to, for example, about 80 ° C. to 100 ° C. by an electroless plating method. Form. At this time, a nickel film NI is formed on the aluminum film AL exposed at the opening OP1 by a reduction reaction between the aluminum film AL constituting the pad PAD1 and the plating solution. On the other hand, the insulating film PAS is formed of a silicon nitride film. Since this silicon nitride film does not cause a reduction reaction with the plating solution, the nickel film NI does not grow on the insulating film PAS. When the nickel film NI continues to be deposited on the pad PAD1 exposed from the opening OP1, the nickel film NI reaches the top of the opening OP1. Thereafter, when the nickel film NI grows beyond the top of the opening OP1, since the resist film (mask) is not used in the electroless plating method, the nickel film NI is isotropic over the horizontal direction and the vertical direction. To grow. Therefore, the nickel film NI formed over the opening OP1 is formed so as to protrude over the insulating film PAS. Subsequently, when the growth of the nickel film NI is completed, a palladium film PD is formed so as to cover the surface of the nickel film NI. Thereafter, the film formation process by the electroless plating method is completed, and the temperature of the electrode layer OPM1 returns to about room temperature (25 ° C.).

ここで、本実施の形態では、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ＜Ｄを前提として、Ａ＜Ｂの関係を成立させることにより、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとした場合、Ｂ＞Ｃの関係を成立させている。これらの条件が成立することにより、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、絶縁膜ＰＡＳにクラックが発生することを抑制できる。   In this embodiment, when the thickness of the pad PAD1 is A, the thickness of the insulating film PAS is B, and the thickness of the electrode layer OPM1 is D, A < By establishing the relationship of B, the relationship of B> C is established when the amount of protrusion of the electrode layer OPM1 protruding from the inside of the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C. ing. By satisfying these conditions, the stress acting on the region (interface) where the electrode layer OPM1 protrudes from the insulating film PAS and the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS. Are stresses in the same direction. As a result, according to the pad structure in the present embodiment, it is possible to suppress the occurrence of cracks in the insulating film PAS.

以上のようにして、半導体基板（半導体ウェハ）のそれぞれのチップ領域上に半導体素子（ＭＩＳＦＥＴ）、多層配線およびパッド構造を形成することができる。そして、半導体基板の裏面研削を実施して半導体基板の厚さを薄くした後、半導体基板に形成されているチップ領域をダイシングすることにより、複数の半導体チップを形成する。   As described above, a semiconductor element (MISFET), a multilayer wiring, and a pad structure can be formed on each chip region of a semiconductor substrate (semiconductor wafer). Then, after grinding the back surface of the semiconductor substrate to reduce the thickness of the semiconductor substrate, a plurality of semiconductor chips are formed by dicing the chip region formed on the semiconductor substrate.

次に、図２０に示すように、表面に複数のリードＬＤ１が形成され、表面とは反対側の裏面に複数のリードＬＤ２が形成された配線基板ＷＢを用意する。そして、図２１に示すように、配線基板ＷＢの表面に存在するチップ搭載部（チップ搭載領域）に接着材ＡＤを塗布する。その後、図２２に示すように、配線基板ＷＢのチップ搭載部上に塗布した接着材ＡＤを介して半導体チップＣＨＰを搭載する（ダイボンディング工程）。このダイボンディング工程で、配線基板ＷＢ上に半導体チップＣＨＰを搭載する際、加熱処理が加えられる。   Next, as shown in FIG. 20, a wiring board WB having a plurality of leads LD1 formed on the front surface and a plurality of leads LD2 formed on the back surface opposite to the front surface is prepared. Then, as shown in FIG. 21, an adhesive AD is applied to the chip mounting portion (chip mounting region) existing on the surface of the wiring board WB. Then, as shown in FIG. 22, the semiconductor chip CHP is mounted via the adhesive material AD applied on the chip mounting portion of the wiring board WB (die bonding step). In this die bonding process, when the semiconductor chip CHP is mounted on the wiring board WB, heat treatment is applied.

したがって、この加熱処理によって、電極層ＯＰＭ１に熱負荷が加わって電極層ＯＰＭ１が膨張することにより、異種接合面である電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。さらには、ダイボンディング工程の終了後、電極層ＯＰＭ１が常温（室温）に戻る際にも、電極層ＯＰＭ１に収縮作用が働いて、電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。   Therefore, it is considered that a stress is applied to the interface between the electrode layer OPM1 which is a heterogeneous bonding surface and the insulating film PAS by applying a heat load to the electrode layer OPM1 and expanding the electrode layer OPM1 by this heat treatment. Furthermore, when the electrode layer OPM1 returns to room temperature (room temperature) after completion of the die bonding process, the electrode layer OPM1 contracts and stress acts on the interface between the electrode layer OPM1 and the insulating film PAS. Conceivable.

しかし、本実施の形態によれば、単に電極層ＯＰＭ１の周縁部が、平面視において、パッドＰＡＤ１の周縁部よりも内側に位置する（図１１では開口部ＯＰ１の内側に位置し、図１９ではパッドＰＡＤ１の周縁部と絶縁膜ＰＡＳに形成された開口部ＯＰ１の端部との間に位置する）ように電極層ＯＰＭ１を形成するだけでなく、図１９に示すように、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ≒Ｄ（図１１ではＢ≧Ｄ、図１９ではＢ＜Ｄ）を前提として、Ａ＜Ｂの関係を成立させることにより、Ｂ＞Ｃの関係を成立させている。これらの条件が成立することにより、たとえ絶縁膜ＰＡＳ上に電極層ＯＰＭ１をはみ出して形成したとしても、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、電極層ＯＰＭ１に熱負荷が加わったとしても、この絶縁膜ＰＡＳにクラックが発生することを抑制できるのである。   However, according to the present embodiment, the peripheral edge portion of the electrode layer OPM1 is simply positioned inside the peripheral edge portion of the pad PAD1 in plan view (in FIG. 11, it is positioned inside the opening OP1 and in FIG. In addition to forming the electrode layer OPM1 so as to be located between the peripheral edge of the pad PAD1 and the end of the opening OP1 formed in the insulating film PAS, as shown in FIG. 19, the thickness of the pad PAD1 Is A, the thickness of the insulating film PAS is B, the amount of protrusion of the electrode layer OPM1 protruding from the inside of the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, and the thickness of the electrode layer OPM1 Assuming that D is D, assuming that B≈D (B ≧ D in FIG. 11, B <D in FIG. 19), the relationship A> B is established, and the relationship B> C is established. Yes. By satisfying these conditions, even if the electrode layer OPM1 protrudes over the insulating film PAS, the stress acting on the region (interface) where the electrode layer OPM1 protrudes over the insulating film PAS, The stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS becomes the stress in the same direction. As a result, according to the pad structure in the present embodiment, even if a thermal load is applied to the electrode layer OPM1, the occurrence of cracks in the insulating film PAS can be suppressed.

続いて、半導体チップＣＨＰに形成されているパッド構造ＰＡＤと、配線基板ＷＢに形成されているリードＬＤ１とをワイヤで接続する（ワイヤボンディング工程）。具体的には、図２３に示すように、まず、キャピラリＣＡＰを半導体チップＣＨＰに形成されているパッド構造ＰＡＤに押し付けてファーストボンディングする。その後、図２４に示すように、キャピラリＣＡＰを移動させて、配線基板ＷＢに形成されているリードＬＤ１にワイヤＷをセカンドボンディングする。このようにして、半導体チップＣＨＰに形成されているパッド構造ＰＡＤと、配線基板ＷＢに形成されているリードＬＤ１とをワイヤＷで接続することができる。   Subsequently, the pad structure PAD formed on the semiconductor chip CHP and the lead LD1 formed on the wiring board WB are connected by a wire (wire bonding step). Specifically, as shown in FIG. 23, first, the capillary CAP is pressed against the pad structure PAD formed on the semiconductor chip CHP to perform first bonding. Thereafter, as shown in FIG. 24, the capillary CAP is moved, and the wire W is second-bonded to the lead LD1 formed on the wiring board WB. In this way, the pad structure PAD formed on the semiconductor chip CHP and the lead LD1 formed on the wiring board WB can be connected by the wire W.

ここで、上述したワイヤボンディング工程では、キャピラリＣＡＰによるボンディング荷重と熱負荷が加えられた状態で、ファーストボンディングおよびセカンドボンディングが行なわれる。このことから、例えば、半導体チップＣＨＰのパッド構造ＰＡＤにワイヤＷ（ボール部）を接続するファーストボンディングの際、半導体チップＣＨＰに形成されているパッド構造ＰＡＤには、キャピラリＣＡＰによるボンディング荷重と熱負荷が加えられる。したがって、キャピラリＣＡＰによるボンディング荷重によって、パッドＰＡＤ１が変形して絶縁膜ＰＡＳを破壊するおそれがあるとともに、電極層ＯＰＭ１に熱負荷が加わって電極層ＯＰＭ１が膨張することにより、異種接合面である電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。さらには、ワイヤボンディング工程の終了後、電極層ＯＰＭ１が常温（室温）に戻る際にも、電極層ＯＰＭ１に収縮作用が働いて、電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。   Here, in the wire bonding process described above, first bonding and second bonding are performed in a state where a bonding load and a thermal load are applied by the capillary CAP. From this, for example, in the first bonding in which the wire W (ball portion) is connected to the pad structure PAD of the semiconductor chip CHP, the pad structure PAD formed on the semiconductor chip CHP has a bonding load and a thermal load due to the capillary CAP. Is added. Therefore, the pad PAD1 may be deformed by the bonding load by the capillary CAP to destroy the insulating film PAS, and the electrode layer OPM1 is expanded by applying a thermal load to the electrode layer OPM1, so that the electrode which is a heterogeneous bonding surface It is considered that stress acts on the interface between the layer OPM1 and the insulating film PAS. Furthermore, when the electrode layer OPM1 returns to normal temperature (room temperature) after the wire bonding process is finished, the contraction action acts on the electrode layer OPM1 and stress acts on the interface between the electrode layer OPM1 and the insulating film PAS. Conceivable.

しかし、本実施の形態によれば、図１９に示すように、まず、パッドＰＡＤ１の厚さをＡとし、電極層ＯＰＭ１の厚さをＤとする場合、Ａ＜Ｄの関係が成立している。すなわち、パッドＰＡＤ１の厚さよりも電極層ＯＰＭ１の厚さのほうが大きくなっている。これにより、パッドＰＡＤ１と電気的に接続するワイヤ（図示せず）を形成する際、電極層ＯＰＭ１を、パッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として充分に機能させることができる。この結果、キャピラリＣＡＰによるボンディング荷重のパッドＰＡＤ１への伝達をこの電極層ＯＰＭ１で抑制することができるため、このボンディング荷重によって、パッドＰＡＤ１が変形して絶縁膜ＰＡＳを破壊することを効果的に抑制することができる。   However, according to the present embodiment, as shown in FIG. 19, first, when the thickness of the pad PAD1 is A and the thickness of the electrode layer OPM1 is D, the relationship of A <D is established. . That is, the thickness of the electrode layer OPM1 is larger than the thickness of the pad PAD1. Thus, when forming a wire (not shown) electrically connected to the pad PAD1, the electrode layer OPM1 can sufficiently function as a buffer material that suppresses the transmission of the bonding load to the pad PAD1. As a result, transmission of the bonding load by the capillary CAP to the pad PAD1 can be suppressed by the electrode layer OPM1, so that it is possible to effectively suppress the pad PAD1 from being deformed and destroying the insulating film PAS by the bonding load. can do.

さらに、本実施の形態によれば、単に電極層ＯＰＭ１の周縁部が、平面視において、パッドＰＡＤ１の周縁部よりも内側に位置する（図１１では開口部ＯＰ１の内側に位置し、図１９ではパッドＰＡＤ１の周縁部と絶縁膜ＰＡＳに形成された開口部ＯＰ１の端部との間に位置する）ように電極層ＯＰＭ１を形成するだけでなく、図１９に示すように、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ≒Ｄ（図１１ではＢ≧Ｄ、図１９ではＢ＜Ｄ）を前提として、Ａ＜Ｂの関係を成立させることにより、Ｂ＞Ｃの関係を成立させている。これらの条件が成立することにより、たとえ絶縁膜ＰＡＳ上に電極層ＯＰＭ１をはみ出して形成したとしても、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、電極層ＯＰＭ１に熱負荷が加わったとしても、この絶縁膜ＰＡＳにクラックが発生することも抑制できる。   Furthermore, according to the present embodiment, the peripheral portion of the electrode layer OPM1 is simply positioned on the inner side of the peripheral portion of the pad PAD1 in plan view (in FIG. 11, it is positioned inside the opening OP1, and in FIG. In addition to forming the electrode layer OPM1 so as to be located between the peripheral edge of the pad PAD1 and the end of the opening OP1 formed in the insulating film PAS, as shown in FIG. 19, the thickness of the pad PAD1 Is A, the thickness of the insulating film PAS is B, the amount of protrusion of the electrode layer OPM1 protruding from the inside of the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, and the thickness of the electrode layer OPM1 Assuming that D is D, assuming that B≈D (B ≧ D in FIG. 11, B <D in FIG. 19), the relationship A> B is established, and the relationship B> C is established. Yes. By satisfying these conditions, even if the electrode layer OPM1 protrudes over the insulating film PAS, the stress acting on the region (interface) where the electrode layer OPM1 protrudes over the insulating film PAS, The stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS becomes the stress in the same direction. As a result, according to the pad structure in the present embodiment, even if a thermal load is applied to the electrode layer OPM1, the occurrence of cracks in the insulating film PAS can be suppressed.

次に、図２５に示すように、半導体チップＣＨＰ、ワイヤＷ，配線基板ＷＢの表面を覆うように、例えば、樹脂ＭＲからなる封止体を形成する（モールド工程）。このモールド工程でも加熱処理が加えられる。   Next, as shown in FIG. 25, a sealing body made of, for example, a resin MR is formed so as to cover the surfaces of the semiconductor chip CHP, the wires W, and the wiring board WB (molding process). Heat treatment is also applied in this molding process.

したがって、この加熱処理によって、電極層ＯＰＭ１に熱負荷が加わって電極層ＯＰＭ１が膨張することにより、異種接合面である電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。さらには、モールド工程の終了後、電極層ＯＰＭ１が常温（室温）に戻る際にも、電極層ＯＰＭ１に収縮作用が働いて、電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。   Therefore, it is considered that a stress is applied to the interface between the electrode layer OPM1 which is a heterogeneous bonding surface and the insulating film PAS by applying a heat load to the electrode layer OPM1 and expanding the electrode layer OPM1 by this heat treatment. Further, it is considered that after the molding process is finished, the electrode layer OPM1 returns to normal temperature (room temperature), so that the electrode layer OPM1 contracts and stress acts on the interface between the electrode layer OPM1 and the insulating film PAS. It is done.

しかし、本実施の形態によれば、単に電極層ＯＰＭ１の周縁部が、平面視において、パッドＰＡＤ１の周縁部よりも内側に位置する（図１１では開口部ＯＰ１の内側に位置し、図１９ではパッドＰＡＤ１の周縁部と絶縁膜ＰＡＳに形成された開口部ＯＰ１の端部との間に位置する）ように電極層ＯＰＭ１を形成するだけでなく、図１９に示すように、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ≒Ｄ（図１１ではＢ≧Ｄ、図１９ではＢ＜Ｄ）を前提として、Ａ＜Ｂの関係を成立させることにより、Ｂ＞Ｃの関係を成立させている。これらの条件が成立することにより、たとえ絶縁膜ＰＡＳ上に電極層ＯＰＭ１をはみ出して形成したとしても、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、電極層ＯＰＭ１に熱負荷が加わったとしても、この絶縁膜ＰＡＳにクラックが発生することを抑制できる。   However, according to the present embodiment, the peripheral edge portion of the electrode layer OPM1 is simply positioned inside the peripheral edge portion of the pad PAD1 in plan view (in FIG. 11, it is positioned inside the opening OP1 and in FIG. In addition to forming the electrode layer OPM1 so as to be located between the peripheral edge of the pad PAD1 and the end of the opening OP1 formed in the insulating film PAS, as shown in FIG. 19, the thickness of the pad PAD1 Is A, the thickness of the insulating film PAS is B, the amount of protrusion of the electrode layer OPM1 protruding from the inside of the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, and the thickness of the electrode layer OPM1 Assuming that D is D, assuming that B≈D (B ≧ D in FIG. 11, B <D in FIG. 19), the relationship A> B is established, and the relationship B> C is established. Yes. By satisfying these conditions, even if the electrode layer OPM1 protrudes over the insulating film PAS, the stress acting on the region (interface) where the electrode layer OPM1 protrudes over the insulating film PAS, The stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS becomes the stress in the same direction. As a result, according to the pad structure in the present embodiment, even if a thermal load is applied to the electrode layer OPM1, the occurrence of cracks in the insulating film PAS can be suppressed.

その後、図２６に示すように、配線基板ＷＢの裏面に形成されているリードＬＤ２に、例えば、半田からなる半田ボール（外部接続端子）ＳＢを取り付ける（半田ボール取り付け工程）。この半田ボール取り付け工程でも加熱処理が加えられる。   Thereafter, as shown in FIG. 26, for example, solder balls (external connection terminals) SB made of solder are attached to the leads LD2 formed on the back surface of the wiring board WB (solder ball attaching step). Heat treatment is also applied in this solder ball mounting process.

したがって、この加熱処理によって、電極層ＯＰＭ１に熱負荷が加わって電極層ＯＰＭ１が膨張することにより、異種接合面である電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。さらには、半田ボール取り付け工程の終了後、電極層ＯＰＭ１が常温（室温）に戻る際にも、電極層ＯＰＭ１に収縮作用が働いて、電極層ＯＰＭ１と絶縁膜ＰＡＳの間の界面に応力が働くと考えられる。   Therefore, it is considered that a stress is applied to the interface between the electrode layer OPM1 which is a heterogeneous bonding surface and the insulating film PAS by applying a heat load to the electrode layer OPM1 and expanding the electrode layer OPM1 by this heat treatment. Furthermore, after the solder ball mounting process is finished, when the electrode layer OPM1 returns to room temperature (room temperature), the electrode layer OPM1 has a contracting action, and stress acts on the interface between the electrode layer OPM1 and the insulating film PAS. it is conceivable that.

しかし、本実施の形態によれば、単に電極層ＯＰＭ１の周縁部が、平面視において、パッドＰＡＤ１の周縁部よりも内側に位置する（図１１では開口部ＯＰ１の内側に位置し、図１９ではパッドＰＡＤ１の周縁部と絶縁膜ＰＡＳに形成された開口部ＯＰ１の端部との間に位置する）ように電極層ＯＰＭ１を形成するだけでなく、図１９に示すように、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ≒Ｄ（図１１ではＢ≧Ｄ、図１９ではＢ＜Ｄ）を前提として、Ａ＜Ｂの関係を成立させることにより、Ｂ＞Ｃの関係を成立させている。これらの条件が成立することにより、たとえ絶縁膜ＰＡＳ上に電極層ＯＰＭ１をはみ出して形成したとしても、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、電極層ＯＰＭ１に熱負荷が加わったとしても、この絶縁膜ＰＡＳにクラックが発生することを抑制できる。以上のようにして、本実施の形態における半導体装置を製造することができる。   However, according to the present embodiment, the peripheral edge portion of the electrode layer OPM1 is simply positioned inside the peripheral edge portion of the pad PAD1 in plan view (in FIG. 11, it is positioned inside the opening OP1 and in FIG. In addition to forming the electrode layer OPM1 so as to be located between the peripheral edge of the pad PAD1 and the end of the opening OP1 formed in the insulating film PAS, as shown in FIG. 19, the thickness of the pad PAD1 Is A, the thickness of the insulating film PAS is B, the amount of protrusion of the electrode layer OPM1 protruding from the inside of the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, and the thickness of the electrode layer OPM1 Assuming that D is D, assuming that B≈D (B ≧ D in FIG. 11, B <D in FIG. 19), the relationship A> B is established, and the relationship B> C is established. Yes. By satisfying these conditions, even if the electrode layer OPM1 protrudes over the insulating film PAS, the stress acting on the region (interface) where the electrode layer OPM1 protrudes over the insulating film PAS, The stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS becomes the stress in the same direction. As a result, according to the pad structure in the present embodiment, even if a thermal load is applied to the electrode layer OPM1, the occurrence of cracks in the insulating film PAS can be suppressed. As described above, the semiconductor device in this embodiment can be manufactured.

なお、完成した半導体装置は、実装基板（マザーボードなど）に実装されて使用される。この半導体装置の使用時においては、半導体チップＣＨＰが動作することにより、半導体チップＣＨＰが発熱する。このため、この半導体チップＣＨＰの内部から生じた熱によって、半導体チップＣＨＰに形成されているパッド構造ＰＡＤに応力が加わることが考えられる。しかし、本実施の形態によれば、上述したようにパッド構造ＰＡＤに工夫を施しているため、半導体チップＣＨＰに形成されている絶縁膜ＰＡＳにクラックが発生することを抑制できる。つまり、本実施の形態によれば、半導体装置の信頼性を向上させることができる。   The completed semiconductor device is used by being mounted on a mounting board (such as a mother board). When the semiconductor device is used, the semiconductor chip CHP generates heat by operating the semiconductor chip CHP. For this reason, it is conceivable that stress is applied to the pad structure PAD formed in the semiconductor chip CHP due to heat generated from the inside of the semiconductor chip CHP. However, according to the present embodiment, since the pad structure PAD is devised as described above, it is possible to suppress the occurrence of cracks in the insulating film PAS formed in the semiconductor chip CHP. That is, according to this embodiment, the reliability of the semiconductor device can be improved.

＜ワイヤボンディング工程の詳細＞
以下に、上述したワイヤボンディング工程の詳細について、図面を参照しながら説明する。まず、図２７に示すように、放電トーチＴＣＨによる放電により、キャピラリＣＡＰから引き出されるワイヤＷの先端にボール部ＢＬを形成する。 <Details of wire bonding process>
Details of the above-described wire bonding step will be described below with reference to the drawings. First, as shown in FIG. 27, the ball portion BL is formed at the tip of the wire W drawn from the capillary CAP by the discharge by the discharge torch TCH.

そして、図２８に示すように、配線基板ＷＢに搭載された半導体チップＣＨＰのパッド構造ＰＡＤ上に、キャピラリＣＡＰの先端に形成されているボール部ＢＬをボンディングする（ファーストボンディング）。   Then, as shown in FIG. 28, the ball portion BL formed at the tip of the capillary CAP is bonded onto the pad structure PAD of the semiconductor chip CHP mounted on the wiring board WB (first bonding).

このときの詳細な様子を図２９に示す。図２９に示すように、キャピラリＣＡＰの先端に形成されているボール部ＢＬが半導体チップＣＨＰの電極層ＯＰＭ２にボンディングされていることがわかる。このとき、半導体チップＣＨＰに形成されている電極層ＯＰＭ２には、キャピラリＣＡＰによるボンディング荷重と熱負荷と超音波が加えられる。   The detailed state at this time is shown in FIG. As can be seen from FIG. 29, the ball portion BL formed at the tip of the capillary CAP is bonded to the electrode layer OPM2 of the semiconductor chip CHP. At this time, a bonding load, a thermal load, and an ultrasonic wave are applied to the electrode layer OPM2 formed on the semiconductor chip CHP by the capillary CAP.

ここで、本実施の形態によれば、図１９に示すように、まず、パッドＰＡＤ１の厚さをＡとし、電極層ＯＰＭ１の厚さをＤとする場合、Ａ＜Ｄの関係が成立している。すなわち、パッドＰＡＤ１の厚さよりも電極層ＯＰＭ１の厚さのほうが大きくなっている。これにより、パッドＰＡＤ１と電気的に接続するワイヤＷを形成する際、電極層ＯＰＭ１を、パッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として充分に機能させることができる。この結果、キャピラリＣＡＰによるボンディング荷重によって、パッドＰＡＤ１が変形して絶縁膜ＰＡＳを破壊することを効果的に抑制することができる。   Here, according to the present embodiment, as shown in FIG. 19, first, when the thickness of the pad PAD1 is A and the thickness of the electrode layer OPM1 is D, the relationship of A <D is established. Yes. That is, the thickness of the electrode layer OPM1 is larger than the thickness of the pad PAD1. Thereby, when forming the wire W electrically connected to the pad PAD1, the electrode layer OPM1 can sufficiently function as a buffer material that suppresses the transmission of the bonding load to the pad PAD1. As a result, it is possible to effectively suppress the pad PAD1 from being deformed and destroying the insulating film PAS due to the bonding load by the capillary CAP.

特に、図２９に示すように、パッドＰＡＤ２の下層には、複数の層間絶縁膜（層間絶縁膜ＩＬ１、層間絶縁膜ＩＬ２）および複数の配線（配線Ｌ１、配線Ｌ２）が形成されている。このため、例えば、パッドＰＡＤ２へのボンディング荷重の伝達を抑制する緩衝材としての電極層ＯＰＭ２の厚さが充分でない場合や、電極層ＯＰＭ２が形成されていない場合には、キャピラリＣＡＰによるボンディング荷重によって、パッドＰＡＤ２が変形する。すると、このパッドＰＡＤ２の変形による応力が、パッドＰＡＤ２の下層に形成されている層間絶縁膜（層間絶縁膜ＩＬ１、層間絶縁膜ＩＬ２）や配線（配線Ｌ１、配線Ｌ２）に伝わって、層間絶縁膜（層間絶縁膜ＩＬ１、層間絶縁膜ＩＬ２）へのクラックの発生や、配線（配線Ｌ１、配線Ｌ２）の断線につながる可能性が高くなる。   In particular, as shown in FIG. 29, a plurality of interlayer insulating films (interlayer insulating film IL1 and interlayer insulating film IL2) and a plurality of wirings (wiring L1 and wiring L2) are formed in the lower layer of pad PAD2. For this reason, for example, when the thickness of the electrode layer OPM2 as a buffer material that suppresses the transmission of the bonding load to the pad PAD2 is not sufficient, or when the electrode layer OPM2 is not formed, the bonding load by the capillary CAP The pad PAD2 is deformed. Then, the stress due to the deformation of the pad PAD2 is transmitted to the interlayer insulating film (interlayer insulating film IL1, interlayer insulating film IL2) and the wiring (wiring L1, wiring L2) formed under the pad PAD2, and the interlayer insulating film There is a high possibility of occurrence of cracks in (interlayer insulating film IL1, interlayer insulating film IL2) and disconnection of wiring (wiring L1, wiring L2).

しかし、本実施の形態では、上述したように、パッドＰＡＤ１の厚さよりも電極層ＯＰＭ１の厚さのほうが大きくなっている。これにより、パッドＰＡＤ１と電気的に接続するワイヤＷを形成する際、電極層ＯＰＭ１を、パッドＰＡＤ１へのボンディング荷重の伝達を抑制する緩衝材として充分に機能させることができる。この結果、キャピラリＣＡＰによるボンディング荷重により、平面視において、パッドＰＡＤ２の重なる層間絶縁膜（層間絶縁膜ＩＬ１、層間絶縁膜ＩＬ２）へのクラックの発生や、配線（配線Ｌ１、配線Ｌ２）の断線を効果的に防止することができる。   However, in the present embodiment, as described above, the thickness of the electrode layer OPM1 is larger than the thickness of the pad PAD1. Thereby, when forming the wire W electrically connected to the pad PAD1, the electrode layer OPM1 can sufficiently function as a buffer material that suppresses the transmission of the bonding load to the pad PAD1. As a result, due to the bonding load from the capillary CAP, cracks in the interlayer insulating film (interlayer insulating film IL1 and interlayer insulating film IL2) overlapping the pad PAD2 and disconnection of the wiring (wiring L1 and wiring L2) in plan view are caused. It can be effectively prevented.

さらに、本実施の形態によれば、単に電極層ＯＰＭ１の周縁部が、平面視において、パッドＰＡＤ１の周縁部よりも内側に位置する（図１１では開口部ＯＰ１の内側に位置し、図１９ではパッドＰＡＤ１の周縁部と絶縁膜ＰＡＳに形成された開口部ＯＰ１の端部との間に位置する）ように電極層ＯＰＭ１を形成するだけでなく、図１９に示すように、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ≒Ｄ（図１１ではＢ≧Ｄ、図１９ではＢ＜Ｄ）を前提として、Ａ＜Ｂの関係を成立させることにより、Ｂ＞Ｃの関係を成立させている。これらの条件が成立することにより、たとえ絶縁膜ＰＡＳ上に電極層ＯＰＭ１をはみ出して形成したとしても、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、電極層ＯＰＭ１に熱負荷が加わったとしても、この絶縁膜ＰＡＳにクラックが発生することも抑制できる。   Furthermore, according to the present embodiment, the peripheral portion of the electrode layer OPM1 is simply positioned on the inner side of the peripheral portion of the pad PAD1 in plan view (in FIG. 11, it is positioned inside the opening OP1, and in FIG. In addition to forming the electrode layer OPM1 so as to be located between the peripheral edge of the pad PAD1 and the end of the opening OP1 formed in the insulating film PAS, as shown in FIG. 19, the thickness of the pad PAD1 Is A, the thickness of the insulating film PAS is B, the amount of protrusion of the electrode layer OPM1 protruding from the inside of the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C, and the thickness of the electrode layer OPM1 Assuming that D is D, assuming that B≈D (B ≧ D in FIG. 11, B <D in FIG. 19), the relationship A> B is established, and the relationship B> C is established. Yes. By satisfying these conditions, even if the electrode layer OPM1 protrudes over the insulating film PAS, the stress acting on the region (interface) where the electrode layer OPM1 protrudes over the insulating film PAS, The stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS becomes the stress in the same direction. As a result, according to the pad structure in the present embodiment, even if a thermal load is applied to the electrode layer OPM1, the occurrence of cracks in the insulating film PAS can be suppressed.

次に、図３０に示すように、半導体チップＣＨＰ上のパッド構造ＰＡＤが形成されている位置から、キャピラリＣＡＰを移動させる。そして、図３１に示すように、配線基板ＷＢに形成されているリードＬＤ１にワイヤＷをセカンドボンディングする。このセカンドボンディングの際も超音波と熱負荷が加えられる。その後、図３２に示すように、セカンドボンディングしたワイヤＷをキャピラリＣＡＰから切断する。このようにして、半導体チップＣＨＰに形成されているパッド構造ＰＡＤと、配線基板ＷＢに形成されているリードＬＤ１とをワイヤＷで接続することができる。   Next, as shown in FIG. 30, the capillary CAP is moved from the position where the pad structure PAD is formed on the semiconductor chip CHP. Then, as shown in FIG. 31, the wire W is second bonded to the lead LD1 formed on the wiring board WB. Ultrasonic and thermal load are also applied during this second bonding. Thereafter, as shown in FIG. 32, the second bonded wire W is cut from the capillary CAP. In this way, the pad structure PAD formed on the semiconductor chip CHP and the lead LD1 formed on the wiring board WB can be connected by the wire W.

＜本実施の形態における効果＞
（１）本実施の形態における技術的思想によれば、図２９に示すように、パッドＰＡＤ２上に電極層ＯＰＭ２を形成し、この電極層ＯＰＭ２にワイヤＷを接続するように構成したので、ワイヤボンディング工程におけるパッドＰＡＤ２の変形を抑制できる。この結果、パッドＰＡＤ２の変形に起因する絶縁膜ＰＡＳへのクラック発生を抑制できる効果が得られる。 <Effect in the present embodiment>
(1) According to the technical idea of the present embodiment, as shown in FIG. 29, the electrode layer OPM2 is formed on the pad PAD2, and the wire W is connected to the electrode layer OPM2. Deformation of the pad PAD2 in the bonding process can be suppressed. As a result, an effect of suppressing the generation of cracks in the insulating film PAS due to the deformation of the pad PAD2 is obtained.

（２）本実施の形態における技術的思想によれば、図２９に示すように、パッドＰＡＤ２上に電極層ＯＰＭ２を形成し、この電極層ＯＰＭ２にワイヤＷを接続するように構成したので、ワイヤボンディング工程におけるパッドＰＡＤ２の変形を抑制できる。この結果、パッドＰＡＤ２の変形に起因する応力によって、パッドＰＡＤ２の下層に形成されている配線（配線Ｌ２、配線Ｌ１）に断線が生じることを抑制することができる効果が得られる。   (2) According to the technical idea of the present embodiment, as shown in FIG. 29, the electrode layer OPM2 is formed on the pad PAD2, and the wire W is connected to the electrode layer OPM2. Deformation of the pad PAD2 in the bonding process can be suppressed. As a result, it is possible to obtain an effect capable of suppressing the occurrence of disconnection in the wiring (the wiring L2 and the wiring L1) formed in the lower layer of the pad PAD2 due to the stress caused by the deformation of the pad PAD2.

（３）本実施の形態における技術的思想によれば、図２９に示すように、パッドＰＡＤ２上に電極層ＯＰＭ２を形成し、この電極層ＯＰＭ２にワイヤＷを接続するように構成したので、ワイヤボンディング工程におけるパッドＰＡＤ２の変形を抑制できる。この結果、パッドＰＡＤ２の変形に起因する応力によって、パッドＰＡＤ２の下層に形成されている層間絶縁膜（層間絶縁膜ＩＬ１、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬＮ）へクラックが発生することを抑制できる効果が得られる。   (3) According to the technical idea of the present embodiment, as shown in FIG. 29, the electrode layer OPM2 is formed on the pad PAD2, and the wire W is connected to the electrode layer OPM2. Deformation of the pad PAD2 in the bonding process can be suppressed. As a result, it is possible to suppress the occurrence of cracks in the interlayer insulating films (interlayer insulating film IL1, interlayer insulating film IL2, and interlayer insulating film ILN) formed under the pad PAD2 due to the stress caused by the deformation of the pad PAD2. An effect is obtained.

（４）本実施の形態における技術的思想によれば、単に電極層ＯＰＭ１の周縁部が、平面視において、パッドＰＡＤ１の周縁部よりも内側に位置する（図１１では開口部ＯＰ１の内側に位置し、図１９ではパッドＰＡＤ１の周縁部と絶縁膜ＰＡＳに形成された開口部ＯＰ１の端部との間に位置する）ように電極層ＯＰＭ１を形成するだけでなく、図１９に示すように、パッドＰＡＤ１の厚さをＡとし、絶縁膜ＰＡＳの厚さをＢとし、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量をＣとし、電極層ＯＰＭ１の厚さをＤとした場合に、Ｂ≒Ｄ（図１１ではＢ≧Ｄ、図１９ではＢ＜Ｄ）を前提として、Ａ＜Ｂの関係を成立させることにより、Ｂ＞Ｃの関係を成立させている。これらの条件が成立することにより、たとえ絶縁膜ＰＡＳ上に電極層ＯＰＭ１をはみ出して形成したとしても、絶縁膜ＰＡＳ上に電極層ＯＰＭ１がはみ出して形成されている領域（界面）に働く応力と、絶縁膜ＰＡＳ上に電極層ＯＰＭ１が形成されていない領域（界面）に働く応力とが、互いに同方向の応力となる。この結果、本実施の形態におけるパッド構造によれば、電極層ＯＰＭ１に熱負荷が加わったとしても、この絶縁膜ＰＡＳにクラックが発生することも抑制できる効果が得られる。   (4) According to the technical idea in the present embodiment, the peripheral portion of the electrode layer OPM1 is simply positioned inside the peripheral portion of the pad PAD1 in a plan view (in FIG. 11, it is positioned inside the opening OP1). In addition, in FIG. 19, not only the electrode layer OPM1 is formed so as to be located between the peripheral edge of the pad PAD1 and the end of the opening OP1 formed in the insulating film PAS), but as shown in FIG. The thickness of the pad PAD1 is A, the thickness of the insulating film PAS is B, and the amount of protrusion of the electrode layer OPM1 that protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is C. Assuming that the thickness of the electrode layer OPM1 is D, assuming that B≈D (B ≧ D in FIG. 11, B <D in FIG. 19), the relationship of A <B is established, so that B> C. A relationship is established. By satisfying these conditions, even if the electrode layer OPM1 protrudes over the insulating film PAS, the stress acting on the region (interface) where the electrode layer OPM1 protrudes over the insulating film PAS, The stress acting on the region (interface) where the electrode layer OPM1 is not formed on the insulating film PAS becomes the stress in the same direction. As a result, according to the pad structure in the present embodiment, even if a thermal load is applied to the electrode layer OPM1, an effect of suppressing the occurrence of cracks in the insulating film PAS is obtained.

（５）本実施の形態における技術的思想によれば、図１９に示すように、開口部ＯＰ１内から絶縁膜ＰＡＳの端部（開口部ＯＰ１の周囲）上にはみ出す電極層ＯＰＭ１のはみ出し量を小さくすることができるので、隣りの電極層ＯＰＭ２との接触を防止することができる。この結果、パッド間の距離（パッドピッチ）を低減できる効果が得られる。   (5) According to the technical idea in the present embodiment, as shown in FIG. 19, the amount of protrusion of the electrode layer OPM1 that protrudes from the opening OP1 to the end of the insulating film PAS (around the opening OP1) is set. Since it can be made small, contact with the adjacent electrode layer OPM2 can be prevented. As a result, an effect of reducing the distance between pads (pad pitch) can be obtained.

（６）例えば、図２９において、アルミニウム膜ＡＬからなるパッドＰＡＤ２に、金からなるワイヤＷを直接接続する場合、パッドＰＡＤ２の表面にアルミニウムと金との間に脆い合金層（ＡｌＡｕ４）が形成され、ボンディング強度の低下を招くおそれがある。しかし、本実施の形態における技術的思想によれば、図２９に示すように、パッドＰＡＤ２とワイヤＷとを直接接続せず、パッドＰＡＤ２上に形成したニッケル膜ＮＩとパラジウム膜ＰＤからなる電極層ＯＰＭ２を形成し、この電極層ＯＰＭ２とワイヤＷとを接続している。このため、本実施の形態における技術的思想によれば、脆い合金層（ＡｌＡｕ４）が生成されることはなく、ボンディング強度の向上を図ることができる。 (6) For example, in FIG. 29, when a wire W made of gold is directly connected to a pad PAD2 made of an aluminum film AL, a brittle alloy layer (AlAu 4 ) is formed between aluminum and gold on the surface of the pad PAD2. Therefore, there is a possibility that the bonding strength is reduced. However, according to the technical idea in the present embodiment, as shown in FIG. 29, the pad PAD2 and the wire W are not directly connected, and the electrode layer formed of the nickel film NI and the palladium film PD formed on the pad PAD2. OPM2 is formed, and this electrode layer OPM2 and the wire W are connected. For this reason, according to the technical idea in the present embodiment, a brittle alloy layer (AlAu 4 ) is not generated, and the bonding strength can be improved.

（７）本実施の形態における技術的思想は、ワイヤＷとして金ワイヤを使用する場合に限らず、ワイヤＷとして銅ワイヤを使用する場合にも有効である。なぜなら、例えば、銅ワイヤは、金ワイヤよりも硬いため、ワイヤボンディング時に加えるボンディング荷重が金ワイヤを使用した場合に比べて大きくなるからである。つまり、銅ワイヤを使用してワイヤボンディングを行なう場合、上記の脆い合金層（ＡｌＡｕ４）の生成は抑制できるものの、金ワイヤを使用してワイヤボンディングを行なう場合に比べてボンディング荷重が大きくなるため、ボンディング荷重に起因する絶縁膜ＰＡＳへのクラック発生、層間絶縁膜へのクラック発生、あるいは、配線の断線などの問題が顕在化しやすくなるからである。したがって、銅ワイヤを使用してワイヤボンディングを行なう場合に、本実施の形態における技術的思想を適用することにより、効果的に、絶縁膜ＰＡＳへのクラック発生、層間絶縁膜へのクラック発生、あるいは、配線の断線などを抑制することができる。 (7) The technical idea in the present embodiment is effective not only when a gold wire is used as the wire W but also when a copper wire is used as the wire W. This is because, for example, since a copper wire is harder than a gold wire, the bonding load applied during wire bonding is larger than when a gold wire is used. That is, when wire bonding is performed using a copper wire, although the formation of the brittle alloy layer (AlAu 4 ) can be suppressed, the bonding load becomes larger than when wire bonding is performed using a gold wire. This is because problems such as the generation of cracks in the insulating film PAS, the generation of cracks in the interlayer insulating film, or the disconnection of the wiring due to the bonding load are easily realized. Therefore, when wire bonding is performed using a copper wire, by applying the technical idea in the present embodiment, it is possible to effectively generate cracks in the insulating film PAS, cracks in the interlayer insulating film, or The disconnection of the wiring can be suppressed.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

たとえば、前記実施の形態では、使用する半導体チップの半導体素子が、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなることについて説明したが、これに限定されるものではなく、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。また、前記実施の形態では、電極層に接続する導電性部材として、ワイヤを用いることについて説明したが、これに限定されるものではなく、突起状電極（バンプ電極）であっても良い。このとき、突起状電極は、図２９に示すように、キャピラリＣＡＰの先端に形成されているボール部ＢＬを半導体チップの電極層ＯＰＭ２にボンディングした後、ワイヤＷを切断することで形成される。また、突起状電極は、例えば金（Ａｕ）からなる。そして、電極層に接続する導電性部材として突起状電極を用いる場合には、図３３に示すように、半導体チップＣＨＰの表面が配線基板ＷＢ（基材）と対向するように、配線基板ＷＢ（基材）に半導体チップＣＨＰを搭載し、突起状電極ＢＭＰとリードＬＤ１とを電気的に接続する。   For example, in the above-described embodiment, it has been described that the semiconductor element of the semiconductor chip to be used is composed of a MISFET (Metal Insulator Semiconductor Field Effect Transistor). However, the present invention is not limited to this, and a MOSFET (Metal Oxide Semiconductor Field Effect). Transistor). In the above-described embodiment, the use of a wire as the conductive member connected to the electrode layer has been described. However, the present invention is not limited to this, and a protruding electrode (bump electrode) may be used. At this time, the protruding electrode is formed by cutting the wire W after bonding the ball portion BL formed at the tip of the capillary CAP to the electrode layer OPM2 of the semiconductor chip, as shown in FIG. The protruding electrode is made of, for example, gold (Au). When the protruding electrode is used as the conductive member connected to the electrode layer, as shown in FIG. 33, the wiring substrate WB ( A semiconductor chip CHP is mounted on the base material, and the protruding electrodes BMP and the leads LD1 are electrically connected.

本発明は、半導体装置を製造する製造業に幅広く利用することができる。   The present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.

１Ｓ 半導体基板
ＡＤ 接着材
ＡＬ アルミニウム膜
ＡＲ 領域
ＢＬ ボール部
ＢＭＰ 突起状電極
ＣＡＰ キャピラリ
ＣＨＰ 半導体チップ
ＣＩＬ コンタクト層間絶縁膜
ＣＮＴ コンタクトホール
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬＮ 層間絶縁膜
ＬＤ１ リード
ＬＤ２ リード
Ｌ１ 配線
Ｌ２ 配線
ＭＲ 樹脂
ＮＩ ニッケル膜
ＯＰ 開口部
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＰＭ 電極層
ＯＰＭ１ 電極層
ＯＰＭ２ 電極層
ＰＡＤ パッド構造
ＰＡＤ１ パッド
ＰＡＤ２ パッド
ＰＡＳ 絶縁膜
ＰＤ パラジウム膜
ＰＬＧ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＡ 半導体装置
ＳＢ 半田ボール
ＴＣＨ 放電トーチ
ＴＩＮ１ 窒化チタン膜
ＴＩＮ２ 窒化チタン膜
Ｗ ワイヤ
ＷＢ 配線基板 1S Semiconductor substrate AD Adhesive material AL Aluminum film AR region BL Ball part BMP Protruding electrode CAP Capillary CHP Semiconductor chip CIL Contact interlayer insulation film CNT Contact hole IL1 Interlayer insulation film IL2 Interlayer insulation film ILN Interlayer insulation film LD1 Lead LD2 Lead L1 Wiring L2 Wiring MR Resin NI Nickel film OP Opening OP1 Opening OP2 Opening OPM Electrode layer OPM1 Electrode layer OPM2 Electrode layer PAD Pad structure PAD1 Pad PAD2 Pad PAS Insulating film PD Palladium film PLG Plug Qn n-channel MISFET
Qp p-channel MISFET
SA semiconductor device SB solder ball TCH discharge torch TIN1 titanium nitride film TIN2 titanium nitride film W wire WB wiring board

Claims (20)

（ａ）表面、前記表面に形成されたパッド、前記パッドの一部を露出するように前記表面上に形成された絶縁膜、および、平面視において、前記パッドと重なるように形成され、かつ、前記パッドの前記一部と接触する電極層を有する半導体チップと、
（ｂ）前記電極層と電気的に接続される導電性部材とを含み、
前記電極層の周縁部は、平面視において、前記パッドの周縁部よりも内側に位置しており、
前記絶縁膜の厚さは、前記パッドの厚さよりも大きく、
前記絶縁膜は、前記パッドの前記一部を露出する開口部を有しており、
前記絶縁膜の厚さは、平面視における前記絶縁膜の前記開口部の端部から前記電極層の周縁部までの距離よりも大きいことを特徴とする半導体装置。 (A) a surface, a pad formed on the surface, an insulating film formed on the surface so as to expose a part of the pad, and formed so as to overlap the pad in plan view; and A semiconductor chip having an electrode layer in contact with the part of the pad;
(B) including a conductive member electrically connected to the electrode layer;
The peripheral portion of the electrode layer is located inside the peripheral portion of the pad in plan view,
The thickness of the insulating film is larger than the thickness of the pad,
The insulating film has an opening that exposes the part of the pad;
The thickness of the said insulating film is larger than the distance from the edge part of the said opening part of the said insulating film to the peripheral part of the said electrode layer in planar view, The semiconductor device characterized by the above-mentioned. 請求項１記載の半導体装置であって、
前記電極層の厚さは、前記絶縁膜の厚さよりも大きいことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The thickness of the said electrode layer is larger than the thickness of the said insulating film, The semiconductor device characterized by the above-mentioned. 請求項２記載の半導体装置であって、
前記電極層の周縁部は、平面視において、前記パッドの周縁部と前記絶縁膜に形成されている前記開口部の端部との間に位置していることを特徴とする半導体装置。 The semiconductor device according to claim 2,
The semiconductor device according to claim 1, wherein the peripheral portion of the electrode layer is located between the peripheral portion of the pad and an end portion of the opening formed in the insulating film in a plan view. 請求項１記載の半導体装置であって、
前記電極層の厚さは、前記絶縁膜の厚さ以下であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The thickness of the said electrode layer is below the thickness of the said insulating film, The semiconductor device characterized by the above-mentioned. 請求項１記載の半導体装置であって、
前記絶縁膜において、前記パッドの表面から、前記絶縁膜上に形成された前記電極層までの間隔は、平面視における前記絶縁膜の前記開口部の端部から前記電極層の周縁部までの距離よりも大きいことを特徴とする半導体装置。 The semiconductor device according to claim 1,
In the insulating film, the distance from the surface of the pad to the electrode layer formed on the insulating film is the distance from the end of the opening of the insulating film to the peripheral edge of the electrode layer in plan view. A semiconductor device characterized by being larger than the above. 請求項１記載の半導体装置であって、
前記パッドと平面的に重なる下層には、層間絶縁膜および配線層が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device is characterized in that an interlayer insulating film and a wiring layer are formed in a lower layer overlapping with the pad in a planar manner. 請求項１記載の半導体装置であって、
前記電極層は、平面視において、前記パッドおよび前記絶縁膜の一部と重なるように形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the electrode layer is formed so as to overlap a part of the pad and the insulating film in a plan view. 請求項１記載の半導体装置であって、
前記電極層は、前記パッドの前記一部と直接接触していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the electrode layer is in direct contact with the part of the pad. 請求項１記載の半導体装置であって、
前記電極層は、前記パッドよりも硬い材料から形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the electrode layer is made of a material harder than the pad. 請求項９記載の半導体装置であって、
前記パッドは、アルミニウムを主成分とする膜を含むように形成されており、
前記電極層は、ニッケル膜を含むように形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 9,
The pad is formed so as to include a film mainly composed of aluminum,
The electrode layer is formed so as to include a nickel film. 請求項１記載の半導体装置であって、
前記電極層の厚さは、前記パッドの厚さよりも大きいことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The thickness of the said electrode layer is larger than the thickness of the said pad, The semiconductor device characterized by the above-mentioned. 請求項１記載の半導体装置であって、
前記パッドは、複数の導体膜を積層した積層膜から形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The said pad is formed from the laminated film which laminated | stacked the several conductor film, The semiconductor device characterized by the above-mentioned. 請求項１２記載の半導体装置であって、
前記パッドは、第１窒化チタン膜と、前記第１窒化チタン膜上に形成されたアルミニウムを主成分とする第１導体膜と、前記第１導体膜上に形成された第２窒化チタン膜から形成されていることを特徴とする半導体装置。 A semiconductor device according to claim 12,
The pad includes a first titanium nitride film, a first conductor film mainly composed of aluminum formed on the first titanium nitride film, and a second titanium nitride film formed on the first conductor film. A semiconductor device formed. 請求項１記載の半導体装置であって、
前記電極層は、ニッケル膜と、前記ニッケル膜上に形成されたパラジウム膜から形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The electrode layer is formed of a nickel film and a palladium film formed on the nickel film. 請求項１記載の半導体装置であって、
前記導電性部材は、金からなる金ワイヤ、銅からなる銅ワイヤ、あるいは、金からなる突起状電極から形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The conductive member is formed of a gold wire made of gold, a copper wire made of copper, or a protruding electrode made of gold. 請求項１記載の半導体装置であって、
前記絶縁膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device is characterized in that the insulating film is formed of a silicon nitride film. 以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）リードを有する基材を準備する工程；
（ｂ）前記（ａ）工程の後、表面、前記表面に形成されたパッド、前記パッドの一部を露出するように前記表面上に形成された絶縁膜、平面視において前記パッドと重なるように形成され、かつ、前記パッドの前記一部と接触する電極層、および、前記表面とは反対側の裏面を有する半導体チップを、前記裏面が前記基材と対向するように、前記基材に搭載する工程；
（ｃ）前記（ｂ）工程の後、導電性部材を介して前記電極層と前記リードとを電気的に接続する工程；
ここで、
前記電極層の周縁部は、平面視において、前記パッドの周縁部よりも内側に位置しており、
前記絶縁膜の厚さは、前記パッドの厚さよりも大きく、
前記絶縁膜は、前記パッドの前記一部を露出する開口部を有しており、
前記絶縁層の厚さは、平面視における前記絶縁膜の前記開口部の端部から前記電極層の周縁部までの距離よりも大きい。 A method for manufacturing a semiconductor device comprising the following steps:
(A) preparing a substrate having leads;
(B) After the step (a), the surface, the pad formed on the surface, the insulating film formed on the surface so as to expose a part of the pad, so as to overlap the pad in plan view An electrode layer formed and in contact with the part of the pad and a semiconductor chip having a back surface opposite to the front surface are mounted on the base material so that the back surface faces the base material The step of:
(C) a step of electrically connecting the electrode layer and the lead through a conductive member after the step (b);
here,
The peripheral portion of the electrode layer is located inside the peripheral portion of the pad in plan view,
The thickness of the insulating film is larger than the thickness of the pad,
The insulating film has an opening that exposes the part of the pad;
The thickness of the insulating layer is larger than the distance from the end of the opening of the insulating film to the peripheral edge of the electrode layer in plan view. 請求項１７記載の半導体装置の製造方法であって、
前記（ｃ）工程は、キャピラリを用いて行なわれ、
さらに、前記（ｃ）工程では、前記電極層に、前記キャピラリによるボンディング荷重と、熱負荷が加えられることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 17,
The step (c) is performed using a capillary,
Furthermore, in the step (c), a bonding load due to the capillary and a thermal load are applied to the electrode layer. 請求項１８記載の半導体装置の製造方法であって、
前記電極層の厚さは、前記絶縁膜の厚さよりも大きいことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 18,
The method of manufacturing a semiconductor device, wherein the thickness of the electrode layer is larger than the thickness of the insulating film. 請求項１９記載の半導体装置の製造方法であって、
前記電極層の前記周縁部は、平面視において、前記パッドの周縁部と前記絶縁膜に形成されている前記開口部の端部との間に位置していることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 19,
The semiconductor device according to claim 1, wherein the peripheral portion of the electrode layer is located between the peripheral portion of the pad and an end portion of the opening formed in the insulating film in a plan view. Method.
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