JP2012142486A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a structure that can achieve excellent heat radiation characteristics.SOLUTION: A semiconductor device comprises: a semiconductor substrate 5a on which a semiconductor element 12 is formed; an interlayer insulation film 5c formed on the semiconductor substrate 5a; a wiring input/output pad 1 that is formed on the interlayer insulation film 5c and electrically connected to the semiconductor element 12; a land terminal 3 that is formed on the interlayer insulation film 5c and used for electrical connection to the outside; a rewiring 2 formed on the interlayer insulation film 5c, with a portion thereof connected to the wiring input/output pad 1 and with the other portion connected to the land terminal 3; and a non-connected rewiring 4 formed on the interlayer insulation film 5c, with a portion thereof connected to at least one of the land terminal 3 and the rewiring 2 and with the other portion thereof not connected to the land terminal 3 and the rewiring 2.

Description

本発明に開示する技術は、再配線を有する半導体装置に関する。具体的には、チップサイズパッケージ型の半導体装置、又は再配線を使用したパワーデバイスを有する半導体装置に関する。   The technology disclosed in the present invention relates to a semiconductor device having rewiring. Specifically, the present invention relates to a chip size package type semiconductor device or a semiconductor device having a power device using rewiring.

近年、デバイスの小型化を行うと同時にパワーデバイスのロジック又は制御回路との集積化若しくは小型化を行う技術の開発が進んでいる。また、厚い金属配線を用いた再配線加工を行って配線抵抗を下げることにより、低消費電力型のデバイスなどの開発も進んでいる。   2. Description of the Related Art In recent years, development of technology for downsizing a device and at the same time integrating or downsizing with a logic or control circuit of a power device has been advanced. In addition, development of low power consumption devices and the like is also progressing by performing rewiring processing using thick metal wiring to lower wiring resistance.

再配線を用いたデバイスの代表的なパッケージとしては、パッケージサイズの小型化用途又は三次元実装用途であるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）がある。ＣＳＰとは、半導体チップの外形寸法と略同じサイズの外形寸法を有する小型パッケージを指すものである。また、ＣＳＰは、再配線技術によって半導体チップ上に実装基板と電機的に接続するためのランド端子を格子状に設置された半導体装置である。   As a typical package of a device using rewiring, there is a CSP (Chip Size Package) that is used for reducing the package size or for three-dimensional mounting. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip. The CSP is a semiconductor device in which land terminals for electrical connection with a mounting substrate are installed on a semiconductor chip in a grid pattern by a rewiring technique.

Ｗ−ＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ ＣＳＰ）のような代表的なＣＳＰでは、半導体チップが個片化される前に、ウェハ状態で、半導体チップ（ウェハ）上に配線（再配線）を形成し、半導体チップ外部との電気的な接続をするための導電端子を設ける。その後に半導体チップが個片化される。そして、当該半導体装置（ＣＳＰ）の電子機器への組み込みは、プリント基板上又は他のパッケージ基台などの実装基板上への配線パターンに半田などを介して各導電端子を接続することによって行われる。   In a typical CSP such as a W-CSP (Wafer level CSP), wiring (redistribution) is formed on a semiconductor chip (wafer) in a wafer state before the semiconductor chip is separated into individual pieces. Conductive terminals are provided for electrical connection with the outside. Thereafter, the semiconductor chip is separated. The semiconductor device (CSP) is incorporated into an electronic device by connecting each conductive terminal to a wiring pattern on a printed circuit board or a mounting substrate such as another package base via solder. .

このようなＣＳＰ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）又はＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の半導体装置に比べて、多数の導電端子を設けることができる上に、小型化が可能であるという長所を有する。したがって、ＣＳＰ型の半導体装置は、軽薄短小な部品が要求される例えば携帯電話機又はデジタルスチルカメラの用途がある。   Such a CSP type semiconductor device can be provided with a larger number of conductive terminals than a semiconductor device such as SOP (Small Outline Package) or QFP (Quad Flat Package) having a lead pin protruding from the side. And, it has the advantage that it can be miniaturized. Therefore, the CSP type semiconductor device has applications such as a mobile phone or a digital still camera that require light, thin, and small parts.

以下に、図４〜図６を用いて、従来の半導体装置について説明する。   A conventional semiconductor device will be described below with reference to FIGS.

図４は、従来の半導体装置の例として、上記Ｗ−ＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ ＣＳＰ）に使用される配線のレイアウトを示す平面図であって、個片化されたＣＳＰの一部を示している。また、図５は、図４に示す半導体装置の概略構成を示す拡大断面であって、半導体チップの外部信号端子から再配線を用いてパッケージの半田端子を結ぶ構造を示している。また、図６は、従来の半導体装置としての上記Ｗ−ＣＳＰの外観模式図を示している。   FIG. 4 is a plan view showing a layout of wiring used in the W-CSP (Wafer level CSP) as an example of a conventional semiconductor device, and shows a part of the CSP separated into pieces. FIG. 5 is an enlarged cross-sectional view showing a schematic configuration of the semiconductor device shown in FIG. 4 and shows a structure in which the solder terminals of the package are connected from the external signal terminals of the semiconductor chip using rewiring. FIG. 6 is a schematic external view of the W-CSP as a conventional semiconductor device.

図４及び図５に示すように、半導体基板１００の表面部に入出力パッド１０１を有してなる半導体チップ１０７が形成されており、該半導体チップ１０７の上には、入出力パッド１０１の一部を露出するパッシベーション膜１０２が形成されている。また、入出力パッド１０１及びパッシベーション膜１０２の上には、銅からなる再配線１０３が形成されている。また、再配線１０３及びパッシベーション膜１０２の上には、樹脂モールド部１０４が形成されており、再配線１０３は樹脂モールド部１０４によって保護されている。また、樹脂モールド部１０４中には、再配線１０３と接続する銅からなるポスト１０５が形成されている。また、ポスト１０５の上端面には半田端子１０６が形成されており、パッケージ等との電気的な接続が行われている。ここで、半田端子１０６は、例えば図６に示すように、半導体チップ１０７の表面上に格子状に配置されている。このように格子状に半田端子１０６が配置されているのは、例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれるパッケージにＷ−ＣＳＰを実装する目的で、パッケージと実装基板とを接合させるためである。なお、図５の中央部には、配線部１１０、放熱用電極部１１１、及び孔５４が示されている。   As shown in FIGS. 4 and 5, a semiconductor chip 107 having an input / output pad 101 is formed on the surface portion of the semiconductor substrate 100, and one input / output pad 101 is formed on the semiconductor chip 107. A passivation film 102 exposing the portion is formed. A rewiring 103 made of copper is formed on the input / output pad 101 and the passivation film 102. Further, a resin mold part 104 is formed on the rewiring 103 and the passivation film 102, and the rewiring 103 is protected by the resin mold part 104. A post 105 made of copper connected to the rewiring 103 is formed in the resin mold portion 104. Further, a solder terminal 106 is formed on the upper end surface of the post 105, and electrical connection with a package or the like is performed. Here, as shown in FIG. 6, for example, the solder terminals 106 are arranged in a lattice pattern on the surface of the semiconductor chip 107. The reason why the solder terminals 106 are arranged in a grid is to join the package and the mounting substrate for the purpose of mounting the W-CSP in a package called BGA (Ball Grid Array), for example. In addition, the wiring part 110, the heat radiation electrode part 111, and the hole 54 are shown in the center part of FIG.

以上の構成を有する従来の半導体装置は、半導体チップ１０７において、例えば、ＭＯＳ型トランジスタのような半導体素子、ＰＮ接合にて形成されているダイオード、又はバイポーラ型トランジスタ等により発生する発熱部１１２が存在している。半導体チップ１０７は、パッシベーション膜１０８で覆われているため、外的な機械的又は化学的影響等から保護されている。また、半導体チップ１０７における入出力パッド１０１は、チップ外部との電気信号を導通するために形成されており、半導体チップ１０７から半田端子１０６を通して外部へ信号が取り出される。   The conventional semiconductor device having the above configuration includes a heat generating part 112 generated in the semiconductor chip 107 by, for example, a semiconductor element such as a MOS transistor, a diode formed by a PN junction, or a bipolar transistor. is doing. Since the semiconductor chip 107 is covered with the passivation film 108, it is protected from external mechanical or chemical influences. The input / output pad 101 in the semiconductor chip 107 is formed to conduct an electrical signal to the outside of the chip, and a signal is taken out from the semiconductor chip 107 through the solder terminal 106.

特開２００８−１８７１９７号公報JP 2008-187197 A

ところで、近年、ＣＳＰタイプの半導体装置において、高速駆動の場合又は高電流を印可する場合等、半導体チップの内部に熱を保持するものが増加している。上記従来の半導体装置の構成では、半導体チップ１０７内部で発生した熱は、半導体チップ１０７裏面から大気中に放出されるか、又は熱伝導性に優れた金属からなる配線から入出力パッド１０１、再配線１０３、及び半田端子１０６を通して放熱される。しかしながら、発熱量が増大すると、これらからの放熱だけでは、半導体チップ温度の上昇を抑制することは困難であるという問題があった。   By the way, in recent years, the number of CSP type semiconductor devices that retain heat inside a semiconductor chip is increasing, such as when driving at high speed or applying a high current. In the configuration of the conventional semiconductor device described above, the heat generated inside the semiconductor chip 107 is released into the atmosphere from the back surface of the semiconductor chip 107, or the input / output pad 101 is regenerated from the wiring made of metal having excellent thermal conductivity. Heat is radiated through the wiring 103 and the solder terminal 106. However, when the amount of heat generation increases, there is a problem that it is difficult to suppress an increase in the temperature of the semiconductor chip only by heat radiation from these.

前記に鑑み、本発明の目的は、良好な放熱特性を実現できる構造を有する半導体装置を提供することである。   In view of the above, an object of the present invention is to provide a semiconductor device having a structure capable of realizing good heat dissipation characteristics.

前記の目的を達成するために、本発明の半導体装置は、素子が形成された半導体基板と、半導体基板の上に形成された層間絶縁膜と、層間絶縁膜の上に形成され、素子と電気的に接続される第１の電極と、層間絶縁膜の上に形成され、外部との電気的な接続を行うランド端子と、層間絶縁膜の上に形成され、一方が第１の電極と接続され、他方がランド端子と接続する第１の配線と、層間絶縁膜の上に形成され、一方がランド端子及び第１の配線の少なくとも１つに接続され、他方がランド端子及び配線のいずれにも接続しない第２の配線とを備えている。   In order to achieve the above object, a semiconductor device of the present invention includes a semiconductor substrate on which an element is formed, an interlayer insulating film formed on the semiconductor substrate, and an interlayer insulating film formed on the semiconductor substrate. First electrodes connected to each other, a land terminal formed on the interlayer insulating film and electrically connected to the outside, and formed on the interlayer insulating film, one of which is connected to the first electrode And the other is formed on the interlayer insulating film, one is connected to at least one of the land terminal and the first wiring, and the other is either the land terminal or the wiring. Are also connected to the second wiring.

本発明の半導体装置において、ランド端子、第１の配線、及び第２の配線の厚みは、互いに等しいことが好ましい。   In the semiconductor device of the present invention, the land terminal, the first wiring, and the second wiring preferably have the same thickness.

本発明の半導体装置において、層間絶縁膜の上に形成され、第１の電極とは異なる第２の電極と、層間絶縁膜の上に形成され、第２の電極に接続され、ランド端子及び第１の配線のいずれにも接続しない第３の配線とをさらに備えていることが好ましい。   In the semiconductor device of the present invention, the second electrode formed on the interlayer insulating film and different from the first electrode, formed on the interlayer insulating film, connected to the second electrode, the land terminal and the first It is preferable to further include a third wiring that is not connected to any one of the first wirings.

本発明の半導体装置において、第３の配線及び第２の配線の厚みは、互いに等しいことが好ましい。   In the semiconductor device of the present invention, it is preferable that the third wiring and the second wiring have the same thickness.

本発明の半導体装置において、第１の配線、第２の配線、及びランド端子は、銅を含む金属からなることが好ましい。   In the semiconductor device of the present invention, it is preferable that the first wiring, the second wiring, and the land terminal are made of a metal containing copper.

本発明の半導体装置において、第１の配線、第２の配線、ランド端子、及び第３の配線は、銅を含む金属からなることが好ましい。   In the semiconductor device of the present invention, the first wiring, the second wiring, the land terminal, and the third wiring are preferably made of a metal containing copper.

本発明の半導体装置において、第１の配線は、第１の電極と接続する面において、Ｔｉ又はＴｉＷを含むアンダーバンプメタルを含んでいることが好ましい。   In the semiconductor device of the present invention, it is preferable that the first wiring includes an under bump metal containing Ti or TiW on the surface connected to the first electrode.

本発明の半導体装置において、第３の配線は、第２の電極と接続する面において、Ｔｉ又はＴｉＷを含むアンダーバンプメタルを含んでいることが好ましい。   In the semiconductor device of the present invention, it is preferable that the third wiring includes an under bump metal containing Ti or TiW on the surface connected to the second electrode.

本発明の半導体装置において、第１の電極は、Ａｌからなることが好ましい。   In the semiconductor device of the present invention, the first electrode is preferably made of Al.

本発明の半導体装置において、ランド端子の上に形成された半田端子をさらに備えていることが好ましい。   The semiconductor device of the present invention preferably further includes a solder terminal formed on the land terminal.

本発明の半導体装置において、層間絶縁膜と第１の配線との間に形成された第１の保護膜と、第１の保護膜と第１の配線との間に形成された第２の保護膜とをさらに備えていることが好ましい。   In the semiconductor device of the present invention, a first protective film formed between the interlayer insulating film and the first wiring, and a second protection formed between the first protective film and the first wiring. It is preferable to further include a film.

本発明の半導体装置において、第２の保護膜の厚みは、第１の保護膜の厚みよりも大きいことが好ましい。   In the semiconductor device of the present invention, the thickness of the second protective film is preferably larger than the thickness of the first protective film.

本発明の半導体装置において、第１の配線及び第２の配線の上に、ランド端子上を露出する一方で第１の配線及び第２の配線を覆うように形成された第３の保護膜をさらに備えていることが好ましい。   In the semiconductor device of the present invention, a third protective film formed on the first wiring and the second wiring so as to cover the first wiring and the second wiring while exposing the land terminal. Furthermore, it is preferable to provide.

本発明の半導体装置によると、外形の変更、新たな工程及び費用の発生なく、パッケージ単体で、従来の半導体装置に比べて優れた放熱特性を実現できる。   According to the semiconductor device of the present invention, it is possible to realize a heat radiation characteristic superior to that of a conventional semiconductor device with a single package without changing the outer shape, generating new processes and costs.

図１は、本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。FIG. 1 is a plan view showing the structure of the semiconductor device according to the first embodiment of the present invention. 図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であって、図１のII-II線に対応する断面図である。2A and 2B are cross-sectional views showing the structure of the semiconductor device according to the first embodiment of the present invention and corresponding to the line II-II in FIG. 図３は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図であって、図１のII-II線に対応する断面図である。FIG. 3 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention, and is a cross-sectional view corresponding to the line II-II in FIG. 図４は、従来の半導体装置の例として、Ｗ−ＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ ＣＳＰ）に使用される配線のレイアウトを示す平面図である。FIG. 4 is a plan view showing a wiring layout used in a W-CSP (Wafer level CSP) as an example of a conventional semiconductor device. 図５は、図４に示す半導体装置の概略構成を示す拡大断面図である。FIG. 5 is an enlarged cross-sectional view showing a schematic configuration of the semiconductor device shown in FIG. 図６は、従来の半導体装置としてのＷ−ＣＳＰの外観模式図である。FIG. 6 is a schematic external view of a W-CSP as a conventional semiconductor device.

（第１の実施形態）
以下に、図１並びに図２（ａ）及び（ｂ）を用いて、本発明の第１の実施形態に係る半導体装置について説明する。 (First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described below with reference to FIG. 1 and FIGS. 2 (a) and 2 (b).

図１は、本発明の第１の実施形態に係る半導体装置の例として、ＣＳＰタイプの半導体装置の構成を示す平面図であって、個片化されたＣＳＰの一部を示している。また、図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図であって、図１のII-II線に対応する断面を示している。   FIG. 1 is a plan view showing a configuration of a CSP type semiconductor device as an example of the semiconductor device according to the first embodiment of the present invention, and shows a part of a CSP separated into pieces. 2A and 2B are cross-sectional views showing the configuration of the semiconductor device according to the first embodiment of the present invention, and show a cross section corresponding to the line II-II in FIG. .

図１並びに図２（ａ）及び（ｂ）に示すように、例えば厚み０．７μｍ〜４μｍ程度のＡｌ合金材料からなり、外部との信号のやり取りをする配線入出力パッド１（第１の電極）を表面部に有する半導体チップ５の上には、例えば厚み０．５μｍ〜２μｍ程度の窒化シリコン又は酸化シリコン膜等の絶縁物からなり、配線入出力パッド１の一部を露出するパッシベーション膜８（第１の保護膜）が形成されている。このように半導体チップ５はパッシベーション膜８によって覆われて、外的な影響から保護されている。本実施形態に係る半導体装置は、これらの構造の上に、後述する再配線構造を備えている。なお、半導体チップ５には、例えば、ＭＯＳ型トランジスタのような半導体素子、ＰＮ接合にて形成されているダイオード、又はバイポーラ型トランジスタなどの発熱する半導体素子１２が形成されており、半導体チップ５表面の金属配線層によってそれらの素子が相互に電気的に接続されている。また、図２（ａ）及び（ｂ）においては、半導体基板５ａにおける素子分離領域５ｂによって区画された素子形成領域に、ゲート電極１２ａ及びソース・ドレイン拡散層１２ｂを有するトランジスタを例として示しており、該トランジスタは、各々が層間絶縁膜５ｃ中に形成された、ソース・ドレイン拡散層１２ｂに接続するコンタクトプラグ５ｄ、金属配線層５ｅ、及びビアプラグ５ｆを介して配線入出力パッド１に電気的に接続されている。   As shown in FIG. 1 and FIGS. 2A and 2B, a wiring input / output pad 1 (first electrode) made of, for example, an Al alloy material having a thickness of about 0.7 μm to 4 μm and for exchanging signals with the outside. The passivation film 8 is formed of an insulator such as a silicon nitride or silicon oxide film having a thickness of about 0.5 μm to 2 μm and exposes a part of the wiring input / output pad 1. A (first protective film) is formed. Thus, the semiconductor chip 5 is covered with the passivation film 8 and protected from external influences. The semiconductor device according to the present embodiment includes a rewiring structure to be described later on these structures. The semiconductor chip 5 includes a semiconductor element 12 such as a MOS transistor, a diode formed by a PN junction, or a semiconductor element 12 that generates heat such as a bipolar transistor. These elements are electrically connected to each other by the metal wiring layer. 2A and 2B show a transistor having a gate electrode 12a and a source / drain diffusion layer 12b in an element formation region partitioned by an element isolation region 5b in the semiconductor substrate 5a as an example. The transistor is electrically connected to the wiring input / output pad 1 through the contact plug 5d, the metal wiring layer 5e, and the via plug 5f, each of which is formed in the interlayer insulating film 5c and connected to the source / drain diffusion layer 12b. It is connected.

ここで、再配線構造は、電気的な接続に寄与する再配線（第１の配線）２と電気的な接続に寄与しない無接続再配線４とを含んでいる。具体的に、再配線２は、配線入出力パッド１と後述するランド端子３とを電気的に接続する役割を有するものである。一方、無接続再配線４は、再配線２を介して又は介さずに配線入出力パッド１又はランド端子３と接続されていても、電気的な接続には寄与しないものである。つまり、無接続再配線４は、配線入出力パッド１又はランド端子３と接続されていても、他のどの部分も、他の配線入出力パッド１にも他のランド端子３にも接続しない電気信号のやり取りに関わらない配線である。図２（ａ）及び（ｂ）に示すように、配線入出力パッド１及びパッシベーション膜８の上には、半導体チップ５上の配線入出力パッド１においてＡｌ合金とＣｕの相互拡散を防ぐことを目的とする厚み２００ｎｍ程度のＴｉ層及びＴｉＷ層の積層膜からなるアンダーバンプメタル層７が形成されており、該アンダーバンプメタル層７の上には、例えば厚み３μｍ〜１０μｍのＣｕ層からなる再配線２が形成されている。また、無接続再配線４は、再配線２と同様に、例えば厚み３μｍ〜１０μｍのＣｕ層から形成され、配線幅が１０μｍ〜３０μｍであって、パッシベーション膜８上に形成されたアンダーバンプメタル層７の上に設けられている。また同様に、本実施形態の半導体装置を実装基板へ端子を接続するためのランド端子３は、直径が１５０μｍ〜２５０μｍ程度であって、且つ、再配線２と同じ構成からなり、再配線２と接続して設けられている。つまり、再配線２は、５０μｍ〜１００μｍ程度の大きさの配線入出力パッド１とランド端子３とを電気的に接続している。このように、再配線２とランド端子３と無接続再配線４とは全て同じ膜構成を有している。   Here, the rewiring structure includes a rewiring (first wiring) 2 that contributes to electrical connection and a non-connection rewiring 4 that does not contribute to electrical connection. Specifically, the rewiring 2 has a role of electrically connecting the wiring input / output pad 1 and a land terminal 3 described later. On the other hand, the non-connection rewiring 4 does not contribute to electrical connection even if it is connected to the wiring input / output pad 1 or the land terminal 3 via or without the rewiring 2. That is, even if the non-connection rewiring 4 is connected to the wiring input / output pad 1 or the land terminal 3, no other part is connected to the other wiring input / output pad 1 or the other land terminal 3. Wiring not related to signal exchange. As shown in FIGS. 2A and 2B, on the wiring input / output pad 1 and the passivation film 8, it is possible to prevent mutual diffusion of Al alloy and Cu in the wiring input / output pad 1 on the semiconductor chip 5. An under bump metal layer 7 made of a laminated film of a target Ti layer and a TiW layer having a thickness of about 200 nm is formed. On the under bump metal layer 7, a re-layer made of a Cu layer having a thickness of 3 μm to 10 μm, for example, A wiring 2 is formed. Similarly to the rewiring 2, the unconnected rewiring 4 is formed of, for example, a Cu layer having a thickness of 3 μm to 10 μm, a wiring width of 10 μm to 30 μm, and an under bump metal layer formed on the passivation film 8. 7 is provided. Similarly, the land terminal 3 for connecting the terminal of the semiconductor device of the present embodiment to the mounting substrate has a diameter of about 150 μm to 250 μm and has the same configuration as the rewiring 2. Connected and provided. That is, the rewiring 2 electrically connects the wiring input / output pad 1 having a size of about 50 μm to 100 μm and the land terminal 3. As described above, the rewiring 2, the land terminal 3, and the non-connection rewiring 4 all have the same film configuration.

また、再配線構造は、再配線２及び無接続再配線４からなるが、これらの下部に形成された上記アンダーバンプメタル層７を含めて再配線構造と呼ぶこともできる。なお、アンダーバンプメタル層７には、再配線２を構成するＣｕ層を電解めっき工法にて形成するために、電流を導く膜として厚み２００ｎｍ〜７００ｎｍのＣｕシード層がその上層に含まれるが、電解めっき工法にてＣｕ層を堆積すると、アンダーバンプメタル層７に含まれるＣｕシード層との境界は不明確になることがある。また、アンダーバンプメタル層７は、ここではＴｉ層及びＴｉＷ層の積層膜からなる場合について説明したが、Ｔｉ層又はＴｉＷ層を含む膜構成とすることもできる。   The rewiring structure is composed of the rewiring 2 and the non-connection rewiring 4. The rewiring structure including the under bump metal layer 7 formed below the rewiring structure can also be called a rewiring structure. The under bump metal layer 7 includes a Cu seed layer having a thickness of 200 nm to 700 nm as a film for guiding a current in order to form a Cu layer constituting the rewiring 2 by an electrolytic plating method. When the Cu layer is deposited by the electrolytic plating method, the boundary with the Cu seed layer included in the under bump metal layer 7 may become unclear. Moreover, although the case where the under bump metal layer 7 is composed of a laminated film of a Ti layer and a TiW layer has been described here, a film configuration including a Ti layer or a TiW layer may be used.

ここで、再配線構造を構成する無接続再配線４は、例えば、図１に示すように、無接続再配線４Ｃ及び４Ｄ（第２の配線）では、その一部（一方）は、再配線２を介して又は介さずに、一つのランド端子３に接続されているが、その他の部分（他方）は、他のランド端子３又は配線入出力パッド１には接続されていない。このため、無接続再配線４Ｃ及び４Ｄでは、電気信号の伝播に寄与することはないが、無接続再配線４Ｃ及び４Ｄを構成する上記金属層は熱伝導性が良いので、放熱効果が得られる。また、無接続再配線４Ａ（第２の配線）では、その一部（一方）は、再配線２を介して配線入出力パッド１Ａ（第１の電極）に接続されているが、その他の部分（他方）は、他のランド端子３又は配線入出力パッド１には接続されていない。このため、無接続再配線４Ａは、電気信号の伝播に寄与することはないが、無接続再配線４Ａを構成する金属層は導電性が良いので、配線入出力パッド１から再配線２を通じて半導体チップ５内部で発生する熱を大気中に放散する効果が得られる。さらに、無接続再配線４Ｂ（第３の配線）では、その一部（一方）は、配線入出力パッド１Ｂ（第２の電極）に接続されているが、その他の部分（他方）は、他のランド端子３又は配線入出力パッド１には接続されていない。このため、無接続再配線４Ｂは、電気信号の伝播に寄与することはないが、無接続再配線４Ｂを構成する金属層は導電性が良いので、放熱効果が得られる。この場合、配線入出力パッド１Ｂが半導体素子１２の近傍に設けられていることにより、熱の伝播距離が小さくなるため、さらに大きな放熱熱効果が得られる。配線入出力パッド１Ｂを半導体素子１２の直上の領域に形成されるようにすると更に効果的に放熱することができる。   Here, as shown in FIG. 1, for example, as shown in FIG. 1, in the non-connection rewiring 4C and 4D (second wiring), a part (one) of the non-connection rewiring 4 constituting the rewiring structure is a rewiring. The other part (the other) is not connected to the other land terminal 3 or the wiring input / output pad 1, although it is connected to one land terminal 3 via or not. For this reason, the non-connection rewirings 4C and 4D do not contribute to the propagation of electrical signals, but the metal layer constituting the non-connection rewirings 4C and 4D has a good thermal conductivity, so that a heat dissipation effect can be obtained. . In the non-connection rewiring 4A (second wiring), a part (one) is connected to the wiring input / output pad 1A (first electrode) through the rewiring 2, but the other parts. The other is not connected to the other land terminal 3 or the wiring input / output pad 1. For this reason, the non-connection rewiring 4A does not contribute to the propagation of the electric signal, but the metal layer constituting the non-connection rewiring 4A has good conductivity. The effect of dissipating the heat generated inside the chip 5 into the atmosphere is obtained. Further, in the non-connection rewiring 4B (third wiring), a part (one) is connected to the wiring input / output pad 1B (second electrode), but the other part (the other) is other. It is not connected to the land terminal 3 or the wiring input / output pad 1. For this reason, the non-connection rewiring 4B does not contribute to the propagation of an electric signal, but the metal layer constituting the non-connection rewiring 4B has good conductivity, so that a heat dissipation effect is obtained. In this case, since the wiring input / output pad 1B is provided in the vicinity of the semiconductor element 12, the heat propagation distance is shortened, so that a larger heat radiation heat effect can be obtained. If the wiring input / output pad 1B is formed in a region immediately above the semiconductor element 12, heat can be radiated more effectively.

以上のように、無接続再配線４を本実施形態の半導体装置（ＣＳＰ）表面に設けることにより、半導体素子１２で発熱した熱が半導体チップ５に伝わって半導体チップ５自体の温度が上昇しても、発生する熱を無接続再配線４を通じて効率的に大気中へ逃すことができる。また、無接続再配線４の形成は、従来に比較して特別な製造工程を追加することなく可能であるため、コスト増加がないという効果が得られる。このように、熱を効率よく放出できるので、高速駆動又は大電流密度駆動が可能であって、配線の幅を必要以上に大きくする必要がない上に、温度上昇に起因する半導体素子の特性変動に対する動作上の設計マージンを削減することもでき、チップサイズの増加を抑制できるという効果も得られる。   As described above, by providing the connectionless rewiring 4 on the surface of the semiconductor device (CSP) of this embodiment, the heat generated by the semiconductor element 12 is transmitted to the semiconductor chip 5 and the temperature of the semiconductor chip 5 itself increases. However, the generated heat can be efficiently released to the atmosphere through the non-connection rewiring 4. Further, since the connectionless rewiring 4 can be formed without adding a special manufacturing process as compared with the conventional case, there is an effect that there is no increase in cost. As described above, since heat can be efficiently released, high-speed driving or large current density driving is possible, and it is not necessary to increase the width of the wiring more than necessary, and the characteristics of the semiconductor element change due to temperature rise. In addition, it is possible to reduce the operational design margin for the above, and to obtain an effect of suppressing an increase in chip size.

本実施形態では、再配線構造中に無接続再配線４を備えることにより、半導体チップ５内で発生する熱を効率良く放散する効果があるため、放熱体の面積が大きい方が放熱効果が大きくなる。したがって、ランド端子３、又はランド端子３と配線入出力パッド１を接続する再配線２が形成されている領域以外の領域になるべく多く、無接続再配線４（放熱電極）が形成されていることが好ましい。   In this embodiment, by providing the non-connection rewiring 4 in the rewiring structure, there is an effect of efficiently dissipating heat generated in the semiconductor chip 5, so that the heat dissipation effect is larger when the area of the radiator is larger. Become. Therefore, as many regions as possible other than the region where the land terminals 3 or the rewiring 2 for connecting the land terminals 3 and the wiring input / output pads 1 are formed, the non-connection rewiring 4 (heat radiation electrode) is formed. Is preferred.

なお、以上の半導体装置の構成において、ランド端子３の上に厚みが３０μｍ〜１００μｍであって、直径が１５０μｍ〜２５０μｍ程度の太さを有し、Ｃｕからなる円柱形状のポストを追加して、ＢＧＡパッケージとの結線を行う構成を採ることもできる。   In the above semiconductor device configuration, a cylindrical post made of Cu having a thickness of about 30 μm to 100 μm and a diameter of about 150 μm to 250 μm on the land terminal 3 is added, A configuration for connecting to the BGA package can also be adopted.

また、図２（ｂ）に示すように、再配線２、無接続再配線４、ランド端子３及びパッシベーション膜８の上に、これらを覆う薄膜の有機保護膜１１（第３の保護膜）を形成すると共に、該有機保護膜１１中の開口された部分に露出するランド端子３上に半田端子１０を格子状に形成することもできる。このようにすると、放熱面積が大きくなるため、従来の半導体装置の構造と比較して放熱性の改善が見られると共に、配線構造の表面を保護することができるという効果が得られる。また、半田端子１０の受け皿となる格子状に配置されたランド端子３と半田端子１０とを接続することで、ＢＧＡ型のパッケージと実装基板との接合が可能となる。   Further, as shown in FIG. 2B, a thin organic protective film 11 (third protective film) covering the rewiring 2, the non-connecting rewiring 4, the land terminal 3, and the passivation film 8 is provided. In addition to the formation, the solder terminals 10 may be formed in a lattice shape on the land terminals 3 exposed in the opened portions in the organic protective film 11. In this case, since the heat dissipation area is increased, the heat dissipation is improved as compared with the structure of the conventional semiconductor device, and the surface of the wiring structure can be protected. In addition, by connecting the land terminals 3 arranged in a lattice form serving as a tray for the solder terminals 10 and the solder terminals 10, it is possible to join the BGA type package and the mounting substrate.

本実施形態では、上述したように、再配線２とランド端子３と無接続再配線４とは全て同じ膜構成であって、それぞれが連続した膜からなる。すなわち、熱の伝導経路に接続部分が存在しないため、熱伝導が良いという効果がある。また、これらは全て、製造工程において同時に形成することができるため、製造工程数の増加又は製造コストの増加がないという効果がある。さらに、ランド端子３に半田端子１０又はポスト電極を設けることによって実装基板と接続するので、無接続再配線４と実装基板との間には必ず所定の間隙を有するため、無接続再配線４の表面には絶縁物からなる保護膜などで覆わない構造とすることができ、製造コストの増加を招くことなく、大きな放熱効果が得られる。   In the present embodiment, as described above, the rewiring 2, the land terminal 3, and the non-connection rewiring 4 all have the same film configuration, and each is formed of a continuous film. That is, since there is no connection portion in the heat conduction path, there is an effect that heat conduction is good. Moreover, since all of these can be formed simultaneously in the manufacturing process, there is an effect that there is no increase in the number of manufacturing processes or an increase in manufacturing cost. Further, since the land terminal 3 is connected to the mounting board by providing the solder terminal 10 or the post electrode, there is always a predetermined gap between the non-connecting rewiring 4 and the mounting board. The surface can be structured not to be covered with a protective film made of an insulating material, and a large heat radiation effect can be obtained without increasing the manufacturing cost.

（第２の実施形態）
以下に、図３を用いて、本発明の第２の実施形態に係る半導体装置について説明する。 (Second Embodiment)
The semiconductor device according to the second embodiment of the present invention will be described below with reference to FIG.

図３は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図であって、図１のII-II線に対応する断面を示している。   FIG. 3 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention, and shows a cross section corresponding to the line II-II in FIG.

図３に示す本実施形態に係る半導体装置は、パッシベーション膜８を覆うように、例えばポリイミド樹脂などの比較的高い温度耐性を有する絶縁性材料からなる厚み３μｍ〜８μｍ程度の有機保護膜９（第２の保護膜）が、アンダーバンプメタル７との間に設けられている点で、上述した第１の実施形態に係る半導体装置の構造と異なっているが、その他の構造は図１及び図２（ａ）を用いて説明した構造と同様である。また、本実施形態に係る半導体装置の構造を上述した図２（ｂ）の構造に適用することもできる。   The semiconductor device according to this embodiment shown in FIG. 3 has an organic protective film 9 (first film) having a thickness of about 3 μm to 8 μm made of an insulating material having a relatively high temperature resistance such as polyimide resin so as to cover the passivation film 8. 2 is different from the structure of the semiconductor device according to the first embodiment described above in that it is provided between the under bump metal 7 and the other structure. The structure is the same as that described with reference to (a). Further, the structure of the semiconductor device according to this embodiment can be applied to the structure of FIG.

本実施形態に係る半導体装置では、パッシベーション膜８の段差緩和又は再配線２の内部応力若しくは外的な機械的ストレスがパッシベーション膜８に伝達することを抑制する応力緩衝の目的として、上記有機保護膜９を備える点に特徴を有している。   In the semiconductor device according to the present embodiment, the organic protective film is used for the purpose of stress buffering which suppresses the step difference of the passivation film 8 or the transmission of internal stress or external mechanical stress of the rewiring 2 to the passivation film 8. 9 has a feature.

本実施形態に係る半導体装置によると、第１の実施形態と同様の配線構造を有することにより、半導体チップ５内の発熱を効果的に放散することができる上に、有機保護膜９を備えることにより、例えば半田端子を介してＣＳＰをＢＧＡなどのパッケージに接合する際に特に生じる機械的な衝撃を緩衝でき、半導体チップ５をより保護できるという効果が得られる。   According to the semiconductor device according to the present embodiment, by having the same wiring structure as that of the first embodiment, heat generated in the semiconductor chip 5 can be effectively dissipated and the organic protective film 9 is provided. Thus, for example, the mechanical shock that occurs particularly when the CSP is bonded to a package such as a BGA via a solder terminal can be buffered, and the semiconductor chip 5 can be further protected.

本発明は、例えばＣＳＰのような半導体チップ上に再配線構造を有する半導体装置にとって有用である。具体的には、半導体チップ内で半導体素子が発熱した場合であっても、効率よく放熱することができるため、半導体チップ状態で樹脂封止されたＷ−ＣＳＰ構造の半導体装置などにとって有用である。   The present invention is useful for a semiconductor device having a rewiring structure on a semiconductor chip such as a CSP. Specifically, even when the semiconductor element generates heat in the semiconductor chip, the heat can be efficiently radiated, which is useful for a semiconductor device having a W-CSP structure that is resin-sealed in a semiconductor chip state. .

１ 配線入出力パッド
１Ａ 配線入出力パッド
１Ｂ 配線入出力パッド
２ 再配線
３ ランド端子
４ 無接続再配線
４Ａ 無接続再配線
４Ｂ 無接続配線
４Ｃ 無接続再配線
４Ｄ 無接続再配線）
５ 半導体チップ
５ａ 半導体基板
５ｂ 素子分離領域
５ｃ 層間絶縁膜
５ｄ コンタクトプラグ
５ｅ 金属配線
５ｆ ビアプラグ
７ アンダーバンプメタル
８ パッシベーション膜
９ 有機保護膜
１０ 半田端子
１１ 有機保護膜
１２ 半導体素子
１２ａ ゲート電極
１２ｂ ソース・ドレイン拡散層 1 Wiring input / output pad 1A Wiring input / output pad 1B Wiring input / output pad 2 Rewiring 3 Land terminal 4 No connection rewiring 4A No connection rewiring 4B No connection wiring 4C No connection rewiring 4D No connection rewiring)
5 semiconductor chip 5a semiconductor substrate 5b element isolation region 5c interlayer insulating film 5d contact plug 5e metal wiring 5f via plug 7 under bump metal 8 passivation film 9 organic protective film 10 solder terminal 11 organic protective film 12 semiconductor element 12a gate electrode 12b source / drain Diffusion layer

Claims (13)

素子が形成された半導体基板と、
前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、前記素子と電気的に接続される第１の電極と、
前記層間絶縁膜の上に形成され、外部との電気的な接続を行うランド端子と、
前記層間絶縁膜の上に形成され、一方が前記第１の電極と接続され、他方が前記ランド端子と接続する第１の配線と、
前記層間絶縁膜の上に形成され、一方が前記ランド端子及び前記第１の配線の少なくとも１つに接続され、他方が前記ランド端子及び前記配線のいずれにも接続しない第２の配線とを備えていることを特徴とする半導体装置。 A semiconductor substrate on which an element is formed;
An interlayer insulating film formed on the semiconductor substrate;
A first electrode formed on the interlayer insulating film and electrically connected to the element;
A land terminal formed on the interlayer insulating film and electrically connected to the outside;
A first wiring formed on the interlayer insulating film, one connected to the first electrode and the other connected to the land terminal;
And a second wiring that is formed on the interlayer insulating film, one connected to at least one of the land terminal and the first wiring, and the other connected to neither the land terminal nor the wiring. A semiconductor device characterized by that. 前記ランド端子、前記第１の配線、及び第２の配線の厚みは、互いに等しいことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the land terminal, the first wiring, and the second wiring have the same thickness. 前記層間絶縁膜の上に形成され、前記第１の電極とは異なる第２の電極と、
前記層間絶縁膜の上に形成され、前記第２の電極に接続され、前記ランド端子及び前記第１の配線のいずれにも接続しない第３の配線とをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。 A second electrode formed on the interlayer insulating film and different from the first electrode;
And a third wiring formed on the interlayer insulating film, connected to the second electrode, and not connected to either the land terminal or the first wiring. Item 3. The semiconductor device according to Item 1 or 2. 前記第３の配線及び前記第２の配線の厚みは、互いに等しいことを特徴とする請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the third wiring and the second wiring have the same thickness. 前記第１の配線、前記第２の配線、及び前記ランド端子は、銅を含む金属からなることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first wiring, the second wiring, and the land terminal are made of a metal containing copper. 前記第１の配線、前記第２の配線、前記ランド端子、及び前記第３の配線は、銅を含む金属からなることを特徴とする請求項３又は４に記載の半導体装置。   5. The semiconductor device according to claim 3, wherein the first wiring, the second wiring, the land terminal, and the third wiring are made of a metal containing copper. 前記第１の配線は、前記第１の電極と接続する面において、Ｔｉ又はＴｉＷを含むアンダーバンプメタルを含んでいることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。   The said 1st wiring contains the under bump metal containing Ti or TiW in the surface connected to the said 1st electrode, The any one of Claims 1-6 characterized by the above-mentioned. Semiconductor device. 前記第３の配線は、前記第２の電極と接続する面において、Ｔｉ又はＴｉＷを含むアンダーバンプメタルを含んでいることを特徴とする請求項３、４、又は６に記載の半導体装置。   The semiconductor device according to claim 3, wherein the third wiring includes an under bump metal containing Ti or TiW on a surface connected to the second electrode. 前記第１の電極は、Ａｌからなることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first electrode is made of Al. 前記ランド端子の上に形成された半田端子をさらに備えていることを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a solder terminal formed on the land terminal. 前記層間絶縁膜と前記第１の配線との間に形成された第１の保護膜と、
前記第１の保護膜と前記第１の配線との間に形成された第２の保護膜とをさらに備えていることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体装置。 A first protective film formed between the interlayer insulating film and the first wiring;
11. The apparatus according to claim 1, further comprising a second protective film formed between the first protective film and the first wiring. Semiconductor device. 前記第２の保護膜の厚みは、前記第１の保護膜の厚みよりも大きいことを特徴とする請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein a thickness of the second protective film is larger than a thickness of the first protective film. 前記第１の配線及び前記第２の配線の上に、前記ランド端子上を露出する一方で前記第１の配線及び前記第２の配線を覆うように形成された第３の保護膜をさらに備えていることを特徴とする請求項１〜１２のうちのいずれか１項に記載の半導体装置。   A third protective film is further provided on the first wiring and the second wiring so as to cover the first wiring and the second wiring while exposing the land terminal. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
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