JP2012141730A - Operating clock generation device and processor - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To suppress any surplus operating clock from being output due to any glitch in an operating clock generation device for generating an operating clock whose frequency is switchable and a processor equipped with a plurality of circuits which operate with the operating clock generated by the operating clock generation device.SOLUTION: After a counter value is set to the predetermined number, a counter 7 subtracts one counter value each time one reference clock PS0 is counted, and when the counter value becomes "0", outputs a carry signal C-SEL (reference clock PS0 for one cycle) in an H level from a carry terminal 7d, and resets the above mentioned counter value to the above mentioned predetermined number. When a switching value is input to a val_max terminal 7c of the counter 7, the above mentioned predetermined number is changed to the value. A clock gating cell 9 outputs only the reference clock PS0 which has started up when the carry signal C-SEL is the H level as an operating clock BCLK.

Description

本発明は、周波数の切換が可能な動作クロックを生成する動作クロック生成装置、及び、その動作クロック生成装置が生成する動作クロックによって動作する回路を複数備えた処理装置に関する。   The present invention relates to an operation clock generation device that generates an operation clock whose frequency can be switched, and a processing device including a plurality of circuits that operate according to the operation clock generated by the operation clock generation device.

従来、ＣＰＵ等のように、入力された動作クロックによって動作する回路を備えた処理装置では、消費電力を低減するために動作クロックの周波数を切り換えることが提案されている。例えば、画像形成装置，画像読取装置等に内蔵されてそれらの制御を行う処理装置では、画像の形成や読取が長い間実行されない場合はスリープモードへ移行し、表示部等への通電を中止すると共に、ＣＰＵ等に入力される動作クロックの周波数を低くすることが提案されている。   2. Description of the Related Art Conventionally, it has been proposed to switch the frequency of an operation clock in a processing apparatus including a circuit that operates according to an input operation clock, such as a CPU, in order to reduce power consumption. For example, in a processing apparatus that is built in an image forming apparatus, an image reading apparatus, or the like and controls them, when image formation or reading is not performed for a long time, the process shifts to a sleep mode and stops energizing the display unit or the like. At the same time, it has been proposed to lower the frequency of the operation clock input to the CPU or the like.

ここで、複数の回路に周波数の異なる動作クロックを切り換えて入力する場合、前記周波数の異なる複数の動作クロックを各回路に対して出力し、各回路毎に設けたセレクタにより所望の周波数の動作クロックを選択して対応する回路に入力することが考えられる。ところが、その場合、前記複数の回路に入力される動作クロックを同期させるためには、各周波数の動作クロックに対してクロック信号供給用の信号線の長さを調整する必要が生じるなど、回路構成が複雑化する可能性がある。   Here, when switching and inputting operation clocks having different frequencies to a plurality of circuits, the plurality of operation clocks having different frequencies are output to each circuit, and an operation clock having a desired frequency is provided by a selector provided for each circuit. Can be selected and input to the corresponding circuit. However, in this case, in order to synchronize the operation clocks input to the plurality of circuits, it is necessary to adjust the length of the signal line for supplying the clock signal with respect to the operation clock of each frequency. May be complicated.

そこで、基準クロックを計数するバイナリ・カウンタが、桁上がり時に出力するキャリー信号を用いて基準クロックをゲーティングすることにより、複数の回路に周波数の異なる動作クロックを切り換えて入力することが提案されている（例えば特許文献１参照）。   Therefore, it has been proposed that a binary counter that counts the reference clock switches and inputs operation clocks having different frequencies to a plurality of circuits by gating the reference clock using a carry signal output at the time of carry. (For example, refer to Patent Document 1).

特開２００２−２２９６６７号公報JP 2002-229667 A

ところが、特許文献１記載の処理装置では、動作クロックの周波数をセレクタを用いて切り換えているため、その切換時にいわゆるグリッジと言われる小幅パルスの影響が出る場合があった。すると、そのグリッジの発生タイミングによっては、当該グリッジに同期した基準クロック等が余分な動作クロックとして出力されてしまう可能性がある。   However, in the processing apparatus described in Patent Document 1, since the frequency of the operation clock is switched using a selector, there is a case where the effect of a small pulse called a glitch occurs at the time of switching. Then, depending on the generation timing of the glitch, a reference clock or the like synchronized with the glitch may be output as an extra operation clock.

そこで、本発明は、周波数の切換が可能な動作クロックを生成する動作クロック生成装置、及び、その動作クロック生成装置が生成する動作クロックによって動作する回路を複数備えた処理装置において、グリッジによって余分な動作クロックが出力されるのを抑制することを目的としてなされた。   Accordingly, the present invention provides an operation clock generation device that generates an operation clock whose frequency can be switched, and a processing device that includes a plurality of circuits that operate based on the operation clock generated by the operation clock generation device. The purpose was to suppress the output of the operating clock.

前記目的を達するためになされた本発明の動作クロック生成装置は、基準クロックを計数し、所定数の前記基準クロックを計数する毎にキャリー信号を出力するカウンタ部と、前記カウンタ部の前記所定数を設定する設定部と、前記基準クロック及び前記キャリー信号が入力され、前記キャリー信号に同期した前記基準クロックを通過させて他の前記基準クロックを間引くことにより動作クロックを生成するクロックゲーティングセルと、を備えたことを特徴としている。   The operation clock generator of the present invention made to achieve the above object includes a counter unit that counts a reference clock and outputs a carry signal every time a predetermined number of the reference clocks are counted, and the predetermined number of the counter units And a clock gating cell that receives the reference clock and the carry signal and generates an operation clock by passing the reference clock synchronized with the carry signal and thinning out the other reference clock. It is characterized by having.

このように構成された本発明の動作クロック生成装置では、カウンタ部は、基準クロックを計数し、所定数の前記基準クロックを計数する毎にキャリー信号を出力する。すると、クロックゲーティングセルは、前記キャリー信号に同期した前記基準クロックを通過させて他の前記基準クロックを間引くことにより動作クロックを生成する。このため、動作クロックは、前記カウンタ部が前記所定数を計数する毎に出力される。また、設定部は、前記カウンタ部の前記所定数を設定する。このため、設定部によって前記所定数を変更すれば、前記動作クロックの周波数を切り換えることができる。   In the operation clock generation device of the present invention configured as described above, the counter unit counts the reference clock and outputs a carry signal every time a predetermined number of the reference clocks are counted. Then, the clock gating cell generates the operation clock by passing the reference clock synchronized with the carry signal and thinning out the other reference clock. For this reason, the operation clock is output every time the counter unit counts the predetermined number. The setting unit sets the predetermined number of the counter unit. For this reason, if the predetermined number is changed by the setting unit, the frequency of the operation clock can be switched.

このように、本発明では、セレクタによってではなく、カウンタ部の前記所定数を設定することによって動作クロックの周波数を切り換えている。このため、グリッジによって余分な動作クロックが出力されるのを良好に抑制することができる。   As described above, in the present invention, the frequency of the operation clock is switched by setting the predetermined number of the counter units, not by the selector. For this reason, it is possible to satisfactorily suppress the output of an extra operation clock due to the glitch.

なお、前記カウンタ部は、計数値が前記所定数に設定された後、前記基準クロックを１つ計数する毎に１つ計数値を減算し、当該計数値が０になると、前記キャリー信号を出力すると共に前記計数値を前記所定数にリセットするものであってもよい。   The counter unit subtracts one count value every time the reference clock is counted after the count value is set to the predetermined number, and outputs the carry signal when the count value becomes zero. In addition, the count value may be reset to the predetermined number.

また、前記クロックゲーティングセルは、前記キャリー信号の出力中に立ち上がった前記基準クロック、または、前記キャリー信号の出力中に立ち下がった前記基準クロックを通過させ、他の前記基準クロックを間引くものであってもよい。   The clock gating cell passes the reference clock that rises during the output of the carry signal or the reference clock that falls during the output of the carry signal, and thins out the other reference clocks. There may be.

また、本発明の処理装置は、複数の回路を備えた処理装置であって、前記いずれかの動作クロック生成装置が前記各回路毎に設けられ、前記各回路は、自身に対して設けられた前記動作クロック生成装置が生成する動作クロックによって動作することを特徴としている。このため、前記各回路に入力される動作クロックには、前述のようにグリッジによる余分な動作クロックが含まれることがなく、各回路は正確に動作することができる。   The processing apparatus of the present invention is a processing apparatus having a plurality of circuits, wherein any one of the operation clock generation devices is provided for each circuit, and each circuit is provided for itself. The operation clock generator operates according to an operation clock generated. Therefore, the operation clock input to each circuit does not include an extra operation clock due to glitches as described above, and each circuit can operate accurately.

そして、その場合、前記複数の回路のうちの少なくとも２つが、互いに通信を行ってもよい。その場合、グリッジによる余分な動作クロックの出力を抑制できるといった前述の効果が、次のように一層顕著に表れる。すなわち、２つの回路で通信を行う場合、各回路に同様のタイミングで同数の動作クロックが入力される必要がある。本発明では、前述のように、グリッジによる余分な動作クロックの出力を抑制することができるので、前記２つの回路の間の通信を良好に行うことができる。   In that case, at least two of the plurality of circuits may communicate with each other. In that case, the above-described effect that the output of an extra operation clock due to the glitch can be suppressed becomes more prominent as follows. That is, when two circuits communicate, the same number of operation clocks must be input to each circuit at the same timing. As described above, according to the present invention, it is possible to suppress the output of an extra operation clock due to the glitch, so that communication between the two circuits can be performed satisfactorily.

そして、更にその場合、前記２つの回路のうちの一方がＣＰＵで、他方がメモリコントローラであってもよい。ＣＰＵとメモリコントローラとの間では頻繁に通信が行われるが、各々に入力される動作クロックが同様に変更されるのであれば、その周波数を変更しても殆ど動作に影響がない。従って、この場合、本発明の効果が一層顕著に表れる。   In that case, one of the two circuits may be a CPU and the other may be a memory controller. Although communication is frequently performed between the CPU and the memory controller, if the operation clock input to each is changed in the same manner, even if the frequency is changed, the operation is hardly affected. Therefore, in this case, the effect of the present invention is more remarkable.

本発明を適用した動作クロック生成装置の構成を表すブロック図である。It is a block diagram showing the structure of the operation clock generation apparatus to which this invention is applied. その動作クロック生成装置のクロックゲーティングセルの構成を模式的に表す等価回路図（Ａ）及びその動作を表すタイムチャート（Ｂ）である。FIG. 4 is an equivalent circuit diagram (A) schematically showing the configuration of the clock gating cell of the operation clock generation device and a time chart (B) showing the operation thereof. 前記動作クロック生成装置の動作を表すタイムチャートである。It is a time chart showing operation | movement of the said operation clock generation apparatus. その動作クロック生成装置を応用した処理装置を表すブロック図である。It is a block diagram showing the processing apparatus which applied the operation clock generation apparatus. 参考例の処理装置の構成を表すブロック図である。It is a block diagram showing the structure of the processing apparatus of a reference example. その処理装置の動作及び課題を表すタイムチャートである。It is a time chart showing operation | movement and the subject of the processing apparatus.

（動作クロック生成装置の構成及び動作）
次に、本発明の実施の形態を図面と共に説明する。図１は、本発明を適用した動作クロック生成装置１の構成を表すブロック図である。図１に示すように、動作クロック生成装置１は、次のように、発振回路３，ＰＬＬ回路５，カウンタ７（カウンタ部の一例），クロックゲーティングセル９を備えている。発振回路３は、動作クロックの元となる発振信号を生成してＰＬＬ回路５に入力する。ＰＬＬ回路５は、発振回路３が出力する発振信号に位相が同期し、周波数が逓倍された基準クロックＰＳ０（任意の周波数でよいが、本例では仮に４８ＭＨｚとする）を出力する。 (Configuration and operation of operation clock generator)
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an operation clock generation apparatus 1 to which the present invention is applied. As shown in FIG. 1, the operation clock generator 1 includes an oscillation circuit 3, a PLL circuit 5, a counter 7 (an example of a counter unit), and a clock gating cell 9 as follows. The oscillation circuit 3 generates an oscillation signal that is a source of the operation clock and inputs the oscillation signal to the PLL circuit 5. The PLL circuit 5 outputs a reference clock PS0 whose phase is synchronized with the oscillation signal output from the oscillation circuit 3 and whose frequency has been multiplied (arbitrary frequency may be used, but it is assumed to be 48 MHz in this example).

この基準クロックＰＳ０は、カウンタ７のｃｌｋ端子７ａに入力されると共に、クロックゲーティングセル９にも入力されている。カウンタ７は、バイナリ・カウンタとして構成され、カウンタ値（計数値）が所定数に設定された後、基準クロックＰＳ０を１つ計数する毎に１つカウンタ値を減算し、そのカウンタ値をｃｏｕｎｔ端子７ｂからｎビットのデータとして出力する。また、カウンタ７の前記所定数は、カウンタ７のｖａｌ＿ｍａｘ端子７ｃ（設定部の一例）に、図示省略した制御部から切換値が入力されると、その値に変更される。そして、カウンタ７は、前記カウンタ値が「０」になると、ｃａｒｒｙ端子７ｄからＨレベルのキャリー信号Ｃ−ＳＥＬを出力する共に、前記カウンタ値を前記所定数にリセットする。   The reference clock PS0 is input to the clk terminal 7a of the counter 7 and also input to the clock gating cell 9. The counter 7 is configured as a binary counter, and after the counter value (count value) is set to a predetermined number, every time one reference clock PS0 is counted, one counter value is subtracted and the counter value is counted. The data is output as 7-bit data from 7b. The predetermined number of the counter 7 is changed to a value when a switching value is input to the val_max terminal 7c (an example of a setting unit) of the counter 7 from a control unit (not shown). Then, when the counter value becomes “0”, the counter 7 outputs the carry signal C-SEL of the H level from the carry terminal 7d and resets the counter value to the predetermined number.

クロックゲーティングセル９には、前述の基準クロックＰＳ０と共に前述のキャリー信号Ｃ−ＳＥＬも入力され、次のように動作クロックＢＣＬＫを出力する。図２（Ａ）は、クロックゲーティングセル９の構成を模式的に表す等価回路図であり、図２（Ｂ）はその動作を表すタイムチャートである。なお、実際のクロックゲーティングセル９は、図２（Ａ）に示すようにラッチ回路９１，ＡＮＤ回路９３等を配線で接続した構成とは異なり、一体のセルとして構成されている。   The clock gating cell 9 also receives the carry signal C-SEL as well as the reference clock PS0, and outputs the operation clock BCLK as follows. FIG. 2A is an equivalent circuit diagram schematically showing the configuration of the clock gating cell 9, and FIG. 2B is a time chart showing its operation. Note that the actual clock gating cell 9 is configured as an integral cell, unlike the configuration in which the latch circuit 91, the AND circuit 93, and the like are connected by wiring as shown in FIG.

図２（Ａ）に示すように、この等価回路は、ラッチ回路９１とＡＮＤ回路９３とを備えている。ラッチ回路９１には、前述のキャリー信号Ｃ−ＳＥＬと基準クロックＰＳ０の反転とが入力され、基準クロックＰＳ０はＡＮＤ回路９３へも入力されている。ラッチ回路９１は、図２（Ｂ）に示すように、反転後の基準クロックＰＳ０がＨレベルのとき（基準クロックＰＳ０がＬレベルのとき）はキャリー信号Ｃ−ＳＥＬの値をそのまま信号ＬＣＥＮとして出力し、反転後の基準クロックＰＳ０の値がＬレベルのときは信号ＬＣＥＮの値を保持する。   As shown in FIG. 2A, this equivalent circuit includes a latch circuit 91 and an AND circuit 93. The carry circuit C-SEL and the inversion of the reference clock PS 0 are input to the latch circuit 91, and the reference clock PS 0 is also input to the AND circuit 93. As shown in FIG. 2B, the latch circuit 91 outputs the value of the carry signal C-SEL as a signal LCEN as it is when the inverted reference clock PS0 is at H level (when the reference clock PS0 is at L level). When the value of the inverted reference clock PS0 is L level, the value of the signal LCEN is held.

この信号ＬＣＥＮが基準クロックＰＳ０と共にＡＮＤ回路９３に入力され、両者の論理積が動作クロックＢＣＬＫとして出力される。このため、Ｈレベルのキャリー信号Ｃ−ＳＥＬの出力中に立ち上がった基準クロックＰＳ０が、動作クロックＢＣＬＫとして出力されることになる。すなわち、クロックゲーティングセル９は、キャリー信号Ｃ−ＳＥＬがＨレベルのときに立ち上がった基準クロックＰＳ０を通過させ、キャリー信号Ｃ−ＳＥＬがＬレベルのときに立ち上がった基準クロックＰＳ０を間引くことにより、動作クロックＢＣＬＫを生成する。   This signal LCEN is input to the AND circuit 93 together with the reference clock PS0, and the logical product of both is output as the operation clock BCLK. Therefore, the reference clock PS0 that rises during the output of the carry signal C-SEL at the H level is output as the operation clock BCLK. That is, the clock gating cell 9 passes the reference clock PS0 that rises when the carry signal C-SEL is at the H level, and thins out the reference clock PS0 that rises when the carry signal C-SEL is at the L level. An operation clock BCLK is generated.

次に、図３は、動作クロック生成装置１の全体の動作を表すタイムチャートである。図３に示すように、例えば、切換値が「３」に設定されている場合、カウンタ値が「３」に設定された後、カウンタ７は基準クロックＰＳ０を１つ計数する毎に１つカウンタ値を減算する。そして、カウンタ値が「０」となると、次に基準クロックＰＳ０が立ち上がったタイミングＴ１にて、カウンタ７はカウンタ値を前記切換値にリセットし、基準クロックＰＳ０の１周期分のパルス幅を有するＨレベルのキャリー信号Ｃ−ＳＥＬを出力する。すると、そのキャリー信号Ｃ−ＳＥＬの出力中に立ち上がった基準クロックＰＳ０が、動作クロックＢＣＬＫとして出力される。   Next, FIG. 3 is a time chart showing the overall operation of the operation clock generator 1. As shown in FIG. 3, for example, when the switching value is set to “3”, after the counter value is set to “3”, the counter 7 counts one for each reference clock PS0. Subtract the value. When the counter value becomes “0”, the counter 7 resets the counter value to the switching value at the next timing T1 when the reference clock PS0 rises, and has a pulse width corresponding to one cycle of the reference clock PS0. A level carry signal C-SEL is output. Then, the reference clock PS0 that rises during the output of the carry signal C-SEL is output as the operation clock BCLK.

ここで、切換値が「３」から「７」に切り換えられたとすると、その切換後にカウンタ値が「０」となった後に基準クロックＰＳ０が立ち上がったタイミングＴ２にて、カウンタ７はカウンタ値を新たな切換値「７」にリセットする。このときも、前述のように、キャリー信号Ｃ−ＳＥＬが出力され、その出力中に立ち上がった基準クロックＰＳ０が、動作クロックＢＣＬＫとして出力される。   Here, assuming that the switching value is switched from “3” to “7”, the counter 7 updates the counter value at the timing T2 when the reference clock PS0 rises after the counter value becomes “0” after the switching. Reset to “7”. Also at this time, as described above, carry signal C-SEL is output, and reference clock PS0 rising during the output is output as operation clock BCLK.

そして、このようにカウンタ値が「７」に設定された後、カウンタ７は基準クロックＰＳ０を１つ計数する毎に１つカウンタ値を減算する。そして、カウンタ値が「０」となると、次に基準クロックＰＳ０が立ち上がったタイミングＴ３にて、カウンタ７はカウンタ値を前記切換値「７」にリセットし、キャリー信号Ｃ−ＳＥＬを出力する。すると、そのキャリー信号Ｃ−ＳＥＬの出力中に立ち上がった基準クロックＰＳ０が、動作クロックＢＣＬＫとして出力される。   Then, after the counter value is set to “7” in this way, the counter 7 subtracts one counter value every time one reference clock PS0 is counted. When the counter value becomes “0”, at the next timing T3 when the reference clock PS0 rises, the counter 7 resets the counter value to the switching value “7” and outputs the carry signal C-SEL. Then, the reference clock PS0 that rises during the output of the carry signal C-SEL is output as the operation clock BCLK.

従って、動作クロック生成装置１では、切換値を入力して前記所定数を変更することによって、動作クロックＢＣＬＫの周波数を切り換えることができる。また、動作クロック生成装置１では、セレクタによってではなく、カウンタ７の前記所定数を設定することによって動作クロックＢＣＬＫの周波数を切り換えている。このため、グリッジによって余分な動作クロックが出力されるのを良好に抑制することができる。なお、セレクタによって動作クロックＢＣＬＫの周波数を切り換える参考例は、後に詳述する。   Therefore, the operation clock generator 1 can switch the frequency of the operation clock BCLK by inputting a switching value and changing the predetermined number. Further, in the operation clock generation device 1, the frequency of the operation clock BCLK is switched by setting the predetermined number of the counter 7, not by the selector. For this reason, it is possible to satisfactorily suppress the output of an extra operation clock due to the glitch. A reference example for switching the frequency of the operation clock BCLK by the selector will be described in detail later.

（処理装置への応用）
図４は、前述の動作クロック生成装置１を応用した処理装置２１の構成を表すブロック図である。図４に示すように、この処理装置２１は、タイマ２３と、ＣＰＵ２５（回路の一例）と、メモリコントローラ２７（回路の一例）とを備えている。タイマ２３には、前述の４８ＭＨｚの基準クロックＰＳ０が常時入力される。 (Application to processing equipment)
FIG. 4 is a block diagram showing a configuration of a processing device 21 to which the above-described operation clock generation device 1 is applied. As shown in FIG. 4, the processing device 21 includes a timer 23, a CPU 25 (an example of a circuit), and a memory controller 27 (an example of a circuit). The above-described 48 MHz reference clock PS0 is constantly input to the timer 23.

これに対して、ＣＰＵ２５，メモリコントローラ２７には、前述のカウンタ７，クロックゲーティングセル９が個々に設けられ、対応するクロックゲーティングセル９からの動作クロックＢＣＬＫが入力される。このため、切換値として「０」を入力すれば、Ｈレベルのキャリー信号Ｃ−ＳＥＬが常時出力され、クロックゲーティングセル９からは基準クロックＰＳ０と同様の４８ＭＨｚの動作クロックＢＣＬＫが出力される。一方、切換値として「１」を入力すれば、Ｈレベルのキャリー信号Ｃ−ＳＥＬが基準クロックＰＳ０の１周期置きに出力され、クロックゲーティングセル９からは２４ＭＨｚの動作クロックＢＣＬＫが出力される。   In contrast, the CPU 25 and the memory controller 27 are each provided with the counter 7 and the clock gating cell 9 described above, and the operation clock BCLK from the corresponding clock gating cell 9 is input thereto. Therefore, if “0” is input as the switching value, an H-level carry signal C-SEL is always output, and the clock gating cell 9 outputs a 48 MHz operation clock BCLK similar to the reference clock PS0. On the other hand, if “1” is input as the switching value, an H-level carry signal C-SEL is output every other cycle of the reference clock PS 0, and a 24 MHz operation clock BCLK is output from the clock gating cell 9.

ＣＰＵ２５は、図示省略したインタフェースを介してデータの読み出し命令または書き込み命令を受信した場合、メモリコントローラ２７と互いに通信（メモリアクセス）を行い、そのメモリコントローラ２７を介して図示省略したメモリにデータの読み出しまたは書き込みを行う。この処理装置２１が、画像形成装置，画像読取装置等に内蔵されてそれらの制御を行うものである場合、画像の形成や読取が長い間実行されない場合はスリープモードへ移行し、前述のようなデータの読み出し，書き込みも実行されなくなる。そこで、そのような場合には、前述のように動作クロックＢＣＬＫの周波数を稼働時の４８ＭＨｚから２４ＭＨｚに切り換えて、処理装置２１の全体としての消費電力を低減するのが望ましい。   When the CPU 25 receives a data read command or write command via an interface (not shown), the CPU 25 communicates (memory access) with the memory controller 27 and reads data to the memory (not shown) via the memory controller 27. Or write. When the processing device 21 is built in an image forming device, an image reading device, or the like and controls them, when the image formation or reading is not executed for a long time, the processing device 21 shifts to the sleep mode, as described above. Data is neither read nor written. Therefore, in such a case, it is desirable to reduce the power consumption of the entire processing device 21 by switching the frequency of the operation clock BCLK from 48 MHz during operation to 24 MHz as described above.

処理装置２１は、前述のようにグリッジによる余分な動作クロックの出力を抑制可能な動作クロック生成装置１を応用している。このため、切換値を各カウンタ７に同時に入力すれば、前記周波数の切換時にもＣＰＵ２５とメモリコントローラ２７とに入力される動作クロックＢＣＬＫの数が良好に一致する。従って、前記周波数の切換時にも、ＣＰＵ２５とメモリコントローラ２７との通信を良好に行うことができる。   As described above, the processing device 21 uses the operation clock generation device 1 that can suppress the output of an extra operation clock due to glitches. For this reason, if the switching value is input to each counter 7 at the same time, the number of operation clocks BCLK input to the CPU 25 and the memory controller 27 agree well even when the frequency is switched. Therefore, communication between the CPU 25 and the memory controller 27 can be satisfactorily performed even when the frequency is switched.

すなわち、ＣＰＵ２５とメモリコントローラ２７との間では頻繁に通信が行われるが、本実施の形態では各々に入力される動作クロックＢＣＬＫが同様に変更されるので、その周波数を変更しても殆ど動作に影響がない。   That is, although frequent communication is performed between the CPU 25 and the memory controller 27, in the present embodiment, the operation clock BCLK input to each is similarly changed. There is no effect.

（従来技術との効果の比較）
これに対して、前述の特許文献１に開示された構成を応用して処理装置２１と同様の処理装置を構成すると、次のような課題が生じる。図５は、そのような構成を応用した参考例としての処理装置５１の構成を表すブロック図である。図５に示すように、処理装置５１は、前述の発振回路３，ＰＬＬ回路５と同様の発振回路５３，ＰＬＬ回路５５を備えており、ＰＬＬ回路５５は前述のように基準クロックＰＳ０（図５の例では４８ＭＨｚ）を出力する。 (Comparison of effects with conventional technology)
On the other hand, when the processing apparatus similar to the processing apparatus 21 is configured by applying the configuration disclosed in Patent Document 1, the following problem occurs. FIG. 5 is a block diagram showing a configuration of a processing apparatus 51 as a reference example to which such a configuration is applied. As shown in FIG. 5, the processing device 51 includes an oscillation circuit 53 and a PLL circuit 55 similar to the oscillation circuit 3 and the PLL circuit 5 described above, and the PLL circuit 55 includes the reference clock PS0 (FIG. 5) as described above. In this example, 48 MHz) is output.

この基準クロックＰＳ０は、回路Ａに直接入力されると共に、一対のカウンタ５７に入力されている。各カウンタ５７は、バイナリ・カウンタとして構成され、下位の桁から上位の桁に対して桁上がりが発生する場合にＨレベルとなるキャリー信号ＣＴ１，ＣＴ２，…，ＣＴｘを出力する。各カウンタ５７に対して、セレクタ５８がそれぞれ設けられており、各カウンタ５７が出力する各キャリー信号ＣＴは、常時Ｈレベルである信号ＶＤＤと共に、対応するセレクタ５８に入力されている。   The reference clock PS0 is directly input to the circuit A and is input to the pair of counters 57. Each counter 57 is configured as a binary counter and outputs carry signals CT1, CT2,..., CTx that become H level when a carry occurs from a lower digit to an upper digit. Each counter 57 is provided with a selector 58, and each carry signal CT output from each counter 57 is input to the corresponding selector 58 together with the signal VDD which is always at the H level.

各セレクタ５８は、図示省略した制御部から入力される切換信号に基づいて前記いずれかの入力を選択し、信号Ｃ−ＳＥＬとして出力する。各セレクタ５８に対して、クロックゲート５９がそれぞれ設けられており、そのクロックゲート５９には基準クロックＰＳ０も入力されている。各クロックゲート５９は、信号Ｃ−ＳＥＬがＨレベルであるときに立ち上がった基準クロックＰＳ０を動作クロックＢＣＬＫとして通過させ、他の基準クロックＰＳ０を間引く。   Each selector 58 selects one of the inputs based on a switching signal input from a control unit (not shown) and outputs it as a signal C-SEL. A clock gate 59 is provided for each selector 58, and a reference clock PS0 is also input to the clock gate 59. Each clock gate 59 passes the reference clock PS0 that has risen when the signal C-SEL is at the H level as the operation clock BCLK, and thins out the other reference clock PS0.

その結果、例えば、信号Ｃ−ＳＥＬとして信号ＶＤＤが選択されている場合は、基準クロックＰＳ０（図５の例では４８ＭＨｚ）がそのまま動作クロックＢＣＬＫとしてクロックゲート５９から出力される。また、信号Ｃ−ＳＥＬとしてキャリー信号ＣＴ１が選択されている場合は、基準クロックＰＳ０が１つ置きにクロックゲート５９を通過し、図５の例では２４ＭＨｚの動作クロックＢＣＬＫとして出力される。図５の例では、各クロックゲート５９が出力する動作クロックＢＣＬＫを、前述の回路Ａとは別体に設けられた回路Ｂ，Ｃに入力している。   As a result, for example, when the signal VDD is selected as the signal C-SEL, the reference clock PS0 (48 MHz in the example of FIG. 5) is directly output from the clock gate 59 as the operation clock BCLK. When the carry signal CT1 is selected as the signal C-SEL, every other reference clock PS0 passes through the clock gate 59 and is output as the 24 MHz operation clock BCLK in the example of FIG. In the example of FIG. 5, the operation clock BCLK output from each clock gate 59 is input to circuits B and C provided separately from the circuit A described above.

ところが、図５に示した処理装置５１では、動作クロックＢＣＬＫの周波数をセレクタ５８を用いて切り換えているため、次のようにグリッジの影響が出る場合があった。図６は、その処理装置５１の動作及び課題を表すタイムチャートである。図６に示すように、切換信号がキャリー信号ＣＴ２を指示しているときには、基準クロックＰＳ０の４クロック毎に当該基準クロックＰＳ０の１周期分のパルス幅を有するキャリー信号ＣＴ２が信号Ｃ−ＳＥＬとして出力される。また、切換信号がキャリー信号ＣＴ３を指示しているときには、基準クロックＰＳ０の８クロック毎に当該基準クロックＰＳ０の１周期分のパルス幅を有するキャリー信号ＣＴ３が信号Ｃ−ＳＥＬとして出力される。そして、図６に破線の矢印で示すように、信号Ｃ−ＳＥＬがＨレベルであるときに立ち上がった基準クロックＰＳ０が動作クロックＢＣＬＫとして出力される。   However, in the processing device 51 shown in FIG. 5, since the frequency of the operation clock BCLK is switched using the selector 58, the influence of glitches may occur as follows. FIG. 6 is a time chart showing the operation and problem of the processing device 51. As shown in FIG. 6, when the switching signal indicates the carry signal CT2, the carry signal CT2 having a pulse width corresponding to one cycle of the reference clock PS0 is provided as the signal C-SEL every four clocks of the reference clock PS0. Is output. When the switching signal indicates the carry signal CT3, a carry signal CT3 having a pulse width corresponding to one cycle of the reference clock PS0 is output as a signal C-SEL every 8 clocks of the reference clock PS0. Then, as indicated by the dashed arrow in FIG. 6, the reference clock PS0 that rises when the signal C-SEL is at the H level is output as the operation clock BCLK.

ところが、前述のようにセレクタ５８を用いて切換を行う場合、その切換時に、図６に示すようにグリッジＧが信号Ｃ−ＳＥＬに重畳する場合がある。すると、そのグリッジＧの発生タイミングによっては、当該グリッジＧに同期して立ち上がった基準クロックＰＳ０が余分な動作クロックＢＣＬＫｇとして出力されてしまう。   However, when switching is performed using the selector 58 as described above, the glitch G may be superimposed on the signal C-SEL as shown in FIG. Then, depending on the generation timing of the glitch G, the reference clock PS0 rising in synchronization with the glitch G is output as an extra operation clock BCLKg.

これに対して、本実施の形態の動作クロック生成装置１では、前述のように、セレクタ５８によってではなく、切換値を入力してカウンタ７の所定数を設定することによって動作クロックＢＣＬＫの周波数を切り換えている。このため、グリッジによって余分な動作クロックが出力されるのを良好に抑制することができ、ひいては、ＣＰＵ２５とメモリコントローラ２７との通信を良好に行うことができる。   On the other hand, in the operation clock generation device 1 of the present embodiment, as described above, the frequency of the operation clock BCLK is set by inputting a switching value and setting a predetermined number of counters 7 instead of by the selector 58. Switching. For this reason, it is possible to satisfactorily suppress the output of an extra operation clock due to the glitch, and as a result, communication between the CPU 25 and the memory controller 27 can be favorably performed.

なお、本発明は前記実施の形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の形態で実施することができる。例えば、前記実施の形態では、各信号を正論理で構成したが、各信号を負論理で構成してもよいことは言うまでもない。また、カウンタ部としては、計数値が０に設定された後、前記基準クロックを１つ計数する毎に１つ計数値を加算し、当該計数値が前記所定数になるとキャリー信号を出力すると共に計数値を０にリセットするものなど、種々のものが使用できる。   In addition, this invention is not limited to the said embodiment at all, It can implement with a various form in the range which does not deviate from the summary of this invention. For example, in the above embodiment, each signal is configured with positive logic, but it goes without saying that each signal may be configured with negative logic. The counter unit adds one count value every time the reference clock is counted after the count value is set to 0, and outputs a carry signal when the count value reaches the predetermined number. Various devices such as a device that resets the count value to 0 can be used.

１…動作クロック生成装置 ３…発振回路 ５…ＰＬＬ回路
７…カウンタ ７ａ…ｃｌｋ端子 ７ｂ…ｃｏｕｎｔ端子
７ｃ…ｖａｌ＿ｍａｘ端子 ７ｄ…ｃａｒｒｙ端子 ９…クロックゲーティングセル
２１…処理装置 ２３…タイマ ２７…メモリコントローラ DESCRIPTION OF SYMBOLS 1 ... Operation clock generator 3 ... Oscillator circuit 5 ... PLL circuit 7 ... Counter 7a ... clk terminal 7b ... count terminal 7c ... val_max terminal 7d ... carry terminal 9 ... Clock gating cell 21 ... Processing device 23 ... Timer 27 ... Memory controller

Claims (6)

基準クロックを計数し、所定数の前記基準クロックを計数する毎にキャリー信号を出力するカウンタ部と、
前記カウンタ部の前記所定数を設定する設定部と、
前記基準クロック及び前記キャリー信号が入力され、前記キャリー信号に同期した前記基準クロックを通過させて他の前記基準クロックを間引くことにより動作クロックを生成するクロックゲーティングセルと、
を備えたことを特徴とする動作クロック生成装置。 A counter unit that counts a reference clock and outputs a carry signal each time a predetermined number of the reference clocks are counted;
A setting unit for setting the predetermined number of the counter unit;
A clock gating cell that receives the reference clock and the carry signal and generates an operation clock by passing the reference clock synchronized with the carry signal and thinning out the other reference clock;
An operation clock generation device comprising: 前記カウンタ部は、計数値が前記所定数に設定された後、前記基準クロックを１つ計数する毎に１つ計数値を減算し、当該計数値が０になると、前記キャリー信号を出力すると共に前記計数値を前記所定数にリセットすることを特徴とする請求項１に記載の動作クロック生成装置。   The counter unit subtracts one count value every time the reference clock is counted after the count value is set to the predetermined number, and outputs the carry signal when the count value becomes zero. The operation clock generation device according to claim 1, wherein the count value is reset to the predetermined number. 前記クロックゲーティングセルは、前記キャリー信号の出力中に立ち上がった前記基準クロック、または、前記キャリー信号の出力中に立ち下がった前記基準クロックを通過させ、他の前記基準クロックを間引くことを特徴とする請求項１または２に記載の動作クロック生成装置。   The clock gating cell passes the reference clock that rises during the output of the carry signal or the reference clock that falls during the output of the carry signal, and thins out the other reference clocks. The operation clock generation device according to claim 1 or 2. 複数の回路を備えた処理装置であって、
請求項１〜３のいずれか１項に記載の動作クロック生成装置が前記各回路毎に設けられ、
前記各回路は、自身に対して設けられた前記動作クロック生成装置が生成する動作クロックによって動作することを特徴とする処理装置。 A processing apparatus having a plurality of circuits,
The operation clock generation device according to any one of claims 1 to 3 is provided for each circuit,
Each of the circuits is operated by an operation clock generated by the operation clock generation device provided for the circuit. 前記複数の回路のうちの少なくとも２つが、互いに通信を行うことを特徴とする請求項４に記載の処理装置。   The processing apparatus according to claim 4, wherein at least two of the plurality of circuits communicate with each other. 前記２つの回路のうちの一方がＣＰＵで、他方がメモリコントローラであることを特徴とする請求項５に記載の処理装置。   6. The processing apparatus according to claim 5, wherein one of the two circuits is a CPU and the other is a memory controller.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017049972A (en) * 2015-09-04 2017-03-09 聯發科技股▲ふん▼有限公司Ｍｅｄｉａｔｅｋ Ｉｎｃ． Electronic system and related clock management method
JP6158449B1 (en) * 2014-06-09 2017-07-05 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ Clock swallow device to reduce voltage noise
US9778676B2 (en) 2015-08-03 2017-10-03 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation in dynamic frequency scaling
US11134189B2 (en) 2019-06-17 2021-09-28 Samsung Electronics Co., Ltd. Image device and operating method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000099188A (en) * 1998-09-18 2000-04-07 Fujitsu Ltd Clock switching circuit
JP2004180078A (en) * 2002-11-28 2004-06-24 Renesas Technology Corp Clock generation integrated circuit and system board
JP2007133527A (en) * 2005-11-09 2007-05-31 Fujifilm Corp Clock signal generation circuit, semiconductor integrated circuit, and frequency-division rate control method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000099188A (en) * 1998-09-18 2000-04-07 Fujitsu Ltd Clock switching circuit
JP2004180078A (en) * 2002-11-28 2004-06-24 Renesas Technology Corp Clock generation integrated circuit and system board
JP2007133527A (en) * 2005-11-09 2007-05-31 Fujifilm Corp Clock signal generation circuit, semiconductor integrated circuit, and frequency-division rate control method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6158449B1 (en) * 2014-06-09 2017-07-05 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ Clock swallow device to reduce voltage noise
JP2017525014A (en) * 2014-06-09 2017-08-31 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ Clock swallow device to reduce voltage noise
US9778676B2 (en) 2015-08-03 2017-10-03 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation in dynamic frequency scaling
JP2017049972A (en) * 2015-09-04 2017-03-09 聯發科技股▲ふん▼有限公司Ｍｅｄｉａｔｅｋ Ｉｎｃ． Electronic system and related clock management method
US9996138B2 (en) 2015-09-04 2018-06-12 Mediatek Inc. Electronic system and related clock managing method
US11134189B2 (en) 2019-06-17 2021-09-28 Samsung Electronics Co., Ltd. Image device and operating method thereof

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