JP2012141525A - Display device and electronic apparatus - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a display device capable of surely performing circuit operations executed by a pixel circuit and a peripheral circuit by reducing a value of a parasitic capacitance of a transistor, and to provide an electronic apparatus including the display device.SOLUTION: A transistor of LDD structure is used for a pixel transistor 80 constituting pixels (a pixel circuit), that is, at least one of a drive transistor and a write-in transistor. The width Wof an LDD region 87 of the pixel transistor 80 is set narrower than the width Wof a channel region 83, so as to reduce the value of the parasitic capacitance of the pixel transistor 80, namely, a parasitic capacitance formed between the LDD region 87 and a gate electrode 81.

Description

本発明は、表示装置及び電子機器に関し、特に、回路構成素子としてＬＤＤ(Lightly Doped Drain)構造のトランジスタを用いる表示装置、及び、当該表示装置を有する電子機器に関する。   The present invention relates to a display device and an electronic device, and more particularly, to a display device using a transistor having an LDD (Lightly Doped Drain) structure as a circuit component, and an electronic device having the display device.

平面型（フラットパネル型）の表示装置の一つとして、デバイスに流れる電流値に応じて発光輝度が変化する、所謂、電流駆動型の電気光学素子を画素の発光部（発光素子）として用いた表示装置がある。電流駆動型の電気光学素子としては、有機材料のエレクトロルミネッセンス（ＥＬ；Electroluminescence）を利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子が知られている。   As one of flat type display devices, a so-called current-driven electro-optical element whose light emission luminance changes in accordance with a current value flowing through the device is used as a light emitting portion (light emitting element) of a pixel. There is a display device. As a current-driven electro-optical element, an organic EL element using a phenomenon in which light is emitted when an electric field is applied to an organic thin film using electroluminescence (EL) of an organic material is known.

画素の発光部として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は自発光素子であるために、液晶表示装置に比べて、画像の視認性が高く、しかも、バックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子は、応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。   An organic EL display device using an organic EL element as a light emitting portion of a pixel has the following features. That is, since the organic EL element can be driven with an applied voltage of 10 V or less, the power consumption is low. Since the organic EL element is a self-luminous element, the image visibility is higher than that of the liquid crystal display device, and it is easy to reduce the weight and thickness because an illumination member such as a backlight is not required. Furthermore, since the organic EL element has a very high response speed of about several μsec, an afterimage does not occur when displaying a moving image.

有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。アクティブマトリクス方式の表示装置は、電気光学素子が１表示フレームの期間に亘って発光を持続するために、単純マトリクス方式の表示装置に比べて、大型でかつ高精細な表示装置の実現が容易である。   As in the liquid crystal display device, the organic EL display device can adopt a simple (passive) matrix method and an active matrix method as its driving method. An active matrix display device can easily realize a large-sized and high-definition display device as compared with a simple matrix display device because an electro-optical element continues to emit light for a period of one display frame. is there.

アクティブマトリクス方式の表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する。絶縁ゲート型電界効果トランジスタとしては、典型的には、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が用いられる。   In an active matrix display device, a current flowing through an electro-optic element is controlled by an active element provided in the same pixel as the electro-optic element, for example, an insulated gate field effect transistor. As the insulated gate field effect transistor, a thin film transistor (TFT) is typically used.

ところで、有機ＥＬ素子を駆動する駆動トランジスタは、閾値電圧Ｖ_thや移動度μ等のトランジスタ特性が経時的に変化したり、製造プロセスのばらつきによってトランジスタ特性が画素毎に異なったりする場合がある。そして、駆動トランジスタの特性が画素毎に異なると、駆動トランジスタに流れる電流値が画素毎にばらつく。 By the way, in the drive transistor for driving the organic EL element, the transistor characteristics such as the threshold voltage V _th and the mobility μ may change with time, or the transistor characteristics may vary from pixel to pixel due to manufacturing process variations. If the characteristics of the drive transistor differ from pixel to pixel, the value of the current flowing through the drive transistor varies from pixel to pixel.

すると、駆動トランジスタのゲートに画素間で同じ電圧を印加しても、有機ＥＬ素子の発光輝度が画素間でばらつくため、画面の一様性（ユニフォーミティ）が損なわれる。そこで、トランジスタ特性の経時変化や、画素毎のばらつき等の影響を受けることなく、有機ＥＬ素子の発光輝度を一定に維持するために、画素回路は各々、各種の補正処理機能を備えている（例えば、特許文献１参照）。   Then, even if the same voltage is applied between the pixels at the gate of the driving transistor, the light emission luminance of the organic EL element varies between the pixels, and the uniformity of the screen is impaired. Therefore, each pixel circuit has various correction processing functions in order to maintain the light emission luminance of the organic EL element constant without being affected by changes in transistor characteristics over time, variations among pixels, and the like ( For example, see Patent Document 1).

特開２００８−０８３２７２号公報JP 2008-083272 A

上述した有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置において、画素回路や周辺回路を構成するトランジスタには、ゲート電極−ソース／ドレイン領域間などに少なからず寄生容量が存在する。そして、トランジスタに付く寄生容量の容量値が大きいと、画素回路や周辺回路が実行する回路動作に悪影響が及ぶことになる。従って、トランジスタの寄生容量としては、できるだけ容量値が小さいものが好ましい。   In the active matrix display device such as the organic EL display device described above, a transistor that forms a pixel circuit or a peripheral circuit has a considerable parasitic capacitance between a gate electrode and a source / drain region. If the capacitance value of the parasitic capacitance attached to the transistor is large, the circuit operation performed by the pixel circuit or the peripheral circuit is adversely affected. Accordingly, the parasitic capacitance of the transistor is preferably as small as possible.

そこで、本発明は、トランジスタの寄生容量の容量値の低減を図ることにより、画素回路や周辺回路が実行する回路動作を確実に行うことができるようにした表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。   Therefore, the present invention includes a display device that can reliably perform a circuit operation performed by a pixel circuit or a peripheral circuit by reducing the capacitance value of the parasitic capacitance of the transistor, and the display device. An object is to provide electronic equipment.

上記の目的を達成するために、本発明は、
ＬＤＤ構造のトランジスタを回路構成素子として有する表示装置において、
前記トランジスタのＬＤＤ領域の幅をチャネル領域の幅に比べて狭く設定する
構成を採っている。 In order to achieve the above object, the present invention provides:
In a display device having a transistor having an LDD structure as a circuit component,
The width of the LDD region of the transistor is set narrower than the width of the channel region.

上記構成の表示装置において、トランジスタのＬＤＤ領域の幅をチャネル領域の幅よりも狭く設定することで、ＬＤＤ領域−ゲート電極間に形成される寄生容量の容量値を、ＬＤＤ領域の幅がチャネル領域の幅と等しい場合の容量値に比べて小さくできる。加えて、トランジスタの導通状態では、ＬＤＤ抵抗に比べて、トランジスタのオン抵抗の方が十分に大きいため、ＬＤＤ領域の幅が狭くなることによるトランジスタの特性の低下はかなり少ない。すなわち、トランジスタのＬＤＤ領域の幅をチャネル領域の幅よりも狭く設定することにより、トランジスタの特性低下を最小限に抑えつつ、当該トランジスタに付く寄生容量の容量値を低減できる。   In the display device having the above structure, by setting the width of the LDD region of the transistor to be narrower than the width of the channel region, the capacitance value of the parasitic capacitance formed between the LDD region and the gate electrode is set so that the width of the LDD region is the channel region. It can be made smaller than the capacitance value in the case where it is equal to the width of. In addition, when the transistor is in a conductive state, the on-resistance of the transistor is sufficiently larger than the LDD resistance, so that the deterioration of the transistor characteristics due to the narrow width of the LDD region is considerably small. That is, by setting the width of the LDD region of the transistor to be narrower than the width of the channel region, the capacitance value of the parasitic capacitance attached to the transistor can be reduced while minimizing the deterioration of the transistor characteristics.

本発明によれば、ＬＤＤ構造のトランジスタを有する表示装置において、当該トランジスタに付く寄生容量の容量値を低減できるため、当該寄生容量による悪影響を最小限に抑えつつ、画素回路や周辺回路が実行する回路動作を確実に行うことができる。   According to the present invention, in a display device having a transistor with an LDD structure, the capacitance value of the parasitic capacitance attached to the transistor can be reduced, so that the pixel circuit and the peripheral circuit execute while minimizing adverse effects due to the parasitic capacitance. Circuit operation can be performed reliably.

本発明が適用されるアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。1 is a system configuration diagram showing an outline of the configuration of an active matrix organic EL display device to which the present invention is applied. 画素（画素回路）の具体的な回路構成の一例を示す回路図である。It is a circuit diagram which shows an example of the concrete circuit structure of a pixel (pixel circuit). 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。It is a timing waveform diagram with which it uses for description of the basic circuit operation | movement of the organic electroluminescence display to which this invention is applied. 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。It is operation | movement explanatory drawing (the 1) of the basic circuit operation | movement of the organic electroluminescence display to which this invention is applied. 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。It is operation | movement explanatory drawing (the 2) of basic circuit operation | movement of the organic electroluminescence display to which this invention is applied. 駆動トランジスタの閾値電圧Ｖ_thのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。FIG. 6 is a characteristic diagram for explaining (A) a problem caused by variation in threshold voltage V _th of a drive transistor and (B) explaining a problem caused by variation in mobility μ of the drive transistor. ブートストラップ動作についての説明に供する図である。It is a figure where it uses for description about bootstrap operation | movement. 駆動トランジスタ及び駆動トランジスタに存在する寄生容量を示す等価回路図である。It is an equivalent circuit diagram which shows the parasitic capacitance which exists in a drive transistor and a drive transistor. 閾値電圧Ｖ_thのばらつきの再発についての説明に供するタイミング波形図である。FIG. 6 is a timing waveform diagram for explaining the recurrence of variations in threshold voltage _Vth . 有機ＥＬ素子の両端電圧Ｖoledの高電圧化による電流減少についての説明に供する図である。It is a figure where it uses for description about the current reduction by the high voltage of the both-ends voltage Voled of an organic EL element. 実施形態に係るＬＤＤ構造のトランジスタの具体的な構造についての説明図であり、（Ａ）はソース／ドレイン電極の配線を除いたトランジスタの平面図を示し、（Ｂ）は（Ａ）のＸ−Ｘ´線に沿った矢視断面図である。It is explanatory drawing about the specific structure of the transistor of the LDD structure which concerns on embodiment, (A) shows the top view of the transistor except the wiring of the source / drain electrode, (B) is X- of (A). It is arrow sectional drawing along a X 'line. 典型的なＬＤＤ構造のトランジスタの具体的な構造についての説明図であり、（Ａ）はソース／ドレイン電極の配線を除いたトランジスタの平面図を示し、（Ｂ）は（Ａ）のＹ−Ｙ´線に沿った矢視断面図である。It is explanatory drawing about the concrete structure of the transistor of a typical LDD structure, (A) shows the top view of the transistor except the wiring of a source / drain electrode, (B) is YY of (A). It is arrow sectional drawing along a 'line. 本発明が適用されるテレビジョンセットの外観を示す斜視図である。It is a perspective view which shows the external appearance of the television set to which this invention is applied. 本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。It is a perspective view which shows the external appearance of the digital camera to which this invention is applied, (A) is the perspective view seen from the front side, (B) is the perspective view seen from the back side. 本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。1 is a perspective view illustrating an appearance of a notebook personal computer to which the present invention is applied. 本発明が適用されるビデオカメラの外観を示す斜視図である。It is a perspective view which shows the external appearance of the video camera to which this invention is applied. 本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is an external view which shows the mobile telephone to which this invention is applied, (A) is the front view in the open state, (B) is the side view, (C) is the front view in the closed state, (D) Is a left side view, (E) is a right side view, (F) is a top view, and (G) is a bottom view.

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される有機ＥＬ表示装置
１−１．システム構成
１−２．基本的な回路動作
１−３．ブートストラップ動作
１−４．トランジスタの寄生容量に起因する不具合
２．実施形態の説明
２−１．実施形態に係るトランジスタ構造
２−２．実施形態の作用、効果
３．適用例
４．電子機器 Hereinafter, modes for carrying out the invention (hereinafter referred to as “embodiments”) will be described in detail with reference to the drawings. The description will be given in the following order.
1. 1. Organic EL display device to which the present invention is applied 1-1. System configuration 1-2. Basic circuit operation 1-3. Bootstrap operation 1-4. Problems caused by parasitic capacitance of transistors 2. Description of Embodiment 2-1. Transistor structure according to embodiment 2-2. 2. Action and effect of embodiment Application example 4. Electronics

＜１．本発明が適用される有機ＥＬ表示装置＞
［１−１．システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。 <1. Organic EL Display Device to which the Present Invention is Applied>
[1-1. System configuration]
FIG. 1 is a system configuration diagram showing an outline of the configuration of an active matrix display device to which the present invention is applied.

アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（薄膜トランジスタ）が用いられる。   The active matrix display device is a display device that controls the current flowing through the electro-optical element by an active element provided in the same pixel as the electro-optical element, for example, an insulated gate field effect transistor. As the insulated gate field effect transistor, a TFT (Thin Film Transistor) is typically used.

ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。   Here, as an example, an active matrix organic EL display device that uses a current-driven electro-optical element, for example, an organic EL element, whose light emission luminance changes according to a current value flowing through the device, as a light-emitting element of a pixel (pixel circuit). This case will be described as an example.

図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。   As shown in FIG. 1, an organic EL display device 10 according to this application example includes a plurality of pixels 20 including organic EL elements, a pixel array unit 30 in which the pixels 20 are two-dimensionally arranged in a matrix, The driving circuit unit is arranged around the pixel array unit 30. The drive circuit unit includes a write scanning circuit 40, a power supply scanning circuit 50, a signal output circuit 60, and the like, and drives each pixel 20 of the pixel array unit 30.

ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。   Here, when the organic EL display device 10 supports color display, one pixel (unit pixel) which is a unit for forming a color image is composed of a plurality of sub-pixels (sub-pixels), and each of the sub-pixels is This corresponds to the pixel 20 in FIG. More specifically, in a display device that supports color display, one pixel includes, for example, a sub-pixel that emits red (Red) light, a sub-pixel that emits green (G) light, and blue (Blue). B) It is composed of three sub-pixels of sub-pixels that emit light.

但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。   However, one pixel is not limited to a combination of RGB three primary color subpixels, and one pixel may be configured by adding one or more color subpixels to the three primary color subpixels. Is possible. More specifically, for example, one pixel is formed by adding a sub-pixel that emits white (W) light to improve luminance, or at least emits complementary color light to expand the color reproduction range. It is also possible to configure one pixel by adding one subpixel.

画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１₁〜３１_mと電源供給線３２₁〜３２_mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３₁〜３３_nが画素列毎に配線されている。 The pixel array unit 30 includes scanning lines 31 _{1 to} 31 _m and power supply lines 32 _{1 to} 32 _m along the row direction (the arrangement direction of the pixels in the pixel row) with respect to the arrangement of the pixels 20 in m rows and n columns. Are wired for each pixel row. Furthermore, signal lines 33 _{1 to} 33 _n are wired for each pixel column along the column direction (pixel arrangement direction of the pixel column) with respect to the arrangement of the pixels 20 in the m rows and the n columns.

走査線３１₁〜３１_mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２₁〜３２_mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３₁〜３３_nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。 The scanning lines 31 _{1 to} 31 _m are connected to the output ends of the corresponding rows of the writing scanning circuit 40, respectively. The power supply lines 32 _{1 to} 32 _m are connected to the output ends of the corresponding rows of the power supply scanning circuit 50, respectively. The signal lines 33 _{1 to} 33 _n are connected to the output ends of the corresponding columns of the signal output circuit 60, respectively.

画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図１に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。   The pixel array unit 30 is usually formed on a transparent insulating substrate such as a glass substrate. Thereby, the organic EL display device 10 has a flat panel structure. The drive circuit for each pixel 20 in the pixel array section 30 can be formed using an amorphous silicon TFT or a low-temperature polysilicon TFT. In the case of using low-temperature polysilicon TFTs, as shown in FIG. 1, a display panel (substrate) 70 that forms the pixel array section 30 also for the write scanning circuit 40, the power supply scanning circuit 50, and the signal output circuit 60. Can be implemented on top.

書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１₁〜３１_m）に対して書込み走査信号ＷＳ（ＷＳ₁〜ＷＳ _m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。 The write scanning circuit 40 is configured by a shift register circuit that sequentially shifts (transfers) the start pulse sp in synchronization with the clock pulse ck. The writing scanning circuit 40, upon a signal voltage writing of the video signal to each pixel 20 of the pixel array unit 30, the writing scanning signal WS to the scanning lines 31 (31 ₁ ~31 _m) a (WS ₁ to WS _m) By sequentially supplying the pixels 20, the pixels 20 of the pixel array unit 30 are sequentially scanned (line-sequential scanning) in units of rows.

電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖ_ccpと当該第１電源電位Ｖ_ccpよりも低い第２電源電位Ｖ_iniとで切り替わることが可能な電源電位ＤＳ（ＤＳ₁〜ＤＳ_m）を電源供給線３２（３２₁〜３２_m）に供給する。後述するように、電源電位ＤＳのＶ_ccp／Ｖ_iniの切替えにより、画素２０の発光／非発光の制御が行なわれる。 The power supply scanning circuit 50 includes a shift register circuit that sequentially shifts the start pulse sp in synchronization with the clock pulse ck. The power supply scanning circuit 50 can be switched between the first power supply potential V _ccp and the second power supply potential V _ini that is lower than the first power supply potential V _ccp in synchronization with the line sequential scanning by the write scanning circuit 40. The power supply potential DS (DS _{1 to} DS _m ) is supplied to the power supply line 32 (32 _{1 to} 32 _m ). As will be described later, light emission / non-light emission control of the pixel 20 is performed by switching V _ccp / V _ini of the power supply potential DS.

信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖ_sigと基準電圧Ｖ_ofsとを選択的に出力する。ここで、基準電圧Ｖ_ofsは、映像信号の信号電圧Ｖ_sigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。 The signal output circuit 60 includes a signal voltage V _sig and a reference voltage V _{ofs of} a video signal corresponding to luminance information supplied from a signal supply source (not shown) (hereinafter may be simply referred to as “signal voltage”). And are selectively output. Here, the reference voltage V _ofs is a potential serving as a reference for the signal voltage V _sig of the video signal (for example, a potential corresponding to the black level of the video signal), and is used in threshold correction processing described later.

信号出力回路６０から出力される信号電圧Ｖ_sig／基準電圧Ｖ_ofsは、信号線３３（３３₁〜３３_n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖ_sigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。 The signal voltage V _sig / reference voltage V _ofs output from the signal output circuit 60 is scanned by the write scanning circuit 40 with respect to each pixel 20 of the pixel array unit 30 via the signal line 33 (33 _{1 to} 33 _n ). Are written in units of pixel rows selected by. In other words, the signal output circuit 60 adopts a line sequential writing driving form in which the signal voltage V _sig is written in units of rows (lines).

（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。 (Pixel circuit)
FIG. 2 is a circuit diagram illustrating an example of a specific circuit configuration of the pixel (pixel circuit) 20. The light-emitting portion of the pixel 20 includes an organic EL element 21 that is a current-driven electro-optical element whose emission luminance changes according to the value of a current flowing through the device.

図２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。   As shown in FIG. 2, the pixel 20 includes an organic EL element 21 and a drive circuit that drives the organic EL element 21 by passing a current through the organic EL element 21. The organic EL element 21 has a cathode electrode connected to a common power supply line 34 that is wired in common to all the pixels 20 (so-called solid wiring).

有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。   The drive circuit that drives the organic EL element 21 has a configuration including a drive transistor 22, a write transistor 23, a storage capacitor 24, and an auxiliary capacitor 25. N-channel TFTs can be used as the driving transistor 22 and the writing transistor 23. However, the combination of the conductivity types of the drive transistor 22 and the write transistor 23 shown here is merely an example, and is not limited to these combinations.

ここで、画素２０内のトランジスタ、即ち、駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも一方、好ましくは、両方のトランジスタ２２，２３として、周知のＬＤＤ構造のトランジスタが用いられる。ＬＤＤ構造によれば、ドレイン領域の近傍での電界集中が小さくなるため、ホットキャリアの発生を抑えることが可能になる。   Here, as a transistor in the pixel 20, that is, at least one of the driving transistor 22 and the writing transistor 23, preferably both transistors 22 and 23 are well-known LDD transistors. According to the LDD structure, the electric field concentration in the vicinity of the drain region is reduced, so that generation of hot carriers can be suppressed.

駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２₁〜３２_m）に接続されている。 The drive transistor 22 has one electrode (source / drain electrode) connected to the anode electrode of the organic EL element 21 and the other electrode (source / drain electrode) connected to the power supply line 32 (32 _{1 to} 32 _m ). ing.

書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３₁〜３３_n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１₁〜３１_m）に接続されている。 In the write transistor 23, one electrode (source / drain electrode) is connected to the signal line 33 (33 _{1 to} 33 _n ), and the other electrode (source / drain electrode) is connected to the gate electrode of the drive transistor 22. . The gate electrode of the writing transistor 23 is connected to the scanning line 31 (31 _{1 to} 31 _m ).

駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。   In the driving transistor 22 and the writing transistor 23, one electrode is a metal wiring electrically connected to the source / drain region, and the other electrode is a metal wiring electrically connected to the drain / source region. Say. Further, depending on the potential relationship between one electrode and the other electrode, if one electrode becomes a source electrode, it becomes a drain electrode, and if the other electrode also becomes a drain electrode, it becomes a source electrode.

保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。   The storage capacitor 24 has one electrode connected to the gate electrode of the drive transistor 22, and the other electrode connected to the other electrode of the drive transistor 22 and the anode electrode of the organic EL element 21.

補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。   The auxiliary capacitor 25 has one electrode connected to the anode electrode of the organic EL element 21 and the other electrode connected to the common power supply line 34. The auxiliary capacitor 25 is provided as necessary in order to compensate for the insufficient capacity of the organic EL element 21 and to increase the video signal write gain to the storage capacitor 24. That is, the auxiliary capacitor 25 is not an essential component and can be omitted when the equivalent capacitance of the organic EL element 21 is sufficiently large.

ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。   Here, the other electrode of the auxiliary capacitor 25 is connected to the common power supply line 34. However, the connection destination of the other electrode is not limited to the common power supply line 34, and may be a fixed potential node. That's fine. By connecting the other electrode of the auxiliary capacitor 25 to a node of a fixed potential, the intended purpose of compensating the shortage of the capacity of the organic EL element 21 and increasing the video signal write gain to the holding capacitor 24 can be achieved. it can.

上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖ_sigまたは基準電圧Ｖ_ofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖ_sigまたは基準電圧Ｖ_ofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。 In the pixel 20 configured as described above, the writing transistor 23 becomes conductive in response to a high active writing scanning signal WS applied to the gate electrode from the writing scanning circuit 40 through the scanning line 31. Thereby, the write transistor 23 samples the signal voltage V _sig of the video signal or the reference voltage V _ofs supplied from the signal output circuit 60 through the signal line 33 and writes it in the pixel 20. The written signal voltage V _sig or reference voltage V _ofs is applied to the gate electrode of the driving transistor 22 and held in the holding capacitor 24.

駆動トランジスタ２２は、電源供給線３２（３２₁〜３２_m）の電源電位ＤＳが第１電源電位Ｖ_ccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖ_sigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。 When the power supply potential DS of the power supply line 32 (32 _{1 to} 32 _m ) is at the first power supply potential V _ccp , the driving transistor 22 has one electrode as a drain electrode and the other electrode as a source electrode in a saturation region. Operate. As a result, the drive transistor 22 is supplied with current from the power supply line 32 and drives the organic EL element 21 to emit light by current drive. More specifically, the drive transistor 22 operates in the saturation region, thereby supplying the organic EL element 21 with a drive current having a current value corresponding to the voltage value of the signal voltage V _sig held in the storage capacitor 24. The organic EL element 21 is caused to emit light by current driving.

駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖ_ccpから第２電源電位Ｖ_iniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。 Further, when the power supply potential DS is switched from the first power supply potential V _ccp to the second power supply potential V _ini , the drive transistor 22 operates as a switching transistor with one electrode serving as a source electrode and the other electrode serving as a drain electrode. As a result, the drive transistor 22 stops supplying the drive current to the organic EL element 21 and puts the organic EL element 21 into a non-light emitting state. That is, the drive transistor 22 also has a function as a transistor that controls light emission / non-light emission of the organic EL element 21.

この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。   By the switching operation of the drive transistor 22, a period during which the organic EL element 21 is in a non-light emitting state (non-light emitting period) is provided, and the ratio (duty) of the light emitting period and the non-light emitting period of the organic EL element 21 can be controlled. . By this duty control, afterimage blurring caused by light emission of pixels over one display frame period can be reduced, so that the quality of moving images can be particularly improved.

電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖ_ccp，Ｖ_iniのうち、第１電源電位Ｖ_ccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖ_iniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖ_iniは、基準電圧Ｖ_ofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶ_thとするときＶ_ofs−Ｖ_thよりも低い電位、好ましくは、Ｖ_ofs−Ｖ_thよりも十分に低い電位に設定される。 Of the first and second power supply potentials V _ccp and V _ini selectively supplied from the power supply scanning circuit 50 through the power supply line 32, the first power supply potential V _ccp is a drive current for driving the organic EL element 21 to emit light. The power supply potential is supplied to the driving transistor 22. The second power supply potential V _ini is a power supply potential for applying a reverse bias to the organic EL element 21. The second power supply potential V _ini is a potential lower than the reference voltage V _ofs , for example, a potential lower than V _ofs −V _th when the threshold voltage of the driving transistor 22 is V _th , preferably V _ofs −V _th. Is set to a sufficiently lower potential.

［１−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を基に図４及び図５の動作説明図を用いて説明する。尚、図４及び図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。 [1-2. Basic circuit operation]
Next, the basic circuit operation of the organic EL display device 10 having the above-described configuration will be described with reference to the operation explanatory diagrams of FIGS. 4 and 5 based on the timing waveform diagram of FIG. In the operation explanatory diagrams of FIGS. 4 and 5, the write transistor 23 is illustrated by a switch symbol for simplification of the drawing.

図３のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖ_sig／Ｖ_ofs）、駆動トランジスタ２２のゲート電位Ｖ_g及びソース電位Ｖ_sのそれぞれの変化を示している。 In the timing waveform diagram of FIG. 3, the potential of the scanning line 31 (write scanning signal) WS, the potential of the power supply line 32 (power supply potential) DS, the potential of the signal line 33 (V _sig / V _ofs ), Changes in the gate potential V _g and the source potential V _s are shown.

（前表示フレームの発光期間）
図３のタイミング波形図において、時刻ｔ₁₁以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖ_ccpにあり、また、書込みトランジスタ２３が非導通状態にある。 (Light emission period of the previous display frame)
In the timing waveform diagram of FIG. 3, the time before time t ₁₁ is the light emission period of the organic EL element 21 in the previous display frame. During the light emission period of the previous display frame, the potential DS of the power supply line 32 is at the first power supply potential (hereinafter referred to as “high potential”) V _ccp , and the writing transistor 23 is in a non-conductive state.

このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsに応じた駆動電流（ドレイン−ソース間電流）Ｉ_dsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉ_dsの電流値に応じた輝度で発光する。 At this time, the drive transistor 22 is designed to operate in a saturation region. As a result, as shown in FIG. 4A, the drive current (drain-source current) I _ds corresponding to the gate-source voltage V _gs of the drive transistor 22 is organic from the power supply line 32 through the drive transistor 22. It is supplied to the EL element 21. Accordingly, the organic EL element 21 emits light with a luminance corresponding to the current value of the drive current I _ds .

（閾値補正準備期間）
時刻ｔ₁₁になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖ_ccpから、信号線３３の基準電圧Ｖ_ofsに対してＶ_ofs−Ｖ_thよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖ_iniに切り替わる。 (Threshold correction preparation period)
At time t _11, it enters a new display frame of line sequential scanning (current display frame). Then, as shown in FIG. 4B, the second power source in which the potential DS of the power supply line 32 is sufficiently lower than V _ofs −V _{th with} respect to the reference voltage V _ofs of the signal line 33 from the high potential V _ccp. The potential (hereinafter referred to as “low potential”) V _ini is switched.

ここで、有機ＥＬ素子２１の閾値電圧をＶ_thel、共通電源供給線３４の電位（カソード電位）をＶ_cathとする。このとき、低電位Ｖ_iniをＶ_ini＜Ｖ_thel＋Ｖ_cathとすると、駆動トランジスタ２２のソース電位Ｖ_sが低電位Ｖ_iniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。 Here, the threshold voltage of the organic EL element 21 is V _thel , and the potential (cathode potential) of the common power supply line 34 is V _cath . At this time, if the low potential V _ini is V _ini <V _thel + V _cath , the source potential V _s of the drive transistor 22 becomes substantially equal to the low potential V _ini , so that the organic EL element 21 is in a reverse bias state and is quenched. To do.

次に、時刻ｔ₁₂で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖ_ofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖ_gが基準電圧Ｖ_ofsになる。また、駆動トランジスタ２２のソース電位Ｖ_sは、基準電圧Ｖ_ofsよりも十分に低い電位、即ち、低電位Ｖ_iniにある。 Next, when the potential WS of the scanning line 31 transitions from the low potential side to the high potential side at time t ₁₂ , the writing transistor 23 becomes conductive as illustrated in FIG. 4C. At this time, since the reference voltage V _ofs is supplied from the signal output circuit 60 to the signal line 33, the gate potential V _g of the drive transistor 22 becomes the reference voltage V _ofs . The source potential V _s of the drive transistor 22 is at a potential sufficiently lower than the reference voltage V _ofs , that is, the low potential V _ini .

このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsはＶ_ofs−Ｖ_iniとなる。ここで、Ｖ_ofs−Ｖ_iniが駆動トランジスタ２２の閾値電圧Ｖ_thよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖ_ofs−Ｖ_ini＞Ｖ_thなる電位関係に設定する必要がある。 At this time, the gate-source voltage V _gs of the driving transistor 22 becomes V _ofs −V _ini . Here, if V _ofs −V _ini is not larger than the threshold voltage V _th of the drive transistor 22, threshold correction processing described later cannot be performed, so that a potential relationship of V _ofs −V _ini > V _th is set. There is a need.

このように、駆動トランジスタ２２のゲート電位Ｖ_gを基準電圧Ｖ_ofsに固定し、かつ、ソース電位Ｖ_sを低電位Ｖ_iniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖ_ofs及び低電位Ｖ_iniが、駆動トランジスタ２２のゲート電位Ｖ_g及びソース電位Ｖ_sの各初期化電位となる。 As described above, the process of fixing the gate potential V _g of the driving transistor 22 to the reference voltage V _ofs and fixing (determining) the source potential V _s to the low potential V _ini is a threshold value described later. This is a preparation (threshold correction preparation) process before the correction process (threshold correction operation) is performed. Therefore, the reference voltage V _ofs and the low potential V _ini become the initialization potentials of the gate potential V _g and the source potential V _s of the driving transistor 22.

（閾値補正期間）
次に、時刻ｔ₁₃で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖ_iniから高電位Ｖ_ccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖ_gが基準電圧Ｖ_ofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖ_gから駆動トランジスタ２２の閾値電圧Ｖ_thを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖ_sが上昇を開始する。 (Threshold correction period)
Next, at time t ₁₃ , as shown in FIG. 4D, when the potential DS of the power supply line 32 is switched from the low potential V _ini to the high potential V _ccp , the gate potential V _g of the drive transistor 22 is changed to the reference voltage. The threshold correction process is started in a state where V _ofs is maintained. That is, the source potential V _s of the drive transistor 22 starts to increase toward the potential obtained by subtracting the threshold voltage V _th of the drive transistor 22 from the gate potential V _g .

ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖ_gの初期化電位Ｖ_ofsを基準とし、当該初期化電位Ｖ_ofsから駆動トランジスタ２２の閾値電圧Ｖ_thを減じた電位に向けてソース電位Ｖ_sを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsが駆動トランジスタ２２の閾値電圧Ｖ_thに収束する。この閾値電圧Ｖ_thに相当する電圧は保持容量２４に保持される。 For convenience, the initialization potential V _ofs of the gate potential V _g of the driving transistor 22 as a reference, the source potential V _s towards the potential obtained by subtracting the threshold voltage V _th of the drive transistor 22 from the initialization potential V _ofs The changing process is called a threshold correction process. As the threshold correction process proceeds, the gate-source voltage V _gs of the drive transistor 22 eventually converges to the threshold voltage V _th of the drive transistor 22. A voltage corresponding to the threshold voltage V _th is held in the holding capacitor 24.

尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖ_cathを設定しておくこととする。 In the period for performing the threshold correction process (threshold correction period), the organic EL element 21 is cut off in order to prevent current from flowing exclusively to the storage capacitor 24 side and not to the organic EL element 21 side. As described above, the potential V _cath of the common power supply line 34 is set.

次に、時刻ｔ₁₄で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖ_gsが駆動トランジスタ２２の閾値電圧Ｖ_thに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉ_dsは流れない。 Next, at time t ₁₄ , the potential WS of the scanning line 31 transitions to the low potential side, so that the writing transistor 23 is turned off as illustrated in FIG. At this time, the gate electrode of the driving transistor 22 is electrically disconnected from the signal line 33 to be in a floating state. However, since the gate-source voltage V _gs is equal to the threshold voltage V _th of the drive transistor 22, the drive transistor 22 is in a cutoff state. Accordingly, the drain-source current I _ds does not flow through the driving transistor 22.

（信号書込み＆移動度補正期間）
次に、時刻ｔ₁₅で、図５（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖ_ofsから映像信号の信号電圧Ｖ_sigに切り替わる。続いて、時刻ｔ₁₆で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖ_sigをサンプリングして画素２０内に書き込む。 (Signal writing & mobility correction period)
Next, at time t ₁₅ , as shown in FIG. 5B, the potential of the signal line 33 is switched from the reference voltage V _ofs to the signal voltage V _sig of the video signal. Subsequently, at time t ₁₆ , the potential WS of the scanning line 31 transitions to the high potential side, so that the writing transistor 23 becomes conductive as shown in FIG. 5C, and the signal voltage V _{sig of the} video signal. Are sampled and written into the pixel 20.

この書込みトランジスタ２３による信号電圧Ｖ_sigの書込みにより、駆動トランジスタ２２のゲート電位Ｖ_gが信号電圧Ｖ_sigになる。そして、映像信号の信号電圧Ｖ_sigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖ_thが保持容量２４に保持された閾値電圧Ｖ_thに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。 By writing the signal voltage V _sig by the writing transistor 23, the gate potential V _g of the driving transistor 22 becomes the signal voltage V _sig . When the drive transistor 22 is driven by the signal voltage V _sig of the video signal, the threshold voltage V _th of the drive transistor 22 is canceled with the voltage corresponding to the threshold voltage V _th held in the holding capacitor 24. Details of the principle of threshold cancellation will be described later.

このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖ_sigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉ_ds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。 At this time, the organic EL element 21 is in a cutoff state (high impedance state). Therefore, the current (drain-source current I _ds ) flowing from the power supply line 32 to the drive transistor 22 in accordance with the signal voltage V _sig of the video signal flows into the equivalent capacitor and the auxiliary capacitor 25 of the organic EL element 21. Thereby, charging of the equivalent capacity of the organic EL element 21 and the auxiliary capacity 25 is started.

有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖ_sが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖ_thの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。 As the equivalent capacitance and the auxiliary capacitance 25 of the organic EL element 21 are charged, the source potential V _s of the drive transistor 22 increases with time. At this time, the pixel-to-pixel variation in the threshold voltage V _th of the drive transistor 22 has already been canceled, and the drain-source current I _ds of the drive transistor 22 depends on the mobility μ of the drive transistor 22. Note that the mobility μ of the drive transistor 22 is the mobility of the semiconductor thin film constituting the channel of the drive transistor 22.

ここで、映像信号の信号電圧Ｖ_sigに対する保持容量２４の保持電圧Ｖ_gsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位Ｖ_sがＶ_ofs−Ｖ_th＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧Ｖ_gsはＶ_sig−Ｖ_ofs＋Ｖ_th−ΔＶとなる。 Here, it is assumed that the ratio of the holding voltage V _gs of the holding capacitor 24 to the signal voltage V _sig of the video signal, that is, the write gain G is 1 (ideal value). Then, the source potential V _s of the drive transistor 22 rises to the potential of V _ofs −V _th + ΔV, so that the gate-source voltage V _gs of the drive transistor 22 becomes V _sig −V _ofs + V _th −ΔV.

すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖ_sig−Ｖ_ofs＋Ｖ_th）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖ_sの上昇分ΔＶは負帰還の帰還量となる。 That is, the increase ΔV of the source potential Vs of the driving transistor 22 is subtracted from the voltage (V _sig −V _ofs + V _th ) held in the holding capacitor 24, in other words, the charge stored in the holding capacitor 24 is discharged. Acts like In other words, the increase ΔV of the source potential Vs is negatively fed back to the storage capacitor 24. Therefore, the increase ΔV of the source potential V _s becomes a feedback amount of negative feedback.

このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉ_dsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖ_gsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。 Thus, the drain flowing through the driving transistor 22 - gate with the feedback amount ΔV corresponding to the source current I _ds - by applying the negative feedback to the source voltage V _gs, the drain of the driving transistor 22 - the source current I _ds The dependence on mobility μ can be negated. This canceling process is a mobility correction process for correcting the variation of the mobility μ of the driving transistor 22 for each pixel.

より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖ_in（＝Ｖ_sig−Ｖ_ofs）が高い程ドレイン−ソース間電流Ｉ_dsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。 More specifically, since the drain-source current I _ds increases as the signal amplitude V _in (= V _sig −V _ofs ) of the video signal written to the gate electrode of the drive transistor 22 increases, the feedback amount of negative feedback The absolute value of ΔV also increases. Therefore, mobility correction processing according to the light emission luminance level is performed.

また、映像信号の信号振幅Ｖ_inを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。 Furthermore, when a constant signal amplitude V _in of the video signal, since the greater the absolute value of the feedback amount ΔV of the mobility μ is large enough negative feedback of the drive transistor 22, to remove the variation of the mobility μ for each pixel Can do. Therefore, it can be said that the feedback amount ΔV of the negative feedback is a correction amount of the mobility correction process. Details of the principle of mobility correction will be described later.

（発光期間）
次に、時刻ｔ₁₇で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。 (Light emission period)
Next, at time t ₁₇ , the potential WS of the scanning line 31 transitions to the low potential side, so that the writing transistor 23 is turned off as illustrated in FIG. As a result, the gate electrode of the driving transistor 22 is electrically disconnected from the signal line 33 and is in a floating state.

ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖ_sの変動に連動してゲート電位Ｖ_gも変動する。 Here, when the gate electrode of the drive transistor 22 is in a floating state, the storage capacitor 24 is connected between the gate and the source of the drive transistor 22, thereby interlocking with the fluctuation of the source potential V _s of the drive transistor 22. Thus, the gate potential V _g also varies.

このように、駆動トランジスタ２２のゲート電位Ｖ_gがソース電位Ｖ_sの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖ_gsを保ったまま、ゲート電位Ｖ_g及びソース電位Ｖ_sが上昇する動作がブートストラップ動作である。このブートストラップ動作の詳細については後述する。 Thus, the operation in which the gate potential V _g of the drive transistor 22 varies in conjunction with the variation of the source potential V _s , in other words, while maintaining the gate-source voltage V _gs retained in the retention capacitor 24. The operation of increasing the gate potential V _g and the source potential V _s is a bootstrap operation. Details of this bootstrap operation will be described later.

駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉ_dsに応じて有機ＥＬ素子２１のアノード電位が上昇する。 The gate electrode of the drive transistor 22 is in a floating state, and at the same time, the drain-source current I _{ds of the} drive transistor 22 starts to flow through the organic EL element 21, so that the anode of the organic EL element 21 corresponds to the current I _ds. The potential increases.

そして、有機ＥＬ素子２１のアノード電位がＶ_thel＋Ｖ_cathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖ_sの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖ_sが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖ_gも連動して上昇する。 When the anode potential of the organic EL element 21 exceeds V _thel + V _cath , the drive current starts to flow through the organic EL element 21, so that the organic EL element 21 starts to emit light. The increase in the anode potential of the organic EL element 21 is none other than the increase in the source potential V _s of the drive transistor 22. When the source potential V _s of the driving transistor 22 rises, the gate potential V _g of the driving transistor 22 also rises in conjunction with the bootstrap operation of the storage capacitor 24.

このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖ_gの上昇量はソース電位Ｖ_sの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖ_gsは、Ｖ_sig−Ｖ_ofs＋Ｖ_th−ΔＶで一定に保持される。そして、時刻ｔ₁₈で信号線３３の電位が映像信号の信号電圧Ｖ_sigから基準電圧Ｖ_ofsに切り替わる。 At this time, when it is assumed that the bootstrap gain is 1 (ideal value), the increase amount of the gate potential V _g becomes equal to the increase amount of the source potential V _s . Therefore, during the light emission period, the gate-source voltage V _gs of the drive transistor 22 is kept constant at V _sig −V _ofs + V _th −ΔV. At time t ₁₈ , the potential of the signal line 33 is switched from the signal voltage V _{sig of the} video signal to the reference voltage V _ofs .

以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖ_sigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ₁₆−ｔ₁₇の期間において並行して実行される。 In the series of circuit operations described above, processing operations for threshold correction preparation, threshold correction, signal voltage V _sig writing (signal writing), and mobility correction are executed in one horizontal scanning period (1H). Further, the processing operations of the signal writing and mobility correction are concurrently executed in the period from time t ₁₆ -t _17.

〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。 [Division threshold correction]
Here, the case where the driving method in which the threshold value correction process is executed only once is described as an example, but this driving method is only an example and is not limited to this driving method. For example, in addition to the 1H period in which the threshold correction process is performed together with the mobility correction and the signal writing process, the threshold correction process is performed a plurality of times while being divided over a plurality of horizontal scanning periods preceding the 1H period. It is also possible to adopt a driving method for performing threshold correction.

この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。   According to this division threshold correction driving method, even if the time allocated as one horizontal scanning period is shortened due to the increase in the number of pixels associated with high definition, sufficient time is provided for a plurality of horizontal scanning periods as the threshold correction period. Can be secured. Therefore, even if the time allocated as one horizontal scanning period is shortened, a sufficient time can be secured as the threshold correction period, so that the threshold correction process can be reliably executed.

〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉ_dsが供給される。
Ｉ_ds＝（１／２）・μ（Ｗ／Ｌ）Ｃ_ox（Ｖ_gs−Ｖ_th）² ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃ_oxは単位面積当たりのゲート容量である。 [Principle of threshold cancellation]
Here, the principle of threshold cancellation (that is, threshold correction) of the drive transistor 22 will be described. The drive transistor 22 operates as a constant current source because it is designed to operate in the saturation region. As a result, the organic EL element 21 is supplied with a constant drain-source current (drive current) I _ds given by the following equation (1) from the drive transistor 22.
I _ds = (1/2) · μ (W / L) C _ox (V _gs −V _th ) ² (1)
Here, W is the channel width of the driving transistor 22, L is the channel length, and C _ox is the gate capacitance per unit area.

図６（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_ds対ゲート−ソース間電圧Ｖ_gsの特性を示す。図６（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖ_thの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧Ｖ_thがＶ_th1のときに、ゲート−ソース間電圧Ｖ_gsに対応するドレイン−ソース間電流Ｉ_dsがＩ_ds1になる。 FIG. _6A shows the characteristics of the drain-source current I _ds versus the gate-source voltage V _gs of the driving transistor 22. As shown in the characteristic diagram of FIG. _6A , when the cancel process (correction process) for the variation of the threshold voltage V _th of the driving transistor 22 for each pixel is not performed, the gate is obtained when the threshold voltage V _th is V _th1. - a drain corresponding to the source voltage V _gs - source current I _ds becomes I _ds1.

これに対して、閾値電圧Ｖ_thがＶ_th2（Ｖ_th2＞Ｖ_th1）のとき、同じゲート−ソース間電圧Ｖ_gsに対応するドレイン−ソース間電流Ｉ_dsがＩ_ds2（Ｉ_ds2＜Ｉ_ds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖ_thが変動すると、ゲート−ソース間電圧Ｖ_gsが一定であってもドレイン−ソース間電流Ｉ_dsが変動する。 On the other hand, when the threshold voltage V _th is _{V th2 (V th2> V th1} ), the same gate - drain corresponding to the source voltage V _gs - source current I _{ds I ds2 (I ds2 <I ds1} ) become. That is, when the threshold voltage V _th of the drive transistor 22 varies, the drain-source current I _ds varies even if the gate-source voltage V _gs is constant.

一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsはＶ_sig−Ｖ_ofs＋Ｖ_th−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉ_dsは、次式（２）で表される。
Ｉ_ds＝（１／２）・μ（Ｗ／Ｌ）Ｃ_ox（Ｖ_sig−Ｖ_ofs−ΔＶ）² ……（２） On the other hand, in the pixel (pixel circuit) 20 having the above configuration, as described above, the gate-source voltage V _gs of the driving transistor 22 at the time of light emission is V _sig −V _ofs + V _th −ΔV. Therefore, when this is substituted into the equation (1), the drain-source current I _ds is expressed by the following equation (2).
I _ds = (1/2) · μ (W / L) C _ox (V _sig −V _ofs −ΔV) ² (2)

すなわち、駆動トランジスタ２２の閾値電圧Ｖ_thの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉ_dsは、駆動トランジスタ２２の閾値電圧Ｖ_thに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖ_thが画素毎に変動したとしても、ドレイン−ソース間電流Ｉ_dsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。 That is, the term of the threshold voltage V _th of the drive transistor 22 is canceled, and the drain-source current I _ds supplied from the drive transistor 22 to the organic EL element 21 does not depend on the threshold voltage V _th of the drive transistor 22. . As a result, even if the threshold voltage V _th of the drive transistor 22 varies from pixel to pixel due to variations in the manufacturing process of the drive transistor 22 and changes over time, the drain-source current I _ds does not vary. 21 emission luminance can be kept constant.

〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図６（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。 [Principle of mobility correction]
Next, the principle of mobility correction of the drive transistor 22 will be described. FIG. 6B shows a characteristic curve in a state where a pixel A having a relatively high mobility μ of the driving transistor 22 and a pixel B having a relatively low mobility μ of the driving transistor 22 are compared. When the driving transistor 22 is composed of a polysilicon thin film transistor or the like, it is inevitable that the mobility μ varies between pixels like the pixel A and the pixel B.

画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖ_in（＝Ｖ_sig−Ｖ_ofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉ_ds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉ_ds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉ_dsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。 In a state where the mobility μ varies between the pixel A and the pixel B, for example, the signal amplitude V _in (= V _sig −V _ofs ) of the same level is written to both the pixels A and B to the gate electrode of the drive transistor 22. Consider the case. In this case, if no not corrected mobility mu, drain flows to the pixel A having the high mobility mu - source current I _ds1 'and the drain flowing through the pixel B having the low mobility mu - source current I _ds2' and There will be a big difference between the two. As described above, when a large difference occurs between the pixels in the drain-source current I _ds due to the variation of the mobility μ from pixel to pixel, the uniformity of the screen is impaired.

ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉ_dsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図６（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ₁は、移動度の小さな画素Ｂの帰還量ΔＶ₂に比べて大きい。 Here, as is clear from the transistor characteristic equation of the equation (1) described above, the drain-source current I _ds increases when the mobility μ is large. Therefore, the feedback amount ΔV in the negative feedback increases as the mobility μ increases. As shown in FIG. 6B, the feedback amount ΔV ₁ of the pixel A having the high mobility μ is larger than the feedback amount ΔV ₂ of the pixel B having the low mobility μ.

そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。 Therefore, by applying negative feedback to the gate-source voltage Vgs with a feedback amount ΔV corresponding to the drain-source current I _ds of the driving transistor 22 by mobility correction processing, negative feedback is increased as the mobility μ increases. It will be. As a result, variation in mobility μ for each pixel can be suppressed.

具体的には、移動度μの大きな画素Ａで帰還量ΔＶ₁の補正をかけると、ドレイン−ソース間電流Ｉ_dsはＩ_ds1′からＩ_ds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ₂は小さいために、ドレイン−ソース間電流Ｉ_dsはＩ_ds2′からＩ_ds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉ_ds1と画素Ｂのドレイン−ソース間電流Ｉ_ds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。 Specifically, when applying a correction of the feedback amount [Delta] V ₁ at the pixel A having the high mobility mu, drain - source current I _ds larger drops from I _ds1 'to I _ds1. On the other hand, since the feedback amount [Delta] V ₂ small pixels B mobility μ is small, the drain - source current I _ds becomes lowered from I _ds2 'to I _ds2, not lowered so much. Consequently, the drain of the pixel A - drain-source current I _ds1 and the pixel B - to become nearly equal to the source current I _ds2, variations among the pixels of the mobility μ is corrected.

以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉ_dsの減少量が大きくなる。 In summary, when there are a pixel A and a pixel B having different mobility μ, the feedback amount ΔV1 of the pixel A having a high mobility μ is larger than the feedback amount ΔV2 of the pixel B having a low mobility μ. That is, the larger the mobility μ, the larger the feedback amount ΔV, and the larger the amount of decrease in the drain-source current I _ds .

従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖ_gsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉ_dsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉ_ds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。 Therefore, the drain of the driving transistor 22 - with the feedback amount ΔV corresponding to the source current I _ds, the gate - by applying the negative feedback to the source voltage V _gs, the drain of pixels having different mobilities mu - source current I _ds The current value is made uniform. As a result, variation in mobility μ for each pixel can be corrected. That is, the feedback amount (correction amount) ΔV corresponding to the current flowing through the drive transistor 22 (drain-source current I _ds ) with respect to the gate-source voltage V _gs of the drive transistor 22, that is, the storage capacitor 24. On the other hand, the process of applying negative feedback is the mobility correction process.

［１−３．ブートストラップ動作］
先述したように、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、保持容量２４に保持されたゲート−ソース間電圧Ｖ_gsを保ったまま、ゲート電位Ｖ_g及びソース電位Ｖ_sが上昇するブートストラップ動作が行われる。ここで、このブートストラップ動作について、図７を用いて詳細に後述する。 [1-3. Bootstrap operation]
As described above, when the gate electrode of the driving transistor 22 is in a floating state, the gate potential V _g and the source potential V _s rise while maintaining the gate-source voltage V _gs held in the storage capacitor 24. A bootstrap operation is performed. Here, the bootstrap operation will be described later in detail with reference to FIG.

信号書込み＆移動度補正期間が終了した時点ｔ₁₇で、駆動トランジスタ２２のゲート電極には信号電圧Ｖ_sigが書き込まれており（Ｖ_g＝Ｖ_sig）、ソース電位Ｖ_sは、閾値補正完了時ｔ₁₆からそれぞれの移動度μに応じた電位上昇量ΔＶだけ上昇した電位Ｖ_s1にある。電位Ｖ_s1は、Ｖ_s1＝Ｖ_ofs−Ｖ_th＋ΔＶなる式で与えられる。 At time t ₁₇ when the signal writing & mobility correction period ends, the signal voltage V _sig is written to the gate electrode of the driving transistor 22 (V _g = V _sig ), and the source potential V _s is at the time of completion of threshold correction. The potential V _s1 is increased by a potential increase amount ΔV corresponding to each mobility μ from t ₁₆ . The potential V _s1 is given by the following formula: V _s1 = V _ofs −V _th + ΔV.

ここで、書込みトランジスタ２３が非導通状態になると、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsは保持容量２４によって保持されるため、ソース電位Ｖ_sは駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsに応じた電位Ｖ_oledまで上昇する。ソース電位Ｖ_sの上昇に伴い、ゲート電位Ｖ_gも保持容量２４を介して上昇する。このときの上昇量は、理想的には、ソース電位Ｖ_sの上昇量Ｖ_oled−Ｖ_s1と同じである。 Here, when the write transistor 23 becomes non-conductive, the gate-source voltage V _gs of the drive transistor 22 is held by the holding capacitor 24, so that the source potential V _s is the drain-source current I _{ds of the} drive transistor 22. It rises to the potential V _oled according to. As the source potential V _s increases, the gate potential V _g also increases through the storage capacitor 24. The amount of increase at this time is ideally the same as the amount of increase V _oled −V _s1 of the source potential V _s .

［１−４．トランジスタの寄生容量に起因する不具合］
ところで、画素２０を構成するトランジスタ、即ち、駆動トランジスタ２２や駆動トランジスタ２３には、ゲート電極−ソース／ドレイン領域間などに少なからず寄生容量が存在する。そして、駆動トランジスタ２２や駆動トランジスタ２３に存在する寄生容量の容量値が大きいと、画素２０が実行する回路動作に悪影響が及ぶことになる。例えば、ブートストラップ動作の場合、寄生容量の容量値が大きいと、ソース電位Ｖ_sの上昇量よりもゲート電位Ｖ_gの上昇量が少なくなる。 [1-4. Failure caused by transistor parasitic capacitance]
By the way, in the transistor constituting the pixel 20, that is, the driving transistor 22 and the driving transistor 23, there is a considerable parasitic capacitance between the gate electrode and the source / drain region. If the capacitance value of the parasitic capacitance existing in the drive transistor 22 or the drive transistor 23 is large, the circuit operation performed by the pixel 20 is adversely affected. For example, if the bootstrap operation, the larger the capacitance value of the parasitic capacitance, the rise amount of the gate potential V _g than the rise amount of the source potential V _s is reduced.

図８に、駆動トランジスタ２２及び駆動トランジスタ２３に存在する寄生容量を示す。駆動トランジスタ２２には、ゲート電極と一方のソース／ドレイン領域との間に寄生容量Ｃ_gsが存在し、ゲート電極と他方のソース／ドレイン領域との間に寄生容量Ｃ_gdが存在する。書込みトランジスタ２３には、ゲート電極と駆動トランジスタ２２側の他方のソース／ドレイン領域との間に寄生容量Ｃ_wsが存在する。 FIG. 8 shows parasitic capacitances existing in the drive transistor 22 and the drive transistor 23. In the driving transistor 22, a parasitic capacitance C _gs exists between the gate electrode and one source / drain region, and a parasitic capacitance C _gd exists between the gate electrode and the other source / drain region. In the write transistor 23, a parasitic capacitance C _ws exists between the gate electrode and the other source / drain region on the drive transistor 22 side.

これら寄生容量Ｃ_gs，Ｃ_gd，Ｃ_wsが存在することで、駆動トランジスタ２２のソース電位Ｖ_sが電位Ｖ_s1から電位Ｖ_s2に上昇したとすると、ゲート電位Ｖ_gは、（Ｃ_s＋Ｃ_gs）／（Ｃ_s＋Ｃ_gs＋Ｃ_gd＋Ｃ_ws）×（Ｖ_s2−Ｖ_s1）しか上昇しない。ここで、Ｃ_sは保持容量２４を表わしている。このときの係数（Ｃ_s＋Ｃ_gs）／（Ｃ_s＋Ｃ_gs＋Ｃ_gd＋Ｃ_ws）は必ず１以下になるため、ゲート電位Ｖ_gの上昇量は、ソース電位Ｖ_sの上昇量よりも小さくなる。 If the source potential V _s of the driving transistor 22 is increased from the potential V _s1 to the potential V _s2 due to the presence of these parasitic capacitances C _gs , C _gd , and C _ws , the gate potential V _g is (C _s + C _gs ) / (C _s + C _gs + C _gd + C _ws ) × (V _s2 −V _s1 ) Here, C _s represents the storage capacitor 24. Since the coefficient (C _s + C _gs ) / (C _s + C _gs + C _gd + C _ws ) at this time is always 1 or less, the increase amount of the gate potential V _g is smaller than the increase amount of the source potential V _s .

この係数をブートストラップゲインＧ_bと呼ぶことにする。すなわち、ブートストラップゲインＧ_bは、次式（３）で表わされる。
Ｇ_b＝（Ｃ_s＋Ｃ_gs）／（Ｃ_s＋Ｃ_gs＋Ｃ_gd＋Ｃ_ws） ……（３）
そして、式（３）から明らかなように、駆動トランジスタ２２のゲート電極とソース／ドレイン領域との間に存在する寄生容量Ｃ_gs，Ｃ_gdや、書込みトランジスタ２３のゲート電極と他方のソース／ドレイン領域との間に存在する寄生容量Ｃ_wsは、ブートストラップゲインＧ_bを決めるパラメータの一つとなっている。 It will be referred to as the coefficient and the bootstrap gain G _b. That is, the bootstrap gain G _b is expressed by the following equation (3).
G _b = (C _s + C _gs ) / (C _s + C _gs + C _gd + C _ws ) (3)
As is apparent from the equation (3), the parasitic capacitances C _gs and C _gd existing between the gate electrode and the source / drain region of the driving transistor 22, and the gate electrode of the writing transistor 23 and the other source / drain region. The parasitic capacitance C _ws existing between the regions is one of the parameters that determine the bootstrap gain G _b .

このように、画素２０内のトランジスタに寄生容量が存在した場合、ブートストラップ動作によって、駆動トランジスタ２２のゲート電位Ｖ_gの上昇量がソース電位Ｖ_sの上昇量よりも少なくなる。そのため、ブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsが移動度補正完了時点のゲート−ソース間電圧Ｖ_gsよりも小さくなってしまう。 As described above, when the parasitic capacitance exists in the transistor in the pixel 20, the increase amount of the gate potential V _g of the drive transistor 22 becomes smaller than the increase amount of the source potential V _s by the bootstrap operation. Therefore, the gate-source voltage V _gs of the drive transistor 22 becomes smaller than the gate-source voltage V _gs at the time of completion of the mobility correction by the bootstrap operation.

従って、画素２０内のトランジスタの寄生容量、特に、駆動トランジスタ２２の寄生容量Ｃ_gd及び書込みトランジスタの寄生容量Ｃ_wsが大きく、ブートストラップゲインＧ_bが小さい場合は所望の発光輝度が得られないという不具合が発生する。 Therefore, when the parasitic capacitance of the transistor in the pixel 20, particularly the parasitic capacitance C _gd of the driving transistor 22 and the parasitic capacitance C _{ws of the} writing transistor are large and the bootstrap gain G _b is small, a desired light emission luminance cannot be obtained. A malfunction occurs.

また、図９のタイミング波形図に示すように、駆動トランジスタ２２の閾値電圧Ｖ_thがＶ_tha，Ｖ_thb（Ｖ_thb＞Ｖ_tha）と異なる場合を考えると、閾値補正完了後には、閾値電圧Ｖ_thが異なる２つのトランジスタのゲート−ソース間電圧Ｖ_gsの差はＶ_thb−Ｖ_thaとなる。そして、移動度補正動作でもソース電位Ｖ_sの上昇量は閾値電圧Ｖ_thに依存しないため、ゲート−ソース間電圧Ｖ_gsの差はＶ_thb−Ｖ_thaを維持している。 Further, as shown in the timing waveform diagram of FIG. 9, considering the case where the threshold voltage V _th of the driving transistor 22 is different from V _tha , V _thb (V _thb > V _tha ), the threshold voltage V _The difference between the gate-source voltages V _gs of two transistors having different _th is V _thb −V _tha . Even in the mobility correction operation, the increase amount of the source potential V _s does not depend on the threshold voltage V _th , and therefore the difference between the gate-source voltage V _gs maintains V _thb −V _tha .

しかし、ブートストラップ動作時は、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsで決まる電圧Ｖ_oledまでソース電位Ｖ_sが上昇するために、２つのトランジスタのソース電位Ｖ_sの上昇量ΔＶ_saと上昇量ΔＶ_sbとは、閾値電圧Ｖ_thの差Ｖ_thb−Ｖ_thaだけ異なる。このとき、ゲート電位Ｖ_gの上昇量はソース電位Ｖ_sの上昇量によって決まる。従って、図９に示すように、ブートストラップ動作後のゲート−ソース間電圧Ｖgsの差分は、（Ｃ_s＋Ｃ_gs）／（Ｃ_s＋Ｃ_gs＋Ｃ_gd＋Ｃ_ws）×（Ｖ_thb−Ｖ_tha）になり、閾値補正後よりも小さくなってしまう。 However, during the bootstrap operation, the source potential V _s rises to the voltage _Voled determined by the drain-source current I _ds of the driving transistor 22, and thus the increase amount ΔV _sa of the source potential V _s of the two transistors increases. The amount ΔV _sb differs from the threshold voltage V _{th by} a difference V _thb −V _tha . At this time, the amount of increase in the gate potential V _g is determined by the amount of increase in the source potential V _s. Therefore, as shown in FIG. 9, the difference between the gate-source voltage Vgs after the bootstrap operation is (C _s + C _gs ) / (C _s + C _gs + C _gd + C _ws ) × (V _thb −V _tha ). It becomes smaller than after the threshold correction.

その結果、閾値補正処理を行ったにも拘わらず、駆動トランジスタ２２の閾値電圧Ｖ_thにばらつきが発生してしまう。そして、画素２０内のトランジスタの寄生容量、特に、駆動トランジスタ２２の寄生容量Ｃ_gd及び書込みトランジスタの寄生容量Ｃ_wsが大きい場合は、閾値電圧Ｖ_thのばらつき（変化量）も大きくなるため、輝度むら発生の原因となり、画品位を低下させることになる。 As a result, the threshold voltage V _th of the drive transistor 22 varies even though the threshold correction process is performed. When the parasitic capacitance of the transistor in the pixel 20, particularly, the parasitic capacitance C _gd of the driving transistor 22 and the parasitic capacitance C _{ws of the} writing transistor are large, the variation (change amount) of the threshold voltage V _th also increases. This will cause unevenness and reduce the image quality.

一方、有機ＥＬ素子２１が劣化した場合には、図１０（Ａ）に示すように、有機ＥＬ素子２１の両端電圧Ｖ_oledが高電圧化する。図１０（Ａ）では、有機ＥＬ素子２１の劣化前の両端電圧をＶ_oled1として表わし、劣化後の両端電圧をＶ_oled2として表わしている。ここで、有機ＥＬ素子２１が劣化した場合について考える。 On the other hand, when the organic EL element 21 is deteriorated, as shown in FIG. 10A, the both-ends voltage _Voled of the organic EL element 21 is increased. In FIG. 10A, the voltage at both ends of the organic EL element 21 before deterioration is expressed as _Voled1 , and the voltage at both ends after deterioration is expressed as _Voled2 . Here, the case where the organic EL element 21 deteriorates is considered.

有機ＥＬ素子２１が劣化していない画素では、ブートストラップ動作時の駆動トランジスタ２２のソース電位Ｖ_sの上昇量はΔＶ_saである。これに対して、有機ＥＬ素子２１が劣化した画素のソース電位Ｖ_sの上昇量ΔＶ_sbは、ΔＶ_sb＝ΔＶ_sa＋Ｖ_oled2−Ｖ_oled1になる。従って、ゲート電位Ｖ_gの上昇量ΔＶ_gbは、図１０（Ｂ）に示すように、ΔＶ_gb＝Ｇ_b（ΔＶ_sa＋Ｖ_oled2−Ｖ_oled1）になる。 In a pixel in which the organic EL element 21 is not deteriorated, the increase amount of the source potential V _s of the drive transistor 22 during the bootstrap operation is ΔV _sa . On the other hand, the increase amount ΔV _sb of the source potential V _s of the pixel in which the organic EL element 21 has deteriorated is ΔV _sb = ΔV _sa + V _oled2 −V _oled1 . Therefore, the increase amount ΔV _gb of the gate potential V _g is ΔV _gb = G _b (ΔV _sa + _{Voled 2} −V _oled1 ) as shown in FIG.

そして、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsも（Ｃ_gd＋Ｃ_ws）／（Ｃ_s＋Ｃ_gs＋Ｃ_gd＋Ｃ_ws）×（Ｖ_oled2−Ｖ_oled1）だけ小さくなってしまう。その結果、画素２０内のトランジスタの寄生容量、特に、駆動トランジスタ２２の寄生容量Ｃ_gd及び書込みトランジスタの寄生容量Ｃ_wsの容量値が大きいと、駆動トランジスタ２２のゲート−ソース間電圧Ｖ_gsの低下量も大きくなる。つまり、駆動トランジスタ２２のドレイン−ソース間電流Ｉ_dsが低下してしまうため、焼付きの原因になってしまう。 The gate-source voltage V _{gs of} the drive transistor 22 is also reduced by (C _gd + C _ws ) / (C _s + C _gs + C _gd + C _ws ) × (V _oled2 −V _oled1 ). As a result, when the parasitic capacitance of the transistor in the pixel 20, particularly, the parasitic capacitance C _gd of the driving transistor 22 and the parasitic capacitance C _ws of the writing transistor are large, the gate-source voltage V _gs of the driving transistor 22 decreases. The amount also increases. In other words, the drain-source current I _{ds of} the drive transistor 22 is reduced, which causes burn-in.

＜２．実施形態の説明＞
そこで、本実施形態では、回路構成素子としてＬＤＤ構造のトランジスタを有する有機ＥＬ表示装置１０において、トランジスタの寄生容量の容量値の低減を図るために、トランジスタのＬＤＤ領域の幅をチャネル領域の幅に比べて狭く設定する構成を採るようにする。 <2. Description of Embodiment>
Therefore, in the present embodiment, in the organic EL display device 10 having an LDD structure transistor as a circuit constituent element, the width of the LDD region of the transistor is set to the width of the channel region in order to reduce the capacitance value of the parasitic capacitance of the transistor. Compared to a narrower configuration.

トランジスタのＬＤＤ領域の幅をチャネル領域の幅よりも狭く設定することで、ＬＤＤ領域−ゲート電極間に形成される寄生容量の容量値を、ＬＤＤ領域の幅がチャネル領域の幅と等しい場合の容量値に比べて小さくできる。加えて、トランジスタの導通状態では、ＬＤＤ抵抗に比べて、トランジスタのオン抵抗の方が十分に大きいため、ＬＤＤ領域の幅が狭くなることによるトランジスタの特性の低下はかなり少ない。   By setting the width of the LDD region of the transistor to be narrower than the width of the channel region, the capacitance value of the parasitic capacitance formed between the LDD region and the gate electrode is set to a capacitance when the width of the LDD region is equal to the width of the channel region. Can be smaller than the value. In addition, when the transistor is in a conductive state, the on-resistance of the transistor is sufficiently larger than the LDD resistance, so that the deterioration of the transistor characteristics due to the narrow width of the LDD region is considerably small.

すなわち、トランジスタのＬＤＤ領域の幅をチャネル領域の幅よりも狭く設定することにより、トランジスタの特性低下を最小限に抑えつつ、当該トランジスタに存在する寄生容量の容量値を低減できる。従って、トランジスタに付く寄生容量による悪影響を最小限に抑えつつ、画素回路や周辺回路が実行する回路動作を確実に行うことができる。   That is, by setting the width of the LDD region of the transistor narrower than the width of the channel region, it is possible to reduce the capacitance value of the parasitic capacitance existing in the transistor while minimizing the deterioration of the transistor characteristics. Accordingly, it is possible to reliably perform the circuit operation performed by the pixel circuit and the peripheral circuit while minimizing the adverse effect due to the parasitic capacitance attached to the transistor.

以下では、ＬＤＤ構造のトランジスタを有する回路が画素回路（画素）２０である場合を例に挙げて説明するが、これに限られるものではない。すなわち、画素回路以外にも、画素部の周辺回路、具体的には、ブートストラップ動作を行う、ＬＤＤ構造のトランジスタを有する回路全般に対して適用可能である。   Hereinafter, a case where the circuit having an LDD transistor is the pixel circuit (pixel) 20 will be described as an example, but the present invention is not limited thereto. That is, in addition to the pixel circuit, the present invention can be applied to a peripheral circuit of the pixel portion, specifically, a circuit having an LDD structure transistor that performs a bootstrap operation.

［２−１．実施形態に係るトランジスタ構造］
前にも述べたように、本発明の適用例に係る有機ＥＬ表示装置１０において、画素２０を構成する駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも一方、好ましくは、両方のトランジスタ２２，２３として、ＬＤＤ構造のトランジスタを用いる構成を採っている。周知の通り、ＬＤＤ構造は、ソース／ドレイン領域とチャネル領域との間に低濃度の不純物領域を設けて、ここに電界が集中しないようにした構造である。 [2-1. Transistor structure according to embodiment]
As described above, in the organic EL display device 10 according to the application example of the present invention, at least one of the driving transistor 22 and the writing transistor 23 constituting the pixel 20, preferably both the transistors 22 and 23, are LDD. A structure using a transistor having a structure is employed. As is well known, the LDD structure is a structure in which a low concentration impurity region is provided between a source / drain region and a channel region so that an electric field is not concentrated on the impurity region.

駆動トランジスタ２２及び書込みトランジスタ２３の一方、または、両方として用いられるＬＤＤ構造のトランジスタ（以下、「画素トランジスタ８０」と記述する）の具体的な構造について、図１１を用いて説明する。図１１において、（Ａ）はソース／ドレイン電極の配線を除いたトランジスタの平面図を示し、（Ｂ）は図１１（Ａ）のＸ−Ｘ´線に沿った矢視断面図である。   A specific structure of an LDD transistor (hereinafter referred to as “pixel transistor 80”) used as one or both of the drive transistor 22 and the write transistor 23 will be described with reference to FIG. 11A is a plan view of the transistor excluding the wiring of the source / drain electrodes, and FIG. 11B is a cross-sectional view taken along the line XX ′ in FIG.

図１１に示すように、画素トランジスタ８０は、例えば、ボトムゲート型の薄膜トランジスタ（ＴＦＴ）である。すなわち、画素トランジスタ８０は、透明絶縁基板、例えば、ガラス基板７１の上にゲート電極８１が形成され、当該ゲート電極８１の上に絶縁膜（ゲート酸化膜）７２を介してポリシリコンからなる半導体層８２が形成された構造となっている。ゲート電極８１は、モリブデン（Ｍｏ）等の電極材料によって形成されている。   As shown in FIG. 11, the pixel transistor 80 is, for example, a bottom-gate thin film transistor (TFT). That is, in the pixel transistor 80, a gate electrode 81 is formed on a transparent insulating substrate, for example, a glass substrate 71, and a semiconductor layer made of polysilicon is formed on the gate electrode 81 via an insulating film (gate oxide film) 72. 82 is formed. The gate electrode 81 is made of an electrode material such as molybdenum (Mo).

この画素トランジスタ８０では、半導体層８２のゲート電極８１と対向する領域がチャネル領域（ｉ層）８３となり、両端の領域が一方のソース／ドレイン領域（ｎ⁺層）８４及び他方のソース／ドレイン領域（ｎ⁺層）８５となっている。そして、チャネル領域８３とソース／ドレイン領域８４，８５との間に、低濃度の不純物領域（ｎ^-層）、即ち、ソース／ドレイン領域８４，８５に比べて濃度が低いＬＤＤ領域８６，８７が形成されている。 In this pixel transistor 80, a region facing the gate electrode 81 of the semiconductor layer 82 is a channel region (i layer) 83, and both end regions are one source / drain region (n ⁺ layer) 84 and the other source / drain region. (N ⁺ layer) 85. Between the channel region 83 and the source / drain regions 84 and 85, low-concentration impurity regions (n ⁻ layers), that is, LDD regions 86 and 87 having a lower concentration than the source / drain regions 84 and 85 are formed. Is formed.

画素トランジスタ８０を含むＴＦＴ回路の上には絶縁平坦化膜７３が形成されて基板全体の平坦化が図られている。絶縁平坦化膜７３のソース／ドレイン領域８４，８５に対応する部位にはコンタクトホール７４，７５が開孔されている。そして、絶縁平坦化膜７３の上にはソース／ドレイン電極８８，８９が形成され、当該ソース／ドレイン電極８８，８９は、ソース／ドレイン領域８４，８５に対してコンタクトホール７４，７５を介して電気的に接続されている。ソース／ドレイン電極８８，８９及びその配線層は、アルミニウム（Ａｌ）等の配線材料によって形成されている。   An insulating planarizing film 73 is formed on the TFT circuit including the pixel transistor 80 to planarize the entire substrate. Contact holes 74 and 75 are opened at portions corresponding to the source / drain regions 84 and 85 of the insulating planarizing film 73. Source / drain electrodes 88 and 89 are formed on the insulating planarizing film 73, and the source / drain electrodes 88 and 89 are connected to the source / drain regions 84 and 85 through contact holes 74 and 75. Electrically connected. The source / drain electrodes 88 and 89 and their wiring layers are formed of a wiring material such as aluminum (Al).

上記構成の画素トランジスタ８０において、本実施形態では、ＬＤＤ領域８６，８７のうち、例えば一方のＬＤＤ領域８７の幅Ｗ₁をチャネル領域８３の幅Ｗ₂に比べて狭く設定する構成を採るようにしている。ＬＤＤ領域８７の幅Ｗ₁をチャネル領域８３の幅Ｗ₂に比べてどの程度狭く設定するかは任意である。他方のＬＤＤ領域８６の幅はチャネル領域８３の幅Ｗ₂と同じ幅に設定されている。 In the pixel transistor 80 having the above configuration, in the present embodiment, of the LDD regions 86 and 87, for example, the width W ₁ of _one LDD region 87 is set narrower than the width W ₂ of the channel region 83. ing. It is arbitrary how narrow the width W ₁ of the LDD region 87 is set as compared with the width W ₂ of the channel region 83. The width of the other LDD region 86 is set to the same width as the width W ₂ of the channel region 83.

因みに、典型的なＬＤＤ構造のトランジスタにあっては、製造プロセスの簡略化の観点から、図１２に示すように、ＬＤＤ領域８６，８７は同じ幅に、即ち、チャネル領域８３の幅Ｗ₂と同一に設定されている。図１２において、図１１と同等部位には同一符号を付して示しており、（Ａ）はソース／ドレイン電極の配線を除いたトランジスタの平面図を示し、（Ｂ）は図１１（Ａ）のＹ−Ｙ´線に沿った矢視断面図である。 Incidentally, in a typical LDD structure transistor, from the viewpoint of simplifying the manufacturing process, the LDD regions 86 and 87 have the same width, that is, the width W _{2 of the} channel region 83 as shown in FIG. They are set the same. 12, the same parts as those in FIG. 11 are denoted by the same reference numerals, (A) is a plan view of the transistor excluding the wiring of the source / drain electrodes, and (B) is FIG. 11 (A). It is arrow sectional drawing along the YY 'line.

［２−２．実施形態の作用、効果］
上述したように、画素２０を構成するトランジスタ、即ち、画素トランジスタ８０のＬＤＤ領域８７の幅Ｗ₁をチャネル領域８３の幅Ｗ₂よりも狭く設定することにより、次のような作用、効果を得ることができる。すなわち、ＬＤＤ領域８７−ゲート電極８１間に形成される寄生容量の容量値を、図１２に示すように、ＬＤＤ領域８７の幅Ｗ₁がチャネル領域８３の幅Ｗ₂と等しい場合の容量値に比べて小さくできる。 [2-2. Actions and effects of the embodiment]
As described above, by setting the width W ₁ of the transistor constituting the pixel 20, that is, the LDD region 87 of the pixel transistor 80 to be narrower than the width W ₂ of the channel region 83, the following operations and effects are obtained. be able to. That is, the capacitance value of the parasitic capacitance formed between the LDD region 87 and the gate electrode 81 is set to a capacitance value when the width W ₁ of the LDD region 87 is equal to the width W _{2 of the} channel region 83 as shown in FIG. It can be made smaller.

加えて、画素トランジスタ８０の導通状態では、ＬＤＤ抵抗に比べて、画素トランジスタ８０のオン抵抗の方が十分に大きいため、ＬＤＤ領域８７の幅が狭くなることによるトランジスタの特性の低下はかなり少ない。従って、画素トランジスタ８０のＬＤＤ領域８７の幅Ｗ₁をチャネル領域８３の幅Ｗ₂よりも狭くすることで、画素トランジスタ８０の特性低下を最小限に抑えつつ、当該トランジスタ８０に付く寄生容量、即ち、ＬＤＤ領域８７−ゲート電極８１間に形成される寄生容量の容量値を低減できる。 In addition, in the conductive state of the pixel transistor 80, the on-resistance of the pixel transistor 80 is sufficiently larger than the LDD resistance, so that the deterioration of the transistor characteristics due to the narrow width of the LDD region 87 is considerably small. Therefore, by making the width W ₁ of the LDD region 87 of the pixel transistor 80 narrower than the width W ₂ of the channel region 83, the parasitic capacitance attached to the transistor 80, that is, the parasitic capacitance attached to the transistor 80 is minimized. The capacitance value of the parasitic capacitance formed between the LDD region 87 and the gate electrode 81 can be reduced.

このように、画素トランジスタ８０に存在する寄生容量の容量値を低減できることで、当該寄生容量による画素回路に対する悪影響を最小限に抑えることができるため、画素２０が実行する回路動作を確実に行うことができる。以下に、画素トランジスタ８０が画素２０を構成する書込みトランジスタ２３の場合、駆動トランジスタ２２の場合の作用、効果についてより具体的に説明する。   As described above, since the capacitance value of the parasitic capacitance existing in the pixel transistor 80 can be reduced, adverse effects on the pixel circuit due to the parasitic capacitance can be minimized, so that the circuit operation performed by the pixel 20 is reliably performed. Can do. Hereinafter, in the case where the pixel transistor 80 is the writing transistor 23 constituting the pixel 20, the operation and effect in the case of the driving transistor 22 will be described more specifically.

（書込みトランジスタ２３の場合）
先ず、画素トランジスタ８０が書込みトランジスタ２３の場合について説明する。この場合は、図２の画素回路との対比において、ソース／ドレイン電極８８が信号線３３に接続される一方のソース／ドレイン電極となり、ソース／ドレイン電極８９が駆動トランジスタ２２のゲート電極に接続される他方のソース／ドレイン電極となる。そして、書込みトランジスタ２３にあっては、チャネル領域８３の幅Ｗ₂よりも幅Ｗ₁を狭くするＬＤＤ領域８７を、駆動トランジスタ２２のゲート電極に接続されるソース／ドレイン電極側のソース／ドレイン領域とする。 (In the case of the writing transistor 23)
First, the case where the pixel transistor 80 is the writing transistor 23 will be described. In this case, in comparison with the pixel circuit of FIG. 2, the source / drain electrode 88 becomes one source / drain electrode connected to the signal line 33, and the source / drain electrode 89 is connected to the gate electrode of the driving transistor 22. The other source / drain electrode. In the write transistor 23, the LDD region 87 whose width W ₁ is narrower than the width W ₂ of the channel region 83 is used as the source / drain region on the source / drain electrode side connected to the gate electrode of the drive transistor 22. And

このように、駆動トランジスタ２２のゲート電極に接続されるソース／ドレイン電極８９側のＬＤＤ領域８７の幅Ｗ₁をチャネル領域８３の幅Ｗ₂よりも狭くすることにより、図８の等価回路図において、書込みトランジスタ２３の寄生容量Ｃ_wsの容量値を小さくできる。この寄生容量Ｃ_wsは、先述したように、ブートストラップゲインＧ_bを決めるパラメータの一つである。 In this way, in the equivalent circuit diagram of FIG. 8, the width W ₁ of the LDD region 87 on the source / drain electrode 89 side connected to the gate electrode of the drive transistor 22 is made narrower than the width W ₂ of the channel region 83. The capacitance value of the parasitic capacitance _Cws of the write transistor 23 can be reduced. This parasitic capacitance C _ws is one of the parameters that determine the bootstrap gain G _b as described above.

そして、式（３）から明らかなように、寄生容量Ｃ_wsの容量値が小さくなることで、ブートストラップゲインＧ_bを向上できる。ブートストラップゲインＧ_bを向上できるということは、ブートストラップゲインＧ_bが１（理想値）に近づくことを意味する。これにより、画素２０の回路動作における補正能力を向上できるため、書込みトランジスタ２３に存在する寄生容量の影響による発光輝度の低下を抑制できるとともに、焼付きの低減を図ることができる。 Then, as is clear from equation (3), the capacitance value of the parasitic capacitance C _ws that is small, can be improved bootstrap gain G _b. That can be improved bootstrap gain G _b is the bootstrap gain G _b is meant that approaches 1 (ideal value). Thereby, since the correction capability in the circuit operation of the pixel 20 can be improved, a decrease in light emission luminance due to the influence of parasitic capacitance existing in the writing transistor 23 can be suppressed, and burn-in can be reduced.

（駆動トランジスタ２２の場合）
続いて、画素トランジスタ８０が駆動トランジスタ２２の場合について説明する。この場合は、図２の画素回路との対比において、ソース／ドレイン電極８８が有機ＥＬ素子２１のアノード電極に接続される一方のソース／ドレイン電極となり、ソース／ドレイン電極８９が電源供給線３２に接続される他方のソース／ドレイン電極となる。そして、駆動トランジスタ２２にあっては、チャネル領域８３の幅Ｗ₂よりも幅Ｗ₁を狭くするＬＤＤ領域８７を、電源供給線３２に接続されるソース／ドレイン電極側のソース／ドレイン領域とする。 (In the case of the drive transistor 22)
Next, the case where the pixel transistor 80 is the drive transistor 22 will be described. In this case, in comparison with the pixel circuit of FIG. 2, the source / drain electrode 88 is one source / drain electrode connected to the anode electrode of the organic EL element 21, and the source / drain electrode 89 is connected to the power supply line 32. The other source / drain electrode is connected. In the drive transistor 22, the LDD region 87 whose width W ₁ is narrower than the width W ₂ of the channel region 83 is used as the source / drain region on the source / drain electrode side connected to the power supply line 32. .

このように、電源供給線３２に接続される、即ち、電源が供給されるソース／ドレイン電極８９側のＬＤＤ領域８７の幅Ｗ₁をチャネル領域８３の幅Ｗ₂よりも狭くすることにより、図８の等価回路図において、駆動トランジスタ２２の寄生容量Ｃ_gdの容量値を小さくできる。この寄生容量Ｃ_gdは、先述したように、ブートストラップゲインＧ_bを決めるパラメータの一つである。 As described above, the width W ₁ of the LDD region 87 connected to the power supply line 32, that is, the source / drain electrode 89 side to which power is supplied is made narrower than the width W ₂ of the channel region 83. In the equivalent circuit diagram of FIG. 8, the capacitance value of the parasitic capacitance C _gd of the drive transistor 22 can be reduced. This parasitic capacitance C _gd is one of the parameters that determine the bootstrap gain G _b as described above.

そして、式（３）から明らかなように、寄生容量Ｃ_gdの容量値が小さくなることで、寄生容量Ｃ_wsの場合と同様に、ストラップゲインＧ_bを向上できる、即ち、ブートストラップゲインＧ_bを１（理想値）に近づけることができる。これにより、画素２０の回路動作における補正能力を向上できるため、駆動トランジスタ２２に存在する寄生容量の影響による発光輝度の低下を抑制できるとともに、焼付きの低減を図ることができる。 As apparent from the equation (3), the strap gain G _b can be improved by reducing the capacitance value of the parasitic capacitance C _gd , as in the case of the parasitic capacitance C _ws , that is, the bootstrap gain G _b. Can approach 1 (ideal value). Thereby, since the correction capability in the circuit operation of the pixel 20 can be improved, a decrease in light emission luminance due to the influence of the parasitic capacitance existing in the drive transistor 22 can be suppressed, and burn-in can be reduced.

＜３．適用例＞
上記実施形態では、画素回路２０が駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタを有する回路構成の場合を例に挙げて説明したが、画素回路２０としてはこの回路構成のものに限られるものではない。すなわち、本発明は、駆動トランジスタ２２のゲート電極に繋がるトランジスタを更に有する３つ以上のトランジスタからなり、そのうちの少なくとも１つのトランジスタがＬＤＤ構造を持つ画素回路に対しても適用可能である。 <3. Application example>
In the above embodiment, the case where the pixel circuit 20 has the circuit configuration including the two transistors of the drive transistor 22 and the write transistor 23 has been described as an example. However, the pixel circuit 20 is not limited to this circuit configuration. Absent. That is, the present invention is applicable to a pixel circuit that includes three or more transistors further including a transistor connected to the gate electrode of the driving transistor 22, and at least one of the transistors has an LDD structure.

また、本発明は、画素回路への適用に限られるものではなく、画素回路以外にも、画素アレイ部の周辺回路、具体的には、ブートストラップ動作を行う、ＬＤＤ構造のトランジスタを回路構成素子として含む周辺回路を有する有機ＥＬ表示装置全般に対して適用可能である。   The present invention is not limited to application to a pixel circuit. In addition to a pixel circuit, a peripheral circuit of a pixel array unit, specifically, an LDD structure transistor that performs a bootstrap operation is used as a circuit constituent element. The present invention is applicable to all organic EL display devices having peripheral circuits included as:

更に、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。   Furthermore, in the above embodiment, the case where the present invention is applied to an organic EL display device using an organic EL element as the electro-optical element of the pixel 20 has been described as an example, but the present invention is not limited to this application example. . Specifically, the present invention relates to a display device using a current-driven electro-optical element (light-emitting element) such as an inorganic EL element, an LED element, or a semiconductor laser element whose emission luminance changes according to the current value flowing through the device. Applicable to all.

＜４．電子機器＞
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１３〜図１７に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。 <4. Electronic equipment>
The display device according to the present invention described above is displayed on a display unit (display device) of an electronic device in any field that displays a video signal input to the electronic device or a video signal generated in the electronic device as an image or video. Applicable. As an example, the present invention can be applied to various electronic devices shown in FIGS. 13 to 17, for example, a digital camera, a notebook personal computer, a portable terminal device such as a cellular phone, and a display unit such as a video camera.

このように、あらゆる分野の電子機器の表示部として本発明による表示装置を用いることにより、各種の電子機器の表示品位を高めることができる。すなわち、先述した実施形態の説明から明らかなように、本発明による表示装置は、トランジスタの寄生容量の影響による発光輝度の低下を抑制できるとともに、焼付きの低減を図ることができるため、各種の電子機器において、品位の高い、良好な表示画像をことができる。   As described above, the display quality of various electronic devices can be improved by using the display device according to the present invention as a display unit of electronic devices in all fields. That is, as is clear from the description of the above-described embodiment, the display device according to the present invention can suppress a decrease in light emission luminance due to the influence of the parasitic capacitance of the transistor and can reduce image sticking. In an electronic device, a good display image with high quality can be obtained.

本発明による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。   The display device according to the present invention includes a module-shaped one having a sealed configuration. As an example, a display module formed by attaching a facing portion such as transparent glass to the pixel array portion is applicable. Note that the display module may be provided with a circuit unit for inputting / outputting a signal and the like from the outside to the pixel array unit, an FPC (flexible printed circuit), and the like.

以下に、本発明が適用される電子機器の具体例について説明する。   Specific examples of electronic devices to which the present invention is applied will be described below.

図１３は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作製される。   FIG. 13 is a perspective view showing an appearance of a television set to which the present invention is applied. The television set according to this application example includes a video display screen unit 101 including a front panel 102, a filter glass 103, and the like, and is manufactured by using the display device according to the present invention as the video display screen unit 101.

図１４は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。   14A and 14B are perspective views showing the external appearance of a digital camera to which the present invention is applied. FIG. 14A is a perspective view seen from the front side, and FIG. 14B is a perspective view seen from the back side. The digital camera according to this application example includes a light emitting unit 111 for flash, a display unit 112, a menu switch 113, a shutter button 114, and the like, and is manufactured by using the display device according to the present invention as the display unit 112.

図１５は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。   FIG. 15 is a perspective view showing an external appearance of a notebook personal computer to which the present invention is applied. A notebook personal computer according to this application example includes a main body 121 including a keyboard 122 that is operated when characters and the like are input, a display unit 123 that displays an image, and the like, and the display device according to the present invention is used as the display unit 123. It is produced by this.

図１６は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。   FIG. 16 is a perspective view showing the appearance of a video camera to which the present invention is applied. The video camera according to this application example includes a main body part 131, a lens 132 for photographing an object on the side facing forward, a start / stop switch 133 at the time of photographing, a display part 134, etc., and the display part 134 according to the present invention. It is manufactured by using a display device.

図１７は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。   FIG. 17 is an external view showing a mobile terminal device to which the present invention is applied, for example, a mobile phone, in which (A) is a front view in an opened state, (B) is a side view thereof, and (C) is closed. (D) is a left side view, (E) is a right side view, (F) is a top view, and (G) is a bottom view. A cellular phone according to this application example includes an upper casing 141, a lower casing 142, a connecting portion (here, a hinge portion) 143, a display 144, a sub-display 145, a picture light 146, a camera 147, and the like. Then, by using the display device according to the present invention as the display 144 or the sub display 145, the mobile phone according to this application example is manufactured.

１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、３０…画素アレイ部、３１（３１₁〜３１_m）…走査線、３２（３２₁〜３２_m）…電源供給線、３３（３３₁〜３３_n）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル、７１…ガラス基板、７２…絶縁膜（ゲート酸化膜）、７３…絶縁平坦化膜、７４，７５…コンタクトホール、８０…画素トランジスタ、８１…ゲート電極、８２…半導体層、８３…チャネル領域、８４，８５…ソース／ドレイン領域、８６，８７…ＬＤＤ領域（不純物領域）、８８，８９…ソース／ドレイン電極 10: organic EL display device, 20 ... pixel (pixel circuit), 21 ... Organic EL device, 22 ... driving transistor, 23 ... write transistor, 24 ... storage capacitor, 30 ... pixel array section, 31 (31 ₁ to 31 _m) ... scanning _{line, 32 (32 1 ~32 m)} ... power supply _{line, 33 (33 1 ~33 n)} ... signal line, 34 ... common power supply line, 40 ... write scanning circuit, 50 ... power supply scanning circuit, 60 ... Signal output circuit, 70 ... Display panel, 71 ... Glass substrate, 72 ... Insulating film (gate oxide film), 73 ... Insulating planarizing film, 74,75 ... Contact hole, 80 ... Pixel transistor, 81 ... Gate electrode, 82 ... Semiconductor layer, 83 ... Channel region, 84, 85 ... Source / drain region, 86, 87 ... LDD region (impurity region), 88, 89 ... Source / drain electrode

Claims (9)

ＬＤＤ構造のトランジスタを回路構成素子として有し、
前記トランジスタは、ＬＤＤ領域の幅がチャネル領域の幅に比べて狭い
表示装置。 It has an LDD transistor as a circuit component,
In the display device, the width of the LDD region is narrower than the width of the channel region. 前記ＬＤＤ構造のトランジスタを有する回路は画素回路であり、
前記画素回路は、
信号電圧を画素内に書き込む書込みトランジスタと、
前記書込みトランジスタによって書き込まれた信号電圧に応じて電気光学素子を駆動する駆動トランジスタと
を有し、
前記書込みトランジスタ及び前記駆動トランジスタの少なくとも一方は、ＬＤＤ構造のトランジスタである
請求項１に記載の表示装置。 The circuit having the LDD structure transistor is a pixel circuit,
The pixel circuit includes:
A write transistor that writes a signal voltage into the pixel;
A drive transistor for driving the electro-optic element in accordance with the signal voltage written by the write transistor,
The display device according to claim 1, wherein at least one of the writing transistor and the driving transistor is a transistor having an LDD structure. 前記画素回路は、
前記駆動トランジスタのゲート電極と一方のソース／ドレイン電極との間に接続され、前記書込みトランジスタによって書き込まれた信号電圧を保持する保持容量を有し、
前記駆動トランジスタのゲート電極がフローティング状態にあるときに、前記保持容量によって保持された前記駆動トランジスタのゲート−ソース間電圧を保ったまま、当該駆動トランジスタのゲート電極の電位及び前記一方のソース／ドレイン電極の電位が上昇するブートストラップ動作を行う
請求項２に記載の表示装置。 The pixel circuit includes:
A storage capacitor connected between the gate electrode of the driving transistor and one of the source / drain electrodes and holding a signal voltage written by the writing transistor;
When the gate electrode of the drive transistor is in a floating state, the potential of the gate electrode of the drive transistor and the one source / drain of the drive transistor are maintained while maintaining the gate-source voltage of the drive transistor held by the storage capacitor. The display device according to claim 2, wherein a bootstrap operation in which the potential of the electrode rises is performed. 前記書込みトランジスタは、前記信号電圧を供給する信号線に一方のソース／ドレイン電極が接続され、前記駆動トランジスタのゲート電極に他方のソース／ドレイン領域が接続されており、当該他方のソース／ドレイン領域側のＬＤＤ領域の幅がチャネル領域の幅に比べて狭い
請求項３に記載の表示装置。 The write transistor has one source / drain electrode connected to a signal line that supplies the signal voltage, and the other source / drain region connected to the gate electrode of the drive transistor. The display device according to claim 3, wherein the width of the LDD region on the side is narrower than the width of the channel region. 前記書込みトランジスタのゲート電極と他方のソース／ドレイン領域との間に存在する寄生容量は、前記ブートストラップ動作のゲインを決めるパラメータの一つである
請求項４に記載の表示装置。 The display device according to claim 4, wherein a parasitic capacitance existing between the gate electrode of the write transistor and the other source / drain region is one of parameters for determining a gain of the bootstrap operation. 前記駆動トランジスタは、電源が供給される他方のソース／ドレイン領域側のＬＤＤ領域の幅がチャネル領域の幅に比べて狭い
請求項３に記載の表示装置。 4. The display device according to claim 3, wherein in the driving transistor, the width of the LDD region on the other source / drain region side to which power is supplied is narrower than the channel region. 前記駆動トランジスタのゲート電極と他方のソース／ドレイン領域との間に存在する寄生容量は、前記ブートストラップ動作のゲインを決めるパラメータの一つである
請求項６に記載の表示装置。 The display device according to claim 6, wherein a parasitic capacitance that exists between the gate electrode of the driving transistor and the other source / drain region is one of parameters that determine a gain of the bootstrap operation. 前記駆動トランジスタの前記他方のソース／ドレイン電極は、第１電源電位と当該第１電源電位よりも低い第２電源電位とを選択的に供給する電源供給線に接続されており、
前記第１電源電位は、前記有機ＥＬ素子を発光駆動する駆動電流を前記駆動トランジスタに供給するための電源電位であり、
前記第２電源電位は、前記有機ＥＬ素子に対して逆バイアスを掛けるための電源電位である
請求項６に記載の表示装置。 The other source / drain electrode of the driving transistor is connected to a power supply line that selectively supplies a first power supply potential and a second power supply potential lower than the first power supply potential,
The first power supply potential is a power supply potential for supplying a drive current for driving the organic EL element to emit light to the drive transistor,
The display device according to claim 6, wherein the second power supply potential is a power supply potential for applying a reverse bias to the organic EL element. ＬＤＤ構造のトランジスタを回路構成素子として有し、
前記トランジスタは、ＬＤＤ領域の幅がチャネル領域の幅に比べて狭い
表示装置を有する電子機器。 It has an LDD transistor as a circuit component,
The transistor includes an electronic device having a display device in which a width of an LDD region is narrower than a width of a channel region.

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