JP2012134543A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に係り、特に多層配線構造を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a multilayer wiring structure.
近時、集積度の高い半導体装置を提供すべく、配線と層間絶縁膜とを順次積層して成る多層配線構造が用いられている。かかる多層配線構造においては、配線が非常に微細化されており、また、配線間隔も非常に狭く設定されている。そして、配線間隔が狭くなるに伴って、配線間の寄生容量が大きくなり、信号の遅延が問題となる。 Recently, in order to provide a highly integrated semiconductor device, a multilayer wiring structure in which wiring and an interlayer insulating film are sequentially laminated is used. In such a multilayer wiring structure, the wiring is very miniaturized, and the wiring interval is also set very narrow. As the wiring interval is reduced, the parasitic capacitance between the wirings is increased, and signal delay becomes a problem.
配線間の寄生容量を低減する技術として、従来から用いられている一般的なシリコン酸化膜の代わりに、比誘電率の比較的低い低誘電率膜を用いることが提案されている。このような低誘電率膜としては、例えば、炭化水素系又はフルオロカーボン系の有機絶縁膜が知られている。このような低誘電率膜は、比誘電率が一般に2.3〜2.5程度であり、一般的なシリコン酸化膜より比誘電率が40〜50%程度も低い。 As a technique for reducing the parasitic capacitance between wirings, it has been proposed to use a low dielectric constant film having a relatively low relative dielectric constant in place of a conventional silicon oxide film. As such a low dielectric constant film, for example, a hydrocarbon-based or fluorocarbon-based organic insulating film is known. Such a low dielectric constant film generally has a relative dielectric constant of about 2.3 to 2.5, and has a relative dielectric constant of about 40 to 50% lower than that of a general silicon oxide film.
なお、このような低誘電率膜は、一般に、配線との密着性が必ずしも十分に得られず、また、耐湿性等も必ずしも十分に高いとはいえない。 In general, such a low dielectric constant film does not necessarily have sufficient adhesion to the wiring, and the moisture resistance and the like are not necessarily sufficiently high.
このため、微細な配線が形成され、信号遅延の問題が深刻となる多層配線構造の下層部においては、かかる低誘電率膜を用いる一方、配線間隔が比較的広い多層配線構造の上層部においては、密着性や耐湿性の優れた一般的なシリコン酸化膜が用いられる。 For this reason, such a low dielectric constant film is used in the lower layer portion of the multilayer wiring structure in which fine wiring is formed and the problem of signal delay becomes serious, while in the upper layer portion of the multilayer wiring structure in which the wiring interval is relatively wide. A general silicon oxide film having excellent adhesion and moisture resistance is used.
多層配線構造上には、電極パッド(ボンディングパッド)が形成され、かかる電極パッドは、多層配線構造のうちのいずれかの配線に電気的に接続される。 An electrode pad (bonding pad) is formed on the multilayer wiring structure, and the electrode pad is electrically connected to any wiring in the multilayer wiring structure.
なお、本願発明の背景技術としては以下のようなものがある。 In addition, there exist the following as background art of this invention.
しかしながら、このような提案されている半導体装置では、電極パッドにワイヤをボンディングする際に、電極パッドの下方に存在する構成要素に大きなストレスが加わる場合があった。このため、配線の幅を例えば0.1μm程度まで狭くした場合には、配線の変形や断線等が生じてしまう場合があった。また、電極パッドの下方に存在するトランジスタ等が破損してしまう場合もあった。ここで、微細な配線やトランジスタ等を電極パッドの下方に形成しないようにすることも考えられる。しかしながら、近時では、半導体装置の小型化が求められており、電極パッドの下方に微細な配線やトランジスタ等を形成しないようにすることは、かかる微細化の要請に反することとなる。 However, in such a proposed semiconductor device, when a wire is bonded to the electrode pad, a large stress may be applied to the components existing below the electrode pad. For this reason, when the width of the wiring is reduced to, for example, about 0.1 μm, the wiring may be deformed or disconnected. Moreover, the transistor etc. which exist under the electrode pad may be damaged. Here, it is conceivable that fine wirings, transistors, and the like are not formed below the electrode pads. However, in recent years, miniaturization of semiconductor devices has been demanded, and it is against the demand for miniaturization to prevent the formation of fine wirings, transistors, or the like below electrode pads.
本発明の目的は、機械的強度が比較的弱い材料を層間絶縁膜の材料として用いる場合であっても、集積度が高く、信頼性の高い半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having a high degree of integration and high reliability even when a material having a relatively low mechanical strength is used as a material for an interlayer insulating film.
本発明の一観点によれば、支持基板と、前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、前記多層配線構造上に形成された電極パッドと、前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、断面が十字形又はY字形である構造物とを有することを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a support substrate, a multilayer wiring structure formed on the support substrate and having a plurality of wirings stacked via an insulating layer, and an electrode pad formed on the multilayer wiring structure And a structure that penetrates the multilayer wiring structure to reach the support substrate and supports the electrode pad, and has a cross-sectional or Y-shaped cross section. Is done.
また、本発明の他の観点によれば、支持基板と、前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、前記多層配線構造上に形成された電極パッドと、前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、複数の支柱と、前記複数の支柱を互いに接続する梁とを有する構造物とを有することを特徴とする半導体装置が提供される。 According to another aspect of the present invention, a support substrate, a multilayer wiring structure formed on the support substrate and having a plurality of wirings stacked via an insulating layer, and the multilayer wiring structure are formed on the multilayer wiring structure. An electrode pad, a structure that reaches the support substrate through the multilayer wiring structure and supports the electrode pad, the structure having a plurality of columns and a beam that connects the columns to each other; A semiconductor device is provided.
本発明によれば、断面が十字形又はY字形の構造物により電極パッドが支持されているため、ボンディングを行った際に電極パッドの下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本発明によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、微細な配線パターンの変形や断線等、トランジスタの破壊等を防止することができる。このため、本発明によれば、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、集積度が高く信頼性の高い半導体装置を提供することができる。 According to the present invention, since the electrode pad is supported by the cross-shaped or Y-shaped structure, it is possible to prevent a large stress from being applied to the components existing below the electrode pad when bonding is performed. be able to. Therefore, according to the present invention, even when an interlayer insulating film having a relatively low mechanical strength is used as a part of the multilayer wiring structure, a minute wiring pattern deformation or disconnection, transistor breakdown, etc. Can be prevented. Therefore, according to the present invention, it is possible to provide a highly integrated semiconductor device with a high degree of integration even when an interlayer insulating film having a relatively low mechanical strength is used.
また、本発明によれば、電極パッドの下方の層間絶縁膜に複数の支柱が埋め込まれ、これらの支柱が梁により互いに支持されており、これら支柱及び梁より成る構造物により電極パッドが支持されているため、ボンディングを行った際に電極パッドの下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本発明によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、半導体装置の構成要素に強いストレスが加わるのを防止することができ、信頼性の高い半導体装置を提供することができる。 Further, according to the present invention, a plurality of pillars are embedded in the interlayer insulating film below the electrode pads, these pillars are supported by the beams, and the electrode pads are supported by the structure composed of the pillars and the beams. Therefore, it is possible to prevent a large stress from being applied to the components existing below the electrode pad when bonding is performed. Therefore, according to the present invention, even when an interlayer insulating film having a relatively low mechanical strength is used as a part of the multilayer wiring structure, it is possible to prevent a strong stress from being applied to the components of the semiconductor device. And a highly reliable semiconductor device can be provided.
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法を図1乃至図10を用いて説明する。
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
(半導体装置)
まず、本実施形態による半導体装置を図1乃至図3を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2は、本実施形態による半導体装置を示す平面図である。なお、図2におけるA−A′線は、図1におけるA−A′線に対応している。図3は、本実施形態による半導体装置の一部を示す斜視図である。
(Semiconductor device)
First, the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. FIG. 2 is a plan view of the semiconductor device according to the present embodiment. The AA ′ line in FIG. 2 corresponds to the AA ′ line in FIG. FIG. 3 is a perspective view showing a part of the semiconductor device according to the present embodiment.
図1に示すように、半導体基板(支持基板)10には、素子領域12を画定する素子分離領域14が形成されている。半導体基板10としては、例えばシリコン基板が用いられている。
As shown in FIG. 1, an
素子領域12上には、ゲート絶縁膜16を介してゲート電極18が形成されている。
A
ゲート電極18の両側の半導体基板10内には、エクステンションソース/ドレイン構造の浅い領域を構成する低濃度拡散層(図示せず)が形成されている。
In the
ゲート電極18の側壁部分には、サイドウォール絶縁膜20が形成されている。
A
サイドウォール絶縁膜20が形成されたゲート電極18の両側の半導体基板10内には、エクステンションソース/ドレイン構造の深い領域を構成する高濃度拡散層(図示せず)が構成されている。低濃度拡散層と高濃度拡散層とにより、エクステンションソース/ドレイン構造のソース/ドレイン拡散層22が構成されている。
In the
こうして、ゲート電極18とソース/ドレイン拡散層22とを有するトランジスタ24が構成されている。
Thus, the
トランジスタ24が形成された半導体基板10上には、例えば膜厚300nmのシリコン酸化膜から成る層間絶縁膜26が形成されている。
On the
層間絶縁膜26上には、膜厚200nmの層間絶縁膜28が形成されている。層間絶縁膜28としては、比誘電率が比較的小さい材料が用いられている。より具体的には、層間絶縁膜28の材料として、比誘電率が3.0より小さい材料が用いられている。かかる層間絶縁膜28の材料としては、例えば、ダウケミカル社製の有機絶縁材料であるSiLK(登録商標)等が用いられている。層間絶縁膜28の材料として、このように比誘電率の比較的低い材料を用いるのは、配線間の寄生容量を低減することにより、高速動作を実現するためである。層間絶縁膜28のヤング率は、例えば30GPa以下である。ここでは、層間絶縁膜28の材料としてSiLK(登録商標)が用いられているため、層間絶縁膜28のヤング率は2.5GPa程度と非常に小さくなっている。即ち、層間絶縁膜28の機械的強度は、非常に弱くなっている。
On the
層間絶縁膜28及び層間絶縁膜26には、ソース/ドレイン拡散層22に達するコンタクトホール30が形成されている。
Contact holes 30 reaching the source / drain diffusion layers 22 are formed in the
コンタクトホール30内には、例えばタングステン(W)より成る導体プラグ32が埋め込まれている。
A
導体プラグ32が埋め込まれた層間絶縁膜28には、配線36を埋め込むための溝34が形成されている。かかる溝34内には例えば銅(Cu)より成る配線36が埋め込まれている。配線36は、導体プラグ32を介してソース/ドレイン拡散層22に電気的に接続されている。
In the
配線36は、溝34内及び層間絶縁膜28上に導電膜を形成し、かかる導電膜を層間絶縁膜28の表面が露出するまでCMP(Chemical Mechanical Polishing、化学的機械的研磨)法等により研磨することにより、溝34内に形成することが可能である。
The
配線36が形成された層間絶縁膜28上には、膜厚200nmの層間絶縁膜38が形成されている。層間絶縁膜38としては、例えば、層間絶縁膜28と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜38には、配線42を埋め込むための溝40が形成されている。溝40内には、例えばCuより成る配線42が埋め込まれている。配線42は、層間絶縁膜38に埋め込まれた導体プラグ(図示せず)を介して配線36に電気的に接続されている。
A
配線42が形成された層間絶縁膜38上には、膜厚200nmの層間絶縁膜44が形成されている。層間絶縁膜44としては、例えば、層間絶縁膜28、38と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜44には、配線48を埋め込むための溝46が形成されている。溝46には、例えばCuより成る配線48が埋め込まれている。配線48は、層間絶縁膜44に埋め込まれた導体プラグ(図示せず)を介して配線42に電気的に接続されている。
A
配線48が形成された層間絶縁膜44上には、膜厚200nmの層層間絶縁膜50が形成されている。層間絶縁膜50としては、例えば、層間絶縁膜28、38、44と同様の材料が用いられている。
On the
層間絶縁膜50には、配線54を埋め込むための溝52が形成されている。溝52には、例えばCuより成る配線54が埋め込まれている。配線54は、層間絶縁膜50に埋め込まれた導体プラグ(図示せず)を介して配線48に電気的に接続されている。
In the
配線54が埋め込まれた層間絶縁膜50上には、膜厚400nmの層間絶縁膜56が形成されている。層間絶縁膜56としては、例えばプラズマCVD法により形成されたSiO2膜又はSiOC膜等が用いられている。このような材料より成る層間絶縁膜56は、比誘電率は比較的高いものの、密着性が高く、耐湿性も高く、機械的強度も比較的高い。多層配線構造の上層部には、このような材料より成る層間絶縁膜56が用いられる。多層配線構造の上層部は配線60の間隔が比較的広いため、比誘電率が比較的高い材料を層間絶縁膜56の材料として用いた場合であっても、配線60間の寄生容量が過度に大きくなることはなく、深刻な信号遅延が生じることもない。多層配線構造の上層部にこのような材料より成る層間絶縁膜56が用いられているため、下地に対する密着性の向上、耐湿性の向上及び機械的強度の向上に資することが可能となる。
On the
層間絶縁膜56には、配線60を埋め込むための溝58が形成されている。溝58には、例えばCuより成る配線60が埋め込まれている。配線60は、層間絶縁膜56に埋め込まれた導体プラグ(図示せず)を介して配線54に電気的に接続されている。
A
配線60が埋め込まれた層間絶縁膜56上には、層間絶縁膜62が形成されている。層間絶縁膜62の材料としては、例えば上述した層間絶縁膜56と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜62には、配線66を埋め込むための溝64が形成されている。溝64には、例えばCuより成る配線66が埋め込まれている。配線66は、層間絶縁膜62に埋め込まれた導体プラグ(図示せず)を介して配線60に電気的に接続されている。
A
配線66が埋め込まれた層間絶縁膜62上には、層間絶縁膜68が形成されている。層間絶縁膜56の材料としては、例えば上述した層間絶縁膜56、58と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜56、62、68の材料として、上記のように例えばプラズマCVD法により形成されたSiO2膜又はSiOC膜等を用いた場合には、これらの積層体のヤング率は60〜70GPa程度と比較的大きくなる。即ち、層間絶縁膜56、62、68の機械的強度は、比較的高い。
When the SiO 2 film or the SiOC film formed by the plasma CVD method as described above is used as the material of the interlayer insulating
こうして、配線36、42、48、54、60、66と層間絶縁膜26、28、38、44、50、56、62、68とを順次積層して成る多層配線構造が構成されている。
In this way, a multilayer wiring structure in which the
層間絶縁膜68には、配線64に達するコンタクトホール70が形成されている。コンタクトホール70には、例えばタングステンより成る導体プラグ72が埋め込まれている。
A
層間絶縁膜68、62、56、50、44、38、28、26には、素子分離領域14に達する開口部74が形成されている。
In the
図2に示すように、開口部74の平面形状は十字形になっている。
As shown in FIG. 2, the planar shape of the
開口部74には、例えばCuより成る断面が十字形の構造物76が埋め込まれている。構造物76の断面は十字形になっており、構造物76の一部は図3に示すように壁状になっている。換言すれば、図3に示すように、4つの壁状の部分構造物77a〜77dが、互いに一辺において接続されるように一体形成されている。
In the
断面が十字形の構造物76が埋め込まれた層間絶縁膜68上には、例えば膜厚200nmのシリコン酸化膜より成る層間絶縁膜116が形成されている。層間絶縁膜116は、十字型の構造物76と後述する電極パッド78とを絶縁するためのものである。
An interlayer insulating
層間絶縁膜116には、導体プラグ72に達するコンタクトホール118が形成されている。コンタクトホール118内には、例えばタングステンより成る導体プラグ120が埋め込まれている。
A
導体プラグ120が埋め込まれた層間絶縁膜116上には、電極パッド(ボンディングパッド)78が形成されている。電極パッド78には、図示しないボンディングワイヤが接続される。
An electrode pad (bonding pad) 78 is formed on the
本実施形態において、このような構造物76を形成しているのは、以下のような理由によるものである。
In the present embodiment, the
第1に、構造物76の十字形の断面の端部が電極パッド78の縁部の下方に位置するように、構造物76が大きく形成されているため、断面が正方形の細い支柱を構造物として用いた場合と比較して、構造物76の断面積が比較的大きくなっている。構造物76の断面積が比較的大きくなっているため、ボンディングの際における衝撃に十分に耐え得る。このため、電極パッド78の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
First, since the
第2に、構造物76の断面が十字形であるため、電極パッド78の下方領域のうちの一部のみが構造物76により占められる。このため、電極パッド78の下方領域のうちの構造物76により占められていない領域には、配線を適宜形成することが可能である。
Second, since the cross section of the
第3に、構造物76の断面が十字形であるため、電極パッド78にボンディングの際に斜め方向からの力が加わった場合においても、構造物76は容易に変形することはなく、ボンディングの際における衝撃に十分に耐え得る。このため、ボンディングの際に斜め方向から力が加わったとしても、電極パッド78の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
Third, since the cross section of the
このような理由により、本実施形態では、断面が十字形の構造物76を形成している。
For this reason, in this embodiment, the
こうして本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.
(評価結果)
図4は、電極パッドの下方における層間絶縁膜に埋め込む構造物と電極パッドの下方の構成要素に加わるストレスとの関係を示すグラフである。図4における▲印は比較例1の場合、即ち、電極パッドの下方における層間絶縁膜に断面が正方形の一本の構造物を埋め込んだ場合を示している。図4における◆印は実施例1の場合、即ち、本実施形態のように、電極パッド78の下方における層間絶縁膜26、28、38、44、50、56、62、68に断面が十字形の構造物76を埋め込んだ場合を示している。図4における横軸は電極パッド78の面積に対する構造物の面積率を示している。図4における縦軸は、電極パッド78の下方の構成要素に加わるストレスの最大値を示している。
(Evaluation results)
FIG. 4 is a graph showing the relationship between the structure embedded in the interlayer insulating film below the electrode pad and the stress applied to the components below the electrode pad. 4 indicates the case of Comparative Example 1, that is, the case where a structure having a single square cross section is embedded in the interlayer insulating film below the electrode pad. In FIG. 4, the ♦ marks indicate the cross section of the interlayer insulating
図4から分かるように、実施例1の場合には、比較例1の場合と比較して、パッドに対する面積率が同じにもかかわらず、電極パッド78の下方に存在する構成要素に加わるストレスが著しく小さくなっている。
As can be seen from FIG. 4, in the case of Example 1, compared with the case of Comparative Example 1, the stress applied to the components existing under the
本実施形態によれば、断面が十字形の構造物76により電極パッド78が支持されているため、ボンディングを行った際に電極パッド78の下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本実施形態によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜28、38、44、50を用いた場合であっても、微細な配線パターンの変形や断線等、トランジスタの破壊等を防止することができる。このため、本実施形態によれば、機械的強度が比較的弱い層間絶縁膜28、38、44、50を用いた場合であっても、集積度が高く信頼性の高い半導体装置を提供することができる。
According to this embodiment, since the
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図5乃至図10を用いて説明する。図5乃至図10は、本実施形態による半導体装置の製造方法を示す工程断面図である。
(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 5 to 10 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
まず、図5に示すように、半導体基板(支持基板)10に、例えばSTI(Shallow Trench Isolation)法により、素子領域12を画定する素子分離領域14を形成する。半導体基板10としては、例えばシリコン基板を用いる。
First, as shown in FIG. 5, an
次に、素子領域12上に、ゲート絶縁膜16を介してゲート電極18を形成する。
Next, a
次に、例えばイオン注入法により、ゲート電極18をマスクとして、ゲート電極18の両側の半導体基板10内にドーパント不純物を導入する。これにより、エクステンションソース/ドレイン構造の浅い領域を構成する低濃度拡散層(図示せず)が形成される。
Next, dopant impurities are introduced into the
次に、全面に、例えばシリコン酸化膜を形成する。かかるシリコン酸化膜は、サイドウォール絶縁膜18となるものである。
Next, for example, a silicon oxide film is formed on the entire surface. Such a silicon oxide film becomes the
次に、異方性エッチングにより、ゲート電極18の側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜20を形成する。
Next, a
次に、例えばイオン注入法により、ゲート電極18及びサイドウォール絶縁膜20をマスクとして、ゲート電極18の両側の半導体基板10内にドーパント不純物を導入する。これにより、エクステンションソース/ドレイン構造の深い領域を構成する高濃度拡散層(図示せず)が形成される。こうして、低濃度拡散層と高濃度拡散層とにより、エクステンションソース/ドレイン構造のソース/ドレイン拡散層22が構成される。
Next, a dopant impurity is introduced into the
こうして、ゲート電極18とソース/ドレイン拡散層22とを有するトランジスタ24が形成される。
Thus, the
次に、全面に、例えばCVD法により、例えば膜厚300nmのシリコン酸化膜から成る層間絶縁膜26を形成する。
Next, an
次に、全面に、例えばスピンコート法により、膜厚100nmの層間絶縁膜28を形成する。層間絶縁膜28としては、比誘電率が比較的小さい材料が用いる。より具体的には、層間絶縁膜28の材料として、比誘電率が3.0より小さい材料を用いる。かかる層間絶縁膜28の材料としては、例えば、ダウケミカル社製の有機絶縁材料であるSiLK(登録商標)等を用いることができる。層間絶縁膜28の材料として、比誘電率の比較的低い材料を用いるのは、上述したように、配線間の寄生容量を低減することにより、高速動作を実現するためである。層間絶縁膜28の材料として上述したSiLK(登録商標)を用いた場合には、上述したように、これらの積層体のヤング率は2.5GPa程度と比較的小さく、機械的強度は比較的低い。
Next, an
次に、層間絶縁膜28及び層間絶縁膜26に、ソース/ドレイン拡散層22に達するコンタクトホール30を形成する。
Next, contact holes 30 reaching the source / drain diffusion layers 22 are formed in the
次に、全面に、例えばスパッタリング法により、例えば膜厚50nmのTaNより成るバリア膜を形成する。 Next, a barrier film made of TaN having a thickness of, for example, 50 nm is formed on the entire surface by, eg, sputtering.
次に、全面に、例えばCVD法により、膜厚1μmのタングステンより成る導電膜を形成する。 Next, a conductive film made of tungsten having a thickness of 1 μm is formed on the entire surface by, eg, CVD.
次に、例えばCMP法により、層間絶縁膜28の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール30内に例えばタングステンより成る導体プラグ32が埋め込まれる。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚100nmの層間絶縁膜28を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜28に、配線36を埋め込むための溝34を形成する。
Next, a
次に、全面に、例えば電気めっき法によりCuより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜28の表面が露出するまで導電膜を研磨する。こうして、溝34内にCuより成る配線36が埋め込まれる。配線36は、導体プラグ32を介してソース/ドレイン拡散層22に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚200nmの層間絶縁膜38を更に形成する。層間絶縁膜38としては、例えば、層間絶縁膜28と同様の材料を用いる。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜38に、配線42を埋め込むための溝40を形成する。
Next, a
次に、全面に、例えば電気めっき法によりCuより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜38の表面が露出するまで導電膜を研磨する。こうして、溝40内にCuより成る配線42が埋め込まれる。配線42は、図示しない導体プラグを介して配線36に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚200nmの層間絶縁膜44を更に形成する。層間絶縁膜44としては、例えば、層間絶縁膜28、38と同様の材料を用いる。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜44に、配線48を埋め込むための溝46を形成する。
Next, a
次に、全面に、例えば電気めっき法によりCuより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜44の表面が露出するまで導電膜を研磨する。こうして、溝46内にCuより成る配線48が埋め込まれる。配線48は、図示しない導体プラグを介して配線42に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚200nmの層間絶縁膜50を更に形成する。層間絶縁膜50としては、例えば、層間絶縁膜28、38、44と同様の材料を用いる。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜50に、配線54を埋め込むための溝52を形成する。
Next, a
次に、全面に、例えば電気めっき法によりCuより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜50の表面が露出するまで導電膜を研磨する。こうして、溝52内にCuより成る配線54が埋め込まれる。配線54は、図示しない導体プラグを介して配線48に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばプラズマCVD法により、膜厚400nmのSiO2膜又はSiOC膜等より成る層間絶縁膜56を形成する。このような材料より成る層間絶縁膜56は、比誘電率は比較的高いものの、密着性が高く、耐湿性も高く、機械的強度も比較的高い。多層配線構造の上層部には、このような材料より成る層間絶縁膜56が用いられる。多層配線構造の上層部は配線60の間隔が比較的広いため、比誘電率が比較的高い材料を層間絶縁膜56の材料として用いた場合であっても、配線60間の寄生容量が過度に大きくなることはなく、深刻な信号遅延が生じることもない。多層配線構造の上層部にこのような材料より成る層間絶縁膜56が用いられているため、下地に対する密着性の向上、耐湿性の向上及び機械的強度の向上に資することが可能となる。層間絶縁膜56として、例えばプラズマCVD法によりSiO2膜又はSiOC膜等を形成した場合には、層間絶縁膜56のヤング率は60〜70GPa程度と比較的大きい。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜56に、配線60を埋め込むための溝58を形成する。
Next, a
次に、全面に、例えば電気めっき法によりCuより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜50の表面が露出するまで導電膜を研磨する。こうして、溝58内にCuより成る配線60が埋め込まれる。配線60は、図示しない導体プラグを介して配線54に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばプラズマCVD法により、膜厚400nmのSiO2膜又はSiOC膜等より成る層間絶縁膜62を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜62に、配線66を埋め込むための溝64を形成する。
Next, a
次に、全面に、例えば電気めっき法によりCuより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜62の表面が露出するまで導電膜を研磨する。こうして、溝64内にCuより成る配線66が埋め込まれる。配線66は、図示しない導体プラグを介して配線60に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばプラズマCVD法により、膜厚400nmのSiO2膜又はSiOC膜等より成る層間絶縁膜68を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜68に、配線64に達するコンタクトホール70を形成する。
Next, a
次に、全面に、例えばスパッタリング法により、例えば膜厚50nmのTaNより成るバリア膜を形成する。 Next, a barrier film made of TaN having a thickness of, for example, 50 nm is formed on the entire surface by, eg, sputtering.
次に、全面に、例えばCVD法により、膜厚1μmのタングステンより成る導電膜を形成する。 Next, a conductive film made of tungsten having a thickness of 1 μm is formed on the entire surface by, eg, CVD.
次に、例えばCMP法により、層間絶縁膜68の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール70内に例えばタングステンより成る導体プラグ72が埋め込まれる。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、フォトレジスト膜80を形成する。 Next, a photoresist film 80 is formed on the entire surface by spin coating.
次に、フォトリソグラフィ技術を用い、フォトレジスト膜80に開口部82を形成する。開口部82は、層間絶縁膜68,62、56、50、44、38、28、26に、素子分離領域14に達する開口部74を形成するためのものである。
Next, an
次に、フォトレジスト膜80をマスクとして、層間絶縁膜68,62、56、50、44、38、28、26をエッチングする。こうして、層間絶縁膜68,62、56、50、44、38、28、26に、素子分離領域14に達する開口部74が形成される(図6参照)。
Next, the
この後、図7に示すように、フォトレジスト膜80を剥離する。 Thereafter, as shown in FIG. 7, the photoresist film 80 is peeled off.
次に、図8に示すように、全面に、電気めっき法により、例えばCuより成る導電膜76を形成する。
Next, as shown in FIG. 8, a
次に、CMP法により、層間絶縁膜68の表面が露出するまで導電膜76を研磨する。こうして、開口部74内に導電膜より成る構造物76が形成される。
Next, the
次に、全面に、例えばプラズマCVD法により、膜厚400nmのSiO2膜又はSiOC膜等より成る層間絶縁膜116を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜116に、導体プラグ72に達するコンタクトホール118を形成する。
Next, a
次に、全面に、例えばスパッタリング法により、例えば膜厚50nmのTaNより成るバリア膜を形成する。 Next, a barrier film made of TaN having a thickness of, for example, 50 nm is formed on the entire surface by, eg, sputtering.
次に、全面に、例えばCVD法により、膜厚1μmのタングステンより成る導電膜を形成する。 Next, a conductive film made of tungsten having a thickness of 1 μm is formed on the entire surface by, eg, CVD.
次に、例えばCMP法により、層間絶縁膜116の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール118内に例えばタングステンより成る導体プラグ120が埋め込まれる(図9参照)。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスパッタリング法により、導電膜78を形成する。導電膜78は、電極パッドを形成するためのものである。
Next, a
次に、フォトリソグラフィ技術を用い、導電膜78を電極パッドの形状にパターニングする。こうして、導電膜より成る電極パッド78が形成される(図10参照)。
Next, the
こうして本実施形態による半導体装置が製造される。 Thus, the semiconductor device according to the present embodiment is manufactured.
本実施形態による半導体装置は、上述したように、断面が十字形の構造物76が層間絶縁膜20、28、38、44、50、56、62、68に埋め込まれており、かかる構造物76により電極パッド78が支持されていることに主な特徴がある。
In the semiconductor device according to the present embodiment, as described above, the
本実施形態によれば、電極パッド78の下に構造物76が広い範囲に形成されているため、構造物76の断面積は非常に大きくなっている。換言すれば、構造物76が電極パッド76の縁部に達するように広がって形成されている。構造物76の断面積が非常に大きいため、ボンディングの際における衝撃に十分に耐え得る。このため、電極パッド78の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
According to the present embodiment, since the
また、本実施形態によれば、構造物76の断面が十字形であるため、構造物76が広い範囲に形成されているにもかかわらず、構造物76が存在していない領域には配線を適宜形成することが可能である。従って、本実施形態によれば、構造物76を大きく形成しつつ、集積度の高い半導体装置を提供することが可能となる。
Further, according to the present embodiment, since the cross section of the
また、本実施形態によれば、構造物76の断面が十字形であるため、電極パッド78にボンディングの際に斜め方向からの力が加わった場合においても、構造物76は容易に変形することはなく、ボンディングの際における衝撃に十分に耐え得る。このため、本実施形態によれば、ボンディングの際に斜め方向から力が加わったとしても、電極パッド78の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
In addition, according to the present embodiment, since the cross section of the
(変形例(その1))
次に、本実施形態による半導体装置の変形例を図11及び図12を用いて説明する。図11は、本変形例による半導体装置を示す断面図である。図12は、本変形例による半導体装置を示す平面図である。
(Modification (Part 1))
Next, a modification of the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 11 is a cross-sectional view showing a semiconductor device according to this modification. FIG. 12 is a plan view showing a semiconductor device according to this modification.
図11及び図12に示すように、層間絶縁膜20、28、38、44、50、56、62、68には、平面形状がX字形の開口部74aが形成されている。開口部74a内には、断面が十字形、より具体的には、断面がX字形の構造物76aが埋め込まれている。構造物76aは、電極パッド76の縁部に達するように広がって形成されている。
As shown in FIGS. 11 and 12, the
このように、層間絶縁膜20、28、38、44、50、56、62、68に埋め込む構造物76aの断面形状がX字形であってもよい。
Thus, the cross-sectional shape of the
断面がX字形の構造物76aは、45度回転させれば断面が十字形の構造物76(図2、図3参照)に相当する。従って、断面がX字形の構造物76aは、断面が十字形の構造物とも把握し得る。
The
従って、本願の明細書及び特許請求の範囲において、断面が十字形の構造物とは、断面がX字形の構造物をも意味するものとする。 Therefore, in the specification and claims of the present application, the structure having a cross-shaped cross section also means a structure having an X-shaped cross section.
このように、断面形状がX字形の構造物76aを形成してもよい。
In this manner, the
(変形例(その2))
次に、本実施形態の変形例による半導体装置及び製造方法を13乃至図15図を用いて説明する。図13は、本変形例による半導体装置の一部を示す斜視図である。図14及び図15は、本変形例による半導体装置の製造方法を示す工程断面図である。
(Modification (Part 2))
Next, a semiconductor device and a manufacturing method according to a modification of the present embodiment will be described with reference to FIGS. FIG. 13 is a perspective view showing a part of a semiconductor device according to this modification. 14 and 15 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to this modification.
本変形例による半導体装置は、半導体基板10の上方に多数形成された配線のうちの一部が構造物76を貫くように形成されていることに主な特徴がある。
The semiconductor device according to this modification is mainly characterized in that a part of the wirings formed above the
図13に示すように、配線36、42、48は、構造物76を貫くように形成されている。
As shown in FIG. 13, the
配線42と構造物76とは、層間絶縁膜38,44等により、互いに絶縁されている。
The
同様に、配線36と構造物76とは、層間絶縁膜28,38(図1参照)等により、互いに絶縁されている。
Similarly, the
また、配線48と構造物76とは、層間絶縁膜44,50(図1参照)等により、互いに絶縁されている。
Further, the
また、配線54、60、66も構造物76を貫くように形成されているが、図13においては省略されている。
The
このように配線36、42、48、54、60、66が構造物76を適宜貫くように形成してもよい。本変形例によれば、配線36、42、48、54、60、66を形成する際における自由度を向上することができ、より集積度の高い半導体装置を提供することが可能となる。
In this way, the
次に、本変形例による半導体装置の製造方法を図14及び図15を用いて説明する。 Next, a method for manufacturing a semiconductor device according to this modification will be described with reference to FIGS.
本変形例による半導体装置の製造方法は、導体プラグや配線を形成するのと同時に、構造物76をも形成することに主な特徴がある。
The semiconductor device manufacturing method according to this modification is mainly characterized in that the
図14(a)は、層間絶縁膜38に導体プラグ84と構造物76とが埋め込まれた状態を示している。層間絶縁膜38は、例えばスピンコート法により形成されている。後工程において配線42が形成される領域の近傍においては、構造物76の一部に層間絶縁膜38が埋め込まれている。構造物76の一部に埋め込まれた層間絶縁膜38は、配線42と構造物76とを絶縁するためのものである。
FIG. 14A shows a state in which the
次に、全面に、スピンコート法により、層間絶縁膜38を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、構造物76を埋め込むための溝86と配線42を埋め込むための溝88とを、層間絶縁膜38に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばCuより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜38の表面が露出するまで導電膜を研磨する。こうして、溝86内に構造物76の一部を構成する導電体が埋め込まれるとともに、溝88内に配線42が埋め込まれる(図14(b)参照)。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜44を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、構造物76を埋め込むための溝90と導体プラグ94を埋め込むためのコンタクトホール92とを、層間絶縁膜44に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばCuより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜44の表面が露出するまで導電膜を研磨する。こうして、溝90内に構造物76の一部を構成する導電体が埋め込まれるとともに、コンタクトホール92内に導体プラグ92が埋め込まれる(図15(a)参照)。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜50を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、構造物76を埋め込むための溝96を層間絶縁膜50に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばCuより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜50の表面が露出するまで導電膜を研磨する。こうして、溝96内に構造物76の一部を構成する導電体が埋め込まれる。
Next, the conductive film is polished by CMP, for example, until the surface of the
この後、同様にして上記のような工程を繰り返し行うことにより、本変形例による半導体装置を製造する。 Thereafter, the semiconductor device according to the present modification is manufactured by repeating the above-described steps in the same manner.
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法を図16乃至図20を用いて説明する。なお、第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[Second Embodiment]
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
(半導体装置)
まず、本実施形態による半導体装置を図16乃至図17を用いて説明する。図16は、本実施形態による半導体装置を示す断面図である。図17は、本実施形態による半導体装置を示す平面図である。
(Semiconductor device)
First, the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 16 is a cross-sectional view of the semiconductor device according to the present embodiment. FIG. 17 is a plan view of the semiconductor device according to the present embodiment.
本実施形態による半導体装置は、支柱98a〜98dと梁100a〜100dとから成る構造物101により電極パッドが支持されていることに主な特徴がある。
The semiconductor device according to the present embodiment is mainly characterized in that the electrode pad is supported by the
図16に示すように、電極パッド78の下方には、電極パッド78の四隅に対応するように支柱98a〜98dが形成されている。
As shown in FIG. 16, below the
これらの支柱98a〜98dの間には、支柱98a〜98dを互いに適宜支持する梁100a〜100d(図16、17、19、20参照)が適宜形成されている。
Between these
梁100a〜100dを形成しているのは、支柱98a〜98d及び梁100a〜100dより成る構造物101が、電極パッド78にボンディングを行う際における衝撃に耐え得るようにするためである。
The reason why the
図16に示すように、梁100c、100dは、比誘電率が比較的低い層間絶縁膜28、38、44、50の近傍に設けることが好ましい。かかる比誘電率が比較的低い層間絶縁膜28、38、44、50は、機械的強度が比較的弱いため、梁100c、100d等により補強することが望ましいからである。
As shown in FIG. 16, the
こうして本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.
(評価結果)
図18は、電極パッドの下方における層間絶縁膜に埋め込む構造物と電極パッドの下方の構成要素に加わるストレスとの関係を示すグラフである。図18における▲印は比較例1の場合、即ち、電極パッドの下方における層間絶縁膜に断面が正方形の一本の支柱を埋め込んだ場合を示している。図18における■印は比較例2の場合、即ち、電極パッドの下方における層間絶縁膜に電極パッドの四隅に対応して4本の支柱を埋め込み、梁を設けていない場合を示している。図4における◆印は実施例2の場合、即ち、本実施形態のように、電極パッド78の下方における層間絶縁膜26、28、38、44、50、56、62、68に電極パッドの四隅に対応して4本の支柱98a〜98dを埋め込み、かつ、2本の梁でこれらの支柱98a〜98dを支持した場合を示している。図18における横軸は電極パッド78の面積に対する支柱の面積率を示している。図18における縦軸は、電極パッド78の下方に存在する構成要素に加わるストレスの最大値を示している。
(Evaluation results)
FIG. 18 is a graph showing the relationship between the structure embedded in the interlayer insulating film below the electrode pad and the stress applied to the components below the electrode pad. 18 indicates the case of Comparative Example 1, that is, the case where one column having a square cross section is embedded in the interlayer insulating film below the electrode pad. 18 indicate the case of Comparative Example 2, that is, the case where four columns are embedded in the interlayer insulating film below the electrode pad corresponding to the four corners of the electrode pad and no beam is provided. 4 indicate the four corners of the electrode pad in the case of Example 2, that is, the
図18から分かるように、実施例2の場合には、比較例1、2の場合と比較して、電極パッドの下方に存在する構成要素に加わるストレスが小さくなっている。 As can be seen from FIG. 18, in the case of Example 2, the stress applied to the components existing below the electrode pad is smaller than in the case of Comparative Examples 1 and 2.
このように、本実施形態によれば、電極パッド78の下方の層間絶縁膜26、28、38、44、50、56、62、68に支柱98a〜98dが埋め込まれ、これらの支柱98a〜98dが梁100a〜100dにより互いに支持されており、支柱98a〜98d及び梁100a〜100dより成る構造物101により電極パッド78が支持されているため、ボンディングを行った際に電極パッド78の下方に存在する構成要素に大きなストレスが加わるのを抑制することができる。
As described above, according to the present embodiment, the
また、本実施形態によれば、構造物101が壁状に形成されているわけではないため、支柱98a〜98dの間に配線を自由に形成することができる。従って、本実施形態によれば、配線の自由度を確保しつつ、ボンディングを行った際に電極パッド78の下方に存在する構成要素に大きなストレスが加わるのを抑制することができる。
Moreover, according to this embodiment, since the
また、本実施形態によれば、支柱98a〜98dが互いに梁100a〜100dにより支持されているため、電極パッド78にボンディングの際に斜め方向からの力が加わった場合においても、支柱98a〜98d及び梁100a〜100dより成る構造体は容易に変形することはなく、ボンディングの際における衝撃に十分に耐え得る。このため、本実施形態によれば、ボンディングの際に斜め方向から力が加わったとしても、電極パッド78の下方に存在する配線等の構造要素に大きなストレスが加わるのを防止することができる。
Further, according to the present embodiment, since the
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図19及び図20を用いて説明する。図19及び図20は、本実施形態による半導体装置の製造方法を示す工程断面図である。
(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 19 and 20 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
図19(a)は、層間絶縁膜38に導体プラグ84と支柱98a〜98dとが埋め込まれて状態を示している。層間絶縁膜38は例えばスピンコート法により形成されている。
FIG. 19A shows a state in which the
次に、全面に、スピンコート法により、層間絶縁膜38を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、支柱98a〜98dの一部を埋め込むための溝102と、梁100d、100eの一部を埋め込むための溝103と、配線42を埋め込むための溝104とを、層間絶縁膜38に形成する。
Next, using a photolithographic technique, a
次に、全面に、例えば電気めっき法により、例えばCuより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜38の表面が露出するまで導電膜を研磨する。こうして、支柱98a〜98dの一部を構成する導電体が溝102内に埋め込まれ、梁100d、100eの一部を構成する導電体が溝103内に埋め込まれ、配線42が溝104内に埋め込まれる(図19(b)参照)。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜44を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、支柱98a〜98dを埋め込むための溝106と、梁100d、100eを埋め込むための溝107と、導体プラグ94を埋め込むためのコンタクトホール108とを、層間絶縁膜44に形成する。
Next, using the photolithography technique, the
次に、全面に、例えば電気めっき法により、例えばCuより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜44の表面が露出するまで導電膜を研磨する。こうして、支柱98a〜98dの一部を構成する導電体が溝106内に埋め込まれ梁100d、100eの一部を構成する導電体が溝107内に埋め込まれ、導体プラグ110がコンタクトホール108内に埋め込まれる(図20(a)参照)。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜50を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、支柱98a〜98dを埋め込むための溝112と、配線48を埋め込むための溝114とを、層間絶縁膜50に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばCuより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばCMP法により、層間絶縁膜50の表面が露出するまで導電膜を研磨する。こうして、支柱98a〜98dの一部を構成する導電体が溝112内に埋め込まれるとともに、配線48が溝114内に埋め込まれる(図20(b)参照)。
Next, the conductive film is polished by CMP, for example, until the surface of the
この後、同様にして上記のような工程を繰り返し行うことにより、本実施形態による半導体装置を製造する。 Thereafter, the semiconductor device according to the present embodiment is manufactured by repeating the above-described steps in the same manner.
本実施形態によれば、電極パッド78の下方の層間絶縁膜26、28、38、44、50、56、62、68に複数の支柱98a〜98dが埋め込まれ、これらの支柱98a〜98dが梁100a〜100dにより互いに支持されており、これら支柱98a〜98d及び梁100a〜100dより成る構造物101により電極パッド78が支持されているため、ボンディングを行った際に電極パッド78の下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本実施形態によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜28、38、44、50を用いた場合であっても、半導体装置の構成要素に強いストレスが加わるのを防止することができ、信頼性の高い半導体装置を提供することができる。
According to the present embodiment, the plurality of
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
例えば、上記実施形態では、層間絶縁膜26、28、38、44、50、56、62、68に素子分離領域14に達する十字形の開口部74を形成し、かかる十字形の開口部74内に構造物76を埋め込む場合を例に説明したが、配線や導体プラグを形成する際に構造物76の一部を同時に形成することにより、積層体より成る構造物76を形成するようにしてもよい。
For example, in the above-described embodiment, the
また、上記実施形態では、配線36、42、48、54、60、66と構造物76、76aとに同様の材料を用いる場合を例に説明したが、配線36、42、48、54、60、66と構造物76、76aとに異なる材料を用いてもよい。
In the above embodiment, the case where the same material is used for the
また、上記実施形態では、断面が十字形の構造物76を形成する場合を例に説明したが、断面がY字形の構造物を形成するようにしてもよい。断面がY字形の構造物により電極パッド78を支持する場合にも、ボンディングを行った際に電極パッド78の下方に存在する構成要素に大きなストレスが加わるのを防止することが可能である。従って、断面がY字形の構造物により電極パッド78を支持した場合であっても、比誘電率が比較的低い層間絶縁膜28、38、44、50を用いつつ、集積度が高く信頼性の高い半導体装置を提供することが可能である。
In the above-described embodiment, the case where the
また、上記実施形態では、構造物76、98a〜98dを電気めっき法により形成する場合を例に説明したが、構造物76、98〜98dの形成方法は電気めっき法に限定されるものではない。例えば、CVD法、無電解めっき法、スピンコート法等により構造物76、98〜98dを形成することも可能である。
Moreover, although the case where the
また、上記実施形態では、構造物76、98a〜98dの材料としてCuを用いる場合を例に説明したが、構造物76、98a〜98dの材料はCuに限定されるものではない。例えば、構造物76、98a〜98dの材料として、タングステン、アルミニウム、ニッケル等の金属等を用いてもよい。また、構造物76、98a〜98dの材料として、TaN等の窒化物を用いてもよい。また、構造物76、98a〜98dの材料として、ダイヤモンド、フラーレン、カーボンナノチューブ等を用いてもよい。
Moreover, although the case where Cu was used as an example in the said embodiment as a material of the
また、上記実施形態では、層間絶縁膜28、38、44、50の材料としてSiLK(登録商標)を用いる場合を例に説明したが、層間絶縁膜28、38、44、50の材料はSiLK(登録商標)に限定されるものではない。例えば、層間絶縁膜26、28、38、44、50の材料として、例えばSOG膜等を用いてもよい。
In the above embodiment, the case where SiLK (registered trademark) is used as the material of the interlayer insulating
また、層間絶縁膜28、38、44、50として、CVD法により形成されるSiOC膜等を用いてもよい。かかるSiOC膜の材料としては、例えばノベラスシステムズ社製のCoral(登録商標)を用いることができる。また、かかるSiOC膜の材料として、アプライドマテリアルズ社製のBlack Diamond(登録商標)を用いることも可能である。また、層間絶縁膜28、38、44、50として、低誘電率FSG(Fluorinated Silicate Glass)膜、MSQ(Methyl hydrogen SilsesQuioxane)膜、HSQ(Hydrogen SilsesQuioxane)膜、FSQ(Fluorinated hydrogen SilsesQuioxane)膜などを用いること可能である。
Further, as the
また、層間絶縁膜28、38、44、50として、塗布法により形成される以下のような膜を用いてもよい。
Further, as the
例えば、層間絶縁膜28、38、44、50として、ダウコーニングシリコーン社製の絶縁膜材料を用いたHSQ膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、旭化成株式会社製の絶縁膜材料であるALCAP−E(登録商標)を用いた全芳香族アリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、ハネウエル社製の絶縁膜材料であるFLARE(登録商標)を用いたアリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、ダウケミカル社製の絶縁膜材料を用いたベンゾシクロブテン(BCB)膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、富士通株式会社及びトリケミカル社より提供される絶縁膜材料を用いたFSQ(フッ素含有水素シルセスキオキサン)膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、JSR株式会社製の絶縁膜材料であるLKD−T200(登録商標)を用いた無機又は有機メチルシルセスキオキサン(MSQ)膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、ハネウエル社製の絶縁膜材料であるHOSP(登録商標)を用いた無機又は有機MSQ膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、ダウコーニングシリコーン社製の絶縁膜材料であるポーラスHSQを用いた無機ポーラス化HSQ膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、住友化学株式会社製の絶縁膜材料であるALS−400(登録商標)を用いた有機ポーラス化アリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、触媒化成株式会社製の絶縁膜材料であるIPS(登録商標)を用いた無機又は有機SiH系ポーラス膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、ハネウエル社製の絶縁膜材料であるNanoglass−E(登録商標)を用いた無機又は有機SiOCH膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、JSR株式会社製の絶縁膜材料であるLKD−T400(登録商標)を用いた無機又は有機ポーラス化MSQ膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、旭化成株式会社製の絶縁膜材料であるALCAP−S(登録商標)を用いた無機ポーラスシリカ膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、ダウケミカル社製の絶縁膜材料であるポーラスSiLKを用いた有機ポーラス化アリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜28、38、44、50として、ハネウエル社製の絶縁膜材料であるポーラス化FLAREを用いた有機ポーラス化アリールエーテル膜を塗布法により形成してもよい。いずれの場合にも層間絶縁膜28、38、44、50の比誘電率は3.0以下となる。
For example, as the
また、層間絶縁膜28、38、44、50として、株式会社神戸製鋼所製の絶縁膜材料であるsilica aerogelを用いた無機ポーラスシリカ膜等を高圧乾燥により形成してもよい。この場合にも層間絶縁膜28、38、44、50の比誘電率は3.0以下となる。
Further, as the
また、また、層間絶縁膜28、38、44、50として、CVD法により形成される以下のような膜を用いてもよい。
Further, as the
例えば、ダウケミカル社製のベンゾシクロブテン(BCB)を原料として用いて、CVD法により、層間絶縁膜28、38、44、50を形成してもよい。また、アプライドマテリアル社製のBlack Diamond(登録商標)を原料として用いて、無機又は有機SiOCH膜より成る層間絶縁膜28、38、44、50をCVD法により形成してもよい。また、ノベラスシステムズ社製のCoral(登録商標)を原料として用いて、無機又は有機SiOCH膜より成る層間絶縁膜28、38、44、50をCVD法により形成してもよい。また、エーエスエム株式会社製のAurora(登録商標)を原料として用いて、無機又は有機SiOCH膜より成る層間絶縁膜28、38、44、50をCVD法により形成してもよい。また、ハネウエル社製のHOSP(登録商標)を原料として用いて、無機又は有機MSQ塗付膜より成る層間絶縁膜28、38、44、50をCVD法により形成してもよい。いずれの場合にも層間絶縁膜28、38、44、50の比誘電率は3.0以下となる。
For example, the
本発明による半導体装置は、信頼性の高い半導体装置を提供するのに有用である。 The semiconductor device according to the present invention is useful for providing a highly reliable semiconductor device.
10…半導体基板、支持基板
12…素子領域
14…素子分離領域
16…ゲート絶縁膜
18…ゲート電極
20…サイドウォール絶縁膜
22…ソース/ドレイン拡散層
24…トランジスタ
26…層間絶縁膜
28…層間絶縁膜
30…コンタクトホール
32…導体プラグ
34…溝
36…配線
38…層間絶縁膜
40…溝
42…配線
44…層間絶縁膜
46…溝
48…配線
50…層間絶縁膜
52…溝
54…配線
56…層間絶縁膜
58…溝
60…配線
62…層間絶縁膜
64…溝
66…配線
68…層間絶縁膜
70…コンタクトホール
72…導体プラグ
74、74a…開口部
76、76a…構造物
77…部分構造物
78…電極パッド
80…フォトレジスト膜
82…開口部
84…導体プラグ
86…溝
88…溝
90…溝
92…コンタクトホール
94…導体プラグ
96…溝
98a〜98d…支柱
100a〜100d…梁
101…構造物
102…溝
103…溝
104…溝
106…溝
107…溝
108…コンタクトホール
110…導体プラグ
112…溝
114…溝
116…層間絶縁膜
118…コンタクトホール
120…導体プラグ
DESCRIPTION OF
本発明の一観点によれば、支持基板と、前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、前記多層配線構造上に形成された電極パッドと、前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、複数の支柱と、前記複数の支柱を互いに接続する梁とを有する構造物とを有することを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a support substrate, a multilayer wiring structure formed on the support substrate and having a plurality of wirings stacked via an insulating layer, and an electrode pad formed on the multilayer wiring structure And a structure that penetrates through the multilayer wiring structure to reach the support substrate and supports the electrode pad, the structure having a plurality of columns and beams connecting the plurality of columns to each other. A semiconductor device is provided.
Claims (8)
前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、
前記多層配線構造上に形成された電極パッドと、
前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、断面が十字形又はY字形である構造物と
を有することを特徴とする半導体装置。 A support substrate;
A multilayer wiring structure formed on the support substrate and formed by laminating a plurality of wirings via an insulating layer;
An electrode pad formed on the multilayer wiring structure;
A semiconductor device comprising: a structure penetrating the multilayer wiring structure to reach the support substrate and supporting the electrode pad, wherein the cross section has a cross shape or a Y shape.
前記構造物の前記断面の端部が、前記電極パッドの縁部の下方に位置している
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
An end of the cross section of the structure is located below an edge of the electrode pad. A semiconductor device, wherein:
前記複数の配線のうちのいずれかは前記構造物を貫くように形成されており、
前記配線と前記構造物とは、互いに絶縁されている
ことを特徴とする半導体装置。 In the semiconductor device according to claim 1 or 2,
One of the plurality of wirings is formed so as to penetrate the structure,
The wiring device and the structure are insulated from each other.
前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、
前記多層配線構造上に形成された電極パッドと、
前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、複数の支柱と、前記複数の支柱を互いに接続する梁とを有する構造物と
を有することを特徴とする半導体装置。 A support substrate;
A multilayer wiring structure formed on the support substrate and formed by laminating a plurality of wirings via an insulating layer;
An electrode pad formed on the multilayer wiring structure;
A structure that penetrates through the multilayer wiring structure to reach the support substrate and supports the electrode pad, the structure having a plurality of columns and beams that connect the columns to each other. A semiconductor device.
前記支柱は、前記電極パッドの隅の下方に位置している
ことを特徴とする半導体装置。 The semiconductor device according to claim 4,
The semiconductor device is characterized in that the support column is located below a corner of the electrode pad.
前記多層配線構造に含まれる複数の絶縁層のうちの第1の層は、前記複数の絶縁層のうちの第2の層より比誘電率が低く、
前記梁は、前記第1の層の近傍に設けられている
ことを特徴とする半導体装置。 In the semiconductor device according to claim 4 or 5,
The first layer of the plurality of insulating layers included in the multilayer wiring structure has a lower relative dielectric constant than the second layer of the plurality of insulating layers,
The beam is provided in the vicinity of the first layer. A semiconductor device, wherein:
前記配線と前記構造物とは、互いに絶縁されている
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 4 to 6, wherein:
The wiring device and the structure are insulated from each other.
前記構造物と前記配線とは、互いに同じ材料により構成されている
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 7,
The structure and the wiring are made of the same material as each other.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
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JP2008509615A Division JP5280840B2 (en) | 2006-03-31 | 2006-03-31 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012134543A true JP2012134543A (en) | 2012-07-12 |
Family
ID=46649680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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Publication number | Priority date | Publication date | Assignee | Title |
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