JP2012134543A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に係り、特に多層配線構造を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a multilayer wiring structure.
近時、集積度の高い半導体装置を提供すべく、配線と層間絶縁膜とを順次積層して成る多層配線構造が用いられている。かかる多層配線構造においては、配線が非常に微細化されており、また、配線間隔も非常に狭く設定されている。そして、配線間隔が狭くなるに伴って、配線間の寄生容量が大きくなり、信号の遅延が問題となる。 Recently, in order to provide a highly integrated semiconductor device, a multilayer wiring structure in which wiring and an interlayer insulating film are sequentially laminated is used. In such a multilayer wiring structure, the wiring is very miniaturized, and the wiring interval is also set very narrow. As the wiring interval is reduced, the parasitic capacitance between the wirings is increased, and signal delay becomes a problem.
配線間の寄生容量を低減する技術として、従来から用いられている一般的なシリコン酸化膜の代わりに、比誘電率の比較的低い低誘電率膜を用いることが提案されている。このような低誘電率膜としては、例えば、炭化水素系又はフルオロカーボン系の有機絶縁膜が知られている。このような低誘電率膜は、比誘電率が一般に２．３〜２．５程度であり、一般的なシリコン酸化膜より比誘電率が４０〜５０％程度も低い。 As a technique for reducing the parasitic capacitance between wirings, it has been proposed to use a low dielectric constant film having a relatively low relative dielectric constant in place of a conventional silicon oxide film. As such a low dielectric constant film, for example, a hydrocarbon-based or fluorocarbon-based organic insulating film is known. Such a low dielectric constant film generally has a relative dielectric constant of about 2.3 to 2.5, and has a relative dielectric constant of about 40 to 50% lower than that of a general silicon oxide film.
なお、このような低誘電率膜は、一般に、配線との密着性が必ずしも十分に得られず、また、耐湿性等も必ずしも十分に高いとはいえない。 In general, such a low dielectric constant film does not necessarily have sufficient adhesion to the wiring, and the moisture resistance and the like are not necessarily sufficiently high.
このため、微細な配線が形成され、信号遅延の問題が深刻となる多層配線構造の下層部においては、かかる低誘電率膜を用いる一方、配線間隔が比較的広い多層配線構造の上層部においては、密着性や耐湿性の優れた一般的なシリコン酸化膜が用いられる。 For this reason, such a low dielectric constant film is used in the lower layer portion of the multilayer wiring structure in which fine wiring is formed and the problem of signal delay becomes serious, while in the upper layer portion of the multilayer wiring structure in which the wiring interval is relatively wide. A general silicon oxide film having excellent adhesion and moisture resistance is used.
多層配線構造上には、電極パッド（ボンディングパッド）が形成され、かかる電極パッドは、多層配線構造のうちのいずれかの配線に電気的に接続される。 An electrode pad (bonding pad) is formed on the multilayer wiring structure, and the electrode pad is electrically connected to any wiring in the multilayer wiring structure.
なお、本願発明の背景技術としては以下のようなものがある。 In addition, there exist the following as background art of this invention.
しかしながら、このような提案されている半導体装置では、電極パッドにワイヤをボンディングする際に、電極パッドの下方に存在する構成要素に大きなストレスが加わる場合があった。このため、配線の幅を例えば０．１μｍ程度まで狭くした場合には、配線の変形や断線等が生じてしまう場合があった。また、電極パッドの下方に存在するトランジスタ等が破損してしまう場合もあった。ここで、微細な配線やトランジスタ等を電極パッドの下方に形成しないようにすることも考えられる。しかしながら、近時では、半導体装置の小型化が求められており、電極パッドの下方に微細な配線やトランジスタ等を形成しないようにすることは、かかる微細化の要請に反することとなる。 However, in such a proposed semiconductor device, when a wire is bonded to the electrode pad, a large stress may be applied to the components existing below the electrode pad. For this reason, when the width of the wiring is reduced to, for example, about 0.1 μm, the wiring may be deformed or disconnected. Moreover, the transistor etc. which exist under the electrode pad may be damaged. Here, it is conceivable that fine wirings, transistors, and the like are not formed below the electrode pads. However, in recent years, miniaturization of semiconductor devices has been demanded, and it is against the demand for miniaturization to prevent the formation of fine wirings, transistors, or the like below electrode pads.
本発明の目的は、機械的強度が比較的弱い材料を層間絶縁膜の材料として用いる場合であっても、集積度が高く、信頼性の高い半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having a high degree of integration and high reliability even when a material having a relatively low mechanical strength is used as a material for an interlayer insulating film.
本発明の一観点によれば、支持基板と、前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、前記多層配線構造上に形成された電極パッドと、前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、断面が十字形又はＹ字形である構造物とを有することを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a support substrate, a multilayer wiring structure formed on the support substrate and having a plurality of wirings stacked via an insulating layer, and an electrode pad formed on the multilayer wiring structure And a structure that penetrates the multilayer wiring structure to reach the support substrate and supports the electrode pad, and has a cross-sectional or Y-shaped cross section. Is done.
また、本発明の他の観点によれば、支持基板と、前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、前記多層配線構造上に形成された電極パッドと、前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、複数の支柱と、前記複数の支柱を互いに接続する梁とを有する構造物とを有することを特徴とする半導体装置が提供される。 According to another aspect of the present invention, a support substrate, a multilayer wiring structure formed on the support substrate and having a plurality of wirings stacked via an insulating layer, and the multilayer wiring structure are formed on the multilayer wiring structure. An electrode pad, a structure that reaches the support substrate through the multilayer wiring structure and supports the electrode pad, the structure having a plurality of columns and a beam that connects the columns to each other; A semiconductor device is provided.
本発明によれば、断面が十字形又はＹ字形の構造物により電極パッドが支持されているため、ボンディングを行った際に電極パッドの下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本発明によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、微細な配線パターンの変形や断線等、トランジスタの破壊等を防止することができる。このため、本発明によれば、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、集積度が高く信頼性の高い半導体装置を提供することができる。 According to the present invention, since the electrode pad is supported by the cross-shaped or Y-shaped structure, it is possible to prevent a large stress from being applied to the components existing below the electrode pad when bonding is performed. be able to. Therefore, according to the present invention, even when an interlayer insulating film having a relatively low mechanical strength is used as a part of the multilayer wiring structure, a minute wiring pattern deformation or disconnection, transistor breakdown, etc. Can be prevented. Therefore, according to the present invention, it is possible to provide a highly integrated semiconductor device with a high degree of integration even when an interlayer insulating film having a relatively low mechanical strength is used.
また、本発明によれば、電極パッドの下方の層間絶縁膜に複数の支柱が埋め込まれ、これらの支柱が梁により互いに支持されており、これら支柱及び梁より成る構造物により電極パッドが支持されているため、ボンディングを行った際に電極パッドの下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本発明によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜を用いた場合であっても、半導体装置の構成要素に強いストレスが加わるのを防止することができ、信頼性の高い半導体装置を提供することができる。 Further, according to the present invention, a plurality of pillars are embedded in the interlayer insulating film below the electrode pads, these pillars are supported by the beams, and the electrode pads are supported by the structure composed of the pillars and the beams. Therefore, it is possible to prevent a large stress from being applied to the components existing below the electrode pad when bonding is performed. Therefore, according to the present invention, even when an interlayer insulating film having a relatively low mechanical strength is used as a part of the multilayer wiring structure, it is possible to prevent a strong stress from being applied to the components of the semiconductor device. And a highly reliable semiconductor device can be provided.
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図１０を用いて説明する。
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図３を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。なお、図２におけるＡ−Ａ′線は、図１におけるＡ−Ａ′線に対応している。図３は、本実施形態による半導体装置の一部を示す斜視図である。
(Semiconductor device)
First, the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. FIG. 2 is a plan view of the semiconductor device according to the present embodiment. The AA ′ line in FIG. 2 corresponds to the AA ′ line in FIG. FIG. 3 is a perspective view showing a part of the semiconductor device according to the present embodiment.
図１に示すように、半導体基板（支持基板）１０には、素子領域１２を画定する素子分離領域１４が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。
As shown in FIG. 1, an
素子領域１２上には、ゲート絶縁膜１６を介してゲート電極１８が形成されている。
A
ゲート電極１８の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を構成する低濃度拡散層（図示せず）が形成されている。
In the
ゲート電極１８の側壁部分には、サイドウォール絶縁膜２０が形成されている。
A
サイドウォール絶縁膜２０が形成されたゲート電極１８の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を構成する高濃度拡散層（図示せず）が構成されている。低濃度拡散層と高濃度拡散層とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２２が構成されている。
In the
こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２４が構成されている。
Thus, the
トランジスタ２４が形成された半導体基板１０上には、例えば膜厚３００ｎｍのシリコン酸化膜から成る層間絶縁膜２６が形成されている。
On the
層間絶縁膜２６上には、膜厚２００ｎｍの層間絶縁膜２８が形成されている。層間絶縁膜２８としては、比誘電率が比較的小さい材料が用いられている。より具体的には、層間絶縁膜２８の材料として、比誘電率が３．０より小さい材料が用いられている。かかる層間絶縁膜２８の材料としては、例えば、ダウケミカル社製の有機絶縁材料であるＳｉＬＫ（登録商標）等が用いられている。層間絶縁膜２８の材料として、このように比誘電率の比較的低い材料を用いるのは、配線間の寄生容量を低減することにより、高速動作を実現するためである。層間絶縁膜２８のヤング率は、例えば３０ＧＰａ以下である。ここでは、層間絶縁膜２８の材料としてＳｉＬＫ（登録商標）が用いられているため、層間絶縁膜２８のヤング率は２．５ＧＰａ程度と非常に小さくなっている。即ち、層間絶縁膜２８の機械的強度は、非常に弱くなっている。
On the
層間絶縁膜２８及び層間絶縁膜２６には、ソース／ドレイン拡散層２２に達するコンタクトホール３０が形成されている。
Contact holes 30 reaching the source / drain diffusion layers 22 are formed in the
コンタクトホール３０内には、例えばタングステン（Ｗ）より成る導体プラグ３２が埋め込まれている。
A
導体プラグ３２が埋め込まれた層間絶縁膜２８には、配線３６を埋め込むための溝３４が形成されている。かかる溝３４内には例えば銅（Ｃｕ）より成る配線３６が埋め込まれている。配線３６は、導体プラグ３２を介してソース／ドレイン拡散層２２に電気的に接続されている。
In the
配線３６は、溝３４内及び層間絶縁膜２８上に導電膜を形成し、かかる導電膜を層間絶縁膜２８の表面が露出するまでＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法等により研磨することにより、溝３４内に形成することが可能である。
The
配線３６が形成された層間絶縁膜２８上には、膜厚２００ｎｍの層間絶縁膜３８が形成されている。層間絶縁膜３８としては、例えば、層間絶縁膜２８と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜３８には、配線４２を埋め込むための溝４０が形成されている。溝４０内には、例えばＣｕより成る配線４２が埋め込まれている。配線４２は、層間絶縁膜３８に埋め込まれた導体プラグ（図示せず）を介して配線３６に電気的に接続されている。
A
配線４２が形成された層間絶縁膜３８上には、膜厚２００ｎｍの層間絶縁膜４４が形成されている。層間絶縁膜４４としては、例えば、層間絶縁膜２８、３８と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜４４には、配線４８を埋め込むための溝４６が形成されている。溝４６には、例えばＣｕより成る配線４８が埋め込まれている。配線４８は、層間絶縁膜４４に埋め込まれた導体プラグ（図示せず）を介して配線４２に電気的に接続されている。
A
配線４８が形成された層間絶縁膜４４上には、膜厚２００ｎｍの層層間絶縁膜５０が形成されている。層間絶縁膜５０としては、例えば、層間絶縁膜２８、３８、４４と同様の材料が用いられている。
On the
層間絶縁膜５０には、配線５４を埋め込むための溝５２が形成されている。溝５２には、例えばＣｕより成る配線５４が埋め込まれている。配線５４は、層間絶縁膜５０に埋め込まれた導体プラグ（図示せず）を介して配線４８に電気的に接続されている。
In the
配線５４が埋め込まれた層間絶縁膜５０上には、膜厚４００ｎｍの層間絶縁膜５６が形成されている。層間絶縁膜５６としては、例えばプラズマＣＶＤ法により形成されたＳｉＯ２膜又はＳｉＯＣ膜等が用いられている。このような材料より成る層間絶縁膜５６は、比誘電率は比較的高いものの、密着性が高く、耐湿性も高く、機械的強度も比較的高い。多層配線構造の上層部には、このような材料より成る層間絶縁膜５６が用いられる。多層配線構造の上層部は配線６０の間隔が比較的広いため、比誘電率が比較的高い材料を層間絶縁膜５６の材料として用いた場合であっても、配線６０間の寄生容量が過度に大きくなることはなく、深刻な信号遅延が生じることもない。多層配線構造の上層部にこのような材料より成る層間絶縁膜５６が用いられているため、下地に対する密着性の向上、耐湿性の向上及び機械的強度の向上に資することが可能となる。
On the
層間絶縁膜５６には、配線６０を埋め込むための溝５８が形成されている。溝５８には、例えばＣｕより成る配線６０が埋め込まれている。配線６０は、層間絶縁膜５６に埋め込まれた導体プラグ（図示せず）を介して配線５４に電気的に接続されている。
A
配線６０が埋め込まれた層間絶縁膜５６上には、層間絶縁膜６２が形成されている。層間絶縁膜６２の材料としては、例えば上述した層間絶縁膜５６と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜６２には、配線６６を埋め込むための溝６４が形成されている。溝６４には、例えばＣｕより成る配線６６が埋め込まれている。配線６６は、層間絶縁膜６２に埋め込まれた導体プラグ（図示せず）を介して配線６０に電気的に接続されている。
A
配線６６が埋め込まれた層間絶縁膜６２上には、層間絶縁膜６８が形成されている。層間絶縁膜５６の材料としては、例えば上述した層間絶縁膜５６、５８と同様の材料が用いられている。
An interlayer insulating
層間絶縁膜５６、６２、６８の材料として、上記のように例えばプラズマＣＶＤ法により形成されたＳｉＯ２膜又はＳｉＯＣ膜等を用いた場合には、これらの積層体のヤング率は６０〜７０ＧＰａ程度と比較的大きくなる。即ち、層間絶縁膜５６、６２、６８の機械的強度は、比較的高い。
When the SiO 2 film or the SiOC film formed by the plasma CVD method as described above is used as the material of the interlayer insulating
こうして、配線３６、４２、４８、５４、６０、６６と層間絶縁膜２６、２８、３８、４４、５０、５６、６２、６８とを順次積層して成る多層配線構造が構成されている。
In this way, a multilayer wiring structure in which the
層間絶縁膜６８には、配線６４に達するコンタクトホール７０が形成されている。コンタクトホール７０には、例えばタングステンより成る導体プラグ７２が埋め込まれている。
A
層間絶縁膜６８、６２、５６、５０、４４、３８、２８、２６には、素子分離領域１４に達する開口部７４が形成されている。
In the
図２に示すように、開口部７４の平面形状は十字形になっている。
As shown in FIG. 2, the planar shape of the
開口部７４には、例えばＣｕより成る断面が十字形の構造物７６が埋め込まれている。構造物７６の断面は十字形になっており、構造物７６の一部は図３に示すように壁状になっている。換言すれば、図３に示すように、４つの壁状の部分構造物７７ａ〜７７ｄが、互いに一辺において接続されるように一体形成されている。
In the
断面が十字形の構造物７６が埋め込まれた層間絶縁膜６８上には、例えば膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜１１６が形成されている。層間絶縁膜１１６は、十字型の構造物７６と後述する電極パッド７８とを絶縁するためのものである。
An interlayer insulating
層間絶縁膜１１６には、導体プラグ７２に達するコンタクトホール１１８が形成されている。コンタクトホール１１８内には、例えばタングステンより成る導体プラグ１２０が埋め込まれている。
A
導体プラグ１２０が埋め込まれた層間絶縁膜１１６上には、電極パッド（ボンディングパッド）７８が形成されている。電極パッド７８には、図示しないボンディングワイヤが接続される。
An electrode pad (bonding pad) 78 is formed on the
本実施形態において、このような構造物７６を形成しているのは、以下のような理由によるものである。
In the present embodiment, the
第１に、構造物７６の十字形の断面の端部が電極パッド７８の縁部の下方に位置するように、構造物７６が大きく形成されているため、断面が正方形の細い支柱を構造物として用いた場合と比較して、構造物７６の断面積が比較的大きくなっている。構造物７６の断面積が比較的大きくなっているため、ボンディングの際における衝撃に十分に耐え得る。このため、電極パッド７８の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
First, since the
第２に、構造物７６の断面が十字形であるため、電極パッド７８の下方領域のうちの一部のみが構造物７６により占められる。このため、電極パッド７８の下方領域のうちの構造物７６により占められていない領域には、配線を適宜形成することが可能である。
Second, since the cross section of the
第３に、構造物７６の断面が十字形であるため、電極パッド７８にボンディングの際に斜め方向からの力が加わった場合においても、構造物７６は容易に変形することはなく、ボンディングの際における衝撃に十分に耐え得る。このため、ボンディングの際に斜め方向から力が加わったとしても、電極パッド７８の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
Third, since the cross section of the
このような理由により、本実施形態では、断面が十字形の構造物７６を形成している。
For this reason, in this embodiment, the
こうして本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.
（評価結果）
図４は、電極パッドの下方における層間絶縁膜に埋め込む構造物と電極パッドの下方の構成要素に加わるストレスとの関係を示すグラフである。図４における▲印は比較例１の場合、即ち、電極パッドの下方における層間絶縁膜に断面が正方形の一本の構造物を埋め込んだ場合を示している。図４における◆印は実施例１の場合、即ち、本実施形態のように、電極パッド７８の下方における層間絶縁膜２６、２８、３８、４４、５０、５６、６２、６８に断面が十字形の構造物７６を埋め込んだ場合を示している。図４における横軸は電極パッド７８の面積に対する構造物の面積率を示している。図４における縦軸は、電極パッド７８の下方の構成要素に加わるストレスの最大値を示している。
(Evaluation results)
FIG. 4 is a graph showing the relationship between the structure embedded in the interlayer insulating film below the electrode pad and the stress applied to the components below the electrode pad. 4 indicates the case of Comparative Example 1, that is, the case where a structure having a single square cross section is embedded in the interlayer insulating film below the electrode pad. In FIG. 4, the ♦ marks indicate the cross section of the interlayer insulating
図４から分かるように、実施例１の場合には、比較例１の場合と比較して、パッドに対する面積率が同じにもかかわらず、電極パッド７８の下方に存在する構成要素に加わるストレスが著しく小さくなっている。
As can be seen from FIG. 4, in the case of Example 1, compared with the case of Comparative Example 1, the stress applied to the components existing under the
本実施形態によれば、断面が十字形の構造物７６により電極パッド７８が支持されているため、ボンディングを行った際に電極パッド７８の下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本実施形態によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜２８、３８、４４、５０を用いた場合であっても、微細な配線パターンの変形や断線等、トランジスタの破壊等を防止することができる。このため、本実施形態によれば、機械的強度が比較的弱い層間絶縁膜２８、３８、４４、５０を用いた場合であっても、集積度が高く信頼性の高い半導体装置を提供することができる。
According to this embodiment, since the
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図１０を用いて説明する。図５乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 5 to 10 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
まず、図５に示すように、半導体基板（支持基板）１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域１２を画定する素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板を用いる。
First, as shown in FIG. 5, an
次に、素子領域１２上に、ゲート絶縁膜１６を介してゲート電極１８を形成する。
Next, a
次に、例えばイオン注入法により、ゲート電極１８をマスクとして、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造の浅い領域を構成する低濃度拡散層（図示せず）が形成される。
Next, dopant impurities are introduced into the
次に、全面に、例えばシリコン酸化膜を形成する。かかるシリコン酸化膜は、サイドウォール絶縁膜１８となるものである。
Next, for example, a silicon oxide film is formed on the entire surface. Such a silicon oxide film becomes the
次に、異方性エッチングにより、ゲート電極１８の側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜２０を形成する。
Next, a
次に、例えばイオン注入法により、ゲート電極１８及びサイドウォール絶縁膜２０をマスクとして、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造の深い領域を構成する高濃度拡散層（図示せず）が形成される。こうして、低濃度拡散層と高濃度拡散層とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２２が構成される。
Next, a dopant impurity is introduced into the
こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２４が形成される。
Thus, the
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜から成る層間絶縁膜２６を形成する。
Next, an
次に、全面に、例えばスピンコート法により、膜厚１００ｎｍの層間絶縁膜２８を形成する。層間絶縁膜２８としては、比誘電率が比較的小さい材料が用いる。より具体的には、層間絶縁膜２８の材料として、比誘電率が３．０より小さい材料を用いる。かかる層間絶縁膜２８の材料としては、例えば、ダウケミカル社製の有機絶縁材料であるＳｉＬＫ（登録商標）等を用いることができる。層間絶縁膜２８の材料として、比誘電率の比較的低い材料を用いるのは、上述したように、配線間の寄生容量を低減することにより、高速動作を実現するためである。層間絶縁膜２８の材料として上述したＳｉＬＫ（登録商標）を用いた場合には、上述したように、これらの積層体のヤング率は２．５ＧＰａ程度と比較的小さく、機械的強度は比較的低い。
Next, an
次に、層間絶縁膜２８及び層間絶縁膜２６に、ソース／ドレイン拡散層２２に達するコンタクトホール３０を形成する。
Next, contact holes 30 reaching the source / drain diffusion layers 22 are formed in the
次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍのＴａＮより成るバリア膜を形成する。 Next, a barrier film made of TaN having a thickness of, for example, 50 nm is formed on the entire surface by, eg, sputtering.
次に、全面に、例えばＣＶＤ法により、膜厚１μｍのタングステンより成る導電膜を形成する。 Next, a conductive film made of tungsten having a thickness of 1 μm is formed on the entire surface by, eg, CVD.
次に、例えばＣＭＰ法により、層間絶縁膜２８の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール３０内に例えばタングステンより成る導体プラグ３２が埋め込まれる。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚１００ｎｍの層間絶縁膜２８を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜２８に、配線３６を埋め込むための溝３４を形成する。
Next, a
次に、全面に、例えば電気めっき法によりＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜２８の表面が露出するまで導電膜を研磨する。こうして、溝３４内にＣｕより成る配線３６が埋め込まれる。配線３６は、導体プラグ３２を介してソース／ドレイン拡散層２２に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚２００ｎｍの層間絶縁膜３８を更に形成する。層間絶縁膜３８としては、例えば、層間絶縁膜２８と同様の材料を用いる。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜３８に、配線４２を埋め込むための溝４０を形成する。
Next, a
次に、全面に、例えば電気めっき法によりＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜３８の表面が露出するまで導電膜を研磨する。こうして、溝４０内にＣｕより成る配線４２が埋め込まれる。配線４２は、図示しない導体プラグを介して配線３６に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚２００ｎｍの層間絶縁膜４４を更に形成する。層間絶縁膜４４としては、例えば、層間絶縁膜２８、３８と同様の材料を用いる。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜４４に、配線４８を埋め込むための溝４６を形成する。
Next, a
次に、全面に、例えば電気めっき法によりＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜を研磨する。こうして、溝４６内にＣｕより成る配線４８が埋め込まれる。配線４８は、図示しない導体プラグを介して配線４２に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスピンコート法により、膜厚２００ｎｍの層間絶縁膜５０を更に形成する。層間絶縁膜５０としては、例えば、層間絶縁膜２８、３８、４４と同様の材料を用いる。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜５０に、配線５４を埋め込むための溝５２を形成する。
Next, a
次に、全面に、例えば電気めっき法によりＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまで導電膜を研磨する。こうして、溝５２内にＣｕより成る配線５４が埋め込まれる。配線５４は、図示しない導体プラグを介して配線４８に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００ｎｍのＳｉＯ２膜又はＳｉＯＣ膜等より成る層間絶縁膜５６を形成する。このような材料より成る層間絶縁膜５６は、比誘電率は比較的高いものの、密着性が高く、耐湿性も高く、機械的強度も比較的高い。多層配線構造の上層部には、このような材料より成る層間絶縁膜５６が用いられる。多層配線構造の上層部は配線６０の間隔が比較的広いため、比誘電率が比較的高い材料を層間絶縁膜５６の材料として用いた場合であっても、配線６０間の寄生容量が過度に大きくなることはなく、深刻な信号遅延が生じることもない。多層配線構造の上層部にこのような材料より成る層間絶縁膜５６が用いられているため、下地に対する密着性の向上、耐湿性の向上及び機械的強度の向上に資することが可能となる。層間絶縁膜５６として、例えばプラズマＣＶＤ法によりＳｉＯ２膜又はＳｉＯＣ膜等を形成した場合には、層間絶縁膜５６のヤング率は６０〜７０ＧＰａ程度と比較的大きい。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜５６に、配線６０を埋め込むための溝５８を形成する。
Next, a
次に、全面に、例えば電気めっき法によりＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまで導電膜を研磨する。こうして、溝５８内にＣｕより成る配線６０が埋め込まれる。配線６０は、図示しない導体プラグを介して配線５４に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００ｎｍのＳｉＯ２膜又はＳｉＯＣ膜等より成る層間絶縁膜６２を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜６２に、配線６６を埋め込むための溝６４を形成する。
Next, a
次に、全面に、例えば電気めっき法によりＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜６２の表面が露出するまで導電膜を研磨する。こうして、溝６４内にＣｕより成る配線６６が埋め込まれる。配線６６は、図示しない導体プラグを介して配線６０に電気的に接続される。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００ｎｍのＳｉＯ２膜又はＳｉＯＣ膜等より成る層間絶縁膜６８を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜６８に、配線６４に達するコンタクトホール７０を形成する。
Next, a
次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍのＴａＮより成るバリア膜を形成する。 Next, a barrier film made of TaN having a thickness of, for example, 50 nm is formed on the entire surface by, eg, sputtering.
次に、全面に、例えばＣＶＤ法により、膜厚１μｍのタングステンより成る導電膜を形成する。 Next, a conductive film made of tungsten having a thickness of 1 μm is formed on the entire surface by, eg, CVD.
次に、例えばＣＭＰ法により、層間絶縁膜６８の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール７０内に例えばタングステンより成る導体プラグ７２が埋め込まれる。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、フォトレジスト膜８０を形成する。 Next, a photoresist film 80 is formed on the entire surface by spin coating.
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８０に開口部８２を形成する。開口部８２は、層間絶縁膜６８，６２、５６、５０、４４、３８、２８、２６に、素子分離領域１４に達する開口部７４を形成するためのものである。
Next, an
次に、フォトレジスト膜８０をマスクとして、層間絶縁膜６８，６２、５６、５０、４４、３８、２８、２６をエッチングする。こうして、層間絶縁膜６８，６２、５６、５０、４４、３８、２８、２６に、素子分離領域１４に達する開口部７４が形成される（図６参照）。
Next, the
この後、図７に示すように、フォトレジスト膜８０を剥離する。 Thereafter, as shown in FIG. 7, the photoresist film 80 is peeled off.
次に、図８に示すように、全面に、電気めっき法により、例えばＣｕより成る導電膜７６を形成する。
Next, as shown in FIG. 8, a
次に、ＣＭＰ法により、層間絶縁膜６８の表面が露出するまで導電膜７６を研磨する。こうして、開口部７４内に導電膜より成る構造物７６が形成される。
Next, the
次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００ｎｍのＳｉＯ２膜又はＳｉＯＣ膜等より成る層間絶縁膜１１６を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、層間絶縁膜１１６に、導体プラグ７２に達するコンタクトホール１１８を形成する。
Next, a
次に、全面に、例えばスパッタリング法により、例えば膜厚５０ｎｍのＴａＮより成るバリア膜を形成する。 Next, a barrier film made of TaN having a thickness of, for example, 50 nm is formed on the entire surface by, eg, sputtering.
次に、全面に、例えばＣＶＤ法により、膜厚１μｍのタングステンより成る導電膜を形成する。 Next, a conductive film made of tungsten having a thickness of 1 μm is formed on the entire surface by, eg, CVD.
次に、例えばＣＭＰ法により、層間絶縁膜１１６の表面が露出するまで導電膜を研磨する。こうして、コンタクトホール１１８内に例えばタングステンより成る導体プラグ１２０が埋め込まれる（図９参照）。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、例えばスパッタリング法により、導電膜７８を形成する。導電膜７８は、電極パッドを形成するためのものである。
Next, a
次に、フォトリソグラフィ技術を用い、導電膜７８を電極パッドの形状にパターニングする。こうして、導電膜より成る電極パッド７８が形成される（図１０参照）。
Next, the
こうして本実施形態による半導体装置が製造される。 Thus, the semiconductor device according to the present embodiment is manufactured.
本実施形態による半導体装置は、上述したように、断面が十字形の構造物７６が層間絶縁膜２０、２８、３８、４４、５０、５６、６２、６８に埋め込まれており、かかる構造物７６により電極パッド７８が支持されていることに主な特徴がある。
In the semiconductor device according to the present embodiment, as described above, the
本実施形態によれば、電極パッド７８の下に構造物７６が広い範囲に形成されているため、構造物７６の断面積は非常に大きくなっている。換言すれば、構造物７６が電極パッド７６の縁部に達するように広がって形成されている。構造物７６の断面積が非常に大きいため、ボンディングの際における衝撃に十分に耐え得る。このため、電極パッド７８の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
According to the present embodiment, since the
また、本実施形態によれば、構造物７６の断面が十字形であるため、構造物７６が広い範囲に形成されているにもかかわらず、構造物７６が存在していない領域には配線を適宜形成することが可能である。従って、本実施形態によれば、構造物７６を大きく形成しつつ、集積度の高い半導体装置を提供することが可能となる。
Further, according to the present embodiment, since the cross section of the
また、本実施形態によれば、構造物７６の断面が十字形であるため、電極パッド７８にボンディングの際に斜め方向からの力が加わった場合においても、構造物７６は容易に変形することはなく、ボンディングの際における衝撃に十分に耐え得る。このため、本実施形態によれば、ボンディングの際に斜め方向から力が加わったとしても、電極パッド７８の下方に存在する配線等の構造物に大きなストレスが加わるのを防止することができる。
In addition, according to the present embodiment, since the cross section of the
（変形例（その１））
次に、本実施形態による半導体装置の変形例を図１１及び図１２を用いて説明する。図１１は、本変形例による半導体装置を示す断面図である。図１２は、本変形例による半導体装置を示す平面図である。
(Modification (Part 1))
Next, a modification of the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 11 is a cross-sectional view showing a semiconductor device according to this modification. FIG. 12 is a plan view showing a semiconductor device according to this modification.
図１１及び図１２に示すように、層間絶縁膜２０、２８、３８、４４、５０、５６、６２、６８には、平面形状がＸ字形の開口部７４ａが形成されている。開口部７４ａ内には、断面が十字形、より具体的には、断面がＸ字形の構造物７６ａが埋め込まれている。構造物７６ａは、電極パッド７６の縁部に達するように広がって形成されている。
As shown in FIGS. 11 and 12, the
このように、層間絶縁膜２０、２８、３８、４４、５０、５６、６２、６８に埋め込む構造物７６ａの断面形状がＸ字形であってもよい。
Thus, the cross-sectional shape of the
断面がＸ字形の構造物７６ａは、４５度回転させれば断面が十字形の構造物７６（図２、図３参照）に相当する。従って、断面がＸ字形の構造物７６ａは、断面が十字形の構造物とも把握し得る。
The
従って、本願の明細書及び特許請求の範囲において、断面が十字形の構造物とは、断面がＸ字形の構造物をも意味するものとする。 Therefore, in the specification and claims of the present application, the structure having a cross-shaped cross section also means a structure having an X-shaped cross section.
このように、断面形状がＸ字形の構造物７６ａを形成してもよい。
In this manner, the
（変形例（その２））
次に、本実施形態の変形例による半導体装置及び製造方法を１３乃至図１５図を用いて説明する。図１３は、本変形例による半導体装置の一部を示す斜視図である。図１４及び図１５は、本変形例による半導体装置の製造方法を示す工程断面図である。
(Modification (Part 2))
Next, a semiconductor device and a manufacturing method according to a modification of the present embodiment will be described with reference to FIGS. FIG. 13 is a perspective view showing a part of a semiconductor device according to this modification. 14 and 15 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to this modification.
本変形例による半導体装置は、半導体基板１０の上方に多数形成された配線のうちの一部が構造物７６を貫くように形成されていることに主な特徴がある。
The semiconductor device according to this modification is mainly characterized in that a part of the wirings formed above the
図１３に示すように、配線３６、４２、４８は、構造物７６を貫くように形成されている。
As shown in FIG. 13, the
配線４２と構造物７６とは、層間絶縁膜３８，４４等により、互いに絶縁されている。
The
同様に、配線３６と構造物７６とは、層間絶縁膜２８，３８（図１参照）等により、互いに絶縁されている。
Similarly, the
また、配線４８と構造物７６とは、層間絶縁膜４４，５０（図１参照）等により、互いに絶縁されている。
Further, the
また、配線５４、６０、６６も構造物７６を貫くように形成されているが、図１３においては省略されている。
The
このように配線３６、４２、４８、５４、６０、６６が構造物７６を適宜貫くように形成してもよい。本変形例によれば、配線３６、４２、４８、５４、６０、６６を形成する際における自由度を向上することができ、より集積度の高い半導体装置を提供することが可能となる。
In this way, the
次に、本変形例による半導体装置の製造方法を図１４及び図１５を用いて説明する。 Next, a method for manufacturing a semiconductor device according to this modification will be described with reference to FIGS.
本変形例による半導体装置の製造方法は、導体プラグや配線を形成するのと同時に、構造物７６をも形成することに主な特徴がある。
The semiconductor device manufacturing method according to this modification is mainly characterized in that the
図１４（ａ）は、層間絶縁膜３８に導体プラグ８４と構造物７６とが埋め込まれた状態を示している。層間絶縁膜３８は、例えばスピンコート法により形成されている。後工程において配線４２が形成される領域の近傍においては、構造物７６の一部に層間絶縁膜３８が埋め込まれている。構造物７６の一部に埋め込まれた層間絶縁膜３８は、配線４２と構造物７６とを絶縁するためのものである。
FIG. 14A shows a state in which the
次に、全面に、スピンコート法により、層間絶縁膜３８を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、構造物７６を埋め込むための溝８６と配線４２を埋め込むための溝８８とを、層間絶縁膜３８に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜３８の表面が露出するまで導電膜を研磨する。こうして、溝８６内に構造物７６の一部を構成する導電体が埋め込まれるとともに、溝８８内に配線４２が埋め込まれる（図１４（ｂ）参照）。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜４４を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、構造物７６を埋め込むための溝９０と導体プラグ９４を埋め込むためのコンタクトホール９２とを、層間絶縁膜４４に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜を研磨する。こうして、溝９０内に構造物７６の一部を構成する導電体が埋め込まれるとともに、コンタクトホール９２内に導体プラグ９２が埋め込まれる（図１５（ａ）参照）。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜５０を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、構造物７６を埋め込むための溝９６を層間絶縁膜５０に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまで導電膜を研磨する。こうして、溝９６内に構造物７６の一部を構成する導電体が埋め込まれる。
Next, the conductive film is polished by CMP, for example, until the surface of the
この後、同様にして上記のような工程を繰り返し行うことにより、本変形例による半導体装置を製造する。 Thereafter, the semiconductor device according to the present modification is manufactured by repeating the above-described steps in the same manner.
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１６乃至図２０を用いて説明する。なお、第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[Second Embodiment]
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
（半導体装置）
まず、本実施形態による半導体装置を図１６乃至図１７を用いて説明する。図１６は、本実施形態による半導体装置を示す断面図である。図１７は、本実施形態による半導体装置を示す平面図である。
(Semiconductor device)
First, the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 16 is a cross-sectional view of the semiconductor device according to the present embodiment. FIG. 17 is a plan view of the semiconductor device according to the present embodiment.
本実施形態による半導体装置は、支柱９８ａ〜９８ｄと梁１００ａ〜１００ｄとから成る構造物１０１により電極パッドが支持されていることに主な特徴がある。
The semiconductor device according to the present embodiment is mainly characterized in that the electrode pad is supported by the
図１６に示すように、電極パッド７８の下方には、電極パッド７８の四隅に対応するように支柱９８ａ〜９８ｄが形成されている。
As shown in FIG. 16, below the
これらの支柱９８ａ〜９８ｄの間には、支柱９８ａ〜９８ｄを互いに適宜支持する梁１００ａ〜１００ｄ（図１６、１７、１９、２０参照）が適宜形成されている。
Between these
梁１００ａ〜１００ｄを形成しているのは、支柱９８ａ〜９８ｄ及び梁１００ａ〜１００ｄより成る構造物１０１が、電極パッド７８にボンディングを行う際における衝撃に耐え得るようにするためである。
The reason why the
図１６に示すように、梁１００ｃ、１００ｄは、比誘電率が比較的低い層間絶縁膜２８、３８、４４、５０の近傍に設けることが好ましい。かかる比誘電率が比較的低い層間絶縁膜２８、３８、４４、５０は、機械的強度が比較的弱いため、梁１００ｃ、１００ｄ等により補強することが望ましいからである。
As shown in FIG. 16, the
こうして本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.
（評価結果）
図１８は、電極パッドの下方における層間絶縁膜に埋め込む構造物と電極パッドの下方の構成要素に加わるストレスとの関係を示すグラフである。図１８における▲印は比較例１の場合、即ち、電極パッドの下方における層間絶縁膜に断面が正方形の一本の支柱を埋め込んだ場合を示している。図１８における■印は比較例２の場合、即ち、電極パッドの下方における層間絶縁膜に電極パッドの四隅に対応して４本の支柱を埋め込み、梁を設けていない場合を示している。図４における◆印は実施例２の場合、即ち、本実施形態のように、電極パッド７８の下方における層間絶縁膜２６、２８、３８、４４、５０、５６、６２、６８に電極パッドの四隅に対応して４本の支柱９８ａ〜９８ｄを埋め込み、かつ、２本の梁でこれらの支柱９８ａ〜９８ｄを支持した場合を示している。図１８における横軸は電極パッド７８の面積に対する支柱の面積率を示している。図１８における縦軸は、電極パッド７８の下方に存在する構成要素に加わるストレスの最大値を示している。
(Evaluation results)
FIG. 18 is a graph showing the relationship between the structure embedded in the interlayer insulating film below the electrode pad and the stress applied to the components below the electrode pad. 18 indicates the case of Comparative Example 1, that is, the case where one column having a square cross section is embedded in the interlayer insulating film below the electrode pad. 18 indicate the case of Comparative Example 2, that is, the case where four columns are embedded in the interlayer insulating film below the electrode pad corresponding to the four corners of the electrode pad and no beam is provided. 4 indicate the four corners of the electrode pad in the case of Example 2, that is, the
図１８から分かるように、実施例２の場合には、比較例１、２の場合と比較して、電極パッドの下方に存在する構成要素に加わるストレスが小さくなっている。 As can be seen from FIG. 18, in the case of Example 2, the stress applied to the components existing below the electrode pad is smaller than in the case of Comparative Examples 1 and 2.
このように、本実施形態によれば、電極パッド７８の下方の層間絶縁膜２６、２８、３８、４４、５０、５６、６２、６８に支柱９８ａ〜９８ｄが埋め込まれ、これらの支柱９８ａ〜９８ｄが梁１００ａ〜１００ｄにより互いに支持されており、支柱９８ａ〜９８ｄ及び梁１００ａ〜１００ｄより成る構造物１０１により電極パッド７８が支持されているため、ボンディングを行った際に電極パッド７８の下方に存在する構成要素に大きなストレスが加わるのを抑制することができる。
As described above, according to the present embodiment, the
また、本実施形態によれば、構造物１０１が壁状に形成されているわけではないため、支柱９８ａ〜９８ｄの間に配線を自由に形成することができる。従って、本実施形態によれば、配線の自由度を確保しつつ、ボンディングを行った際に電極パッド７８の下方に存在する構成要素に大きなストレスが加わるのを抑制することができる。
Moreover, according to this embodiment, since the
また、本実施形態によれば、支柱９８ａ〜９８ｄが互いに梁１００ａ〜１００ｄにより支持されているため、電極パッド７８にボンディングの際に斜め方向からの力が加わった場合においても、支柱９８ａ〜９８ｄ及び梁１００ａ〜１００ｄより成る構造体は容易に変形することはなく、ボンディングの際における衝撃に十分に耐え得る。このため、本実施形態によれば、ボンディングの際に斜め方向から力が加わったとしても、電極パッド７８の下方に存在する配線等の構造要素に大きなストレスが加わるのを防止することができる。
Further, according to the present embodiment, since the
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１９及び図２０を用いて説明する。図１９及び図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 19 and 20 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
図１９（ａ）は、層間絶縁膜３８に導体プラグ８４と支柱９８ａ〜９８ｄとが埋め込まれて状態を示している。層間絶縁膜３８は例えばスピンコート法により形成されている。
FIG. 19A shows a state in which the
次に、全面に、スピンコート法により、層間絶縁膜３８を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、支柱９８ａ〜９８ｄの一部を埋め込むための溝１０２と、梁１００ｄ、１００ｅの一部を埋め込むための溝１０３と、配線４２を埋め込むための溝１０４とを、層間絶縁膜３８に形成する。
Next, using a photolithographic technique, a
次に、全面に、例えば電気めっき法により、例えばＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜３８の表面が露出するまで導電膜を研磨する。こうして、支柱９８ａ〜９８ｄの一部を構成する導電体が溝１０２内に埋め込まれ、梁１００ｄ、１００ｅの一部を構成する導電体が溝１０３内に埋め込まれ、配線４２が溝１０４内に埋め込まれる（図１９（ｂ）参照）。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜４４を形成する。
Next, an
次に、フォトリソグラフィ技術を用い、支柱９８ａ〜９８ｄを埋め込むための溝１０６と、梁１００ｄ、１００ｅを埋め込むための溝１０７と、導体プラグ９４を埋め込むためのコンタクトホール１０８とを、層間絶縁膜４４に形成する。
Next, using the photolithography technique, the
次に、全面に、例えば電気めっき法により、例えばＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜を研磨する。こうして、支柱９８ａ〜９８ｄの一部を構成する導電体が溝１０６内に埋め込まれ梁１００ｄ、１００ｅの一部を構成する導電体が溝１０７内に埋め込まれ、導体プラグ１１０がコンタクトホール１０８内に埋め込まれる（図２０（ａ）参照）。
Next, the conductive film is polished by CMP, for example, until the surface of the
次に、全面に、スピンコート法により、層間絶縁膜５０を更に形成する。
Next, an
次に、フォトリソグラフィ技術を用い、支柱９８ａ〜９８ｄを埋め込むための溝１１２と、配線４８を埋め込むための溝１１４とを、層間絶縁膜５０に形成する。
Next, a
次に、全面に、例えば電気めっき法により、例えばＣｕより成る導電膜を形成する。 Next, a conductive film made of Cu, for example, is formed on the entire surface by, eg, electroplating.
次に、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまで導電膜を研磨する。こうして、支柱９８ａ〜９８ｄの一部を構成する導電体が溝１１２内に埋め込まれるとともに、配線４８が溝１１４内に埋め込まれる（図２０（ｂ）参照）。
Next, the conductive film is polished by CMP, for example, until the surface of the
この後、同様にして上記のような工程を繰り返し行うことにより、本実施形態による半導体装置を製造する。 Thereafter, the semiconductor device according to the present embodiment is manufactured by repeating the above-described steps in the same manner.
本実施形態によれば、電極パッド７８の下方の層間絶縁膜２６、２８、３８、４４、５０、５６、６２、６８に複数の支柱９８ａ〜９８ｄが埋め込まれ、これらの支柱９８ａ〜９８ｄが梁１００ａ〜１００ｄにより互いに支持されており、これら支柱９８ａ〜９８ｄ及び梁１００ａ〜１００ｄより成る構造物１０１により電極パッド７８が支持されているため、ボンディングを行った際に電極パッド７８の下方に存在する構成要素に大きなストレスが加わるのを防止することができる。このため、本実施形態によれば、多層配線構造の一部に、機械的強度が比較的弱い層間絶縁膜２８、３８、４４、５０を用いた場合であっても、半導体装置の構成要素に強いストレスが加わるのを防止することができ、信頼性の高い半導体装置を提供することができる。
According to the present embodiment, the plurality of
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
例えば、上記実施形態では、層間絶縁膜２６、２８、３８、４４、５０、５６、６２、６８に素子分離領域１４に達する十字形の開口部７４を形成し、かかる十字形の開口部７４内に構造物７６を埋め込む場合を例に説明したが、配線や導体プラグを形成する際に構造物７６の一部を同時に形成することにより、積層体より成る構造物７６を形成するようにしてもよい。
For example, in the above-described embodiment, the
また、上記実施形態では、配線３６、４２、４８、５４、６０、６６と構造物７６、７６ａとに同様の材料を用いる場合を例に説明したが、配線３６、４２、４８、５４、６０、６６と構造物７６、７６ａとに異なる材料を用いてもよい。
In the above embodiment, the case where the same material is used for the
また、上記実施形態では、断面が十字形の構造物７６を形成する場合を例に説明したが、断面がＹ字形の構造物を形成するようにしてもよい。断面がＹ字形の構造物により電極パッド７８を支持する場合にも、ボンディングを行った際に電極パッド７８の下方に存在する構成要素に大きなストレスが加わるのを防止することが可能である。従って、断面がＹ字形の構造物により電極パッド７８を支持した場合であっても、比誘電率が比較的低い層間絶縁膜２８、３８、４４、５０を用いつつ、集積度が高く信頼性の高い半導体装置を提供することが可能である。
In the above-described embodiment, the case where the
また、上記実施形態では、構造物７６、９８ａ〜９８ｄを電気めっき法により形成する場合を例に説明したが、構造物７６、９８〜９８ｄの形成方法は電気めっき法に限定されるものではない。例えば、ＣＶＤ法、無電解めっき法、スピンコート法等により構造物７６、９８〜９８ｄを形成することも可能である。
Moreover, although the case where the
また、上記実施形態では、構造物７６、９８ａ〜９８ｄの材料としてＣｕを用いる場合を例に説明したが、構造物７６、９８ａ〜９８ｄの材料はＣｕに限定されるものではない。例えば、構造物７６、９８ａ〜９８ｄの材料として、タングステン、アルミニウム、ニッケル等の金属等を用いてもよい。また、構造物７６、９８ａ〜９８ｄの材料として、ＴａＮ等の窒化物を用いてもよい。また、構造物７６、９８ａ〜９８ｄの材料として、ダイヤモンド、フラーレン、カーボンナノチューブ等を用いてもよい。
Moreover, although the case where Cu was used as an example in the said embodiment as a material of the
また、上記実施形態では、層間絶縁膜２８、３８、４４、５０の材料としてＳｉＬＫ（登録商標）を用いる場合を例に説明したが、層間絶縁膜２８、３８、４４、５０の材料はＳｉＬＫ（登録商標）に限定されるものではない。例えば、層間絶縁膜２６、２８、３８、４４、５０の材料として、例えばＳＯＧ膜等を用いてもよい。
In the above embodiment, the case where SiLK (registered trademark) is used as the material of the interlayer insulating
また、層間絶縁膜２８、３８、４４、５０として、ＣＶＤ法により形成されるＳｉＯＣ膜等を用いてもよい。かかるＳｉＯＣ膜の材料としては、例えばノベラスシステムズ社製のＣｏｒａｌ（登録商標）を用いることができる。また、かかるＳｉＯＣ膜の材料として、アプライドマテリアルズ社製のＢｌａｃｋ Ｄｉａｍｏｎｄ（登録商標）を用いることも可能である。また、層間絶縁膜２８、３８、４４、５０として、低誘電率ＦＳＧ（Fluorinated Silicate Glass）膜、ＭＳＱ（Methyl hydrogen SilsesQuioxane）膜、ＨＳＱ（Hydrogen SilsesQuioxane）膜、ＦＳＱ（Fluorinated hydrogen SilsesQuioxane）膜などを用いること可能である。
Further, as the
また、層間絶縁膜２８、３８、４４、５０として、塗布法により形成される以下のような膜を用いてもよい。
Further, as the
例えば、層間絶縁膜２８、３８、４４、５０として、ダウコーニングシリコーン社製の絶縁膜材料を用いたＨＳＱ膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、旭化成株式会社製の絶縁膜材料であるＡＬＣＡＰ−Ｅ（登録商標）を用いた全芳香族アリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ハネウエル社製の絶縁膜材料であるＦＬＡＲＥ（登録商標）を用いたアリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ダウケミカル社製の絶縁膜材料を用いたベンゾシクロブテン（ＢＣＢ）膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、富士通株式会社及びトリケミカル社より提供される絶縁膜材料を用いたＦＳＱ（フッ素含有水素シルセスキオキサン）膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ＪＳＲ株式会社製の絶縁膜材料であるＬＫＤ−Ｔ２００（登録商標）を用いた無機又は有機メチルシルセスキオキサン（ＭＳＱ）膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ハネウエル社製の絶縁膜材料であるＨＯＳＰ（登録商標）を用いた無機又は有機ＭＳＱ膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ダウコーニングシリコーン社製の絶縁膜材料であるポーラスＨＳＱを用いた無機ポーラス化ＨＳＱ膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、住友化学株式会社製の絶縁膜材料であるＡＬＳ−４００（登録商標）を用いた有機ポーラス化アリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、触媒化成株式会社製の絶縁膜材料であるＩＰＳ（登録商標）を用いた無機又は有機ＳｉＨ系ポーラス膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ハネウエル社製の絶縁膜材料であるＮａｎｏｇｌａｓｓ−Ｅ（登録商標）を用いた無機又は有機ＳｉＯＣＨ膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ＪＳＲ株式会社製の絶縁膜材料であるＬＫＤ−Ｔ４００（登録商標）を用いた無機又は有機ポーラス化ＭＳＱ膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、旭化成株式会社製の絶縁膜材料であるＡＬＣＡＰ−Ｓ（登録商標）を用いた無機ポーラスシリカ膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ダウケミカル社製の絶縁膜材料であるポーラスＳｉＬＫを用いた有機ポーラス化アリールエーテル膜を塗布法により形成してもよい。また、層間絶縁膜２８、３８、４４、５０として、ハネウエル社製の絶縁膜材料であるポーラス化ＦＬＡＲＥを用いた有機ポーラス化アリールエーテル膜を塗布法により形成してもよい。いずれの場合にも層間絶縁膜２８、３８、４４、５０の比誘電率は３．０以下となる。
For example, as the
また、層間絶縁膜２８、３８、４４、５０として、株式会社神戸製鋼所製の絶縁膜材料であるｓｉｌｉｃａ ａｅｒｏｇｅｌを用いた無機ポーラスシリカ膜等を高圧乾燥により形成してもよい。この場合にも層間絶縁膜２８、３８、４４、５０の比誘電率は３．０以下となる。
Further, as the
また、また、層間絶縁膜２８、３８、４４、５０として、ＣＶＤ法により形成される以下のような膜を用いてもよい。
Further, as the
例えば、ダウケミカル社製のベンゾシクロブテン（ＢＣＢ）を原料として用いて、ＣＶＤ法により、層間絶縁膜２８、３８、４４、５０を形成してもよい。また、アプライドマテリアル社製のＢｌａｃｋ Ｄｉａｍｏｎｄ（登録商標）を原料として用いて、無機又は有機ＳｉＯＣＨ膜より成る層間絶縁膜２８、３８、４４、５０をＣＶＤ法により形成してもよい。また、ノベラスシステムズ社製のＣｏｒａｌ（登録商標）を原料として用いて、無機又は有機ＳｉＯＣＨ膜より成る層間絶縁膜２８、３８、４４、５０をＣＶＤ法により形成してもよい。また、エーエスエム株式会社製のＡｕｒｏｒａ（登録商標）を原料として用いて、無機又は有機ＳｉＯＣＨ膜より成る層間絶縁膜２８、３８、４４、５０をＣＶＤ法により形成してもよい。また、ハネウエル社製のＨＯＳＰ（登録商標）を原料として用いて、無機又は有機ＭＳＱ塗付膜より成る層間絶縁膜２８、３８、４４、５０をＣＶＤ法により形成してもよい。いずれの場合にも層間絶縁膜２８、３８、４４、５０の比誘電率は３．０以下となる。
For example, the
本発明による半導体装置は、信頼性の高い半導体装置を提供するのに有用である。 The semiconductor device according to the present invention is useful for providing a highly reliable semiconductor device.
１０…半導体基板、支持基板
１２…素子領域
１４…素子分離領域
１６…ゲート絶縁膜
１８…ゲート電極
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４…トランジスタ
２６…層間絶縁膜
２８…層間絶縁膜
３０…コンタクトホール
３２…導体プラグ
３４…溝
３６…配線
３８…層間絶縁膜
４０…溝
４２…配線
４４…層間絶縁膜
４６…溝
４８…配線
５０…層間絶縁膜
５２…溝
５４…配線
５６…層間絶縁膜
５８…溝
６０…配線
６２…層間絶縁膜
６４…溝
６６…配線
６８…層間絶縁膜
７０…コンタクトホール
７２…導体プラグ
７４、７４ａ…開口部
７６、７６ａ…構造物
７７…部分構造物
７８…電極パッド
８０…フォトレジスト膜
８２…開口部
８４…導体プラグ
８６…溝
８８…溝
９０…溝
９２…コンタクトホール
９４…導体プラグ
９６…溝
９８ａ〜９８ｄ…支柱
１００ａ〜１００ｄ…梁
１０１…構造物
１０２…溝
１０３…溝
１０４…溝
１０６…溝
１０７…溝
１０８…コンタクトホール
１１０…導体プラグ
１１２…溝
１１４…溝
１１６…層間絶縁膜
１１８…コンタクトホール
１２０…導体プラグ
DESCRIPTION OF
本発明の一観点によれば、支持基板と、前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、前記多層配線構造上に形成された電極パッドと、前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、複数の支柱と、前記複数の支柱を互いに接続する梁とを有する構造物とを有することを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a support substrate, a multilayer wiring structure formed on the support substrate and having a plurality of wirings stacked via an insulating layer, and an electrode pad formed on the multilayer wiring structure And a structure that penetrates through the multilayer wiring structure to reach the support substrate and supports the electrode pad, the structure having a plurality of columns and beams connecting the plurality of columns to each other. A semiconductor device is provided.
Claims (8)
前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、
前記多層配線構造上に形成された電極パッドと、
前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、断面が十字形又はＹ字形である構造物と
を有することを特徴とする半導体装置。 A support substrate;
A multilayer wiring structure formed on the support substrate and formed by laminating a plurality of wirings via an insulating layer;
An electrode pad formed on the multilayer wiring structure;
A semiconductor device comprising: a structure penetrating the multilayer wiring structure to reach the support substrate and supporting the electrode pad, wherein the cross section has a cross shape or a Y shape.
前記構造物の前記断面の端部が、前記電極パッドの縁部の下方に位置している
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
An end of the cross section of the structure is located below an edge of the electrode pad. A semiconductor device, wherein:
前記複数の配線のうちのいずれかは前記構造物を貫くように形成されており、
前記配線と前記構造物とは、互いに絶縁されている
ことを特徴とする半導体装置。 In the semiconductor device according to claim 1 or 2,
One of the plurality of wirings is formed so as to penetrate the structure,
The wiring device and the structure are insulated from each other.
前記支持基板上に形成され、絶縁層を介して複数の配線を積層して成る多層配線構造と、
前記多層配線構造上に形成された電極パッドと、
前記多層配線構造を貫いて前記支持基板に達し、前記電極パッドを支持する構造物であって、複数の支柱と、前記複数の支柱を互いに接続する梁とを有する構造物と
を有することを特徴とする半導体装置。 A support substrate;
A multilayer wiring structure formed on the support substrate and formed by laminating a plurality of wirings via an insulating layer;
An electrode pad formed on the multilayer wiring structure;
A structure that penetrates through the multilayer wiring structure to reach the support substrate and supports the electrode pad, the structure having a plurality of columns and beams that connect the columns to each other. A semiconductor device.
前記支柱は、前記電極パッドの隅の下方に位置している
ことを特徴とする半導体装置。 The semiconductor device according to claim 4,
The semiconductor device is characterized in that the support column is located below a corner of the electrode pad.
前記多層配線構造に含まれる複数の絶縁層のうちの第１の層は、前記複数の絶縁層のうちの第２の層より比誘電率が低く、
前記梁は、前記第１の層の近傍に設けられている
ことを特徴とする半導体装置。 In the semiconductor device according to claim 4 or 5,
The first layer of the plurality of insulating layers included in the multilayer wiring structure has a lower relative dielectric constant than the second layer of the plurality of insulating layers,
The beam is provided in the vicinity of the first layer. A semiconductor device, wherein:
前記配線と前記構造物とは、互いに絶縁されている
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 4 to 6, wherein:
The wiring device and the structure are insulated from each other.
前記構造物と前記配線とは、互いに同じ材料により構成されている
ことを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 7,
The structure and the wiring are made of the same material as each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2008509615A Division JP5280840B2 (en) | 2006-03-31 | 2006-03-31 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012134543A true JP2012134543A (en) | 2012-07-12 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2012051979A Pending JP2012134543A (en) | 2012-03-08 | 2012-03-08 | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267323A (en) * | 2000-03-21 | 2001-09-28 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
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| WO2005096364A1 (en) * | 2004-03-31 | 2005-10-13 | Nec Corporation | Semiconductor device and method for manufacturing same |
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