JP2012124806A

JP2012124806A - Semiconductor relay

Info

Publication number: JP2012124806A
Application number: JP2010275396A
Authority: JP
Inventors: Takuya Sunada; 卓也砂田; Yasuji Konishi; 保司小西; Takeshi Omori; 猛司大森; Yu Wakegi; 優分木
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-12-10
Filing date: 2010-12-10
Publication date: 2012-06-28
Anticipated expiration: 2030-12-10
Also published as: JP5660492B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor relay capable of achieving availability at a low electric current and on the high temperature side, high safety and high driving power coefficient.SOLUTION: The semiconductor relay 1 includes: an oscillation circuit 10 that is connected to a first and a second input terminals T, T, oscillates in response to an input signal and that generates a signal; a booster circuit 20 that receives a signal of the oscillation circuit 10 and generates a voltage; a charge/discharge circuit 30 that charges and discharges the voltage generated by the booster circuit 20; and an output section 40 comprised of MOSFETs 41a, 41b for output with the gate and the source connected to the charge/discharge circuit 30. The drain terminal of the MOSFETs 41a, 41b for output is made to serve as a first and a second output terminals T, T.

Description

本発明は、半導体リレーに係り、特に容量結合型の半導体リレーに関する。 The present invention relates to a semiconductor relay, and more particularly to a capacitively coupled semiconductor relay.

入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用ＭＯＳＦＥＴをオン、オフする半導体リレーが知られている（例えば、特許文献１、２参照）。 2. Description of the Related Art A semiconductor relay that includes a light emitting element that emits light based on an input signal and a light receiving element that receives an optical signal from the light emitting element to generate an electromotive force, and turns on and off an output MOSFET by the electromotive force is known. (For example, refer to Patent Documents 1 and 2).

図８は、従来の光結合方式による半導体リレーの構成を示す図である。図８における半導体リレー１７０は、入力端子１７１ａ、１７１ｂからの入力信号に応答して光信号を生成するＬＥＤ等の発光素子１７２と、光信号を受光して起電力を発生するフォトダイオードアレイ１７３と、発生した起電力を充放電する充放電回路１７４と、充放電回路１７４からの電圧に対応して導通・遮断する２つの出力用ＭＯＳＦＥＴ１７６ａ、１７６ｂとから構成されている。この半導体リレーの実装に際しては図１１に示すように、ＬＥＤ等の発光素子１７２を備えたＬＥＤチップＣ_Ｌ、フォトダイオードアレイ１７３を含む受信用チップＣ_Ｒ、充放電回路１７４、出力用ＭＯＳＦＥＴ１７６ａ、１７６ｂなどを備えた処理回路チップＣ_Ｔが、リードフレームＬに搭載され、樹脂パッケージＰ_０内に収納される。この構成によれば、従来例の光結合方式の半導体リレーに比べ極めて小型化を図ることが可能となる。 FIG. 8 is a diagram showing a configuration of a conventional semiconductor relay using an optical coupling method. The semiconductor relay 170 in FIG. 8 includes a light emitting element 172 such as an LED that generates an optical signal in response to input signals from the input terminals 171a and 171b, and a photodiode array 173 that receives an optical signal and generates an electromotive force. The charging / discharging circuit 174 for charging / discharging the generated electromotive force, and two output MOSFETs 176a, 176b that conduct / shut off corresponding to the voltage from the charging / discharging circuit 174. When mounting this semiconductor relay, as shown in FIG. 11, an LED chip C _L including a light emitting element 172 such as an LED, a receiving chip C _R including a photodiode array 173, a charge / discharge circuit 174, and output MOSFETs 176a and 176b. processing circuit chip C _T with the like may be mounted on the lead frame L, it is housed in a resin package P _0. According to this configuration, it is possible to reduce the size extremely compared to the conventional optical coupling type semiconductor relay.

このような光結合方式による半導体リレーの場合、以下のような課題がある。
（１）ＬＥＤ駆動であるため比較的大きな電流が必要
ＬＥＤ等の発光素子１７２の駆動により動作させるため、入力電流としては５ｍＡ以上の電流が必要であり、消費電力は５ｍＷを超えるものとなるなど、比較的大きな電流が必要であった。
（２）高温側では使用が難しい
ＬＥＤは高温側で光出力が落ちるため、高温側での使用は８５℃までが一般的であった。
（３）ＬＥＤによりＭＯＳＦＥＴを駆動するため、電力効率（電力変換効率）が高くない
ＭＯＳＦＥＴを駆動するためには、ＬＥＤに電流を印加することで、ＬＥＤが発光し、フォトダイオードアレイがこの光を受けて、電圧/電流を出力することでＭＯＳＦＥＴを駆動する。つまり、入出力側を絶縁させるために、電気エネルギーから光エネルギーへ、そして電気エネルギーへとエネルギー変換を繰り返しながらエネルギー伝達を行うため、エネルギー伝達効率という観点では効率が高くない。
例えば、入力電流が５ｍＡの場合、通常のＬＥＤの電圧降下は１Ｖ程度であり、入力電力としては約５ｍＷ必要となる。そしてこのＬＥＤからの光を、フォトダイオードアレイで受光して、ＭＯＳＦＥＴを駆動する。このとき、ＭＯＳＦＥＴのゲートに印加される電力は、フォトダイオードアレイ出力電流=１μＡ前後、出力電圧=１０Ｖ前後とした場合、出力電力は約１０μＷとなる。よって、この場合、電力効率は１０μＷ／５ｍＷ＝０．２％と小さい。
（４）小型多チャンネル化が難しい
光絶縁型の半導体リレーにおいては、隣接する半導体リレーの、隣どうしのＬＥＤの光が、互いに干渉しないようにするための距離は離しておかなければならず、よって複数の半導体リレーを搭載して多チャンネル化をはかろうとすると、小型化には限界があった。 In the case of such a semiconductor relay using the optical coupling method, there are the following problems.
(1) Since the LED is driven, a relatively large current is required. Since the LED is operated by driving the light emitting element 172 such as an LED, the input current requires a current of 5 mA or more, and the power consumption exceeds 5 mW. A relatively large current was required.
(2) Difficult to use on the high temperature side Since the light output of the LED drops on the high temperature side, use on the high temperature side is generally up to 85 ° C.
(3) Since the MOSFET is driven by the LED, the power efficiency (power conversion efficiency) is not high. To drive the MOSFET, the LED emits light by applying current to the LED, and the photodiode array emits this light. In response, the MOSFET is driven by outputting the voltage / current. That is, in order to insulate the input / output side, energy transfer is performed while repeating energy conversion from electric energy to light energy and then to electric energy, so that the efficiency is not high in terms of energy transfer efficiency.
For example, when the input current is 5 mA, the voltage drop of a normal LED is about 1 V, and the input power requires about 5 mW. Then, the light from this LED is received by the photodiode array, and the MOSFET is driven. At this time, the power applied to the gate of the MOSFET is about 10 μW when the photodiode array output current is about 1 μA and the output voltage is about 10 V. Therefore, in this case, the power efficiency is as small as 10 μW / 5 mW = 0.2%.
(4) It is difficult to make small and multi-channel. In an optically isolated semiconductor relay, the distances between adjacent semiconductor relays so that the LEDs of adjacent LEDs do not interfere with each other must be separated. Therefore, there was a limit to downsizing when trying to increase the number of channels by mounting a plurality of semiconductor relays.

そこで本出願人は、高温下でも使用できるように、発光素子とフォトダイオードアレイとからなる光結合部に代えて、図９に示すように、インダクタを備えた電磁結合部２１０を用いた半導体リレーを提案している（特許文献３）。この半導体リレーは、入力信号により発振する発振回路２２０と、発振信号を電磁信号に変換するインダクタを備えた電磁結合部２１０と、この出力を整流する整流回路２３０と、整流信号を充放電する充放電回路２４０とを具備している。そして、発振回路２２０に基づく整流回路２３０を用いて充放電回路２４０により出力用のＭＯＳＦＥＴ２５０をオンオフする。
この構成によれば、使用可能な温度帯域を広げることはできるが、電磁結合するインダクタを離間して対向配置しなければならないため、小型化、薄型化に限界があった。 Therefore, the applicant of the present invention has disclosed a semiconductor relay using an electromagnetic coupling unit 210 having an inductor as shown in FIG. 9 in place of the optical coupling unit composed of a light emitting element and a photodiode array so that it can be used even at high temperatures. (Patent Document 3). This semiconductor relay includes an oscillation circuit 220 that oscillates in response to an input signal, an electromagnetic coupling unit 210 that includes an inductor that converts the oscillation signal into an electromagnetic signal, a rectification circuit 230 that rectifies the output, and a charge / discharge that charges and discharges the rectification signal. And a discharge circuit 240. Then, the output MOSFET 250 is turned on / off by the charge / discharge circuit 240 using the rectifier circuit 230 based on the oscillation circuit 220.
According to this configuration, the usable temperature band can be widened, but there is a limit to downsizing and thinning because the electromagnetically coupled inductors must be spaced apart from each other.

また、半導体スイッチとしては、種々の構成が提案されており、その一例を特許文献４に記載された図を図１０に示す。特許文献４では、第１及び第２のパルス信号生成回路３０１，３０２がそれぞれコンデンサ３０３，３０４を介して第１及び第２の制御回路３０５，３０６に接続され、この第１及び第２の制御回路３０５，３０６で出力トランジスタ３０７のゲートおよびソース電圧を制御するようにした半導体スイッチ制御回路が提案されている。この半導体スイッチ制御回路では第１及び第２のパルス信号生成回路３０１，３０２の一方が制御信号ＣＳに基づいて活性化される。そして出力トランジスタ３０７は第１の電源電圧Ｖ_２より高電圧の第２の電源電圧Ｖ_１がドレインに供給され、ソースが出力端子Ｔ_０に接続される。第１の制御回路３０５は第１のパルス信号生成回路３０１から出力されるパルス信号をコンデンサ３０３を介して入力し、出力端子Ｔ０から出力される出力電圧を容量結合により昇圧し、その昇圧電圧を出力トランジスタ３０７のゲートに出力して出力トランジスタ３０７をオンさせる。第２の制御回路３０６は第２のパルス信号生成回路３０２から出力されるパルス信号をコンデンサ３０４を介して入力し、容量結合による入力に基づいて、出力トランジスタ３０７のゲート端子を出力端子Ｔ_０に出力してゲート電圧を低下させることにより、出力トランジスタ３０７をオフさせる。 Further, various configurations have been proposed as semiconductor switches, and FIG. 10 shows a diagram described in Patent Document 4 as an example. In Patent Document 4, first and second pulse signal generation circuits 301 and 302 are connected to first and second control circuits 305 and 306 via capacitors 303 and 304, respectively. A semiconductor switch control circuit in which the gate and source voltages of the output transistor 307 are controlled by the circuits 305 and 306 has been proposed. In this semiconductor switch control circuit, one of the first and second pulse signal generation circuits 301 and 302 is activated based on the control signal CS. The output transistor 307 is supplied to the second power supply voltage V ₁ is the drain of the first voltage higher than the power supply voltage V _2, the source is connected to the output terminal T _0. The first control circuit 305 receives the pulse signal output from the first pulse signal generation circuit 301 via the capacitor 303, boosts the output voltage output from the output terminal T0 by capacitive coupling, and increases the boosted voltage. The output transistor 307 is turned on by outputting to the gate of the output transistor 307. The second control circuit 306 of the pulse signal outputted from the second pulse signal generator circuit 302 inputted via the capacitor 304, based on the input by the capacitive coupling, the gate terminal of the output transistor 307 to the output terminal T ₀ The output transistor 307 is turned off by outputting and lowering the gate voltage.

特開昭６４−４１３１９号公報JP-A-64-41319 米国特許第４２２７０９８号明細書US Pat. No. 4,227,098 特開２００７−１２４５１８号公報JP 2007-124518 A 特開平０９−２００１５公報JP 09-20015 A

前述したように、特許文献１，２の半導体リレーでは、光結合方式を用いているため、光結合効率が十分でない、高温側では使用できない、電力効率が高くないという問題があった。
また特許文献３のリレーでは、電磁結合方式を用いているため、対向する２つのインダクタを形成する必要があり、この形成プロセスはＩＣプロセスとのマッチングが難しく、製造コストが高いという課題があった。
また特許文献４は、容量結合型のＭＯＳ駆動回路であるが、グランド共通であるため、そもそもリレーとして最も大事な入出力間絶縁性能を要していない。 As described above, the semiconductor relays of Patent Documents 1 and 2 have the problems that the optical coupling method is used, so that the optical coupling efficiency is not sufficient, the high temperature side cannot be used, and the power efficiency is not high.
Moreover, since the relay of patent document 3 uses the electromagnetic coupling system, it is necessary to form two opposing inductors, and this formation process has a problem that matching with an IC process is difficult and manufacturing cost is high. .
Patent Document 4 is a capacitively coupled MOS drive circuit, but since it is common to ground, it does not require the most important insulation performance between input and output in the first place.

近年、高機能化が進むカーエレクトロニクス分野でも、車載用リレーとして半導体リレーが広く用いられてきており、１台の車に多数の半導体リレーが搭載されており、１つ１つの半導体リレーに対する消費電力の低減は極めて深刻な問題となっている。
また、大電流の流れる電力素子も搭載していることから、高温下での使用も免れえない。このため、１００℃を超える温度で正常に使用可能な半導体リレーが嘱望されていた。
本発明は、前記実情に鑑みてなされたもので、低電流下で使用可能であり、高温側での使用が可能で安全でかつ電力効率の高い半導体リレーを提供することを目的とする。 In recent years, semiconductor relays have been widely used as in-vehicle relays in the field of car electronics, which is becoming increasingly sophisticated, and a large number of semiconductor relays are mounted in a single vehicle. Reduction is a very serious problem.
In addition, since a power element through which a large current flows is also mounted, it is inevitable to use it at high temperatures. For this reason, a semiconductor relay that can be normally used at a temperature exceeding 100 ° C. has been desired.
The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor relay that can be used under a low current, can be used on a high temperature side, is safe and has high power efficiency.

本発明の半導体リレーは、入力端子に接続され入力信号に応答して発振し、信号を生成する発振回路と、前記発振回路の前記信号を受信して電圧を発生する昇圧回路と、前記昇圧回路によって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備し、前記出力用ＭＯＳＦＥＴのドレイン端子を出力端子としたことを特徴とする。 The semiconductor relay of the present invention includes an oscillation circuit that is connected to an input terminal and oscillates in response to an input signal to generate a signal, a booster circuit that receives the signal of the oscillation circuit and generates a voltage, and the booster circuit And a charge / discharge circuit for charging / discharging the voltage generated by the output, and an output MOSFET having a gate and a source connected to the charge / discharge circuit, and the drain terminal of the output MOSFET is used as an output terminal. .

また本発明は、上記半導体リレーであって、前記昇圧回路と前記充放電回路との間に平滑回路を備えたことを特徴とする。 The present invention is also the above-described semiconductor relay, characterized in that a smoothing circuit is provided between the booster circuit and the charge / discharge circuit.

また本発明は、上記半導体リレーであって、前記充放電回路と前記出力用ＭＯＳＦＥＴとの間に、定電圧化回路を備えたことを特徴とする。 Further, the present invention is the above-described semiconductor relay, wherein a constant voltage circuit is provided between the charge / discharge circuit and the output MOSFET.

また本発明は、上記半導体リレーであって、前記発振回路、前記昇圧回路、前記充放電回路は、１つのチップに集積化されたことを特徴とする。 The present invention is the above-described semiconductor relay, wherein the oscillation circuit, the booster circuit, and the charge / discharge circuit are integrated on a single chip.

また本発明は、上記半導体リレーであって、さらに前記出力ＭＯＳＦＥＴが前記チップ内に集積化されたことを特徴とする。 The present invention is the above-described semiconductor relay, wherein the output MOSFET is further integrated in the chip.

本発明によれば、ＬＥＤとフォトダイオードアレイとを用いた光絶縁方式による半導体リレーから、絶縁キャパシタを用いた容量絶縁方式にすることで、ＬＥＤを使用しない半導体リレーを構成することができる。このように、本発明の半導体リレーは、電気エネルギーから電気エネルギーへの電力伝送であるため、変換損失も小さく、電力効率を向上することができる。また、入力電流は内部回路すなわち、発振回路と昇圧回路とにおける消費電流分で済むため、従来の光結合方式の半導体リレーの１０分の１以下の消費電力で済む。また、ＬＥＤとフォトダイオードアレイの場合のように、光伝搬のために素子間隔を要するというような要件もないため、大幅な小型化が可能となり、１チップ化および多チャンネル化も可能である。また、磁気結合方式とは異なり、通常のＩＣプロセスによりキャパシタを形成することが可能なため、製造コストも安価である。 According to the present invention, a semiconductor relay that does not use an LED can be configured by changing from a semiconductor relay based on an optical insulation system using an LED and a photodiode array to a capacitive insulation system using an insulation capacitor. Thus, since the semiconductor relay of the present invention is power transmission from electrical energy to electrical energy, conversion loss is small and power efficiency can be improved. Further, since the input current suffices for the current consumption in the internal circuit, that is, the oscillation circuit and the booster circuit, the power consumption can be less than one-tenth that of the conventional optical coupling type semiconductor relay. Further, unlike the case of the LED and the photodiode array, there is no requirement that an element interval is required for light propagation, so that the size can be greatly reduced, and one chip and a multi-channel can be realized. In addition, unlike the magnetic coupling method, the capacitor can be formed by a normal IC process, so that the manufacturing cost is low.

本発明の実施の形態１に係る半導体リレーの概略構成を示す図The figure which shows schematic structure of the semiconductor relay which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体リレーの等価回路図1 is an equivalent circuit diagram of a semiconductor relay according to a first embodiment of the present invention. （ａ）は本発明の実施の形態１に係る半導体リレーの断面概要図、（ｂ）は変形例を示す断面概要図(A) is a schematic cross-sectional view of the semiconductor relay according to the first embodiment of the present invention, (b) is a schematic cross-sectional view showing a modification. 本発明の実施の形態２に係る半導体リレーの概略構成を示す図The figure which shows schematic structure of the semiconductor relay which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体リレーの等価回路図Equivalent circuit diagram of the semiconductor relay according to the second embodiment of the present invention 本発明の実施の形態３に係る半導体リレーの概略構成を示す図The figure which shows schematic structure of the semiconductor relay which concerns on Embodiment 3 of this invention. 本発明の実施の形態３に係る半導体リレーの等価回路図Equivalent circuit diagram of the semiconductor relay according to the third embodiment of the present invention 従来の半導体リレーの概略構成を示す図The figure which shows schematic structure of the conventional semiconductor relay 従来の半導体リレーの概略構成を示す図The figure which shows schematic structure of the conventional semiconductor relay 従来の半導体スイッチの概略構成を示す図The figure which shows schematic structure of the conventional semiconductor switch 従来の半導体リレーの断面概要図Cross-sectional schematic diagram of a conventional semiconductor relay

以下、本発明の実施の形態に係る半導体リレーについて、図面を用いて説明する。 Hereinafter, a semiconductor relay according to an embodiment of the present invention will be described with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体リレーの概略構成を示す図、図２は本発明の実施の形態１に係る半導体リレーの等価回路図である。図３（ａ）は本発明の実施の形態１に係る半導体リレーの実装構造を示す断面概要図である。同図に示すように、本実施の形態の半導体リレーは、第１及び第２の入力端子Ｔ_ｉ１、Ｔ_ｉ２に接続され、入力信号に応答して発振し、信号を生成する発振回路１０と、この発振回路１０の信号を受信して電圧を発生する昇圧回路２０と、この昇圧回路２０によって発生した電圧を充放電する充放電回路３０と、充放電回路３０にゲート及びソースが接続された出力用ＭＯＳＦＥＴ４１ａ、４１ｂからなる出力部４０とを具備した構成である。そして、この出力用ＭＯＳＦＥＴ４１ａ、４１ｂのドレイン端子を第１及び第２の出力端子Ｔ_ｏ１、Ｔ_ｏ２とする。この半導体リレーは断面概要図を図３（ａ）に示すように、１個の半導体集積回路チップＣで構成され、リードフレームＬによって実装され樹脂パッケージＰ内に封止される。 (Embodiment 1)
1 is a diagram showing a schematic configuration of a semiconductor relay according to Embodiment 1 of the present invention, and FIG. 2 is an equivalent circuit diagram of the semiconductor relay according to Embodiment 1 of the present invention. FIG. 3A is a schematic cross-sectional view showing the mounting structure of the semiconductor relay according to the first embodiment of the present invention. As shown in the figure, the semiconductor relay of the present embodiment is connected to first and second input terminals T _i1 and T _i2 , and oscillates in response to an input signal to generate a signal. The booster circuit 20 that receives the signal of the oscillation circuit 10 to generate a voltage, the charge / discharge circuit 30 that charges and discharges the voltage generated by the booster circuit 20, and the gate and source are connected to the charge / discharge circuit 30. The output unit 40 includes output MOSFETs 41a and 41b. The drain terminals of the output MOSFETs 41a and 41b are referred to as first and second output terminals _To1 and _To2 . This semiconductor relay is composed of one semiconductor integrated circuit chip C as shown in a schematic cross-sectional view in FIG. 3A, and is mounted by a lead frame L and sealed in a resin package P.

発振回路１０は、ＲＣ発振回路であり、第１乃至第４のインバータ１１，１２，１３，１６が直列接続され、さらに第１のキャパシタ１４と第１の抵抗１５とが第３のインバータを介して並列接続され、これらが第１及び第２のインバータ１１，１２の直列接続体に並列接続されている。そしてこの発振回路１０からのパルス信号の片方は、そのまま次段の昇圧回路２０の第２の高絶縁耐圧キャパシタ２１ａに入力されるが、もう一方はインバータを介すことで位相を反転させて第３の高絶縁耐圧キャパシタ２１ｂに入力させている。
この構成により各インバータを駆動するために必要な電源は入力信号電圧により賄うことで、２端子での構成が可能となる。 The oscillation circuit 10 is an RC oscillation circuit, and first to fourth inverters 11, 12, 13, and 16 are connected in series, and a first capacitor 14 and a first resistor 15 are connected via a third inverter. These are connected in parallel, and these are connected in parallel to the series connection of the first and second inverters 11 and 12. One of the pulse signals from the oscillation circuit 10 is input as it is to the second high withstand voltage capacitor 21a of the booster circuit 20 in the next stage, while the other is inverted in phase by way of an inverter and the first is inverted. 3 high withstand voltage capacitor 21b.
With this configuration, a power source necessary for driving each inverter is covered by the input signal voltage, so that a configuration with two terminals is possible.

また、昇圧回路２０は第２及び第３の高絶縁耐圧キャパシタ２１ａ、２１ｂと第１及び第２のダイオード２２ａ、２２ｂとをそれぞれ直列接続しこれらの間に第３のダイオード２３を接続した、典型的な倍電圧回路（ディクソン型チャージポンプ回路）である。これら第２及び第３の高絶縁耐圧キャパシタ２１ａ、２１ｂは、耐圧が数十Ｖから数ｋＶの絶縁耐圧キャパシタである。この昇圧回路では、発振回路１０から位相の異なる２つのパルス信号が入力されることで出力電圧が昇圧される。なお高絶縁耐圧キャパシタは他の半導体プロセスで作製するキャパシタと同様に形成されるが、電極間に形成する絶縁膜が厚く、絶縁耐圧を高くしたものである。昇圧回路中のキャパシタとしてこの高絶縁耐圧キャパシタを用いることにより、半導体リレーの入出力間の絶縁を維持することができる。通常絶縁膜として酸化シリコン膜が用いられるが、この膜厚は、耐圧が数十Ｖから数ｋＶとなるように設計される。 Further, the booster circuit 20 includes a second diode and a third high-withstand voltage capacitor 21a, 21b and first and second diodes 22a, 22b connected in series, and a third diode 23 connected between them. This is a typical voltage doubler circuit (Dixon type charge pump circuit). These second and third high withstand voltage capacitors 21a and 21b are withstand voltage capacitors having a withstand voltage of several tens of volts to several kV. In this booster circuit, the output voltage is boosted by inputting two pulse signals having different phases from the oscillation circuit 10. The high withstand voltage capacitor is formed in the same manner as a capacitor manufactured by another semiconductor process, but the insulation film formed between the electrodes is thick and the withstand voltage is increased. By using this high withstand voltage capacitor as the capacitor in the booster circuit, the insulation between the input and output of the semiconductor relay can be maintained. Normally, a silicon oxide film is used as the insulating film, but this film thickness is designed so that the withstand voltage is several tens V to several kV.

そしてこの昇圧回路２０においては、第２の高絶縁耐圧キャパシタ２１ａは、発振回路１０の一方の出力端子１０ａに接続され、この出力端子に入力された正位相の制御信号の交流成分のみを出力側へ伝えるために、直流成分を遮断する。 In this booster circuit 20, the second high withstand voltage capacitor 21a is connected to one output terminal 10a of the oscillation circuit 10, and only the AC component of the positive phase control signal input to this output terminal is output. In order to transmit to the DC component is cut off.

第３の高絶縁耐圧キャパシタ２１ｂは、インバータ１６を介して発振回路１０の他方の出力端子１０ｂに接続されて後にインバータ１６により位相が変換された逆位相の制御信号の交流成分のみを出力側へ伝えるために、直流成分を遮断する。 The third high withstand voltage capacitor 21b is connected to the other output terminal 10b of the oscillation circuit 10 through the inverter 16, and only the AC component of the anti-phase control signal whose phase is converted later by the inverter 16 is output to the output side. To communicate, block the DC component.

この昇圧回路２０においては、第３のダイオード２３は、そのカソードが第２の高絶縁耐圧キャパシタ２１ａの出力側に、アノードが第３の高絶縁耐圧キャパシタ２１ｂの出力側に接続されることによって、第２の高絶縁耐圧キャパシタ２１ａと第３の高絶縁耐圧キャパシタ２１ｂとの間に接続されている。第１のダイオード２２ａは、そのアノードが第３のダイオード２３のカソード及び第２の高絶縁耐圧キャパシタ２１ａの出力側に接続されている。第２のダイオード２２ｂは、そのカソードが第３のダイオード２３のアノード及び第３の高絶縁耐圧キャパシタ２１ｂの出力側に接続されている。これらの第１乃至第３のダイオード２２ａ、２２ｂ、２３は、上述したように接続されることによって、第２及び第３の高絶縁耐圧キャパシタ２１ａ、２１ｂと共に、倍電圧整流回路を構成している。 In this booster circuit 20, the third diode 23 has its cathode connected to the output side of the second high withstand voltage capacitor 21a and its anode connected to the output side of the third high withstand voltage capacitor 21b. It is connected between the second high withstand voltage capacitor 21a and the third high withstand voltage capacitor 21b. The anode of the first diode 22a is connected to the cathode of the third diode 23 and the output side of the second high withstand voltage capacitor 21a. The cathode of the second diode 22b is connected to the anode of the third diode 23 and the output side of the third high withstand voltage capacitor 21b. The first to third diodes 22a, 22b, and 23 are connected as described above, thereby forming a voltage doubler rectifier circuit together with the second and third high-withstand voltage capacitors 21a and 21b. .

充放電回路３０は、第２の抵抗３１とデプレッション型ＭＯＳＦＥＴ３２とで構成されている。第２の抵抗３１は、このデプレッション型ＭＯＳＦＥＴ３２のゲートとソース間に接続され、ゲートおよびドレイン端子が昇圧回路２０の出力端子間に接続される。またこのデプレッション型ＭＯＳＦＥＴ３２のソースおよびドレイン端子が出力部４０に接続される。 The charge / discharge circuit 30 includes a second resistor 31 and a depletion type MOSFET 32. The second resistor 31 is connected between the gate and source of the depletion type MOSFET 32, and the gate and drain terminals are connected between the output terminals of the booster circuit 20. The source and drain terminals of the depletion type MOSFET 32 are connected to the output unit 40.

出力部４０を構成する第１及び第２の出力用ＭＯＳＦＥＴ４１ａ、４１ｂは、それぞれのゲートが充放電回路３０の一方の出力に接続され、それぞれのソースが互いに逆直列に接続された上で充放電回路３０の他方の出力に接続されている。また、出力用ＭＯＳＦＥＴ４１ａのドレインは第１の出力端子Ｔ_ｏ１に接続され、出力用ＭＯＳＦＥＴ４１ｂのドレインが第２の出力端子Ｔ_ｏ２に接続されている。 The first and second output MOSFETs 41a and 41b constituting the output unit 40 are charged / discharged after their gates are connected to one output of the charge / discharge circuit 30 and their sources are connected in reverse series with each other. The other output of the circuit 30 is connected. The drain of the output MOSFET _41a is connected to the first output terminal To1, and the drain of the output MOSFET _41b is connected to the second output terminal _To2 .

ここで、第１及び第２の出力用ＭＯＳＦＥＴ４１ａ、４１ｂは、昇圧回路２０を介して、制御信号が印加される。詳しくは、順位相の制御信号が第１のダイオード２２ａの順方向に入力されたときにのみ、第２の高絶縁耐圧キャパシタ２１ａへの入力時の２倍の印加電圧を有した制御信号が印加される。そして、それぞれのゲートソース間に電荷が充電され、ドレイン・ソース間が高インピーダンス状態から低インピーダンス状態へと変化する。 Here, a control signal is applied to the first and second output MOSFETs 41 a and 41 b via the booster circuit 20. Specifically, only when the control signal of the order phase is input in the forward direction of the first diode 22a, a control signal having an applied voltage twice that when input to the second high withstand voltage capacitor 21a is applied. Is done. Then, electric charges are charged between the respective gate sources, and the drain-source state changes from the high impedance state to the low impedance state.

次に、このように構成された本発明の実施の形態１に係る半導体リレーの動作について説明する。
まず、発振回路１０は、第１及び第２の入力端子Ｔ_ｉ１、Ｔ_ｉ２から入力信号が入力されることによって、ＲＣ発振により発振し、パルス信号を生成する。 Next, the operation of the thus configured semiconductor relay according to the first embodiment of the present invention will be described.
First, when an input signal is input from the first and second input terminals T _i1 and T _i2 , the oscillation circuit 10 oscillates by RC oscillation and generates a pulse signal.

そして、発振回路１０から出力されたパルス信号が昇圧回路２０に入力される。 The pulse signal output from the oscillation circuit 10 is input to the booster circuit 20.

そして昇圧回路２０では一方のパルス信号は第２の高絶縁耐圧キャパシタ２１ａに入力され、第４のインバータ１６によって逆位相になったパルス信号が第３の高絶縁耐圧キャパシタ２１ｂに入力され、第２のダイオード２２ｂを介して２倍電圧の電圧が昇圧回路２０の出力側に出力される。 In the booster circuit 20, one pulse signal is input to the second high withstand voltage capacitor 21a, and a pulse signal having an opposite phase by the fourth inverter 16 is input to the third high withstand voltage capacitor 21b. The double voltage is output to the output side of the booster circuit 20 through the diode 22b.

昇圧回路２０からの電流が充放電回路３０のデプレッション型ＭＯＳＦＥＴ３２に流れ、第２の抵抗３１を通った際、この第２の抵抗３１の両端に電位差が発生し、その電位差によってデプレッション型ＭＯＳＦＥＴ３２はＯＦＦする。そして、出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲートに印加された電圧がしきい値電圧Ｖｔｈよりも大きくなると、出力用ＭＯＳＦＥＴ４１ａ、４１ｂのドレイン・ソース間がオンになり、第１及び第２の出力端子Ｔ_ｏ１、Ｔ_ｏ２の間が導通して、リレーが閉じられる（ＯＮ状態となる）。 When the current from the booster circuit 20 flows to the depletion type MOSFET 32 of the charge / discharge circuit 30 and passes through the second resistor 31, a potential difference is generated across the second resistor 31, and the depletion type MOSFET 32 is turned off by the potential difference. To do. When the voltage applied to the gates of the output MOSFETs 41a and 41b becomes larger than the threshold voltage Vth, the drain and source of the output MOSFETs 41a and 41b are turned on, and the first and second output terminals _To1. , _To2 is conducted, and the relay is closed (becomes ON state).

一方、入力信号がオフになると、第１及び第２の入力端子Ｔ_ｉ１、Ｔ_ｉ２に入力信号が入力されず、発振回路１０から発振出力がないと、昇圧回路２０からの電力供給がなくなる。するとこの第２の抵抗３１の両端に電位差は発生しなくなるため、デプレッション型ＭＯＳＦＥＴ３２はＯＮ状態となる。その結果、第１及び第２の出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲート・ソース間がこのデプレッション型ＭＯＳＦＥＴ３２でショートされ、ドレイン・ソース間がオフとなって、第１及び第２の出力端子Ｔ_ｏ１、Ｔ_ｏ２の間が遮断し、リレーが開放される。この充放電回路のオフ時間は１ｍｓ以下であり、抵抗のみの充放電回路より大幅に高速となる。ちなみに抵抗のみの充放電回路のオフ時間は１０ｍｓ以上であった。 On the other hand, when the input signal is turned off, no input signal is input to the first and second input terminals T _i1 and T _i2 , and if there is no oscillation output from the oscillation circuit 10, power supply from the booster circuit 20 is lost. Then, no potential difference occurs between both ends of the second resistor 31, so that the depletion type MOSFET 32 is turned on. As a result, the gate and source of the first and second output MOSFETs 41a and 41b are short-circuited by the depletion type MOSFET 32, the drain and source are turned off, and the first and second output terminals T _o1 , T _The block between _o2 is cut off and the relay is opened. The off-time of this charge / discharge circuit is 1 ms or less, which is significantly faster than a charge / discharge circuit with only a resistor. Incidentally, the off-time of the resistance-only charge / discharge circuit was 10 ms or more.

以上説明したように、本発明の実施の形態１に係る半導体リレーによれば、ＬＥＤ駆動ではないため、入力電流が１０分の１以下に低減される上、長期使用において特性変動もなく、信頼性が向上する。また、本実施の形態によれば発振回路としてインバータを用いており、入力信号に応答してインバータを駆動し、昇圧回路を駆動するように構成している。
また、ＬＥＤを用いないため、高温側での使用可能範囲は、基本的に半導体集積回路の耐熱性に依存し、１２５℃以上の高温動作が可能となる。
さらにまた電力伝送効率が高いため、リレー動作をより速くすることができる。 As described above, according to the semiconductor relay according to the first embodiment of the present invention, since the LED is not driven, the input current is reduced to one-tenth or less, and there is no characteristic variation in long-term use. Improves. In addition, according to the present embodiment, an inverter is used as an oscillation circuit, and the inverter is driven in response to an input signal to drive the booster circuit.
In addition, since no LED is used, the usable range on the high temperature side basically depends on the heat resistance of the semiconductor integrated circuit, and a high temperature operation of 125 ° C. or higher is possible.
Furthermore, since the power transmission efficiency is high, the relay operation can be made faster.

なお、半導体リレーの入出力間絶縁耐圧は、この第２及び第３の高絶縁耐圧キャパシタの耐圧で決まる。
第２及び第３の高絶縁耐圧キャパシタの容量は大きければ，昇圧時に出力側に供給できる電流も大きくなるが、その分キャパシタ面積も大きくなる。このため、出力側ＭＯＳＦＥＴを駆動する目的からすると、数ｐＦから数１００ｐＦ程度が妥当と思われる。
なお、本実施の形態においては昇圧回路２０の目的は絶縁キャパシタにより出力側へＭＯＳＦＥＴ駆動分だけの電力を供給することであるため、その目的を満足する回路であれば、等倍圧回路やＮ倍圧回路など、いかなる回路を用いてもよい。 Note that the withstand voltage between the input and output of the semiconductor relay is determined by the withstand voltage of the second and third high withstand voltage capacitors.
If the capacitances of the second and third high withstand voltage capacitors are large, the current that can be supplied to the output side during boosting increases, but the capacitor area also increases accordingly. For this reason, for the purpose of driving the output side MOSFET, it is considered that about several pF to several hundred pF is appropriate.
In the present embodiment, since the purpose of the booster circuit 20 is to supply power corresponding to the MOSFET drive to the output side by an insulating capacitor, any circuit that satisfies the purpose can be an equal voltage multiplier or N Any circuit such as a voltage doubler circuit may be used.

また、充放電回路３０として、第２の抵抗３１とデプレッション型ＭＯＳＦＥＴ３２とを用いているため、放電時間をより高速化することができる。なお、充放電回路３０としては、前記実施の形態で用いた第２の抵抗３１とデプレッション型ＭＯＳＦＥＴ３２に限定されることなく、抵抗のみでもよいことはいうまでもない。 Further, since the second resistor 31 and the depletion type MOSFET 32 are used as the charge / discharge circuit 30, the discharge time can be further increased. Needless to say, the charge / discharge circuit 30 is not limited to the second resistor 31 and the depletion type MOSFET 32 used in the above-described embodiment, and may be only a resistor.

さらにまたこの構成によれば、図２に等価回路を示す回路全体が誘電体分離などの素子分離基板により構成すれば１つの半導体集積回路チップＣに集積化され、１チップ化が可能となるため、大幅な小型化薄型化が可能となる。
また、前記実施の形態では、すべての回路を１チップ化した構成について説明したが、出力部４０を別のチップとするなど適宜変更可能である。別のチップとした場合、例えば図３（ｂ）に示すように、２つの出力用ＭＯＳＦＥＴチップＣ_１，それ以外の上記の諸回路を１チップ化した処理回路チップＣ_２を実装基板Ｓｕｂの両面に実装した構成も、有効である。この場合も両面実装により薄型化が可能となる。
これは図１１に示した比較例の半導体リレーのように、ＬＥＤチップＣ_Ｌ、フォトダイオードアレイを含む受信用チップＣ_Ｒ、処理回路チップＣ_Ｔが、リードフレームＬに実装され樹脂パッケージＰ_０内に収納された従来例の光結合方式の半導体リレーに比べ極めて小型化を図ることが可能となる。 Furthermore, according to this configuration, if the entire circuit shown in FIG. 2 is composed of an element isolation substrate such as dielectric isolation, it can be integrated into one semiconductor integrated circuit chip C and can be made into one chip. Therefore, a significant reduction in size and thickness can be achieved.
In the above-described embodiment, the configuration in which all the circuits are integrated into one chip has been described. In the case of another chip, for example, as shown in FIG. 3B, two output MOSFET chips C ₁ and a processing circuit chip C _{2 in} which the above-mentioned various circuits are integrated into one chip are mounted on both surfaces of the mounting substrate Sub. The configuration implemented in is also effective. In this case as well, thinning is possible by double-sided mounting.
This is because, like the semiconductor relay of the comparative example shown in FIG. 11, the LED chip C _L , the receiving chip C _R including the photodiode array, and the processing circuit chip _CT are mounted on the lead frame L, and the resin package P ₀ Compared to the conventional optical coupling type semiconductor relay housed in the housing, it is possible to achieve a very small size.

（実施の形態２）
図４は、本発明の実施の形態２に係る半導体リレーの概略構成を示す図である。図５は本発明の実施の形態２に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図１乃至３に示した実施の形態１に係る半導体リレー１において、昇圧回路２０と充放電回路３０との間に平滑回路５０を有する構成である。この平滑回路５０は図５に示すように第４のキャパシタ５１で構成されている。なお、図１および２と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。 (Embodiment 2)
FIG. 4 is a diagram showing a schematic configuration of the semiconductor relay according to the second embodiment of the present invention. FIG. 5 is an equivalent circuit diagram of the semiconductor relay according to the second embodiment of the present invention. As shown in the figure, the semiconductor relay of the present embodiment includes a smoothing circuit 50 between the booster circuit 20 and the charge / discharge circuit 30 in the semiconductor relay 1 according to the first embodiment shown in FIGS. It is the composition which has. The smoothing circuit 50 is composed of a fourth capacitor 51 as shown in FIG. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof is simplified or omitted.

次に、このように構成された本発明の実施の形態２に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同様であるため説明を省略し、平滑回路５０の動作のみを説明する。 Next, the operation of the thus configured semiconductor relay according to the second embodiment of the present invention will be described. Since the relay operation is the same as that of the first embodiment, the description is omitted, and only the operation of the smoothing circuit 50 is described.

平滑回路５０によれば昇圧回路２０の出力変動を平坦化することができる。なお、この平滑回路５０を構成する第４のキャパシタ５１の容量は大きいほど、リプル電圧を平坦化することができるが、チップ面積も同時に大きくなるため、数ｐＦ〜数１００ｐＦ程度が現実的な値である。
この構成によれば、前記実施の形態１の効果に加えて、昇圧回路３０の出力側に平滑回路５０を設けることで、出力電圧の変動（リプル電圧）の平坦化が可能となり、より信頼性の高い動作が実現される。出力電圧が変動すると出力用ＭＯＳＦＥＴのゲートにかかる電圧が変動することになるため、出力用ＭＯＳＦＥＴのオン抵抗が変動するという問題が解決される。 According to the smoothing circuit 50, the output fluctuation of the booster circuit 20 can be flattened. Note that the ripple voltage can be flattened as the capacitance of the fourth capacitor 51 constituting the smoothing circuit 50 is increased. However, since the chip area also increases at the same time, a practical value is about several pF to several hundred pF. It is.
According to this configuration, in addition to the effect of the first embodiment, by providing the smoothing circuit 50 on the output side of the booster circuit 30, it is possible to flatten the fluctuation (ripple voltage) of the output voltage, and more reliability. High operation is realized. When the output voltage fluctuates, the voltage applied to the gate of the output MOSFET fluctuates, which solves the problem that the on-resistance of the output MOSFET fluctuates.

（実施の形態３）
図６は、本発明の実施の形態３に係る半導体リレーの概略構成を示す図である。図７は本発明の実施の形態３に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図４および５に示した実施の形態２に係る半導体リレー１において、充放電回路３０の後段にさらに定電圧化回路７０を有する構成である。この定電圧化回路７０は図７に示すようにツェナーダイオード７１，７２，７３を直列接続したものであり、出力用ＭＯＳＦＥＴ４１ａ、４１ｂのオン抵抗を、入力電圧に依存することなく一定にするという働きをする。なお、図４および５と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。 (Embodiment 3)
FIG. 6 is a diagram showing a schematic configuration of the semiconductor relay according to the third embodiment of the present invention. FIG. 7 is an equivalent circuit diagram of the semiconductor relay according to the third embodiment of the present invention. As shown in the figure, the semiconductor relay of the present embodiment is configured such that, in the semiconductor relay 1 according to the second embodiment shown in FIGS. It is. As shown in FIG. 7, the constant voltage circuit 70 has Zener diodes 71, 72, 73 connected in series, and the on-resistance of the output MOSFETs 41a, 41b is made constant without depending on the input voltage. do. The same components as those in FIGS. 4 and 5 are denoted by the same reference numerals, and the description thereof is simplified or omitted.

次に、このように構成された本発明の実施の形態３に係る半導体リレーの動作について説明する。なお、基本的なリレー動作は実施の形態１および２と同様であるが、ここでは全体フローを簡単に説明する。 Next, the operation of the thus configured semiconductor relay according to the third embodiment of the present invention will be described. The basic relay operation is the same as in the first and second embodiments, but the overall flow will be briefly described here.

＜リレーＯＮ動作＞
まず、入力電圧が印加されると、発振回路１０が発振し始める。
そして発振回路１０から出力されたパルス信号が昇圧回路２０に入力される。
ここで一方のパルス信号は昇圧回路２０の第２の高絶縁耐圧キャパシタ２１ａに入力され、発振回路１０の第４のインバータ１６によって逆位相になったパルス信号が第３の高絶縁耐圧キャパシタ２１ｂに入力され、第３のダイオード２３を介して２倍電圧の電圧が昇圧回路２０の出力側に出力される。
そして平滑用の第４のキャパシタ５１によって昇圧回路２０からの電圧が平滑化される。
平滑回路５０からの電流が充放電回路３０のデプレッション型ＭＯＳＦＥＴ３２に流れ、第２の抵抗３１を通った際、この第２の抵抗３１の両端に電位差が発生し、その電位差によってデプレッション型ＭＯＳＦＥＴ３２はＯＦＦする。
そして定電圧化回路７０では、ツェナーダイオード７１〜７３によって出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲートにかかる電圧が入力電圧によらず一定に保たれている。
そして出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲートに電圧が供給されると、出力用ＭＯＳＦＥＴのドレイン-ソース間がＯＦＦからＯＮに変わる。
このようにして半導体リレーがＯＮ状態になる。 <Relay ON operation>
First, when an input voltage is applied, the oscillation circuit 10 starts to oscillate.
The pulse signal output from the oscillation circuit 10 is input to the booster circuit 20.
Here, one of the pulse signals is input to the second high withstand voltage capacitor 21a of the booster circuit 20, and the pulse signal whose phase is reversed by the fourth inverter 16 of the oscillation circuit 10 is supplied to the third high withstand voltage capacitor 21b. The double voltage is input to the output side of the booster circuit 20 through the third diode 23.
The voltage from the booster circuit 20 is smoothed by the fourth capacitor 51 for smoothing.
When the current from the smoothing circuit 50 flows to the depletion type MOSFET 32 of the charge / discharge circuit 30 and passes through the second resistor 31, a potential difference is generated at both ends of the second resistor 31, and the depletion type MOSFET 32 is turned off by the potential difference. To do.
In the constant voltage circuit 70, the voltage applied to the gates of the output MOSFETs 41a and 41b is kept constant by the Zener diodes 71 to 73 regardless of the input voltage.
When a voltage is supplied to the gates of the output MOSFETs 41a and 41b, the drain-source region of the output MOSFET changes from OFF to ON.
In this way, the semiconductor relay is turned on.

＜リレーＯＦＦ動作＞
入力電圧がＯＦＦとなると、発振回路１０が停止し、昇圧回路２０からの電力供給がなくなる。するとこの第２の抵抗３１の両端に電位差が発生しなくなるため、デプレッション型ＭＯＳＦＥＴ３２はＯＮ状態となる。その結果出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲート・ソースは、このデプレッション型ＭＯＳＦＥＴ３２でショートされＯＦＦ状態となる。この回路のＯＦＦ時間は１ｍｓｅｃ以下である。
このようにして半導体リレーがＯＦＦ状態になる。 <Relay OFF operation>
When the input voltage is turned off, the oscillation circuit 10 is stopped and the power supply from the booster circuit 20 is stopped. Then, no potential difference occurs between both ends of the second resistor 31, so that the depletion type MOSFET 32 is turned on. As a result, the gates and sources of the output MOSFETs 41a and 41b are short-circuited by the depletion type MOSFET 32 and turned off. The OFF time of this circuit is 1 msec or less.
In this way, the semiconductor relay is turned off.

なお、この定電圧化回路７０は、上記構成に限定されることなく、定電圧化の可能な回路構成であればよい。
このように充放電回路３０と出力部４０との間に定電圧化回路７０を接続することで、入力電圧が使用範囲内であれば常に一定電圧を保つことができる。その結果リレーのオン抵抗も入力電圧が使用範囲内であれば常に一定に維持することができる。従って、ユーザ側で入力電圧に応じたオン抵抗の変動を意識することなく使用することが可能となる。 The constant voltage circuit 70 is not limited to the above-described configuration, and may be any circuit configuration capable of constant voltage.
By connecting the constant voltage circuit 70 between the charge / discharge circuit 30 and the output unit 40 in this way, a constant voltage can be maintained at all times as long as the input voltage is within the use range. As a result, the on-resistance of the relay can always be kept constant as long as the input voltage is within the use range. Therefore, the user can use the device without being aware of the variation of the on-resistance according to the input voltage.

１０発振回路
１０ａ、１０ｂ（発振回路の）出力端子
１１，１２，１３、１６インバータ
１４第１のキャパシタ
１５第１の抵抗
２０昇圧回路
２１ａ第２の高絶縁耐圧キャパシタ
２１ｂ第３の高絶縁耐圧キャパシタ
２２ａ第１のダイオード
２２ｂ第２のダイオード
２３第３のダイオード
３０充放電回路
３１第２の抵抗
３２デプレッション型ＭＯＳＦＥＴ
４０出力部
４１ａ、４１ｂ出力用ＭＯＳＦＥＴ
５０平滑回路
５１第４のキャパシタ
７０定電圧化回路
７１，７２，７３ツェナーダイオード DESCRIPTION OF SYMBOLS 10 Oscillator circuit 10a, 10b Output terminal 11, 12, 13, 16 (Oscillator circuit) Inverter 14 1st capacitor 15 1st resistor 20 Booster circuit 21a 2nd high insulation voltage capacitor 21b 3rd high insulation voltage capacitor 22a 1st diode 22b 2nd diode 23 3rd diode 30 Charge-discharge circuit 31 2nd resistance 32 Depletion type MOSFET
40 Output part 41a, 41b Output MOSFET
50 Smoothing circuit 51 Fourth capacitor 70 Constant voltage circuit 71, 72, 73 Zener diode

Claims

入力端子に接続され入力信号に応答して発振し、信号を生成する発振回路と、前記発振回路の前記信号を受信して電圧を発生する昇圧回路と、前記昇圧回路によって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備し、
前記出力用ＭＯＳＦＥＴのドレイン端子を出力端子とした半導体リレー。 An oscillation circuit that is connected to an input terminal and oscillates in response to an input signal to generate a signal, a booster circuit that receives the signal of the oscillation circuit and generates a voltage, and charges and discharges the voltage generated by the booster circuit A charge / discharge circuit, and an output MOSFET having a gate and a source connected to the charge / discharge circuit,
A semiconductor relay having a drain terminal of the output MOSFET as an output terminal.

請求項１に記載の半導体リレーであって、
前記昇圧回路と前記充放電回路との間に平滑回路を備えた半導体リレー。 The semiconductor relay according to claim 1,
A semiconductor relay comprising a smoothing circuit between the booster circuit and the charge / discharge circuit.

請求項１または２に記載の半導体リレーであって、
前記充放電回路と前記出力用ＭＯＳＦＥＴとの間に、定電圧化回路を備えた半導体リレー。 A semiconductor relay according to claim 1 or 2,
A semiconductor relay provided with a constant voltage circuit between the charge / discharge circuit and the output MOSFET.

請求項１乃至３のいずれか１項に記載の半導体リレーであって、
前記発振回路、前記昇圧回路、および前記充放電回路は、１つのチップに集積化された半導体リレー。 A semiconductor relay according to any one of claims 1 to 3,
The oscillation circuit, the booster circuit, and the charge / discharge circuit are semiconductor relays integrated on a single chip.

請求項４に記載の半導体リレーであって、
さらに前記出力ＭＯＳＦＥＴが前記チップ内に集積化された半導体リレー。 The semiconductor relay according to claim 4,
Further, a semiconductor relay in which the output MOSFET is integrated in the chip.