JP2012123710A - Design support device for semiconductor device, capacitor arrangement method and program - Google Patents
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Abstract
Description
本発明は、半導体装置の設計支援装置及びキャパシタ配置方法、並びにこのキャパシタ配置方法を実現するためのプログラムに関する。 The present invention relates to a design support apparatus for a semiconductor device, a capacitor arrangement method, and a program for realizing the capacitor arrangement method.
微細プロセスで高速動作するＬＳＩ（Large Scale Integrated）の設計を行う場合、オンチップデカップリングキャパシタを電源ラインに配置する技術が知られている。オンチップデカップリングキャパシタは、キャパシタが持つ充放電機能を利用し、ＬＳＩの電源端子を結ぶ配線である電源ラインに発生するノイズ（電圧変動）を吸収するために、電源ラインに配置されるキャパシタである。 When designing an LSI (Large Scale Integrated) that operates at a high speed in a fine process, a technique of arranging an on-chip decoupling capacitor in a power supply line is known. An on-chip decoupling capacitor is a capacitor placed on a power supply line to absorb noise (voltage fluctuation) generated in the power supply line, which is a wiring connecting LSI power supply terminals, using the charge / discharge function of the capacitor. is there.
この種のキャパシタの配置方法としては、例えば、特許文献１に記載されているものがある。特許文献１に記載されたキャパシタの配置方法では、指定された周波数特性及び配置エリアの組み合わせごとに周波数特性の異なるキャパシタセルを配置している。
As an arrangement method of this type of capacitor, for example, there is one described in
しかしながら、特許文献１に記載されたキャパシタの配置方法では、同一配置エリア内に複数の周波数特性を持つ回路が混在している場合において、周波数帯域（＝ノイズ感度）の高いキャパシタを選択して挿入するなど、必ずしも回路の周波数特性に応じたキャパシタが適切に配置されず、電源ノイズ耐性の高い半導体装置を設計することが困難であった。
However, in the capacitor arrangement method described in
また、一般に周波数帯域の高いキャパシタは低いキャパシタに比べ単位面積当たりの容量値が低いため、必要な容量を満たすためにより多くのキャパシタセルを挿入する必要があった。 In general, a capacitor having a high frequency band has a lower capacitance value per unit area than a capacitor having a low frequency band, so that it is necessary to insert more capacitor cells in order to satisfy a required capacity.
本発明の目的は、上述した課題を解決する半導体装置の設計支援装置、キャパシタ配置方法及びプログラムを提供することにある。 An object of the present invention is to provide a semiconductor device design support device, a capacitor placement method, and a program that solve the above-described problems.
上述した課題を解決するために、本発明の一態様による半導体装置の設計支援装置は、半導体装置のレイアウト情報、及び前記半導体装置の遅延要素から成る遅延ライブラリ情報に基づき、前記半導体装置内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出部と、前記負荷容量値算出部で算出された負荷容量値に基づいて、前記各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置部とを備えたことを特徴とする。 In order to solve the above-described problem, a design support apparatus for a semiconductor device according to an aspect of the present invention is arranged in the semiconductor device based on layout information of the semiconductor device and delay library information including delay elements of the semiconductor device. A load capacity value calculating unit for calculating a load capacity value of each logic cell, and a load capacity value calculated by the load capacity value calculating unit, respectively, determining a frequency band of each logic cell, And a capacitor placement section for placing a capacitor having a frequency characteristic corresponding to the determination result in an empty area in a peripheral portion of a logic cell to be placed as a capacitor.
また、本発明の一態様によるキャパシタ配置方法は、半導体装置のレイアウト情報、及び前記半導体装置の遅延要素から成る遅延ライブラリ情報に基づき、前記半導体装置内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出ステップと、前記負荷容量値算出ステップで算出された負荷容量値に基づいて、前記各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置ステップとを備えたことを特徴とする。 The capacitor placement method according to one aspect of the present invention provides a load capacitance value of each logic cell placed in the semiconductor device based on layout information of the semiconductor device and delay library information including delay elements of the semiconductor device. A load capacity value calculating step for calculating each of the logic cells, and determining a frequency band of each of the logic cells based on the load capacity value calculated in the load capacity value calculating step. A capacitor disposing step of disposing a capacitor having a frequency characteristic corresponding to the determination result in an empty area in the peripheral portion.
また、本発明の一態様によるプログラムは、半導体装置のレイアウト情報、及び前記半導体装置の遅延要素から成る遅延ライブラリ情報に基づき、前記半導体装置内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出手順と、前記負荷容量値算出手順で算出された負荷容量値に基づいて、前記各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置手順とをコンピュータに実行させるためのプログラムである。 Further, the program according to one aspect of the present invention sets the load capacitance value of each logic cell arranged in the semiconductor device based on layout information of the semiconductor device and delay library information including delay elements of the semiconductor device. A load capacity value calculation procedure to be calculated, and a frequency band of each of the logic cells based on the load capacity value calculated in the load capacity value calculation procedure, and a peripheral portion of the logic cell to which a capacitor is to be placed This is a program for causing a computer to execute a capacitor placement procedure for placing a capacitor having a frequency characteristic corresponding to the determination result in the empty space.
本発明によれば、ノイズの周波数帯域に適したキャパシタを配置することができ、電源ノイズ耐性の高い半導体装置を設計することが可能になる。また、配置するキャパシタ数の増加を抑制することができる。 According to the present invention, it is possible to arrange a capacitor suitable for the frequency band of noise, and it is possible to design a semiconductor device with high power noise resistance. In addition, an increase in the number of capacitors to be arranged can be suppressed.
以下、本発明の実施形態について、図面を参照しながら説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の設計支援装置１の概略構成を示すブロック図である。
この図において、半導体装置の設計支援装置１（以下、設計支援装置という）は、配置配線情報／各種ライブラリ情報入力部１０１と、設計規則入力部１０２と、負荷容量値算出部１０３と、デカップリングキャパシタ配置部１０４と、レイアウト情報出力部１０５と、制御部１０６と、メモリ２００とを備えている。また、配置配線情報／各種ライブラリ情報入力部１０１と、設計規則入力部１０２と、負荷容量値算出部１０３と、デカップリングキャパシタ配置部１０４と、レイアウト情報出力部１０５との各部がバスを介してメモリ２００に接続されている。そして、制御部１０６が、配置配線情報／各種ライブラリ情報入力部１０１、設計規則入力部１０２、負荷容量値算出部１０３、デカップリングキャパシタ配置部１０４、及びレイアウト情報出力部１０５の各部の処理を制御する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a block diagram showing a schematic configuration of a semiconductor device
In this figure, a semiconductor device design support apparatus 1 (hereinafter referred to as a design support apparatus) includes a placement and routing information / various library
配置配線情報／各種ライブラリ情報入力部１０１は、ＬＳＩ（半導体装置と呼ぶこともある）のレイアウトを行う際に必要な情報として、配置配線情報２０１（レイアウト情報と呼ぶこともある）、及び遅延ライブラリ情報２０２が入力され、メモリ２００に記憶させる。ここで、配置配線情報２０１及び遅延ライブラリ情報２０２には、負荷容量値算出部１０３によって参照される内容が含まれており、配置配線情報２０１の内容については図２及び図３を参照し、遅延ライブラリ情報２０２の内容については図４を参照して、後述する。
The placement and routing information / various library
設計規則入力部１０２は、ＬＳＩレイアウト中にデカップリングキャパシタセルを配置するための設計規則情報２０３が入力され、メモリ２００に記憶させる。ここで、設計規則情報２０３は、デカップリングキャパシタ配置部１０４で参照する情報が記載され、その内容については図５及び図６を参照して、後述する。
The design
負荷容量値算出部１０３は、配置配線情報２０１（ＬＳＩのレイアウト情報）、及びＬＳＩの遅延要素から成る遅延ライブラリ情報２０２に基づき、ＬＳＩ内に配置されている各論理セル（以下、単にセルと呼ぶこともある）の負荷容量値をそれぞれ算出する。すなわち、負荷容量値算出部１０３は、メモリ２００に記憶された配置配線情報２０１と遅延ライブラリ情報２０２を参照して各セルの負荷容量値を求める。
なお、ＬＳＩの遅延要素とは、例えば、論理セルの入力端子容量、論理セルの出力能力（ドライブ能力）、配線容量などである。
The load capacitance
Note that LSI delay elements include, for example, the input terminal capacitance of a logic cell, the output capability (drive capability) of the logic cell, and the wiring capacitance.
キャパシタ配置部、つまり、デカップリングキャパシタ配置部１０４は、負荷容量値算出部１０３で算出された負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定し、その判定結果に対応した周波数特性を有するデカップリングキャパシタを、対象となる論理セルの周辺部の空き領域に配置する。すなわち、デカップリングキャパシタ配置部１０４は、負荷容量値算出部１０３によって算出した各セルの負荷容量値に基づき、メモリ２００に記憶された配置配線情報２０１におけるＬＳＩレイアウトの空き領域にデカップリングキャパシタを配置して配置配線情報２０１を更新（変更）する、ここで、対象となる論理セルとは、デカップリングキャパシタを配置する対象となる論理セルのことである。
The capacitor arrangement unit, that is, the decoupling
また、デカップリングキャパシタ配置部１０４は、領域設定部１０４ａとキャパシタ配置実行部１０４ｂとを備えている。
領域設定部１０４ａは、上述の各論理セルの周波数帯域をそれぞれ判定する判定結果に基づいて、対応する周波数特性を有するデカップリングキャパシタを配置する対象となる論理セルを選定し、対象となる論理セルの位置に基づいた領域を設定する。
キャパシタ配置実行部１０４ｂは、領域設定部１０４ａで設定された領域の空き部分に、上述の判定結果に対応する周波数特性を有するデカップリングキャパシタを配置する。また、キャパシタ配置実行部１０４ｂは、上述の領域以外の領域の空き部分に、上述の領域の空き部分に配置したデカップリングキャパシタとは周波数特性が異なるデカップリングキャパシタを配置する。すなわち、キャパシタ配置実行部１０４ｂは、例えば、領域設定部１０４ａで設定された領域の空き部分に高周波用のデカップリングキャパシタを配置し、上述の領域以外の領域の空き部分に低周波用のデカップリングキャパシタを配置する。
The decoupling
The
The capacitor
レイアウト情報出力部１０５は、デカップリングキャパシタ配置部１０４により更新された配置配線情報２０１を画面等に出力する。
The layout
次に、配置配線情報２０１、遅延ライブラリ情報２０２及び設計規則情報２０３の内容について説明する。
図２は、配置配線情報２０１の内容例を示す簡略図である。
図２に示すように、セルＡ〜Ｇと配線（ネット）Ｎ１〜Ｎ５が、入力端子ＩＡ１〜ＩＧ１、出力端子ＯＡ１〜ＯＧ１を経由して接続されている。尚、この図２の例は、当該発明の説明に必要な要素のみを簡略化して表示しているものであり、実際のＬＳＩレイアウトの構造をそのまま表しているものではなく、図示した構成要素以外のセルや端子、それら端子への配線も存在している。
Next, the contents of the placement and
FIG. 2 is a simplified diagram showing an example of the contents of the placement and
As shown in FIG. 2, cells A to G and wirings (nets) N1 to N5 are connected via input terminals IA1 to IG1 and output terminals OA1 to OG1. In the example of FIG. 2, only elements necessary for the description of the invention are shown in a simplified manner, and the actual LSI layout structure is not shown as it is. There are also cells and terminals, and wiring to those terminals.
図３は、各セル間に接続されるネットの配線長情報の一例を示す表形式図である。この配線長情報は、配置配線情報２０１の１つとしてレイアウト完了後に確定する情報である。
図４（ａ）、（ｂ）は、遅延ライブラリ情報２０２の内容例を示す表形式図であり、同図（ａ）は各セルの入力端子容量を示し、同図（ｂ）はＬＳＩ内配線の単位長当たりの配線容量を示し、負荷容量値算出部１０３で参照する内容が含まれている。
FIG. 3 is a tabular diagram illustrating an example of wiring length information of nets connected between cells. This wiring length information is information that is determined as one of the placement and
4A and 4B are tabular views showing examples of contents of the
図５及び図６は、設計規則情報２０３の内容例を示す図である。
図５に示す例は、５種類のデカップリングキャパシタセルＤＨ４、ＤＨ２、ＤＨ１、ＤＬ４、及びＤＬ２について、対応する周波数特性（近傍に配置すべきセルの負荷容量値）とセルサイズを示し、図６に示す例は、デカップリングキャパシタセルＤＨ４、ＤＨ２、ＤＨ１、ＤＬ４、及びＤＬ２の物理情報を示している。
5 and 6 are diagrams showing examples of the contents of the
The example shown in FIG. 5 shows the corresponding frequency characteristics (the load capacity value of the cell to be placed in the vicinity) and the cell size for the five types of decoupling capacitor cells DH4, DH2, DH1, DL4, and DL2. The example shown in FIG. 4 shows physical information of the decoupling capacitor cells DH4, DH2, DH1, DL4, and DL2.
次に、本実施形態の動作について、図７〜図１２を参照して説明する。
図７は、本実施形態の全体の動作を示すフローチャートである。
まず、制御部１０６は、配置配線情報／各種ライブラリ情報入力部１０１を用いて、ＬＳＩレイアウトを行う際に必要な情報として配置配線情報２０１及び遅延ライブラリ情報２０２を入力させ、メモリ２００に記憶させる（ステップＳ１１）。
次に、制御部１０６は、設計規則入力部１０２を用いて、ＬＳＩレイアウト中にデカップリングキャパシタセルを配置するための設計規則情報２０３を入力させ、メモリ２００に記憶させる。（ステップＳ１２）。
Next, the operation of the present embodiment will be described with reference to FIGS.
FIG. 7 is a flowchart showing the overall operation of the present embodiment.
First, the
Next, the
続いて、制御部１０６は、負荷容量値算出部１０３を用いて、メモリ２００に記憶されている配置配線情報２０１と遅延ライブラリ情報２０２を参照して各セルの負荷容量値を求める（ステップＳ１３）。この負荷容量値は、出力端子に繋がる配線の配線容量と接続先セルの入力端子容量との和で求めることができる。配線容量は単位長さ当たりの配線容量値（図４（ａ）参照）と配線長（図３参照）の積で計算され、入力端子容量は端子ごとに固有の値（図４（ｂ）参照）を持つ。図２に示したＬＳＩレイアウト内におけるセルでの計算例を示すと、セルＡについて、出力端子ＯＡ１に繋がるネットＮ１の配線長は、図３を参照すると８であるため、配線容量は８×３＝２４となる。また、接続される端子ＩＢ１の入力端子容量は３であるため、負荷容量は２４＋３＝２７と計算される。同様の計算方法によって、セルＢ、セルＣ、セルＤ、セルＥの負荷容量はそれぞれ９、１２、３２、２３と計算される。
Subsequently, the
次に、制御部１０６は、デカップリングキャパシタ配置部１０４を用いて、負荷容量値算出部１０３によって算出した各セルの負荷容量値に基づき、ＬＳＩレイアウトの空き領域、つまり配置配線情報２０１の空き領域にデカップリングキャパシタを配置して、配置配線情報２０１を更新（変更）する（ステップＳ１４）。
Next, based on the load capacity value of each cell calculated by the load capacitance
このキャパシタ配置処理においては、負荷容量値算出部１０３で計算された各セルの負荷容量値に対応したデカップリングキャパシタを、周波数特性の高いものから順にセルの近傍に配置して配置配線情報２０１を更新（変更）する。すなわち、本実施形態では、デカップリングキャパシタセルとして、周波数特性が異なる２種類を用意している。つまり第１のキャパシタとして高周波用のデカップリングキャパシタ、第２のキャパシタとして低周波用のデカップリングキャパシタの２種類を用意してあるものとする。すなわち、デカップリングキャパシタは、周波数特性の異なる複数種類（この例では、高周波用と低周波用の２種類）のデカップリングキャパシタに分類される。
In this capacitor placement processing, decoupling capacitors corresponding to the load capacitance value of each cell calculated by the load capacitance
そして、デカップリングキャパシタ配置部１０４の領域設定部１０４ａは、対象となる論理セルの位置に基づいた領域を設定する。また、デカップリングキャパシタ配置部１０４のキャパシタ配置実行部１０４ｂは、領域設定部１０４ａで設定された領域の空き部分に高周波用のデカップリングキャパシタを配置し、上記の領域以外の領域の空き部分に低周波用のデカップリングキャパシタを配置する。
Then, the
以下、このキャパシタ配置処理について、図８を参照して詳細に説明する。
図８は、本実施形態におけるキャパシタ配置処理（図７のステップＳ１４）の詳細を示すフローチャートである。
Hereinafter, the capacitor arrangement process will be described in detail with reference to FIG.
FIG. 8 is a flowchart showing details of the capacitor arrangement process (step S14 in FIG. 7) in the present embodiment.
はじめに、デカップリングキャパシタ配置部１０４は、メモリ２００に記憶されている設計規則情報２０３を参照し、高周波用のデカップリングキャパシタＤＨ４、ＤＨ２、ＤＨ１から配置を行う。具体的には、まず、デカップリングキャパシタ配置部１０４は、負荷容量値算出部１０３で算出された各論理セルの負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定し、キャパシタが配置される対象となるセルを選定する（ステップＳ２１）。つまり、デカップリングキャパシタ配置部１０４は、負荷容量値算出部１０３で算出された各論理セルの負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定する。そして、デカップリングキャパシタ配置部１０４の領域設定部１０４ａは、その判定結果に基づいて、デカップリングキャパシタを配置する対象となる論理セルを選定する。本例では、図５に示す設計規則情報２０３により、高周波用のデカップリングキャパシタの対象となるセルの負荷容量値は、２０未満であることが判るので、セルＢ、セルＣが対象となるセルとなる。
First, the decoupling
次に、デカップリングキャパシタ配置部１０４の領域設定部１０４ａは、図９に示すように、対象となるセルであるセルＢ、セルＣを中心とした、長さＬとなる領域を設定する（ステップＳ２２）。つまり、領域設定部１０４ａは、対象となる論理セルの位置に基づいた領域を設定する。長さＬの値については、事前に作成されたデカップリングキャパシタの容量値やシミュレーションもしくはテスト用ＬＳＩによって計測された充電電流の平均値、及びデカップリングキャパシタを配置するＬＳＩ内部の配置密度（自動レイアウトでは約４０％〜５０％）から総合的に決定される。長さＬは、周波数特性毎に異なる値でもよく、また縦横で別々の長さを用いてもよい。
Next, as shown in FIG. 9, the
次に、デカップリングキャパシタ配置部１０４のキャパシタ配置実行部１０４ｂは、それら設定された領域の空き部分に高周波用のデカップリングキャパシタを配置する（ステップＳ２３）。配置についてキャパシタ配置実行部１０４ｂは、図１０に示すようにセルサイズの大きいものから順に配置する。図１０に示す例では、空き領域の左側から順に高周波用のデカップリングキャパシタであるＤＨ４、ＤＨ２、ＤＨ１が埋められている。
Next, the capacitor
次に、デカップリングキャパシタ配置部１０４のキャパシタ配置実行部１０４ｂは、図１１に示すように、残りの領域（上述の設定された領域以外のＬＳＩレイアウト内の領域）について、低周波用のデカップリングキャパシタＤＬ４、ＤＬ２を配置する（ステップＳ２４）。配置の方法としては、先の高速帯域用デカップリングキャパシタと同様、セルサイズの大きいものから順に（ＤＬ４、ＤＬ２の順に）配置していく。
Next, as shown in FIG. 11, the capacitor
なお、本例では、若干の空き領域が残っているので、図１２に示すように、さらに、キャパシタ配置実行部１０４ｂは、セルサイズの小さいデカップリングキャパシタセル（この場合はセルＤＨ１）を任意で配置してもよい。これにより、空き領域を有効に使用することができ、デカップリングキャパシタの容量値を増やすことができる。そのため、ＬＳＩ動作中に発生する電源ノイズを抑える効果を向上することができる。
また、本実施形態では、デカップリングキャパシタを高周波用、低周波用の２種類としているが、３種類以上ある場合でも、高周波用のセルから順にデカップリングキャパシタの配置領域を設定し、対応するデカップリングキャパシタを配置していけばよい。すなわち、この場合、デカップリングキャパシタ配置部１０４は、複数種類のデカップリングキャパシタのうち、高い周波数特性を有するキャパシタから低い周波数特性を有するキャパシタの順に配置する。
＜第１の実施形態における利点＞
In this example, since some free space remains, as shown in FIG. 12, the capacitor
In this embodiment, two types of decoupling capacitors are used for high frequency and low frequency, but even when there are three or more types, the arrangement region of the decoupling capacitor is set in order from the high frequency cell, and the corresponding decoupling capacitor is set. What is necessary is just to arrange | position a ring capacitor. That is, in this case, the decoupling
<Advantages in First Embodiment>
以上のように、本実施形態によれば、設計支援装置１は、負荷容量値算出部１０３とデカップリングキャパシタ配置部１０４（キャパシタ配置部）を備える。負荷容量値算出部１０３が、配置配線情報２０１（ＬＳＩのレイアウト情報）、及びＬＳＩの遅延要素から成る遅延ライブラリ情報２０２に基づき、ＬＳＩ内に配置されている各論理セルの負荷容量値をそれぞれ算出する。また、デカップリングキャパシタ配置部１０４が、負荷容量値算出部１０３で算出された負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定する。そして、デカップリングキャパシタ配置部１０４は、その判定結果に対応した周波数特性を有するデカップリングキャパシタ（キャパシタ）を、対象となる論理セルの周辺部の空き領域に配置する。すなわち、設計支援装置１では、周波数特性の異なるデカップリングキャパシタセルを複数準備し、それらをＬＳＩ内部領域に配置する際、論理回路内の各セルの負荷容量値から、そのセル（ノイズ源）の周波数帯域を判定し、その周波数帯域に応じたデカップリングキャパシタを配置するようにした。
As described above, according to the present embodiment, the
これにより、設計支援装置１は、ノイズ源の周波数帯域に適したデカップリングキャパシタをそのノイズ源の周辺部に配置することができる。そのため、デカップリングキャパシタを配置する数を増加させなくても、デカップリングキャパシタは、論理セルの充電期間（後述する充電期間ｔｒ）に応じて電源ノイズ（ＩＲ（アイアール）ドロップ）を効率的に吸収することができる。よって、ＬＳＩ動作中に発生する電源ノイズを抑える電源ノイズ耐性の高いＬＳＩを設計することが可能となる。なお、ＩＲドロップとは、ＬＳＩ上の論理回路が動作する際に発生する電流パルスによって、電源電圧が一時的に降下する現象である。
Thereby, the
また、本実施形態において、デカップリングキャパシタ配置部１０４は、領域設定部１０４ａが、上述の周波数帯域の判定結果に基づいて、対応する周波数特性を有するデカップリングキャパシタを配置する対象となる論理セルを選定し、対象となる論理セルの位置に基づいた領域を設定する。そして、デカップリングキャパシタ配置部１０４のキャパシタ配置実行部１０４ｂは、領域設定部１０４ａで設定された領域の空き部分に、対応する周波数特性を有するデカップリングキャパシタ（高周波用のデカップリングキャパシタ）を配置する。
これにより、対象となる論理セルの周波数帯域に対応した周波数特性を有するデカップリングキャパシタを、該対象となる論理セルの周辺部の空き領域に簡易且つ適切に配置することができる。対象となる論理セルの周辺部の空き領域にデカップリングキャパシタを適切に配置できるため、デカップリングキャパシタは、論理セルの充電期間に応じて電源ノイズ（ＩＲドロップ）をさらに効率的に吸収することができる。
Further, in the present embodiment, the decoupling
As a result, a decoupling capacitor having a frequency characteristic corresponding to the frequency band of the target logic cell can be easily and appropriately arranged in an empty area around the target logic cell. Since the decoupling capacitor can be appropriately disposed in the empty area around the target logic cell, the decoupling capacitor can more efficiently absorb power supply noise (IR drop) according to the charge period of the logic cell. it can.
また、本実施形態において、キャパシタ配置実行部１０４ｂは、上述の領域以外の領域の空き部分に、領域の空き部分に配置したデカップリングキャパシタとは周波数特性が異なるデカップリングキャパシタ（低周波用のデカップリングキャパシタ）を配置する。
これにより、対象となる論理セルの周辺部以外に、異なる周波数特性を執するデカップリングキャパシタを簡易に配置することができる。そのため、設計支援装置１は、複数の周波数特性を持つ回路において、論理セルの充電期間に応じて電源ノイズ（ＩＲドロップ）を効率的に低減することができる。
In the present embodiment, the capacitor
As a result, decoupling capacitors having different frequency characteristics can be easily arranged in addition to the periphery of the target logic cell. Therefore, the
また、本実施形態において、デカップリングキャパシタは、周波数特性の異なる複数種類（高周波用セルと低周波用セル）のキャパシタに分類され、デカップリングキャパシタ配置部１０４は、複数種類のキャパシタのうち、高い周波数特性を有するデカップリングキャパシタ（高周波用セル）から低い周波数特性を有するデカップリングキャパシタ（低周波用セル）の順に配置する。
一般に、高周波用のデカップリングキャパシタは、低周波用のデカップリングキャパシタに比べて単位面積当たりの容量値が小さい。そのため、必要な容量を満たすために、高周波用のデカップリングキャパシタは、低周波用より多くのデカップリングキャパシタセルを配置する必要がある。したがって、上述のように、高周波用セルから低周波用セルの順に配置することにより、空き領域により多くのデカップリングキャパシタセルを効率的に配置することができる。すまり、デカップリングキャパシタの総容量値を大きくすることができる。
In the present embodiment, the decoupling capacitors are classified into a plurality of types of capacitors (high frequency cell and low frequency cell) having different frequency characteristics, and the decoupling
Generally, a high-frequency decoupling capacitor has a smaller capacitance value per unit area than a low-frequency decoupling capacitor. Therefore, in order to satisfy the required capacity, it is necessary to dispose more decoupling capacitor cells in the high frequency decoupling capacitor than in the low frequency. Therefore, as described above, by disposing the high-frequency cell and the low-frequency cell in this order, more decoupling capacitor cells can be efficiently disposed in the empty area. In short, the total capacitance value of the decoupling capacitor can be increased.
また、本実施形態において、デカップリングキャパシタ配置部１０４は、デカップリングキャパシタセルをサイズの大きいデカップリングキャパシタセル（例えば、ＤＨ４）から小さいデカップリングキャパシタセル（例えば、ＤＨ１）の順に配置する。
これにより、デカップリングキャパシタ配置部１０４は、空き領域により多くのデカップリングキャパシタセルを効率的に配置することができる。すまり、デカップリングキャパシタの総容量値を大きくすることができる。
In the present embodiment, the decoupling
As a result, the decoupling
また、本実施形態において、遅延ライブラリ情報２０２には、論理セルの入力端子容量、及びＬＳＩ（半導体装置）内配線の単位配線長当たりの配線容量が含まれる。そして、負荷容量値算出部１０３は、配置配線情報２０１（レイアウト情報）及び遅延ライブラリ情報２０２に基づき、各論理セルの出力端子の負荷容量値を算出する。
これにより、負荷容量値算出部１０３は、論理セルの出力端子の負荷容量値を的確に算出することができる。したがって、負荷容量値算出部１０３は、より正確に負荷容量値の算出することができる。
In the present embodiment, the
Thereby, the load capacity
［第２の実施形態］ [Second Embodiment]
次に、本発明の第２の実施形態について説明する。
図１３は、本発明の第２の実施形態に係る半導体装置の設計支援装置１の概略構成を示すブロック図である。この図において、図１と共通する要素には同一の符号を付し、その説明を省略する。
本実施形態は、図１の構成において、デカップリングキャパシタ配置部１０４の構成のみが異なり、その他の構成は同一である。
Next, a second embodiment of the present invention will be described.
FIG. 13 is a block diagram showing a schematic configuration of a semiconductor device
This embodiment differs from the configuration of FIG. 1 only in the configuration of the decoupling
本実施形態のデカップリングキャパシタ配置部１０４は、セル比率算出部１０４ｃとキャパシタ配置実行部１０４ｄとを備えている。
セル比率算出部１０４ｃは、各論理セルの周波数帯域に基づいて各論理セルを、第１の論理セルとしての高周波帯域用セルと、第２の論理セルとしての低周波帯域用セルに分類し、単位エリア内の高周波帯域用セルと低周波帯域用セルの比率を求める。すなわち、セル比率算出部１０４ｃは、各論理セルの周波数帯域に基づいて、各論理セルを周波数帯域の異なる複数のセルグループ（高周波帯域用セルと低周波帯域用セル）に分類する。そして、セル比率算出部１０４ｃは、予め定められた単位エリア内における各セルグループの比率（例えば、高周波帯域用セルと低周波帯域用セルとの使用比率）を求める。
キャパシタ配置実行部１０４ｄは、単位エリア内の高周波帯域用セルと低周波帯域用セルの比率にしたがって、対象となる論理セルの周波数帯域に対応した周波数特性を有するキャパシタを、対象論理セルの周辺部の空き領域にそれぞれ配置する。すなわち、キャパシタ配置実行部１０４ｄは、各セルグループの比率にしたがって、対象となる論理セルの周波数帯域に対応した周波数特性を有するキャパシタを、対象となる論理セルの周辺部の空き領域にそれぞれ配置する。
The decoupling
The cell
The capacitor
次に、本実施形態の動作について図１４を参照しつつ説明する。
図１４は、第２の実施形態の動作を示すフローチャートである。
まず、制御部１０６は、第１の実施形態と同様に、配置配線情報／各種ライブラリ情報入力部１０１を用いて、配置配線情報２０１及び遅延ライブラリ情報２０２を入力させ、メモリ２００に記憶させる（ステップＳ３１）。
次に、制御部１０６は、設計規則入力部１０２を用いて、ＬＳＩレイアウト中にデカップリングキャパシタセルを設置するための設計規則情報２０３を入力させ、メモリ２００に記憶させる（ステップＳ３２）。
次に、制御部１０６は、配置配線情報２０１から、単位エリア内に存在するセルについて、セル出力端子側に繋がる他セルの種類、セル数及びそれらに繋がる実配線長（もしくは予測配線長）を求める（ステップＳ３３）。
Next, the operation of the present embodiment will be described with reference to FIG.
FIG. 14 is a flowchart showing the operation of the second embodiment.
First, as in the first embodiment, the
Next, the
Next, for the cells existing in the unit area, the
続いてセル比率算出部１０４ｃは、遅延ライブラリ情報２０２に記憶される各セルの入力端子容量、単位配線長当たりの配線容量及び回路内遅延情報を用い、対象となるセルの負荷容量値を求め、その負荷容量値から対象となるセルにおける信号波形の立ち上がり時間（信号が０レベルから１レベルに動くまでの時間）を算出する（ステップＳ３４）。そして、セル比率算出部１０４ｃは、信号波形の立ち上がり時間が一定値より速いものを高速帯域用セル、遅いものを低速帯域用セルに分類する（ステップＳ３５）。
Subsequently, the cell
さらに、セル比率算出部１０４ｃは、全てのセルについて、ステップＳ３３からステップＳ３４までの処理を繰り返し、単位エリア内の高速帯域用セル数、低速帯域用セル数を求める（ステップＳ３６）。そして、セル比率算出部１０４ｃは、単位エリア内に存在する高速帯域用セルと低速帯域用セルの比率から、単位エリア内に必要なデカップリングキャパシタの比率を求め、キャパシタ配置実行部１０４ｄは、その比率にしたがって単位エリア内にデカップリングキャパシタを配置する（ステップＳ３８）。この配置においては、高速帯域用キャパシタセルを高速帯域用セルの周辺に、低速帯域用キャパシタセルを低速帯域用セルの周辺にそれぞれ配置する。
Further, the cell
なお、デカップリングキャパシタとして高速帯域用セル、低速帯域用セルの２種類を予め準備しておいたが、２種類以上用意しても構わない。また、上述のキャパシタ配置処理では、単位エリア内に存在する高速帯域用セルと低速帯域用セルの比率に基づいて、単位エリア内にデカップリングキャパシタを配置するようにしたが、単位エリア内の高速帯域用セル、低速帯域用セルの総負荷容量値を求め、その比率にしたがってデカップリングキャパシタを配置するようにしてもよい。すなわち、上述の各セルグループの比率を、単位エリア内における各セルグループの総負荷容量値の比率としてもよい。
＜第２の実施形態における利点＞
Note that two types of high-speed band cells and low-speed band cells have been prepared in advance as decoupling capacitors, but two or more types may be prepared. In the capacitor placement process described above, the decoupling capacitor is placed in the unit area based on the ratio of the high speed band cell and the low speed band cell existing in the unit area. The total load capacity value of the band cell and the low speed band cell may be obtained, and the decoupling capacitor may be arranged according to the ratio. That is, the ratio of each cell group described above may be the ratio of the total load capacity value of each cell group in the unit area.
<Advantages in Second Embodiment>
以上のように、第２の実施形態によれば、周波数特性の異なるデカップリングキャパシタセルを複数用意し、それらをＬＳＩ内部領域に挿入する際、論理回路内の各セルの立ち上がり時間から対象となるセル（ノイズ源）の周波数帯域を求め、その帯域に応じたデカップリングキャパシタを配置する。これにより、ノイズの周波数帯域に適したキャパシタを設置することができ、キャパシタは、配置する数を増加させなくても、論理セルの立ち上がり時間に応じて電源ノイズ（ＩＲドロップ）を効率的に吸収することができる。電源ノイズ耐性の高いＬＳＩを設計することが可能となる。 As described above, according to the second embodiment, when a plurality of decoupling capacitor cells having different frequency characteristics are prepared and inserted into the LSI internal region, the target is determined from the rise time of each cell in the logic circuit. A frequency band of the cell (noise source) is obtained, and a decoupling capacitor corresponding to the band is arranged. This makes it possible to install a capacitor that is suitable for the noise frequency band, and the capacitor efficiently absorbs power supply noise (IR drop) according to the rise time of the logic cell without increasing the number of capacitors. can do. It is possible to design an LSI with high power noise resistance.
また、本実施形態において、デカップリングキャパシタ配置部１０４は、セル比率算出部１０４ｃとキャパシタ配置実行部１０４ｄとを備えている。セル比率算出部１０４ｃが、各論理セルの周波数帯域に基づいて、各論理セルを周波数帯域の異なる複数のセルグループ（高周波帯域用セルと低周波帯域用セル）に分類する。さらに、セル比率算出部１０４ｃが、予め定められた単位エリア内における各セルグループの比率（高周波帯域用セルと低周波帯域用セルとの使用比率）を求める。そして、キャパシタ配置実行部１０４ｄが、各セルグループの比率にしたがって、対象となる論理セルの周波数帯域に対応した周波数特性を有するキャパシタを、対象となる論理セルの周辺部の空き領域にそれぞれ配置する。
これにより、対象となる論理セルの周波数帯域に対応した周波数特性を有するキャパシタを、該対象論理セルの周辺部の空き領域に簡易且つ適切に配置することができる。対象となる論理セルの周辺部の空き領域にデカップリングキャパシタを適切に配置できるため、デカップリングキャパシタは、論理セルの充電期間に応じて電源ノイズ（ＩＲドロップ）をさらに効率的に吸収することができる。
In the present embodiment, the decoupling
As a result, a capacitor having a frequency characteristic corresponding to the frequency band of the target logic cell can be easily and appropriately arranged in an empty area around the target logic cell. Since the decoupling capacitor can be appropriately disposed in the empty area around the target logic cell, the decoupling capacitor can more efficiently absorb power supply noise (IR drop) according to the charge period of the logic cell. it can.
また、本実施形態において、上述の各セルグループの比率を、単位エリア内における各セルグループの総負荷容量値の比率としてもよい。これにより、上述の各セルグループの比率を各セルグループの使用比率とした場合と同等の作用効果を奏する。 In the present embodiment, the ratio of each cell group described above may be the ratio of the total load capacity value of each cell group in the unit area. Thereby, there exists an effect equivalent to the case where the ratio of each above-mentioned cell group is made into the use ratio of each cell group.
なお、本発明の技術的原理について補足説明する。
論理回路の動作時に発生する電源パルスの詳細については「デジタルシステム工学 基礎編」（丸善株式会社）に記載されている。図１５（ａ）〜（ｄ）は、同書に掲載された、論理ゲート（インバータ）がスイッチングしたときの電圧波形と電流波形を示すグラフである。
この４つのグラフ（ａ）〜（ｄ）は、それぞれ入力電圧、出力電圧、貫通電流、充電電流を示す。電流波形のうち、貫通電流は充電電流より充分小さい値であるため、充電電流が電流パルスと等しいとみなせる。個々の回路のスイッチング時に発生する充電電流が局所的に過大となることがＩＲドロップの直接の原因であり、デカップリングキャパシタの持つ充放電機能が論理回路のスイッチングによる充電電流の過大を抑える働きをもつ。
The technical principle of the present invention will be supplementarily described.
Details of the power supply pulses generated during the operation of the logic circuit are described in "Digital System Engineering Fundamentals" (Maruzen Co., Ltd.). 15A to 15D are graphs showing voltage waveforms and current waveforms when the logic gate (inverter) is switched, which is published in the same document.
These four graphs (a) to (d) show the input voltage, output voltage, through current, and charging current, respectively. Among the current waveforms, the through current is a value sufficiently smaller than the charging current, so that it can be considered that the charging current is equal to the current pulse. The direct cause of the IR drop is that the charging current generated during switching of each circuit is locally excessive, and the charge / discharge function of the decoupling capacitor serves to suppress excessive charging current due to switching of the logic circuit. Have.
また、同書において、前述の充電電流の波形は、電流の最大値Ｉｐｋを高さとした形を持つ三角形で示され、充電電流が流れる期間（充電期間）をｔｒ、入力電圧の最大値をＶｐ、論理ゲートの出力端子に接続する負荷容量をＣｌｄとする以下の式（１）で示すことができると記載されている。 Further, in the same book, the waveform of the charging current is shown by a triangle having a shape with the maximum current value Ipk as a height, the period during which the charging current flows (charging period) is tr, the maximum value of the input voltage is Vp, It is described that the load capacitance connected to the output terminal of the logic gate can be expressed by the following formula (1) where Cld is used.
Ｉｐｋ ＝ １．１ × Ｃｌｄ × Ｖｐ ／ ｔｒ ・・・ （１） Ipk = 1.1 × Cld × Vp / tr (1)
この式（１）をｔｒについて変形すると、式（２）となる。 When this equation (1) is transformed with respect to tr, equation (2) is obtained.
ｔｒ ＝ １．１ × Ｃｌｄ × Ｖｐ ／ Ｉｐｋ ・・・ （２） tr = 1.1 × Cld × Vp / Ipk (2)
このことは、充電電流が流れる期間ｔｒは負荷容量Ｃｌｄと比例の関係であることを表している。デカップリングキャパシタの充放電時間は、回路のスイッチングによる充電期間であるｔｒより速い値であることが求められる。尚、デカップリングキャパシタの周波数特性とはｔｒの逆数をそのまま示している。 This indicates that the period tr during which the charging current flows is proportional to the load capacity Cld. The charging / discharging time of the decoupling capacitor is required to be a value faster than tr, which is a charging period by circuit switching. The frequency characteristic of the decoupling capacitor indicates the reciprocal of tr as it is.
一方、０．３５μｍ（マイクロメートル）プロセスで設計されたデカップリングキャパシタの周波数特性（ｆＲＣ）及び容量値（Ｃ）の一例を図１６に示す。容量値と周波数特性はゲート幅Ｗとゲート長Ｌに依存しており、高い周波数特性を示すキャパシタセルでは容量値は低くなっている。このことは、単に反応速度の速い（高い周波数特性を持つ）デカップリングキャパシタだけを用意すればよい訳ではなく、前述した論理回路の充電期間（すなわち負荷容量Ｃｌｄの値）に見合った特性を持つデカップリングキャパシタをノイズ源である論理回路の近傍に配置することが容量効率の面では重要となることを示している。 On the other hand, FIG. 16 shows an example of the frequency characteristic (fRC) and capacitance value (C) of a decoupling capacitor designed by a 0.35 μm (micrometer) process. The capacitance value and the frequency characteristic depend on the gate width W and the gate length L, and the capacitance value is low in the capacitor cell exhibiting high frequency characteristics. This does not mean that only a decoupling capacitor having a high response speed (having a high frequency characteristic) is prepared, and has a characteristic commensurate with the charging period of the logic circuit (that is, the value of the load capacitance Cld). This indicates that it is important in terms of capacity efficiency to dispose a decoupling capacitor in the vicinity of a logic circuit that is a noise source.
なお、本発明の実施形態によれば、キャパシタ配置方法は、ＬＳＩ（半導体装置）の配置配線情報２０１（レイアウト情報）、及びＬＳＩの遅延要素から成る遅延ライブラリ情報２０２に基づき、ＬＳＩ内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出ステップ（Ｓ１３）と、負荷容量値算出ステップで算出された負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置ステップ（Ｓ１４）とを備える。
これにより、キャパシタ配置方法では、ノイズ源の周波数帯域に適したデカップリングキャパシタをそのノイズ源の周辺部に配置することができる。そのため、デカップリングキャパシタを配置する数を増加させなくても、デカップリングキャパシタは、論理セルの充電期間に応じて電源ノイズ（ＩＲドロップ）を効率的に吸収することができる。よって、ＬＳＩ動作中に発生する電源ノイズを抑える電源ノイズ耐性の高いＬＳＩを設計することが可能となる。
According to the embodiment of the present invention, the capacitor placement method is placed in the LSI based on the placement wiring information 201 (layout information) of the LSI (semiconductor device) and the
Thereby, in the capacitor arrangement method, a decoupling capacitor suitable for the frequency band of the noise source can be arranged in the periphery of the noise source. Therefore, the decoupling capacitor can efficiently absorb power supply noise (IR drop) according to the charging period of the logic cell without increasing the number of the decoupling capacitors. Therefore, it is possible to design an LSI with high power noise resistance that suppresses power noise generated during LSI operation.
また、本発明の実施形態によれば、プログラムは、ＬＳＩ（半導体装置）の配置配線情報２０１（レイアウト情報）、及びＬＳＩの遅延要素から成る遅延ライブラリ情報２０２に基づき、ＬＳＩ内に配置されている各論理セルの負荷容量値をそれぞれ算出する負荷容量値算出手順と、負荷容量値算出手順で算出された負荷容量値に基づいて、各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置手順とをコンピュータに実行させるためのプログラムである。
これにより、デカップリングキャパシタを配置する数を増加させなくても、デカップリングキャパシタは、論理セルの充電期間に応じて電源ノイズ（ＩＲドロップ）を効率的に吸収することができる。よって、ＬＳＩ動作中に発生する電源ノイズを抑える電源ノイズ耐性の高いＬＳＩを設計することが可能となる。
Further, according to the embodiment of the present invention, the program is arranged in the LSI based on the placement and routing information 201 (layout information) of the LSI (semiconductor device) and the
Thereby, even if it does not increase the number which arrange | positions a decoupling capacitor, the decoupling capacitor can absorb power supply noise (IR drop) efficiently according to the charging period of a logic cell. Therefore, it is possible to design an LSI with high power noise resistance that suppresses power noise generated during LSI operation.
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。 The present invention is not limited to the above embodiments, and can be modified without departing from the spirit of the present invention.
上述の半導体装置の設計支援装置１は内部に、コンピュータシステムを有している。そして、上述した半導体装置の設計支援装置１の処理過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
The semiconductor device
１ 半導体装置の設計支援装置
１０１ 配置配線情報／各種ライブラリ情報入力部
１０２ 設計規則入力部
１０３ 負荷容量値算出部
１０４ デカップリングキャパシタ配置部
１０４ａ 領域設定部
１０４ｂ、１０４ｄ キャパシタ配置実行部
１０４ｃ セル比率算出部
１０５ レイアウト情報出力部
１０６ 制御部
２００ メモリ
２０１ 配置配線情報
２０２ 遅延ライブラリ情報
２０３ 設計規則情報
DESCRIPTION OF
Claims (9)
前記負荷容量値算出部で算出された負荷容量値に基づいて、前記各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置部とを備えたことを特徴とする半導体装置の設計支援装置。 A load capacitance value calculation unit for calculating a load capacitance value of each logic cell arranged in the semiconductor device based on layout information of the semiconductor device and delay library information including delay elements of the semiconductor device;
Based on the load capacity value calculated by the load capacity value calculation unit, the frequency band of each logic cell is determined, and in the empty area in the peripheral part of the logic cell to which the capacitor is placed, the determination result A design support device for a semiconductor device, comprising: a capacitor placement unit for placing a capacitor having a corresponding frequency characteristic.
前記判定結果に基づいて、前記周波数特性を有するキャパシタを配置する対象となる論理セルを選定し、前記対象となる論理セルの位置に基づいた領域を設定する領域設定部と、
前記領域設定部で設定された領域の空き部分に、前記周波数特性を有するキャパシタを配置するキャパシタ配置実行部と
を備えることを特徴とする請求項１に記載の半導体装置の設計支援装置。 The capacitor placement part is:
Based on the determination result, an area setting unit that selects a logic cell as a target for placing a capacitor having the frequency characteristic, and sets an area based on the position of the target logic cell;
2. The design support apparatus for a semiconductor device according to claim 1, further comprising: a capacitor placement execution unit that places the capacitor having the frequency characteristic in an empty portion of the region set by the region setting unit.
前記領域以外の領域の空き部分に、前記領域の空き部分に配置したキャパシタとは周波数特性が異なるキャパシタを配置する
ことを特徴とする請求項２に記載の半導体装置の設計支援装置。 The capacitor placement execution unit includes:
The design support apparatus for a semiconductor device according to claim 2, wherein a capacitor having a frequency characteristic different from that of the capacitor arranged in the empty part of the area is arranged in an empty part of the area other than the area.
前記キャパシタ配置部は、
前記複数種類のキャパシタのうち、高い周波数特性を有するキャパシタから低い周波数特性を有するキャパシタの順に配置する
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の設計支援装置。 The capacitors having the frequency characteristics are classified into a plurality of types of capacitors having different frequency characteristics.
The capacitor placement part is:
4. The semiconductor device design support according to claim 1, wherein, among the plurality of types of capacitors, the capacitors having high frequency characteristics are arranged in the order of capacitors having low frequency characteristics. 5. apparatus.
前記各論理セルの周波数帯域に基づいて、前記各論理セルを周波数帯域の異なる複数のセルグループに分類し、予め定められた単位エリア内における各セルグループの比率を求めるセル比率算出部と、
前記各セルグループの比率にしたがって、前記対象となる論理セルの周波数帯域に対応した周波数特性を有するキャパシタを、前記対象となる論理セルの周辺部の空き領域にそれぞれ配置するキャパシタ配置実行部と
を備えることを特徴とする請求項１に記載の半導体装置の設計支援装置。 The capacitor placement part is:
Based on the frequency band of each logical cell, each logical cell is classified into a plurality of cell groups having different frequency bands, and a cell ratio calculating unit for obtaining a ratio of each cell group in a predetermined unit area;
A capacitor placement execution unit for placing capacitors having a frequency characteristic corresponding to the frequency band of the target logic cell according to the ratio of each cell group, in a free area around the target logic cell; The semiconductor device design support apparatus according to claim 1, further comprising:
前記負荷容量値算出部は、前記レイアウト情報及び前記遅延ライブラリ情報に基づき、前記各論理セルの出力端子の負荷容量値を算出することを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置の設計支援装置。 The delay library information includes an input terminal capacity of a logic cell and a wiring capacity per unit wiring length of the wiring in the semiconductor device.
The load capacitance value calculation unit calculates a load capacitance value of an output terminal of each logic cell based on the layout information and the delay library information. The semiconductor device design support apparatus according to claim 1.
前記負荷容量値算出ステップで算出された負荷容量値に基づいて、前記各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置ステップとを備えたことを特徴とするキャパシタ配置方法。 A load capacitance value calculating step for calculating a load capacitance value of each logic cell arranged in the semiconductor device based on layout information of the semiconductor device and delay library information including delay elements of the semiconductor device;
Based on the load capacity value calculated in the load capacity value calculating step, the frequency band of each logic cell is determined, and the determination result is determined in the empty area around the logic cell to which the capacitor is to be placed. And a capacitor placement step of placing a capacitor having a corresponding frequency characteristic.
前記負荷容量値算出手順で算出された負荷容量値に基づいて、前記各論理セルの周波数帯域をそれぞれ判定し、キャパシタを配置する対象となる論理セルの周辺部の空き領域に、当該判定結果に対応した周波数特性を有するキャパシタを配置するキャパシタ配置手順とを
コンピュータに実行させるためのプログラム。 A load capacitance value calculating procedure for calculating a load capacitance value of each logic cell arranged in the semiconductor device based on layout information of the semiconductor device and delay library information including delay elements of the semiconductor device;
Based on the load capacity value calculated in the load capacity value calculation procedure, the frequency band of each logic cell is determined, and the determination result is displayed in the empty area around the logic cell where the capacitor is to be placed. A program for causing a computer to execute a capacitor placement procedure for placing a capacitor having a corresponding frequency characteristic.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000277618A (en) * | 1999-03-24 | 2000-10-06 | Matsushita Electric Ind Co Ltd | Lsi arrangement method |
| JP2001125943A (en) * | 1999-10-28 | 2001-05-11 | Nec Corp | Method for designing power supply decoupling circuit and design aiding system |
| JP2001282882A (en) * | 2000-01-27 | 2001-10-12 | Matsushita Electric Ind Co Ltd | Design support device to support design of printed circuit board suited to noise reduction |
| JP2003158188A (en) * | 2001-11-21 | 2003-05-30 | Matsushita Electric Ind Co Ltd | Semiconductor device, forming method for pattern for the semiconductor device, manufacturing method for the semiconductor, and pattern forming device for the semiconductor device |
| JP2010093110A (en) * | 2008-10-09 | 2010-04-22 | Nec Corp | Capacitor arrangement method |
-
2010
- 2010-12-10 JP JP2010275524A patent/JP5640712B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000277618A (en) * | 1999-03-24 | 2000-10-06 | Matsushita Electric Ind Co Ltd | Lsi arrangement method |
| JP2001125943A (en) * | 1999-10-28 | 2001-05-11 | Nec Corp | Method for designing power supply decoupling circuit and design aiding system |
| JP2001282882A (en) * | 2000-01-27 | 2001-10-12 | Matsushita Electric Ind Co Ltd | Design support device to support design of printed circuit board suited to noise reduction |
| JP2003158188A (en) * | 2001-11-21 | 2003-05-30 | Matsushita Electric Ind Co Ltd | Semiconductor device, forming method for pattern for the semiconductor device, manufacturing method for the semiconductor, and pattern forming device for the semiconductor device |
| JP2010093110A (en) * | 2008-10-09 | 2010-04-22 | Nec Corp | Capacitor arrangement method |
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