JP2012095104A - Pattern insertion circuit for oor testing and pattern insertion method for oor testing - Google Patents
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Abstract
Description
本発明は、OTU3(Optical−channel Transport Unit 3)におけるOOR試験用パターン挿入回路及びOOR試験用パターン挿入方法に関する。 The present invention relates to an OOR test pattern insertion circuit and an OOR test pattern insertion method in OTU3 (Optical-channel Transport Unit 3).
ITU−T勧告G.709には、LLD(Logical Lane Distribution)を用いて、OTU3フレームデータを伝送する方式について記載されている(例えば、非特許文献1参照。)。OTU3フレームデータをLLDを用いて伝送する場合、OTU3の信号列はLLDにおいて4つのレーンに振り分けられる。また、ITU−T勧告G.798には、OTUフレームデータをLLDを用いて伝送する際に、障害があった場合の障害箇所の特定のために様々なアラームが定義されており、その1つにOOR(Out of Recovery)がある(例えば、非特許文献2参照。)。 ITU-T Recommendation G. 709 describes a method of transmitting OTU3 frame data using LLD (Logical Lane Distribution) (see, for example, Non-Patent Document 1). When transmitting OTU3 frame data using LLD, the signal sequence of OTU3 is distributed to four lanes in LLD. In addition, ITU-T Recommendation G. In 798, various alarms are defined for identifying a failure location when there is a failure when transmitting OTU frame data using LLD, one of which is OOR (Out of Recovery). (For example, see Non-Patent Document 2).
図7に、LLDを用いたOTU3フレームデータのレーン振り分けの一例を示す。全てのレーンにMFAS(Multi Frame Alignment Signal)が挿入されるように、フレームがローテーションしつつ、各レーンに振り分けられる。MFASには、レーンを区別するためにLM(Lane Marker)が挿入される。 FIG. 7 shows an example of lane allocation of OTU3 frame data using LLD. The frames are distributed to each lane while rotating so that MFAS (Multi Frame Alignment Signal) is inserted into all lanes. In the MFAS, an LM (Lane Marker) is inserted to distinguish lanes.
図8にOTU3フレームにおけるLMの位置を示す。MFASは、10進数表示では0〜255の値、16進数表示では0x00〜0xFFの値、バイナリ表示では00000000〜11111111の値をとる。MFASは、フレーム毎に1インクリメントされる。MFAS「a7a6a5a4a3a2a1a0」の最下位2bit「a1a0」がLMとなる。 FIG. 8 shows the position of the LM in the OTU3 frame. The MFAS takes a value from 0 to 255 in decimal number display, a value from 0x00 to 0xFF in hexadecimal number display, and a value from 0000000 to 11111111 in binary display. The MFAS is incremented by 1 for each frame. The least significant 2 bits “a 1 a 0 ” of the MFAS “a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 ” become the LM.
4つの各レーンのLMはそれぞれ異なる値をもつことになる。受信側においては、正常にOTU3フレームデータを受信している場合には、レーンごとにOTU3フレームデータに埋め込まれた一定の値のLMを受信する。信号断や各レーン間のスキュー変動などでOTU3フレームデータに異常があった場合には、同じ値のLMを受信できなくなるために、OORとしてアラームを検出する。OORを検出する際の検出条件は、5フレーム連続で正常時と異なる値のLMの受信である。OORを解除する際の解除条件は、5フレーム連続で一定の値のLMの受信である。測定器の送信側機能として、受信側がOORの検出及び解除を正しく行えることを確認するために、LMの値の擾乱を起こす機能が必要となる。 The LM of each of the four lanes has a different value. On the receiving side, when the OTU3 frame data is normally received, the LM of a certain value embedded in the OTU3 frame data is received for each lane. If there is an abnormality in the OTU3 frame data due to signal interruption or skew fluctuation between lanes, the LM having the same value cannot be received, and an alarm is detected as OOR. The detection condition for detecting the OOR is reception of LM having a value different from that in the normal state for five consecutive frames. The cancellation condition for canceling the OOR is reception of an LM having a constant value for five consecutive frames. As a transmitting side function of the measuring instrument, a function that causes a disturbance of the LM value is required in order to confirm that the receiving side can correctly detect and cancel the OOR.
OTU3フレームデータをLLDを用いて伝送する方法は新規技術であるため、OORの挿入機能も新規技術である。 Since the method of transmitting OTU3 frame data using LLD is a new technology, the OOR insertion function is also a new technology.
また、受信側がOORの検出及び解除を正しく行えることを確認するためには、送信側でLMを変更してOTU3フレームに埋め込むことになる。その際には以下の条件を満たす必要がある。
第1の条件は、LMのみ、すなわちMFASの下位2bitのみが変更されていることである。
第2の条件は、検出条件数(5フレーム)以内に正常時に受信していたLMが含まれないことである。
第3の条件は、同じLMが解除条件数(5フレーム)以上連続しないことである。
第4の条件は、レーン番号とLMが一致するとは限らないことである。すなわち第0レーンのLMが0とは限らず、例えば第0レーンのLMが1で他のレーンに0のLMが割り当てられている可能性がある。
In order to confirm that the receiving side can correctly detect and cancel the OOR, the LM is changed on the transmitting side and embedded in the OTU3 frame. In that case, the following conditions must be satisfied.
The first condition is that only LM, that is, only the lower 2 bits of MFAS are changed.
The second condition is that the LM received at normal time is not included within the number of detection conditions (5 frames).
The third condition is that the same LM does not continue for the cancellation condition number (5 frames) or more.
The fourth condition is that the lane number and the LM do not always match. That is, the LM of the 0th lane is not necessarily 0. For example, there is a possibility that the LM of the 0th lane is 1 and the LM of 0 is assigned to other lanes.
受信側がOORの検出及び解除を正しく行えることを確認するために、送信側で前記4つの条件を満たすLMを生成する方法として、範囲外の固定値に変更する方法が考えられる。しかし、LMはMFASの下位2bitを用いているため、0〜3の4値以外の値を用いることができない。このため、レーンも4つであることから、範囲外の固定値に変更することはできない問題がある。 In order to confirm that the receiving side can correctly detect and cancel the OOR, as a method of generating an LM that satisfies the above four conditions on the transmitting side, a method of changing to a fixed value outside the range can be considered. However, since LM uses the lower 2 bits of MFAS, values other than the 4 values of 0 to 3 cannot be used. For this reason, since there are four lanes, there is a problem that it cannot be changed to a fixed value outside the range.
また、値をインクリメントまたはデクリメントする方法が考えられる。しかし、LMは0〜3の4値以外の値を用いることができないため、5フレーム以内で正常時のLMになってしまう。このため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第2の条件を満たすことができず、受信側はOORの検出を正しく行えない問題がある。 A method of incrementing or decrementing the value is conceivable. However, since LM cannot use a value other than the four values of 0 to 3, it becomes a normal LM within 5 frames. Therefore, the second condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR cannot be satisfied, and there is a problem that the receiving side cannot correctly detect the OOR.
そこで、本発明は、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターン挿入回路、OTU3フレームデータ送信装置、OOR試験システム、OOR試験用パターン挿入方法、OTU3フレームデータ送信方法及びOOR試験方法の提供を目的とする。 Accordingly, the present invention provides an OOR test pattern insertion circuit, an OTU3 frame data transmission device, an OOR test system, and an OOR test pattern insertion method that cause LM disturbance to confirm that the receiving side can correctly detect and cancel OOR. An object is to provide an OTU3 frame data transmission method and an OOR test method.
本願発明のOOR試験用パターン挿入回路は、マルチレーン構造を有するOTU3フレームデータのうちの任意のレーンのOTU3フレームデータが入力され、入力された前記OTU3フレームデータに含まれるMFASをバイナリ形式で表したときの最下位の2つのビットに配置されているLMのうちの一方のビットを反転させる符号反転部(32)と、前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換し、前記符号反転部からの符号を前記一方のビットに配置して、2bitのOOR試験用パターンを生成するアラームパターン生成部(33)と、前記任意のレーンの前記LMを前記アラームパターン生成部の生成する前記OOR試験用パターンに置換するアラームパターン挿入部(34)と、を備える。 The OOR test pattern insertion circuit of the present invention receives OTU3 frame data of an arbitrary lane out of OTU3 frame data having a multi-lane structure, and expresses MFAS included in the input OTU3 frame data in a binary format. A sign inversion unit (32) for inverting one of the LMs arranged in the two least significant bits, and the other bit of the LM so that the continuation of the same sign is 4 times or less. An alarm pattern generation unit (33) that generates data of a 2-bit OOR test by replacing the data of the code “0” or the data of the code “1” and arranging the code from the code inversion unit in the one bit And an alarm pattern for replacing the LM of the arbitrary lane with the OOR test pattern generated by the alarm pattern generation unit. Comprising down insertion portion (34), the.
符号反転部と、アラームパターン生成部と、を備えるため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記4つの条件を満たすOOR試験用パターンを生成することができる。アラームパターン挿入部を備えるため、OOR試験用パターンをOTU3フレームデータに挿入することができる。したがって、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターン挿入回路を提供することができる。 Since the sign inversion unit and the alarm pattern generation unit are provided, an OOR test pattern that satisfies the above four conditions for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is generated. Can do. Since the alarm pattern insertion unit is provided, the OOR test pattern can be inserted into the OTU3 frame data. Therefore, it is possible to provide an OOR test pattern insertion circuit that causes LM disturbance in order to confirm that the receiving side can correctly detect and cancel OOR.
本願発明のOOR試験用パターン挿入回路では、前記アラームパターン生成部は、前記LMの他方のビットを、前記MFASの下位第2ビット、下位第3ビット又は下位第4ビットのいずれかと置換することによって、前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換してもよい。
本発明により、アラームパターン生成部は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記4つの条件を満たすOOR試験用パターンを生成することができる。
In the OOR test pattern insertion circuit of the present invention, the alarm pattern generation unit replaces the other bit of the LM with one of the lower second bit, the lower third bit, or the lower fourth bit of the MFAS. The other bit of the LM may be replaced with data of code “0” or data of code “1” so that the continuation of the same code is 4 times or less.
According to the present invention, the alarm pattern generation unit can generate an OOR test pattern that satisfies the above four conditions for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR.
本願発明のOOR試験用パターン挿入回路では、同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータを出力するビット生成部(35)をさらに備え、前記アラームパターン生成部は、前記LMの他方のビットを前記ビット生成部からの出力データと置換することによって、前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換してもよい。
本発明により、アラームパターン生成部は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記4つの条件を満たすOOR試験用パターンを生成することができる。
The OOR test pattern insertion circuit of the present invention further includes a bit generation unit (35) that outputs data of code “0” or data of code “1” so that the continuation of the same code is 4 times or less, The alarm pattern generation unit replaces the other bit of the LM with the output data from the bit generation unit, so that the other bit of the LM has a code “0” so that the continuation of the same code is 4 times or less. Or data with the code “1” may be substituted.
According to the present invention, the alarm pattern generation unit can generate an OOR test pattern that satisfies the above four conditions for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR.
本願発明のOTU3フレームデータ送信装置は、前記OTU3フレームデータを生成するOTU3フレームデータ生成回路(11)と、前記OTU3フレームデータ生成回路からの前記OTU3フレームデータを第0レーンから第3レーンの4つのレーンに分配する分配回路(12)と、前記分配回路によって分配された前記OTU3フレームデータのうちの任意のレーンのOTU3フレームデータが入力され、入力された前記OTU3フレームデータに含まれる前記LMを前記OOR試験用パターンに置換する、本願発明のOOR試験用パターン挿入回路(13)と、前記OOR試験用パターン挿入回路によって前記LMが前記OOR試験用パターンに置換された前記OTU3フレームデータを伝送路に送信する送信回路(14)と、を備える。 The OTU3 frame data transmitting apparatus according to the present invention includes an OTU3 frame data generation circuit (11) for generating the OTU3 frame data, and the OTU3 frame data from the OTU3 frame data generation circuit in four lanes from the 0th lane to the 3rd lane. A distribution circuit (12) for distributing to lanes, and OTU3 frame data of an arbitrary lane among the OTU3 frame data distributed by the distribution circuit are input, and the LM included in the input OTU3 frame data is The OOR test pattern insertion circuit (13) of the present invention to be replaced with the OOR test pattern, and the OTU3 frame data in which the LM is replaced with the OOR test pattern by the OOR test pattern insertion circuit to the transmission line A transmission circuit (14) for transmission; That.
OTU3フレームデータ生成回路と、分配回路と、送信回路と、を備えるため、OTU3フレームデータを送信することができる。ここで、本願発明のOOR試験用パターン挿入回路を備えるため、OOR試験用パターンをOTU3フレームデータに挿入することができる。したがって、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOTU3フレームデータ送信装置を提供することができる。 Since the OTU3 frame data generation circuit, the distribution circuit, and the transmission circuit are provided, the OTU3 frame data can be transmitted. Here, since the OOR test pattern insertion circuit of the present invention is provided, the OOR test pattern can be inserted into the OTU3 frame data. Therefore, it is possible to provide an OTU3 frame data transmitting apparatus that causes LM disturbance in order to confirm that the receiving side can correctly detect and cancel OOR.
本願発明のOOR試験システムは、本願発明のOTU3フレームデータ送信装置(101)と、前記伝送路を介して伝送された前記OTU3フレームデータを受信し、当該受信によって得られた前記OTU3フレームデータのレーンごとの前記LMの位置に配置されているビット列が5回以上連続して同じ場合は同期状態となり、前記LMの位置に配置されているビット列と同期しているビット列とが5回以上連続して異なる場合は同期状態が外れてOORのアラームを出力するOTU3フレームデータを受信する被測定対象(102)と、を備える。 The OOR test system of the present invention receives the OTU3 frame data transmission apparatus (101) of the present invention and the OTU3 frame data transmitted via the transmission path, and the lane of the OTU3 frame data obtained by the reception When the bit strings arranged at the LM positions are the same continuously for 5 or more times, the synchronization state is established, and the bit strings arranged at the LM positions and the synchronized bit strings are consecutive for 5 or more times. A measurement target (102) that receives OTU3 frame data that outputs an OOR alarm if the synchronization state is different.
本願発明のOTU3フレームデータ送信装置と、OTU3フレームデータを受信する被測定対象と、を備えるため、OOR試験用パターンを挿入したOTU3フレームデータを送信して、被測定対象である受信側がOORの検出及び解除を正しく行えることを確認することができる。したがって、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験システムを提供することができる。 In order to provide the OTU3 frame data transmitting apparatus of the present invention and the measurement target for receiving OTU3 frame data, the OTU3 frame data into which the OOR test pattern is inserted is transmitted, and the receiving side as the measurement target detects the OOR. And it can be confirmed that the release can be performed correctly. Therefore, it is possible to provide an OOR test system that causes LM disturbance in order to confirm that the receiving side can correctly detect and cancel the OOR.
本願発明のOOR試験用パターン挿入方法は、マルチレーン構造を有するOTU3フレームデータのうちの任意のレーンのOTU3フレームデータに含まれるMFASをバイナリ形式で表したときの最下位の2つのビットに配置されているLMのうちの一方のビットを反転させて前記一方のビットに配置するとともに、前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換して、2bitのOOR試験用パターンを生成するアラームパターン生成手順(S302)と、前記任意のレーンの前記LMを前記アラームパターン生成手順で生成した前記OOR試験用パターンに置換するアラームパターン挿入手順(S303)と、を順に有する。 The OOR test pattern insertion method of the present invention is arranged in the two least significant bits when the MFAS included in the OTU3 frame data of an arbitrary lane among the OTU3 frame data having a multi-lane structure is expressed in binary format. One bit of the LM is inverted and arranged in the one bit, and the other bit of the LM is set to the data of the code “0” or the code “ 1 ”to replace the data of“ 1 ”, an alarm pattern generation procedure (S302) for generating a 2-bit OOR test pattern, and the LM of the arbitrary lane to the OOR test pattern generated by the alarm pattern generation procedure And an alarm pattern insertion procedure (S303).
アラームパターン生成手順と、アラームパターン挿入手順と、を有するため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記4つの条件を満たすOOR試験用パターンを生成してOTU3フレームデータに挿入することができる。したがって、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターン挿入方法を提供することができる。 Since it has an alarm pattern generation procedure and an alarm pattern insertion procedure, it generates an OOR test pattern that satisfies the above four conditions for generating an LM that can confirm that the receiving side can correctly detect and cancel OOR. Can be inserted into the OTU3 frame data. Accordingly, it is possible to provide an OOR test pattern insertion method that causes LM disturbance in order to confirm that the receiving side can correctly detect and cancel OOR.
本願発明のOOR試験用パターン挿入方法では、前記アラームパターン生成手順において、前記LMの他方のビットを、前記MFASの下位第2ビット、下位第3ビット又は下位第4ビットのいずれかと置換することによって、前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換してもよい。
本発明により、アラームパターン生成手順において、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記4つの条件を満たすOOR試験用パターンを生成することができる。
In the OOR test pattern insertion method of the present invention, in the alarm pattern generation procedure, the other bit of the LM is replaced with any one of the lower second bit, the lower third bit or the lower fourth bit of the MFAS. The other bit of the LM may be replaced with data of code “0” or data of code “1” so that the continuation of the same code is 4 times or less.
According to the present invention, in the alarm pattern generation procedure, it is possible to generate an OOR test pattern that satisfies the above four conditions for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR.
本願発明のOOR試験用パターン挿入方法では、前記アラームパターン生成手順において、同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータを生成し、前記LMの他方のビットを生成したデータと置換することによって、前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換してもよい。
本発明により、アラームパターン生成手順において、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記4つの条件を満たすOOR試験用パターンを生成することができる。
In the OOR test pattern insertion method of the present invention, in the alarm pattern generation procedure, the data of the code “0” or the data of the code “1” is generated so that the continuation of the same code is 4 times or less, and the LM By replacing the other bit with the generated data, the other bit of the LM can be replaced with the data of the code “0” or the data of the code “1” so that the continuation of the same code is 4 times or less. Good.
According to the present invention, in the alarm pattern generation procedure, it is possible to generate an OOR test pattern that satisfies the above four conditions for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR.
本願発明のOTU3フレームデータ送信方法は、本願発明のOOR試験用パターン挿入方法と、前記アラームパターン生成手順の前に、前記OTU3フレームデータを生成するOTU3フレームデータ生成手順(S101)と、前記アラームパターン挿入手順の後に、前記アラームパターン挿入手順によって前記LMが前記OOR試験用パターンに置換された前記OTU3フレームデータを伝送路に送信する送信手順(S104)と、を有する。 The OTU3 frame data transmission method of the present invention includes an OOR test pattern insertion method of the present invention, an OTU3 frame data generation procedure (S101) for generating the OTU3 frame data before the alarm pattern generation procedure, and the alarm pattern. After the insertion procedure, there is a transmission procedure (S104) in which the LM transmits the OTU3 frame data replaced by the OOR test pattern to the transmission line by the alarm pattern insertion procedure.
OTU3フレームデータ生成手順と、送信手順と、を有するため、OTU3フレームデータを送信することができる。ここで、本願発明のOOR試験用パターン挿入方法を有するため、OOR試験用パターンをOTU3フレームデータに挿入することができる。したがって、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOTU3フレームデータ送信方法を提供することができる。 Since it has an OTU3 frame data generation procedure and a transmission procedure, OTU3 frame data can be transmitted. Here, since the OOR test pattern insertion method of the present invention is provided, the OOR test pattern can be inserted into the OTU3 frame data. Therefore, it is possible to provide an OTU3 frame data transmission method that causes LM disturbance in order to confirm that the receiving side can correctly detect and cancel OOR.
本願発明のOOR試験方法は、本願発明のOTU3フレームデータ送信方法と、前記OTU3フレームデータ送信方法によって送信された前記OTU3フレームデータを受信する受信手順(S201)と、前記受信手順によって得られた前記OTU3フレームデータのレーンごとの前記LMの位置に配置されているビット列が5回以上連続して同じ場合は同期状態となり、前記LMの位置に配置されているビット列と同期しているビット列とが5回以上連続して異なる場合は同期状態がはずれてOORのアラームを出力するOOR判定手順(S202)と、を順に有する。 The OOR test method of the present invention includes an OTU3 frame data transmission method of the present invention, a reception procedure (S201) for receiving the OTU3 frame data transmitted by the OTU3 frame data transmission method, and the above-described reception procedure. When the bit string arranged at the LM position for each lane of the OTU3 frame data is the same for five or more consecutive times, the synchronization state is established, and the bit string synchronized with the bit string arranged at the LM position is 5 In the case where it is different continuously more than once, an OOR determination procedure (S202) for outputting an OOR alarm when the synchronization state is lost is sequentially provided.
本願発明のOTU3フレームデータ送信方法と、受信手順と、OOR判定手順と、を有するため、OOR試験用パターンを挿入したOTU3フレームデータを送信して、受信側がOORの検出及び解除を正しく行えることを確認することができる。したがって、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験方法を提供することができる。 Since it has the OTU3 frame data transmission method, reception procedure, and OOR determination procedure of the present invention, it is possible to transmit the OTU3 frame data with the OOR test pattern inserted, and the receiving side can correctly detect and cancel the OOR. Can be confirmed. Therefore, it is possible to provide an OOR test method that causes LM disturbance in order to confirm that the receiving side can correctly detect and cancel the OOR.
なお、上記各発明は、可能な限り組み合わせることができる。 The above inventions can be combined as much as possible.
本発明によれば、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターン挿入回路、OTU3フレームデータ送信装置、OOR試験システム、OOR試験用パターン挿入方法、OTU3フレームデータ送信方法及びOOR試験方法を提供することができる。 According to the present invention, an OOR test pattern insertion circuit, an OTU3 frame data transmission device, an OOR test system, and an OOR test pattern insertion method that cause LM disturbance in order to confirm that the receiving side can correctly detect and cancel OOR. , An OTU3 frame data transmission method and an OOR test method can be provided.
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。 Embodiments of the present invention will be described with reference to the accompanying drawings. The embodiments described below are examples of the present invention, and the present invention is not limited to the following embodiments. In the present specification and drawings, the same reference numerals denote the same components.
(実施形態1)
図1に、本実施形態に係るOOR試験システムの一例を示す。本実施形態に係るOOR試験システムは、OTU3フレームデータ送信装置101と、OTU3フレームデータを受信する被測定対象102と、を備える。OTU3フレームデータを受信する被測定対象102は、OTU3フレームデータを受信する装置又はデバイスである。
(Embodiment 1)
FIG. 1 shows an example of an OOR test system according to this embodiment. The OOR test system according to the present embodiment includes an OTU3 frame
OTU3フレームデータ送信装置101は、OTU3フレームデータ生成回路11と、分配回路12と、OOR試験用パターン挿入回路13と、送信回路14と、を備える。OTU3フレームデータを受信する被測定対象102は、受信回路21と、フレーム検出回路22と、集約回路23と、OTU3フレームデータ解析回路24と、OOR判定回路25と、を備える。
The OTU3 frame
図2に、本実施形態に係るOOR試験方法の一例を示す。本実施形態に係るOOR試験方法は、OTU3フレームデータ送信方法S100と、受信手順S201と、OOR判定手順S202と、を順に有する。OTU3フレームデータ送信方法S100は、OTU3フレームデータ生成手順S101と、本実施形態に係るOOR試験用パターン挿入方法S300と、送信手順S104と、を順に有する。OOR試験用パターン挿入方法S300は、アラームパターン生成手順S302と、アラームパターン挿入手順S303と、を順に有する。 FIG. 2 shows an example of the OOR test method according to this embodiment. The OOR test method according to this embodiment includes an OTU3 frame data transmission method S100, a reception procedure S201, and an OOR determination procedure S202 in this order. The OTU3 frame data transmission method S100 includes an OTU3 frame data generation procedure S101, an OOR test pattern insertion method S300 according to the present embodiment, and a transmission procedure S104 in this order. The OOR test pattern insertion method S300 includes an alarm pattern generation procedure S302 and an alarm pattern insertion procedure S303 in order.
OTU3フレームデータ生成手順S101では、OTU3フレームデータ生成回路11が、OTU3フレームデータDTを生成する。例えば、データが入力され、データを予め定められた長さのフレームに分割して、フレームごとにMFASを付す。このときに、MFASを1つずつインクリメントする。これにより、OTU3フレームデータ生成回路11は、OTU3フレームデータDTを生成する。
In the OTU3 frame data generation procedure S101, the OTU3 frame
分配回路12は、OTU3フレームデータ生成回路11からのOTU3フレームデータDTを第0レーンから第3レーンの4つのレーンに分配する。例えば、分配回路12は、OTU3フレームデータDTをフレームごとのOTU3フレームデータDT0〜DT3に分割する。そして、分配回路12は、OTU3フレームデータDT0を第0レーンに分配し、OTU3フレームデータDT1を第1レーンに分配し、OTU3フレームデータDT2を第2レーンに分配し、OTU3フレームデータDT3を第3レーンに分配する。
The
アラームパターン生成手順S302では、OOR試験用パターン挿入回路13が、OTU3フレームデータDT0〜DT3のLMを用いてOOR試験用パターンを生成する。例えば、OOR試験用パターン挿入回路13は、レーンごとにOOR試験用パターン挿入回路13−0〜13−3を備える。OOR試験用パターン挿入回路13−0〜13−3は、それぞれ、OTU3フレームデータDT0〜DT3のLMを用いてOOR試験用パターンを生成する。
In the alarm pattern generation procedure S302, the OOR test
例えば、OOR試験用パターン挿入回路13−0が、OTU3フレームデータDT0に含まれるMFASをバイナリ形式で表したときの最下位の2つのビットに配置されているLMのうちの一方のビットを反転させて一方のビットに配置するとともに、MFASの下位2bitに配置されているLMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換して、2bitのOOR試験用パターンを生成する。同符号の連続が4回以下となるようにとは、例えば、符号「0」のデータと置換し、その次は符号「0」のデータと置換し、その次は符号「0」のデータと置換し、その次は符号「0」のデータと置換した場合、その次は符号「1」のデータとなるようにという意味である。 For example, OOR test pattern insertion circuit 13-0 is inverted to one bit of the LM arranged on two least significant bits of the time representing the MFAS included in OTU3 frame data DT 0 in binary format The data of the code “0” or the data of the code “1” is arranged so that the other bits of the LM arranged in the lower 2 bits of the MFAS are not more than 4 times in the same code. To generate a 2-bit OOR test pattern. For example, the data of the code “0” is replaced with the data of the code “0”, the data of the code “0” is replaced with the data of the code “0”, and the data of the code “0” is next. This means that when the data is replaced and the next is replaced with the data of the code “0”, the next is the data of the code “1”.
図3に、OOR試験用パターン挿入回路13−0の第1形態を示す。図3に示すOOR試験用パターン挿入回路13−0は、MFAS抽出部31と、符号反転部32と、アラームパターン生成部33と、アラームパターン挿入部34と、遅延回路37と、アラーム挿入タイミング信号生成部38と、を備える。
FIG. 3 shows a first form of the OOR test pattern insertion circuit 13-0. The OOR test pattern insertion circuit 13-0 shown in FIG. 3 includes an
MFAS抽出部31には、フレーム先頭信号とOTU3フレームデータDT0が入力される。そして、MFAS抽出部31は、フレーム先頭信号に従って、OTU3フレームデータDT0からMFASを抽出する。そして、MFASをバイナリ形式で表した8つのビット「a7a6a5a4a3a2a1a0」を取得し、最下位の2つのビット「a1a0」を符号反転部32に出力する。
The
符号反転部32は、2つのビット「a1a0」のうちの一方のビットを反転させる。例えば、一方のビットが第0ビットa0、他方のビットが第1ビットa1である場合、ビットa0を反転させ、反転させたビットr0をアラームパターン生成部33に出力する。反転とは、例えば、ビットa0の符号が「1」であればビットr0の符号は「0」となり、ビットa0の符号が「0」であればビットr0の符号は「1」となる。
The
図4に、MFASとOOR試験用パターンの具体例を示す。第0レーンにLM「0」、第1レーンにLM「1」、第2レーンにLM「2」、第3レーンにLM「3」が割り振られている。なお、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第4条件で説明したとおり、これは一例であって、第0レーンにLM「0」が割り振られているとは限らず、第0レーンのLMは、「1」であってもよいし、「2」であってもよいし、「3」であってもよい。 FIG. 4 shows specific examples of MFAS and OOR test patterns. LM “0” is allocated to the 0th lane, LM “1” is allocated to the 1st lane, LM “2” is allocated to the 2nd lane, and LM “3” is allocated to the 3rd lane. Note that, as described in the fourth condition for generating the LM that can confirm that the receiving side can correctly detect and cancel the OOR, this is an example, and the LM “0” is allocated to the 0th lane. However, the LM of the 0th lane may be “1”, “2”, or “3”.
第0レーンのMFASは「0」、「4」、「8」、・・・「252」となる。これらMFASをバイナリ形式で表すと、「00000000」、「00000100」、「00001000」、・・・「11111100」である。このように、MFASをバイナリ形式で表したときの最下位の2つのビットは全て「00」であり、LM「0」が割り振られている。この場合、ビットa0は「0」であり、これを反転させたビットr0は「1」となる。 The MFAS of the 0th lane is “0”, “4”, “8”,. When these MFASs are expressed in binary format, they are “00000000”, “00000100”, “00001000”,... “11111100”. As described above, when the MFAS is expressed in the binary format, the least significant two bits are all “00” and LM “0” is allocated. In this case, the bit a 0 is “0”, and the bit r 0 obtained by inverting the bit a 0 is “1”.
アラームパターン生成部33は、LMの他方のビットa1をビットb1に置換し、ビットr0をビットa0の位置に配置して、2bitのOOR試験用パターンを生成する。ここで、ビットa1からビットb1への置換は、同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換する。これによって、OOR試験用パターン「b1r0」を生成する。
The alarm
例えば、図4に示す第0レーンのMFASの下位第2ビットa2は、「0」、「1」、「0」、「1」、・・・「1」のように、同符号の連続が1回以下となる。このため、ビットa1をMFASの下位第2ビットa2に置換することによって、LMの他方のビットa1を同符号の連続が1回以下となるように符号「0」のデータ又は符号「1」のデータと置換することができる。これにより、「01」、「11」、「01」、「11」、・・・「11」、すなわち値「1」と「3」の繰り返しとなるOOR試験用パターン「b1r0」を生成することができる。 For example, the lower second bit a 2 of the MFAS of the 0th lane shown in FIG. 4 is a sequence of the same sign as “0”, “1”, “0”, “1”,. Is less than once. For this reason, by replacing the bit a 1 with the lower second bit a 2 of the MFAS, the other bit a 1 of the LM is replaced with the data of the code “0” or the code “ 1 ”can be substituted. As a result, “01”, “11”, “01”, “11”,... “11”, that is, the OOR test pattern “b 1 r 0 ” that repeats the values “1” and “3”. Can be generated.
このように、LMが0から3であること、及びMFASが0から255でOTU3フレーム毎に1インクリメントすることを利用しており、あるレーンにおけるLMの下位第0ビットa0を反転した値r0とMFASの下位第2ビットa2の値b1を組み合わせてOOR試験用パターン「b1r0」を生成する。 In this way, using the fact that the LM is 0 to 3 and the MFAS is 0 to 255 and incrementing by 1 every OTU3 frame, the value r obtained by inverting the lower 0th bit a 0 of the LM in a certain lane r The OOR test pattern “b 1 r 0 ” is generated by combining 0 and the value b 1 of the lower second bit a 2 of MFAS.
図2に示すアラームパターン挿入手順S303では、アラームパターン挿入部34に、OTU3フレームデータDT0及びOOR試験用パターン「b1r0」が入力される。このとき、遅延回路37が、OTU3フレームデータDT0及びOOR試験用パターン「b1r0」の入力タイミングを調整する。また、アラーム挿入タイミング信号生成部38が、アラーム挿入指示に従って、OTU3フレームデータDT0のアラームパターンに置換するLMの位置を示すタイミング信号をアラームパターン挿入部34に出力する。そして、アラームパターン挿入部34が、アラーム挿入タイミング信号生成部38からのタイミング信号に従って、OTU3フレームデータDT0のLM「a1a0」をOOR試験用パターン「b1r0」に置換してOTU3フレームデータDA0を出力する。
In the alarm pattern insertion procedure S303 shown in FIG. 2, the OTU3 frame data DT 0 and the OOR test pattern “b 1 r 0 ” are input to the alarm
OTU3フレームデータDA0のMFASは「a7a6a5a4a3a2b1r0」となっているため、LMのみ、すなわちMFASの下位2bitのみが変更されている。このため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件を満たす。また、図4に示すMFASにおいて、第0レーンのOOR試験用パターン「b1r0」は、値「1」と値「3」の繰り返しであり、正常時に受信していたLM「0」が含まれないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第2の条件を満たす。また、同じLMが連続しないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第3の条件を満たす。さらに、第0レーンにLM「1」の割り振られている場合も同様に正常時のLM「1」とは異なる値「0」と値「2」を繰り返すOOR試験用パターンとなり、第0レーンにLM「2」が割り振られている場合も同様に正常時のLM「2」とは異なる値「1」と値「3」を繰り返すOOR試験用パターンとなり、第0レーンにLM「3」が割り振られている場合も同様に正常時のLM「3」とは異なる値「0」と値「2」を繰り返すOOR試験用パターンとなるため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第4の条件を満たす。 Since the MFAS of the OTU3 frame data DA 0 is “a 7 a 6 a 5 a 4 a 3 a 2 b 1 r 0 ”, only the LM, that is, only the lower 2 bits of the MFAS are changed. For this reason, the first condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied. In the MFAS shown in FIG. 4, the OOR test pattern “b 1 r 0 ” of the 0th lane is a repetition of the value “1” and the value “3”, and the LM “0” received in the normal state is Since it is not included, the second condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied. Further, since the same LM does not continue, the third condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied. Furthermore, when LM “1” is assigned to the 0th lane, the OOR test pattern repeats values “0” and “2” that are different from the normal LM “1”. Similarly, when LM “2” is allocated, the pattern becomes an OOR test pattern that repeats a value “1” and a value “3” different from the normal LM “2”, and LM “3” is allocated to the 0th lane. In the same way, since the pattern for OOR test repeats “0” and “2” different from the normal LM “3”, it is possible to confirm that the receiving side can correctly detect and cancel the OOR. The fourth condition for generating a correct LM is satisfied.
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たすOTU3フレームデータDA0を出力することができる。
Therefore, the OOR test
図1に示すOOR試験用パターン挿入回路13−1,13−2及び13−3は、それぞれ、OOR試験用パターン挿入回路13−0と同様にして、正常時のLMとは異なる2値を繰り返すOOR試験用パターンが挿入されたOTU3フレームデータDA1,DA2及びDA3を出力することができる。 Each of the OOR test pattern insertion circuits 13-1, 13-2 and 13-3 shown in FIG. 1 repeats two values different from the LM at the normal time in the same manner as the OOR test pattern insertion circuit 13-0. OTU3 frame data DA 1 , DA 2 and DA 3 into which an OOR test pattern is inserted can be output.
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たすOTU3フレームデータDA0〜DA3を出力することができる。
Therefore, the OOR test
送信手順S104では、OOR試験用パターン挿入回路13によってLMがOOR試験用パターンに置換されたOTU3フレームデータDA0〜DA3が送信回路14に入力される。そして、送信回路14は、OTU3フレームデータDA0〜DA3を伝送路に送信する。
In the transmission procedure S <b> 104, OTU3 frame data DA 0 to DA 3 in which LM is replaced with the OOR test pattern by the OOR test
受信手順S201では、OTU3フレームデータ送信装置101から出力されたOTU3フレームデータを受信する。例えば、受信回路21が、OTU3フレームデータを受信し、第0レーンから第3レーンのそれぞれのレーンにOTU3フレームデータDR0〜DR3を出力する。フレーム検出回路22は、受信回路21からのOTU3フレームデータDR0〜DR3のフレームの先頭を検出してフレーム間のデスキューなどのフレーム処理を行う。このとき、各レーンに備わるフレーム検出回路22−0〜22−3が、レーンごとにフレーム処理を行う。集約回路23は、フレーム検出回路22からのOTU3フレームデータDD0〜DD3を集約してOTU3フレームデータDDを構築する。OTU3フレームデータ解析回路24は、集約回路23からのOTU3フレームデータDDを解析する。
In the reception procedure S201, the OTU3 frame data output from the OTU3 frame
OOR判定手順S202では、OOR判定回路25が、受信手順S201で受信したOTU3フレームデータDR0〜DR3のOORの検出及び解除を行う。例えば、OOR判定回路25は、OTU3フレームデータDD0のOORの検出及び解除を行うOOR判定回路25−0と、OTU3フレームデータDD1のOORの検出及び解除を行うOOR判定回路25−1と、OTU3フレームデータDD2のOORの検出及び解除を行うOOR判定回路25−2と、OTU3フレームデータDD3のOORの検出及び解除を行うOOR判定回路25−3と、を備える。
In OOR determining step S202,
図5に、OOR判定回路25−0の一例を示す。OOR判定回路25−0は、MFAS抽出部51と、連続性検出部52と、を備える。フレーム検出回路22−0からMFAS抽出部51に、フレーム先頭信号及びOTU3フレームデータDD0が入力される。MFAS抽出部51は、OTU3フレームデータDD0からLMの位置に配置されているビット列を抽出する。連続性検出部52は、MFAS抽出部51からのLMの位置に配置されているビット列が5回以上連続して同じ場合は同期状態となり、LMの位置に配置されているビット列と同期しているビット列とが5回以上連続して異なる場合は同期状態がはずれてOORのアラームを出力する。
FIG. 5 shows an example of the OOR determination circuit 25-0. The OOR determination circuit 25-0 includes an
例えば、正常なLMである「00」のビット列が5回以上連続している状態では、同期状態となる。その後、ビット列が「01」となっても同期状態を維持している。そして、「01」の後に、「11」、「01」、「11」、「01」と続き、検出条件数(5フレーム)に至る。すると、同期状態がはずれてOORのアラームを出力する。本実施形態では、第0レーンのDD0のLMの位置に配置されているビット列は、OOR試験用パターンが挿入されているときには値「1」と値「3」の繰り返しであり、正常時に受信していたLM「0」が含まれない。このため、検出条件数が5フレームの場合、送信側でOOR試験用パターンを5回以上挿入すれば、OOR判定回路25−0はOORのアラームを出力する。 For example, in a state where a bit string of “00”, which is a normal LM, is continuous five times or more, a synchronization state is established. Thereafter, the synchronization state is maintained even if the bit string becomes “01”. Then, “01” is followed by “11”, “01”, “11”, “01”, and the number of detection conditions (5 frames) is reached. Then, the synchronization state is lost and an OOR alarm is output. In the present embodiment, the bit string arranged at the position of the LM of DD 0 in the 0th lane is a repetition of the value “1” and the value “3” when the OOR test pattern is inserted, and is received in the normal state. The LM “0” that was being used is not included. For this reason, when the number of detection conditions is 5 frames, the OOR determination circuit 25-0 outputs an OOR alarm if the transmitting side inserts an OOR test pattern five or more times.
OOR判定回路25−1〜25−3についてもOOR判定回路25−0と同様に、送信側でOOR試験用パターンを5回以上挿入すれば、OOR判定回路25−1〜25−3はOORのアラームを出力する。 Similarly to the OOR determination circuit 25-0, when the OOR determination circuits 25-1 to 25-3 are inserted OOR test patterns five or more times on the transmission side, the OOR determination circuits 25-1 to 25-3 become OOR Output an alarm.
以上説明したように、OOR試験用パターン挿入回路13及びOOR試験用パターン挿入方法S300は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たすOTU3フレームデータDA0〜DA3を出力することができる。したがって、OTU3フレームデータ送信装置101及びOTU3フレームデータ送信方法S100は、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターンをOTU3フレームデータDT0〜DT3に挿入したOTU3フレームデータDA0〜DA3を送信することができる。
As described above, the OOR test
また、本実施形態に係るOOR試験システムはOTU3フレームデータ送信装置101を備え、本実施形態に係るOOR試験方法はOTU3フレームデータ送信方法S100を有する。したがって、本実施形態に係るOOR試験システム及びOOR試験方法は、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターンをOTU3フレームデータDT0〜DT3に挿入したOTU3フレームデータDA0〜DA3を送受信して、OORの検出及び解除を正しく行えることを確認することができる。
The OOR test system according to the present embodiment includes an OTU3 frame
なお、アラームパターン生成手順S302において第0レーンのアラームパターン生成部33が反転させる一方のビットはMFASの下位第1ビットa1であってもよい。この場合、他方のビットがMFASの下位第0ビットa0となる。例えば、ビットa1を反転させてビット「r1」を生成する。また、ビットa0を、同符号の連続が4回以下となるようにビットb0に置換する。これにより、2bitのOOR試験用パターン「r1b0」を生成する。図4に示すMFASであれば、OOR試験用パターン「r1b0」は「2」と「3」の繰り返しとなる。このように、OOR試験用パターンが「r1b0」であっても、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。第1レーンから第3レーンのOOR試験用パターンについても同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。
Incidentally, one of the bit the alarm
また、本実施形態では、すべてのレーンにOOR試験用パターン挿入回路13−0,13−1,13−2,13−3を備える構成としたが、これに限定されない。例えば、各レーンに共通のOOR試験用パターン挿入回路を1つ備え、OOR試験用パターン挿入回路をいずれかのレーンに挿入可能にしてもよい。本実施形態に係るOOR試験用パターン挿入回路は、入力されたMFASを用いてOOR試験用パターンを生成するため、いずれのレーンに挿入しても適切なOOR試験用パターンを生成することができる。 In the present embodiment, the OOR test pattern insertion circuits 13-0, 13-1, 13-2, and 13-3 are provided in all the lanes. However, the present invention is not limited to this. For example, one OOR test pattern insertion circuit common to each lane may be provided, and the OOR test pattern insertion circuit may be inserted into any lane. Since the OOR test pattern insertion circuit according to the present embodiment generates an OOR test pattern using the input MFAS, an appropriate OOR test pattern can be generated even if it is inserted into any lane.
また、本実施形態では、検出条件数及び解除条件数が5フレームである場合について説明したが、これに限定されない。例えば、検出条件数及び解除条件数は4フレーム以下であってもよい。本実施形態では、ビットa1をMFASの下位第2ビットa2に置換することによって、正常時のLM「0」とは異なる値「1」と値「3」を繰り返すOOR試験用パターンを生成することができる。このため、検出条件数及び解除条件数が2フレームの場合であっても、受信側がOORの検出及び解除を正しく行えることを確認することができる。したがって、検出条件数及び解除条件数が4以下に設定されている場合であっても、受信側がOORの検出及び解除を正しく行えることを確認することができる。 Moreover, although this embodiment demonstrated the case where the number of detection conditions and the number of cancellation conditions were 5 frames, it is not limited to this. For example, the number of detection conditions and the number of cancellation conditions may be 4 frames or less. In this embodiment, by replacing the bit a 1 with the lower second bit a 2 of the MFAS, an OOR test pattern that repeats a value “1” and a value “3” different from the normal LM “0” is generated. can do. For this reason, even if the number of detection conditions and the number of cancellation conditions are two frames, it can be confirmed that the receiving side can correctly detect and cancel the OOR. Therefore, even when the number of detection conditions and the number of cancellation conditions are set to 4 or less, it can be confirmed that the receiving side can correctly detect and cancel the OOR.
(実施形態2)
本実施形態に係るOOR試験システムは、図3に示すアラームパターン生成部33が、LMの他方のビットa1を、MFASの下位第3ビットa3と置換することによって、LMの他方のビットa1を同符号の連続が2回以下となるように符号「0」のデータ又は符号「1」のデータと置換する。
(Embodiment 2)
OOR test system according to the present embodiment, the alarm
例えば、図4に示す第0レーンのMFASの下位第3ビットは、「0」、「0」、「1」、「1」、「0」、「0」、「1」、「1」、・・・「1」のように、同符号の連続が2回以下となる。このため、ビットa1をMFASの下位第3ビットa3に置換することによって、LMの他方のビットa1を同符号の連続が2回以下となるように符号「0」のデータ又は符号「1」のデータと置換することができる。 For example, the lower third bits of the MFAS of the 0th lane shown in FIG. 4 are “0”, “0”, “1”, “1”, “0”, “0”, “1”, “1”, ... As in “1”, the same symbol continues twice or less. Therefore, by replacing the bit a 1 with the lower third bit a 3 of the MFAS, the other bit a 1 of the LM is replaced with the data of the code “0” or the code “ 1 ”can be substituted.
この場合、第0レーンのOOR試験用パターン「b1r0」は、「01」、「01」、「11」、「11」、「01」、「01」、「11」、「11」、・・・「11」のように、「1」、「1」、「3」、「3」の繰り返しとなる。このため、同じLMが2回以内となっており、3回以上連続しない。このように、正常時に受信していたLM「0」が含まれないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第2の条件を満たす。また、同じLMが3回以上連続しないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第3の条件を満たす。さらに、第0レーンにLM「1」又はLM「2」又はLM「3」が割り振られている場合も同様に、正常時のLMとは異なる2値となり、同じ値が2回以内となっており、3回以上連続しない。このため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第4の条件を満たす。 In this case, the OOR test pattern “b 1 r 0 ” for the 0th lane is “01”, “01”, “11”, “11”, “01”, “01”, “11”, “11”. ..,... Repeated as “11”, “1”, “1”, “3”, “3”. For this reason, the same LM is not more than 2 times and does not continue 3 times or more. As described above, since the LM “0” received in the normal state is not included, the second condition for generating the LM that can be confirmed that the receiving side can correctly detect and cancel the OOR is satisfied. Further, since the same LM does not continue three or more times, the third condition for generating an LM that can be confirmed that the receiving side can correctly detect and cancel the OOR is satisfied. Furthermore, when LM “1”, LM “2”, or LM “3” is assigned to the 0th lane, similarly, the binary value is different from the normal LM, and the same value is within two times. And do not continue more than 3 times. Therefore, the fourth condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied.
OOR試験用パターン挿入回路13−1,13−2及び13−3は、それぞれ、OOR試験用パターン挿入回路13−0と同様にして、正常時のLMとは異なる2値となり、同じ値が2回以内となっており、3回以上連続しないOOR試験用パターンが挿入されたOTU3フレームデータDA1,DA2及びDA3を出力することができる。 Similarly to the OOR test pattern insertion circuit 13-0, the OOR test pattern insertion circuits 13-1, 13-2 and 13-3 each have a binary value different from the normal LM, and the same value is 2 The OTU3 frame data DA 1 , DA 2, and DA 3 into which the OOR test pattern that is not continuous three times or more is inserted can be output.
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たすOTU3フレームデータDA0〜DA3を出力することができる。
Therefore, the OOR test
なお、アラームパターン生成手順S302においてアラームパターン生成部33が反転させる一方のビットはMFASの下位第1ビットa1であってもよい。この場合、他方のビットがMFASの下位第0ビットa0となる。例えば、ビットa1を反転させてビット「r1」を生成する。また、ビットa0を、同符号の連続が4回以下となるようにビットb0に置換する。これにより、2bitのOOR試験用パターン「r1b0」を生成する。図4に示すMFASであれば、第0レーンの場合、OOR試験用パターン「r1b0」は「2」、「2」、「3」、「3」の繰り返しとなる。このように、OOR試験用パターンが「r1b0」であっても、OOR試験用パターンが「b1r0」の場合と同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。第1レーンから第3レーンのOOR試験用パターンについても同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。
Incidentally, one of the bit the alarm
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300を用いた場合も、実施形態1と同様に、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターンをOTU3フレームデータDT0〜DT3に挿入したOTU3フレームデータDA0〜DA3を出力することができる。
Therefore, when the OOR test
(実施形態3)
本実施形態に係るOOR試験システムは、図3に示すアラームパターン生成部33が、LMの他方のビットa1を、MFASの下位第4ビットa4と置換することによって、LMの他方のビットa1を同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換する。
(Embodiment 3)
OOR test system according to the present embodiment, the alarm
例えば、図4に示す第0レーンのMFASの下位第4ビットは、「0」、「0」、「0」、「0」、「1」、「1」、「1」、「1」、「0」、・・・「1」のように、同符号の連続が4回以下となる。このため、ビットa1をMFASの下位第4ビットに置換することによって、LMの他方のビットa1を同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換することができる。 For example, the lower fourth bits of the MFAS of the 0th lane shown in FIG. 4 are “0”, “0”, “0”, “0”, “1”, “1”, “1”, “1”, As in “0”,..., “1”, the same symbol continues four times or less. For this reason, by replacing the bit a 1 with the lower 4th bit of the MFAS, the other bit a 1 of the LM is the data of the code “0” or the code “1” so that the continuation of the same code is 4 times or less. Can be replaced with
この場合、第0レーンのOOR試験用パターン「b1r0」は、「01」、「01」、「01」、「01」、「11」、「11」、「11」、「11」、「01」、「01」、「01」、「01」、「11」、・・・「11」のように、「1」、「1」、「1」、「1」、「3」、「3」、「3」、「3」の繰り返しとなる。このため、同じLMが4回以内となっており、5回以上連続しない。このように、正常時に受信していたLM「0」が含まれないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第2の条件を満たす。また、同じLMが5回以上連続しないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第3の条件を満たす。さらに、第0レーンにLM「1」又はLM「2」又はLM「3」が割り振られている場合も同様に、正常時のLMとは異なる2値となり、同じ値が4回以内となっており、5回以上連続しない。このため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第4の条件を満たす。 In this case, the OOR test pattern “b 1 r 0 ” for the 0th lane is “01”, “01”, “01”, “01”, “11”, “11”, “11”, “11”. , “01”, “01”, “01”, “01”, “11”,... “11”, “1”, “1”, “1”, “1”, “3” , “3”, “3”, “3” are repeated. For this reason, the same LM is 4 times or less and does not continue 5 times or more. As described above, since the LM “0” received in the normal state is not included, the second condition for generating the LM that can be confirmed that the receiving side can correctly detect and cancel the OOR is satisfied. Further, since the same LM does not continue five times or more, the third condition for generating an LM that can be confirmed that the receiving side can correctly detect and cancel the OOR is satisfied. Furthermore, when LM “1”, LM “2”, or LM “3” is assigned to the 0th lane, similarly, the binary value is different from the normal LM, and the same value is within 4 times. And do not continue for more than 5 times. Therefore, the fourth condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied.
OOR試験用パターン挿入回路13−1,13−2及び13−3は、それぞれ、OOR試験用パターン挿入回路13−0と同様にして、正常時のLMとは異なる2値となり、同じ値が4回以内となっており、5回以上連続しないOOR試験用パターンが挿入されたOTU3フレームデータDA1,DA2及びDA3を出力することができる。 Similarly to the OOR test pattern insertion circuit 13-0, the OOR test pattern insertion circuits 13-1, 13-2, and 13-3 each have a binary value different from the normal LM, and the same value is 4. The OTU3 frame data DA 1 , DA 2, and DA 3 into which the OOR test pattern that is not continuous five times or more is inserted can be output.
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たすOTU3フレームデータDA0〜DA3を出力することができる。
Therefore, the OOR test
なお、アラームパターン生成手順S302においてアラームパターン生成部33が反転させる一方のビットはMFASの下位第1ビットa1であってもよい。この場合、他方のビットがMFASの下位第0ビットa0となる。例えば、ビットa1を反転させてビット「r1」を生成する。また、ビットa0を、同符号の連続が4回以下となるようにビットb0に置換する。これにより、2bitのOOR試験用パターン「r1b0」を生成する。図4に示すMFASであれば、第0レーンの場合、OOR試験用パターン「r1b0」は「2」、「2」、「2」、「2」、「3」、「3」、「3」、「3」の繰り返しとなる。このように、OOR試験用パターンが「r1b0」であっても、OOR試験用パターンが「b1r0」の場合と同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。第1レーンから第3レーンのOOR試験用パターンについても同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。
Incidentally, one of the bit the alarm
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300を用いた場合も、実施形態1と同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するためのOOR試験用パターンをOTU3フレームデータDT0〜DT3に挿入したOTU3フレームデータDA0〜DA3を出力することができる。
Therefore, when the OOR test
(実施形態4)
本実施形態に係るOOR試験システムは、図3に示すOOR試験用パターン挿入回路13−0の第1形態に代えて、OOR試験用パターン挿入回路13−0の第2形態を備える。そして、図2に示すアラームパターン生成手順S302において、OOR試験用パターン挿入回路13−0の第2形態が、OTU3フレームデータDT0〜DT3のLMを用いてOOR試験用パターンを生成する。図6に、OOR試験用パターン挿入回路の第2形態を示す。
(Embodiment 4)
The OOR test system according to the present embodiment includes a second form of an OOR test pattern insertion circuit 13-0 instead of the first form of the OOR test pattern insertion circuit 13-0 shown in FIG. Then, in the alarm pattern generation procedure S302 shown in FIG. 2, the second form of the OOR test pattern insertion circuit 13-0 generates an OOR test pattern using the LM of the OTU3 frame data DT 0 to DT 3 . FIG. 6 shows a second form of the OOR test pattern insertion circuit.
図6に示すOOR試験用パターン挿入回路13−0は、MFAS抽出部31と、符号反転部32と、アラームパターン生成部36と、アラームパターン挿入部34と、ビット生成部35と、遅延回路37と、アラーム挿入タイミング信号生成部38と、を備える。MFAS抽出部31、符号反転部32、アラームパターン生成部36、アラームパターン挿入部34、遅延回路37及びアラーム挿入タイミング信号生成部38については、実施形態1で説明したとおりである。
The OOR test pattern insertion circuit 13-0 shown in FIG. 6 includes an
バイナリ形式で表したMFASが「a7a6a5a4a3a2a1a0」であり、LMの一方のビットがMFASの下位第0ビットa0、LMの他方のビットがMFASの下位第1ビットa1である場合、符号反転部32は、ビットa0を反転させ、反転させたビットr0をアラームパターン生成部36に出力する。
The MFAS expressed in binary format is “a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0 ”, one bit of LM is the lower 0th bit a 0 of MFAS, and the other bit of LM is MFAS for a lower first bit a 1,
ビット生成部35は、同符号の連続が4回以下となるようなビットb1を出力する。例えば、ビット生成部35は、「0」、「1」、「0」、「1」、・・・「1」のように、同符号の連続が1回以下となるようなビット列を出力する。
The
アラームパターン生成部36は、LMの他方のビットa1をビットb1に置換し、ビットr0をビットa0の位置に配置して、2bitのOOR試験用パターン「b1r0」を生成する。
The alarm
例えば、ビットb1は「0」、「1」、「0」、「1」、・・・「1」のように、同符号の連続が1回以下となるようなビット列である。このため、ビットa1をビットb1に置換することによって、LMの他方のビットa1を同符号の連続が1回以下となるように符号「0」のデータ又は符号「1」のデータと置換することができる。 For example, the bit b 1 is a bit string such that “0”, “1”, “0”, “1”,. Therefore, by replacing the bit a 1 with the bit b 1 , the other bit a 1 of the LM is replaced with the data of the code “0” or the data of the code “1” so that the continuation of the same code is less than once. Can be replaced.
図2に示すアラームパターン挿入手順S303では、アラームパターン挿入部34が、OTU3フレームデータDT0のLM「a1a0」をアラームパターン生成手順S302で生成したOOR試験用パターン「b1r0」に置換する。これにより、アラームパターン挿入部34からOTU3フレームデータDA0が出力される。
In the alarm pattern insertion procedure S303 shown in FIG. 2, the alarm
OTU3フレームデータDA0のMFASは「a7a6a5a4a3a2b1r0」となっているため、LMのみ、すなわちMFASの下位2bitのみが変更されている。このため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件を満たす。また、図4に示すMFASにおいて、第0レーンのOOR試験用パターン「b1r0」は、値「1」と値「3」の繰り返しであり、正常時に受信していたLM「0」が含まれないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第2の条件を満たす。また、同じLMが連続しないため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第3の条件を満たす。さらに、第0レーンにLM「1」又はLM「2」又はLM「3」が割り振られている場合も同様に、正常時のLMとは異なる2値を繰り返す。このため、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第4の条件を満たす。 Since the MFAS of the OTU3 frame data DA 0 is “a 7 a 6 a 5 a 4 a 3 a 2 b 1 r 0 ”, only the LM, that is, only the lower 2 bits of the MFAS are changed. For this reason, the first condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied. In the MFAS shown in FIG. 4, the OOR test pattern “b 1 r 0 ” of the 0th lane is a repetition of the value “1” and the value “3”, and the LM “0” received in the normal state is Since it is not included, the second condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied. Further, since the same LM does not continue, the third condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied. Further, when LM “1”, LM “2”, or LM “3” is allocated to the 0th lane, similarly, two values different from the normal LM are repeated. Therefore, the fourth condition for generating an LM that can confirm that the receiving side can correctly detect and cancel the OOR is satisfied.
OOR試験用パターン挿入回路13−1,13−2及び13−3は、それぞれ、OOR試験用パターン挿入回路13−0と同様にして、正常時のLMとは異なる2値を繰り返すOOR試験用パターンが挿入されたOTU3フレームデータDA1,DA2及びDA3を出力することができる。 The OOR test pattern insertion circuits 13-1, 13-2, and 13-3 are similar to the OOR test pattern insertion circuit 13-0, and repeat OOR test patterns that are different from the normal LM. OTU3 frame data DA 1 , DA 2, and DA 3 into which is inserted can be output.
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300は、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たすOTU3フレームデータDA0〜DA3を出力することができる。
Therefore, the OOR test
なお、アラームパターン生成手順S302においてアラームパターン生成部33が反転させる一方のビットはMFASの下位第1ビットa1であってもよい。この場合、他方のビットがMFASの下位第0ビットa0となる。例えば、ビットa1を反転させてビット「r1」を生成する。また、ビットa0を、同符号の連続が4回以下となるようにビットb0に置換する。これにより、2bitのOOR試験用パターン「r1b0」を生成する。図4に示すMFASであれば、第0レーンの場合、OOR試験用パターン「r1b0」は「2」と「3」の繰り返しとなる。このように、OOR試験用パターンが「r1b0」であっても、OOR試験用パターンが「b1r0」の場合と同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。第1レーンから第3レーンのOOR試験用パターンについても同様に、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たす。
Incidentally, one of the bit the alarm
また、ビット生成部35は、「0」、「0」、「1」、「1」、「0」、「0」、「1」、「1」、・・・「1」のように、同符号の連続が2回以下となるようなビット列を出力してもよい。また、ビット生成部35は、「0」、「0」、「0」、「1」、「1」、「1」、「0」、「0」、「0」、・・・「1」のように、同符号の連続が3回以下となるようなビット列を出力してもよい。また、ビット生成部35は、「0」、「0」、「0」、「0」、「1」、「1」、「1」、「1」、「0」、・・・「1」のように、同符号の連続が4回以下となるようなビット列を出力してもよい。これらの場合も、実施形態2及び3において説明したように、受信側がOORの検出及び解除を正しく行えることを確認可能なLMを発生するための前記第1の条件から前記第4の条件を満たすことができる。
Further, the
したがって、本実施形態に係るOOR試験用パターン挿入回路13及び本実施形態に係るOOR試験用パターン挿入方法S300を用いた場合も、実施形態1と同様に、受信側がOORの検出及び解除を正しく行えることを確認するためにLMの擾乱を起こすOOR試験用パターンをOTU3フレームデータDT0〜DT3に挿入したOTU3フレームデータDA0〜DA3を出力することができる。
Therefore, when the OOR test
本発明は情報通信産業に適用することができる。 The present invention can be applied to the information communication industry.
11:OTU3フレームデータ生成回路
12:分配回路
13、13−0、13−1、13−2、13−3:OOR試験用パターン挿入回路
14:送信回路
21:受信回路
22:フレーム検出回路
23:集約回路
24:OTU3フレームデータ解析回路
25、25−0、25−1、25−2、25−3:OOR判定回路
31:MFAS抽出部
32:符号反転部
33、36:アラームパターン生成部
34:アラームパターン挿入部
35:ビット生成部
37:遅延回路
38:アラーム挿入タイミング信号生成部
51:MFAS抽出部
52:連続性検出部
101:OTU3フレームデータ送信装置
102:OTU3フレームデータを受信する被測定対象
11: OTU3 frame data generation circuit 12:
Claims (10)
前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換し、前記符号反転部からの符号を前記一方のビットに配置して、2bitのOOR(Out of Recovery)試験用パターンを生成するアラームパターン生成部(33)と、
前記任意のレーンの前記LMを前記アラームパターン生成部の生成する前記OOR試験用パターンに置換するアラームパターン挿入部(34)と、
を備えるOOR試験用パターン挿入回路。 An OTU3 frame data of an arbitrary lane among OTU3 (Optical-channel Transport Unit 3) frame data having a multi-lane structure is input, and an MFAS (Multi Frame Alignment Signal) included in the input OTU3 frame data is in a binary format. A sign inversion unit (32) that inverts one bit of the LM (Lane Marker) arranged in the lowest two bits represented by
The other bit of the LM is replaced with the data of the code “0” or the data of the code “1” so that the continuation of the same code is 4 times or less, and the code from the code inversion unit is arranged in the one bit Then, an alarm pattern generation unit (33) that generates a 2-bit OOR (Out of Recovery) test pattern;
An alarm pattern insertion unit (34) for replacing the LM of the arbitrary lane with the OOR test pattern generated by the alarm pattern generation unit;
An OOR test pattern insertion circuit comprising:
前記アラームパターン生成部は、前記LMの他方のビットを前記ビット生成部からの出力データと置換することによって、前記LMの他方のビットを同符号の連続が4回以下となるように符号「0」のデータ又は符号「1」のデータと置換することを特徴とする請求項1に記載のOOR試験用パターン挿入回路。 A bit generation unit (35) for outputting data of code “0” or data of code “1” so that the same code continues four times or less;
The alarm pattern generation unit replaces the other bit of the LM with the output data from the bit generation unit, so that the other bit of the LM has a code “0” so that the continuation of the same code is 4 times or less. The OOR test pattern insertion circuit according to claim 1, wherein the OOR test pattern insertion circuit is replaced with data “1” or data “1”.
前記OTU3フレームデータ生成回路からの前記OTU3フレームデータを第0レーンから第3レーンの4つのレーンに分配する分配回路(12)と、
前記分配回路によって分配された前記OTU3フレームデータのうちの任意のレーンのOTU3フレームデータが入力され、入力された前記OTU3フレームデータに含まれる前記LMを前記OOR試験用パターンに置換する、請求項1から3のいずれかに記載のOOR試験用パターン挿入回路(13)と、
前記OOR試験用パターン挿入回路によって前記LMが前記OOR試験用パターンに置換された前記OTU3フレームデータを伝送路に送信する送信回路(14)と、
を備えるOTU3フレームデータ送信装置。 An OTU3 frame data generation circuit (11) for generating the OTU3 frame data;
A distribution circuit (12) for distributing the OTU3 frame data from the OTU3 frame data generation circuit to four lanes from the 0th lane to the 3rd lane;
2. The OTU3 frame data of an arbitrary lane among the OTU3 frame data distributed by the distribution circuit is input, and the LM included in the input OTU3 frame data is replaced with the OOR test pattern. To OOR test pattern insertion circuit (13) according to any one of 1 to 3,
A transmission circuit (14) for transmitting the OTU3 frame data in which the LM is replaced with the OOR test pattern by the OOR test pattern insertion circuit to a transmission line;
An OTU3 frame data transmitter.
前記伝送路を介して伝送された前記OTU3フレームデータを受信し、当該受信によって得られた前記OTU3フレームデータのレーンごとの前記LMの位置に配置されているビット列が5回以上連続して同じ場合は同期状態となり、前記LMの位置に配置されているビット列と同期しているビット列とが5回以上連続して異なる場合は同期状態が外れてOORのアラームを出力するOTU3フレームデータを受信する被測定対象(102)と、
を備えるOOR試験システム。 An OTU3 frame data transmission device (101) according to claim 4,
When the OTU3 frame data transmitted via the transmission path is received, and the bit string arranged at the LM position for each lane of the OTU3 frame data obtained by the reception is the same continuously for five times or more Is in a synchronized state, and if the bit string arranged at the position of the LM and the synchronized bit string are different five or more times continuously, the synchronization state is lost and the OTU3 frame data that outputs an OOR alarm is received. A measurement object (102);
OOR test system.
前記任意のレーンの前記LMを前記アラームパターン生成手順で生成した前記OOR試験用パターンに置換するアラームパターン挿入手順(S303)と、
を順に有するOOR試験用パターン挿入方法。 Inverts one bit of the LM arranged in the two least significant bits when the MFAS included in the OTU3 frame data of an arbitrary lane among the OTU3 frame data having a multi-lane structure is expressed in binary format And the other bit of the LM is replaced with the data of the code “0” or the data of the code “1” so that the continuation of the same code is 4 times or less. An alarm pattern generation procedure (S302) for generating an OOR test pattern;
An alarm pattern insertion procedure (S303) for replacing the LM of the arbitrary lane with the OOR test pattern generated by the alarm pattern generation procedure;
The pattern insertion method for OOR test which has these in order.
前記アラームパターン生成手順の前に、前記OTU3フレームデータを生成するOTU3フレームデータ生成手順(S101)と、
前記アラームパターン挿入手順の後に、前記アラームパターン挿入手順によって前記LMが前記OOR試験用パターンに置換された前記OTU3フレームデータを伝送路に送信する送信手順(S104)と、
を有するOTU3フレームデータ送信方法。 The OOR test pattern insertion method according to any one of claims 6 to 8,
Before the alarm pattern generation procedure, an OTU3 frame data generation procedure (S101) for generating the OTU3 frame data;
After the alarm pattern insertion procedure, a transmission procedure (S104) for transmitting the OTU3 frame data in which the LM is replaced with the OOR test pattern by the alarm pattern insertion procedure to a transmission line;
A method for transmitting OTU3 frame data.
前記OTU3フレームデータ送信方法によって送信された前記OTU3フレームデータを受信する受信手順(S201)と、
前記受信手順によって得られた前記OTU3フレームデータのレーンごとの前記LMの位置に配置されているビット列が5回以上連続して同じ場合は同期状態となり、前記LMの位置に配置されているビット列と同期しているビット列とが5回以上連続して異なる場合は同期状態がはずれてOORのアラームを出力するOOR判定手順(S202)と、
を順に有するOOR試験方法。 The OTU3 frame data transmission method according to claim 9,
A reception procedure (S201) for receiving the OTU3 frame data transmitted by the OTU3 frame data transmission method;
When the bit string arranged at the LM position for each lane of the OTU3 frame data obtained by the reception procedure is the same for five or more consecutive times, a synchronization state is established, and the bit string arranged at the LM position An OOR determination procedure (S202) in which the synchronization state is lost and an OOR alarm is output when the synchronized bit string is continuously different five times or more;
The OOR test method which has in order.
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