JP2012089668A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】回路を形成した半導体ウェハをダイシングするときに発生するクラックの伝搬を抑制する。
【解決手段】ウェハ1上のチップ領域2にMOSトランジスタT1及び配線31,48,54,64,64を形成すると共に、チップ領域2内でMOSトランジスタT1及び配線31,48,54,64,64を囲むガードリング76を形成する。また、ウェハ1上のスクライブライン領域3には、チップ領域2に第1層の配線31を形成するときに、第1の応力吸収パターン33を同時に形成する。さらに、最上層の配線74を形成するときに、第2の応力吸収パターン77を同時に形成する。各応力吸収パターン33,77は、チップ領域2を囲むように連続して形成され、スクライブライン領域3の中心線SCを跨ぐベタパターンである。ダイシング時には、第1及び第2の応力吸収パターン33,77の一部が残るようにウェハ1を切断する。
【選択図】図1F
【解決手段】ウェハ1上のチップ領域2にMOSトランジスタT1及び配線31,48,54,64,64を形成すると共に、チップ領域2内でMOSトランジスタT1及び配線31,48,54,64,64を囲むガードリング76を形成する。また、ウェハ1上のスクライブライン領域3には、チップ領域2に第1層の配線31を形成するときに、第1の応力吸収パターン33を同時に形成する。さらに、最上層の配線74を形成するときに、第2の応力吸収パターン77を同時に形成する。各応力吸収パターン33,77は、チップ領域2を囲むように連続して形成され、スクライブライン領域3の中心線SCを跨ぐベタパターンである。ダイシング時には、第1及び第2の応力吸収パターン33,77の一部が残るようにウェハ1を切断する。
【選択図】図1F
Description
本発明は、半導体装置及びその製造方法に関する。
半導体装置は、半導体基板上にマトリックス状に配置されたチップ領域に形成される。チップ領域を切断するときは、チップ領域に半導体回路を形成した後、チップ領域の間のスクライブライン領域で半導体基板をダイシングする。
半導体基板をダイシングしたときに、チップ領域の外周部分にクラックや欠けが発生することがある。
半導体装置のチップの周辺部にクラックや欠けが生じると、外部から水分が浸入し易くなる。このため、半導体装置では、チップ領域の外周部分に、ガードリング(耐湿リング)を設けて、水分の浸入を防止している。
半導体装置のチップの周辺部にクラックや欠けが生じると、外部から水分が浸入し易くなる。このため、半導体装置では、チップ領域の外周部分に、ガードリング(耐湿リング)を設けて、水分の浸入を防止している。
ガードリングは、上下のリング状の金属層をプラグで接続させた構成を有する。このようなガードリングは、半導体装置の多層配線構造と同時に形成される。すなわち、回路の金属配線を形成するときに、同時にリング状の金属層がチップ領域の外周部分に形成される。そして、回路の配線を接続する導電性のプラグを形成するときに、上下のリング状の金属層を接続するグラグが同時に形成される。
ところが、ガードリングは、チップ領域の外周部分、つまりダイシング時の切断面の近くに形成されるので、ダイシング時に層間絶縁膜に発生したクラックが、ガードリングに達してしまうことがあった。半導体装置の信頼性を向上する観点からは、クラックがガードリングに到達することを防止し、防水性能をさらに向上させることが望まれていた。
そこで、従来の半導体装置では、半導体基板上のチップ領域に、ガードリングを形成すると共に、ガードリングのさらに外側のスクライブライン領域に、チップ領域を不連続に取り囲む応力吸収壁を形成していた。
応力吸収壁は、配線層の各層に形成されたビアホールと同時に形成される凹部に金属を埋め込んで形成される。金属を埋め込んだ凹部は、層間絶縁膜の積層方向に、半導体基板の表面から最上層の上面まで連続して形成される。最上層の配線層の上面は、保護膜を形成して配線、ガードリング、及び応力吸収壁を保護する。この方法で製造される半導体装置は、ダイシング時に発生する衝撃、応力又はクラックを応力吸収壁で吸収する。
応力吸収壁は、配線層の各層に形成されたビアホールと同時に形成される凹部に金属を埋め込んで形成される。金属を埋め込んだ凹部は、層間絶縁膜の積層方向に、半導体基板の表面から最上層の上面まで連続して形成される。最上層の配線層の上面は、保護膜を形成して配線、ガードリング、及び応力吸収壁を保護する。この方法で製造される半導体装置は、ダイシング時に発生する衝撃、応力又はクラックを応力吸収壁で吸収する。
さらに、ガードリングの外側のスクラブライン領域に応力吸収壁を設ける他の例では、多層配線構造の各層と同時に、スクライブライン領域に金属層を形成したものがある。この半導体装置の製造方法では、スクライブ領域に金属層と層間絶縁膜とが配線層の数だけ交互に配置される。さらに、金属層は、チップ領域を囲むように不連続に形成される。
この半導体装置の製造方法では、ガードリングの一部と、ガードリングの内側の回路部分とを保護膜で覆った後に、半導体基板をダイシングする。この場合、スクライブライン領域に保護膜がないので、ダイシング時に保護膜の剥離が防止される。
この半導体装置の製造方法では、ガードリングの一部と、ガードリングの内側の回路部分とを保護膜で覆った後に、半導体基板をダイシングする。この場合、スクライブライン領域に保護膜がないので、ダイシング時に保護膜の剥離が防止される。
また、保護膜の剥離を防止するため、最上層の配線を覆う絶縁膜の上に、金属製の環状パターンを形成し、その上に保護膜を形成することがある。保護膜のエッジは、金属製の環状パターンの上に配置されている。このため、ダイシング時に層間絶縁膜にクラックが発生しても、メタル環状パターンによって保護膜にクラックが伝播することはない。
しかしながら、従来では、チップ領域の周方向に不連続に配置される応力吸収壁の間から、クラックがビアや金属層の間の絶縁膜を伝播し、ガードリングに到達してしまうことがあった。
また、金属製の環状パターンの上に保護膜を形成する場合、保護膜の剥離は防止できるが、金属製の環状パターンの下側の層間絶縁膜で発生したクラックが回路の内部に伝播することは防止できなかった。
また、金属製の環状パターンの上に保護膜を形成する場合、保護膜の剥離は防止できるが、金属製の環状パターンの下側の層間絶縁膜で発生したクラックが回路の内部に伝播することは防止できなかった。
さらに、半導体基板のダイシング時に金属製の環状パターンが剥離しないように、スクライブライン領域から金属製の環状パターンまで距離を設ける必要があった。このため、半導体装置の小型化が妨げられていた。
本発明は、このような事情に鑑みてなされたものであり、回路を形成した半導体基板をダイシングするときに発生するクラックの伝搬を抑制することを目的にする。
本発明は、このような事情に鑑みてなされたものであり、回路を形成した半導体基板をダイシングするときに発生するクラックの伝搬を抑制することを目的にする。
本実施の形態の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第1のシールド層を形成する工程と、前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第1のパターンとして第1のシールド層の周囲を連続して囲む第1の金属膜を形成する工程と、前記第1のシールド層の上方に、前記素子形成領域を囲む第2のシールド層を形成する工程と、前記第1のパターンの上方に、前記第2のパターンとして第2のシールド層の周囲を連続して囲む第2の金属膜を形成する工程と、前記スクライブライン領域の前記第1のパターン及び前記第2のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、を含む半導体装置の製造方法が提供される。
また、本実施の形態の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、を含む半導体装置が提供される。
基板のダイシング時に層間絶縁膜にクラックが発生したときに、応力吸収パターンの金属材料の弾性によってクラックの原因となる応力が吸収される。これにより、クラックが回路に伝達することが防止される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するものではない。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するものではない。
(第1の実施の形態)
図面を参照して第1の実施の形態について説明する。
まず、図1Aに示す断面構造を得るまでの工程について説明する。ここで、図2の平面図に示すように、ウェハ(半導体基板)1には、半導体装置を製造するチップ領域2がマトリックス状に配置されており、各チップ領域2の間には、チップ領域2をダイシングす
るときに使用するスクライブライン領域3が格子状に形成されている。
図面を参照して第1の実施の形態について説明する。
まず、図1Aに示す断面構造を得るまでの工程について説明する。ここで、図2の平面図に示すように、ウェハ(半導体基板)1には、半導体装置を製造するチップ領域2がマトリックス状に配置されており、各チップ領域2の間には、チップ領域2をダイシングす
るときに使用するスクライブライン領域3が格子状に形成されている。
まず、図1Aに示す、シリコンなどのウェハ(半導体基板)1のチップ領域2の素子形成領域2Aの表面に、MOSトランジスタの活性領域を画定する素子分離絶縁膜11を形成する。この実施の形態では素子分離絶縁膜11として、シャロートレンチアイソレーション(STI)を形成する。STIは、ウェハ1の素子分離領域に溝を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁膜11は、STIに限られず、LOCOS(Local Oxidation of Silicon)法で形成した絶縁膜であっても良い。
次いで、ウェハ1のトランジスタ形成領域における活性領域に不純物をイオン注入し、ウェル12を形成する。n型のMOSトランジスタを形成する場合には、p型不純物、例えばボロンが注入される。p型のMOSトランジスタを形成する場合には、n型不純物、例えばリンが注入される。
更に、n型及びp型のMOSトランジスタそれぞれのチャネル形成を行った後、
ウェハ1上のトランジスタ活性領域の表面を熱酸化させてゲート絶縁膜13を形成する。ゲート絶縁膜13は、熱酸化によるシリコン酸化膜であり、その厚さは例えば1〜10nmである。また、ゲート絶縁膜13は、誘電率の高い材料で形成しても良い。
更に、n型及びp型のMOSトランジスタそれぞれのチャネル形成を行った後、
ウェハ1上のトランジスタ活性領域の表面を熱酸化させてゲート絶縁膜13を形成する。ゲート絶縁膜13は、熱酸化によるシリコン酸化膜であり、その厚さは例えば1〜10nmである。また、ゲート絶縁膜13は、誘電率の高い材料で形成しても良い。
さらに、ウェハ1の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば約100nmとする。そして、シリコン膜をパターニングすることにより、ゲート電極14が形成される。なお、ゲート電極14は、金属材料から形成しても良い。
続いて、ゲート電極14をマスクにしたイオン注入により、ゲート電極14の両側のウェハ1の表層に不純物を導入して、エクステンション・LDD(Lightly Doped Drain)15を形成する。なお、n型のMOSトランジスタを形成する場合には、n型不純物、例えばリンが注入される。p型のMOSトランジスタを形成する場合には、p型不純物、例えばボロンが注入される。
この後に、ゲート電極14を含むウェハ1の上側全面に絶縁膜を形成する。絶縁膜としては、例えばCVD法により形成された酸化シリコン膜が用いられる。そして、絶縁膜をエッチバックしてゲート電極14の両側部分のみを残し、絶縁性サイドウォール16を形成。
続いて、絶縁性サイドウォール16とゲート電極14をマスクにしてウェハ1の表層に不純物を再びイオン注入する。これにより、各ゲート電極14の側方のウェハ1にソース/ドレイン領域17(高濃度不純物拡散領域)が形成される。
さらに、ゲート電極14を含むウェハ1の上側全面に、金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケル膜の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させる。これにより、ゲート電極14の上面と、ソース/ドレイン領域17上のそれぞれに、コバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層18A、18Bが形成される。この熱処理によって、各ソース/ドレイン領域17が活性化されて低抵抗化する。
その後に、素子分離絶縁膜11上などで未反応となっている金属膜をウエットエッチングによって除去する。
ここまでの工程で、ウェハ1の活性領域ごとに、ゲート絶縁膜13,ゲート電極14、
ソース/ドレイン領域17等によって構成されるMOSトランジスタT1が形成される。
ここまでの工程で、ウェハ1の活性領域ごとに、ゲート絶縁膜13,ゲート電極14、
ソース/ドレイン領域17等によって構成されるMOSトランジスタT1が形成される。
続いて、図1Bに示す断面構造を得るまでの工程について説明する。
ゲート電極14を含むウェハ1の上側全面に、シリコン酸化膜21を例えば約20nmに形成し、その後にシリコン窒化膜22を例えば約80nm形成する。シリコン酸化膜21及びシリコン窒化膜22は、それぞれがプラズマCVD法により形成される。続いて、シリコン窒化膜22の上に、第1層間絶縁膜23として、BPSG(Boron Phosphor Silicate Glass)を熱CVD法により例えば約1300nm形成する。第1層間絶縁膜23の形成後は、ウェハ1を650℃で120秒程度、アニールする。
ゲート電極14を含むウェハ1の上側全面に、シリコン酸化膜21を例えば約20nmに形成し、その後にシリコン窒化膜22を例えば約80nm形成する。シリコン酸化膜21及びシリコン窒化膜22は、それぞれがプラズマCVD法により形成される。続いて、シリコン窒化膜22の上に、第1層間絶縁膜23として、BPSG(Boron Phosphor Silicate Glass)を熱CVD法により例えば約1300nm形成する。第1層間絶縁膜23の形成後は、ウェハ1を650℃で120秒程度、アニールする。
なお、第1層間絶縁膜23として、BPSGの代わりに、シリコン酸化膜を形成しても良い。この場合、シリコン酸化膜は、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法を用い、例えば1000nmの膜厚に形成する。なお、第1層間絶縁膜23にシリコン酸化膜を用いた場合は、アニールは不要である。
そして、第1層間絶縁膜23の表面を化学的機械研磨(CMP:Chemical Mechanical Polishing)法で研磨して平坦化させ、ウェハ1の表面から多結晶シリコン酸化膜の表面までの膜厚を所定値、例えば約950nmに調整する。
次に、第1層間絶縁膜23の上に、シリコン酸化膜24を例えば約100nm形成する。この後、シリコン酸化膜24の上にレジスト膜(不図示)を塗布した後、レジスト膜をパターニングしてレジストパターンを形成する。レジストパターンは、シリコン酸化膜24を露出させる開口部を、チップ領域2の素子形成領域2AのMOSトランジスタT1のソース/ドレイン領域17の上方と、チップ領域2の外周領域2Bとに有する。
次に、レジストパターンをマスクにしたドライエッチングにより、シリコン酸化膜24、第1層間絶縁膜23、多孔質シリコン窒化膜22、及びシリコン酸化膜21を順番に加工する。エッチング深さは、ソース/ドレイン領域17の高融点金属シリサイド層18A、又はウェハ1に到達するまでとする。これにより、ソース/ドレイン領域17の上にコンタクトホール25が形成される。また、素子形成領域2Aの外側を囲む外周領域2Bにリング溝26が形成される。リング溝26は、MOSトランジスタT1などを含む半導体回路をチップ領域2の外周に沿って囲む連続したリング形に形成される。
続いて、図1Cに示す断面構造を得るまでの工程について説明する。
まず、コンタクトホール25内に、ソース/ドレイン領域17に電気的に接続される導電性プラグ27を形成する。また、これと同時に、リング溝26内に導電性プラグ28を形成する。
まず、コンタクトホール25内に、ソース/ドレイン領域17に電気的に接続される導電性プラグ27を形成する。また、これと同時に、リング溝26内に導電性プラグ28を形成する。
具体的には、最初に、コンタクトホール25及びリング溝26の内面に、図示を省略するチタン膜をスパッタ法にて約30nmの膜厚に形成する。チタン膜の形成後には、675℃、窒素ガス雰囲気で30秒の熱処理を行う。続いて、チタン膜の上に、図示を省略する窒化チタン膜を約20nmの膜厚にスパッタ法にて形成する。このようにしてチタン膜と窒化チタン膜の2層の積層構造を有する密着膜の上に、タングステン膜をCVD法により成長させる。タングステン膜の膜厚は、例えば約300nmとする。これにより、タングステン膜でコンタクトホール25の空隙、及びリング溝26の空隙を埋める。この後、シリコン酸化膜24の上面上に成長した余分なタングステン膜及び密着膜をCMP法による研磨で除去する。これにより、コンタクトホール25とリング溝26のそれぞれに、導電性プラグ27,28が形成される。なお、リング溝26内の導電性プラグ28の平面形状は、リング形になる。
次に、シリコン酸化膜24及び導電性プラグ27,28の上に、導電性多層膜を形成する。導電性多層膜は、例えば、膜厚が約60nmのチタン膜と、膜厚が約30nmのチタン窒化膜と、膜厚が約360nmのアルミニウム膜と、膜厚が約5nmのチタン膜と、膜厚が約70nmのTiN膜を順番にPVD法、例えばスパッタすることで形成する。
さらに、導電性多層膜の上にレジスト膜を塗布した後にパターニングしてレジストパターンを形成する。レジストパターンは、開口部がチップ領域2のそれぞれの導電性プラグ27,28の上と、スクライブライン領域3に形成される。なお、スクライブライン領域3に形成される開口部は、ウェハ1上で格子状に形成される。
そして、レジストパターンを用いて、チップ領域2の導電性多層膜をエッチングし、導電性プラグ27に電気的に接続される第1層の配線31(第1の導体パターン)を形成する。また、周辺領域2Bのリング状の導電性プラグ28に電気的に接続されるリング状の第1層のシールド層32(第1のシールド層)が形成される。さらに、これと同時に、スクライブライン領域3の導電性多層膜がエッチングされて、第1の応力吸収パターン33が第1層の配線31及びシールド層32と同じ膜厚に形成される。
そして、レジストパターンを用いて、チップ領域2の導電性多層膜をエッチングし、導電性プラグ27に電気的に接続される第1層の配線31(第1の導体パターン)を形成する。また、周辺領域2Bのリング状の導電性プラグ28に電気的に接続されるリング状の第1層のシールド層32(第1のシールド層)が形成される。さらに、これと同時に、スクライブライン領域3の導電性多層膜がエッチングされて、第1の応力吸収パターン33が第1層の配線31及びシールド層32と同じ膜厚に形成される。
ここで、図1Cの段階のウェハ1の一部を拡大した平面図を図3に示す。
図3に示すように、第1の応力吸収パターン33は、ウェハ1上で第1層の配線31と同じ高さに、チップ領域2の外周に沿って連続して延び、かつチップ領域2を囲むように格子状に形成された金属膜である。図1C及び図3に示すように、応力吸収パターン33は、スクライブライン領域3の中心線SCを跨ぐベタパターンからなる。さらに、応力吸収パターン33の幅Ws1は、図示を省略するダイシングブレードの幅より広く、スクライブライン領域3の幅より狭い。例えば、応力吸収パターン33の幅Ws1は、20μm〜70μmであり、典型的には40μmである。
図3に示すように、第1の応力吸収パターン33は、ウェハ1上で第1層の配線31と同じ高さに、チップ領域2の外周に沿って連続して延び、かつチップ領域2を囲むように格子状に形成された金属膜である。図1C及び図3に示すように、応力吸収パターン33は、スクライブライン領域3の中心線SCを跨ぐベタパターンからなる。さらに、応力吸収パターン33の幅Ws1は、図示を省略するダイシングブレードの幅より広く、スクライブライン領域3の幅より狭い。例えば、応力吸収パターン33の幅Ws1は、20μm〜70μmであり、典型的には40μmである。
次に、図1Dに示す断面構造を得るまでの工程について説明する。
まず、シリコン酸化膜24、配線31、シールド層32及び第1の応力吸収パターン33の上に、第2層間絶縁膜41を形成する。第2層間絶縁膜41には、高密度プラズマCVD法で形成したシリコン酸化膜が用いられる。第2層間絶縁膜41の膜厚は、例えば、約750nmとする。そして、第2層間絶縁膜41の表面をCMP法で研磨して平坦化させ、第2層間絶縁膜41の膜厚を例えば約460nmに調整する。
なお、第2層間絶縁膜41は、TEOSガスを使用するプラズマCVD法により形成したシリコン酸化膜でも良い。シリコン酸化膜の場合には、第2層間絶縁膜41の膜厚は、例えば、約1100nmとする。
まず、シリコン酸化膜24、配線31、シールド層32及び第1の応力吸収パターン33の上に、第2層間絶縁膜41を形成する。第2層間絶縁膜41には、高密度プラズマCVD法で形成したシリコン酸化膜が用いられる。第2層間絶縁膜41の膜厚は、例えば、約750nmとする。そして、第2層間絶縁膜41の表面をCMP法で研磨して平坦化させ、第2層間絶縁膜41の膜厚を例えば約460nmに調整する。
なお、第2層間絶縁膜41は、TEOSガスを使用するプラズマCVD法により形成したシリコン酸化膜でも良い。シリコン酸化膜の場合には、第2層間絶縁膜41の膜厚は、例えば、約1100nmとする。
続いて、第2層間絶縁膜41をドライエッチングして第1層の配線31に達するスルーホール44を形成する。これと同時に、リング状の第1層のシールド層32の上にリング溝45を形成する。そして、スルーホール44及びリング溝45の内面にチタン膜(不図示)と窒化チタン膜を積層して密着膜を形成した後、タングステン膜をCVD法により成長させる。これにより、スルーホール44及びリング溝45の内面がタングステン膜で埋められて、第2層間絶縁膜41に導電性プラグ46,47が形成される。なお、第1層間絶縁膜23の上面上に成長したタングステン膜及び密着膜は、CMP法で除去する。
さらに、導電性プラグ46の上に第2層の配線48(導体パターン)を形成する。これと同時に、リング状の導電性プラグ47の上に、リング状の第2層のシールド層49を形成する。第2層の配線48及びシールド層49は、第1層と同様に形成する。なお、第2層では、スクライブライン領域3に応力吸収パターンは形成しない。
次に、図1Eに示す断面構造を得るまでの工程について説明する。
まず、第2層間絶縁膜41、第2層の配線48及びシールド層49の上に、第3層間絶
縁膜51を形成する。
続いて、第3層間絶縁膜51の中と上に、第2層の場合と同様のプロセスを用いて、導電性プラグ52,53、第3層の配線54及びシールド層55を形成する。第3層の配線54(導体パターン)は、導電性プラグ52を介して第2層の配線48に電気的に接続される。第3層のシールド層55は、導電性プラグ53を介して第2層のシールド層49に接続される。
まず、第2層間絶縁膜41、第2層の配線48及びシールド層49の上に、第3層間絶
縁膜51を形成する。
続いて、第3層間絶縁膜51の中と上に、第2層の場合と同様のプロセスを用いて、導電性プラグ52,53、第3層の配線54及びシールド層55を形成する。第3層の配線54(導体パターン)は、導電性プラグ52を介して第2層の配線48に電気的に接続される。第3層のシールド層55は、導電性プラグ53を介して第2層のシールド層49に接続される。
さらに、第3層間絶縁膜51、第3層の配線54及びシールド層55の上に、第1層から第3層と同様のプロセスを用いて、第4の層間絶縁膜61、導電性プラグ62,63、第4層の配線64及びシールド層65を形成する。第4層の配線64(導体パターン)は、導電性プラグ62を介して第3層の配線54に電気的に接続される。第4層のシールド層65は、導電性プラグ63を介して第3層のシールド層55に接続される。
なお、第3層及び第4層の各層間絶縁膜51,61のスクライブライン領域3には、応力吸収パターンは形成しない。
なお、第3層及び第4層の各層間絶縁膜51,61のスクライブライン領域3には、応力吸収パターンは形成しない。
続いて、第4層の配線64及びシールド層65の上に、第1層から第4層と同様のプロセスを用いて、第5の層間絶縁膜71、導電性プラグ72,73、第5層の配線74、シールド層75、及び第2の応力吸収パターン77を形成する。ここで、第2の応力吸収パターン77の膜厚は、第5層の配線74及びシールド層75と同じ膜厚に形成される。
第5層の配線74(第2の導体パターン)は、導電性プラグ72を介して第4層の配線64に電気的に接続される。第5層のシールド層75(第2のシールド層)は、導電性プラグ73を介して第4層のシールド層65に接続される。
これにより、チップ領域2の素子形成領域2AにMOSトランジスタT1を含む回路が形成され、素子形成領域2Aを囲むようにガードリング(耐湿リング)76が形成される。なお、ガードリング76は、外周領域2Bの導電性プラグ26,47,53,63,73と、第1〜第5のシールド層32,49,55,65,75とから形成される。
さらに、スクライブライン領域3に、2つの応力吸収パターン33,77が第2から第5層間絶縁膜41,51,61,71を挟む応力吸収部78が形成される。
第2の応力吸収パターン77は、最上層の配線74と同時に、かつ配線74とウェハ1上で同じ膜厚に形成される。第2の応力吸収パターン77は、第1の応力吸収パターン33と同様に、チップ領域2の外周に沿って延びる連続したリング状のラインを有し、かつチップ領域2を囲むように格子状に形成される。
第2の応力吸収パターン77は、最上層の配線74と同時に、かつ配線74とウェハ1上で同じ膜厚に形成される。第2の応力吸収パターン77は、第1の応力吸収パターン33と同様に、チップ領域2の外周に沿って延びる連続したリング状のラインを有し、かつチップ領域2を囲むように格子状に形成される。
また、図1Eに示すように、第2の応力吸収パターン77は、スクライブライン領域3の中心線SCを跨ぐベタパターンからなる。第2の応力吸収パターン77の幅ws1は、第1層の応力吸収パターン33と同様に、ダイシングブレードの幅より広く、スクライブライン領域3の幅より狭い。例えば、第2の応力吸収パターン77は、20μm〜70μmであり、典型的には40μmである。なお、上側の第2の応力吸収パターン77は、下側の第1の応力吸収パターン33より小さくても良くし、大きくても良い。
なお、導体パターンである各層の配線31,48,54,64,74には、抵抗やキャパシタ、電極パッドなど、回路を形成するために必要なパターンが含まれる。
さらに、図1Fに示す断面構造を得るまでの工程について説明する。
まず、第5の層間絶縁膜71上に、カバー膜81を形成する。カバー膜81は、第5層の配線74及びシールド層75、応力吸収パターン77を覆うように形成される。ここで、カバー膜81には、高密度プラズマCVD法で形成した、膜厚が例えば700nmのシ
リコン酸化膜と、TEOSガスを使用するプラズマCVD法により形成した、膜厚700nmのシリコン酸化膜との2層構造が用いられる。
まず、第5の層間絶縁膜71上に、カバー膜81を形成する。カバー膜81は、第5層の配線74及びシールド層75、応力吸収パターン77を覆うように形成される。ここで、カバー膜81には、高密度プラズマCVD法で形成した、膜厚が例えば700nmのシ
リコン酸化膜と、TEOSガスを使用するプラズマCVD法により形成した、膜厚700nmのシリコン酸化膜との2層構造が用いられる。
この後、カバー膜81上に図示を省略するレジストパターンを形成し、レジストパターンをマスクにしてカバー膜81をエッチングする。これにより、第5層の配線74に含まれる電極パッド74Aの部分的に露出させるコンタクト窓82が形成される。なお、ガードリング76及び応力吸収パターン77は、カバー膜81に覆われたままである。
また、必要に応じて、チップ領域2のカバー膜81の上に、ポリイミド膜83を保護膜として形成する。ポリイミド膜83は、例えば、感光性材料を用いて形成される。露光、現像等によるパターニングによって、電極パッド74A上とスクライブライン領域3上のポリイミド膜83は除去される。
続いて、図1Gに示す断面構造を得るまでの工程について説明する。まずダイシングブレードを用いて、ウェハ1を複数のチップに切断する。ダイシングブレードは、スクライブライン領域3の中心線SCに位置決めされる。ダイシングブレードによって、スクライブライン領域3上のウェハ1、各層間絶縁膜23,41,51,61,71、応力吸収パターン33,77、及びカバー膜81が切断される。
応力吸収パターン33,77は、スクライブライン領域3の中心線SCを跨いで配置され、かつ応力吸収パターン33,77の幅は、ダイシングブレードの切断幅(Kerf幅)より幅広になっている。このため、ダイシングブレードは、応力吸収パターン33,37を切断しながら、スクライブライン領域3でチップ領域2の周囲を切断する。なお、ダイシングブレードの切断幅とは、ダイシングブレードの幅に、ダイシングブレードの位置合わせの精度と、切断時のダイシングブレードの位置ずれを加えた掘削幅をいう。
このとき、第1層間絶縁膜23は、ウェハ1と第1層の応力吸収パターン33に挟まれた状態で切断されるので、切断面が綺麗になる。また、第2〜第5の層間絶縁膜41,51,61,71は、第1の応力吸収パターン33と、第2の応力吸収パターン77とに挟まれた状態で切断されるので、切断面が綺麗になる。その結果、応力吸収パターン33,77を有しない場合に比べて、スクライブライン領域3が綺麗に切断される。これは、ウェハ1及び応力吸収パターン33,77で層間絶縁膜23,41,51,61,71が挟まれることにより、ダイシング時にスクライブライン領域3の層間絶縁膜23,41,51,61,71に生じる応力が低減されるためであると考えられる。
ここで、ダイシングブレードによる切断時に生じる応力で、層間絶縁膜23,41,51,61,71にクラックが発生することがある。一般に、クラックは、硬度の高いウェハ1より、層間絶縁膜23,41,51,61,71の積層方向の上側、つまり開放されている方向に伝播し易い。このため、例えば、ウェハ1や第1層間絶縁膜23に生じたクラックは、上方に配置されている第1の応力吸収パターン33に到達する。そして、クラックの原因となる応力が、第1の応力吸収パターン33に吸収される。これは、第1の応力吸収パターン33を構成する金属材料は、弾性が第1層間絶縁膜23より相対的に高いためである。
これにより、第1層間絶縁膜23で発生したクラックの進行が応力吸収パターン33によって停止させられる。第1の応力吸収パターン33は、連続してリング状にチップ領域2を覆っているので、従来のように金属パターンの隙間を通ってガードリング76にクラックが到達することはない。
同様に、第2層間絶縁膜41から第5の層間絶縁膜71までの間に発生したクラックは
、最上層の応力吸収パターン77に到達し、第2の応力吸収パターン77を構成する金属材料の弾性によってクラックの原因となる応力が吸収される。これにより、クラックの進行が第2の応力吸収パターン77で停止される。このように、第2〜第5層間絶縁膜41,51,61,71で発生したクラックの進行が第2の応力吸収パターン77によって停止させられる。
第2の応力吸収パターン77は、連続してリング状にチップ領域2を覆っているので、従来のようにパターンの隙間を通ってガードリング76にクラックが到達することはない。
、最上層の応力吸収パターン77に到達し、第2の応力吸収パターン77を構成する金属材料の弾性によってクラックの原因となる応力が吸収される。これにより、クラックの進行が第2の応力吸収パターン77で停止される。このように、第2〜第5層間絶縁膜41,51,61,71で発生したクラックの進行が第2の応力吸収パターン77によって停止させられる。
第2の応力吸収パターン77は、連続してリング状にチップ領域2を覆っているので、従来のようにパターンの隙間を通ってガードリング76にクラックが到達することはない。
これらのことから、層間絶縁膜23,41,51,61,71にクラックが生じても、応力吸収パターン33,77がクラックの広がりの原因になった応力を吸収するので、クラックの進行が停止させられる。したがって、クラックがチップ領域2のガードリング76に到達することが防止される。
なお、最上層の応力吸収パターン77の上のカバー膜81にクラックが発生することがあるが、77上のカバー膜81を82形成時に除去することで解決される。
そして、このようにしてウェハ1をスクライブライン領域3で切断することで分離される複数のチップが半導体装置になる。図1G及び図4に示すように、半導体装置91は、上面がカバー膜81及びポリイミド膜83で保護され、中央の素子形成領域2Aに半導体回路が形成されている。さらに、半導体回路を囲むようにガードリング76が配置されており、さらにその外側に応力吸収パターン33,77が設けられている。なお、半導体装置91は、図示を省略する他の素子などを有しても良い。
以上、説明したように、この実施の形態では、スクライブライン領域3に、金属材料からなる2層構造の応力吸収パターン33,77を上下に離れて形成すると共に、スクライブの中心線SCを跨いで、チップ領域2の周囲に連続するように形成した。これにより、ダイシング時に層間絶縁膜23,41,51,61,71が応力吸収パターン33,77で押さえ付けられ、スクライブライン領域3における切断面で発生する応力を抑制することが可能になる。
また、ダイシング時に発生する応力を応力吸収パターン33,77によって吸収することができる。これにより、層間絶縁膜23,41,51,61,71のクラックがチップ領域2に伝播することが防止され、信頼性の高い半導体装置91を製造できる。
2つの応力吸収パターン33,77は、チップ領域2を囲むように、切れ目無く連続して配置したので、クラックの伝播を確実に防止できる。従来のように、チップ領域の周囲に断続的に金属パターンを配置した場合では、金属パターンの隙間からクラックがチップ領域に伝播し易かった。これに対し、この実施の形態では、クラックの伝播をより確実に防止できる。
2つの応力吸収パターン33,77は、チップ領域2を囲むように、切れ目無く連続して配置したので、クラックの伝播を確実に防止できる。従来のように、チップ領域の周囲に断続的に金属パターンを配置した場合では、金属パターンの隙間からクラックがチップ領域に伝播し易かった。これに対し、この実施の形態では、クラックの伝播をより確実に防止できる。
また、2つの応力吸収パターン33,77を最下層と最上層の配線31,74と同じ層に形成したので、どちらか一層のみに形成した場合に比べて、クラックの伝播をより確実に防止できる。また、応力吸収パターン33,77を各層間絶縁膜23,41,51,61,71の間のそれぞれに設けた場合に比べて、金属製のパターンの積層数が少なくなってダイシングブレードの消耗を抑制できる。
ここで、図5及び図6を参照して、第1の実施の形態の変形例について説明する。
図5に示す半導体装置の製造方法の変形例では、スクライブライン領域3のカバー膜81に、第2の応力吸収パターン77を露出させる開口部102が形成されている。開口部102は、カバー膜81上に形成したレジストパターンを用いてエッチングすることによ
り形成される。
図5に示す半導体装置の製造方法の変形例では、スクライブライン領域3のカバー膜81に、第2の応力吸収パターン77を露出させる開口部102が形成されている。開口部102は、カバー膜81上に形成したレジストパターンを用いてエッチングすることによ
り形成される。
開口部102の側面102Aは、ガードリング76の外周から所定の距離、例えば1μm〜5μmに形成されている。開口部102の幅は、ダイシング時に切除される領域より広く、第2の応力吸収パターン77より、両側のそれぞれで例えば1.5μm狭い。つまり、応力吸収パターン77の周辺部は、約1.5μmの幅でカバー膜81に覆われる。
このようにして、第2の応力吸収パターン77上のカバー膜81を一部除去することにより、ウェハ1に開口部102を格子状に形成する。開口部102からチップ領域2までの間には、カバー膜81が残される。
このようにして、第2の応力吸収パターン77上のカバー膜81を一部除去することにより、ウェハ1に開口部102を格子状に形成する。開口部102からチップ領域2までの間には、カバー膜81が残される。
ウェハ1をダイシングするときは、ダイシングブレードによって、スクライブライン領域3のウェハ1、各層間絶縁膜23,41,51,61,71、応力吸収パターン33,77を切断する。このとき、ダイシングブレードによって層間絶縁膜23,41,51,61,71などに応力が作用してクラックが発生しても、応力吸収パターン33,77によってチップ領域2への伝播が防止される。スクライブライン領域3では、カバー膜81は、ダイシングブレードで切断される領域の外側のみに設けられているので、カバー膜81にクラックが発生することはない。
また、図6に示す半導体装置の製造方法の他の変形例では、図示を省略するレジストパターンを用いてカバー膜81をエッチングし、第2の応力吸収パターン77を露出させる開口部103を形成する。開口部103の側面103Aは、ガードリング76の外周からスクライブライン領域3に所定の距離、例えば1μm〜5μmに形成されている。開口部103の幅は、両側のそれぞれで最上層の応力吸収パターン77より例えば1.5μm大きい。
開口部103を形成するときは、ポリイミド膜83を形成する前に、カバー膜81上に、第2の応力吸収パターン77より幅広の開口部を有するレジストパターン(不図示)を形成する。このレジストパターンは、パッド上開口窓82と同じであっても良い。そして、このレジストパターンをマスクにして、カバー膜81をエッチングする。これにより、素子形成領域2Aの電極パッド74Aの上と、第2の応力吸収パターン77の上のカバー膜81が除去される。
このとき、エッチング用の反応ガスとして、例えば、フッ素ガス等を使用すれば、レジストパターンでマスクされてない第2の応力吸収パターン77の両側の第5層間絶縁膜71がオーバーエッチングされて側溝104が形成される。これにより、スクライブライン領域3に開口103が格子状に形成され、第2の応力吸収パターン77の全体が露出すると共に、第2の応力吸収パターン77を囲む側溝104が四角形に形成される。なお、側溝104よりチップ領域2側の領域には、カバー膜81が残される。
ウェハ1をダイシングするときは、ダイシングブレードによって、スクライブライン領域2のウェハ1、各層間絶縁膜23,41,51,61,71、応力吸収パターン33,77を切断する。このとき、ダイシングブレードによって層間絶縁膜23,41,51,61,71などに応力が作用してクラックが発生しても、応力吸収パターン33,77によってチップ領域2への伝播が防止される。スクライブライン領域3では、カバー膜81は、ダイシングブレードで切断される領域の外側のみに設けられているので、カバー膜81にクラックが発生することはない。
さらに、応力吸収パターン33,77の外側で第5層間絶縁膜71に側溝104が形成されているので、第5層間絶縁膜71などの上側の層間絶縁膜で発生したクラックの拡散が側溝104に妨げられるので、チップ領域2をさらに伝播し難くなる。
さらに、応力吸収パターン33,77の外側で第5層間絶縁膜71に側溝104が形成されているので、第5層間絶縁膜71などの上側の層間絶縁膜で発生したクラックの拡散が側溝104に妨げられるので、チップ領域2をさらに伝播し難くなる。
(第2の実施の形態)
図7から図9を参照して、第2の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
図7から図9を参照して、第2の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
この実施の形態は、スクライブライン領域に、モニター回路や、検査マスクを有する半導体装置及びその製造方法に関する。
まず、図7Aに示す断面構造を得るまでの工程について説明する。なお、この実施の形態では、図2と同様に、ウェハ1に、スクライブライン領域3が格子状に形成されており、さらにスクライブライン領域3の中央部分の全て又は一部にテスト回路領域110が形成される。
まず、図7Aに示す断面構造を得るまでの工程について説明する。なお、この実施の形態では、図2と同様に、ウェハ1に、スクライブライン領域3が格子状に形成されており、さらにスクライブライン領域3の中央部分の全て又は一部にテスト回路領域110が形成される。
最初に、ウェハ1のチップ領域2と、スクライブライン領域3の中央部分のテスト回路領域110のそれぞれに素子分離絶縁膜11を形成する。次いで、第1の実施の形態と同様に、チップ領域2の素子分離絶縁膜11の間にMOSトランジスタT1を形成する。これと同時に、スクライブライン領域2のトランジスタ活性領域にMOSトランジスタT2を形成する。MOSトランジスタT2は、例えば、MOSトランジスタT1と同じ構成を有し、同じプロセスで同時に形成される。
続いて、ウェハ1及びMOSトランジスタT1,T2を覆うように、シリコン酸化膜21、シリコン窒化膜22、第1層間絶縁膜23、シリコン酸化膜24を順番に形成し、これらの膜21〜24のチップ領域2に導電性プラグ27,28を形成する。このとき、これらの膜21〜24のスクライブライン領域3のテスト回路領域110にも導電性プラグ111を形成する。導電性プラグ111は、MOSトランジスタT2のソース/ドレイン領域17に電気的に接続される位置に形成される。
さらに、チップ領域2のシリコン酸化膜24の上に、第1の実施の形態と同様に、第1層の配線31と第1層のシールド層32を形成する。これと同時に、スクライブライン領域3に、第1の応力吸収パターン115と、第1層の配線112を形成する。
第1の配線112は、スクライブライン領域3のテスト回路領域110に、導電性プラグ121と電気的に接続するように形成される。
第1の配線112は、スクライブライン領域3のテスト回路領域110に、導電性プラグ121と電気的に接続するように形成される。
また、図8Aの平面図に示すように、第1の応力吸収パターン115は、チップ領域2を囲むように連続して形成された金属膜である。さらに、第1の応力吸収パターン115は、スクライブライン領域3の中心線SCを跨ぐベタパターンからなる。第1の応力吸収パターン115の幅Ws2は、ダイシングブレードの幅より広く、スクライブライン領域3の幅より狭く、例えば20μm〜70μmであり、典型的には40μmである。
ここで、第1の応力吸収パターン2の一部に開口部116が形成され、開口部116の内側にテスト回路領域110が形成される。開口部116の両側に延びる第1の応力吸収パターン115のライン部115Aの幅Ds2は、開口部116の両側にそれぞれ1μm〜5μmになる。
次に、図7Bに示す断面構造を得るまでの工程について説明する。
まず、第2層間絶縁膜41から第5層間絶縁膜71までを第1の実施の形態と同様に形成する。このとき、チップ領域2の回路の各層の導電性プラグ27,28,46,47,52,53,62,63と同時に、テスト回路領域110に導電性プラグ121,123,125,127が形成される。同様に、チップ領域2の回路の各層の配線31,48,54,64及びシールド層32,49,55,65と同時に、テスト回路領域110に配線122,124,126,128が形成される。
まず、第2層間絶縁膜41から第5層間絶縁膜71までを第1の実施の形態と同様に形成する。このとき、チップ領域2の回路の各層の導電性プラグ27,28,46,47,52,53,62,63と同時に、テスト回路領域110に導電性プラグ121,123,125,127が形成される。同様に、チップ領域2の回路の各層の配線31,48,54,64及びシールド層32,49,55,65と同時に、テスト回路領域110に配線122,124,126,128が形成される。
さらに、その上に第5層間絶縁膜71を形成するときに、チップ領域2に導電性プラグ72,73を、スクライブライン領域3に導電性プラグ129をそれぞれ形成する。続いて、導電性プラグ72,73に電気的に接続される第5層の配線74及びシールド層75を形成し、これと同時にスクライブライン領域3に第2の応力吸収パターン130及び配線131を形成する。
ここで、図8Bの平面図に示すように、第2の応力吸収パターン130は、第1の応力吸収パターン115と同様にチップ領域2を囲むように格子状に連続して形成された金属膜である。さらに、第2の応力吸収パターン130の一部に開口部132が形成され、開口部132内にテスト回路領域110が設けられている。開口部132の両側に延びる第2の応力吸収パターン130のライン部130Aの幅Ds2は、開口部132の両側にそれぞれ1μm〜5μmになる。
これにより、図7B及び図8Bに示すように、チップ領域2の素子形成領域2AにMOSトランジスタT1を有する半導体テスト回路が形成される。また、チップ領域2の周辺領域2Bには、第1の実施の形態と同様のガードリング76が形成される。さらに、スクライブライン領域3の中央のテスト回路領域110にテスト回路133が形成される。
なお、テスト回路133の最上層の配線131は、電極パッド131Aになっている。なお、配線131と応力吸収パターン130との間の距離L1は、例えば、1μm〜5μmである。
なお、テスト回路133の最上層の配線131は、電極パッド131Aになっている。なお、配線131と応力吸収パターン130との間の距離L1は、例えば、1μm〜5μmである。
続いて、第5層の配線74,132、ガードリング76及び応力吸収パターン130を覆うように、カバー膜81を形成する。さらに、カバー膜81に開口部を形成し、チップ領域2の電極パッド74Aと、テスト回路領域110の電極パッド131Aを露出させる。さらに、チップ領域2のカバー膜81の上に保護膜としてポリイミド膜83を形成してから開口部を設け、電極パッド74A,131Aを露出させる。
この半導体装置の製造方法では、ダイシングの前に、テスト回路133を使って回路の動作チェックを行う。動作チェックを行ったら、ウェハ1をダイシングにより複数のチップに分割する。応力吸収パターン115,130は、スクライブライン領域3の中心線SCを跨いで配置されており、応力吸収パターン115,130の幅は、ダイシングブレードの幅に、ダイシングブレードの位置合わせの精度、切断時のダイシングブレードの位置ずれを加えた切断幅より幅広になっている。このため、ダイシングブレードは、応力吸収パターン115,130を切断しながら、ウェハ1を切断する。
ここで、応力吸収パターン115,130の開口部116,132の幅は、ダイシングブレードによるスクライブライン領域3の切断幅より広いので、図7BのラインL2に沿って、開口部116,132の内側でウェハ1が切断される。これにより、図7C及び図9に示すように、半導体装置141が形成される。ダイシング後のチップからなる半導体装置141には、ガードリング76を外側から囲むように連続した応力吸収パターン115,130が設けられる。半導体装置141の側面は、カバー膜81及び層間絶縁膜23,41,51,61,71に覆われているので、応力吸収パターン115,130のライン部115A,130Aは露出しない。
ダイシングブレードによる切断時に発生したクラックは、第1の実施の形態と同様に、第1、第2の応力吸収パターン115,130を有する応力吸収部78の金属材料の弾性によって吸収される。これにより、クラックがチップ領域2のガードリング76に達することがなくなる。
以上、説明したように、この実施の形態では、スクライブライン領域3に応力吸収パターン115,130を設けたので、第1の実施の形態と同様の作用及び効果が得られる。
さらに、応力吸収パターン115,130の一部に開口部115,132を設けてテスト回路領域110を形成したので、スクライブライン領域3にテスト回路を有する構造においても、クラックの伝播を防止できる。
さらに、応力吸収パターン115,130の一部に開口部115,132を設けてテスト回路領域110を形成したので、スクライブライン領域3にテスト回路を有する構造においても、クラックの伝播を防止できる。
なお、この実施の形態では、ダイシング時の切断箇所が応力吸収パターン115,130のライン部115A,130Aよりスクライブライン領域3の中心線SCに近い位置とした。これに対し、図7BのラインL3が切断面となるようにウェハ1を切断しても良い。この場合、応力吸収パターン115,130は、それぞれのライン部115A,130Bがチップ領域2側に残るように分断される。このようにしてチップ化された半導体装置141は、切断面に応力吸収パターン115,113のライン部115A,130Aが露出する。
また、応力吸収パターン115、130の開口部116、132で形成される領域に、検査マスク(マーク)を形成しても良い。検査マスク(マーク)としては、例えば、リソグラフィ用のアライメントマスク(マーク)や、回路の位置ずれ検査用のマスク(マーク)などがあげられる。この場合のテスト回路領域110は、検査マーク形成領域になる。また、1つのウェハ1にテスト回路領域と検査マーク形成領域をそれぞれ形成しても良い。
(第3の実施の形態)
図10及び図11を参照して、第3の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
図10及び図11を参照して、第3の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
図10に示すように、この実施の形態の半導体装置の製造方法では、ウェハ1上の第1層と第5層の層間絶縁膜41,71上のそれぞれに金属膜からなる応力吸収パターン151、152が形成されている。図11の平面図に示すように、最上層の第2の応力吸収パターン152は、スクライブライン領域3に格子状に形成されたベタパターンに開口部154が周期的に形成されている。また、図10に示す最下層の第1の応力吸収パターン151は、第2の応力吸収パターン152と同形状を有し、開口部153が周期的に形成されている。応力吸収パターン151,152のそれぞれの側面と開口部153との距離は、例えば、1μm〜5μmである。
ウェハ1上の各層の製造方法は、第1の実施の形態と同様である。そして、応力吸収パターン151、152は、第2層から第4層には形成されない。
ウェハ1をダイシングするときは、ダイシングブレードによって、スクライブライン領域3のウェハ1、各層間絶縁膜23,41,51,61,71、応力吸収パターン151,152が切断される。
応力吸収パターン151,152は、スクライブライン領域3の中心線SCを跨いで配置されており、応力吸収パターン151,152の幅は、ダイシング時の切断幅より幅広になっている。このため、ダイシングブレードは、応力吸収パターン151,152を切断しながら、ウェハ1を切断する。
応力吸収パターン151,152は、スクライブライン領域3の中心線SCを跨いで配置されており、応力吸収パターン151,152の幅は、ダイシング時の切断幅より幅広になっている。このため、ダイシングブレードは、応力吸収パターン151,152を切断しながら、ウェハ1を切断する。
ダイシングブレードによる切断時に発生したクラックは、各チップ領域2の周囲をリング状に囲む応力吸収パターン151,152を構成する金属材料弾性によって吸収される。これにより、クラックがチップ領域2のガードリング76に達することがなくなる。即ち、応力吸収パターン151,152は、チップ領域2の周囲を切れ目なく囲むことにより、クラックの広がりを抑制する。
以上、説明したように、この実施の形態では、スクライブライン領域3に応力吸収パターン151,152を設けたので、第1の実施の形態と同様の作用及び効果が得られる。
なお、ダイシング時の切断箇所は、応力吸収パターン151,152のライン部155Aより中心線SCに近い位置としたが、ライン部155Aに切断面が形成されるように切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング76を外側から囲むように連続した応力吸収パターン151,152が設けられる。
なお、ダイシング時の切断箇所は、応力吸収パターン151,152のライン部155Aより中心線SCに近い位置としたが、ライン部155Aに切断面が形成されるように切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング76を外側から囲むように連続した応力吸収パターン151,152が設けられる。
なお、開口部153,154の形状、大きさ及び数は、図11に限定されない。
(第4の実施の形態)
図12及び図13を参照して、第4の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
図12及び図13を参照して、第4の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
図12に示すように、この実施の形態の半導体装置の製造方法では、ウェハ1上の第1層と第5層の層間絶縁膜23,71上のそれぞれに、金属膜からなる応力吸収パターン161,162が形成されている。各応力吸収パターン161,162は、図2と同様に、格子状に形成されている。図13の平面図に示すように、応力吸収パターン161,162は、チップ領域2を連続し囲むリング形状を有する。各応力吸収パターン161,162の幅は、1μm〜5μmである。スクライブライン領域3には、チップ領域2を個別に囲む応力吸収パターン161,162が形成される。1つのスクライブライン領域3内で平行に形成される一対の応力吸収パターン161、162の間の距離L4は、例えば、10μm〜70μmである。チップ領域2と、そのチップ領域2を囲む応力吸収パターン161,162との間の距離は、例えば、1μm〜5μmである。
ウェハ1上の各層の製造方法は、第1の実施の形態と同様である。そして、応力吸収パターン151、152は、第2層から第4層には形成されない。
ウェハ1をダイシングするときは、ダイシングブレードによって、スクライブライン領域3のウェハ1、各層間絶縁膜23,41,51,61,71、応力吸収パターン161,162が切断される。この際、応力吸収パターン161,162を有する応力吸収部78によって、第1の実施の形態と同様に、ガードリング76へのクラックの伝播が防止される。
以上、説明したように、この実施の形態では、スクライブライン領域2に応力吸収パターン161,162を設けたので、第1の実施の形態と同様の効果が得られる。
なお、ダイシング時の切断箇所は、応力吸収パターン161,162より中心線SCに近い位置としたが、応力吸収パターン161,162の位置でウェハ1を切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング76を外側から囲むように連続した応力吸収パターン161,162が設けられる。
なお、ダイシング時の切断箇所は、応力吸収パターン161,162より中心線SCに近い位置としたが、応力吸収パターン161,162の位置でウェハ1を切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング76を外側から囲むように連続した応力吸収パターン161,162が設けられる。
なお、各実施の形態において、配線31,182及びシールド層32,183と、第1の応力吸収パターン33,115,151,161,184は、同時に形成する必要はない。第1の応力吸収パターン33,115,151,161,184を形成した後に、配線31,182やシールド層32,183を形成しても良い。また、第1の応力吸収パターン33,115,151,161,184を形成する前に、配線31,182やシールド層32,183を形成しても良い。
同様に、各実施の形態において、第2の応力吸収パターン77,130、152,16
2,193を形成した後に、配線74,191やシールド層75,192を形成しても良い。また、第2の応力吸収パターン77,130、152,162,193を形成する前に、配線74,191やシールド層75,192を形成しても良い。
同様に、各実施の形態において、第2の応力吸収パターン77,130、152,16
2,193を形成した後に、配線74,191やシールド層75,192を形成しても良い。また、第2の応力吸収パターン77,130、152,162,193を形成する前に、配線74,191やシールド層75,192を形成しても良い。
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
以下に、前記の実施の形態の特徴を付記する。
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第1のシールド層を形成する工程と、前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第1のパターンとして第1のシールド層の周囲を連続して囲む第1の金属膜を形成する工程と、前記第1のシールド層の上方に、前記素子形成領域を囲む第2のシールド層を形成する工程と、前記第1のパターンの上方に、前記第2のパターンとして第2のシールド層の周囲を連続して囲む第2の金属膜を形成する工程と、前記スクライブライン領域の前記第1のパターン及び前記第2のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、を含む半導体装置の製造方法。
(付記2) 前記第1のパターン及び前記第2のパターンは、前記スクライブライン領域の中心線を跨ぎ、かつ基板がダイシングブレードによって切断される幅より広く形成する付記1に記載の半導体装置の製造方法。
(付記3) 前記第1のパターン及び第2のパターンは、前記素子形成領域の配線と同時に形成する付記1又は付記2に記載の半導体装置の製造方法。
(付記4) 前記第1の応力吸収パターン及び前記第2の応力吸収パターンは、アルミニウムを用いて形成する付記1乃至付記3のいずれか一項に記載の半導体装置の製造方法。(付記5) 前記第1のパターン及び前記第2のパターンとして、開口部を有するパターンを形成する付記1乃至付記4のいずれか一項に記載の半導体装置の製造方法。
(付記6) 前記開口部にテスト回路、アライメントマーク、位置ずれ検査用のマークの少なくとも一つを形成する付記5に記載の半導体装置の製造方法。
(付記7) 前記第2のパターンの上にカバー膜を形成する工程と、前記第2のパターンの上の前記カバー膜の少なくとも一部を除去し、前記第2のパターンがダイシングブレードで切除される領域を露出させる工程と、を含む付記1乃至付記6のいずれか一項に記載の半導体装置の製造方法。
(付記8) 半導体基板と、前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、を含む半導体装置。
(付記9) 前記半導体基板の上方で前記多層配線構造の第1層と同じ高さに形成された第1のパターンと、前記多層配線構造の第5層と同じ高さに形成された第2のパターンとを有する付記9に記載の半導体装置。
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第1のシールド層を形成する工程と、前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第1のパターンとして第1のシールド層の周囲を連続して囲む第1の金属膜を形成する工程と、前記第1のシールド層の上方に、前記素子形成領域を囲む第2のシールド層を形成する工程と、前記第1のパターンの上方に、前記第2のパターンとして第2のシールド層の周囲を連続して囲む第2の金属膜を形成する工程と、前記スクライブライン領域の前記第1のパターン及び前記第2のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、を含む半導体装置の製造方法。
(付記2) 前記第1のパターン及び前記第2のパターンは、前記スクライブライン領域の中心線を跨ぎ、かつ基板がダイシングブレードによって切断される幅より広く形成する付記1に記載の半導体装置の製造方法。
(付記3) 前記第1のパターン及び第2のパターンは、前記素子形成領域の配線と同時に形成する付記1又は付記2に記載の半導体装置の製造方法。
(付記4) 前記第1の応力吸収パターン及び前記第2の応力吸収パターンは、アルミニウムを用いて形成する付記1乃至付記3のいずれか一項に記載の半導体装置の製造方法。(付記5) 前記第1のパターン及び前記第2のパターンとして、開口部を有するパターンを形成する付記1乃至付記4のいずれか一項に記載の半導体装置の製造方法。
(付記6) 前記開口部にテスト回路、アライメントマーク、位置ずれ検査用のマークの少なくとも一つを形成する付記5に記載の半導体装置の製造方法。
(付記7) 前記第2のパターンの上にカバー膜を形成する工程と、前記第2のパターンの上の前記カバー膜の少なくとも一部を除去し、前記第2のパターンがダイシングブレードで切除される領域を露出させる工程と、を含む付記1乃至付記6のいずれか一項に記載の半導体装置の製造方法。
(付記8) 半導体基板と、前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、を含む半導体装置。
(付記9) 前記半導体基板の上方で前記多層配線構造の第1層と同じ高さに形成された第1のパターンと、前記多層配線構造の第5層と同じ高さに形成された第2のパターンとを有する付記9に記載の半導体装置。
1 ウェハ(基板)
2 チップ領域
2A 素子形成領域
2B 周辺領域
3 スクライブライン領域
23 第1層間絶縁膜
31,182 配線(第1の導体パターン)
32,183 シールド層(第1のシールド層)
33,115,151,161,184 第1の応力吸収パターン
41 第2層間絶縁膜
51 第3層間絶縁膜
61 第4層間絶縁膜
71 第5層間絶縁膜
74,191 配線(第5の導体パターン)
75,192 シールド層(第2のシールド層)
76,195 ガードリング
77,130、152,162,193 第2の応力吸収パターン
78 応力吸収部
81 カバー膜
110 テスト回路領域
116,132,153,154 開口部
T1,T2 トランジスタ
2 チップ領域
2A 素子形成領域
2B 周辺領域
3 スクライブライン領域
23 第1層間絶縁膜
31,182 配線(第1の導体パターン)
32,183 シールド層(第1のシールド層)
33,115,151,161,184 第1の応力吸収パターン
41 第2層間絶縁膜
51 第3層間絶縁膜
61 第4層間絶縁膜
71 第5層間絶縁膜
74,191 配線(第5の導体パターン)
75,192 シールド層(第2のシールド層)
76,195 ガードリング
77,130、152,162,193 第2の応力吸収パターン
78 応力吸収部
81 カバー膜
110 テスト回路領域
116,132,153,154 開口部
T1,T2 トランジスタ
Claims (5)
- 半導体基板の上方に絶縁膜を形成する工程と、
前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第1のシールド層を形成する工程と、
前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第1のパターンとして第1のシールド層の周囲を連続して囲む第1の金属膜を形成する工程と、
前記第1のシールド層の上方に、前記素子形成領域を囲む第2のシールド層を形成する工程と、
前記第1のパターンの上方に、前記第2のパターンとして第2のシールド層の周囲を連続して囲む第2の金属膜を形成する工程と、
前記スクライブライン領域の前記第1のパターン及び前記第2のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、
を含む半導体装置の製造方法。 - 前記第1のパターン及び前記第2のパターンは、前記スクライブライン領域の中心線を跨ぎ、かつ基板がダイシングブレードによって切断される幅より広く形成される請求項1に記載の半導体装置の製造方法。
- 前記第1のパターン及び第2のパターンは、前記素子形成領域の配線と同時に形成する請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記第1のパターン及び前記第2のパターンとして、開口部を有する金属パターンを形成する請求項1乃至請求項3のいずれか一項に記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、
前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、
前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、
を含む半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010234774A JP2012089668A (ja) | 2010-10-19 | 2010-10-19 | 半導体装置及びその製造方法 |
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JP (1) | JP2012089668A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9165941B2 (en) | 2013-07-02 | 2015-10-20 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods for fabricating the same |
US10026699B2 (en) | 2016-03-24 | 2018-07-17 | Synaptics Japan Gk | Integrated circuit chip and integrated circuit wafer with guard ring |
US10056339B2 (en) | 2016-08-05 | 2018-08-21 | Samsung Electronics Co., Ltd. | Semiconductor devices |
KR20200020500A (ko) * | 2018-08-17 | 2020-02-26 | 삼성전자주식회사 | 반도체 장치 |
CN111785686A (zh) * | 2019-04-03 | 2020-10-16 | 华邦电子股份有限公司 | 切割晶圆的方法及晶粒 |
WO2023060810A1 (zh) * | 2021-10-12 | 2023-04-20 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
-
2010
- 2010-10-19 JP JP2010234774A patent/JP2012089668A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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US11984349B2 (en) | 2018-08-17 | 2024-05-14 | Samsung Electronics Co., Ltd. | Semiconductor device |
CN111785686A (zh) * | 2019-04-03 | 2020-10-16 | 华邦电子股份有限公司 | 切割晶圆的方法及晶粒 |
CN111785686B (zh) * | 2019-04-03 | 2023-08-15 | 华邦电子股份有限公司 | 切割晶圆的方法及晶粒 |
WO2023060810A1 (zh) * | 2021-10-12 | 2023-04-20 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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