JP2012089560A

JP2012089560A - Method of manufacturing inverse prevention type igbt equipped with inclined side surface

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Publication number: JP2012089560A
Application number: JP2010232476A
Authority: JP
Inventors: Motoyoshi Kubouchi; 源宜窪内; Hideo Shimizu; 秀雄清水; Haruo Nakazawa; 治雄中澤; Masaaki Ogino; 正明荻野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-10-15
Filing date: 2010-10-15
Publication date: 2012-05-10

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing an inverse prevention type IGBT equipped with an inclined side surface, causing little unwanted etching that reaches the lower side of an etching mask at the time when forming a slope on the side surface of a semiconductor chip, resulting in no contamination with etching liquid.SOLUTION: The manufacturing method includes a first step to form an MOS gate structure 10 in an element active region and an aluminum electrode film 18 on one main surface of an n-type semiconductor substrate 30 whose main surface is a (100) surface, a second step to form an ion implantation damage layer 21 with a p-type dopant as an impure substance by ion implantation or a high-concentration p-type layer 21a which is available by activating the ion implantation damage layer 21 on the other main surface, a third step to form a tapered inclined groove 23 by performing wet anisotropic etching on the other surface of the n-type semiconductor substrate, with the ion implantation damage layer or high-concentration p-type layer 21a as a mask, and a fourth step to form a p-type separation layer 4 on an inclined surface 9a constituting the inclined groove 23 by the ion implantation of the p-type dopant.

Description

本発明は電力変換装置などに使用される絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）の製造方法に関する。特には、傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法の改良に関する。 The present invention relates to a method for manufacturing an insulated gate bipolar transistor (IGBT) used in a power converter or the like. In particular, the present invention relates to an improvement in a method for manufacturing a reverse blocking IGBT having an inclined side surface.

従来のプレーナ型ｐｎ接合構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、主要な用途であるインバータ回路やチョッパー回路では、直流電源下で使用されるので、順方向耐圧の確保だけを考えて作られていた。しかし、最近、半導体電力変換装置において、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図ることが検討され、従来の順方向耐圧に加えて高信頼性の逆方向耐圧も備えたＩＧＢＴが要望されるようになった。以降の説明では、このような順方向耐圧と逆方向耐圧を備えたＩＧＢＴを逆阻止型ＩＧＢＴと称することとする。 A conventional IGBT (insulated gate bipolar transistor) having a planar pn junction structure is used under a direct current power source in an inverter circuit or a chopper circuit, which is a main application, and is made only for securing a forward breakdown voltage. It was done. Recently, however, it has been studied to reduce the size, weight, efficiency, speed, response, and cost of semiconductor power converters. In addition to the conventional forward breakdown voltage, the reliability is reversed. An IGBT having a withstand voltage has been demanded. In the following description, an IGBT having such a forward breakdown voltage and a reverse breakdown voltage is referred to as a reverse blocking IGBT.

逆阻止型の半導体装置においては、順阻止能力と同等の逆阻止能力が必要となる。高信頼性の逆阻止能力を確保するために、通常は半導体チップの裏面に平行な面であってチップ側面に交差して露出するフラットな構成の逆耐圧用ｐｎ接合面を、周縁部で屈曲させて側面に沿って表面まで延在させて表面側にｐｎ接合面を露出させる必要がある。以降の説明では、この裏面側から表面に延在させたｐｎ接合を形成するための拡散層を分離層と称する。 In the reverse blocking semiconductor device, a reverse blocking capability equivalent to the forward blocking capability is required. In order to ensure a highly reliable reverse blocking capability, the reverse breakdown voltage pn junction surface, which is usually parallel to the back surface of the semiconductor chip and is exposed across the side surface of the semiconductor chip, is bent at the periphery. The pn junction surface must be exposed on the surface side by extending to the surface along the side surface. In the following description, a diffusion layer for forming a pn junction extending from the back surface side to the surface is referred to as a separation layer.

図９は、従来の逆阻止型ＩＧＢＴのｐ型分離層を形成する方法を、同図９（ａ）〜同図９（ｃ）によって工程順に示すようにした半導体基板（以降ウエハまたは半導体ウエハ）の要部断面図である。この図９ではｐ型分離層４を塗布拡散によって形成する方法を示す。まず、ウエハ１上に膜厚がおおよそ２．５μｍ程度の熱酸化膜２をドーパントマスクとして形成する（図９（ａ））。つぎに、この熱酸化膜２にパターニングとエッチングにより、ｐ型分離層４を塗布拡散で形成するための開口部３を形成する（図９（ｂ））。 FIG. 9 shows a semiconductor substrate (hereinafter referred to as a wafer or semiconductor wafer) in which a method for forming a p-type isolation layer of a conventional reverse blocking IGBT is shown in the order of steps according to FIGS. 9A to 9C. FIG. FIG. 9 shows a method of forming the p-type separation layer 4 by coating diffusion. First, a thermal oxide film 2 having a thickness of about 2.5 μm is formed on the wafer 1 as a dopant mask (FIG. 9A). Next, an opening 3 for forming the p-type separation layer 4 by coating diffusion is formed in the thermal oxide film 2 by patterning and etching (FIG. 9B).

つぎに、開口部３にボロンソース５を塗布し、その後、図示しない拡散炉により高温、長時間の熱処理を行い、おおよそ、厚さ数百μｍ程度のｐ⁺拡散層４ａを形成する（図９（ｃ））。このｐ⁺拡散層４ａがｐ型分離層４となる。その後、特に図示しないが、ＩＧＢＴのＭＯＳゲート構造１０を形成した後、裏面からｐ型分離層４の底部または底部付近に達するまで研削して半導体ウエハ１を必要な厚さにまで薄くする。研削後のウエハの符号を３０とする。このウエハ３０の研削面にｐ型コレクタ領域６とコレクタ電極７で構成される裏面構造を形成し、ｐ型分離層４の中心部に位置するスクライブライン８で半導体ウエハ３０を切断すれば、図１０に示す逆阻止型ＩＧＢＴチップ１００ができる。 Next, a boron source 5 is applied to the opening 3 and then heat treatment is performed at a high temperature for a long time in a diffusion furnace (not shown) to form a p ⁺ diffusion layer 4a having a thickness of about several hundred μm (FIG. 9). (C)). This p ⁺ diffusion layer 4 a becomes the p-type isolation layer 4. Thereafter, although not particularly shown, after the IGBT MOS gate structure 10 is formed, the semiconductor wafer 1 is thinned to a required thickness by grinding from the back surface until reaching the bottom or near the bottom of the p-type isolation layer 4. The number of the wafer after grinding is 30. If the back surface structure composed of the p-type collector region 6 and the collector electrode 7 is formed on the ground surface of the wafer 30, and the semiconductor wafer 30 is cut by the scribe line 8 located at the center of the p-type separation layer 4, FIG. The reverse blocking IGBT chip 100 shown in FIG.

図１１は、前述とは異なる、従来の逆阻止型ＩＧＢＴのｐ型分離層を形成する方法を、図１１（ａ）〜同図１１（ｃ）によって工程順に示すウエハの要部断面図である。この図１１では、深いトレンチ１１（溝）を掘ってその側壁にｐ⁺拡散層４ａを形成してｐ型分離層４とする方法を示している。まず、数μｍの厚い酸化膜２でエッチングマスクを形成する（図１１（ａ））。つぎに、数百μｍ程度の深さのトレンチ１１を異方性のドライエッチングで形成する（図１１（ｂ））。つぎに、気相拡散にてトレンチ１１の側壁へ不純物を導入し熱拡散してｐ型分離層４を形成する（図１１（ｃ））。その後、トレンチ１１内にポリシリコンや絶縁膜などを補強材として充填した後、前述の図１０と同様に、ＩＧＢＴのＭＯＳゲート構造１０を形成した後、裏面からｐ型分離層４の底部または底部付近に達するまで研削して半導体ウエハ１を必要な厚さにまで薄くする。この研削面にｐ型コレクタ領域６とコレクタ電極７で構成される裏面構造を形成し、ｐ型分離層４の中心部に位置するスクライブライン８に沿ってダイシングして半導体ウエハ３０からＩＧＢＴチップを切り出せば、図１２に示す逆阻止型ＩＧＢＴ２００ができあがる。 FIG. 11 is a cross-sectional view of the main part of the wafer showing a method of forming a p-type isolation layer of a conventional reverse blocking IGBT different from the above in the order of steps according to FIGS. 11 (a) to 11 (c). . FIG. 11 shows a method of forming a p-type separation layer 4 by digging a deep trench 11 (groove) and forming a p ⁺ diffusion layer 4a on the side wall thereof. First, an etching mask is formed with a thick oxide film 2 of several μm (FIG. 11A). Next, a trench 11 having a depth of about several hundred μm is formed by anisotropic dry etching (FIG. 11B). Next, impurities are introduced into the side walls of the trench 11 by vapor phase diffusion and thermal diffusion is performed to form the p-type isolation layer 4 (FIG. 11C). After that, after filling the trench 11 with polysilicon, an insulating film or the like as a reinforcing material, and after forming the IGBT MOS gate structure 10 as in FIG. 10, the bottom or bottom of the p-type isolation layer 4 is formed from the back surface. The semiconductor wafer 1 is thinned to a necessary thickness by grinding until reaching the vicinity. A back surface structure composed of a p-type collector region 6 and a collector electrode 7 is formed on this ground surface, and dicing is performed along a scribe line 8 located at the center of the p-type separation layer 4 to obtain an IGBT chip from the semiconductor wafer 30. If it cuts out, reverse blocking type IGBT200 shown in FIG. 12 will be completed.

このように、トレンチ１１を掘ってその側面にｐ型分離層４を形成する方法としては、下記特許文献１〜３が公開されている。特許文献１において、デバイス上面から下側接合まで活性層を取り囲むようにトレンチを形成し、このトレンチの側面に拡散層を形成し、デバイスの下側接合の終端をデバイスの上面まで延在させてｐ型分離層を形成することが示されている。特許文献２および特許文献３において、これも特許文献１と同様に、デバイス上面から下側接合までトレンチを形成し、このトレンチの側面に拡散層を形成することで逆阻止能力のあるデバイスとしている。 Thus, the following patent documents 1 to 3 are disclosed as a method for forming the p-type isolation layer 4 on the side surface of the trench 11 by digging. In Patent Document 1, a trench is formed so as to surround the active layer from the upper surface of the device to the lower junction, a diffusion layer is formed on the side surface of the trench, and the termination of the lower junction of the device is extended to the upper surface of the device. It has been shown to form a p-type isolation layer. In Patent Document 2 and Patent Document 3, similarly to Patent Document 1, a trench is formed from the upper surface of the device to the lower junction, and a diffusion layer is formed on the side surface of the trench, thereby forming a device having reverse blocking capability. .

特開平２−２２８６９号公報JP-A-2-22869 特開２００１−１８５７２７号公報JP 2001-185727 A 特開２００２−７６０１７号公報JP 2002-76017 A

しかしながら、前述の図９（ａ）〜図９（ｃ）に示す、塗布拡散による逆阻止型ＩＧＢＴのｐ型分離層の形成方法では、表面からボロンソース（ボロンの液状の拡散源）を塗布し熱処理にてボロンを拡散し、数百μｍ程度の拡散深さのｐ型分離層を形成するためには、高温、長時間の拡散処理を必要とする。このため、拡散炉を構成する石英ボード、石英管（石英チューブ）、石英ノズルなど石英治具のへたりや、ヒーターからの汚染、石英治具の失透現象による強度低下などを発生させてしまう。 However, in the method of forming the reverse blocking IGBT p-type separation layer by coating diffusion shown in FIGS. 9A to 9C, a boron source (boron liquid diffusion source) is applied from the surface. In order to diffuse boron by heat treatment and form a p-type separation layer having a diffusion depth of about several hundred μm, a diffusion treatment at a high temperature for a long time is required. For this reason, the quartz board, quartz tube (quartz tube), quartz nozzle, and the like constituting the diffusion furnace may be sunk, the heater may be contaminated, and the quartz jig may be deteriorated due to devitrification. .

また、この塗布拡散法によるｐ型分離層の形成では、マスク酸化膜（酸化膜）の形成が必要となる。このマスク酸化膜は長時間のボロン拡散に耐えるようにするためには良質で厚い酸化膜が必要となる。この耐マスク性が高い、つまり良質なシリコン酸化膜を得る方法としては熱酸化の方法がある。 Further, in the formation of the p-type separation layer by this coating diffusion method, it is necessary to form a mask oxide film (oxide film). This mask oxide film requires a high quality and thick oxide film in order to withstand long-time boron diffusion. As a method for obtaining a silicon oxide film having a high mask resistance, that is, a good quality, there is a thermal oxidation method.

しかし、高温で長時間（例えば１５００℃、２００時間）のボロンによるｐ型分離層の拡散処理においてボロンがマスク酸化膜を突き抜けないためには、膜厚が約２．５μｍの熱酸化膜を形成させる必要がある。この膜厚２．５μｍの熱酸化膜形成のためには、たとえば１１５０℃の酸化温度において必要な酸化時間は、良質な酸化膜が得られるドライ（乾燥酸素雰囲気）酸化では、約２００時間必要である。 However, in order to prevent boron from penetrating the mask oxide film in the diffusion treatment of the p-type separation layer with boron at a high temperature for a long time (for example, 1500 ° C., 200 hours), a thermal oxide film having a thickness of about 2.5 μm is formed. It is necessary to let In order to form a thermal oxide film having a thickness of 2.5 μm, for example, an oxidation time required at an oxidation temperature of 1150 ° C. requires about 200 hours in dry (dry oxygen atmosphere) oxidation in which a good quality oxide film can be obtained. is there.

膜質がやや劣るものの、ドライ酸化に比べて酸化時間が短くて済むウェットもしくはパイロジェニック酸化でも、約１５時間と長い酸化時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がシリコンウエハ中に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が導入されたり、酸素ドナーが発生したりすることによるデバイス特性劣化や信頼性低下の弊害が生じる。 Wet or pyrogenic oxidation, which requires slightly shorter oxidation time than dry oxidation, requires a long oxidation time of about 15 hours, although the film quality is somewhat inferior. Furthermore, during these oxidation processes, a large amount of oxygen is introduced into the silicon wafer, so that crystal defects such as oxygen precipitates and oxidation-induced stacking faults are introduced, and oxygen donors are generated. Detrimental effects such as deterioration of characteristics and reliability occur.

さらに、ボロンソース塗布後の熱拡散でも、通常は酸化雰囲気下で高温長時間の拡散処理が行われるため、ウエハ内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：ＯｘｉｄａｔｉｏｎＩｎｄｕｃｅｄＳｔａｃｋｉｎｇＦａｕｌｔ）や、スリップ転位など結晶欠陥が導入される。これら結晶欠陥が導入されたウエハに形成されたｐｎ接合ではリーク電流が高くなり、ウエハ上に熱酸化により形成された絶縁膜の耐圧、信頼性が大幅に劣化することが知られている。また、拡散中に取り込まれた酸素がドナー化し、耐圧が低下するという弊害を生じさせる。図９（ａ）〜図９（ｃ）に示すｐ型分離層の形成方法では、ボロンによる拡散はマスク酸化膜の開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に２００μｍのボロン拡散を行う場合、必然的に横方向にもボロンは１６０μｍ拡散されてしまうため、デバイスピッチやチップサイズの縮小に対しての弊害を生じさせる。 Furthermore, even in thermal diffusion after boron source coating, since diffusion treatment is usually performed at high temperature and long time in an oxidizing atmosphere, interstitial oxygen is introduced into the wafer, and even in this step, oxygen precipitates and oxygen donor phenomenon, Crystal defects such as oxidation-induced stacking faults (OSF: Oxidation Induced Stacking Fault) and slip dislocations are introduced. It is known that a pn junction formed on a wafer having these crystal defects introduced has a high leakage current, and the breakdown voltage and reliability of an insulating film formed on the wafer by thermal oxidation are greatly deteriorated. In addition, oxygen taken in during diffusion becomes a donor, which causes a negative effect that the breakdown voltage is reduced. In the method of forming the p-type isolation layer shown in FIGS. 9A to 9C, the diffusion by boron proceeds substantially isotropically from the opening of the mask oxide film to the silicon bulk. In addition, when boron diffusion of 200 μm is performed, boron inevitably diffuses in the horizontal direction by 160 μm, which causes a detrimental effect on device pitch and chip size reduction.

図１１（ａ）〜図１１（ｃ）に示すｐ型分離層の形成方法では、異方性ドライエッチングにてトレンチを形成し、形成したトレンチ側壁にボロンを導入してｐ型分離層を形成する。その後、トレンチを絶縁膜などの補強材で充填し、高アスペクト比のトレンチが形成できるため、図１１（ａ）〜図１１（ｃ）の形成方法は、前述の図９（ａ）〜図９（ｃ）の形成方法と比べてデバイスピッチの縮小に有利である。 In the method for forming the p-type isolation layer shown in FIGS. 11A to 11C, a trench is formed by anisotropic dry etching, and boron is introduced into the formed trench sidewall to form the p-type isolation layer. To do. Thereafter, the trench is filled with a reinforcing material such as an insulating film to form a trench with a high aspect ratio. Therefore, the formation method of FIGS. 11A to 11C is the same as that of FIGS. Compared with the forming method (c), it is advantageous in reducing the device pitch.

しかし、２００μｍ程度のエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、１枚あたり、１００分程度の処理時間が必要であり、リードタイムの増加、メンテナンス回数の増加などの弊害をもたらす。また、異方性ドライエッチングによって深いトレンチを形成する場合、マスクとしてシリコン酸化膜（ＳｉＯ₂）を用いた場合、選択比が５０以下なので、数μｍ程度の厚いシリコン酸化膜を必要とするため、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という弊害を生じさせる。 However, when a typical dry etching apparatus is used, the time required for etching of about 200 μm requires a processing time of about 100 minutes per sheet, which causes problems such as an increase in lead time and an increase in the number of maintenance. Bring. Further, when forming a deep trench by anisotropic dry etching, when a silicon oxide film (SiO ₂ ) is used as a mask, since the selection ratio is 50 or less, a thick silicon oxide film of about several μm is required. This causes the negative effect of increasing the cost and reducing the yield rate due to the introduction of process-induced crystal defects such as oxidation-induced stacking faults and oxygen precipitates.

さらにドライエッチングによる高アスペクト比の深堀りトレンチを利用したｐ型分離層形成プロセスでは、図５に示すように、トレンチ内で薬液残渣１２やレジスト残渣１３などが発生し、歩留まりの低下や信頼性の低下など弊害を生じさせてしまう問題がある。通常、トレンチ側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ側壁が垂直となっているので、ウエハを斜めにしてイオン注入することによりトレンチ側壁へのドーパント導入を行っている。 Further, in the p-type separation layer forming process using a high-aspect ratio deep trench by dry etching, as shown in FIG. 5, a chemical residue 12 and a resist residue 13 are generated in the trench, thereby reducing yield and reliability. There is a problem that causes harmful effects such as lowering. Usually, when dopants such as phosphorus and boron are introduced into the trench sidewall, the trench sidewall is vertical, so that dopant is introduced into the trench sidewall by ion implantation with the wafer inclined.

しかし、アスペクト比の高いトレンチ側壁へのドーパント導入は、実効ドーズ量の低下（それに伴う注入時間の増加）、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。このため、アスペクト比の高いトレンチ内へ不純物を導入するための手法として、イオン注入法の代わりにＰＨ₃（ホスフィン）やＢ₂Ｈ₆（ジボラン）などのガス化させたドーパント零囲気中にウエハを暴露させる気相拡散法が用いられるが、ドーズ量の精密制御性において、イオン注入法に比べて劣る。 However, introduction of dopants into trench sidewalls with a high aspect ratio can lead to a decrease in effective dose (according to an increase in implantation time), a decrease in effective projection range, a dose loss due to a screen oxide film, and a decrease in implantation uniformity. Cause harmful effects. For this reason, as a method for introducing impurities into the trench having a high aspect ratio, the wafer is placed in a gasified dopant zero atmosphere such as PH ₃ (phosphine) or B ₂ H ₆ (diborane) instead of the ion implantation method. Is used, but is inferior to ion implantation in terms of precise control of dose.

またアスペクト比の高いトレンチに絶縁膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができ、信頼性などの問題が発生する。また、前記の特許文献１〜３の製造方法では、トレンチ内に補強材を充填してウエハをスクライブラインで切断して半導体チップ化する工程が必要となることが想定され、製造コストが高くなる。 Further, when an insulating film is filled in a trench having a high aspect ratio, a gap called a void is formed in the trench, which causes problems such as reliability. Moreover, in the manufacturing method of the said patent documents 1-3, it is assumed that the process which fills a trench with a reinforcing material, cut | disconnects a wafer with a scribe line, and makes it a semiconductor chip becomes high, and manufacturing cost becomes high. .

以上のような問題を解決する方法が提案されている。前述のような垂直な側壁を有するトレンチではなく、図６（ａ）、（ｂ）に示すように、エミッタ面または、コレクタ面が狭くなる方向の先細り形状の傾斜面９ａまたは９ｂを側面に持つチップに対し、この傾斜面９ａまたは９ｂにイオン注入し、アニールすることでｐ型分離層４ｂを形成する方法である。なお、図６以降の各図中に描かれた二重点線はいずれも、省略されている断面領域があることを示している。チップ側面の傾斜面９ａまたは９ｂはアルカリ系エッチング液などを用いた選択的異方性エッチングで形成することができる（特開２００６−１５９２６号公報、特開２００６−３０３４１０号公報）。図６（ａ）および（ｂ）のその他の符号は、シリコン基板１、ｐ型コレクタ層６、コレクタ電極７、ＭＯＳゲート構造１０、ｎ型エミッタ領域１５、ｐ型ベース領域１６、ゲート電極１７、エミッタ電極１８、フィールド絶縁膜１９などである。ｐ型コレクタ層６やコレクタ電極７側の面が狭くなる方向の傾斜面９ｂを持つ逆阻止型ＩＧＢＴ（図６（ｂ））は、エミッタ面が狭くなる方向の傾斜面９ａを持った逆阻止型ＩＧＢＴ（図６（ａ））に比べ、エミッタ面を広く利用することができる。そうすると、エミッタ側の主面近傍に形成される、ｎ型エミッタ領域１５、ｐ型ベース領域１６に利用できる活性領域が大きくなるため、電流密度を大きくすることができ、同じ電流定格に対してはチップ面積を小さくできる利点がある。 A method for solving the above problems has been proposed. Instead of a trench having a vertical side wall as described above, as shown in FIGS. 6A and 6B, the side surface has a tapered inclined surface 9a or 9b in a direction in which the emitter surface or the collector surface becomes narrower. In this method, the p-type separation layer 4b is formed by implanting ions into the inclined surface 9a or 9b and annealing the chip. In addition, all the double dotted lines drawn in each figure after FIG. 6 have shown that there exists the abbreviate | omitted cross-sectional area | region. The inclined surface 9a or 9b on the side surface of the chip can be formed by selective anisotropic etching using an alkaline etching solution or the like (Japanese Patent Laid-Open Nos. 2006-15926 and 2006-303410). The other symbols in FIGS. 6A and 6B are as follows: silicon substrate 1, p-type collector layer 6, collector electrode 7, MOS gate structure 10, n-type emitter region 15, p-type base region 16, gate electrode 17, The emitter electrode 18, the field insulating film 19, and the like. The reverse blocking IGBT (FIG. 6 (b)) having the inclined surface 9b in the direction in which the p-type collector layer 6 or the collector electrode 7 side is narrowed has the reverse blocking having the inclined surface 9a in the direction in which the emitter surface is narrowed. Compared with the type IGBT (FIG. 6A), the emitter surface can be widely used. As a result, the active region that can be used for the n-type emitter region 15 and the p-type base region 16 formed in the vicinity of the main surface on the emitter side increases, so that the current density can be increased, and for the same current rating, There is an advantage that the chip area can be reduced.

またさらに、エミッタ側からの熱拡散により形成したｐ型拡散層２０を、対向するコレクタ面から形成した傾斜面９ｃの側壁に形成されるｐ型分離層４ｂと導電接続させた図７に示すようなｐ型分離層の構成も知られている。このチップでは、傾斜溝を浅くすることができるので、前記図６（ａ）、（ｂ）のような傾斜溝がチップを貫通するチップに比べて、ウエハの強度が高いので、ウエハプロセス中の扱いも容易である。これらの先細り状の傾斜面を側面に持つ逆阻止型ＩＧＢＴチップではｐ型分離層をイオン注入およびアニールにより短持間で形成することができるので、長時間の熱拡散のみによってｐ型分離層を形成する場合に問題となる結晶欠陥や酸素起因の欠陥の問題、また、炉のダメージの問題を解決できる。そして、傾斜溝は垂直側壁を有するトレンチ深堀によるｐ型分離層の形成方法に比べて溝のアスペクト比が低いため、イオン注入法による精密な制御性を有するドーパントの導入が前述のようにトレンチ内にボイドや残滓を生じること無しに可能となる。 Furthermore, as shown in FIG. 7, the p-type diffusion layer 20 formed by thermal diffusion from the emitter side is conductively connected to the p-type isolation layer 4b formed on the side wall of the inclined surface 9c formed from the opposing collector surface. A structure of such a p-type separation layer is also known. In this chip, since the inclined groove can be made shallower, since the inclined groove as shown in FIGS. 6A and 6B has higher wafer strength than the chip penetrating the chip, It is easy to handle. In the reverse blocking IGBT chip having the tapered inclined surface on the side surface, the p-type separation layer can be formed in a short period of time by ion implantation and annealing. It is possible to solve the problem of crystal defects, oxygen-induced defects and furnace damage, which are problems when forming. In addition, since the inclined groove has a lower aspect ratio of the groove as compared with the method of forming the p-type isolation layer by trench deep trench having a vertical side wall, the introduction of the dopant having precise controllability by the ion implantation method is performed in the trench as described above. This is possible without causing voids and residues.

しかしながら、課題はウエハ１に傾斜溝を形成する際のアルカリエッチングにおいて、図８に示すように、エッチングマスクにレジスト膜２２を用いると密着性が悪く、サイドエッチまたはアンダーエッチ２４を生じて正確なパターン形成が困難なことである。アルミニウムマスクを使用すると密着性がよくサイドエッチを生じないが、エッチング後にアルミニウムマスクを完全に除去することが困難であり、さらに、アルミニウムのエッチング液である燐硝酢酸の残滓による汚染も起こり得るので、前記課題がクリアされたとは言えない。 However, the problem is that, in the alkaline etching for forming the inclined grooves in the wafer 1, if the resist film 22 is used as the etching mask as shown in FIG. Pattern formation is difficult. The use of an aluminum mask provides good adhesion and does not cause side etching, but it is difficult to completely remove the aluminum mask after etching, and contamination by residues of phosphorous nitric acid, which is an aluminum etchant, can also occur. It cannot be said that the above-mentioned problem has been cleared.

本発明は、以上説明した点に鑑みてなされたものであり、本発明は、半導体チップ側面に傾斜面を形成する際に、エッチングマスクの下側に及ぶ不必要なエッチングがほとんど無く、エッチング液による汚染も生じない傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法の提供を目的とする。 The present invention has been made in view of the above-described points, and the present invention eliminates unnecessary etching that extends under the etching mask when forming the inclined surface on the side surface of the semiconductor chip. It is an object of the present invention to provide a method for manufacturing a reverse blocking IGBT having an inclined side surface that does not cause contamination due to.

本発明は前記目的を達成するために、（１００）面を主面とするｎ型半導体基板１の一方の主面に、素子活性領域のＭＯＳゲート構造１０とアルミニウム電極膜１８を形成する第１工程、前記素子活性部に対向する他方の主面にイオン注入によりp型ドーパントを不純物とするイオン注入ダメージ層２１またはイオン注入ダメージ層２１を活性化して得られる高濃度ｐ型層２１ａを形成する第２工程、該イオン注入ダメージ層２１または高濃度ｐ型層２１ａをマスクとしてｎ型半導体基板１の他方の主面を湿式異方性エッチングして傾斜溝２３を形成する第３工程および該傾斜溝を構成する傾斜面にp型ドーパントのイオン注入によりｐ型分離層４を形成する第４工程を有する傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法とする。
また、第１工程と第２工程の間に、他方の主面を研削して所要の厚さに減厚する工程を挿入する傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法としてもよい。また、前記p型ドーパントを不純物とする高濃度ｐ型層２１ａがp型ドーパントのイオン注入と活性化のためのレーザーアニール処理により形成されることも好ましい。前記湿式異方性エッチングがＴＭＡＨ溶液を用いる方法とすることが望ましい。さらに、前記傾斜溝２３が前記他方の主面から前記一方の主面にかけて貫通する深さであっても良い。またさらに、前記第１工程の前に、前記一方の主面の前記素子活性部を取り巻く位置にｐ型拡散層２０を形成する工程を備え、前記傾斜溝２３の底部が前記ｐ型拡散層２０の底部に達する深さであることも好ましい。前記素子活性部に対向する他方の主面にイオン注入によりp型ドーパントを不純物とするイオン注入ダメージ層２１またはイオン注入ダメージ層２１を活性化して得られる高濃度ｐ型層２１ａをマスクとして傾斜溝２３を湿式異方性エッチングにより形成する第３工程とする。その後マスクとして用いた前記イオン注入ダメージ層２１または高濃度ｐ型層２１ａを除去し、再度p型ドーパントによるイオン注入ダメージ層２１を形成し、アニール、活性化してｐ型コレクタ層を形成する工程を有するようにすることも好適である。また、前記第１工程の素子活性領域のＭＯＳゲート構造がｐ型ベース領域と、該ｐ型ベース領域内の表面層に設けられるｎ型エミッタ領域と、前記ｎ型半導体基板の一方の主面領域と前記ｎ型エミッタ領域の表面とに挟まれる前記ｐ型ベース領域の表面にゲート絶縁膜を介して設けられるゲート電極とを有し、前記アルミニウム電極膜は、該ゲート電極上では層間絶縁膜を介して覆い、前記ｎ型エミッタ領域の表面と前記ｐ型ベース領域の表面とには接触する構成を有する傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法とすることが好ましい。さらに、前記p型ドーパントとしてはボロンを用いることが好適である。 In order to achieve the above-mentioned object, the present invention forms a MOS gate structure 10 and an aluminum electrode film 18 of an element active region on one main surface of an n-type semiconductor substrate 1 having a (100) plane as a main surface. A high concentration p-type layer 21a obtained by activating the ion-implanted damaged layer 21 or the ion-implanted damaged layer 21 having a p-type dopant as an impurity by ion implantation is formed on the other main surface facing the device active portion. Second step, third step of forming the inclined groove 23 by wet anisotropic etching of the other main surface of the n-type semiconductor substrate 1 using the ion implantation damage layer 21 or the high-concentration p-type layer 21a as a mask and the tilt A reverse blocking IGBT manufacturing method having a sloped side surface having a fourth step of forming a p-type isolation layer 4 by ion implantation of a p-type dopant on the sloped surface constituting the groove.
Moreover, it is good also as a manufacturing method of reverse prevention type IGBT provided with the inclined side surface which inserts the process of grinding the other main surface and reducing in thickness to required thickness between a 1st process and a 2nd process. It is also preferable that the high-concentration p-type layer 21a having the p-type dopant as an impurity is formed by laser annealing for ion implantation and activation of the p-type dopant. The wet anisotropic etching is preferably a method using a TMAH solution. Furthermore, the depth which the said inclined groove | channel 23 penetrates from said other main surface to said one main surface may be sufficient. Still further, prior to the first step, there is a step of forming a p-type diffusion layer 20 at a position surrounding the element active portion on the one main surface, and the bottom of the inclined groove 23 is the p-type diffusion layer 20. It is also preferable that the depth reaches the bottom of the. An inclined groove is formed on the other main surface facing the element active portion by using, as a mask, an ion implantation damage layer 21 having a p-type dopant as an impurity by ion implantation or a high concentration p-type layer 21a obtained by activating the ion implantation damage layer 21. 23 is a third step of forming by wet anisotropic etching. Thereafter, the step of removing the ion-implanted damage layer 21 or the high-concentration p-type layer 21a used as a mask, forming the ion-implanted damage layer 21 with a p-type dopant again, and annealing and activating to form a p-type collector layer. It is also preferable to have it. Further, the MOS gate structure of the element active region in the first step has a p-type base region, an n-type emitter region provided in a surface layer in the p-type base region, and one main surface region of the n-type semiconductor substrate And a gate electrode provided on the surface of the p-type base region sandwiched between the surface of the n-type emitter region and a gate insulating film, and the aluminum electrode film has an interlayer insulating film on the gate electrode. Preferably, the reverse blocking IGBT is provided with an inclined side surface having a configuration in which the surface of the n-type emitter region and the surface of the p-type base region are in contact with each other. Furthermore, it is preferable to use boron as the p-type dopant.

本発明によれば、半導体チップ側面に傾斜面を形成する際に、エッチングマスクの下側のエッチングがほとんど無くて正確なパターン精度を維持でき、エッチング液による汚染も生じない傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法を提供することができる。 According to the present invention, when the inclined surface is formed on the side surface of the semiconductor chip, there is almost no etching on the lower side of the etching mask, the accurate pattern accuracy can be maintained, and the inclined side surface that is not contaminated by the etching solution is provided. A method of manufacturing a reverse blocking IGBT can be provided.

本発明の実施例１、２にかかる傾斜状の側面を備える逆阻止型ＩＧＢＴの主要な製造工程を示すウエハの断面図である。It is sectional drawing of a wafer which shows the main manufacturing processes of reverse blocking type IGBT provided with the inclined side surface concerning Example 1, 2 of this invention. 本発明の実施例３にかかる傾斜状の側面を備える逆阻止型ＩＧＢＴの主要な製造工程を示すウエハの断面図である。It is sectional drawing of the wafer which shows the main manufacturing processes of reverse blocking type IGBT provided with the inclined side surface concerning Example 3 of this invention. レジストの塗布方法を説明するためのウエハの断面図である。It is sectional drawing of the wafer for demonstrating the coating method of a resist. 本発明にかかるレジストの塗布方法を説明するためのウエハの断面図である。It is sectional drawing of the wafer for demonstrating the coating method of the resist concerning this invention. 従来のトレンチを利用するｐ型分離層形成方法における問題点を説明するための半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate for demonstrating the problem in the conventional p-type isolation layer formation method using a trench. 従来の貫通型傾斜溝を利用したｐ型分離層の形成方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the formation method of the p-type isolation | separation layer using the conventional penetration type | mold inclination groove | channel. 従来の浅い傾斜溝を利用したｐ型分離層の形成方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the formation method of the p-type isolation layer using the conventional shallow inclination groove | channel. 従来の浅い傾斜溝を利用したｐ型分離層を形成する際の問題点を説明するためのウエハの断面図である。It is sectional drawing of the wafer for demonstrating the problem at the time of forming the p-type isolation layer using the conventional shallow inclination groove | channel. 従来の塗布拡散によるｐ型分離層形成方法の主要な工程を説明する半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate explaining the main processes of the p-type isolation | separation layer forming method by the conventional application | coating diffusion. 従来の図９の塗布拡散によるｐ型分離層形成方法により作成された逆阻止型ＩＧＢＴの端部断面図である。FIG. 10 is an end cross-sectional view of a reverse blocking IGBT produced by the conventional p-type separation layer forming method by coating diffusion of FIG. 9. 従来のトレンチを利用するｐ型分離層形成方法の主要な工程を説明する半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate explaining the main processes of the p-type isolation layer formation method using the conventional trench. 従来の図１１の塗布拡散によるｐ型分離層形成方法により作成された逆阻止型ＩＧＢＴの端部断面図である。FIG. 12 is an end cross-sectional view of a reverse blocking IGBT produced by the conventional p-type separation layer forming method by coating diffusion of FIG. 11.

以下、本発明の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。 Hereinafter, an embodiment according to a method for manufacturing a reverse blocking IGBT having an inclined side surface according to the present invention will be described in detail with reference to the drawings. The present invention is not limited to the description of the examples described below unless it exceeds the gist.

本発明の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法にかかる実施例１について、以下、図面を参照して詳細に説明する。数百μｍの厚いｎ型ウエハ１の一方の主面側（表面側とする）に（図１（ａ））、酸化膜２をマスクにして格子状の平面パターンで、深さ約１２０μｍ、幅約２００μｍのｐ型拡散層２０を形成する（図１（ｂ））。深さ１２０μｍ程度であれば、高温の熱拡散であっても、前述のような深さ数百μｍの熱拡散に必要な１３００℃、２００時間の高温の熱拡散によるデメリットはかなり緩和され、大きな問題は生じ難い。このｐ型拡散層２０は省略することもできる。その場合は、裏面から形成する傾斜溝がウエハを貫通する深さになるので、表面側のＭＯＳゲート構造、エミッタ電極の形成後、傾斜エッチング前に、傾斜溝形成後の工程でウエハを支持するための支持板又は支持テープを貼付する工程が入る。 A first embodiment according to a method of manufacturing a reverse blocking IGBT having an inclined side surface according to the present invention will be described below in detail with reference to the drawings. On one main surface side (the front surface side) of a thick n-type wafer 1 of several hundred μm (FIG. 1A), a lattice-like planar pattern using the oxide film 2 as a mask, a depth of about 120 μm, a width A p-type diffusion layer 20 of about 200 μm is formed (FIG. 1B). If the depth is about 120 μm, the disadvantages due to the high temperature thermal diffusion of 1300 ° C. and 200 hours necessary for the thermal diffusion of several hundreds of μm as described above are considerably alleviated, even if the thermal diffusion is high temperature. Problems are unlikely to occur. The p-type diffusion layer 20 can be omitted. In that case, since the inclined groove formed from the back surface has a depth penetrating the wafer, the wafer is supported in the process after forming the inclined groove after the formation of the front surface MOS gate structure and emitter electrode and before the inclined etching. The process of sticking a support plate or a support tape for entering is included.

このｐ型拡散層２０の格子状パターンに囲まれたウエハ１の（１００）面に、ｐ型ベース領域１６、該ｐ型ベース領域表面にｎ型エミッタ領域１５、該ｎ型エミッタ領域１５と前記ｎ型ウエハ１の表面領域に挟まれるｐ型ベース領域１６の表面にゲート絶縁膜（図示せず）を介して設けられるゲート電極１７などからなるＭＯＳゲート構造１０を形成する。さらに、図示しないが、ゲート電極１７上を層間絶縁膜（図示せず）で覆った後、アルミニウムを主成分とするエミッタ電極１８を被覆する。前記層間絶縁膜はエミッタ電極で覆われる前に、前記ｐ型ベース領域１６表面と前記ｎ型エミッタ領域１５表面にエミッタ電極が接触するように開口部を形成しておく。その後、ウエハ１の他方の主面（裏面とする）を研削してウエハ１の厚さを１８０μｍにする（図１（ｂ））。この厚さ１８０μｍに研削したウエハの符号を３０とする。 The p-type base region 16 is formed on the (100) plane of the wafer 1 surrounded by the lattice pattern of the p-type diffusion layer 20, the n-type emitter region 15 is formed on the surface of the p-type base region, the n-type emitter region 15 and the A MOS gate structure 10 including a gate electrode 17 and the like provided via a gate insulating film (not shown) is formed on the surface of the p-type base region 16 sandwiched between the surface regions of the n-type wafer 1. Further, although not shown, after the gate electrode 17 is covered with an interlayer insulating film (not shown), the emitter electrode 18 mainly composed of aluminum is covered. Before the interlayer insulating film is covered with the emitter electrode, an opening is formed so that the emitter electrode is in contact with the surface of the p-type base region 16 and the surface of the n-type emitter region 15. Thereafter, the other main surface (back surface) of the wafer 1 is ground to make the thickness of the wafer 1 180 μm (FIG. 1B). A reference numeral 30 denotes a wafer ground to a thickness of 180 μm.

研削後、厚さ１８０μｍのウエハ３０の裏面（研削側の面）に、前述した一方の主面側（表面側）のｐ型拡散層２０の格子状平面パターンに対向する位置であって、後工程の図１（ｄ）で形成する予定の非貫通傾斜溝２３の位置に合わせて、表面側の前記パターンと同ピッチの格子状平面パターンからなるレジストマスク２２を形成する。このレジストマスク２２を用いて、矢印で示すように選択的イオン注入することにより、ドーズ量１×１０¹⁷ｃｍ^-2程度のボロンイオン注入ダメージ層２１を形成する（図１（ｃ））。このボロンイオン注入ダメージ層２１を非貫通傾斜溝２３のエッチングマスクとして利用することが本発明の核心である。イオン種にボロンを用いたのは、非貫通傾斜溝２３の形成後、エッチングマスクとして使用したイオン注入ダメージ層２１を除去する際に、ボロンが残存した場合にも問題が小さいからである。前記ボロンイオン注入ダメージ層２１の形成の際にマスクとして形成したレジストマスク２２を除去した後に、ウエハ３０をＴＭＡＨ（ＴｅｔｒａＭｅｔｈｙｌＡｍｍｏｎｉｕｍＨｙｄｒｉｄｅ）の５％溶液に浸漬させることによって異方性エッチングを行なう（図１（ｄ））。このＴＭＡＨ溶液による（１００）面の異方性エッチングによれば、傾斜溝２３の傾斜面を（１１１）面とすることができる。ボロンイオン注入ダメージ層２１はエッチング速度が遅く、ボロンイオンが注入されていないシリコン領域ではエッチングが速く進行するので、このエッチング速度差を利用して選択的エッチングを行うのである。ＴＭＡＨ溶液によるエッチングの場合、ボロンイオン注入ダメージ層２１の有無によるエッチングレート比は６〜７倍であるので、ボロンイオン注入ダメージ層２１の厚さが３μｍの場合、一回のエッチングで可能なエッチング深さは約２０μｍである。８０μｍの傾斜溝を形成するには、４回繰り返しボロンイオン注入ダメージ層を形成して傾斜溝２３の深さを８０μｍとする必要がある。その結果、図１（ｄ）に示すように、レジストマスク２２で被覆されていた箇所に（１１１）結晶面を備えた傾斜溝２３が形成される。ウエハ３０の厚さは１８０μｍであるので、深さ８０μｍの傾斜溝２３の底部は対向する反対面に形成されている１２０μｍの深さのｐ型拡散層２０の底部に達する。 After grinding, on the back surface (grinding side surface) of the wafer 30 having a thickness of 180 μm, the position is opposed to the lattice-like planar pattern of the p-type diffusion layer 20 on the one main surface side (front surface side) described above. In accordance with the position of the non-penetrating inclined groove 23 to be formed in FIG. 1D of the process, a resist mask 22 composed of a grid-like planar pattern having the same pitch as the pattern on the surface side is formed. By using this resist mask 22 and selectively ion-implanting as indicated by an arrow, a boron ion-implanted damage layer 21 having a dose of about 1 × 10 ¹⁷ cm ⁻² is formed (FIG. 1C). Utilizing this boron ion implantation damage layer 21 as an etching mask for the non-through inclined groove 23 is the core of the present invention. The reason why boron is used as the ion species is that the problem is small even when boron remains when the ion implantation damage layer 21 used as an etching mask is removed after the non-penetrating inclined groove 23 is formed. After removing the resist mask 22 formed as a mask during the formation of the boron ion implantation damage layer 21, anisotropic etching is performed by immersing the wafer 30 in a 5% solution of TMAH (Tetra Methyl Ammonium Hydride) ( FIG. 1 (d)). According to the anisotropic etching of the (100) plane with this TMAH solution, the inclined surface of the inclined groove 23 can be the (111) plane. The boron ion implantation damage layer 21 has a low etching rate, and the etching proceeds fast in the silicon region into which boron ions are not implanted. Therefore, selective etching is performed using this etching rate difference. In the case of etching with the TMAH solution, the etching rate ratio with or without the boron ion implantation damage layer 21 is 6 to 7 times. Therefore, when the thickness of the boron ion implantation damage layer 21 is 3 μm, etching that can be performed by one etching is possible. The depth is about 20 μm. In order to form an 80 μm inclined groove, it is necessary to form a boron ion-implanted damage layer four times and to make the depth of the inclined groove 23 80 μm. As a result, as shown in FIG. 1D, an inclined groove 23 having a (111) crystal plane is formed at a location covered with the resist mask 22. Since the thickness of the wafer 30 is 180 μm, the bottom of the inclined groove 23 having a depth of 80 μm reaches the bottom of the p-type diffusion layer 20 having a depth of 120 μm formed on the opposite surface.

その後、エッチングマスクとして使用したイオン注入ダメージ層２１を除去し、新たにコレクタとなるべきシリコン面を出す。マスクとして用いたイオン注入ダメージ層２１を除去するには、研削や、傾斜溝２３をレジストマスクで覆ってエッチングするとよい。エッチングマスクとして使用したイオン注入ダメージ層２１がＴＭＡＨ溶液によるエッチングで消失している場合はイオン注入ダメージ層２１の除去工程は不必要となる。イオン注入ダメージ層２１の除去のために、傾斜溝２３へのレジストマスク２２の形成を通常行われるスピンコーターによる塗布により行うと、図３に示すように、傾斜溝２３の影響でレジスト膜２２ａの厚さに偏りがでるので、好ましくない。図４のレジスト膜２２ｂのようにスプレーコーターを使って均一な厚さで塗布形成することが好ましい。コレクタ面（裏面）上のレジスト膜２２ｂを露光現像して開口する。開口して露出したシリコン面から前述のイオン注入ダメージ層２１を除去し、その後レジスト膜も除去する。 Thereafter, the ion implantation damage layer 21 used as an etching mask is removed, and a new silicon surface to be a collector is formed. In order to remove the ion-implanted damage layer 21 used as a mask, it is preferable to perform grinding or etching by covering the inclined groove 23 with a resist mask. When the ion implantation damage layer 21 used as the etching mask has disappeared by etching with the TMAH solution, the removal process of the ion implantation damage layer 21 is unnecessary. In order to remove the ion-implanted damage layer 21, if the formation of the resist mask 22 in the inclined groove 23 is performed by a usual spin coater, the resist film 22a is affected by the inclined groove 23 as shown in FIG. Since the thickness is uneven, it is not preferable. It is preferable to apply and form a uniform thickness using a spray coater as in the resist film 22b of FIG. The resist film 22b on the collector surface (back surface) is exposed and developed to open. The above-mentioned ion implantation damage layer 21 is removed from the silicon surface exposed through the opening, and then the resist film is also removed.

その後、図示しないが、イオン注入ダメージ層２１を除去した面と傾斜面との両領域にドーズ量１×１０¹⁷ｃｍ^-2程度の高濃度のボロンイオンをイオン注入し、アニールを施し、ｐ型コレクタ層６とｐ型分離層４ｂとが同じｐ型で繋がった領域を形成する。アニールはたとえば、裏面からの１．５Ｊｃｍ^-2程度のレーザーパルスや４００℃程度の低温炉の中で保持することによって、表面側に形成されているＭＯＳゲート構造１０に悪影響がでない条件、方法で行う必要がある。この状態のウエハを、傾斜溝２３の底部でスクライブカットすると逆阻止ＩＧＢＴのチップができる（図１（ｅ））。 Thereafter, although not shown, high concentration boron ions having a dose of about 1 × 10 ¹⁷ cm ⁻² are ion-implanted into both the region from which the ion-implanted damage layer 21 has been removed and the inclined surface, annealed, and p-type. A region where the collector layer 6 and the p-type isolation layer 4b are connected by the same p-type is formed. Annealing is performed under conditions and methods that do not adversely affect the MOS gate structure 10 formed on the front surface side by, for example, holding in a laser pulse of about 1.5 Jcm ⁻² from the back surface or a low temperature furnace of about 400 ° C. There is a need to do. When the wafer in this state is scribe-cut at the bottom of the inclined groove 23, a reverse blocking IGBT chip is formed (FIG. 1E).

以上説明したように、実施例１で説明した逆阻止ＩＧＢＴは、表面側にＭＯＳゲート構造およびアルミニウム電極が形成されているので、裏面側に傾斜溝を形成する際のエッチングのためのマスクの形成が制限される。たとえば、レジスト膜をマスクにして湿式エッチングを行うと、図８に示すように、サイドエッチやアンダーエッチ２４が生じて正確なパターンでの傾斜溝の形成が困難である。しかし、実施例１によれば、エッチングマスクの下側に及ぶ不必要なエッチングがほとんど無い高濃度ｐ型層２１ａやイオン注入ダメージ層２１を形成でき、傾斜状の側面を備えた逆阻止型ＩＧＢＴの製造をすることができる。高濃度ｐ型層２１ａをエッチングマスクとして傾斜溝を形成する例については実施例３で説明する。 As described above, since the reverse blocking IGBT described in the first embodiment has the MOS gate structure and the aluminum electrode formed on the front surface side, formation of a mask for etching when the inclined groove is formed on the back surface side. Is limited. For example, when wet etching is performed using a resist film as a mask, as shown in FIG. 8, side etching and underetching 24 occur, and it is difficult to form an inclined groove with an accurate pattern. However, according to the first embodiment, the high-concentration p-type layer 21a and the ion-implanted damage layer 21 with almost no unnecessary etching below the etching mask can be formed, and the reverse blocking IGBT having the inclined side surface. Can be manufactured. An example in which the inclined grooves are formed using the high-concentration p-type layer 21a as an etching mask will be described in Example 3.

なお、図１、２では、図７に示したようなｐ型拡散層２０と非貫通溝の傾斜溝へのイオン注入によるｐ型分離層とを導電接続させる構成の半導体チップについて説明したが、図６（ｂ）に示すような傾斜溝をエミッタ側まで貫通させる場合にも傾斜溝を形成する際に反対側の面を支持板又は支持テープで補強してウエハプロセスを処理することにより、実施例１に記載の製造方法の適用は可能である。 1 and 2, the semiconductor chip having the configuration in which the p-type diffusion layer 20 as illustrated in FIG. 7 and the p-type separation layer by ion implantation into the inclined groove of the non-through groove are electrically connected has been described. Even when the inclined groove as shown in FIG. 6B is penetrated to the emitter side, when the inclined groove is formed, the opposite surface is reinforced with a support plate or a support tape and the wafer process is performed. The production method described in Example 1 can be applied.

本発明の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法にかかる実施例２について、以下説明する。実施例１と同様に、ｐ型拡散層２０と表面側の構造を形成し、ウエハ１の裏面を研削して厚さ１８０μｍにした（図１（ａ）、（ｂ））後、逆阻止型ＩＧＢＴのコレクタとなるべき領域にレジスト膜をマスクにしてボロンイオン注入ダメージ層２１を１×１０¹⁷ｃｍ^-2程度のドーズ量で形成する（図１（ｃ））。このレジストマスクを除去した後に、アニールせずにボロンイオン注入ダメージ層２１をエッチングマスクとして、ＴＭＡＨの５％溶液により異方性エッチングを行う。イオン注入されていない箇所に（１１１）結晶面に対応する斜めの側面を持つ傾斜溝２３が形成される（図１（ｄ））。その後、実施例１と異なり、ボロンイオン注入ダメージ層２１を残したままで、傾斜溝２３の領域にボロンイオンを１×１０¹⁵ｃｍ^-2程度のドーズ量で注入する。コレクタ面には既に前述したボロンイオン注入ダメージ層２１が形成されているので、コレクタ面にさらにイオンが追加して注入されるのを嫌う場合は必要に応じてコレクタ面にレジストマスクを施す。レジストマスクの形成の際には、図３のようにスピンコーターでは偏りを生じるので図４のようにスプレーコーターを用いると良く、コレクタ面の領域を露光してレジストを残すようにする。アニールは、表面側のアルミニウム電極に悪影響を及ぼさないように、たとえば、裏面側からの１．５Ｊｃｍ^-2程度のレーザーパルスや４００℃程度の低温炉の中で保持する条件、方法で行うことが好ましい。図１（ｅ）はスクライブ後の逆阻止ＩＧＢＴの断面である。 Example 2 according to the method of manufacturing the reverse blocking IGBT having the inclined side surface according to the present invention will be described below. Similar to Example 1, a p-type diffusion layer 20 and a structure on the front surface side are formed, and the back surface of the wafer 1 is ground to a thickness of 180 μm (FIGS. 1A and 1B), and then reverse blocking type. A boron ion implantation damage layer 21 is formed at a dose of about 1 × 10 ¹⁷ cm ^{−2 in a} region to be a collector of the IGBT, using a resist film as a mask (FIG. 1C). After removing the resist mask, anisotropic etching is performed with a 5% solution of TMAH using the boron ion implantation damage layer 21 as an etching mask without annealing. An inclined groove 23 having an inclined side surface corresponding to the (111) crystal plane is formed at a location where ions are not implanted (FIG. 1D). Thereafter, unlike Example 1, boron ions are implanted into the region of the inclined groove 23 at a dose of about 1 × 10 ¹⁵ cm ⁻² while the boron ion implantation damage layer 21 is left. Since the boron ion implantation damage layer 21 described above has already been formed on the collector surface, a resist mask is applied to the collector surface as necessary when it is not desirable to add additional ions to the collector surface. When the resist mask is formed, the spin coater is biased as shown in FIG. 3, so a spray coater may be used as shown in FIG. 4, and the resist surface area is exposed by exposing the collector surface area. Annealing can be carried out, for example, under conditions and methods of holding in a laser pulse of about 1.5 Jcm ⁻² from the back side or a low temperature furnace of about 400 ° C. so as not to adversely affect the aluminum electrode on the front side. preferable. FIG. 1E is a cross section of the reverse blocking IGBT after scribing.

なお、実施例２でも、実施例１と同様に、図６（ｂ）に示すような傾斜溝をエミッタ側まで貫通させる場合にも、傾斜溝を形成する際に反対側の面を支持板又は支持テープで補強することにより、実施例２に記載の製造方法は適用可能である。 In the second embodiment, similarly to the first embodiment, when the inclined groove as shown in FIG. 6B is penetrated to the emitter side, the surface on the opposite side is formed on the support plate or the surface when the inclined groove is formed. The production method described in Example 2 is applicable by reinforcing with a support tape.

本発明の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法にかかる実施例３について、以下説明する。実施例１、２と同様に、ｐ型拡散層２０と表面側の構造を形成し、ウエハ１の裏面を研削して厚さ１８０μｍにした（図２（ａ）、（ｂ））後、図２（ｃ）に示すように、逆阻止型ＩＧＢＴのコレクタとなるべき領域にレジスト膜２２をマスクにしてボロンイオン注入ダメージ層２１を１×１０¹⁷ｃｍ^-2程度のドーズ量で形成する。このレジストマスク２２を除去した後に、レーザーアニールにより活性化して高濃度ｐ型層２１ａを形成してエッチングマスクとする（、図２（ｄ））。実施例３は、この点が前述の実施例１、２と異なる。ＴＭＡＨの５％溶液により、高濃度ｐ型層２１ａの形成されていないシリコン面を異方性エッチングを行う。高濃度ｐ型層２１ａが形成された領域はエッチングレートが低く、イオンが注入されていない領域でのエッチングは速く進行する。しかも、高濃度ｐ型層２１ａはボロンの不純物濃度を１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3にすると、ボロンイオンが注入されていない領域よりも１０〜１００分の１程度エッチングレートが遅くなる。すなわち、高濃度ｐ型層２１ａの厚さが１〜１０μｍあれば、８０μｍ程度の深さのエッチングができる。前述の実施例１、２に記載のボロンイオン注入ダメージ層のエッチングマスク機能よりもマスク機能が高いので、一回のエッチングで傾斜溝の深さ８０μｍを達成することができるメリットがある。イオン注入されていない箇所に（１１１）結晶面に対応する斜めの側面を持つ傾斜溝２３が形成される。その後、高濃度ｐ型層２１ａを除去し、ｐ型コレクタ層６の形成のためにボロンイオンを１×１０¹⁵ｃｍ^-2程度のドーズ量で注入する。高濃度ｐ型層２１ａはエッチングマスクとして消耗されているので、この高濃度ｐ型層２１ａの除去処理無しに、前述のｐ型コレクタ層６のためのボロンイオン注入を行っても良い。活性化のためのアニールは、実施例１、２と同様に、表面側のアルミニウム電極膜に悪影響の無いように、たとえば、裏面からの１．５Ｊｃｍ^-2程度のレーザーパルスや４００℃程度の低温炉の中で保持することによって行い、ｐ型コレクタ層６と傾斜面９ｃのｐ型分離層４ｂとを同時に活性化する。ｐ型コレクタ層６と傾斜面のｐ型分離層４ｂは必要に応じて別々に異なる条件で形成しても良い。図２（ｅ）はスクライブ後の逆阻止ＩＧＢＴの断面である。 Example 3 according to the method of manufacturing the reverse blocking IGBT having the inclined side surface according to the present invention will be described below. Similarly to Examples 1 and 2, the p-type diffusion layer 20 and the structure on the front surface side were formed, and the back surface of the wafer 1 was ground to a thickness of 180 μm (FIGS. 2A and 2B). As shown in FIG. 2C, a boron ion implantation damage layer 21 is formed at a dose of about 1 × 10 ¹⁷ cm ^{−2 in a} region to be a collector of the reverse blocking IGBT with the resist film 22 as a mask. After removing the resist mask 22, activation is performed by laser annealing to form a high-concentration p-type layer 21a to form an etching mask (FIG. 2D). The third embodiment is different from the first and second embodiments in this point. A silicon surface on which the high concentration p-type layer 21a is not formed is anisotropically etched with a 5% solution of TMAH. The region where the high-concentration p-type layer 21a is formed has a low etching rate, and the etching in the region where ions are not implanted proceeds fast. Moreover, the high-concentration p-type layer 21a is etched by about 10 to 1/100 of the region where boron ions are not implanted when the impurity concentration of boron is 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²⁰ cm ^−3. The rate is slow. That is, if the thickness of the high-concentration p-type layer 21a is 1 to 10 μm, etching with a depth of about 80 μm can be performed. Since the mask function is higher than the etching mask function of the boron ion implantation damage layer described in the first and second embodiments, there is an advantage that the depth of the inclined groove can be achieved by one etching. An inclined groove 23 having an oblique side surface corresponding to the (111) crystal plane is formed at a location where ions are not implanted. Thereafter, the high-concentration p-type layer 21a is removed, and boron ions are implanted at a dose of about 1 × 10 ¹⁵ cm ⁻² to form the p-type collector layer 6. Since the high-concentration p-type layer 21a is consumed as an etching mask, boron ion implantation for the p-type collector layer 6 may be performed without removing the high-concentration p-type layer 21a. As in the first and second embodiments, annealing for activation is performed, for example, with a laser pulse of about 1.5 Jcm ⁻² from the back surface or a low temperature of about 400 ° C. so as not to adversely affect the aluminum electrode film on the front surface side. The p-type collector layer 6 and the p-type separation layer 4b on the inclined surface 9c are activated simultaneously by being held in a furnace. The p-type collector layer 6 and the inclined p-type separation layer 4b may be separately formed under different conditions as necessary. FIG. 2E is a cross section of the reverse blocking IGBT after scribing.

１、３０シリコン基板、ｎ型半導体基板、ウエハ
２酸化膜
３開口部
４ｐ型分離層
４ａｐ⁺拡散層
５ボロンソース
６ｐ型コレクタ層
７コレクタ電極
８スクライブライン
９ａ、９ｂ、９ｃ傾斜面
１０ＭＯＳゲート構造
１１トレンチ
１２薬液残渣
１３レジスト残渣
１５ｎエミッタ領域
１６ｐ型ベース領域
１７ゲート電極
１８エミッタ電極、アルミニウム電極膜
１９フィールド絶縁膜
２０ｐ型拡散層
２１イオン注入ダメージ層
２１ａ高濃度ｐ型層
２２、２２ａ、２２ｂレジストマスク
２３傾斜溝
２４サイドエッチ、アンダーエッチ
１００逆阻止ＩＧＢＴ
２００逆阻止ＩＧＢＴ

DESCRIPTION OF SYMBOLS 1,30 Silicon substrate, n-type semiconductor substrate, wafer 2 Oxide film 3 Opening 4 p-type isolation layer 4a p ⁺ diffusion layer 5 Boron source 6 p-type collector layer 7 Collector electrode 8 Scribe line 9a, 9b, 9c Inclined surface 10 MOS gate structure 11 Trench 12 Chemical residue 13 Resist residue 15 n emitter region 16 p-type base region 17 gate electrode 18 emitter electrode, aluminum electrode film 19 field insulating film 20 p-type diffusion layer 21 ion implantation damage layer 21a high concentration p-type layer 22, 22a, 22b Resist mask 23 Inclined groove 24 Side etch, under etch 100 Reverse blocking IGBT
200 Reverse blocking IGBT

Claims

（１００）面を主面とするｎ型半導体基板の一方の主面に、素子活性領域のＭＯＳゲート構造とアルミニウム電極膜を形成する第１工程、前記素子活性部に対向する他方の主面に、イオン注入により１０¹⁹ｃｍ^-3以上のp型ドーパントを不純物とするイオン注入ダメージ層またはイオン注入ダメージ層を活性化して得られるｐ型層を形成する第２工程、該イオン注入ダメージ層またはｐ型層をマスクとしてｎ型半導体基板の格子状表面を湿式異方性エッチングして傾斜溝を形成する第３工程および該傾斜溝を構成する傾斜面にp型ドーパントのイオン注入によりｐ型分離層を形成する第４工程を有することを特徴とする傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 A first step of forming a MOS gate structure and an aluminum electrode film of an element active region on one main surface of an n-type semiconductor substrate having a (100) plane as a main surface, on the other main surface facing the element active portion A second step of forming a p-type layer obtained by activating an ion implantation damage layer or an ion implantation damage layer having a p-type dopant of 10 ¹⁹ cm ⁻³ or more as an impurity by ion implantation, the ion implantation damage layer or p A third step of forming an inclined groove by wet anisotropic etching of the lattice-like surface of the n-type semiconductor substrate using the mold layer as a mask, and a p-type separation layer by ion implantation of a p-type dopant in the inclined surface constituting the inclined groove The manufacturing method of reverse blocking IGBT provided with the inclined side surface characterized by having the 4th process of forming.

前記第１工程と第２工程の間に、他方の主面を研削して所要の厚さに減厚する工程を設けることを特徴とする請求項１記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 2. The reverse-blocking type with inclined side surfaces according to claim 1, wherein a step of grinding the other main surface to reduce to a required thickness is provided between the first step and the second step. The manufacturing method of IGBT.

前記p型ドーパントを不純物とするｐ型層が、p型ドーパントのイオン注入と活性化のためのレーザーアニール処理により形成されることを特徴とする請求項１または２記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 3. The inclined side surface according to claim 1, wherein the p-type layer having the p-type dopant as an impurity is formed by laser annealing for ion implantation and activation of the p-type dopant. A method of manufacturing a reverse blocking IGBT.

前記湿式異方性エッチングがＴＭＡＨ溶液を用いることを特徴とする請求項１乃至３のいずれか一項に記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 The method for manufacturing a reverse blocking IGBT having an inclined side surface according to any one of claims 1 to 3, wherein the wet anisotropic etching uses a TMAH solution.

前記傾斜溝が前記他方の主面から前記一方の主面にかけて貫通していることを特徴とする請求項１記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 2. The method of manufacturing a reverse blocking IGBT having an inclined side surface according to claim 1, wherein the inclined groove penetrates from the other main surface to the one main surface.

前記第１工程の前に、前記一方の主面の前記素子活性部を取り巻く位置にｐ型拡散層を形成する工程を備え、前記傾斜溝の底部が前記ｐ型拡散層の底部に達する深さであることを特徴とする請求項１記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 Before the first step, a step of forming a p-type diffusion layer at a position surrounding the element active portion of the one main surface, and a depth at which the bottom of the inclined groove reaches the bottom of the p-type diffusion layer The method for manufacturing a reverse blocking IGBT having an inclined side surface according to claim 1.

前記素子活性部に対向する他方の主面にイオン注入により形成される、p型ドーパントを不純物とするイオン注入ダメージ層、またはさらに、該イオン注入ダメージ層を活性化して得られるｐ型層をマスクとして、傾斜溝を湿式異方性エッチングにより形成する第３工程と、その後にマスクとして用いた前記イオン注入ダメージ層またはｐ型層を除去し、再度p型ドーパントを不純物とするイオン注入層を形成し、アニール、活性化してｐ型コレクタ層を形成する工程を有することを特徴とする請求項１記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 Masking an ion implantation damage layer having a p-type dopant as an impurity formed on the other main surface facing the element active portion, or a p-type layer obtained by activating the ion implantation damage layer. The third step of forming the inclined groove by wet anisotropic etching, and then removing the ion-implanted damage layer or p-type layer used as a mask and again forming an ion-implanted layer using the p-type dopant as an impurity 2. A method of manufacturing a reverse blocking IGBT having an inclined side surface according to claim 1, further comprising a step of forming a p-type collector layer by annealing and activation.

前記第１工程の素子活性領域のＭＯＳゲート構造がｐ型ベース領域と、該ｐ型ベース領域内の表面層に設けられるｎ型エミッタ領域と、前記ｎ型半導体基板の一方の主面領域と前記ｎ型エミッタ領域の表面とに挟まれる前記ｐ型ベース領域の表面にゲート絶縁膜を介して設けられるゲート電極とを有し、前記アルミニウム電極膜は、該ゲート電極上では層間絶縁膜を介して覆い、前記ｎ型エミッタ領域の表面と前記ｐ型ベース領域の表面とには接触する構成を有することを特徴とする請求項１記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。 The MOS gate structure of the element active region in the first step is a p-type base region, an n-type emitter region provided in a surface layer in the p-type base region, one main surface region of the n-type semiconductor substrate, a gate electrode provided via a gate insulating film on the surface of the p-type base region sandwiched between the surface of the n-type emitter region, and the aluminum electrode film on the gate electrode via an interlayer insulating film 2. The method of manufacturing a reverse blocking IGBT having an inclined side surface according to claim 1, wherein the structure is configured to cover and contact the surface of the n-type emitter region and the surface of the p-type base region.

前記p型ドーパントがボロンであることを特徴とする請求項１乃至８のいずれか一項に記載の傾斜状の側面を備える逆阻止型ＩＧＢＴの製造方法。

The method of manufacturing a reverse blocking IGBT having an inclined side surface according to any one of claims 1 to 8, wherein the p-type dopant is boron.