JP2012084779A - Semiconductor light-emitting element - Google Patents
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Abstract
Description
本発明は、半導体発光素子に関し、特に、活性層を有する半導体積層体と支持基板との間に導電反射層を有する基板張替型構造を有する発光素子に好適に利用できる半導体発光素子に関する。 The present invention relates to a semiconductor light-emitting device, and more particularly to a semiconductor light-emitting device that can be suitably used for a light-emitting device having a substrate-switching structure having a conductive reflective layer between a semiconductor laminate having an active layer and a support substrate.
従来の半導体発光素子は、光の取出効率を向上させるため、少なくとも、半導体積層体、透明電極及び表面電極を備えていた。透明電極は、半導体積層体の一方の表面において、ＩＴＯなどの透明導電材料を用いて、例えば枝状やドット状など表面分散形状に形成されていた。表面電極は、透明電極の表面中央において柱状に形成されていた。 A conventional semiconductor light emitting device includes at least a semiconductor laminate, a transparent electrode, and a surface electrode in order to improve light extraction efficiency. The transparent electrode was formed in a surface dispersion shape such as a branch shape or a dot shape using a transparent conductive material such as ITO on one surface of the semiconductor laminate. The surface electrode was formed in a columnar shape at the center of the surface of the transparent electrode.
また、従来の半導体発光素子においては、光の取出効率を向上させるため、半導体積層体の他方の表面側において、高反射率を有する金属などを用いて形成された導電性反射層が積層されていた。 Further, in the conventional semiconductor light emitting device, in order to improve the light extraction efficiency, a conductive reflective layer formed using a metal having a high reflectance is laminated on the other surface side of the semiconductor laminated body. It was.
しかしながら、従来の半導体発光素子においては、光の高出力化及び取出効率並びに低動作電圧化がまだ不十分であるという問題があった。 However, the conventional semiconductor light emitting device has a problem that the light output and extraction efficiency and the operation voltage are still insufficient.
したがって、本発明の目的は、光の高出力化及び取出効率並びに低動作電圧化を向上させることができる半導体発光素子を提供することである。 Accordingly, an object of the present invention is to provide a semiconductor light emitting device capable of improving the high output and extraction efficiency of light and the low operating voltage.
本発明の半導体発光素子は、上記課題を解決することを目的として、一方の表面及び他方の表面から光を照射する半導体積層体と、前記半導体積層体の前記他方の表面側に積層されている金属反射層と、前記半導体積層体の前記一方の表面に形成されている透明導電膜と、前記透明導電膜の表面に形成される反射用電極層及び外部配線に接続される接続用電極層を積層した積層電極構造に形成されている表面電極と、前記半導体積層体の一方の表面に分布する複数の分配電極と、前記導電反射層と前記半導体積層体との間に設けられた誘電体層の内部において前記導電反射層と前記半導体積層体とを電気的に接続し、かつ、前記積層方向において前記複数の分配電極と重ならないように形成されている界面電極と、を備える。 In order to solve the above problems, a semiconductor light emitting device of the present invention is laminated on a semiconductor laminate that irradiates light from one surface and the other surface, and on the other surface side of the semiconductor laminate. A metal reflective layer; a transparent conductive film formed on the one surface of the semiconductor laminate; a reflective electrode layer formed on the surface of the transparent conductive film; and a connection electrode layer connected to external wiring. A surface electrode formed in a laminated electrode structure, a plurality of distribution electrodes distributed on one surface of the semiconductor laminate, and a dielectric layer provided between the conductive reflective layer and the semiconductor laminate An electrically conductive reflective layer and the semiconductor stacked body, and an interface electrode formed so as not to overlap the plurality of distribution electrodes in the stacking direction.
また、上記半導体発光素子において、前記表面電極は、前記透明導電膜を介して前記複数の分配電極のすべてに電気的に接続し、かつ、前記積層方向において前記分配電極及び前記界面電極に互いに重ならないように形成されていてもよい。 In the semiconductor light emitting device, the surface electrode is electrically connected to all of the plurality of distribution electrodes through the transparent conductive film, and overlaps the distribution electrode and the interface electrode in the stacking direction. You may form so that it may not become.
また、上記半導体発光素子において、前記透明導電膜は、金属酸化物からなり、前記分配電極に対してオーミック接触し、かつ、前記半導体積層体の前記一方の表面に対してショットキー接触するように形成されていてもよい。 In the semiconductor light emitting device, the transparent conductive film is made of a metal oxide, is in ohmic contact with the distribution electrode, and is in Schottky contact with the one surface of the semiconductor stacked body. It may be formed.
また、上記半導体発光素子において、前記半導体積層体において前記一方の表面を形成する一方の表面層はｎ型半導体層であり、前記他方の表面を形成する他方の表面層はｐ型半導体層でもよい。 In the semiconductor light emitting device, the one surface layer forming the one surface in the semiconductor stacked body may be an n-type semiconductor layer, and the other surface layer forming the other surface may be a p-type semiconductor layer. .
また、上記半導体発光素子において、前記反射用電極層は、Ａｌ、Ｃｕ、Ａｇ、Ａｕのいずれか１種の単層構造又はそれら２種以上を積層させた積層構造を有し、前記接続用電極層は、Ａｌ若しくはＡｕのどちらか１種の単層構造又はそれら２種を積層させた積層構造を有していてもよい。 In the semiconductor light emitting device, the reflective electrode layer has a single layer structure of any one of Al, Cu, Ag, and Au, or a stacked structure in which two or more of them are stacked, and the connection electrode The layer may have a single layer structure of any one of Al and Au, or a stacked structure in which these two layers are stacked.
また、上記半導体発光素子において、前記表面電極は、前記反射用電極層と前記接続用電極層との間に合金化バリア用電極層を有し、前記合金化バリア用電極層は、Ｔｉ、Ｐｔ、Ｎｉのいずれか１種の単層構造又はそれら２種以上を積層させた積層構造を有していてもよい。 In the semiconductor light emitting device, the surface electrode has an alloying barrier electrode layer between the reflective electrode layer and the connection electrode layer, and the alloying barrier electrode layer includes Ti, Pt Ni may have a single layer structure of Ni or a stacked structure in which two or more of them are stacked.
また、上記半導体発光素子において、前記表面電極は、前記反射用電極層と前記透明導電膜との間に密着用電極層を有し、前記透明導電膜は、金属酸化物からなるものでもよい。 In the semiconductor light emitting device, the surface electrode may have an adhesion electrode layer between the reflective electrode layer and the transparent conductive film, and the transparent conductive film may be made of a metal oxide.
また、上記半導体発光素子において、前記分配電極は、金属製から形成されたものでもよい。 In the semiconductor light emitting device, the distribution electrode may be made of metal.
また、上記半導体発光素子において、前記分配電極は、Ａｕ、Ｎｉ、Ｇｅ、Ｓｉ、Ｐｄの中から任意に選択された金属若しくはそれらのいずれかを主成分とする合金を１又は２種以上用いて形成されていてもよい。 In the semiconductor light emitting device, the distribution electrode is made of one or more metals selected from Au, Ni, Ge, Si, and Pd, or an alloy containing one of them as a main component. It may be formed.
また、上記半導体発光素子において、前記界面電極は、複数形成されているとともに、前記積層方向から見た平面視において前記分配電極から一定間隔を有して配置されており、前記分配電極及び前記界面電極は、前記半導体積層体の一方の表面又は他方の表面において、均一に分布しているものでもよい。 In the semiconductor light emitting device, the interface electrode is formed in a plurality, and is arranged at a constant interval from the distribution electrode in a plan view as viewed from the stacking direction. The electrode may be uniformly distributed on one surface or the other surface of the semiconductor laminate.
また、上記半導体発光素子において、前記半導体積層体は、前記一方の表面において凹状若しくは凸状に形成された粗面加工部を有し、前記粗面加工部は、前記一方の表面における一部の領域であって前記積層方向において前記分配電極及び前記表面電極の両電極のいずれにも重ならない領域に形成されているものでもよい。 Further, in the semiconductor light emitting device, the semiconductor stacked body has a rough surface processed portion formed concavely or convexly on the one surface, and the rough surface processed portion is a part of the one surface. The region may be formed in a region that does not overlap with both the distribution electrode and the surface electrode in the stacking direction.
また、上記半導体発光素子において、前記半導体積層体において前記一方の表面を有する一方の表面層は、前記活性層よりもバンドギャップエネルギの大きな材料を用いて形成されているものでもよい。 In the semiconductor light emitting device, the one surface layer having the one surface in the semiconductor stacked body may be formed using a material having a larger band gap energy than the active layer.
また、上記半導体発光素子において、前記一方の表面層と前記分配電極との間に介在する層は、ＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦０．３）を用いて形成されているものでもよい。 In the semiconductor light emitting device, the layer interposed between the one surface layer and the distribution electrode is formed using Al X Ga 1-X As (0 ≦ X ≦ 0.3). But you can.
また、上記半導体発光素子において、前記透明導電膜の抵抗率は、１×１０−３Ω・ｃｍ以下に設定されており、前記透明導電膜の膜厚は、５０ｎｍ以上に設定されているものでもよい。 In the semiconductor light emitting device, the resistivity of the transparent conductive film is set to 1 × 10 −3 Ω · cm or less, and the film thickness of the transparent conductive film is set to 50 nm or more. Good.
本発明の半導体発光素子によれば、光の高出力化及び取出効率並びに低動作電圧化を向上させることができるという効果を奏する。 According to the semiconductor light emitting device of the present invention, it is possible to improve the light output, extraction efficiency, and operation voltage.
［本実施例の要約］
本実施例においては、一方の表面及び他方の表面から光を照射する半導体積層体と、前記半導体積層体の他方の表面側に積層されている導電反射層と、前記半導体積層体の一方の表面に形成されている透明導電膜と、前記透明導電膜の表面に形成される表面電極とを備える半導体発光素子において、表面電極は、前記透明導電膜の表面に形成される反射用電極層及び外部配線に接続される接続用電極層を積層した積層電極構造に形成されている半導体発光素子が提供される。以下、本発明の半導体発光素子の一実施例である実施例１から実施例８を説明する。
[Summary of this example]
In this embodiment, a semiconductor laminate that emits light from one surface and the other surface, a conductive reflective layer that is laminated on the other surface side of the semiconductor laminate, and one surface of the semiconductor laminate In the semiconductor light emitting device comprising the transparent conductive film formed on the surface and the surface electrode formed on the surface of the transparent conductive film, the surface electrode includes the reflective electrode layer formed on the surface of the transparent conductive film and the outside. Provided is a semiconductor light emitting device formed in a laminated electrode structure in which connection electrode layers connected to wirings are laminated. Examples 1 to 8 as examples of the semiconductor light emitting device of the present invention will be described below.
実施例１の半導体発光素子１を説明する。
The semiconductor
実施例１の半導体発光素子１は、図１及び図２に示すように、図１の下方から順に、裏面電極１３、支持基板１０、第１の合金化バリア層１８、第１の金属接合層１１ｂ、第２の金属接合層１１ａ、第２の合金化バリア層１６、導電反射層（金属反射層）９、誘電体層１５、界面電極８、半導体積層体１４、分配電極１２、透明導電膜２１及び表面電極１７を備えている。
As shown in FIGS. 1 and 2, the semiconductor
裏面電極１３としては、図１の下方から順に、例えば、厚み３００ｎｍのＡｕ（金）層（図示せず）及び厚み１０ｎｍのＴｉ（チタン）層（図示せず）からなる積層電極が用いられていることが好ましい。もちろん、この実施条件は一例であって、例えば、裏面電極１３の形状を四角形状、菱形形状又は多角形状にするなど、適宜、裏面電極１３の形状や厚みを変更してもよい。
As the
支持基板１０としては、例えば、Ｓｉ（シリコン）基板、Ｇｅ（ゲルマニウム）基板、ＧａＰ（ガリウム・リン）基板などの従来から用いられた半導体基板材料を用いて作成された基板が用いられていることが好ましい。本実施例においては、支持基板１０としてＳｉ基板を用いることがより好ましい。
As the
ここで、上下電極型のＬＥＤにおいて、支持基板１０に低抵抗型Ｓｉ基板を採用する場合、その支持基板１０の抵抗率は、０．０１０Ω・ｃｍ以下の抵抗率を有していることが好ましく、０．００５０Ω・ｃｍ以下であることがより好ましい。一方、上下２電極型のＬＥＤにおいて、支持基板１０に高抵抗型Ｓｉ基板を採用する場合、その支持基板１０の抵抗率は、１×１０５Ω・ｃｍ以上の抵抗率を有していることが好ましく、２．５Ω・ｃｍ以上であることが好ましい。
Here, in the case of adopting a low resistance Si substrate as the
第１の合金化バリア層１８としては、例えば、厚さ３００ｎｍ程度のＴｉ層が用いられることが好ましい。この第１の合金化バリア層１８は、オーミック電極としても用いられる。
For example, a Ti layer having a thickness of about 300 nm is preferably used as the first
第１の金属接合層１１ｂとしては、例えば、厚さ５００ｎｍ程度のＡｕ層が用いられることが好ましい。
For example, an Au layer having a thickness of about 500 nm is preferably used as the first
第２の金属接合層１１ａとしては、例えば、厚さ５００ｎｍ程度のＡｕ層など、第１の金属接合層１１ｂと同様に形成された金属層が用いられることが好ましい。
As the second
第２の合金化バリア層１６としては、例えば、厚さ１００ｎｍ程度のＴｉ（チタン）層が用いられることが好ましい。
For example, a Ti (titanium) layer having a thickness of about 100 nm is preferably used as the second
導電反射層９としては、Ａｕ若しくはＡｕを主成分とする合金を用いて形成された金属層であることが好ましい。この場合、導電反射層９の厚さは４００ｎｍ程度に設定されていることが好ましい。
The conductive
誘電体層１５は、図１に示すように、半導体積層体１４の他方の表面（本実施例においては導電反射層９側の表面）側に積層された導電反射層９と半導体積層体１４との間に設けられている。誘電体層１５としては、例えば、厚さ３４０ｎｍのシリコン酸化膜（ＳｉＯ２）を用いて形成されていることが好ましい。
As shown in FIG. 1, the
もちろん、屈折率１．４５のＳｉ０２だけでなく、屈折率が２．２前後のＳｉＮなどを用いることも可能である。ただし、図３及び図４に示す通り、誘電体層１５の屈折率が高くなると導電反射層９の平均反射率は屈折率１．４５の場合に比べて低くなる。この反射率は半導体発光素子１の発光出力と密接な関係にあるので、誘電体層１５材料の屈折率はできるだけ低いことが好ましい。
Of course, not only the Si0 2 having a refractive index of 1.45, a refractive index of 2.2 is also possible to use such as SiN around. However, as shown in FIGS. 3 and 4, when the refractive index of the
界面電極８は、図１に示すように、誘電体層１５の内部において導電反射層９と半導体積層体１４とを電気的に接続する電極である。この界面電極８としては、例えば、誘電体層１５と同様の厚さのＡｕＢｅ合金（金・ベリリウム合金、Ａｕ：９９ｗｔ％／Ｂｅ：１ｗｔ％）を用いて形成されていることが好ましい。
As shown in FIG. 1, the
また、界面電極８は、図１に示すように、積層方向（図１においては上下方向）において複数の分配電極１２と重ならないように形成されている。ここで、界面電極８は、半導体積層体１４の他方の表面において、均一に分布していることが好ましい。また、界面電極８は、複数形成されているとともに、積層方向から見て分配電極１２から一定間隔をもって配置されていることが好ましい。本実施例においては、上記条件を満たす一例として、界面電極８は分配電極１２を中心軸とする円環形状に形成されている。
As shown in FIG. 1, the
もちろん、上記の実施条件は一例であって、界面電極８の形状を矩形環状にするなど、適宜、界面電極８の形状や厚みを変更してもよい。
Of course, the above implementation conditions are only examples, and the shape and thickness of the
半導体積層体１４は、図１に示すように、発光層としての活性層５を有している。ここで、この半導体積層体１４において一方の表面（本実施例においては透明導電膜２１側の表面）を形成する一方の表面層は、ｎ型半導体層であることが好ましい。また、半導体積層体１４において他方の表面を形成する他方の表面層は、ｐ型半導体層であることが好ましい。また、一方の表面層は、活性層５よりもバンドギャップエネルギの大きな材料を用いて形成されていることが好ましい。
As shown in FIG. 1, the semiconductor stacked
上記を満たすため、半導体積層体１４は、図１に示すように、図１の下方から順に、ｐ型コンタクト層７、ｐ型クラッド層６、活性層５、ｎ型クラッド層４、ｎ型コンタクト層３を有している。この場合、ｎ型クラッド層４が本発明の「一方の表面層」になり、ｐ型コンタクト層７が本発明の「他方の表面層」になる。また、本発明の「一方の表面層と分配電極１２との間に介在する層」は本実施例においてｎ型コンタクト層３であり、ＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦０．３）を用いて形成されていることが好ましい。
In order to satisfy the above, as shown in FIG. 1, the semiconductor stacked
また、半導体積層体１４は、一方の表面において凹状若しくは凸状に形成された粗面加工部２２を有することが好ましい。この半導体積層体１４の粗面加工部２２は、一方の表面における一部の領域であって積層方向において分配電極１２及び表面電極１７の両電極のいずれにも重ならない領域に形成されていることが好ましい。
Moreover, it is preferable that the semiconductor laminated
複数の分配電極１２は、例えば平面視ドットの円柱状に形成されており、半導体積層体１４の一方の表面に分布するように形成されている。ここで、これら複数の分配電極１２の分布は均一であることが好ましい。
The plurality of
また、分配電極１２は、透明導電材料よりも金属材料であることが好ましい。この場合、分配電極１２は、Ａｕ、Ｎｉ（ニッケル）、Ｇｅ、Ｓｉ、Ｐｄ（パラジウム）のなかから任意に選択された金属若しくはそれらのいずれかを主成分とする合金を１又は２種以上用いて形成されていることが好ましい。本実施例において、分配電極１２は、図１の下方から順に、厚さ５０ｎｍのＡｕＧｅ（金・ゲルマニウム合金）、厚さ１０ｎｍのＮｉ、厚さ５０ｎｍのＡｕの順に積層した他層構造になっている。
The
もちろん、上記の実施条件は一例であって、適宜、分配電極１２の厚みや形状を変更してもよい。
Of course, the above-described implementation conditions are examples, and the thickness and shape of the
透明導電膜２１としては、ＩＴＯ（錫ドープ酸化インジウム）薄膜、Ｉｎ２Ｏ３（酸化インジウム）薄膜、ＺｎＯ（酸化亜鉛）薄膜、ＡＺＯ（アルミニウムドープ酸化亜鉛）薄膜、ＧＺＯ（ガリウムドープ酸化亜鉛）薄膜のうちのいずれかを用いて形成された単層構造又はそれらのうちの２以上を積層した積層構造であることが好ましい。また、透明導電膜２１の抵抗率は、１×１０−３Ω・ｃｍ以下に設定されていることが好ましく、その膜厚は、５０ｎｍ以上に設定されていることが好ましい。本実施例において、透明導電膜２１としては、例えば厚さ８０ｎｍのＩＴＯ膜が選択されており、その抵抗率は４．５×１０−４Ω・ｃｍである。
As the transparent
また、透明導電膜２１は、分配電極１２に対してオーミック接触するように形成されていることが好ましい。その一方、この透明導電膜２１は、半導体積層体１４の一方の表面に対してショットキー接触するように形成されていることが好ましい。
The transparent
表面電極１７は、透明導電膜２１を介して複数の分配電極１２のすべてに電気的に接続するように形成されている。表面電極１７としては、例えば、直径１００μｍの円形パッド形状に形成されていることが好ましい。
The
ここで、この表面電極１７は、積層方向において界面電極８と重ならないように形成されていることが好ましい。つまり、本実施例において、分配電極１２、界面電極８及び表面電極１７は、積層方向において互いに重ならないように配設されていることが好ましい。
Here, the
また、表面電極１７は、図１に示すように、反射用電極層１７ａ、接続用電極層１７ｂ、合金化バリア用電極層１７ｃ及び密着用電極層１７ｄを有する積層電極構造を採用している。
Further, as shown in FIG. 1, the
反射用電極層１７ａは、前記透明導電膜２１の表面に直接的または間接的に形成された層であり、半導体積層体１４の一方の表面から出射した光を反射する層である。この反射用電極層１７ａは、Ａｌ、Ｃｕ、Ａｇ、Ａｕのいずれか１種の単層構造又はそれら２種以上を積層させた積層構造であることが好ましい。
The
接続用電極層１７ｂは、表面電極１７の最上層に積層された層であり、ワイヤ等の外部配線に接続される層である。この接続用電極層１７ｂは、Ａｌ若しくはＡｕのどちらか１種の単層構造又はそれら２種を積層させた積層構造であることが好ましい。
The connection electrode layer 17b is a layer laminated on the uppermost layer of the
合金化バリア用電極層１７ｃは、反射用電極層１７ａと接続用電極層１７ｂとの間に積層された層であり、反射用電極層１７ａの材料と接続用電極層１７ｂの材料とが合金化することを防止する層である。この合金化バリア用電極層１７ｃは、は、Ｔｉ、Ｐｔ、Ｎｉのいずれか１種の単層構造又はそれら２種以上を積層させた積層構造であることが好ましい。
The alloying
密着用電極層１７ｄは、反射用電極層１７ａと透明導電膜２１との間に積層された層であり、反射用電極層１７ａと透明導電膜２１と密着を補助する層である。
この密着用電極層１７ｄは、Ａｌ、Ｃｒ、Ｎｉ、Ｔｉのいずれか１種の単層構造又はそれら２種以上を積層させた積層構造であることが好ましい。また、密着用電極層の膜厚は、２０ｎｍ以下に設定されていることが好ましい。
The adhesion electrode layer 17d is a layer laminated between the
The contact electrode layer 17d preferably has a single-layer structure of any one of Al, Cr, Ni, and Ti or a stacked structure in which two or more of them are stacked. The film thickness of the close-contact electrode layer is preferably set to 20 nm or less.
もちろん、上記の実施条件は一例であって、適宜、表面電極１７の厚みや形状を変更してもよい。
Of course, the above implementation conditions are only examples, and the thickness and shape of the
また、半導体発光素子１が１ｍｍ角を越える大型素子の場合、半導体発光素子１は、上記の他に、図５に示すような補助電極を備えることが好ましい。この補助電極は、表面電極１７に電気的に接続しており、かつ、透明導電膜２１の表面に線状に張り巡らせて形成されている。これは、ＩＴＯなどの透明導電膜２１は金属に比べて抵抗が高いためである。大型素子の場合、ＩＴＯだけでは電流分散が十分ではないので、パッド電極に細線電極を接続することが好ましい。
In addition, when the semiconductor
次に、本実施例の半導体発光素子１の製造方法を説明する。本製造方法は、基板貼替型半導体発光素子１の製造プロセスを示している。また、本実施例の製造方法によって製造される半導体素子は赤色発光素子である。
Next, a method for manufacturing the semiconductor
図６に示すように、ｎ型ＧａＡｓの製造用基板１００上に、ＭＯＶＰＥ法で、５×１０１７／ｃｍ３のキャリア濃度を有するｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐエッチングストップ層２を１００ｎｍ、８×１０１７／ｃｍ３のキャリア濃度を有するｎ型コンタクト層３としてのｎ型ＧａＡｓコンタクト層を１００ｎｍ、５×１０１７／ｃｍ３のキャリア濃度を有するｎ型クラッド層４としてのｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐ層を１０００ｎｍ、アンドープＧａ０．５Ｉｎ０．５Ｐ層とアンドープ（Ａｌ０．６Ｇａ０．９）０．５Ｉｎ０．５Ｐ層とのペアによる多重量子井戸構造の活性層５をそれぞれ４ｎｍと８ｎｍの厚さで３０ペア繰り返し、合計厚さ３６０ｎｍ、８×１０１７／ｃｍ３のキャリア濃度を有するｐ型クラッド層６としてのｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐ層を１０００ｎｍ、５×１０１８／ｃｍ３のキャリア濃度を有するｐ型コンタクト層７としてのｐ型ＧａＰ層を１００ｎｍ、記述の通りに順次積層成長させ、半導体積層体１４を得た。
As shown in FIG. 6, n-type (Al 0.7 Ga 0.3 ) 0.5 In having a carrier concentration of 5 × 10 17 / cm 3 on an n-type
ＭＯＶＰＥ成長での成長温度は、ｎ型エッチングストップ層２からｐ型コンタクト層７までを６５０℃とした。その他の成長条件は、成長圧力５０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３２２Ｐａ）、各層の成長速度はおよそ０．３から１．１ｎｍ／ｓｅｃ、Ｖ／III比は約１５０で行った。なお、Ｖ／III比とは、分母をＴＭｇａやＴＭＡｌなどのIII族原料のモル数とし、分子をＡｓＨ３、ＰＨ３などのＶ族原料のモル数とした場合の比率（商）を指す。
The growth temperature in the MOVPE growth was 650 ° C. from the n-type
ＭＯＶＰＥ成長において用いる原料としては、例えばＧａの場合、トリメチルガリウム（ＴＭｇａ）、又はトリエチルガリワム（ＴＥＧａ）、Ａｌの場合、トリメチルアルミニウム（ＴＭＡｌ）、Ｉｎの場合はトリメチルインジウム（ＴＭｌｎ）等の有機金属を用いた。また、Ａｓ源としてはアルシン（ＡｓＨ３）、Ｐ源としてはホスフィン（ＰＨ３）等の水素化物ガスを用いた。 Examples of raw materials used in MOVPE growth include organic metals such as trimethylgallium (TMga) in the case of Ga, triethylgallium (TEGa), trimethylaluminum (TMAl) in the case of Al, and trimethylindium (TMln) in the case of In. Was used. Further, arsenic (AsH3) was used as the As source, and hydride gas such as phosphine (PH3) was used as the P source.
また、例えばエッチングストップ層２がｎ型（Ａｌ０．７Ａ０．３）０．５Ｉｎ０．５Ｐなどのｎ型半導体層の場合、その添加物原料としてセレン化水素（Ｈ２Ｓｅ）を用いた。
For example, when the
また、ｐ型クラッド層６、ｐ型コンタクト層７のようなｐ型半導体層の添加物原料としては、ビスシクロベンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いた。
Further, biscyclopentadienyl magnesium (Cp 2 Mg) was used as an additive material for p-type semiconductor layers such as the p-
その他に、ｎ型半導体層の添加物原料として、ジシラン（Ｓｉ２Ｈ６）、モノシラン（ＳｉＨ４）、ジエチルテルル（ＤＥＴｅ）、ジメチルテルル（ＤＭＴｅ）を用いることもできる。 In addition, disilane (Si 2 H 6 ), monosilane (SiH 4 ), diethyl tellurium (DETe), and dimethyl tellurium (DMTe) can also be used as an additive material for the n-type semiconductor layer.
また、ｐ型半導体層の添加物原料としては、ビスシクロベンタジエニルマグネシウム（Ｃｐ２Ｍｇ）、ジメチルジンク（ＤＭＺｎ）やジエチルジンク（ＤＥＺｎ）を用いることができる。本実施例においては、ドーパント拡散の起こりにくいＭｇ（マグネシウム）をｐ型ドーパントとして用いた。 Further, biscyclopentadienyl magnesium (Cp 2 Mg), dimethyl zinc (DMZn), or diethyl zinc (DEZn) can be used as an additive material for the p-type semiconductor layer. In this example, Mg (magnesium), which hardly causes dopant diffusion, was used as a p-type dopant.
なお、前述の通り、製造される半導体素子の発光色は赤色なので、本実施例の半導体積層体１４の活性層５から生ずる光の波長が発光ピーク波長においておよそ６３０ｎｍの赤色となるように半導体積層体１４を設計している。
Note that, as described above, since the emission color of the manufactured semiconductor element is red, the wavelength of light generated from the
なお、橙色の発光波長は６１０ｎｍ、黄色の発光波長は５９５ｎｍである。本実施形態においては、赤色の発光波長よりも短波長であってもよい。 The orange emission wavelength is 610 nm, and the yellow emission wavelength is 595 nm. In the present embodiment, the wavelength may be shorter than the red emission wavelength.
次に、図７に示すように、この半導体発光素子１に用いられるエピタキシャルウェハをＭＯＣＶＤ装置から搬出した後、ｐ型コンタクト層７の表面に誘電体層１５としてＳｉ０２膜をプラズマＣＶＤ装置により約３４０ｎｍほど成膜した。なお、Ｓｉ０２の代わりにＳｉＮなどを用いてもよい。
Next, as shown in FIG. 7, approximately by this after the epitaxial wafer used for semiconductor light-emitting
誘電体層１５の成膜後、図８に示すように、誘電体層１５に貫通孔を形成し、その貫通孔の内部に界面電極８を形成した。誘電体層１５の貫通孔は、レジスト塗布装置やマスクアライナなどの一般的なフォトリソグラフィに関する装置や技術を駆使するとともに、純水で希釈したフッ酸エッチング液を用いることにより、形成された。また、界面電極８については真空蒸着法により複数個形成した。
After the formation of the
複数個の界面電極８については、ＡｕＢｅ合金（金・ベリリウム合金、Ａｕ：９９ｗｔ％／Ｂｅ：１ｗｔ％）を用いて、半導体積層体１４の一方の表面側（ＧａＰコンタクト層と接する側）に円環状に形成した。また、界面電極８の厚さは３４０ｎｍに設定した。これら円環状の界面電極８は、積層方向から見た平面視において、平面視ドット状に形成された複数の分配電極１２の周囲を囲むように位置し、円環状の界面電極８と平面視ドット状の分配電極１２との距離は、概ね一定の距離間隔に保たれている。この場合の界面電極８の線幅は２μｍに設計されている。
For the plurality of
なお、この界面電極８は、前述したとおり、この後に形成される分配電極１２及び表面電極１７と積層方向において重ならない位置、すなわち、図１において分配電極１２及び表面電極１７の直下以外の領域に配置されるように設計されている。
As described above, the
次に、図９に示すように、誘電体層１５および界面電極８が形成されたエピタキシャルウェハの表面に厚さ４００ｎｍのＡｕ（金）層をスパッタ法により形成することにより、導電反射層９を得た。Ａｕは、半導体積層体１４の活性層５から放射される赤色や赤外光に対して、優れた反射率を有することから、反射層の材料として好ましい。もちろん、Ａｕ以外の金属や合金を選択することも可能である。
Next, as shown in FIG. 9, by forming a 400 nm thick Au (gold) layer on the surface of the epitaxial wafer on which the
同様に、図９に示すように、導電反射層９の表面に厚さ１００ｎｍのＴｉ（チタン）層を第２の合金化バリア層１６として形成し、さらにその厚さ５００ｎｍのＡｕ層を第２の金属接合層１１ａとして形成した。
Similarly, as shown in FIG. 9, a Ti (titanium) layer having a thickness of 100 nm is formed as a second
一方、図１０に示すように、支持基板１０として用意した導電性ｐ型Ｓｉ基板の表面に第１の合金化防止バリア層として厚さ３００ｎｍのＴｉ層を形成し、さらにその第１の合金化防止バリア層の表面に第１の金属接合層１１ｂとして厚さ５００ｎｍのＡｕ層を形成した。なお、第１の合金化防止バリア層はオーミックコンタクト金属を兼ねている。また、このときのＳｉ支持基板１０の面方位に関しては特に不問であり、後に完成する半導体発光素子１の特性を左右するものではない。
On the other hand, as shown in FIG. 10, a Ti layer having a thickness of 300 nm is formed as the first alloying prevention barrier layer on the surface of the conductive p-type Si substrate prepared as the
ここで、Ｓｉ支持基板１０は、以下に示す２つの理由により、抵抗率は０．０１０Ω・ｃｍ以下のものを使用するのが好ましく、さらに好ましくは基板の抵抗率０．００５０Ω・ｃｍ以下であることが好ましい。
Here, it is preferable to use a
支持基板１０に低抵抗のＳｉを用いる第１の理由は、Ｓｉ支持基板１０に対する電極の良好なオーミック接触を得るためである。例えば０．０２０Ω・ｃｍ以上の比較的高い抵抗率を有するＳｉ支持基板１０に対してオーミック接触を得るには裏面電極１３などにＡｌ（アルミニウム）などを形成し、４００℃以上の温度で熱処理することが必要である。しかし、４００℃以上の高温に加熱しつつ、半導体発光素子１の特性に影響を与えないようにするのは、高効率、高信頼性な半導体発光素子１を作製する上で技術的に難しい。また、Ａｌは難削材であるため、半導体発光素子１のウェハの裏面電極１３に純Ａｌなどを形成した場合には素子化するダイシング工程において、裏面チッピングなどの欠けを抑制することが技術的に難しい。
The first reason for using low-resistance Si for the
支持基板１０に低抵抗のＳｉを用いる第２の理由は、半導体発光素子１に大きな電流を流して使用する際の動作電圧の低減のためである。基板張替え型の半導体発光素子１においては、支持基板１０の熱伝導率を元の出発基板よりも高いものを選択し、大電流駆動を可能とする目的がある。そのため、半導体発光素子１の定格電流は、約３００μｍ角のもので７０ｍＡ、約８００μｍ角のもので３５０ｍＡ、約１０００μｍ角のもので７００ｍＡなどと、従来のＧａＡｓを基板とした半導体発光素子１に比べ、圧倒的に大きな電流を流す用途が多くある。そのため、基板の持つ直列抵抗によって発生する電圧も要因的に大きなものとなり、抵抗率の差が数百ｍＶの差を分けることになる。
The second reason for using low-resistance Si for the
したがって、本実施例のように表面電極１７及び裏面電極１３から構成される上下電極構造を採用する場合、支持基板１０の抵抗率は極力低い方が好ましい。上面二電極構造を採用する場合には、支持基板１０に電流が流れることはない。この場合、支持基板１０の抵抗は高くてもよい。また、半導体発光素子１の実装にもよっては、支持基板１０の抵抗は高い方が好ましい。
Therefore, when the upper and lower electrode structure composed of the
もちろん、支持基板１０の材料として、ＧｅやＧａＰを選択することもできる。Ｓｉを選択した理由は、上記の他、廉価で熱伝導性に優れているからである。
Of course, Ge or GaP can be selected as the material of the
次に、図１１に示すように、図９に示したエピタキシャルウェハの第２の金属接合層１１ａと図１０に示した支持基板１０側の積層体の第１の金属接合層１１ｂをそれぞれＡｕ層面が接合するように重ね合わせ、熱圧着法によって貼合せた。
Next, as shown in FIG. 11, the second
貼合せ条件は、圧力０．０１Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３２２Ｐａ）雰囲気においてウェハに圧力を１５ｋｇｆ／ｃｍ２負荷した状態で、温度３５０℃に加熱し、更にその状態で３０分間加熱保持することによって貼合せたウェハを得た。 The bonding conditions were as follows: in a pressure 0.01 Torr (1 Torr = 133.322 Pa) atmosphere, the wafer was heated to 350 ° C. under a pressure of 15 kgf / cm 2 and further heated and held in that state for 30 minutes. A combined wafer was obtained.
次に、図１３に示すように、Ｓｉ支持基板１０に貼合せたエピタキシャルウェハの基板材であるＧａＡｓを、アンモニア水と過酸化水素水との混合エッチャントを用いてウェットエッチングにより除去し、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐエッチングストップ層２を露出させた。そして、この露出したエッチングストップ層２を塩酸のウェットエッチングにて除去し、ｎ型コンタクト層３を露出させた。
Next, as shown in FIG. 13, GaAs which is the substrate material of the epitaxial wafer bonded to the
次に、図１４に示すように、露出したｎ型コンタクト層３の表面にレジスト塗布装置やマスクアライナ、現像装置などを用いてパターニングを行った後、真空蒸着装置により電極構造を蒸着することにより、分配電極１２を形成した。分配電極１２の構造は、ＡｕＧｅ（金・ゲルマニウム合金）、Ｎｉ（ニッケル）、Ａｕ（金）を、それぞれ５０ｎｍ、１０ｎｍ、５０ｎｍの膜厚で順次形成した。なお、分配電極１２の形状は前述のとおりである。
Next, as shown in FIG. 14, after patterning the exposed surface of the n-
分配電極１２の形成後、図１４に示すように、分配電極１２をマスク材として分配電極１２の下方以外に位置するｎ型コンタクト層３を硫酸、過酸化水素水及び水の混合エッチャントを用いてウェットエッチングにて除去する。この選択性エッチングによって、ｎ型クラッド層４を露出させた。
After the formation of the
ｎ型クラッド層４を露出させた後、図１４に示すように、フォトリソグラフィ技術を用いて、ｎ型クラッド層４の表面に粗面加工部２２のパターニングを行うためのマスクを形成した。粗面加工部２２の形状は正方格子状に周期的に配列された直径１μｍ程度の複数の丸穴からなり、それらのピッチを２μｍに設定した。ただし、ｎ型クラッド層４の領域であって積層方向において表面電極１７と重なる領域にはこの粗面加工部２２を形成しない。
After the n-
上記のマスク形成後、図１４に示すように、半導体発光素子１のウェハを純水で希釈した塩酸に浸し、半導体積層体１４の最上層であるｎ型クラッド層４の粗面化エッチングをおこなった。このときのエッチング時間はおよそ３０秒程度であり、エッチング深さは最も深い所で約１μｍとなっている。この粗面化エッチングにより、半導体積層体１４の一方の表面において乱反射を起こす粗面加工部２２が形成される。上記エッチング後、マスクとして用いたフォトレジスト膜を有機洗浄にて除去した。
After the above mask formation, as shown in FIG. 14, the wafer of the semiconductor
次に、図１５に示すように、ｎ型クラッド層４を露出させたウェハの表面にスパッタ装置を用いてＩＴＯ膜の透明導電膜２１を形成した。ＩＴＯのスパッタリングターゲットについては、Ｓｎ濃度が５ｗｔ％のものを使用した。
Next, as shown in FIG. 15, a transparent
上記スパッタ装置としてはＲＦマグネトロンスパッタ装置が好ましい。このときのスパッタ条件は、投入電力５０Ｗ、酸素ガス導入なし、チャンパー圧力０．５Ｐａ、成膜時間３０分である。 As the sputtering apparatus, an RF magnetron sputtering apparatus is preferable. The sputtering conditions at this time are an input power of 50 W, no introduction of oxygen gas, a champ pressure of 0.5 Pa, and a film formation time of 30 minutes.
なお、透明導電膜２１となるＩＴＯ膜の厚さについて、分光エリプソメトリを用いてＩＴＯ膜と同じバッチに同時投入したＳｉダミー基板サンプルを評価した結果、ＩＴＯ膜の膜厚は８０ｎｍ、屈折率１．９８であった。また、ＩＴＯ膜の抵抗率をパウ法にて評価した結果、その抵抗率は４．５×１０−４Ω・ｃｍであった。さらに、反射率測定装置を用いてＩＴＯ膜単体の透過率を評価したところ、図１８に示すように、可視光６３０ｎｍの波長において、９７．３％の良好な透過率を有することが確認できた。
In addition, about the thickness of the ITO film | membrane used as the transparent
次に、図１６に示すように、半導体発光素子１のエピダキシ層の部分だけをウェハ状態で意図的に素子分離するため、レジストマスク２０をフォトリソグラフィにより形成した。レジストマスク２０は、設計上の素子の中心位置と、２８０μｍ角形状のレジストマスク２０の中心位置が一致するように形成されている。
Next, as shown in FIG. 16, a resist
まず、透明導電膜２１をエッチングするため、図１７に示すように、レジストマスク２０形成後、市販のＩＴＯエッチング液（関東化学株式会社製ＩＴＯ−０７Ｎ）に浸し、ｎ型クラッド層４が露出するまで透明導電膜２１をエッチングした。
First, in order to etch the transparent
次に、図１７に示すように、半導体エピタキシ層であるｎ型クラッド層４、活性層５、ｐ型クラッド層６をエッチングするため、レジストマスク２０を保持したまま、純水で希釈した塩酸に浸し、ＡｌＧａｌｎＰ系半導体で形成されている上記の３層を除去した。このとき、ｐ型コンタクト層７は塩酸などの比較的容易に入手し得る酸または混酸でエッチングすることが容易では無いため、ＧａＰ層はエッチングせずにレジストマスク２０をアッシングによって除去した。
Next, as shown in FIG. 17, in order to etch the n-
次に、図１７に示すように、支持基板１０の他方の表面の全面に裏面電極１３を同じく真空蒸着法によって形成した。裏面電極１３は、Ｔｉ及びＡｕをそれぞれ１０ｎｍ及び３００ｎｍの膜厚で順次形成し、その後、電極の合金化処理であるアロイ工程を、上下独立ヒータを備えたアロイ装置でおこなった。アロイ条件については、窒素ガス雰囲気中において、加熱温度は４００℃まで加熱、熱処理時間は５分間である。
Next, as shown in FIG. 17, a
その後、図１に示すように、フォトリソグラフィ技術及び真空蒸着技術を用いてパターニングを行うことにより、直径１００μｍの円形状の表面電極１７を形成した。表面電極１７の構造は、透明導電膜２１の表面側から順に、反射用電極層１７ａとしてのＡｌ（アルミニウム）層、合金化バリア金属１７ｃとしてのＴｉ（チタン）層、接続用電極層１７ｂとしてのＡｕ（金）層となっている。また、反射用電極層１７ａ、合金化バリア金属１７ｃ及び接続用電極層１７ｂの膜厚は、それぞれ、５００ｎｍ、４００ｎｍ、１０００ｎｍとなっている。
Then, as shown in FIG. 1, the
なお、前述した通り、図２に示すように、円形状の表面電極１７、円環状の界面電極８及び平面視ドット状の分配電極１２は、半導体発光素子１の光取出面である一方の表面から積層方向において互いに重ならないように配置されている。
As described above, as shown in FIG. 2, the
また、この後にワイヤボンディング工程を行うため、表面電極１７の形成後にアロイ処理を行わず、半導体発光素子１ができあがるまでノンアロイ状態としておく。
Further, since a wire bonding process is performed thereafter, the alloy process is not performed after the
上記工程を経て半導体発光素子１のウェハの形成が終了後、表面電極１７が各々の半導体発光素子１の略中央に配置されるようにダイシング装置を用いてチップ化をおこなう。半導体発光素子１のチップサイズは、表面電極１７などを形成する際に使用するフォトリソグラフィ用のフォトマスクにおけるマスクピッチに依存しており、本実施例で作製した半導体発光素子１のチップピッチは３３０μｍとなっている。
After the formation of the wafer of the semiconductor
最後に、ダイシング工程によって加工された半導体発光素子１のチップをＴＯ−１８ステムと呼ばれるリードフレームにＡｇエポキシ樹脂を用いて実装し、さらに形成した表面電極１７とステムのリードにワイヤボンディングをおこない、半導体発光素子１が発光可能な状態とした。
Finally, the chip of the semiconductor
次に、本実施例の半導体発光素子１の製造方法により製造された半導体発光素子１の評価を行う。
Next, the semiconductor
上記製造方法により得た本実施例の半導体発光素子１について、２０ｍＡ駆動時の半導体発光素子１の特性を評価したところ、発光出力が１１．１ｍＷ、動作電圧は１．９５Ｖであり、得られた光出力／投入電力で規定した発光効率は２８．５％であった。以下の比較例においても述べるが、本実施例１の半導体発光素子１の発光効率は高いことが明らかとなった。
When the characteristics of the semiconductor
（比較例１）
次に、図１９及び図２０を用いて、比較例１を説明する。
(Comparative Example 1)
Next, Comparative Example 1 will be described with reference to FIGS. 19 and 20.
比較例１と実施例１との相違点は、比較例１の半導体発光素子１に分配電極１２および透明導電膜２１がなく、電極パターンが異なる点にある。
The difference between the comparative example 1 and the example 1 is that the semiconductor
比較例１の半導体発光素子１においては、界面電極８は櫛形状に形成されている。この櫛形状の界面電極８とオーミック表面電極２３との距離は、概ね一定の距離間隔に保たれている。このときの櫛形状の界面電極８の線幅は、実施例１の界面電極８の線幅と同様、２μｍに設計した。
In the semiconductor
また、表オーミック表面電極２３の形状は、櫛形状の界面電極８と相対する形状となっている。具体的には、中央に直径１００μｍの円を形成し、その円から細線が四方に伸び、さらにその細線から枝分かれして細線が伸びることにより、半導体発光素子１の平面内に電流が均一に注入されるような形状になっている。オーミック表面電極２３において、中央の円から横方向に延伸した細線の太さは１５μｍ、素子の縦方向に延伸している４本の細線の太さがそれぞれ１０μｍとなっている。
Further, the shape of the front
また、比較例１のオーミック表面電極２３は、実施例１の分配電極１２と同じように、半導体積層体１４とオーミック接触させている。このため、比較例１のオーミック表面電極２３の電極構造については、半導体積層体１４の表面側からＡｕＧｅ、Ｎｉ、Ａｕを、それぞれ５０ｎｍ、１０ｎｍ、５００ｎｍの膜厚で順次形成した。
Further, the
さらに、このオーミック表面電極２３及び界面電極８は、積層方向においてで互いに重ならないように配置されている。
Further, the
そして、ワイヤボンディング用電極は、オーミック表面電極２３の円部に重なるように配置されている。
The wire bonding electrode is arranged so as to overlap the circular portion of the
なお、実施例１及び比較例１の製造方法については、上述したように、電極パターン以外はほぼ同じである。 In addition, about the manufacturing method of Example 1 and Comparative Example 1, as mentioned above, except an electrode pattern, it is substantially the same.
このような構成で作製された比較例１の半導体発光素子１の素子特性については、発光出力が７．９ｍＷ、動作電圧が１．９６Ｖであり、実施例１の半導体発光素子１と比較して、特に発光出力が約２ｍＷも低い結果となった。また、得られた光出力／投入電力で規定した発光効率は２０．２％と、実施例１の半導体発光素子１に比べて発光効率が６％も低下している。これは、半導体発光素子１の発光面積に対し、光を透過できない表面電極１７の面積が多くなったことによって、活性層５から出射した光が表面電極１７に吸収されてしまうというロスが増えたことが原因であると考えられる。
Regarding the device characteristics of the semiconductor
（比較例２）
次に、図２１及び図２２を用いて、比較例２を説明する。
(Comparative Example 2)
Next, Comparative Example 2 will be described with reference to FIGS. 21 and 22.
比較例２の半導体発光素子１は、比較例１の形態の半導体発光素子１に対して、実施例１のように面積が小さい表面電極１７を付加したものである。
The semiconductor
比較例２の界面電極８は、単一の円環状形状に形成されている。この円環状の界面電極８と表面電極１７との距離は概ね一定の距離間隔に保たれている。このときの界面電極８の線幅は２μｍに設定されている。
The
比較例２の表面電極１７は、直径１００μｍの円形状に形成されている。比較例２の表面電極１７の形状は、実施例１の表面電極１７の形状と同じである。なお、比較例１と同様、比較例２の表面電極１７及び界面電極８は、積層方向において互いに重ならないように配置されている。
The
比較例２の表面電極１７と半導体積層体１４のｎ型コンタクト層３との間には、実施例１に用いた分配電極１２ではなく、表面電極１７と同形状のオーミック表面電極２３が用いられている。また、ワイヤボンディング用電極は、前述の表面電極１７と重なるように配置されている。
Between the
なお、比較例２の表面電極１７は、比較例１と同様、半導体積層体１４とオーミック接触するようになっている。
In addition, the
上述以外の構成及び製造方法については、比較例１と同様である。 The configuration and manufacturing method other than those described above are the same as those in Comparative Example 1.
このような構成で作製された比較例２の半導体発光素子１の特性については、発光出力が８．３ｍＷ、動作電圧が２．６５Ｖであった。これは、実施例１の半導体発光素子１と比較して、発光出力が約２ｍＷほど低く、動作電圧が６００ｍＶ以上も高い結果となった。また、これについては、比較例１の半導体発光素子１と比較して、発光出力が約０．４ｍＷほど高く、動作電圧が約６００ｍＶほど高い結果となった。
Regarding the characteristics of the semiconductor
また、得られた光出力／投入電力で規定した比較例２の発光効率は１５．５％であり、実施例１に比べて約１０％も低下し、比較例１と比べても４．７％も低下している。 Further, the luminous efficiency of Comparative Example 2 defined by the obtained light output / input power is 15.5%, which is about 10% lower than that of Example 1, and 4.7% compared with Comparative Example 1. % Has also declined.
上記結果の原因は次のように推測する。比較例１に対して比較例２の光出力が高くなった原因は、表面電極１７による光を遮蔽する効果がやや低くなったことと考えられるが、それほど高くはなっていない。
The cause of the above result is presumed as follows. The reason why the light output of Comparative Example 2 is higher than that of Comparative Example 1 is considered to be that the effect of shielding light by the
また、動作電圧が高くなった原因は、実施例１や比較例１と比較し、素子の発光面の一部にしか電流が注入されないため、発光面積あたりの電流密度が増大し、電流印加による抵抗成分が高くなった結果、このような動作電圧の上昇になったと考えられる。 Also, the reason why the operating voltage is increased is that current is injected only to a part of the light emitting surface of the element as compared with Example 1 and Comparative Example 1, so that the current density per light emitting area increases and the current is applied. It is considered that the operating voltage has increased as a result of the increase in the resistance component.
さらに、上記の動作電圧の上昇によって比較例２の半導体発光素子１の温度が高くなり、その発光出力があまり高くならないという結果になったと考えられる。
Furthermore, it is considered that the increase in the operating voltage raised the temperature of the semiconductor
つまり、比較例２の結果から、半導体発光素子１の発光効率（投入電力に対する発光量）を高めるためには、半導体発光素子１の表面に均一に電流注入を行い、半導体発光素子１の動作電圧を低減させることが好ましい。
That is, from the result of Comparative Example 2, in order to increase the light emission efficiency of the semiconductor light emitting device 1 (the amount of light emitted with respect to the input power), current is uniformly injected into the surface of the semiconductor
（比較例３）
次に、比較例３を説明する。
(Comparative Example 3)
Next, Comparative Example 3 will be described.
実施例１と比較例３との相違点は、表面電極１７の積層構造及び使用材料である。比較例３の表面電極１７の構造は、従来の表面電極の構造と同様になっている。つまり、比較例３の表面電極１７の構造は、透明導電膜２１の表面側からＴｉ層及びＡｕ層の積層順となっており、それぞれの膜厚は３０ｎｍ及び１０００ｎｍとなっている。
The difference between Example 1 and Comparative Example 3 is the laminated structure of the
比較例３の半導体発光素子１について、２０ｍＡ駆動時の半導体発光素子１の特性を評価したところ、発光出力が１０．２ｍＷ、動作電圧は１．９５Ｖであり、得られた光出力／投入電力で規定した発光効率は２６．２％であった。これより、実施例１の表面電極１を採用することにより、実施例１の半導体発光素子１の特性（発光出力：１１．１ｍＷ、動作電圧：１．９５Ｖ、発光効率：２８．５％）が向上したことが明らかとなった。
Regarding the semiconductor
（本実施例の作用、効果）
次に、本実施例の半導体発光素子１の作用を説明する。
(Operation and effect of this embodiment)
Next, the operation of the semiconductor
本実施例の半導体発光素子１においては、表面電極１７が、透明導電膜２１の表面から順に積層された反射用電極層１４ａ及び接続用電極層１４ｂを少なくとも有している。そのため、半導体積層体１４から照射された光に対して高い反射性を示すとともに、表面電極１７に接続される外部配線に対して容易かつ確実に電気的接続を行うことができる。
In the semiconductor
また、本実施例の半導体発光素子１においては、表面電極１７、複数の界面電極８及び複数の分配電極１２が積層方向において互いに重ならないように配置されていることが好ましい。これにより、半導体発光素子１の一方の表面及び他方の表面に電流が均一に注入されるので、半導体発光素子１の動作電圧が低減し、半導体発光素子１の温度上昇を抑制することができる。その結果、半導体発光素子１の発光出力を高めることができる。
Further, in the semiconductor
また、本実施例の半導体発光素子１においては、透明導電膜２１が分配電極１２に対してオーミック接触するように形成されていることが好ましい。また、その透明導電膜２１は、半導体積層体１４の一方の表面に対してショットキー接触するように形成されていることが好ましい。これにより、当面導電膜から流入する電流が、複数の分配電極１２から流入しやすく、また、半導体積層体１４の一方の表面に流入しにくい状態になるため、半導体発光素子１の表面に均一に電流を注入することができる。
Further, in the semiconductor
また、本実施例の半導体発光素子１において、分配電極１２が金属製、特に、Ａｕ、Ｎｉ、Ｇｅ、Ｓｉ、Ｐｄのなかから任意に選択された金属若しくはそれらのいずれかを主成分とする合金を１又は２種以上用いて形成されていることが好ましい。これにより、分配電極１２と透明導電膜２１と間及び分配電極１２と半導体積層体１４のｎ型コンタクト層３との間のオーミック接触を容易にする。
Further, in the semiconductor
また、本実施例の半導体発光素子１において、界面電極８は、複数形成されているとともに、積層方向から見た平面視において分配電極１２から一定間隔をもって配置されていることが好ましい。また、分配電極１２及び界面電極８は、半導体積層体１４の一方の表面又は他方の表面において、均一に分布していることが好ましい。これにより、半導体発光素子１の表面に均一に電流を注入することが容易となり、半導体発光素子１の発光出力や発光効率を向上させることができる。
Further, in the semiconductor
また、本実施例の半導体発光素子１において、半導体積層体１４の一方の表面層はｎ型半導体層であり、その他方の表面層はｐ型半導体層であることが好ましい。ｎ型半導体層は、一般的にドーピング濃度に限界があり、透明導電膜２１と電気的にオーミック接触又はトンネル接合させることが困難である。つまり、本実施例においては、半導体積層体１４と透明導電膜２１とのオーミック接触を困難にし、ショットキー接触効果を得ることが容易になる。
In the semiconductor
また、本実施例の半導体発光素子１において、半導体積層体１４の一方の表面にはおいて凹状若しくは凸状に形成された粗面加工部２２が形成されていることが好ましい。図３及び図４に示すように、半導体発光素子１の光取出面が粗面化されている場合（各図の「乱反射あり」）と、そうでない場合（各図の「平滑面」）とを比較すると明らかなように、粗面加工部２２が形成されていると反射率が向上し、半導体発光素子１の発光出力や発光効率を向上させることができる。
Further, in the semiconductor
また、本実施例の半導体発光素子１において、半導体積層体１４の粗面加工部２２は、積層方向において分配電極１２及び表面電極１７の両電極のいずれにも重ならない領域に形成されていることが好ましい。
また、本実施例の半導体発光素子１において、支持基板１０は、Ｓｉを用いて形成されていることが好ましい。これにより、裏面電極１３との良好なオーミック接触性、良好な切削性及び熱伝導性に優れた支持基板１０を廉価で作成することができる。
Further, in the semiconductor
Further, in the semiconductor
また、本実施例の半導体発光素子１において、誘電体層１５はＳｉＯ２を用いて形成されていることが好ましい。これにより、誘電体層１５の屈折率を低く設定することができる。また、製造面においてもＳｉＮなどの材料に比較し、成膜容易性及び成膜速度並びにエッチング容易性及びパターニング精度を向上させることができるし、吸収損失も極めて低く設定することができる。その結果、高出力の半導体発光素子１を容易に得ることができる。
Further, in the semiconductor
また、本実施例の半導体発光素子１において、導電反射層９は、Ａｕ若しくはＡｕを主成分とする合金であることが好ましい。これにより、半導体積層体１４の活性層５から放射される赤色や赤外光に対して優れた反射率を有する導電反射層９を得ることができるので、半導体発光素子１を高出力化することができる。
In the semiconductor
そして、本実施例の半導体発光素子１において、表面電極１７に電気的に接続しており、かつ、透明導電膜２１の表面に張り巡らせた補助電極が備わることが好ましい。これにより、半導体発光素子１の大型化に伴い、表面電極１７だけでは分配電極１２に電流を均一に供給できなくなる可能性が生じる場合であっても、補助電極を利用して分配電極１２に電流を均一に供給することができる。その結果、半導体発光素子１が大型化しても、表面電極１７を小型化することができるので、半導体発光素子１を高出力化することができる。
In the semiconductor
次に、実施例２を説明する。本実施例２においては、実施例１から表面電極１４の材料、構造及び膜厚のみを変更した場合について示す。
Next, Example 2 will be described. In the present Example 2, it shows about the case where only the material, structure, and film thickness of the
まず、実施例２において、２０ｍＡ駆動時における半導体発光素子１の特性を表１に示す。
表１に示す結果から、いずれの構造においても高効率の半導体発光素子１を得られた。
From the results shown in Table 1, a highly efficient semiconductor
本実施例の半導体発光素子１のチップはいずれも６３０ｎｍ帯域の赤色を照射する。この波長帯域においては、表２及び図２３に示すように、Ａｌ、Ｃｕ、Ａｇ、Ａｕのいずれも高い反射率を発揮する。これに対し、Ｔｉ、Ｐｔ、Ｃｒなどの金属材料の反射率は低く、反射用電極層１７ａとして好適でない。
All the chips of the semiconductor
また、Ｃｕ、Ａｇ、Ａｕなどの反射用電極層１７ａの使用材料は、透明導電膜２１に用いられるＩＴＯとの密着性が乏しいことから、図１及び表１に示すように、それらの間に密着用電極層１７ｄを介在させることが好ましい。
In addition, since the material used for the
ただし、密着用電極層１７ｄの膜厚が厚くなると、密着用電極層１７ｄによる反射が支配的となることから、発光出力の向上が望めなくなってしまう。このことから、密着用電極層１７ｄの膜厚は約２０ｎｍ以下であることが好ましい。その一方、密着用電極層１７ｄの膜厚をあまりにも薄く形成すると、密着層としての機能が果たせないことから、密着用電極層１７ｄの膜厚は、約１ｎｍ〜２０ｎｍであることが好ましく、２ｎｍ〜１０ｎｍであることがより好ましい。 However, when the film thickness of the contact electrode layer 17d is increased, the reflection by the contact electrode layer 17d becomes dominant, so that it is impossible to improve the light emission output. Therefore, the film thickness of the adhesion electrode layer 17d is preferably about 20 nm or less. On the other hand, if the adhesion electrode layer 17d is formed too thin, it cannot function as an adhesion layer. Therefore, the adhesion electrode layer 17d preferably has a thickness of about 1 nm to 20 nm. More preferably, it is 10 nm.
また、Ａｌ及びＡｕといった材料は、いずれも高反射率を有する材料であり、かつ、ワイヤボンディング用金属としても優れている。このため、Ａｌ層及びＡｕ層は、表１からも明らかな通り、反射用電極層１７ａ及び接続用電極層１７ｂとしての機能を発揮することができる。
Further, materials such as Al and Au are both materials having high reflectivity, and are excellent as metal for wire bonding. For this reason, as is clear from Table 1, the Al layer and the Au layer can exhibit the functions as the
また、Ｃｕ、Ａｇ及びＡｌはＡｕなどの金属と合金化するおそれがある。そのため、Ｃｕ層、Ａｇ層又はＡｌ層を反射用電極層１７ａ又は接続用電極層１７ｂとして用いる場合、図１に示すように、反射用電極層１７ａと接続用電極層１７ｂとの間に合金化バリア用電極層１７ｃを介在させることが好ましい。合金化バリア用電極層１７ｃとしては、真空蒸着法などによる形成容易性及び高いバリア効果の観点から、Ｔｉ層やＰｔ層が好ましい。表１の通り、Ｔｉ層やＰｔ層を用いた合金化バリア用電極層１７ｃは、いずれにおいても、高い発光効率を得ることができることが確認された。また、Ｐｔ及びＴｉの積層体を合金化バリア用電極層１７ｃとして使用することも可能である。
Further, Cu, Ag, and Al may be alloyed with a metal such as Au. Therefore, when a Cu layer, an Ag layer, or an Al layer is used as the reflecting
表１及び上記より、密着用電極層１７ｄ、反射用電極層１７ａ、合金化バリア用電極層１７ｃ及び接続用電極層１７ｂとしてＡｌ層、Ｔｉ層、Ｐｔ層及びＡｕ層と順次積層させた４層構造の表面電極１７を用いた半導体発光素子１は、優れた特性を有することが確認できた。
From Table 1 and the above, the adhesion electrode layer 17d, the
次に、実施例３を説明する。実施例３においては、発光波長が８５０ｎｍの赤外半導体発光素子１を作製した例について示す。
Next, Example 3 will be described. In Example 3, an example in which an infrared semiconductor
実施例１との相違点は、半導体積層体１４の構成材料が異なる点にある。また、共通点は、表面電極１７、分配電極１２及び界面電極８の電極パターンの他、半導体積層体１４の構成材料以外の事項である。以下にその相違点の詳細について示す。
The difference from Example 1 is that the constituent material of the
実施例１においては、図６に示すように、製造用基板１００上に、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐエッチングストップ層２、ｎ型ＧａＡｓコンタクト層３、ｎ型クラッド層４、アンドープ（Ａｌ０．１Ｇａ０．９）０．５Ｉｎ０．５Ｐとアンドープ（Ａｌ０．６Ｇａ０．９）０．５Ｉｎ０．５Ｐとのペアによる多重量子井戸構造の活性層５、ｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐクラッド層６、ｐ型ＧａＰコンタクト層７を順次成長させた半導体発光素子１構造とした。
In Example 1, as shown in FIG. 6, an n-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 P
本実施例３においては、製造用基板１００上に、ｎ型Ｇａ０．５Ｉｎ０．５Ｐエッチングストップ層２、ｎ型コンタクト層３、ｎ型Ａｌ０．４Ｇａ０．６Ａｓクラッド層、アンドープＡｌ０．２Ｇａ０．８ＡｓとアンドープＧａＡｓとのペアによる多重量子井戸構造活性層５、ｐ型Ａｌ０．４Ｇａ０．６Ａｓクラッド層、ｐ型Ａｌ０．１５Ｇａ０．８５Ａｓコンタクト層を順次成長させた半導体発光素子１構造とした。
In Example 3, an n-type Ga 0.5 In 0.5 P
なお、各ｎ型半導体層、ｐ型半導体層のドーパントは上記実施例１と同じである。 In addition, the dopant of each n-type semiconductor layer and p-type semiconductor layer is the same as in the first embodiment.
このような半導体積層体１４を用いた半導体発光素子１においては、実施例１と比べ半導体材料がＶ族にＰ（リン）を用いたものから、Ｖ族にＡｓ（ヒ素）を用いたものに変わっている。このことから、本実施例３においては、上記実施例１に記載した粗面化エッチングの溶液としては、過酸化水素水と臭素と純水の混酸を用いている。また、素子分離のエッチング液としては、３００℃前後に冷却した硫酸と過酸化水素水と純水の混酸を用いた。
In the semiconductor
上述した事柄以外の部分は実施例１と同じ構造で半導体発光素子１を作製し、半導体発光素子１の２０ｍＡ駆動時の半導体発光素子１特性を評価したところ、本実施例３の半導体発光素子１は、発光出力１０．８ｍＷ、動作電圧１．４５Ｖであり、得られた光出力／投入電力で規定した発光効率は３７．２％であった。これは、上記の比較例１及び２と比較して、高発光効率の赤外半導体発光素子１を得ることができたといえる。
The semiconductor
上記結果より、実施例１と同様の表面電極１７、分配電極１２及び界面電極８の電極パターンが満たされていれば、赤色などの可視光または赤外光などを発光する半導体発光素子１において、発光波長に依存することなく、高効率の半導体発光素子１が得られることがわかる。
From the above results, in the semiconductor
次に、実施例４を説明する。本実施例４においては、図２４及び図２５に示すように、半導体発光素子１に通電するためのワイヤボンディング用電極を半導体積層体１４側に２つ備えた、いわゆる上面２電極型の半導体発光素子１について作製した例について示す。
Next, Example 4 will be described. In the fourth embodiment, as shown in FIGS. 24 and 25, a so-called top-surface two-electrode type semiconductor light emitting device provided with two wire bonding electrodes on the
本実施例と実施例１との相違点は、本実施例に裏面電極１３がなく、その代わりに、導電反射膜の一部に第２の表面電極２４を１個追加した点にある。第２の表面電極２４は、素子分離のアイソレーションエッチングと同様の方法により半導体積層体１４（例えばその隅部）を導電反射層９まで積層方向にエッチングして得た電極形成面に形成されている。
The difference between the present embodiment and the first embodiment is that the
次に、本実施例４に示す半導体発光素子１の電極パターンを図２５に示す。以下にその製造方法について、実施例１との相違点を抜粋して説明する。
Next, the electrode pattern of the semiconductor
本実施例４においては、透明導電膜２１形成後の素子分離工程において、形成するレジストマスク２０のパターンを第２の表面電極２４を形成する領域の部分もエッチングされるように設計されている。
In the fourth embodiment, in the element isolation step after the transparent
このようなレジストマスク２０を用いて実施例１と同様にＩＴＯ膜のエッチングおよび半導体積層体１４のエッチングをおこない、さらに、残余したＧａＰ層を臭素と過酸化水素水と純水との混酸を用いて除去した。
Etching of the ITO film and etching of the semiconductor laminated
さらに、このままでは第２の表面電極２４を形成する領域に誘電体層１５が残余するため、純水で希釈したフッ酸に浸して当該領域の誘電体層１５を除去し、導電反射層９を露出させた。
Further, since the
その後、裏面電極１３の形成はおこなわず、表面電極１７を形成する際のレジストマスク２０を、実施例１の表面電極１７である第１の表面電極１７とその対角に位置する第２の表面電極２４が形成されるようにパターニングし、第１の表面電極１７及び第２の表面電極２４を同時に形成した。したがって、第１の表面電極１７及び第２の表面電極２４は同じ電極構造を有している。第２の表面電極２４において、反射用電極層は、例えばＡｕ−Ｃｕの場合、合金化や拡散による反射率の低下が問題になるため、導電反射層９と同じ材料を用いるのが好ましい。
Thereafter, the
また、本実施例４においては、支持基板１０として高抵抗の半絶縁性Ｓｉ基板を使用した。より高抵抗が得られるという理由から、実施例１の低抵抗支持基板１０のＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法で作製したＳｉと異なり、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製した高抵抗のＳｉを用いている。このときのＳｉ基板の抵抗率は２．５×１０５Ω・ｃｍのＳｉ基板を用いた。
In Example 4, a high resistance semi-insulating Si substrate was used as the
以上のような構成で作製した半導体発光素子１に電圧を印加すると、電流は正極である第２の表面電極２４から導電反射層９を通じて界面電極８から半導体積層体１４へと流入し、分配電極１２と透明導電膜２１を介して、第１の表面電極１７へと流れる。
When a voltage is applied to the semiconductor
本実施例４に示した半導体発光素子１を、実施例１と同様に、半導体発光素子１の２０ｍＡ駆動時の特性を評価したところ、発光出力１０．７ｍＷ、動作電圧２．０３Ｖであり、得られた光出力／投入電力で規定した発光効率は２６．４％と、高発光効率の赤外半導体発光素子１を得ることができた。
When the characteristics of the semiconductor
上記結果より、実施例１と同様の表面電極１７、分配電極１２及び界面電極８の電極パターンが満たされていれば、半導体発光素子１の正極及び負極との関係について表面電極１７と裏面電極１３との関係や第１の表面電極１７及び第２の表面電極２４の関係といった違いがあっても、高効率の半導体発光素子１が得られることがわかる。
From the above results, if the same electrode patterns of the
なお、高抵抗の支持基板１０を用いた場合であっても実施例１と同様の結果を得ることができることは明白であり、また、本実施例４よりも低抵抗のＳｉ支持基板１０を用いたとしても、実施例１と同様の結果を得ることができることも明白である。
It is obvious that the same result as in Example 1 can be obtained even when the high-
ただし、支持基板１０の抵抗が低くなるにしたがい、電流経路的にＳｉ支持基板１０に流れる電流成分が増加し、例えば半導体発光素子１の定格電圧以下の低い電圧を印加した場合などにおいて、μＡオーダの微小電流がリーク電流として流れてしまうということがある。半導体発光素子１を扱うユニットメーカーなどにおいてはこのような漏れ電流が不都合な場合があるので、上面２電極型半導体発光素子１の場合、Ｓｉ支持基板１０の抵抗率は、少なくとも１×１０５Ω・ｃｍ以上の抵抗率を有していることが好ましい。
However, as the resistance of the
次に、実施例５を説明する。本実施例５においては、ｎ型コンタクト層３の材料を変えた場合の半導体発光素子１について示す。
Next, Example 5 will be described. In Example 5, the semiconductor
実施例１との相違点は、ｎ型コンタクト層３の材料をＡｌＧａＡｓとした点にある。また、本実施例においては、ＡｌＧａＡｓのＡｌ組成を０．１、０．２、０．３、０．４と変えて作製した。このとき、それぞれのＡｌＧａＡｓコンタクト層のキャリア濃度は実施例１に記載のｎ型コンタクト層３と同様に８×１０１７／ｃｍ３のキャリア濃度となるよう、適宜Ｈ２Ｓｅの流量設定を変えて作製した。
The difference from Example 1 is that the material of the n-
その他の製造方法や構造は上記実施例１と同じである。作製した半導体発光素子１の２０ｍＡ駆動時の半導体発光素子１特性を表２および図２６に示す。
ここで、表２に示す通り、Ａｌ組成０．４のｎ型ＡｌＧａＡｓコンタクト層を用いた場合の半導体発光素子１の動作電圧は２．２８Ｖとなっている。また、このときの発光効率は２３．７％と、ｎ型コンタクト層３を用いた実施例１の場合に比べて約５％低い値となっており、Ａｌ組成の増大によって半導体発光素子１の効率低下になることは明白である。
Here, as shown in Table 2, the operating voltage of the semiconductor
また、それ以上に半導体発光素子１の動作電圧が定格電流２０ｍＡにおいて２．２８Ｖと、本実施例で作製した素子サイズの一般的な半導体発光素子１の電圧仕様範囲である２．２Ｖ前後に対して高い値となっている。
Further, the operating voltage of the semiconductor
電圧は素子の電極構成などによって変化するものであるが、Ａｌ組成の増大にしたがって電圧が増加すること、及び、その増加と共に次第に上昇する電圧の値が大きくなっていることから顧みて、Ａｌ組成の増大によりオーミック接触が得にくくなっているという傾向が見て取れる。 Although the voltage varies depending on the electrode configuration of the element, etc., in view of the fact that the voltage increases as the Al composition increases, and the value of the voltage that gradually increases with the increase, increases the Al composition. It can be seen that it is difficult to obtain ohmic contact due to the increase in the thickness.
上記結果より、実施例１と同様の表面電極１７、分配電極１２及び界面電極８の電極パターンが満たされていれば、例えば半導体コンタクト層の材料が異なったとしても同様の効果が得られることが明らかである。そして、表２より、高出力、低動作電圧という高い発光効率を得るためには、好適にはコンタクト層の材料としてＡｌＸＧａ１−ＸＡｓ（ただし、０≦Ｘ≦０．３）の範囲で選択される材料が好まし。さらに、ＡｌＧａＡｓのコンタクト層を採用する場合、そのＡｌ組成は０．２程度に抑えることが好ましい。
From the above results, if the same electrode patterns of the
次に、実施例６を説明する。本実施例６においては、実施例１と異なり、半導体積層体１４の光取出面側（一方の表面）を粗面化しない構造とした例を示す。
Next, Example 6 will be described. In Example 6, unlike Example 1, an example in which the light extraction surface side (one surface) of the semiconductor stacked
実施例１との相違点は、ｎ型クラッド層４を露出させた後の粗面化エッチング工程を一切おこなっていない点のみであり、それ以外の点においては実施例１と同じ製造方法で半導体発光素子１を作製した。
The difference from Example 1 is only that the roughening etching process after exposing the n-
実施例６の半導体発光素子１を実施例１と同様に半導体発光素子１の２０ｍＡ駆動時の半導体発光素子１特性を評価したところ、発光出力５．６ｍＷ、動作電圧１．９４Ｖであり、得られた光出力／投入電力で規定した発光効率は１４．４％であった。
The semiconductor
このように、半導体積層体１４の粗面加工部２２による粗面化は、半導体発光素子１の発光出力を著しく向上させる効果があり、この加工の有無によって半導体発光素子１の特性は大幅に変化する。もちろん、粗面加工の加工方法によってはその出力向上率は様々であるが、無加工状態の平面状の光取出面の半導体発光素子１と比較すれば、粗面加工の重要性は明白であると考えられる。
As described above, the roughening by the roughened
つまり、半導体発光素子１の光取出面側（一方の表面）における半導体積層体１４の粗面加工が成されていることが好ましい。
That is, it is preferable that the roughened surface of the semiconductor stacked
次に、実施例７を示す。本実施例７においては、透明導電膜２１の材料を変えた場合について示す。上記実施例１においては、透明導電膜２１にＩＴＯを用いた例を示した。本実施例７においては、透明導電膜２１の材料に、Ｉｎ２０３（酸化インジウム）、ＺｎＯ（酸化亜鉛）、ＡＺＯ（アルミニウムドープ酸化亜鉛）又はＧＺＯ（ガリウムドープ酸化亜鉛）を用いた。上記の透明導電膜２１の製造方法は、いずれもＲＦマグネトロンスパッタを用いて成膜したものである。透明導電膜２１の膜厚はおよそ８０ｎｍを狙って成膜した。
Next, Example 7 is shown. In Example 7, a case where the material of the transparent
なお、透明導電膜２１の材料を変えたこと及びＺｎＯ系材料の素子分離工程時のエッチング液にリン酸、塩酸の混酸を用いたこと以外については、実施例１と同様である。
In addition, it is the same as that of Example 1 except having changed the material of the transparent
実施例７の半導体発光素子１の２０ｍＡ通電時の特性評価並びに透明導電膜２１における抵抗率及び透過率を表３に示す。
上記結果より、実施例１と同様の表面電極１７、分配電極１２及び界面電極８の電極パターンが満たされていれば、透明導電膜２１の材料の違いによる影響はほとんどないといえる。例えば、透明導電膜２１として、ＳｎＯ２、ＩＺＯを用いてもよい。
From the above results, it can be said that there is almost no influence due to the material difference of the transparent
次に、実施例８を説明する。本実施例８においては、実施例１の透明導電膜２１の厚みと抵抗率を変えた場合の半導体発光素子１について示す。
Next, Example 8 will be described. In the present Example 8, it shows about the semiconductor light-emitting
本実施例８においては、透明導電膜２１の抵抗率をおよそ８×１０−４Ω・ｃｍ、１×１０−３Ω・ｃｍ、５×１０−３Ω・ｃｍとし、さらに、ぞれぞれの抵抗率ついて透明導電膜２１の膜厚を３０ｎｍ、５０ｎｍ、１５０ｎｍとした。
In Example 8, the resistivity of the transparent
透明導電膜２１の抵抗率は、スパッタによる成膜時にチャンパー内に酸素ガスを添加及び調整を行うことにより変更された。具体的には、およそ５ｓｃｃｍ（ｓｃｃｍ：ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ。１ａｔｍ及び０℃若しくは２５℃のいずれか一定温度で規格化された気体の体積）の酸素ガス添加によって８×１０−４／ｃｍ３を狙い、およそ１０ｓｃｃｍの酸素ガス添加によって１×１０−３／ｃｍ３を狙い、およそ４０ｓｃｃｍの酸素ガス添加によって５×１０−３／ｃｍ３を狙うことにより成膜条件を設定した。
The resistivity of the transparent
また、透明導電膜２１の膜厚は、成膜時間を調整することによって変更された。具体的には、成膜時間を１１分にすることで膜厚３０ｎｍを狙い、また、成膜時間を１９分にすることで膜厚５０ｎｍを狙い、また、成膜時間を５６分にすることで膜厚１５０ｎｍを狙うことにより成膜条件を設定した。
Moreover, the film thickness of the transparent
なお、実施例１の透明導電膜２１の抵抗率４．５×１０−４Ω・ｃｍ、その膜厚８０ｎｍの条件についても、マトリクスのパラメータに加え、複数の半導体発光素子１を作製している。狙った抵抗率及び膜厚に対して多少の誤差は出ているが、およそ設計通りの値が得られた。
In addition to the matrix parameters, a plurality of semiconductor light-emitting
なお、これら以外の成膜条件は上記実施例１に記載の条件と同じである。 The film forming conditions other than these are the same as those described in Example 1 above.
実施例１と同様の定格電流２０ｍＡにおける半導体発光素子１の特性評価を行った結果を表４に示す。
また、透明導電膜２１の透過率は、半導体発光素子１の発光出力を左右する要因の一つとして重要である。半導体発光素子１の活性層５から光取出面側（一方の表面）に光が射出される際、光のほとんどは半導体積層体１４の一方の表面（光取出面）の全面に形成されている透明導電膜２１を通過して射出される。したがって、この透明導電膜２１の透過率が低ければ、半導体発光素子１の発光出力が低下することは明白である。
Further, the transmittance of the transparent
この影響は、透明導電膜２１の膜厚を１５０ｎｍにした場合の傾向に表れている。例えば、表４に示すように、透明導電膜２１の抵抗率を実施例１と同じ程度の４．３×１０−４Ω・ｃｍとし、その膜厚を１５０ｎｍとした半導体発光素子１は、実施例１（透明導電膜２１の抵抗率：４．５×１０−４Ω・ｃｍ、その膜厚：８０ｎｍ、発光出力：１１．１ｍＷ、動作電圧：１．９５Ｖ、発光効率：２８．５％）と比較して発光出力がわずかに低下していることがわかる。
This influence appears in the tendency when the film thickness of the transparent
なお、透明導電膜２１の厚みは常に８０ｎｍ前後が好ましいわけではなく、半導体発光素子１のサイズや定格電流に応じてその好適な値が変化する。例えば、半導体発光素子１のサイズが５００μｍ角、８００μｍ角、１０００μｍ角と大きくなった場合、さらにその定格電流が２００ｍＡ、３５０ｍＡ、７００ｍＡなど、通常の半導体発光素子１に印加する大きさの電流よりも大きな電流を流す場合、透明導電膜２１の膜厚を８０ｎｍに設定した半導体発光素子１の光取出面（一方の表面）側から均一な発光分布を得ることは困難である。そのような場合においては、透明導電膜２１の膜厚を適宜厚く設計し、製作することが好ましい。
Note that the thickness of the transparent
したがって、半導体発光素子１に設ける透明導電膜２１の抵抗率は、１×１０−３Ω・ｃｍ以下であることが好ましく、８×１０−４Ω・ｃｍ以下の抵抗率を有していることがより好ましい。現時点の技術力において１×１０−４Ω・ｃｍ、厚さ３０〜１５０ｎｍの透明導電膜２１を、透過率を９５％以上に高く維持したまま形成することは、技術的に困難である。
Therefore, the resistivity of the transparent
以上の結果から、透明導電膜２１の抵抗率が現時点で一般的に得られる最小抵抗率１×１０−４Ω・ｃｍ以上の場合、その膜厚は５０ｎｍ以上有することが十分な電流分散効果を得る上で好ましい。透明導電膜２１の素子サイズの大型化や、定格電流の大電流化が求められる半導体発光素子１においては１００ｎｍ以上の膜厚を有することがさらに好ましい。
From the above results, when the resistivity of the transparent
なお、仮に、抵抗率が１×１０−４Ω・ｃｍ以下の透明導電膜２１を形成した場合、半導体の抵抗率が小さいほどキャリア濃度は大きくなることから、その透明導電膜２１のキャリア濃度は１×１０２１／ｃｍ３以上有すると考えられる。その結果、透明導電膜２１と半導体積層体１４の一方の表面層とがオーミック接触又はトンネル接合するおそれがある。この場合、透明導電膜２１から半導体積層体１４に電流が直接注入されてしまうことから、半導体積層体１４の一方の表面において表面電極１７に近い領域に電流が流入してしまうので、その領域から集中的に発光されてしまい、高い発光出力を得ることができなくなってしまう。
If the transparent
したがって、本発明における半導体発光素子１の場合、透明導電膜２１と半導体積層体１４の光取出面側（一方の表面）は、直接電流が注入されないように、ショットキー接触等によりその間の接触抵抗を極力高くしておくことが好ましい。
Therefore, in the case of the semiconductor
また、透明導電膜２１と半導体積層体１４との間にオーミック接触又はトンネル接合を発生させ難くする手段として、半導体積層体１４の一方の表面層にバンドギャップエネルギが大きい材料を用いることが好ましい。それに対し、例えば、ＧａＡｓやＩｎＧａＡｓなどのナローバンドギャップ材料は半導体積層体１４の一方の表面層の材料としては好適ではない。
In addition, as a means for making it difficult to generate an ohmic contact or a tunnel junction between the transparent
仮に、発光波長が赤外域のナローバンドギャップ系の半導体発光素子１の場合、透明導電膜２１と半導体積層体１４との間に薄く低キャリア濃度の半導体層を一層追加するなど、透明導電膜２１から半導体積層体１４に電流が注入されることを極力抑制することが好ましい。
For example, in the case of the narrow band gap semiconductor
すなわち、本実施例によって、上記の種々の作用を生じるため、光の高出力化及び取出効率並びに低動作電圧化を向上させることができるという効果を奏する。 That is, according to the present embodiment, the above-described various effects are produced, so that it is possible to improve the light output, extraction efficiency, and operation voltage.
なお、本発明は、前述した実施例などに限定されるものではなく、必要に応じて種々の変更が可能である。 In addition, this invention is not limited to the Example mentioned above etc., A various change is possible as needed.
１…半導体発光素子、２…エッチングストップ層、３…ｎ型コンタクト層、４…ｎ型クラッド層、５…活性層、６…ｐ型クラッド層、７…ｐ型コンタクト層、８…界面電極、９…導電反射層、１０…支持基板、１１ａ…第２の金属接合層、１１ｂ…第１の金属接合層、１２…分配電極、１３…裏面電極、１４…半導体積層体、１５…誘電体層、１６…第２の合金化バリア層、１７…表面電極、１７ａ…反射用電極層、１７ｂ…接続用電極層、１７ｃ…合金化バリア用電極層、１７ｄ…密着用電極層、１８…第１の合金化バリア層、２０…レジストマスク、２１…透明導電膜、２２…粗面加工部、２３…オーミック表面電極、２４…第２の表面電極、１００…製造用基板
DESCRIPTION OF
Claims (13)
前記半導体積層体の前記他方の表面側に積層されている金属反射層と、
前記半導体積層体の前記一方の表面に形成されている透明導電膜と、
前記透明導電膜の表面に形成される反射用電極層及び外部配線に接続される接続用電極層を積層した積層電極構造に形成されている表面電極と、
前記半導体積層体の一方の表面に分布する複数の分配電極と、
前記導電反射層と前記半導体積層体との間に設けられた誘電体層の内部において前記導電反射層と前記半導体積層体とを電気的に接続し、かつ、前記積層方向において前記複数の分配電極と重ならないように形成されている界面電極と、
を備える半導体発光素子。 A semiconductor laminate that emits light from one surface and the other surface;
A metal reflective layer laminated on the other surface side of the semiconductor laminate;
A transparent conductive film formed on the one surface of the semiconductor laminate;
A surface electrode formed in a laminated electrode structure in which a reflective electrode layer formed on the surface of the transparent conductive film and a connection electrode layer connected to external wiring are laminated;
A plurality of distribution electrodes distributed on one surface of the semiconductor laminate;
The conductive reflective layer and the semiconductor stacked body are electrically connected within a dielectric layer provided between the conductive reflective layer and the semiconductor stacked body, and the plurality of distribution electrodes in the stacking direction An interface electrode formed so as not to overlap with
A semiconductor light emitting device comprising:
前記接続用電極層は、Ａｌ若しくはＡｕのどちらか１種の単層構造又はそれら２種を積層させた積層構造を有している請求項１から３のいずれか１項に記載の半導体発光素子。 The reflective electrode layer has a single layer structure of any one of Al, Cu, Ag, Au, or a laminated structure in which two or more of them are laminated,
4. The semiconductor light-emitting element according to claim 1, wherein the connection electrode layer has a single-layer structure of either one of Al and Au or a stacked structure in which two of them are stacked. 5. .
前記合金化バリア用電極層は、Ｔｉ、Ｐｔ、Ｎｉのいずれか１種の単層構造又はそれら２種以上を積層させた積層構造を有している請求項１から４のいずれか１項に記載の半導体発光素子。 The surface electrode has an electrode layer for alloying barrier between the electrode layer for reflection and the electrode layer for connection,
5. The alloying barrier electrode layer according to claim 1, wherein the alloying barrier electrode layer has a single-layer structure of any one of Ti, Pt, and Ni or a stacked structure in which two or more of them are stacked. The semiconductor light emitting element as described.
前記透明導電膜は、金属酸化物からなる請求項１から５のいずれか１項に記載の半導体発光素子。 The surface electrode has an adhesion electrode layer between the reflective electrode layer and the transparent conductive film,
The semiconductor light-emitting element according to claim 1, wherein the transparent conductive film is made of a metal oxide.
前記分配電極及び前記界面電極は、前記半導体積層体の一方の表面又は他方の表面において、均一に分布している請求項１から８のいずれか１項に記載の半導体発光素子。 A plurality of the interface electrodes are formed and arranged at a constant interval from the distribution electrodes in a plan view as viewed from the stacking direction,
9. The semiconductor light emitting element according to claim 1, wherein the distribution electrode and the interface electrode are uniformly distributed on one surface or the other surface of the semiconductor laminate.
前記透明導電膜の膜厚は、５０ｎｍ以上に設定されている請求項１から１２のいずれか１項に記載の半導体発光素子。 The resistivity of the transparent conductive film is set to 1 × 10 −3 Ω · cm or less,
The semiconductor light-emitting element according to claim 1, wherein a film thickness of the transparent conductive film is set to 50 nm or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010231345A JP2012084779A (en) | 2010-10-14 | 2010-10-14 | Semiconductor light-emitting element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010231345A JP2012084779A (en) | 2010-10-14 | 2010-10-14 | Semiconductor light-emitting element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012084779A true JP2012084779A (en) | 2012-04-26 |
Family
ID=46243330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010231345A Pending JP2012084779A (en) | 2010-10-14 | 2010-10-14 | Semiconductor light-emitting element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012084779A (en) |
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