JP2012084636A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To enable forming a plurality of transistors having different sidewall widths on a substrate with excellent accuracy without the occurrence of etching of an element isolation region.SOLUTION: In a method of manufacturing a semiconductor device, first, a first insulating film 151 and a second insulating film 152 are sequentially formed so as to cover a first gate electrode 134 and a second gate electrode 144. Next, a portion of the second insulating film 152 formed on a first region 103 is removed. Subsequently, a third insulating film 153 is formed on a substrate 101. Subsequently, first outside sidewalls 136 composed of the third insulating film 153 are formed on the side surfaces of the first gate electrode 134, and second outside sidewalls 146 composed of the second insulating film 152 and the third insulating film 153 are formed on the side surfaces of the second gate electrode 144, by selectively removing the second insulating film 152 and the third insulating film 153.

Description

本発明は、半導体装置及びその製造方法に関し、特にサイドウォールの幅が異なる複数のトランジスタを有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having a plurality of transistors having different sidewall widths and a manufacturing method thereof.

近年、半導体装置の微細化に伴い、マイクロコンピュータ等の演算回路及び内蔵メモリ等に使用されるコア回路と、外部とのインターフェースとして用いられる入出力回路との電源電圧の差が増大している。また、高機能化のために多様な電源電圧のトランジスタを１つのチップ上に搭載する動きが加速している。   In recent years, with miniaturization of semiconductor devices, a difference in power supply voltage between an arithmetic circuit such as a microcomputer and a core circuit used for a built-in memory and an input / output circuit used as an interface with the outside has increased. In addition, the movement of mounting transistors with various power supply voltages on one chip for higher functionality is accelerating.

半導体装置に使用されているＭＩＳ（金属−絶縁膜−半導体）型電界効果トランジスタにおいては、ソース／ドレインとチャネルとの境界における不純物濃度の変化を低減し、ホットキャリアによるトランジスタの劣化を抑制するためにＬＤＤ（Lightly Doped Drain）構造が多用されている。ＬＤＤ構造においては、トランジスタのゲート電極の両側にソース／ドレイン領域よりも低濃度の不純物を注入した後、ゲート電極の側壁にサイドウォールを形成し、サイドウォール越しに高濃度の不純物を注入してソース／ドレイン領域を形成する。   In a MIS (metal-insulating film-semiconductor) type field effect transistor used in a semiconductor device, a change in impurity concentration at a boundary between a source / drain and a channel is reduced, and deterioration of the transistor due to hot carriers is suppressed. LDD (Lightly Doped Drain) structure is often used. In the LDD structure, impurities having a concentration lower than that of the source / drain regions are implanted on both sides of the gate electrode of the transistor, sidewalls are then formed on the sidewalls of the gate electrode, and impurities having a high concentration are implanted through the sidewalls. Source / drain regions are formed.

ＬＤＤ構造の場合、一般的に、電源電圧の高いトランジスタのサイドウォール幅は、電源電圧の低いトランジスタよりも大きくする必要がある。トランジスタのサイドウォール幅が設計値よりも小さくなると、ソース／ドレインとチャネルとの境界領域における不純物濃度の変化が急峻になる。これにより、チャネルを流れるキャリアがエネルギーを得て、いわゆるホットキャリアとなり、ゲート絶縁膜に注入される。ゲート絶縁膜に注入されたホットキャリアは、ゲート絶縁膜に欠陥を発生させたり、ゲート絶縁膜中にトラップされたりする。その結果、トランジスタのしきい値の変動及び信頼性の低下が生じる。逆に、サイドウォール幅が設計よりも大きくなると、拡散層の抵抗値が上昇し、トランジスタの駆動能力が低下する。このように、ＬＤＤ構造のサイドウォールの幅は、トランジスタの特性に多大な影響を与えるため、その制御は重要である。そこで、個々のトランジスタのサイドウォール幅を制御する種々の技術が報告されている（例えば、特許文献１を参照）。   In the case of the LDD structure, generally, the sidewall width of a transistor with a high power supply voltage needs to be larger than that of a transistor with a low power supply voltage. When the sidewall width of the transistor is smaller than the design value, the change in the impurity concentration in the boundary region between the source / drain and the channel becomes steep. As a result, carriers flowing through the channel obtain energy and become so-called hot carriers, which are injected into the gate insulating film. Hot carriers injected into the gate insulating film cause defects in the gate insulating film or are trapped in the gate insulating film. As a result, the threshold value of the transistor varies and the reliability decreases. Conversely, when the sidewall width becomes larger than the design, the resistance value of the diffusion layer increases and the driving capability of the transistor decreases. As described above, the width of the sidewall of the LDD structure has a great influence on the characteristics of the transistor, and thus control is important. Therefore, various techniques for controlling the sidewall width of each transistor have been reported (see, for example, Patent Document 1).

特開平２−１３９９６５号公報Japanese Patent Laid-Open No. 2-139965

しかしながら、従来の半導体装置の製造方法においては、サイドウォール形成用の酸化膜に対して長時間のエッチングを行うことにより、幅が小さいサイドウォールを形成する。長時間のエッチングを行うと、サイドウォール形成用の酸化膜だけでなく、素子分離領域と活性領域との境界近傍において素子分離領域がエッチングされ、活性領域の側面にｐｎ接合が露出するおそれがある。活性領域の側面にｐｎ接合が露出すると、シリサイド層を形成した場合に接合リークが発生する原因となる。   However, in the conventional method for manufacturing a semiconductor device, a sidewall having a small width is formed by etching the oxide film for forming the sidewall for a long time. When etching is performed for a long time, not only the oxide film for forming the sidewall but also the element isolation region is etched in the vicinity of the boundary between the element isolation region and the active region, and the pn junction may be exposed on the side surface of the active region. . When the pn junction is exposed on the side surface of the active region, it causes a junction leak when the silicide layer is formed.

素子分離領域のエッチングを避けるために、素子分離領域の上においてエッチングマスクが重なり合うようにすると、エッチングマスクが重なった部分においてサイドウォール用の酸化膜がエッチングされず、細い柱状に残存するおそれがある。細い柱状に残存した酸化膜が製造工程中に折れると、パーティクルが発生し、製品歩留まりが低下する。さらに、パーティクルは、後工程の設備に悪影響を及ぼす。   If the etching mask is overlapped on the element isolation region in order to avoid the etching of the element isolation region, the sidewall oxide film may not be etched at the portion where the etching mask overlaps, and may remain in a thin column shape. . If the oxide film remaining in a thin columnar shape is broken during the manufacturing process, particles are generated and the product yield is lowered. Further, the particles adversely affect the post-process equipment.

本発明は、前記の問題を解決し、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できるようにすることを目的とする。   An object of the present invention is to solve the above-described problems and to form a plurality of transistors having different sidewall widths with high accuracy on a substrate without causing etching of an element isolation region.

前記の目的を達成するため、本発明は半導体装置の製造方法を、積層された複数の絶縁膜からサイドウォールを形成し、サイドウォールを形成する絶縁膜の積層数を変えることによりサイドウォール幅を制御する構成とする。   In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device in which a sidewall is formed from a plurality of stacked insulating films, and the sidewall width is reduced by changing the number of stacked insulating films. The configuration is to be controlled.

具体的に、本発明に係る半導体装置の製造方法は、基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、第１の領域の上に第１のゲート絶縁膜を介在させて第１のゲート電極を形成し、第２の領域の上に第２のゲート絶縁膜を介在させて第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極及び第２のゲート電極を覆うように、第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、第２の絶縁膜における第１の領域の上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、基板の上に第３の絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、第１のゲート電極の側面上に第３の絶縁膜からなる第１の外側サイドウォールを形成し、第２のゲート電極の側面上に第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）と、工程（ｆ）よりも後に、第１の絶縁膜における第１の外側サイドウォール及び第２の外側サイドウォールに覆われていない部分を除去することにより、第１のゲート電極の側面上に第１の内側サイドウォールを形成し、第２のゲート電極の側面上に第２の内側サイドウォールを形成する工程（ｇ）とを備え、第２のゲート電極は、第１のゲート電極よりもゲート長が長く、第１の絶縁膜と第２の絶縁膜とは、互いに異なる材料からなり、第２の絶縁膜と第３の絶縁膜とは、同一の材料からなる。   Specifically, in the method for manufacturing a semiconductor device according to the present invention, a step (a) of forming a first region and a second region separated from each other by an element isolation region on a substrate, (B) forming a first gate electrode with a first gate insulating film interposed therebetween, and forming a second gate electrode with a second gate insulating film interposed on the second region; The step (c) of sequentially forming the first insulating film and the second insulating film so as to cover the first gate electrode and the second gate electrode, and the second insulating film after the step (c) A step (d) of removing a portion formed on the first region in step (d), a step (e) of forming a third insulating film on the substrate after the step (d), and a step (e ), The second insulating film and the third insulating film are etched back, so that the first gate electrode is exposed on the side surface. Forming a first outer sidewall made of a third insulating film, and forming a second outer sidewall made of a second insulating film and a third insulating film on a side surface of the second gate electrode ( f) and after the step (f), by removing a portion of the first insulating film that is not covered with the first outer sidewall and the second outer sidewall, the side surface of the first gate electrode Forming a first inner side wall on the second gate electrode and forming a second inner side wall on the side surface of the second gate electrode, wherein the second gate electrode is a first gate electrode. The first insulating film and the second insulating film are made of different materials, and the second insulating film and the third insulating film are made of the same material.

本発明の半導体装置の製造方法は、第２の絶縁膜における第１の領域の上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、基板の上に第３の絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、第１のゲート電極の側面上に第３の絶縁膜からなる第１の外側サイドウォールを形成し、第２のゲート電極の側面上に第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）とを備えている。このため、第１の外側サイドウォールの幅と第２の外側サイドウォールの幅を正確に制御することができる。また、第２の絶縁膜の下に第１の絶縁膜を形成するため、第２の絶縁膜及び第３の絶縁膜をエッチングする際に、素子分離領域及びゲート絶縁膜等がエッチングされることがない。   In the method for manufacturing a semiconductor device of the present invention, a step (d) of removing a portion formed on the first region in the second insulating film, and a third step on the substrate after the step (d). Forming the second insulating film and the third insulating film after the step (e) and forming the third insulating film on the side surface of the first gate electrode after the step (e). Forming a first outer sidewall made of an insulating film, and forming a second outer sidewall made of a second insulating film and a third insulating film on a side surface of the second gate electrode; It has. For this reason, the width of the first outer sidewall and the width of the second outer sidewall can be accurately controlled. In addition, since the first insulating film is formed under the second insulating film, the element isolation region, the gate insulating film, and the like are etched when the second insulating film and the third insulating film are etched. There is no.

本発明の半導体装置の製造方法において、工程（ｄ）では、ウエットエッチングにより第２の絶縁膜を除去すればよい。   In the method for manufacturing a semiconductor device of the present invention, in the step (d), the second insulating film may be removed by wet etching.

本発明の半導体装置の製造方法において、第１の絶縁膜はシリコン窒化膜であり、第２の絶縁膜及び第３の絶縁膜はシリコン酸化膜である構成とすればよい。   In the method for manufacturing a semiconductor device of the present invention, the first insulating film may be a silicon nitride film, and the second insulating film and the third insulating film may be a silicon oxide film.

本発明の半導体装置の製造方法において、第１の外側サイドウォールは、第２の外側サイドウォールよりも幅が狭くしてもよい。   In the semiconductor device manufacturing method of the present invention, the first outer side wall may be narrower than the second outer side wall.

本発明の半導体装置の製造方法において、第１のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が薄くしてもよい。   In the method for manufacturing a semiconductor device of the present invention, the first gate insulating film may be thinner than the second gate insulating film.

本発明の半導体装置の製造方法において、第１の領域は、第１のトランジスタの形成領域であり、第２の領域は、第２のトランジスタの形成領域であり、第１のトランジスタは、電源電圧が１．１Ｖ以上且つ２．０Ｖ以下であり、第２のトランジスタは、電源電圧が３．３Ｖ以上且つ７．０Ｖ以下である構成とすればよい。   In the method for manufacturing a semiconductor device of the present invention, the first region is a formation region of a first transistor, the second region is a formation region of a second transistor, and the first transistor is a power supply voltage. May be 1.1 V or more and 2.0 V or less, and the second transistor may have a structure in which the power supply voltage is 3.3 V or more and 7.0 V or less.

本発明の半導体装置の製造方法において、第１のゲート電極は、ゲート長が３０ｎｍ以上且つ１８０ｎｍ以下であり、第２のゲート電極は、ゲート長が２００ｎｍ以上且つ７００ｎｍ以下である構成とすればよい。   In the method for manufacturing a semiconductor device of the present invention, the first gate electrode may have a gate length of 30 nm to 180 nm, and the second gate electrode may have a gate length of 200 nm to 700 nm. .

本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、基板の上に第４の絶縁膜を形成する工程（ｈ）をさらに備え、工程（ｇ）において、第１の絶縁膜の露出部分を除去した後、第４の絶縁膜の露出部分を除去してもよい。   The method for manufacturing a semiconductor device of the present invention further includes a step (h) of forming a fourth insulating film on the substrate after the step (b) and before the step (c). In g), after the exposed portion of the first insulating film is removed, the exposed portion of the fourth insulating film may be removed.

本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、基板の上に第４の絶縁膜を形成する工程（ｈ）と、第４の絶縁膜を選択的に除去することにより第１のゲート電極及び第２のゲート電極の側面上にオフセットスペーサを形成する工程（ｉ）とをさらに備えていてもよい。   The method for manufacturing a semiconductor device of the present invention includes a step (h) of forming a fourth insulating film on a substrate after the step (b) and before the step (c), and a fourth insulation. The method may further comprise a step (i) of forming an offset spacer on the side surfaces of the first gate electrode and the second gate electrode by selectively removing the film.

本発明の半導体装置の製造方法において、第４の絶縁膜はシリコン酸化膜としてもよい。   In the method for manufacturing a semiconductor device of the present invention, the fourth insulating film may be a silicon oxide film.

本発明の半導体装置の製造方法において、工程（ｆ）は、第１の絶縁膜における第１のゲート電極の上に形成された部分が露出するまで第２の絶縁膜及び第３の絶縁膜を除去する工程（ｆ１）と、工程（ｆ１）よりも後に、第１の絶縁膜における第２のゲート電極の上に形成された部分が露出するまで、第２の絶縁膜及び第３の絶縁膜における第２の領域の上に形成された部分を除去する工程（ｆ２）とを含んでいてもよい。   In the method for manufacturing a semiconductor device of the present invention, in the step (f), the second insulating film and the third insulating film are formed until a portion of the first insulating film formed on the first gate electrode is exposed. Step (f1) to be removed, and after the step (f1), the second insulating film and the third insulating film are exposed until a portion of the first insulating film formed on the second gate electrode is exposed. And a step (f2) of removing a portion formed on the second region.

本発明に係る半導体装置は、基板の第１の領域に形成された第１のトランジスタ及び第２の領域に形成された第２のトランジスタを備え、第１のトランジスタは、基板の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１の内側サイドウォールと、第１の内側サイドウォールの上に形成された第１の外側サイドウォールとを有し、第２のトランジスタは、基板の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２の内側サイドウォールと、第２の内側サイドウォールの上に形成された第２の外側サイドウォールとを有し、第１の内側サイドウォール及び第２の内側サイドウォールと第１の外側サイドウォール及び第２の外側サイドウォールとは、互いに異なる材料からなり、第１の外側サイドウォールは、単層膜からなり、第２の外側サイドウォールは、積層膜からなる。   A semiconductor device according to the present invention includes a first transistor formed in a first region of a substrate and a second transistor formed in a second region, and the first transistor is formed on the substrate over the first transistor. Formed on the side wall of the first gate electrode, a first inner side wall formed on the side surface of the first gate electrode, and a first inner side wall. A second transistor having a first outer sidewall and a second gate electrode formed on the substrate with a second gate insulating film interposed between the second gate electrode and a side surface of the second gate electrode; A second inner sidewall formed on the second inner sidewall; a second outer sidewall formed on the second inner sidewall; and the first inner sidewall, the second inner sidewall, and the first inner sidewall. Outside sidewalls and The second outer side wall, made of different materials, a first outer side wall is made of a single layer film, a second outer side wall is made of a laminated film.

本発明に係る半導体装置の製造方法によれば、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できる。   According to the method for manufacturing a semiconductor device of the present invention, it is possible to accurately form a plurality of transistors having different sidewall widths on a substrate without causing etching of an element isolation region.

（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment to process order. （ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment to process order. （ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on one Embodiment to process order. 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。It is sectional drawing which shows 1 process of the manufacturing method of the semiconductor device which concerns on one Embodiment. 従来のサイドウォールの製造方法の問題点を示す断面図である。It is sectional drawing which shows the problem of the manufacturing method of the conventional side wall. （ａ）〜（ｃ）は一実施形態の第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 1st modification of one Embodiment to process order. （ａ）〜（ｃ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd modification of one Embodiment to process order. （ａ）〜（ｃ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd modification of one Embodiment to process order. （ａ）及び（ｂ）は一実施形態の第２変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd modification of one Embodiment to process order. （ａ）〜（ｃ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 3rd modification of one Embodiment to process order. （ａ）〜（ｃ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 3rd modification of one Embodiment to process order. （ａ）及び（ｂ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 3rd modification of one Embodiment to process order. （ａ）及び（ｂ）は一実施形態の第３変形例に係る半導体装置の製造方法を工程順に示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 3rd modification of one Embodiment to process order.

（一実施形態）
まず、図１（ａ）に示すように、シリコン基板等の基板１０１に厚さが３００ｎｍのシリコン酸化膜からなるシャロートレンチ（ＳＴＩ）構造の素子分離領域１０２を形成し、互いに分離された２つの素子領域を形成する。続いて、低耐圧トランジスタである第１のトランジスタを形成する第１の領域１０３において素子領域の上部に第１のＰウェル１３１を形成し、高耐圧トランジスタである第２のトランジスタを形成する第２の領域１０４において素子領域の上部に第２のＰウェル１４１を形成する。 (One embodiment)
First, as shown in FIG. 1A, an element isolation region 102 having a shallow trench (STI) structure made of a silicon oxide film having a thickness of 300 nm is formed on a substrate 101 such as a silicon substrate. An element region is formed. Subsequently, in the first region 103 that forms the first transistor that is a low breakdown voltage transistor, a first P well 131 is formed above the element region, and a second transistor that is a high breakdown voltage transistor is formed. In the region 104, a second P well 141 is formed above the element region.

次に、図１（ｂ）に示すように、第１のトランジスタの第１のゲート絶縁膜１３３及び第１のゲート電極１３４と、第２のトランジスタの第２のゲート絶縁膜１４３及び第２のゲート電極１４４とを形成する。具体的には、第１の領域１０３の上に厚さが２ｎｍのシリコン酸化膜を形成し、第２の領域１０４の上に厚さが２０ｎｍのシリコン酸化膜を形成した後、第１の領域１０３及び第２の領域１０４の上に厚さが２００ｎｍのポリシリコン膜を形成する。続いて、リソグラフィを利用したパターニングを実施し、エッチングを行う。これにより、第１の領域１０３の上に第１のゲート絶縁膜１３３及び第１のゲート電極１３４を形成し、第２の領域１０４の上に第２のゲート絶縁膜１４３及び第２のゲート電極１４４を形成する。第１のゲート電極１３４はゲート長を１８０ｎｍとし、第２のゲート電極１４４はゲート長を６００ｎｍとする。   Next, as shown in FIG. 1B, the first gate insulating film 133 and the first gate electrode 134 of the first transistor, and the second gate insulating film 143 and the second gate electrode of the second transistor are used. A gate electrode 144 is formed. Specifically, a silicon oxide film having a thickness of 2 nm is formed on the first region 103, a silicon oxide film having a thickness of 20 nm is formed on the second region 104, and then the first region is formed. A polysilicon film having a thickness of 200 nm is formed on the third region 104 and the second region 104. Subsequently, patterning using lithography is performed and etching is performed. Thus, the first gate insulating film 133 and the first gate electrode 134 are formed on the first region 103, and the second gate insulating film 143 and the second gate electrode are formed on the second region 104. 144 is formed. The first gate electrode 134 has a gate length of 180 nm, and the second gate electrode 144 has a gate length of 600 nm.

次に、図１（ｃ）に示すように、リソグラフィ法によりレジストマスクをパターニングし、第１の領域１０３を覆い、第２の領域１０４を露出するレジスト膜１７１を形成する。レジスト膜１７１を注入マスクとして、第２の領域１０４にリン（Ｐ）をイオンを注入する。イオン注入は、加速電圧を８０ｋｅＶとし、ドーズ量を２×１０13／ｃｍ2とする。これにより、第２の領域１０４の上部に、第２のトランジスタ用の第２のＮ型エクステンション拡散層１４５を形成する。 Next, as shown in FIG. 1C, a resist mask is patterned by lithography to form a resist film 171 that covers the first region 103 and exposes the second region 104. Phosphorus (P) ions are implanted into the second region 104 using the resist film 171 as an implantation mask. In the ion implantation, the acceleration voltage is set to 80 keV, and the dose amount is set to 2 × 10 13 / cm 2 . Thereby, the second N-type extension diffusion layer 145 for the second transistor is formed on the second region 104.

次に、レジスト膜１７１を除去した後、図２（ａ）に示すように、リソグラフィ法によりレジストマスクをパターニングし、第２の領域１０４を覆い、第１の領域１０３を露出するレジスト膜１７２を形成する。レジスト膜１７２を注入マスクとして第１の領域１０３にリンをイオン注入する。イオン注入は、加速電圧を１２ｋｅＶとし、ドーズ量を５×１０14ｃｍ2とする。これにより、第１の領域１０３の上部に第１のトランジスタ用の第１のＮ型エクステンション拡散層１３５を形成する。 Next, after removing the resist film 171, as shown in FIG. 2A, a resist mask is patterned by a lithography method to cover the second region 104 and to expose the first region 103. Form. Phosphorus ions are implanted into the first region 103 using the resist film 172 as an implantation mask. In the ion implantation, the acceleration voltage is set to 12 keV, and the dose is set to 5 × 10 14 cm 2 . Thus, the first N-type extension diffusion layer 135 for the first transistor is formed on the first region 103.

次に、レジスト膜１７２を除去した後、図２（ｂ）に示すように第１のゲート電極１３４及び第２のゲート電極１４４を覆うように、厚さが１５ｎｍのシリコン窒化膜からなる第１の絶縁膜１５１を堆積し、続いて厚さが４０ｎｍのシリコン酸化膜からなる第２の絶縁膜１５２を堆積する。   Next, after removing the resist film 172, as shown in FIG. 2B, a first silicon nitride film having a thickness of 15 nm is formed so as to cover the first gate electrode 134 and the second gate electrode 144. Next, a second insulating film 152 made of a silicon oxide film having a thickness of 40 nm is deposited.

次に、図２（ｃ）に示すように第２の領域１０４を覆い、第１の領域１０３を露出するレジスト膜１７３を形成し、続いてウエットエッチングにより第１の領域１０３上に形成された第２の絶縁膜１５２を除去する。シリコン酸化膜からなる第２の絶縁膜１５２は、例えばフッ酸（ＨＦ）と水とを１対２０の割合で混合した希フッ酸を用いてエッチングすればよい。第１のゲート絶縁膜１３３及び素子分離領域１０２は、シリコン窒化膜からなる第１の絶縁膜１５１に覆われているため、エッチングされない。   Next, as shown in FIG. 2C, a resist film 173 that covers the second region 104 and exposes the first region 103 is formed, and subsequently formed on the first region 103 by wet etching. The second insulating film 152 is removed. The second insulating film 152 made of a silicon oxide film may be etched using, for example, dilute hydrofluoric acid in which hydrofluoric acid (HF) and water are mixed at a ratio of 1:20. The first gate insulating film 133 and the element isolation region 102 are not etched because they are covered with the first insulating film 151 made of a silicon nitride film.

次に、レジスト膜１７３を除去した後、図３（ａ）に示すように厚さが５０ｎｍのシリコン酸化膜からなる第３の絶縁膜１５３を堆積する。   Next, after removing the resist film 173, a third insulating film 153 made of a silicon oxide film having a thickness of 50 nm is deposited as shown in FIG.

次に、図３（ｂ）に示すように全面エッチバックにより第１のゲート電極１３４の側面上に第１の外側サイドウォール１３６を形成し、第２のゲート電極１４４の側面上に第２の外側サイドウォール１４６を形成する。第３の絶縁膜１５３及び第２の絶縁膜１５２のエッチバックは、ドライエッチングにより第２の領域１０４において第１の絶縁膜１５１の一部が露出するまで行えばよい。ドライエッチングは、例えば下部電極にのみ単一周波数（例えば、１３．５６ＭＨｚ）の高周波電力を印加する下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにパーフルオロシクロブタン（Ｃ4Ｆ8）、アルゴン（Ａｒ）及び酸素（Ｏ2）をそれぞれ２２ｓｃｃｍ（標準状態でのｃｍ3／ｍｉｎ）、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒ（約４Ｐａ）とし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。このようなエッチング条件とすることにより、シリコン酸化膜とシリコン窒化膜との選択比を５程度とすることができる。 Next, as shown in FIG. 3B, the first outer side wall 136 is formed on the side surface of the first gate electrode 134 by the entire surface etch back, and the second side electrode 136 is formed on the side surface of the second gate electrode 144. Outer sidewalls 146 are formed. Etchback of the third insulating film 153 and the second insulating film 152 may be performed until part of the first insulating film 151 is exposed in the second region 104 by dry etching. For example, dry etching uses a lower one-frequency RIE etching apparatus that applies high-frequency power of a single frequency (for example, 13.56 MHz) only to the lower electrode, and uses perfluorocyclobutane (C 4 F 8 ) as an etching gas. Argon (Ar) and oxygen (O 2 ) are supplied into the chamber at a flow rate of 22 sccm (standard state cm 3 / min), 1500 sccm and 4 sccm, respectively, and the pressure in the chamber is set to 30 mTorr (about 4 Pa). Is 250 W and the substrate temperature is 20 ° C. By using such etching conditions, the selection ratio between the silicon oxide film and the silicon nitride film can be about 5.

第２の領域１０４において、第１の絶縁膜１５１の上に堆積されているシリコン酸化膜の膜厚は、第２の絶縁膜１５２の膜厚と第３の絶縁膜１５３の膜厚との和であり、９０ｎｍとなる。一方、第１の領域１０３においては、第２の絶縁膜１５２が除去されているため、第１の絶縁膜１５１の上に堆積されているシリコン酸化膜の膜厚は５０ｎｍとなる。第２の領域１０４において第１の絶縁膜１５１が露出するようにする場合には、シリコン酸化膜の膜厚に約２０％のオーバーエッチ量を加えて、シリコン酸化膜として１０８ｎｍ相当のエッチングをする必要がある。シリコン酸化膜とシリコン窒化膜との選択比が５程度である場合には、第２の領域１０４においては、第１の絶縁膜１５１は約４ｎｍエッチングされることになる。一方、第１の領域１０３においては、シリコン酸化膜として５８ｎｍに相当するオーバーエッチが生じ、第１の絶縁膜１５１は約１２ｎｍエッチングされる。このように、第１の絶縁膜１５１の膜厚が１５ｎｍの場合には、第２の絶縁膜１５２及び第３の絶縁膜１５３を除去するエッチングにおいて、シリコン酸化膜とシリコン窒化膜との選択比を５程度とすれば、シリコン窒化膜からなる第１の絶縁膜１５１においてエッチングを停止させることができ、基板１０１及び素子分離領域１０２がエッチングされることはない。   In the second region 104, the thickness of the silicon oxide film deposited on the first insulating film 151 is the sum of the thickness of the second insulating film 152 and the thickness of the third insulating film 153. It is 90 nm. On the other hand, since the second insulating film 152 is removed in the first region 103, the thickness of the silicon oxide film deposited on the first insulating film 151 is 50 nm. When the first insulating film 151 is exposed in the second region 104, an overetch amount of about 20% is added to the thickness of the silicon oxide film, and etching equivalent to 108 nm is performed as the silicon oxide film. There is a need. When the selection ratio between the silicon oxide film and the silicon nitride film is about 5, in the second region 104, the first insulating film 151 is etched by about 4 nm. On the other hand, in the first region 103, overetching corresponding to 58 nm occurs as a silicon oxide film, and the first insulating film 151 is etched by about 12 nm. As described above, when the thickness of the first insulating film 151 is 15 nm, in the etching for removing the second insulating film 152 and the third insulating film 153, the selectivity between the silicon oxide film and the silicon nitride film If the thickness is about 5, the etching can be stopped in the first insulating film 151 made of the silicon nitride film, and the substrate 101 and the element isolation region 102 are not etched.

次に、図３（ｃ）に示すように全面エッチバックにより基板１０１が露出するまで第１の絶縁膜１５１を除去する。この際に、第１のゲート電極１３４及び第２のゲート電極１４４上の第１の絶縁膜１５１も同時に除去される。これにより、第１のゲート電極１３４の側面上に、第１の内側サイドウォール１３７及び第１の外側サイドウォール１３６を有する第１のサイドウォール１３８が形成され、第２のゲート電極１４４の側面上に第２の内側サイドウォール１４７及び第２の外側サイドウォール１４６を有する第２のサイドウォール１４８が形成される。第１の絶縁膜のエッチングは、例えば、下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスに４フッ化炭素（ＣＦ4）、２フッ化エチレン（ＣＨ2Ｆ2）、Ａｒ及びＯ2をそれぞれ５０ｓｃｃｍ、３０ｓｃｃｍ、１５００ｓｃｃｍ及び３０ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を６０ｍＴｏｒｒ（約８Ｐａ）とし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。 Next, as shown in FIG. 3C, the first insulating film 151 is removed by etching the entire surface until the substrate 101 is exposed. At this time, the first insulating film 151 on the first gate electrode 134 and the second gate electrode 144 is also removed. As a result, a first sidewall 138 having a first inner sidewall 137 and a first outer sidewall 136 is formed on the side surface of the first gate electrode 134, and the second gate electrode 144 is disposed on the side surface. A second sidewall 148 having a second inner sidewall 147 and a second outer sidewall 146 is formed. The first insulating film is etched using, for example, a lower one-frequency RIE etching apparatus, and an etching gas of carbon tetrafluoride (CF 4 ), ethylene difluoride (CH 2 F 2 ), Ar, and O 2. Are supplied into the chamber at flow rates of 50 sccm, 30 sccm, 1500 sccm, and 30 sccm, respectively, the pressure in the chamber is 60 mTorr (about 8 Pa), the high-frequency power is 250 W, and the substrate temperature is 20 ° C.

次に、図４に示すように、第１のゲート電極１３４及び第１のサイドウォール１３８をマスクとして、第１の領域１０３にイオン注入を行い、第２のゲート電極１４４及び第２のサイドウォール１４８をマスクとして、第２の領域１０４にイオン注入を行う。これにより、第１の領域１０３に第１のＮ型ソースドレイン拡散層１３９を形成し、第２の領域１０４に第２のＮ型ソースドレイン拡散層１４９を形成する。イオン注入は、例えば２０ｋｅＶの加速電圧でドーズ量が４×１０14／ｃｍ2となるように砒素（Ａｓ）イオンを注入すればよい。続いて、第１のＮ型ソースドレイン拡散層１３９及び第２のＮ型ソースドレイン拡散層１４９を活性化する熱処理を行う。熱処理は、例えば１０００℃で１０秒間の高速熱処理とすればよい。この後、第１のＮ型ソースドレイン拡散層１３９、第２のＮ型ソースドレイン拡散層１４９、第１のゲート電極１３４及び第２のゲート電極１４４の上部にシリサイド層１０７を形成する工程等を行えばよい。これにより、第１の領域１０３に幅が６０ｎｍ程度の第１のサイドウォール１３８を有する第１のトランジスタが形成され、第２の領域１０４に幅が１０５ｎｍ程度の第２のサイドウォール１４８を有する第２のトランジスタが形成される。 Next, as illustrated in FIG. 4, ion implantation is performed on the first region 103 using the first gate electrode 134 and the first sidewall 138 as a mask, and the second gate electrode 144 and the second sidewall are performed. Ion implantation is performed on the second region 104 using 148 as a mask. Thus, the first N-type source / drain diffusion layer 139 is formed in the first region 103, and the second N-type source / drain diffusion layer 149 is formed in the second region 104. For the ion implantation, for example, arsenic (As) ions may be implanted at an acceleration voltage of 20 keV so that the dose amount is 4 × 10 14 / cm 2 . Subsequently, heat treatment for activating the first N-type source / drain diffusion layer 139 and the second N-type source / drain diffusion layer 149 is performed. The heat treatment may be a rapid heat treatment at 1000 ° C. for 10 seconds, for example. Thereafter, a step of forming the silicide layer 107 on the first N-type source / drain diffusion layer 139, the second N-type source / drain diffusion layer 149, the first gate electrode 134, and the second gate electrode 144 is performed. Just do it. Thus, a first transistor having a first sidewall 138 having a width of about 60 nm is formed in the first region 103, and a second transistor 148 having a second sidewall 148 having a width of about 105 nm is formed in the second region 104. Two transistors are formed.

本実施形態の半導体装置製造方法は、サイドウォールの幅をシリコン酸化膜である第２の絶縁膜１５２及び第３の絶縁膜１５３の膜厚により制御することができ、サイドウォールの幅を自由に設定することが可能である。また、第１の領域１０３においてシリコン酸化膜である第２の絶縁膜１５２をウエットエッチングにより除去する際に、第１のゲート絶縁膜１３３はシリコン窒化膜からなる第１の絶縁膜１５１に覆われている。このため、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、第２の絶縁膜１５２及び第３の絶縁膜１５３をエッチングする際に、エッチング選択比が高い条件でエッチングを行うことにより、第１の絶縁膜１５１においてエッチングを止めることができる。このため、特に第１の領域１０３において素子分離領域１０２がエッチングされることがなく、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。   In the semiconductor device manufacturing method of this embodiment, the width of the sidewall can be controlled by the thickness of the second insulating film 152 and the third insulating film 153 that are silicon oxide films, and the width of the sidewall can be freely set. It is possible to set. When the second insulating film 152 that is a silicon oxide film is removed by wet etching in the first region 103, the first gate insulating film 133 is covered with the first insulating film 151 made of a silicon nitride film. ing. Therefore, side etching is not generated in the first gate insulating film 133, and a highly reliable transistor can be formed. Further, when the second insulating film 152 and the third insulating film 153 are etched, the etching can be stopped in the first insulating film 151 by performing etching under a condition with a high etching selectivity. Therefore, the element isolation region 102 is not etched particularly in the first region 103, and there is no possibility that junction leakage occurs when the silicide layer 107 is formed.

本実施形態では第１のトランジスタの第１の外側サイドウォール１３６と第２のトランジスタの第２の外側サイドウォール１４６とを同一のエッチング工程において形成する。第１のトランジスタのサイドウォールと第２のトランジスタのサイドウォールとを別々の工程により形成する場合には、サイドウォールを形成するための酸化膜が素子分離領域の上に残存するおそれがある。例えば、図５に示すように、第２のトランジスタのサイドウォール５４６を形成する際に第１の領域５０３を覆うレジスト膜５７１の端部が第２の領域５０４側に突出し、第１のトランジスタのサイドウォール５３６を形成する際にレジスト膜に覆われていた領域と重なりが生じると、素子分離領域５０２の上に細い柱状の酸化膜５１１が残存する。酸化膜５１１は折れやすく、酸化膜５１１が折れることによりパーティクルが発生すると、製品の歩留まりが低下する。また、パーティクルは後工程の設備に悪影響を及ぼす。しかし、本実施形態では、このような酸化膜の残存が生じることがない。   In this embodiment, the first outer sidewall 136 of the first transistor and the second outer sidewall 146 of the second transistor are formed in the same etching step. When the sidewall of the first transistor and the sidewall of the second transistor are formed by separate processes, an oxide film for forming the sidewall may remain on the element isolation region. For example, as illustrated in FIG. 5, when the sidewall 546 of the second transistor is formed, an end portion of the resist film 571 covering the first region 503 protrudes to the second region 504 side, and the first transistor When an overlap with the region covered with the resist film occurs when forming the sidewall 536, a thin columnar oxide film 511 remains on the element isolation region 502. The oxide film 511 is easily broken, and when the oxide film 511 is broken and particles are generated, the yield of the product is lowered. In addition, the particles have an adverse effect on post-process equipment. However, in this embodiment, such an oxide film does not remain.

（一実施形態の第１変形例）
一実施形態において、第１の外側サイドウォール１３６と第２の外側サイドウォール１４６とを同じ工程において形成する例を示した。しかし、第１の外側サイドウォール１３６と第２の外側サイドウォール１４６とを順次形成してもよい。 (First Modification of One Embodiment)
In the embodiment, the example in which the first outer side wall 136 and the second outer side wall 146 are formed in the same process is shown. However, the first outer side wall 136 and the second outer side wall 146 may be formed sequentially.

第３の絶縁膜１５３を形成するまでの工程は、一実施形態において示した工程と同様に行う。   The steps until the third insulating film 153 is formed are the same as the steps shown in the embodiment.

次に、図６（ａ）に示すように、第２の絶縁膜１５２及び第３の絶縁膜１５３を、第１の領域１０３において第１の絶縁膜１５１が露出するまでエッチバックする。これにより、第１の領域１０３においては、第１のゲート電極１３４の側面上に第１の外側サイドウォール１３６が形成され、第２の領域１０４においては第２の絶縁膜１５２及び第３の絶縁膜１５３が残存し、第１の絶縁膜１５１が露出していない状態となる。   Next, as illustrated in FIG. 6A, the second insulating film 152 and the third insulating film 153 are etched back until the first insulating film 151 is exposed in the first region 103. Thereby, in the first region 103, the first outer side wall 136 is formed on the side surface of the first gate electrode 134, and in the second region 104, the second insulating film 152 and the third insulating film are formed. The film 153 remains and the first insulating film 151 is not exposed.

次に、図６（ｂ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７４を形成する。続いて、第２の領域１０４において、第１の絶縁膜１５１が露出するまで第２の絶縁膜１５２及び第３の絶縁膜１５３をエッチングする。これにより、第２の領域１０４において第２のゲート絶縁膜の側面上に第２の外側サイドウォール１４６が形成される。第２の絶縁膜１５２及び第３の絶縁膜１５３は、一実施形態と同様の条件でエッチングすればよい。   Next, as shown in FIG. 6B, a resist film 174 that covers the first region 103 and exposes the second region 104 is formed. Subsequently, in the second region 104, the second insulating film 152 and the third insulating film 153 are etched until the first insulating film 151 is exposed. As a result, the second outer sidewall 146 is formed on the side surface of the second gate insulating film in the second region 104. The second insulating film 152 and the third insulating film 153 may be etched under the same conditions as in the embodiment.

次に、レジスト膜１７４を除去した後、図６（ｃ）に示すように、一実施形態と同様にして第１の絶縁膜１５１の露出している部分を除去する。これにより、第１の内側サイドウォール１３７及び第１の外側サイドウォール１３６を有する第１のサイドウォール１３８と、第２の内側サイドウォール１４７及び第２の外側サイドウォール１４６を有する第２のサイドウォール１４８を形成する。第１の絶縁膜１５１は、一実施形態と同様の条件でエッチングすればよい。   Next, after removing the resist film 174, as shown in FIG. 6C, the exposed portion of the first insulating film 151 is removed as in the embodiment. Thus, the first sidewall 138 having the first inner sidewall 137 and the first outer sidewall 136, and the second sidewall having the second inner sidewall 147 and the second outer sidewall 146. 148 is formed. The first insulating film 151 may be etched under the same conditions as in the embodiment.

この後、一実施形態と同様にしてＮ型ソースドレイン拡散層及びシリサイド層等を形成すればよい。   Thereafter, an N-type source / drain diffusion layer, a silicide layer, and the like may be formed as in the embodiment.

本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。   In the method for manufacturing a semiconductor device according to this modification, the width of the sidewall can be freely set as in the embodiment. Further, side etching is not generated in the first gate insulating film 133, so that a highly reliable transistor can be formed. Furthermore, there is no possibility that junction leakage will occur when the silicide layer 107 is formed.

本変形例は、第２の外側サイドウォール１４６を形成する際に、第１の領域１０３をレジスト膜１７４で覆っている。このため、第１の外側サイドウォール１３６が過剰にオーバーエッチされない。第１のサイドウォール１３８の幅を第２のサイドウォール１４８の幅よりも極端に細くする場合、第３の絶縁膜の膜厚を薄くする必要がある。この場合には、第１の領域１０３におけるオーバーエッチ量が増大するため、第１の絶縁膜１５１においてエッチングを停止させることができず、下地がエッチングされるおそれがある。本変形例では、第１の外側サイドウォール１３６を形成した後、第２の外側サイドウォールを形成するため、第１の領域１０３における第１の絶縁膜１５１のエッチング量が増大するおそれがない。また、第１の外側サイドウォール１３６が過剰にエッチングされないため、第１のサイドウォール１３８の高さが第１のゲート電極１３４の高さよりも低くならない。このため、Ｎ型ソースドレイン拡散層を形成するイオン注入を行う際に、イオン種が基板を突き抜けるおそれも生じない。   In the present modification, the first region 103 is covered with a resist film 174 when the second outer sidewall 146 is formed. For this reason, the first outer side wall 136 is not over-etched excessively. In the case where the width of the first sidewall 138 is extremely narrower than the width of the second sidewall 148, the thickness of the third insulating film needs to be reduced. In this case, since the amount of overetching in the first region 103 increases, the etching cannot be stopped in the first insulating film 151, and the base may be etched. In this modification, since the second outer side wall 136 is formed after the first outer side wall 136 is formed, the etching amount of the first insulating film 151 in the first region 103 does not increase. Further, since the first outer side wall 136 is not excessively etched, the height of the first side wall 138 does not become lower than the height of the first gate electrode 134. For this reason, when ion implantation for forming the N-type source / drain diffusion layer is performed, there is no possibility that ion species may penetrate the substrate.

（一実施形態の第２変形例）
一実施形態において、第１のＮ型エクステンション拡散層１３５及び第２のＮ型エクステンション拡散層１４５は、それぞれ第１のゲート電極１３４及び第２のゲート電極１４４を注入マスクとして形成する例を示した。本変形例においては、ゲート電極の側面上にオフセットスペーサを形成した後、Ｎ型エクステンション拡散層を形成するイオン注入を行う。 (Second Modification of One Embodiment)
In one embodiment, the first N-type extension diffusion layer 135 and the second N-type extension diffusion layer 145 are formed using the first gate electrode 134 and the second gate electrode 144, respectively, as an implantation mask. . In this modification, after an offset spacer is formed on the side surface of the gate electrode, ion implantation for forming an N-type extension diffusion layer is performed.

第１のゲート電極１３４及び第２のゲート電極１４４を形成するまでの工程は、一実施形態において示した工程と同様に行う。   The steps until the first gate electrode 134 and the second gate electrode 144 are formed are the same as the steps shown in the embodiment.

次に、図７（ａ）に示すように、第１のゲート電極１３４及び第２のゲート電極１４４を覆うように厚さが１０ｎｍのシリコン酸化膜からなる第４の絶縁膜１６１を形成する。   Next, as shown in FIG. 7A, a fourth insulating film 161 made of a silicon oxide film having a thickness of 10 nm is formed so as to cover the first gate electrode 134 and the second gate electrode 144.

次に、図７（ｂ）に示すように、全面エッチバックにより基板１０１が露出するまで第４の絶縁膜１６１をエッチングし、第１のゲート電極１３４及び第２のゲート電極１４４の側面上にオフセットスペーサ１６２を形成する。第４の絶縁膜１６１のエッチングは、例えば下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ8、Ａｒ及びＯ2をそれぞれ２２ｓｃｃｍ、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒとし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。 Next, as shown in FIG. 7B, the fourth insulating film 161 is etched until the substrate 101 is exposed by the entire surface etch back, and on the side surfaces of the first gate electrode 134 and the second gate electrode 144. An offset spacer 162 is formed. The fourth insulating film 161 is etched by using, for example, a lower one-frequency RIE etching apparatus, and supplying C 4 F 8 , Ar, and O 2 as etching gases into the chamber at flow rates of 22 sccm, 1500 sccm, and 4 sccm, respectively. The pressure in the chamber may be 30 mTorr, the high-frequency power is 250 W, and the substrate temperature is 20 ° C.

次に、図７（ｃ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７５を形成し、第２のゲート電極１４４及びオフセットスペーサ１６２を注入マスクとして第２の領域１０４にイオン注入を行う。これにより、第２のＮ型エクステンション拡散層１４５が形成される。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。   Next, as shown in FIG. 7C, a resist film 175 that covers the first region 103 and exposes the second region 104 is formed, and the second gate electrode 144 and the offset spacer 162 are used as an implantation mask. Ion implantation is performed on the second region 104. Thereby, the second N-type extension diffusion layer 145 is formed. The ion implantation may be performed under the same conditions as the steps shown in the embodiment.

次に、レジスト膜１７５を除去した後、図８（ａ）に示すように、第２の領域１０４を覆い第１の領域１０３を露出するレジスト膜１７６を形成し、第１のゲート電極１３４及びオフセットスペーサ１６２を注入マスクとして第１の領域１０３にイオン注入を行う。これにより、第１のＮ型エクステンション拡散層１３５が形成される。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。   Next, after removing the resist film 175, as shown in FIG. 8A, a resist film 176 that covers the second region 104 and exposes the first region 103 is formed, and the first gate electrode 134 and Ions are implanted into the first region 103 using the offset spacer 162 as an implantation mask. Thereby, the first N-type extension diffusion layer 135 is formed. The ion implantation may be performed under the same conditions as the steps shown in the embodiment.

次に、レジスト膜１７６を除去した後、図８（ｂ）に示すように、一実施形態と同様にして、第１の絶縁膜１５１、第２の絶縁膜１５２を順次形成し、第１の領域１０３において第２の絶縁膜１５２を除去した後、基板１０１上の全面に第３の絶縁膜１５３を形成する。この後、第２の絶縁膜１５２及び第３の絶縁膜１５３を全面エッチバックすることにより第１の外側サイドウォール１３６及び第２の外側サイドウォール１４６を形成する。次に、図８（ｃ）に示すように、第１の絶縁膜１５１の露出部分を除去して第１の内側サイドウォール１３７及び第２の内側サイドウォール１４７を形成する。さらに、図示しないが一実施形態と同様にして、第１のゲート電極１３４、オフセットスペーサ１６２及び第１のサイドウォール１３８をマスクとして第１の領域１０３にイオン注入を行い、第２のゲート電極１４４、オフセットスペーサ１６２及び第２のサイドウォール１４８をマスクとして第２の領域１０４にイオン注入を行う。これにより、Ｎ型ソースドレイン拡散層を形成する。Ｎ型ソースドレイン拡散層を形成した後、シリサイド層等の形成を行う。   Next, after removing the resist film 176, a first insulating film 151 and a second insulating film 152 are sequentially formed as shown in FIG. After removing the second insulating film 152 in the region 103, a third insulating film 153 is formed over the entire surface of the substrate 101. Thereafter, the second insulating film 152 and the third insulating film 153 are entirely etched back to form the first outer side wall 136 and the second outer side wall 146. Next, as shown in FIG. 8C, the exposed portion of the first insulating film 151 is removed to form a first inner side wall 137 and a second inner side wall 147. Further, although not shown, as in the embodiment, ion implantation is performed on the first region 103 using the first gate electrode 134, the offset spacer 162, and the first sidewall 138 as a mask, and the second gate electrode 144. Then, ion implantation is performed on the second region 104 using the offset spacer 162 and the second sidewall 148 as a mask. Thereby, an N-type source / drain diffusion layer is formed. After the N-type source / drain diffusion layer is formed, a silicide layer and the like are formed.

また、第３の絶縁膜１５３を形成した後、図９（ａ）に示すように第１変形例と同様にして、まず第１の外側サイドウォール１３６を形成し、続いて図９（ｂ）に示すように第２の外側サイドウォール１４６を形成してもよい。   Further, after forming the third insulating film 153, as shown in FIG. 9A, the first outer side wall 136 is first formed in the same manner as in the first modification, and then, FIG. A second outer sidewall 146 may be formed as shown in FIG.

本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。   In the method for manufacturing a semiconductor device according to this modification, the width of the sidewall can be freely set as in the embodiment. Further, side etching is not generated in the first gate insulating film 133, so that a highly reliable transistor can be formed. Furthermore, there is no possibility that junction leakage will occur when the silicide layer 107 is formed.

本変形例の半導体装置の製造方法は、オフセットサイドウォールを形成した後、エクステンション拡散層を形成するため、ショートチャネル効果を低減することができる。また、第４の絶縁膜の半導体基板上に形成された部分を除去した後、エクステンション拡散層の形成を行っているため、エクステンション拡散層を半導体基板から浅く形成するプロセスを使用する際に、注入プロファイルの制御が容易となる。   Since the semiconductor device manufacturing method according to the present modification forms the extension diffusion layer after forming the offset sidewall, the short channel effect can be reduced. Further, since the extension diffusion layer is formed after removing the portion of the fourth insulating film formed on the semiconductor substrate, the implantation is performed when the process of forming the extension diffusion layer shallow from the semiconductor substrate is used. Profile control becomes easy.

また、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間にシリコン酸化膜からなるオフセットサイドウォールが形成されている。シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜とが直接接すると、ゲート絶縁膜と第１の絶縁膜との界面近傍に界面準位が形成されホットキャリア及びＮＢＴＩ（Negative bias temperature instability）等の信頼性を低下させる問題が発生するおそれがある。本変形例においては、シリコン酸化膜からなるオフセットスペーサが、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間に形成されているため、このような問題は発生しない。   An offset sidewall made of a silicon oxide film is formed between the first insulating film made of the silicon nitride film and the gate insulating film. When the first insulating film made of a silicon nitride film and the gate insulating film are in direct contact with each other, an interface state is formed in the vicinity of the interface between the gate insulating film and the first insulating film, and hot carriers and NBTI (Negative bias temperature instability) are formed. There is a possibility that a problem of lowering reliability may occur. In this modification, the offset spacer made of the silicon oxide film is formed between the first insulating film made of the silicon nitride film and the gate insulating film, so that such a problem does not occur.

（一実施形態の第３変形例）
第２変形例においては、第４の絶縁膜をエッチバックしてオフセットスペーサを形成した後、エクステンション拡散層のイオン注入を行う例を示した。しかし、第４の絶縁膜を残存させてエクステンション拡散層のイオン注入を行ってもよい。 (Third Modification of One Embodiment)
In the second modified example, an example is shown in which ion implantation of the extension diffusion layer is performed after an offset spacer is formed by etching back the fourth insulating film. However, the extension diffusion layer may be ion-implanted with the fourth insulating film remaining.

第４の絶縁膜１６１を形成するまでの工程は、第２変形例において示した工程と同様に行う。   The steps until the fourth insulating film 161 is formed are the same as the steps shown in the second modification.

次に、図１０（ａ）に示すように、第１の領域１０３を覆い第２の領域１０４を露出するレジスト膜１７８を形成した後、第２の領域１０４にイオン注入を行い、第２のＮ型エクステンション拡散層１４５を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。   Next, as shown in FIG. 10A, after forming a resist film 178 that covers the first region 103 and exposes the second region 104, ion implantation is performed on the second region 104, An N-type extension diffusion layer 145 is formed. The ion implantation may be performed under the same conditions as the steps shown in the embodiment.

次に、レジスト膜１７８を除去した後、図１０（ｂ）に示すように、第２の領域１０４を覆い第１の領域１０３を露出するレジスト膜１７９を形成した後、第１の領域１０３にイオン注入を行い、第１のＮ型エクステンション拡散層１３５を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。   Next, after removing the resist film 178, as shown in FIG. 10B, a resist film 179 that covers the second region 104 and exposes the first region 103 is formed, and then the first region 103 is formed. Ion implantation is performed to form a first N-type extension diffusion layer 135. The ion implantation may be performed under the same conditions as the steps shown in the embodiment.

次に、レジスト膜１７９を除去した後、図１０（ｃ）に示すように、第４の絶縁膜１６１の上に第１の絶縁膜１５１及び第２の絶縁膜１５２を順次形成する。   Next, after removing the resist film 179, a first insulating film 151 and a second insulating film 152 are sequentially formed on the fourth insulating film 161 as shown in FIG.

次に、図１１（ａ）に示すように、第１の領域１０３を露出し第２の領域１０４を覆うレジスト膜１７３を形成し、第２の絶縁膜１５２における第１の領域１０３に形成された部分を除去する。第２の絶縁膜１５２のエッチングは、一実施形態において示した工程と同様の条件で行えばよい。   Next, as shown in FIG. 11A, a resist film 173 that exposes the first region 103 and covers the second region 104 is formed, and is formed in the first region 103 in the second insulating film 152. Remove the part. Etching of the second insulating film 152 may be performed under the same conditions as in the steps described in one embodiment.

次に、レジスト膜１７３を除去した後、図１１（ｂ）に示すように、第１の領域１０３及び第２の領域１０４に第３の絶縁膜１５３を形成する。   Next, after removing the resist film 173, a third insulating film 153 is formed in the first region 103 and the second region 104 as shown in FIG.

次に、図１１（ｃ）に示すように、第２の絶縁膜１５２及び第３の絶縁膜１５３を全面エッチバックし、第１の外側サイドウォール１３６及び第２の外側サイドウォール１４６を形成する。第２の絶縁膜１５２及び第３の絶縁膜１５３のエッチングは、一実施形態において示した工程と同様の条件で行えばよい。   Next, as shown in FIG. 11C, the second insulating film 152 and the third insulating film 153 are etched back to form the first outer side wall 136 and the second outer side wall 146. . Etching of the second insulating film 152 and the third insulating film 153 may be performed under the same conditions as in the steps described in one embodiment.

次に、図１２（ａ）に示すように、第１の絶縁膜１５１の露出部分をエッチングし、この後、第４の絶縁膜１６１の露出部分をエッチングする。これにより、第１の絶縁膜１５１及び第４の絶縁膜１６１を有する第１の内側サイドウォール１３７と、第１の絶縁膜１５１及び第４の絶縁膜１６１を有する第２の内側サイドウォール１４７を形成する。第１の絶縁膜１５１のエッチングは一実施形態において示した工程と同様の条件で行えばよい。第４の絶縁膜１６１のエッチングは、例えば下部１周波のＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ8、Ａｒ及びＯ2をそれぞれ２２ｓｃｃｍ、１５００ｓｃｃｍ及び４ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を３０ｍＴｏｒｒとし、高周波電力を２５０Ｗとし、基板温度を２０℃として行えばよい。 Next, as shown in FIG. 12A, the exposed portion of the first insulating film 151 is etched, and then the exposed portion of the fourth insulating film 161 is etched. Accordingly, the first inner sidewall 137 having the first insulating film 151 and the fourth insulating film 161 and the second inner sidewall 147 having the first insulating film 151 and the fourth insulating film 161 are formed. Form. The etching of the first insulating film 151 may be performed under the same conditions as in the process described in one embodiment. The fourth insulating film 161 is etched by using, for example, a lower one-frequency RIE etching apparatus, and supplying C 4 F 8 , Ar, and O 2 as etching gases into the chamber at flow rates of 22 sccm, 1500 sccm, and 4 sccm, respectively. The pressure in the chamber may be 30 mTorr, the high-frequency power is 250 W, and the substrate temperature is 20 ° C.

次に、図１２（ｂ）に示すように、第１のゲート電極１３４及び第１のサイドウォール１３８をマスクとして第１の領域１０３にイオン注入を行い、第２のゲート電極１４４及び第２のサイドウォール１４８をマスクとして第２の領域１０４にイオン注入を行う。これにより、第１のＮ型ソースドレイン拡散層１３９及び第２のＮ型ソースドレイン拡散層１４９を形成する。イオン注入は、一実施形態において示した工程と同様の条件で行えばよい。この後、第１のＮ型ソースドレイン拡散層１３９、第２のＮ型ソースドレイン拡散層１４９、第１のゲート電極１３４及び第２のゲート電極１４４の上部にシリサイド層１０７を形成すればよい。   Next, as illustrated in FIG. 12B, ion implantation is performed on the first region 103 using the first gate electrode 134 and the first sidewall 138 as a mask, and the second gate electrode 144 and the second gate electrode 138. Ions are implanted into the second region 104 using the sidewall 148 as a mask. As a result, a first N-type source / drain diffusion layer 139 and a second N-type source / drain diffusion layer 149 are formed. The ion implantation may be performed under the same conditions as the steps shown in the embodiment. Thereafter, the silicide layer 107 may be formed on the first N-type source / drain diffusion layer 139, the second N-type source / drain diffusion layer 149, the first gate electrode 134, and the second gate electrode 144.

なお、第２変形例と同様にして、まず図１３（ａ）に示すように第１の外側サイドウォール１３６を形成し、続いて図１３（ｂ）に示すように第２の外側サイドウォール１４６を形成してもよい。   As in the second modification, first, the first outer sidewall 136 is formed as shown in FIG. 13A, and then the second outer sidewall 146 is formed as shown in FIG. 13B. May be formed.

本変形例の半導体装置の製造方法は、一実施形態と同様に、サイドウォールの幅を自由に設定することが可能である。また、第１のゲート絶縁膜１３３にサイドエッチが生じず、信頼性が高いトランジスタを形成することができる。さらに、シリサイド層１０７を形成する際に接合リークが生じるおそれがない。   In the method for manufacturing a semiconductor device according to this modification, the width of the sidewall can be freely set as in the embodiment. Further, side etching is not generated in the first gate insulating film 133, so that a highly reliable transistor can be formed. Furthermore, there is no possibility that junction leakage will occur when the silicide layer 107 is formed.

本変形例の半導体装置の製造方法は、エクステンション拡散層を形成する際に第４の絶縁膜が形成されているため、ショートチャネル効果を低減することができる。   In the manufacturing method of the semiconductor device according to this modification, the short channel effect can be reduced because the fourth insulating film is formed when the extension diffusion layer is formed.

また、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間にシリコン酸化膜からなる第４の絶縁膜が形成されている。シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜とが直接接すると、ゲート絶縁膜と第１の絶縁膜との界面近傍に界面準位が形成されホットキャリア及びＮＢＴＩ（Negative bias temperature instability）等の信頼性を低下させる問題が発生するおそれがある。本変形例においては、シリコン酸化膜からなるオフセットスペーサが、シリコン窒化膜からなる第１の絶縁膜とゲート絶縁膜との間に形成されているため、このような問題は発生しない。   A fourth insulating film made of a silicon oxide film is formed between the first insulating film made of the silicon nitride film and the gate insulating film. When the first insulating film made of a silicon nitride film and the gate insulating film are in direct contact with each other, an interface state is formed in the vicinity of the interface between the gate insulating film and the first insulating film, and hot carriers and NBTI (Negative bias temperature instability) are formed. There is a possibility that a problem of lowering reliability may occur. In this modification, the offset spacer made of the silicon oxide film is formed between the first insulating film made of the silicon nitride film and the gate insulating film, so that such a problem does not occur.

一実施形態及びその変形例において、第１のトランジスタが低耐圧用トランジスタであり、第２のトランジスタが高耐圧用トランジスタである例を示した。例示したゲート電極のサイズ及びサイドウォールの幅等は、第１のトランジスタの動作電圧が１．８Ｖであり、第２のトランジスタの動作電圧が５Ｖである場合に好適である。但し、第１のトランジスタ及び第２のトランジスタの動作電圧はこれに限らない。第１のトランジスタ及び第２のトランジスタの動作電圧は、第２のトランジスタの方が第１のトランジスタよりも高ければ、それぞれ任意に設定してかまわない。例えば、第１のトランジスタの動作電圧を１．１Ｖ〜２Ｖ程度の範囲とし、第２のトランジスタの動作電圧を３．３Ｖ〜７Ｖ程度の範囲としてもよい。また、動作電圧が異なる３種類以上のトランジスタを形成する場合にも、一実施形態及びその変形例において示した製造方法を適用することができる。   In one embodiment and its modification, an example in which the first transistor is a low breakdown voltage transistor and the second transistor is a high breakdown voltage transistor has been described. The size of the gate electrode, the width of the sidewall, and the like exemplified are suitable when the operating voltage of the first transistor is 1.8V and the operating voltage of the second transistor is 5V. However, the operating voltages of the first transistor and the second transistor are not limited to this. The operating voltages of the first transistor and the second transistor may be arbitrarily set as long as the second transistor is higher than the first transistor. For example, the operating voltage of the first transistor may be in the range of about 1.1V to 2V, and the operating voltage of the second transistor may be in the range of about 3.3V to 7V. In addition, even when three or more types of transistors having different operating voltages are formed, the manufacturing method shown in the embodiment and its modification can be applied.

一実施形態及びその変形例において、第１のトランジスタのゲート長を１８０ｎｍとし、第２のトランジスタのゲート長を６００ｎｍとした。しかし、第２のトランジスタのゲート長が第１のトランジスタのゲート長よりも長ければ、第１のトランジスタ及び第２のトランジスタのゲート長は任意に設定してかまわない。例えば、第１のトランジスタのゲート長は３０ｎｍ〜１８０ｎｍ程度の範囲とし、第２のトランジスタのゲート長は２００ｎｍ〜７００ｎｍ程度の範囲としてもよい。   In one embodiment and its modification, the gate length of the first transistor is 180 nm, and the gate length of the second transistor is 600 nm. However, if the gate length of the second transistor is longer than the gate length of the first transistor, the gate lengths of the first transistor and the second transistor may be arbitrarily set. For example, the gate length of the first transistor may be in the range of about 30 nm to 180 nm, and the gate length of the second transistor may be in the range of about 200 nm to 700 nm.

一実施形態及びその変形例において、Ｎ型ＭＩＳＴトランジスタを形成する例を示したが、Ｐ型ＭＩＳトランジスタを形成する場合にも、一実施形態及びその変形例において示した製造方法を適用することができる。また、半導体基板上にＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを混在させて形成してもよい。この場合、サイドウォール幅が互いに異なるＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタを形成してもよい。   Although an example in which an N-type MIS transistor is formed is shown in one embodiment and its modification, the manufacturing method shown in one embodiment and its modification can also be applied when forming a P-type MIS transistor. it can. Further, an N-type MIS transistor and a P-type MIS transistor may be mixed on the semiconductor substrate. In this case, an N-type MIS transistor and a P-type MIS transistor having different sidewall widths may be formed.

一実施形態及びその変形例において、第１のゲート絶縁膜及び第２のゲート絶縁膜はシリコン酸化膜としたが、他の絶縁膜を用いてもよい。また、第１のゲート電極及び第２のゲート電極をポリシリコンゲート電極としたが、他の材料からなるゲート電極としてもよい。   In one embodiment and its modification, the first gate insulating film and the second gate insulating film are silicon oxide films, but other insulating films may be used. Further, although the first gate electrode and the second gate electrode are polysilicon gate electrodes, they may be gate electrodes made of other materials.

一実施形態及びその変形例において、第１の絶縁膜をシリコン窒化膜とし、第２の絶縁膜及び第３の絶縁膜をシリコン酸化膜としたが、第１の絶縁膜と第２の絶縁膜とが互いに異なる材料からなり、第２の絶縁膜と第３の絶縁膜とが同一の材料からなる構成であれば、他の材料を用いてもよい。   In one embodiment and the modification thereof, the first insulating film is a silicon nitride film, and the second insulating film and the third insulating film are silicon oxide films. However, the first insulating film and the second insulating film are used. Other materials may be used as long as the second insulating film and the third insulating film are made of the same material.

第２の絶縁膜及び第３の絶縁膜を除去して外側サイドウォールを形成する工程において、第１の絶縁膜と第２の絶縁膜及び第３の絶縁膜とのエッチング選択比を５程度に設定する例を示したが、エッチング選択比はこの値に限らない。エッチング選択比は大きい方が好ましいが、エッチング選択比と第２の絶縁膜及び第３の絶縁膜の膜厚とに応じて第１の絶縁膜が残存するように第１の絶縁膜の膜厚を設定すれば、エッチング選択比が２程度であっても問題ない。例えば、第２の絶縁膜の厚さを２０ｎｍ及び第３の絶縁膜の厚さが５０ｎｍであり、オーバーエッチ量が２０％である場合、エッチング量は８４ｎｍとなる。このため、低耐圧領域においては、第１の絶縁膜の換算エッチング量は６４ｎｍとなる。従って、エッチング選択比が２の場合には、第１の絶縁膜の膜厚は３５ｎｍ程度あれば十分である。   In the step of forming the outer sidewall by removing the second insulating film and the third insulating film, the etching selectivity between the first insulating film, the second insulating film, and the third insulating film is set to about 5. Although an example of setting is shown, the etching selectivity is not limited to this value. Although it is preferable that the etching selection ratio is large, the film thickness of the first insulating film is such that the first insulating film remains in accordance with the etching selection ratio and the film thicknesses of the second insulating film and the third insulating film. Is set, there is no problem even if the etching selectivity is about 2. For example, when the thickness of the second insulating film is 20 nm, the thickness of the third insulating film is 50 nm, and the overetch amount is 20%, the etching amount is 84 nm. For this reason, in the low withstand voltage region, the converted etching amount of the first insulating film is 64 nm. Therefore, when the etching selectivity is 2, it is sufficient that the thickness of the first insulating film is about 35 nm.

本発明に係る半導体装置の製造方法は、素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成でき、特にサイドウォールの幅が異なる複数のトランジスタを有する半導体装置の製造方法等として有用である。   The method of manufacturing a semiconductor device according to the present invention can accurately form a plurality of transistors having different sidewall widths on a substrate without causing etching of an element isolation region, and in particular, a plurality of transistors having different sidewall widths. This is useful as a method for manufacturing a semiconductor device having the same.

１０１ 基板
１０２ 素子分離領域
１０３ 第１の領域
１０４ 第２の領域
１０７ シリサイド層
１３１ 第１のＰウェル
１３３ 第１のゲート絶縁膜
１３４ 第１のゲート電極
１３５ 第１のＮ型エクステンション拡散層
１３６ 第１の外側サイドウォール
１３７ 第１の内側サイドウォール
１３８ 第１のサイドウォール
１３９ 第１のＮ型ソースドレイン拡散層
１４１ 第２のＰウェル
１４３ 第２のゲート絶縁膜
１４４ 第２のゲート電極
１４５ 第２のＮ型エクステンション拡散層
１４６ 第２の外側サイドウォール
１４７ 第２の内側サイドウォール
１４８ 第２のサイドウォール
１４９ 第２のＮ型ソースドレイン拡散層
１５１ 第１の絶縁膜
１５２ 第２の絶縁膜
１５３ 第３の絶縁膜
１６１ 第４の絶縁膜
１６２ オフセットスペーサ
１７１ レジスト膜
１７２ レジスト膜
１７３ レジスト膜
１７４ レジスト膜
１７５ レジスト膜
１７６ レジスト膜
１７７ レジスト膜
１７８ レジスト膜
５０２ 素子分離領域
５０３ 第１の領域
５０４ 第２の領域
５１１ 酸化膜
５３６ サイドウォール
５４７ サイドウォール 101 Substrate 102 Element isolation region 103 First region 104 Second region 107 Silicide layer 131 First P well 133 First gate insulating film 134 First gate electrode 135 First N-type extension diffusion layer 136 First Outer side wall 137 first inner side wall 138 first side wall 139 first N-type source / drain diffusion layer 141 second P well 143 second gate insulating film 144 second gate electrode 145 second gate electrode 145 N-type extension diffusion layer 146 Second outer side wall 147 Second inner side wall 148 Second side wall 149 Second N-type source / drain diffusion layer 151 First insulating film 152 Second insulating film 153 Third Insulating film 161 Fourth insulating film 162 Offset spacer 171 Resist film 172 Resist film 173 Resist film 174 Resist film 175 Resist film 176 Resist film 177 Resist film 178 Resist film 502 Element isolation region 503 First region 504 Second region 511 Oxide film 536 Side wall 547 Side wall

Claims (12)

基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、
前記第１の領域において前記基板の上に第１のゲート絶縁膜を介在させて第１のゲート電極を形成し、前記第２の領域において前記基板の上に第２のゲート絶縁膜を介在させて第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極及び第２のゲート電極を覆うように、第１の絶縁膜及び第２の絶縁膜を順次形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の絶縁膜における前記第１の領域の上に形成された部分を除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記基板の上に第３の絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第２の絶縁膜及び第３の絶縁膜をエッチバックすることにより、前記第１のゲート電極の側面上に前記第３の絶縁膜からなる第１の外側サイドウォールを形成し、前記第２のゲート電極の側面上に前記第２の絶縁膜及び第３の絶縁膜からなる第２の外側サイドウォールを形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１の絶縁膜における前記第１の外側サイドウォール及び第２の外側サイドウォールに覆われていない部分を除去することにより、前記第１のゲート電極の側面上に第１の内側サイドウォールを形成し、前記第２のゲート電極の側面上に第２の内側サイドウォールを形成する工程（ｇ）とを備え、
前記第２のゲート電極は、前記第１のゲート電極よりもゲート長が長く、
前記第１の絶縁膜と前記第２の絶縁膜とは、互いに異なる材料からなり、
前記第２の絶縁膜と前記第３の絶縁膜とは、同一の材料からなることを特徴とする半導体装置の製造方法。 Forming a first region and a second region separated from each other by an element isolation region on the substrate;
A first gate insulating film is formed on the substrate in the first region to form a first gate electrode, and a second gate insulating film is formed on the substrate in the second region. Forming a second gate electrode (b),
A step (c) of sequentially forming a first insulating film and a second insulating film so as to cover the first gate electrode and the second gate electrode;
A step (d) of removing a portion of the second insulating film formed on the first region after the step (c);
A step (e) of forming a third insulating film on the substrate after the step (d);
After the step (e), by etching back the second insulating film and the third insulating film, the first outer side made of the third insulating film on the side surface of the first gate electrode. Forming a sidewall, and forming a second outer sidewall made of the second insulating film and the third insulating film on a side surface of the second gate electrode;
After the step (f), by removing a portion of the first insulating film that is not covered with the first outer sidewall and the second outer sidewall, the side surface of the first gate electrode is removed. Forming a first inner sidewall on the second gate electrode, and forming a second inner sidewall on the side surface of the second gate electrode;
The second gate electrode has a longer gate length than the first gate electrode,
The first insulating film and the second insulating film are made of different materials,
The method for manufacturing a semiconductor device, wherein the second insulating film and the third insulating film are made of the same material. 前記工程（ｄ）では、ウエットエッチングにより前記第２の絶縁膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (d), the second insulating film is removed by wet etching. 前記第１の絶縁膜はシリコン窒化膜であり、
前記第２の絶縁膜及び第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。 The first insulating film is a silicon nitride film;
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second insulating film and the third insulating film are silicon oxide films. 前記第１の外側サイドウォールは、前記第２の外側サイドウォールよりも幅が狭いことを特徴とする請求項１に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the first outer sidewall is narrower than the second outer sidewall. 前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が薄いことを特徴とする請求項１に記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the first gate insulating film is thinner than the second gate insulating film. 前記第１の領域は、第１のトランジスタの形成領域であり、
前記第２の領域は、第２のトランジスタの形成領域であり、
前記第１のトランジスタは、電源電圧が１．１Ｖ以上且つ２．０Ｖ以下であり、
前記第２のトランジスタは、電源電圧が３．３Ｖ以上且つ７．０Ｖ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。 The first region is a formation region of a first transistor;
The second region is a formation region of a second transistor,
The first transistor has a power supply voltage of 1.1 V or more and 2.0 V or less,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second transistor has a power supply voltage of 3.3 V or more and 7.0 V or less. 前記第１のゲート電極は、ゲート長が３０ｎｍ以上且つ１８０ｎｍ以下であり、
前記第２のゲート電極は、ゲート長が２００ｎｍ以上且つ７００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。 The first gate electrode has a gate length of 30 nm or more and 180 nm or less,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second gate electrode has a gate length of not less than 200 nm and not more than 700 nm. 前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、前記基板の上に第４の絶縁膜を形成する工程（ｈ）をさらに備え、
前記工程（ｇ）において、前記第１の絶縁膜の露出部分を除去した後、前記第４の絶縁膜の露出部分を除去することを特徴とする請求項１に記載の半導体装置の製造方法。 A step (h) of forming a fourth insulating film on the substrate after the step (b) and before the step (c);
2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step (g), after the exposed portion of the first insulating film is removed, the exposed portion of the fourth insulating film is removed. 前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、
前記基板の上に第４の絶縁膜を形成する工程（ｈ）と、
前記第４の絶縁膜を選択的に除去することにより前記第１のゲート電極及び第２のゲート電極の側面上にオフセットスペーサを形成する工程（ｉ）とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。 After step (b) and before step (c),
Forming a fourth insulating film on the substrate (h);
And (i) forming an offset spacer on side surfaces of the first gate electrode and the second gate electrode by selectively removing the fourth insulating film. A method for manufacturing a semiconductor device according to claim 1. 前記第４の絶縁膜はシリコン酸化膜であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 8, wherein the fourth insulating film is a silicon oxide film. 前記工程（ｆ）は、
前記第１の絶縁膜における前記第１のゲート電極の上に形成された部分が露出するまで前記第２の絶縁膜及び前記第３の絶縁膜を除去する工程（ｆ１）と、
前記工程（ｆ１）よりも後に、前記第１の絶縁膜における前記第２のゲート電極の上に形成された部分が露出するまで、前記第２の絶縁膜及び前記第３の絶縁膜における前記第２の領域の上に形成された部分を除去する工程（ｆ２）とを含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。 The step (f)
Removing the second insulating film and the third insulating film until a portion of the first insulating film formed on the first gate electrode is exposed (f1);
After the step (f1), the first insulating film in the second insulating film and the third insulating film is exposed until a portion of the first insulating film formed on the second gate electrode is exposed. The method for manufacturing a semiconductor device according to claim 1, further comprising: a step (f2) of removing a portion formed on the second region. 基板の第１の領域に形成された第１のトランジスタ及び第２の領域に形成された第２のトランジスタを備え、
前記第１のトランジスタは、
前記基板の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１の内側サイドウォールと、
前記第１の内側サイドウォールの上に形成された第１の外側サイドウォールとを有し、
前記第２のトランジスタは、
前記基板の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２の内側サイドウォールと、
前記第２の内側サイドウォールの上に形成された第２の外側サイドウォールとを有し、
前記第１の内側サイドウォール及び第２の内側サイドウォールと前記第１の外側サイドウォール及び第２の外側サイドウォールとは、互いに異なる材料からなり、
前記第１の外側サイドウォールは、単層膜からなり、
前記第２の外側サイドウォールは、積層膜からなることを特徴とする半導体装置。 A first transistor formed in a first region of the substrate and a second transistor formed in a second region;
The first transistor includes:
A first gate electrode formed on the substrate with a first gate insulating film interposed;
A first inner sidewall formed on a side surface of the first gate electrode;
A first outer sidewall formed on the first inner sidewall;
The second transistor is
A second gate electrode formed on the substrate with a second gate insulating film interposed therebetween;
A second inner sidewall formed on a side surface of the second gate electrode;
A second outer sidewall formed on the second inner sidewall,
The first inner side wall and the second inner side wall and the first outer side wall and the second outer side wall are made of different materials,
The first outer sidewall is a single layer film,
The semiconductor device according to claim 1, wherein the second outer side wall is made of a laminated film.
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