JP2012079930A - Variable resistive element and nonvolatile semiconductor memory device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a variable resistive element capable of relaxing a restriction on an electrode material and easily being produced, and a nonvolatile semiconductor memory device having the variable resistive element.SOLUTION: A variable resistive element 2 is configured such that a resistance change layer 13 and a low resistance layer 14 contacting with a second electrode are held between a first electrode 12a and the second electrode 14. The low resistance layer 14 is an oxide film of a metal element same as a metal oxide film forming the resistance change layer 13, and is resistance-lowering processed such that its resistive value becomes lower than that of the resistance change layer. The low resistive layer 14, for example, is formed by doping impurities into the metal oxide film and by increasing a carrier concentration. Alternatively in the case where the low resistive layer 14 is an n-type metal oxide, the low resistive layer 14 is formed by increasing an oxygen deficiency concentration in the metal oxide film than that of the resistance change layer 13.

Description

本発明は、第１電極、第２電極、及び、当該両電極間に金属酸化物からなる層を可変抵抗体として挟持し構成される不揮発性の可変抵抗素子、並びに当該可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。   The present invention relates to a non-volatile variable resistance element configured by sandwiching a first electrode, a second electrode, and a layer made of a metal oxide as a variable resistor between the two electrodes, and the variable resistance element for information The present invention relates to a nonvolatile semiconductor memory device used for storage.

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。   In recent years, various devices such as FeRAM (Ferroelectric RAM), MRAM (Magnetic RAM), PRAM (Phase Change RAM), etc. as next-generation non-volatile random access memory (NVRAM) capable of high-speed operation instead of flash memory. A structure has been proposed, and intense development competition has been conducted from the viewpoint of high performance, high reliability, low cost, and process consistency.

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図１１に示す。   For these existing technologies, a resistive non-volatile memory RRAM (Resistive Random Access Memory) (registered trademark) using a variable resistive element whose electric resistance reversibly changes by applying a voltage pulse has been proposed. This configuration is shown in FIG.

図１１に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。   As shown in FIG. 11, the variable resistance element of the conventional configuration has a structure in which a lower electrode 103, a variable resistor 102, and an upper electrode 101 are sequentially stacked, and a voltage is applied between the upper electrode 101 and the lower electrode 103. By applying a pulse, the resistance value can be reversibly changed. A novel nonvolatile semiconductor memory device can be realized by reading a resistance value that changes by this reversible resistance change operation (hereinafter referred to as “switching operation”).

この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ１Ｒ型メモリセルの構成例を図１２に示す。   In this nonvolatile semiconductor memory device, a plurality of memory cells including variable resistance elements are arranged in a matrix in the row direction and the column direction to form a memory cell array, and data is written to each memory cell in the memory cell array. Peripheral circuits for controlling erase and read operations are arranged. As this memory cell, one memory cell is composed of one select transistor T and one variable resistance element R (referred to as “1T1R type”) because of the difference in the components. There is a memory cell or the like composed of only one variable resistance element R (referred to as “1R type”). Among these, FIG. 12 shows a configuration example of a 1T1R type memory cell.

図１２は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。   FIG. 12 is an equivalent circuit diagram showing a configuration example of a memory cell array including 1T1R type memory cells. The gate of the selection transistor T of each memory cell is connected to the word lines (WL1 to WLn), and the source of the selection transistor T of each memory cell is connected to the source lines (SL1 to SLn) (n is a natural number). . One electrode of the variable resistance element R for each memory cell is connected to the drain of the selection transistor T, and the other electrode of the variable resistance element R is connected to the bit lines (BL1 to BLm) (m Is a natural number). The word lines WL1 to WLn are connected to the word line decoder 106, the source lines SL1 to SLn are connected to the source line decoder 107, and the bit lines BL1 to BLm are connected to the bit line decoder 105, respectively. Yes. A specific bit line, word line, and source line for write, erase, and read operations to a specific memory cell in the memory cell array 104 are selected according to an address input (not shown).

このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。   As described above, the selection transistor T and the variable resistance element R are arranged in series, so that the transistor of the memory cell selected by the change in the potential of the word line is turned on, and the memory selected by the change in the potential of the bit line. The cell can be selectively written or erased only to the variable resistance element R of the cell.

図１３は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１３１内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。   FIG. 13 is an equivalent circuit diagram illustrating a configuration example of a 1R type memory cell. Each memory cell includes only the variable resistance element R, and one electrode of the variable resistance element R is connected to the word lines (WL1 to WLn) and the other electrode is connected to the bit lines (BL1 to BLm). The word lines WL1 to WLn are connected to the word line decoder 106, and the bit lines BL1 to BLm are connected to the bit line decoder 105, respectively. A specific bit line and word line for writing, erasing and reading operations to specific memory cells in the memory cell array 131 are selected in accordance with an address input (not shown).

上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜が用いられている。 In the variable resistance element R described above, as a variable resistance material used as a variable resistor, by applying a voltage pulse to a perovskite material known for a super-giant magnetoresistance effect by, for example, Shangquing Liu or Alex Ignatiev of the University of Houston, USA Methods for reversibly changing the electrical resistance are disclosed in Patent Document 1 and Non-Patent Document 1 below. Although this method uses a perovskite material known for its giant magnetoresistance effect, a resistance change of several orders of magnitude appears even at room temperature without applying a magnetic field. In the element structure exemplified in Patent Document 1, a praseodymium / calcium / manganese oxide Pr 1-x Ca x MnO 3 (PCMO) film, which is a perovskite oxide, is used as a variable resistor material.

又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。 Other variable resistor materials include oxides of transition metal elements such as titanium oxide (TiO 2 ) films, nickel oxide (NiO) films, zinc oxide (ZnO) films, and niobium oxide (Nb 2 O 5 ) films. It is known from Non-Patent Document 2 and Non-Patent Document 3 that it exhibits reversible resistance change.

また、上述の可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。   In addition, the above-described variable resistance element exhibits conductivity of an n-type or p-type semiconductor by forming an impurity level due to oxygen defects in the metal oxide in the band gap. Further, it has been confirmed that the resistance change is a state change in the vicinity of the electrode interface.

米国特許第６２０４１３９号明細書US Pat. No. 6,204,139

Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年Liu, S .; Q. In addition, “Electrical-pulse-induced reversible resistance change effect in magnetosensitive films”, Applied Physics Letter, Vol. 76, pp. 2749-2751, 2000 Ｈ．Ｐａｇｎｉａほか、“Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年H. Pagna, et al., “Bistable Switching in Electroformed Metal-Insulator-Metal Devices”, Phys. Stat. Sol. (A), vol. 108, pp. 11-65, 1988 Ｂａｅｋ，Ｉ．Ｇ．ほか、“Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ”，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年Baek, I. et al. G. In addition, “Highly Scalable Non-volatile Resistive Memory Using Simple Binary Oxide Driven Asymmetric Universal Voltage Pulses”, IEDM 04, p. 587-590, 2004

このような遷移金属酸化物を可変抵抗体とする可変抵抗素子の抵抗スイッチングを安定に行うためには、可変抵抗体材料に応じて、適宜、電極材料を選択する必要がある。これは即ち、可変抵抗体材料に応じて、可変抵抗素子の電極として利用可能な電極材料の組み合わせが制限されるということを意味する。   In order to stably perform resistance switching of a variable resistance element using such a transition metal oxide as a variable resistor, it is necessary to appropriately select an electrode material according to the variable resistor material. This means that combinations of electrode materials that can be used as electrodes of variable resistance elements are limited depending on the variable resistor material.

可変抵抗素子を高集積メモリに適用するには、製造プロセス上使いやすい材料で構成されることが望ましい。しかしながら、上述の通り、利用可能な電極材料が可変抵抗体材料に応じて制約を受けるため、必ずしも製造プロセス上使いやすい材料となっているわけではないという問題があった。   In order to apply the variable resistance element to a highly integrated memory, it is desirable to use a material that is easy to use in the manufacturing process. However, as described above, the electrode material that can be used is restricted depending on the variable resistor material, so that there is a problem that the material is not necessarily easy to use in the manufacturing process.

金属酸化物を可変抵抗体とする可変抵抗素子においては、Ｐｔ、Ｒｕ、Ｉｒ等の貴金属電極での動作報告が多いが、こういった材料は、高集積メモリを実現するための微細加工が困難であるか、或いは、材料そのものが高価であるといった問題がある。更に、半導体プロセスで一般的に用いられている電極材料であっても、その材料が微細凹形状への埋め込みが容易か否かによって、可変抵抗素子の構造設計の自由度が全く異なってくる。微細凹形状への埋め込みが容易である電極材料であれば、埋め込みプラグ電極として用いることもできるし、当然、平坦表面へ成膜してエッチング加工する電極としても用いることができる。つまり、可変抵抗素子を構成する２つの電極材料のうちの一方を、上部電極にするか、下部電極にするかを自由に選択できる。これは、下地ＣＭＯＳ回路と可変抵抗素子との接続を、素子特性を最大限生かせるように選択できることを意味する。   There are many reports of operation with noble metal electrodes such as Pt, Ru, and Ir in variable resistance elements using metal oxide as a variable resistor, but such materials are difficult to be microfabricated to realize highly integrated memories. Or the material itself is expensive. Furthermore, even if an electrode material is generally used in a semiconductor process, the degree of freedom in structural design of the variable resistance element is completely different depending on whether or not the material can be easily embedded in a fine concave shape. Any electrode material that can be easily embedded in a fine concave shape can be used as an embedded plug electrode, and of course, it can also be used as an electrode that is formed and etched on a flat surface. That is, it is possible to freely select whether one of the two electrode materials constituting the variable resistance element is the upper electrode or the lower electrode. This means that the connection between the underlying CMOS circuit and the variable resistance element can be selected so as to maximize the element characteristics.

上記の従来技術における問題点を鑑み、本発明は、可変抵抗素子として利用可能な電極材料と可変抵抗体材料の条件を緩和し、製造しやすい構成の可変抵抗素子を提供することをその目的とする。更に、当該可変抵抗素子を備え、製造が容易な不揮発性半導体記憶装置を提供することをその目的とする。   In view of the problems in the above-described prior art, it is an object of the present invention to provide a variable resistance element having a configuration that is easy to manufacture by relaxing the conditions of an electrode material and a variable resistance material that can be used as a variable resistance element. To do. It is another object of the present invention to provide a nonvolatile semiconductor memory device that includes the variable resistance element and is easy to manufacture.

上記目的を達成するための本発明に係る可変抵抗素子は、第１電極と第２電極の間に金属酸化物膜が複数層、積層されてなる可変抵抗素子であって、前記金属酸化物膜の少なくとも２層は、前記第１電極側の抵抗変化層、及び、前記第２電極と前記抵抗変化層との間に挿入される、前記抵抗変化層を構成する金属酸化膜と同一の金属元素の酸化膜であって且つその抵抗値を前記抵抗変化層よりも低抵抗化する処理がされた低抵抗層であることを第１の特徴とする。   In order to achieve the above object, a variable resistance element according to the present invention is a variable resistance element in which a plurality of metal oxide films are laminated between a first electrode and a second electrode, and the metal oxide film At least two layers are the same metal element as the resistance change layer on the first electrode side, and the metal oxide film constituting the resistance change layer inserted between the second electrode and the resistance change layer The first characteristic is that the oxide film is a low-resistance layer that has been subjected to a treatment for making its resistance value lower than that of the variable resistance layer.

更に、本発明に係る可変抵抗素子は、上記第１の特徴に加えて、前記低抵抗層は、前記第２電極とオーミック接触していることを第２の特徴とする。   Furthermore, in addition to the first feature, the variable resistance element according to the present invention has a second feature that the low resistance layer is in ohmic contact with the second electrode.

更に、本発明に係る可変抵抗素子は、上記何れかの特徴に加えて、前記抵抗変化層、及び、前記低抵抗層が、共にｎ型の金属酸化物で構成されていることを第３の特徴とする。   Furthermore, the variable resistance element according to the third aspect of the invention is characterized in that, in addition to any of the above features, the resistance change layer and the low resistance layer are both made of an n-type metal oxide. Features.

更に、本発明に係る可変抵抗素子は、上記第３の特徴に加えて、前記低抵抗層を構成する金属酸化物膜の膜中の酸素欠損濃度が、前記抵抗変化層を構成する金属酸化物膜の膜中の酸素欠損濃度よりも高いことを第４の特徴とする。   Furthermore, in addition to the third feature described above, the variable resistance element according to the present invention is such that the oxygen deficiency concentration in the metal oxide film constituting the low resistance layer is the metal oxide constituting the resistance change layer. The fourth feature is that the concentration is higher than the oxygen deficiency concentration in the film.

更に、本発明に係る可変抵抗素子は、上記第１乃至第３の何れかの特徴に加えて、前記低抵抗層が、前記抵抗変化層を構成する金属酸化物を構成する元素とは異なる不純物元素を含むことを第５の特徴とする。   Furthermore, in the variable resistance element according to the present invention, in addition to any of the first to third features, the low resistance layer is an impurity different from an element constituting the metal oxide constituting the resistance change layer. The fifth feature is that it contains an element.

更に、本発明に係る上記第５の特徴の可変抵抗素子は、前記不純物元素の価数が、前記低抵抗層を構成する金属酸化物を構成する金属元素の価数よりも大きいことが好ましい。   Furthermore, in the variable resistance element according to the fifth feature of the present invention, it is preferable that the valence of the impurity element is larger than the valence of the metal element constituting the metal oxide constituting the low resistance layer.

更に、本発明に係る上記第５の特徴の可変抵抗素子は、前記低抵抗層が、Ｈｆ，Ｚｒ，又はＴｉの何れかの元素の酸化物であり、前記不純物元素としてＮｂ又はＴａ元素を含んで構成されていることが好ましい。   Furthermore, in the variable resistance element having the fifth feature according to the present invention, the low resistance layer is an oxide of any element of Hf, Zr, or Ti, and includes Nb or Ta element as the impurity element. It is preferable that it is comprised.

更に、本発明に係る可変抵抗素子は、前記抵抗変化層が、Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｖ，Ｎｂ，Ｗの何れかの元素の酸化物、またはチタン酸ストロンチウムで構成されていることが好ましい。   Furthermore, in the variable resistance element according to the present invention, the variable resistance layer may be composed of an oxide of any element of Hf, Zr, Ti, Ta, V, Nb, and W, or strontium titanate. preferable.

更に、本発明に係る可変抵抗素子は、前記第１電極の仕事関数が４．５ｅＶ以上であることが好ましい。   Furthermore, in the variable resistance element according to the present invention, the work function of the first electrode is preferably 4.5 eV or more.

更に、本発明に係る可変抵抗素子は、前記第１電極が、Ｔｉ窒化物、Ｔｉ酸窒化物、Ｔａ窒化物、Ｔａ酸窒化物、窒化チタンアルミニウム（ＴｉＡｌＮ）、又は、Ｗ，Ｎｉ，Ｃｏから選択される金属の何れかを含んで構成されていることが好ましい。   Furthermore, in the variable resistance element according to the present invention, the first electrode is made of Ti nitride, Ti oxynitride, Ta nitride, Ta oxynitride, titanium aluminum nitride (TiAlN), or W, Ni, Co. It is preferable that any of the selected metals is included.

更に、本発明に係る可変抵抗素子は、前記第２電極が、前記第１電極と同一の材料で構成されていることが好ましい。   Furthermore, in the variable resistance element according to the present invention, it is preferable that the second electrode is made of the same material as the first electrode.

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記第１乃至第５の何れかの特徴の可変抵抗素子を複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイを備えることを特徴とする。   In order to achieve the above object, a nonvolatile semiconductor memory device according to the present invention includes a memory cell array in which a plurality of variable resistance elements having any one of the first to fifth characteristics are arranged in at least the column direction of the row or column direction. It is characterized by providing.

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第２電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸していることが好ましい。   Furthermore, in addition to the above features, the nonvolatile semiconductor device according to the present invention includes a memory cell array in which the second electrodes extend in the column direction and the variable resistance elements adjacent in the column direction are connected to each other. It is preferable that the low resistance layer extends in the column direction.

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸する場合において、当該列方向に隣接する前記可変抵抗素子間の前記低抵抗層による抵抗が、前記可変抵抗素子の抵抗値の最も高い高抵抗状態の抵抗値よりも高いことが好ましい。   Furthermore, in addition to the above characteristics, the nonvolatile semiconductor device according to the present invention includes a memory cell array in which the first electrodes extend in the column direction and the variable resistance elements adjacent in the column direction are connected to each other. When the low resistance layer extends in the column direction, the resistance of the low resistance layer between the variable resistance elements adjacent in the column direction is the resistance in the high resistance state where the resistance value of the variable resistance element is the highest. Preferably it is higher than the value.

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸する場合において、
前記列方向に隣接する前記可変抵抗素子間の最短距離をＬ、前記列方向に隣接する前記可変抵抗素子間を接続する配線の幅をＷ、前記可変抵抗素子を構成する前記第２電極の径をＦ、前記低抵抗層の厚さをｄ、前記可変抵抗素子の抵抗値の最も低い低抵抗状態の抵抗値をＲＬ、前記高抵抗状態の抵抗値をＲＨとしたとき、
ｄ＜｛（Ｌ／Ｗ）（ＲＬ／ＲＨ）｝１／２・Ｆ
を満たすことが好ましい。 Furthermore, in addition to the above characteristics, the nonvolatile semiconductor device according to the present invention includes a memory cell array in which the first electrodes extend in the column direction and the variable resistance elements adjacent in the column direction are connected to each other. When the low resistance layer extends in the column direction,
L is the shortest distance between the variable resistance elements adjacent in the column direction, W is the width of the wiring connecting the variable resistance elements adjacent in the column direction, and the diameter of the second electrode constituting the variable resistance element F, the thickness of the low resistance layer is d, the resistance value of the variable resistance element in the low resistance state having the lowest resistance value is R L , and the resistance value of the high resistance state is R H.
d <{(L / W) (R L / R H )} 1/2 · F
It is preferable to satisfy.

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸する場合において、
前記ＲＨの前記ＲＬに対する比が１００以上であり、前記ｄ、前記Ｌ、前記Ｗ、前記Ｆが、ｄ＜（Ｌ／Ｗ）１／２・Ｆ／１０を満たすことが好ましい。 Furthermore, in addition to the above characteristics, the nonvolatile semiconductor device according to the present invention includes a memory cell array in which the first electrodes extend in the column direction and the variable resistance elements adjacent in the column direction are connected to each other. When the low resistance layer extends in the column direction,
Preferably, the ratio of R H to R L is 100 or more, and the d, the L, the W, and the F satisfy d <(L / W) 1/2 · F / 10.

本願発明者らは、鋭意研究により、抵抗変化層（可変抵抗体）を第１電極と第２電極で挟持した可変抵抗素子において、二つの電極／酸化物界面のポテンシャルバリヤが抵抗スイッチング特性を大きく左右することを明らかにした。即ち、ポテンシャルバリヤの大きい一方の界面でメモリ機能を持たせ、他方の界面はオーミック接触とするのがよい。   The inventors of the present application have intensively studied that, in a variable resistance element in which a variable resistance layer (variable resistor) is sandwiched between a first electrode and a second electrode, the potential barrier between the two electrodes / oxide interface greatly increases the resistance switching characteristics. Clarified that it depends. That is, it is preferable that one interface having a large potential barrier has a memory function and the other interface is in ohmic contact.

このようにすることで、ポテンシャルバリヤの大きい一方の界面のみがスイッチング界面となり、可変抵抗素子の抵抗スイッチングを安定に行うことが可能になる。   By doing so, only one interface having a large potential barrier becomes a switching interface, and the resistance switching of the variable resistance element can be stably performed.

即ち、スイッチング界面を構成する電極（第１電極）の材料としては、仕事関数の大きな（好ましくは、４．５ｅＶ程度以上の）金属材料を用い、抵抗変化層（可変抵抗体）との接合界面を例えばショットキー接合としてスイッチング界面とする。一方、非スイッチング界面を構成する電極（第２電極）の材料としては、中間的な（好ましくは、４．５ｅＶ程度以下の）仕事関数を有する材料を用い、抵抗変化層（可変抵抗体）との接合界面をオーミック接合として非スイッチング界面とする。   That is, as the material of the electrode (first electrode) constituting the switching interface, a metal material having a large work function (preferably about 4.5 eV or more) is used, and the junction interface with the resistance change layer (variable resistor). Is a switching interface such as a Schottky junction. On the other hand, as the material of the electrode (second electrode) constituting the non-switching interface, a material having an intermediate work function (preferably about 4.5 eV or less) is used, and the resistance change layer (variable resistor) and The junction interface is an ohmic junction and is a non-switching interface.

しかしながら、それでも、仕事関数の制約のため電極材料選択の自由度が低く、製造プロセス上使いやすい材料を利用できない場合が存在する。   However, there are still cases where a material that is easy to use in the manufacturing process cannot be used due to a low degree of freedom in electrode material selection due to work function limitations.

そこで、本発明では、抵抗変化層と第２電極の間に低抵抗層を挿入し、抵抗変化層を低抵抗層を介して第２電極と接触させることで第２電極と抵抗変化層間のオーミックな伝導特性を実現する。低抵抗層は、抵抗変化層を構成する金属酸化膜と同一の金属元素の酸化膜であり、これにより、第２電極と低抵抗層間、及び、低抵抗層と抵抗変化層間の接合を第２電極の仕事関数に依らず、オーミックとすることができる。   Therefore, in the present invention, a low resistance layer is inserted between the resistance change layer and the second electrode, and the resistance change layer is brought into contact with the second electrode through the low resistance layer, whereby the ohmic contact between the second electrode and the resistance change layer is achieved. Realize excellent conduction characteristics. The low resistance layer is an oxide film of the same metal element as the metal oxide film constituting the resistance change layer, whereby the second electrode and the low resistance layer and the junction between the low resistance layer and the resistance change layer are connected to the second resistance layer. It can be ohmic regardless of the work function of the electrode.

当該低抵抗層は、金属酸化膜に不純物をドーピングすることにより形成することができる。或いは、ｎ型の伝導特性を示す金属酸化膜を用いる場合は、成膜条件を調整して意図的に低抵抗層に酸素欠損を導入し、低抵抗層の金属酸化膜の酸素欠損濃度を抵抗変化層の金属酸化膜の酸素欠損濃度よりも高くすることによっても、低抵抗層の形成が可能である。   The low resistance layer can be formed by doping impurities into the metal oxide film. Alternatively, when a metal oxide film exhibiting n-type conductivity is used, oxygen deficiency is intentionally introduced into the low resistance layer by adjusting the film formation conditions, and the oxygen deficiency concentration of the metal oxide film of the low resistance layer is resisted. A low resistance layer can also be formed by increasing the oxygen deficiency concentration of the metal oxide film of the change layer.

尚、低抵抗層の抵抗値の目安としては、抵抗変化層の最も抵抗の低い抵抗状態よりも抵抗値が低くなるように設定することが望ましい。   In addition, as a standard of the resistance value of the low resistance layer, it is desirable to set the resistance value to be lower than the resistance state of the resistance change layer having the lowest resistance.

以上より、本発明により第２電極として用いる材料の選択の自由度が大幅に緩和され、例えば、第２電極を第１電極と同じ材料を用いて構成することが可能になる。   As described above, according to the present invention, the degree of freedom of selection of the material used as the second electrode is greatly relaxed, and for example, the second electrode can be configured using the same material as the first electrode.

従って、本発明に依れば、低抵抗層を抵抗変化層と第２電極の間に挿入することで、可変抵抗素子として利用可能な電極材料と可変抵抗体材料の条件を緩和され、製造が容易な可変抵抗素子、及び、当該可変抵抗素子を備えてなる製造が容易な不揮発性半導体記憶装置が提供される。   Therefore, according to the present invention, by inserting the low resistance layer between the variable resistance layer and the second electrode, the conditions of the electrode material and the variable resistor material that can be used as the variable resistance element can be relaxed, and the manufacturing can be performed. An easy variable resistance element and a nonvolatile semiconductor memory device including the variable resistance element and easy to manufacture are provided.

本発明の可変抵抗素子の構造の一例を示す断面模式図。The cross-sectional schematic diagram which shows an example of the structure of the variable resistance element of this invention. 酸化ハフニウム膜のリアクティブスパッタによる成膜において、成膜雰囲気中の酸素分圧比と抵抗値の関係示す図。The figure which shows the relationship between the oxygen partial pressure ratio in a film-forming atmosphere, and resistance value in the film-forming by the reactive sputtering of a hafnium oxide film. 従来の可変抵抗素子において、第１電極と第２電極の組み合わせに対してスイッチング動作が可能かどうかを示す図。The figure which shows whether switching operation | movement is possible with respect to the combination of the 1st electrode and the 2nd electrode in the conventional variable resistance element. 本発明の可変抵抗素子において、第１電極と第２電極の組み合わせに対してスイッチング動作が可能かどうかを示す図。The variable resistance element of this invention WHEREIN: The figure which shows whether switching operation | movement is possible with respect to the combination of a 1st electrode and a 2nd electrode. 従来の可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。FIG. 7 is a cumulative frequency distribution diagram showing variations in resistance values after setting and after resetting for a conventional variable resistance element. 本発明の可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。The cumulative frequency distribution diagram which shows the dispersion | variation in the resistance value after a set and after a reset about the variable resistance element of this invention. 第１電極と第２電極を同一の材料で構成した本発明の可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。The cumulative frequency distribution figure which shows the dispersion | variation in the resistance value after a set and after a reset about the variable resistance element of this invention which comprised the 1st electrode and the 2nd electrode with the same material. 本発明に係る不揮発性半導体記憶装置の概略の構成を示す回路ブロック図。1 is a circuit block diagram showing a schematic configuration of a nonvolatile semiconductor memory device according to the present invention. 本発明の可変抵抗素子を備えるメモリセルアレイの概略の構造を示す断面図。1 is a cross-sectional view showing a schematic structure of a memory cell array including a variable resistance element according to the present invention. 本発明の可変抵抗素子を備える他のメモリセルアレイの概略の構造を示す断面図。Sectional drawing which shows the general | schematic structure of the other memory cell array provided with the variable resistance element of this invention. 従来構成の可変抵抗素子の素子構造を示す模式図。The schematic diagram which shows the element structure of the variable resistance element of a conventional structure. １Ｔ１Ｒ型メモリセルの一構成例を示す等価回路図。FIG. 3 is an equivalent circuit diagram illustrating a configuration example of a 1T1R type memory cell. １Ｒ型のメモリセルの一構成例を示す等価回路図。3 is an equivalent circuit diagram illustrating a configuration example of a 1R type memory cell. FIG.

〈第１実施形態〉
図１は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１」と称す）において用いる可変抵抗素子２の素子構造を模式的に示す断面図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。 <First Embodiment>
FIG. 1 is a cross-sectional view schematically showing an element structure of a variable resistance element 2 used in a nonvolatile semiconductor memory device according to an embodiment of the present invention (hereinafter, referred to as “present apparatus 1” as appropriate). In the drawings shown below, for the convenience of explanation, the main part is shown with emphasis, and the dimensional ratio of each part of the element may not always match the actual dimensional ratio.

本実施形態では、抵抗変化層としてバンドギャップの大きな絶縁物層である酸化ハフニウム（ＨｆＯＸ）を選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。抵抗変化層として酸化ジルコニウム（ＺｒＯＸ）、酸化チタン（ＴｉＯＸ）、酸化タンタル（ＴａＯＸ）、酸化バナジウム（ＶＯＸ）、酸化ニオブ（ＮｂＯＸ）、酸化タングステン（ＷＯＸ）、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いてもよい。同様に、低抵抗層は、抵抗変化層と同じ金属酸化物で構成され、本実施形態では、酸化ハフニウム膜が用いられる。ただし、低抵抗層の膜厚は、抵抗変化層の抵抗を変化させる動作条件では抵抗が変化しない程度の薄い膜厚に設定する。 In this embodiment, hafnium oxide (HfO x ), which is an insulator layer having a large band gap, is selected and used as the resistance change layer. However, the present invention is not limited to this configuration. Zirconium oxide (ZrO X ), titanium oxide (TiO X ), tantalum oxide (TaO X ), vanadium oxide (VO X ), niobium oxide (NbO X ), tungsten oxide (WO X ), or titanic acid as the resistance change layer Strontium (SrTiO x ) or the like may be used. Similarly, the low resistance layer is made of the same metal oxide as the resistance change layer, and a hafnium oxide film is used in this embodiment. However, the film thickness of the low resistance layer is set to a thin film thickness so that the resistance does not change under the operating condition for changing the resistance of the resistance change layer.

尚、これらの遷移金属酸化物を抵抗変化層として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。このフォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。   When these transition metal oxides are used as the resistance change layer, the initial resistance immediately after the manufacture of the variable resistance element is very high, so that a high resistance state and a low resistance state can be switched by an electrical stress. Before use, a voltage pulse having a voltage amplitude larger than that of a voltage pulse used for a normal rewrite operation and a longer pulse width is applied to a variable resistance element in an initial state immediately after manufacturing to form a current path in which resistance switching occurs. It is necessary to perform so-called forming processing. It is known that a current path (called a filament path) formed by this forming process determines the electrical characteristics of the subsequent element.

以下に可変抵抗素子２の製造方法について示す。まず、単結晶シリコン基板１０上に、絶縁膜１１として厚さ２００ｎｍのシリコン酸化膜を熱酸化法により形成する。その後、第１電極１２の材料として、例えば厚さ１００ｎｍの窒化チタン膜を、スパッタリング法によりシリコン酸化膜１１上に形成する。尚、第１電極の材料としては、窒化チタン（ＴｉＮ：４．７ｅＶ）あるいは酸窒化チタンの他、比較的仕事関数の大きく、ＬＳＩ製造プロセスでよく用いられる材料として、窒化タンタル（ＴａＮｘ：窒素の化学量論的組成ｘに依存して、４．０５〜５．４ｅＶ）、酸窒化タンタル、窒化チタンアルミニウム、又は、Ｗ（４．５ｅＶ），Ｎｉ（５．２ｅＶ），Ｃｏ（４．４５ｅＶ）等を用いることができる。尚、括弧内に各金属の仕事関数値を示した。   A method for manufacturing the variable resistance element 2 will be described below. First, a 200 nm thick silicon oxide film is formed as the insulating film 11 on the single crystal silicon substrate 10 by a thermal oxidation method. Thereafter, as a material for the first electrode 12, for example, a titanium nitride film having a thickness of 100 nm is formed on the silicon oxide film 11 by a sputtering method. In addition, as a material of the first electrode, in addition to titanium nitride (TiN: 4.7 eV) or titanium oxynitride, tantalum nitride (TaNx: nitrogen) is used as a material having a relatively large work function and often used in an LSI manufacturing process. 4.05-5.4 eV), tantalum oxynitride, titanium aluminum nitride, or W (4.5 eV), Ni (5.2 eV), Co (4.45 eV) depending on the stoichiometric composition x Etc. can be used. The work function value of each metal is shown in parentheses.

その後、窒化チタン膜１２上に、抵抗変化層１３の材料として、例えば、厚さが２〜５ｎｍ（ここでは、３ｎｍ）の酸化ハフニウム膜を、更に、低抵抗層１４の材料として、厚さが２〜５ｎｍ（ここでは、３ｎｍ）の酸化ハフニウム膜を、夫々、スパッタリングにより連続して形成する。このとき、スパッタ成膜雰囲気を制御することにより、低抵抗層１４の酸素欠損濃度が抵抗変化層１３の酸素欠損濃度よりも高くなるように制御する。   Thereafter, as a material of the resistance change layer 13, for example, a hafnium oxide film having a thickness of 2 to 5 nm (here, 3 nm) is formed on the titanium nitride film 12, and further, a thickness of the low resistance layer 14 is formed as a material. A hafnium oxide film having a thickness of 2 to 5 nm (here 3 nm) is continuously formed by sputtering. At this time, by controlling the sputter film formation atmosphere, the oxygen deficiency concentration of the low resistance layer 14 is controlled to be higher than the oxygen deficiency concentration of the resistance change layer 13.

その後、低抵抗層１４上に、第２電極１５の材料として、例えば、厚さ１５０ｎｍのタンタル薄膜をスパッタリング法により形成する。最後にフォトレジスト工程によるパターンを形成して、ドライエッチングにより５μｍ×５μｍの素子領域を図１に示すように形成する。これにより、可変抵抗素子２が作製される。   Thereafter, a tantalum thin film having a thickness of, for example, 150 nm is formed on the low resistance layer 14 as a material of the second electrode 15 by a sputtering method. Finally, a pattern by a photoresist process is formed, and an element region of 5 μm × 5 μm is formed by dry etching as shown in FIG. Thereby, the variable resistance element 2 is produced.

上記の素子製造方法では、抵抗変化層１３および低抵抗層１４としての金属酸化物の成膜を、当該金属酸化物を構成する金属をターゲットとするリアクティブスパッタによって行うとともに、成膜雰囲気の酸素添加量を意図的に減らすことにより酸素欠損の多い膜を成膜することができる。例えば、Ｈｆ金属をターゲットにして酸素添加雰囲気でのリアクティブスパッタにより酸素欠損の多い酸化ハフニウム膜（ＨｆＯＸ−δ）を成膜できる。 In the element manufacturing method, film formation of the metal oxide as the resistance change layer 13 and the low resistance layer 14 is performed by reactive sputtering using a metal constituting the metal oxide as a target, and oxygen in the film formation atmosphere is formed. By intentionally reducing the addition amount, a film having many oxygen vacancies can be formed. For example, a hafnium oxide film (HfO X-δ ) with many oxygen vacancies can be formed by reactive sputtering in an oxygen-added atmosphere using Hf metal as a target.

酸化ハフニウム膜のリアクティブスパッタによる成膜において、成膜雰囲気中の酸素添加量（アルゴンを希釈ガスとする全圧に対する酸素分圧比）と抵抗値の関係を図２に示す。尚、図２は、金属酸化物層の膜厚が５ｎｍで、素子領域の面積が５０μｍ×５０μｍの場合の結果である。酸素添加量を減らすことにより、抵抗が大きく低下するが、これは、酸素欠損量が増加しているためである。   FIG. 2 shows the relationship between the oxygen addition amount (oxygen partial pressure ratio with respect to the total pressure using argon as a diluent gas) and the resistance value in the film formation by reactive sputtering of the hafnium oxide film. FIG. 2 shows the results when the thickness of the metal oxide layer is 5 nm and the area of the element region is 50 μm × 50 μm. By reducing the amount of oxygen added, the resistance is greatly reduced because the amount of oxygen deficiency is increased.

酸素欠損濃度が異なる膜を積層するには、酸素添加量を変えて順次成膜を行えばよい。例えば、第１及び第２電極の一例として窒化チタンを用いる場合、窒化チタンの成膜、酸素添加量２０％での酸化ハフニウム成膜、酸素添加量１０％での酸化ハフニウム成膜、窒化チタンの成膜の順で成膜を行い、フォトリソグラフィ、エッチングにより加工すれば、可変抵抗素子が形成される。この場合、先に成膜した窒化チタンと酸素欠損の少ない酸化ハフニウムの界面がメモリ機能界面となり、後で成膜した窒化チタンと酸素欠損の多い酸化ハフニウムの界面が接触抵抗の低い（オーミック）界面となる。尚、上記の例では、酸素欠損濃度が異なる２層からなる酸化ハフニウム層を形成したが、欠損量が異なる層数をさらに増やしてもよいし、酸素欠損量を連続的に変化させてもよい。   In order to stack films having different oxygen deficiency concentrations, the films may be sequentially formed by changing the oxygen addition amount. For example, when titanium nitride is used as an example of the first and second electrodes, titanium nitride film formation, hafnium oxide film formation with an oxygen addition amount of 20%, hafnium oxide film formation with an oxygen addition amount of 10%, titanium nitride film formation If film formation is performed in the order of film formation and processed by photolithography and etching, a variable resistance element is formed. In this case, the interface between titanium nitride formed earlier and hafnium oxide with few oxygen vacancies becomes the memory function interface, and the interface between titanium nitride formed later and hafnium oxide with many oxygen vacancies has a low contact resistance (ohmic) interface It becomes. In the above example, the hafnium oxide layer composed of two layers having different oxygen deficiency concentrations is formed. However, the number of layers having different deficiency amounts may be further increased, or the oxygen deficiency amount may be continuously changed. .

酸素欠損の導入は、熱処理等を用いても可能である。例えば、所定の成膜条件でスパッタリング成膜により金属酸化物を成膜し、その後、アルゴンや窒素等の不活性ガス雰囲気あるいは真空中で熱処理を行うことにより、金属酸化物表面の酸素を外方拡散させ、表面に酸素欠損の多い層を形成することができる。また、金属酸化物表面にアルゴンイオン等を照射して酸素をたたき出して酸素欠損を導入することもできる。或いは、金属酸化物から酸素を抜き取りやすい金属（たとえばアルミニウム、チタンなど）を金属酸化物に接触させて、金属酸化物に酸素欠損を導入しても良い。他に、還元雰囲気での熱処理等を行ってもよい。   Oxygen deficiency can also be introduced using heat treatment or the like. For example, a metal oxide film is formed by sputtering film formation under predetermined film formation conditions, and then heat treatment is performed in an inert gas atmosphere such as argon or nitrogen or in a vacuum, thereby removing oxygen on the surface of the metal oxide. By diffusing, a layer with many oxygen vacancies can be formed on the surface. Alternatively, oxygen vacancies can be introduced by irradiating the metal oxide surface with argon ions or the like to knock out oxygen. Alternatively, oxygen deficiency may be introduced into the metal oxide by bringing a metal (for example, aluminum, titanium, etc.) that can easily extract oxygen from the metal oxide into contact with the metal oxide. In addition, heat treatment or the like in a reducing atmosphere may be performed.

また、低抵抗層１４として、不純物ドーピングによってキャリア濃度の高い層を形成してもよい。この場合、予めドーピングされているターゲットを用いたスパッタリングによる成膜、ドーピング元素の酸化物と抵抗スイッチング用の金属酸化物のコスパッタ成膜等を用いることができる。一般に、ｎ型の金属酸化物にキャリアドーピングするには、金属酸化物を構成する金属を、その価数よりも大きな価数の金属で置換すればよい。しかしながら、前述の価数の大小関係を満たさなくともキャリアドーピングは可能であり、結果的にキャリアが導入されて抵抗が低くなる元素をドーピングすれば良い。   Further, as the low resistance layer 14, a layer having a high carrier concentration may be formed by impurity doping. In this case, film formation by sputtering using a previously doped target, cosputter film formation of an oxide of a doping element and a metal oxide for resistance switching, or the like can be used. In general, in order to perform carrier doping in an n-type metal oxide, a metal constituting the metal oxide may be replaced with a metal having a valence larger than that of the metal oxide. However, carrier doping is possible without satisfying the above-described valence relationship, and as a result, it is only necessary to dope an element whose resistance is lowered by introducing carriers.

例えば、抵抗変化層１３の材料として酸化チタンを用いる可変抵抗素子は、以下のようにして形成できる。即ち、第１電極１２となる窒化チタンの成膜、酸化チタンのスパッタ成膜、酸化チタンと酸化タンタルのコスパッタ成膜、第２電極１５となる窒化チタンの成膜の順で成膜を行い、フォトリソグラフィ、エッチングにより加工を行う。この場合、４価のチタンが５価のタンタルに置換されることにより、キャリアドーピングがなされる。タンタルの代わりに同じ５価のニオブ等を用いることができる。ドーパント種の添加量は１〜１０％程度が望ましい。同様に、抵抗変化層１３の材料として酸化ジルコニウムあるいは酸化ハフニウムを用いる可変抵抗素子においても、ジルコニウム及びハフニウムはチタンの同族元素であり、４価の金属元素であるので、タンタルまたはニオブのドーピングにより、低抵抗層１４が形成される。   For example, a variable resistance element using titanium oxide as the material of the resistance change layer 13 can be formed as follows. That is, the film formation of titanium nitride to be the first electrode 12, the sputtering film formation of titanium oxide, the cosputter film formation of titanium oxide and tantalum oxide, and the film formation of titanium nitride to be the second electrode 15 were performed in this order. Processing is performed by photolithography and etching. In this case, carrier doping is performed by replacing tetravalent titanium with pentavalent tantalum. The same pentavalent niobium or the like can be used instead of tantalum. The addition amount of the dopant species is preferably about 1 to 10%. Similarly, in a variable resistance element using zirconium oxide or hafnium oxide as the material of the resistance change layer 13, zirconium and hafnium are the same elements of titanium and are tetravalent metal elements. Therefore, by doping with tantalum or niobium, A low resistance layer 14 is formed.

以下に、第１電極と第２電極の組み合わせが異なる複数の可変抵抗素子２を作製し、１００ｎｓ以下の短パルスでの抵抗スイッチングが可能かどうかを調べた結果を図３及び図４に示す。先ず、低抵抗層１４を形成せず、抵抗変化層１３としての酸化ハフニウム膜のみ約３ｎｍ形成した場合の結果を図３に示す。尚、括弧内には各電極の仕事関数値が併せて示されている。図３に示すように、第１電極１２および第２電極１５を共に同じ材料で構成した場合、何れも抵抗スイッチングを示さなかった。   Hereinafter, a plurality of variable resistance elements 2 having different combinations of the first electrode and the second electrode are manufactured, and the results of examining whether resistance switching with a short pulse of 100 ns or less is possible are shown in FIGS. First, FIG. 3 shows the result when the low resistance layer 14 is not formed and only the hafnium oxide film as the resistance change layer 13 is formed with a thickness of about 3 nm. The work function value of each electrode is also shown in parentheses. As shown in FIG. 3, when both the 1st electrode 12 and the 2nd electrode 15 were comprised with the same material, neither showed resistance switching.

一方、第１電極１２にＴｉＮまたはＰｔを、第２電極にＴａを用いた素子の場合、第２電極を基準として第１電極側が負電圧となるパルスを印加すると高抵抗状態から低抵抗状態に遷移（セット）し、第２電極を基準として第１電極側が正電圧となるパルスを印加すると低抵抗状態から高抵抗状態に遷移（リセット）し、高速スイッチングが可能であった。一方、第１電極１２にＴｉＮを、第２電極１５にＰｔを用いた素子の場合、第２電極を基準として第１電極側が正電圧となるパルスを印加すると高抵抗状態から低抵抗状態に遷移（セット）し、第２電極を基準として第１電極側が負電圧となるパルスを印加すると低抵抗状態から高抵抗状態に遷移（リセット）し、高速スイッチングが可能であった。   On the other hand, in the case of an element using TiN or Pt for the first electrode 12 and Ta for the second electrode, applying a pulse with a negative voltage on the first electrode side with respect to the second electrode changes the state from the high resistance state to the low resistance state. Transition (set) and application of a pulse with a positive voltage on the first electrode side with respect to the second electrode transitioned (reset) from the low resistance state to the high resistance state, enabling high-speed switching. On the other hand, in the case of an element using TiN for the first electrode 12 and Pt for the second electrode 15, transition from a high resistance state to a low resistance state when a pulse with a positive voltage on the first electrode side is applied with the second electrode as a reference. (Set), and applying a pulse in which the first electrode side becomes a negative voltage with the second electrode as a reference, the low-resistance state is changed (reset) to the high-resistance state, and high-speed switching is possible.

以上の結果から、第１電極と第２電極の材料が異なると高速スイッチングが可能であり、また、第１電極１２がＴｉＮで、第２電極１５がＴａとＰｔの場合に動作電圧極性が逆になっていることから、抵抗メモリとして主に機能している動作界面が異なると考えられる。   From the above results, high speed switching is possible when the materials of the first electrode and the second electrode are different, and the polarity of the operating voltage is reversed when the first electrode 12 is TiN and the second electrode 15 is Ta and Pt. Therefore, it is considered that the operation interface mainly functioning as a resistance memory is different.

ここで、抵抗変化がポテンシャルバリヤの大きい、仕事関数が大きい電極側の界面で起っていると推測し、もう一方の仕事関数が小さい電極（第２電極１５）側の界面の接触がオーミックとなるように、第２電極１５と抵抗変化層１３の間に膜厚が約３ｎｍの低抵抗層１４を形成した場合の結果を図４に示す。図４に示すように、第１電極および第２電極を共に同じ材料で構成した場合であっても、高速スイッチングが可能になった。   Here, it is presumed that the resistance change occurs at the interface on the electrode side where the potential barrier is large and the work function is large, and the contact on the interface on the electrode (second electrode 15) side where the other work function is small is ohmic. FIG. 4 shows the result when the low resistance layer 14 having a film thickness of about 3 nm is formed between the second electrode 15 and the resistance change layer 13. As shown in FIG. 4, even when both the first electrode and the second electrode are made of the same material, high-speed switching is possible.

次に、第１電極１２がＴｉＮ、第２電極１５がＴａで、抵抗変化層１３として酸化ハフニウムを約３ｎｍ成膜して形成した従来構成の可変抵抗素子２’、当該可変抵抗素子２’に対して更に第２電極１５と抵抗変化層１３の間に低抵抗層１４として酸素欠損濃度の多い酸化ハフニウム膜を約３ｎｍ成膜して形成した可変抵抗素子２ａ、及び、可変抵抗素子２ａにおいて第２電極１５の材料を第１電極１２と同じＴｉＮとした可変抵抗素子２ｂについて、各１０００ビットのこれら３種の素子２’、２ａ、２ｂを１０回スイッチングさせた後のセット後の抵抗値の累積頻度分布とリセット後の抵抗値の累積頻度分布を図５〜図７に示す。   Next, the first electrode 12 is TiN, the second electrode 15 is Ta, and a variable resistance element 2 ′ having a conventional configuration formed by forming a hafnium oxide film with a thickness of about 3 nm as the resistance change layer 13, and the variable resistance element 2 ′. In contrast, the variable resistance element 2a formed by forming a hafnium oxide film having a high oxygen deficiency concentration of about 3 nm as the low resistance layer 14 between the second electrode 15 and the resistance change layer 13, and the variable resistance element 2a. For the variable resistance element 2b in which the material of the two electrodes 15 is the same TiN as that of the first electrode 12, the resistance value after setting after switching these three kinds of elements 2 ′, 2a, 2b of 1000 bits 10 times The cumulative frequency distribution and the cumulative frequency distribution of the resistance value after reset are shown in FIGS.

図５〜図７に示すように、低抵抗層１４を設けることで、可変抵抗素子２’と比較して、可変抵抗素子２ａ及び２ｂの抵抗値のばらつきが低減されることが分かる。更に、図７から、第１電極１２と第２電極１５を同じ材料（ＴｉＮ）で構成した可変抵抗素子２ｃであっても、高速スイッチングが可能であり、且つ、可変抵抗素子２’と比較して抵抗値のばらつきが低減されることが分かる。   As shown in FIG. 5 to FIG. 7, it can be seen that by providing the low resistance layer 14, variations in resistance values of the variable resistance elements 2 a and 2 b are reduced as compared with the variable resistance element 2 ′. Further, from FIG. 7, even the variable resistance element 2c in which the first electrode 12 and the second electrode 15 are made of the same material (TiN), high-speed switching is possible, and compared with the variable resistance element 2 ′. It can be seen that the variation in resistance value is reduced.

以上より、本発明の可変抵抗素子２（２ａ，２ｂ）は、低抵抗層１４が抵抗変化層１３と第２電極１５の間に挿入されていることにより、可変抵抗素子として利用可能な電極材料と可変抵抗体材料の条件が緩和され、この結果、製造が容易な可変抵抗素子を実現することができる。   As described above, the variable resistance element 2 (2a, 2b) of the present invention has an electrode material that can be used as a variable resistance element by inserting the low resistance layer 14 between the resistance change layer 13 and the second electrode 15. The condition of the variable resistor material is relaxed, and as a result, a variable resistor element that is easy to manufacture can be realized.

更に、本発明の可変抵抗素子２（２ａ、２ｂ）を複数、列方向あるいは行方向の少なくとも何れかの方向に配列させることで、メモリセルアレイが構成され、当該メモリセルアレイを搭載することで、製造が容易で、安定してスイッチング動作を行うことのできる信頼性の高い不揮発性半導体記憶装置を実現することができる。   Furthermore, a memory cell array is configured by arranging a plurality of variable resistance elements 2 (2a, 2b) of the present invention in at least one of the column direction and the row direction, and the manufacturing is performed by mounting the memory cell array. Therefore, it is possible to realize a highly reliable nonvolatile semiconductor memory device that is easy to perform and can stably perform a switching operation.

〈第２実施形態〉
可変抵抗素子２（２ａ，２ｂ）を備える本発明装置１の例を図８に示す。図８は、本発明装置１の概略の構成を示す回路ブロック図であり、本発明装置１は、夫々、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えてなる。 Second Embodiment
An example of the device 1 of the present invention having the variable resistance element 2 (2a, 2b) is shown in FIG. FIG. 8 is a circuit block diagram showing a schematic configuration of the device 1 of the present invention. The device 1 of the present invention includes a memory cell array 21, a control circuit 22, a voltage generation circuit 23, a word line decoder 24, and a bit line decoder 25, respectively. It is equipped with.

メモリセルアレイ２１は、可変抵抗素子２（２ａ，２ｂ）の何れかを含むメモリセルを行及び列方向に夫々複数マトリクス状に配置した、列方向に延伸するビット線により同一列に属するメモリセルが、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続される、例えば図１２又は図１３の等価回路図で示されるメモリセルアレイであり、ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。   The memory cell array 21 includes a plurality of memory cells including any of the variable resistance elements 2 (2a, 2b) arranged in a matrix in the row and column directions, and memory cells belonging to the same column by bit lines extending in the column direction. The memory cells belonging to the same row are connected to each other by a word line extending in the row direction. For example, the memory cell array shown in the equivalent circuit diagram of FIG. 12 or FIG. By applying either the selected word line voltage or the unselected word line voltage to the selected bit line voltage or the unselected bit line voltage via the bit line, respectively, writing, erasing, reading, and forming processing can be performed. In each operation, it is possible to select one or a plurality of memory cells to be specified by an address input from the outside.

また、メモリセルアレイ２１は、単位メモリセルに電流制限素子を含まない１Ｒ構造のメモリセルアレイ（図１３参照）、或いは単位メモリセルに電流制限素子としてダイオードを含む１Ｄ１Ｒ構造のメモリセルアレイ、或いは単位メモリセルに電流制限素子としてトランジスタを含む１Ｔ１Ｒ構造のメモリセルアレイ（図１２参照）の何れかであってもよい。１Ｄ１Ｒ構造のメモリセルアレイにおいては、ダイオードの一方端と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、ダイオードの他方端と可変抵抗素子の他電極の何れか一方が、夫々、ビット線及びワード線の何れか一方と接続している。１Ｔ１Ｒ構造のメモリセルアレイにおいては、トランジスタのソース或いはドレインの何れか一方と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、可変抵抗素子と接続しないトランジスタのソース或いはドレインの他方、及び、トランジスタと接続しない不揮発性可変抵抗素子の他電極との何れか一方が、列方向に延伸するビット線に接続し、もう一方が接地電圧を供給するための共通のソース線に接続し、トランジスタのゲート端子同士が行方向に延伸するワード線に接続している。   The memory cell array 21 may be a 1R structure memory cell array (see FIG. 13) that does not include a current limiting element in a unit memory cell, or a 1D1R structure memory cell array that includes a diode as a current limiting element in a unit memory cell, or a unit memory cell. 1T1R memory cell array (see FIG. 12) including a transistor as a current limiting element. In a memory cell array having a 1D1R structure, one end of a diode and one electrode of a variable resistance element are connected in series to form a memory cell, and either one of the other end of the diode and the other electrode of the variable resistance element is Are connected to either the bit line or the word line. In a memory cell array having a 1T1R structure, either one of a source or drain of a transistor and one electrode of a variable resistance element are connected in series to form a memory cell, and the other of the source or drain of a transistor not connected to the variable resistance element One of the other electrodes of the non-volatile variable resistance element not connected to the transistor is connected to a bit line extending in the column direction, and the other is connected to a common source line for supplying a ground voltage. The gate terminals of the transistors are connected to a word line extending in the row direction.

制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。図８に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。   The control circuit 22 controls each memory operation of writing (setting), erasing (resetting) and reading of the memory cell array 21, and controls forming processing. Specifically, the control circuit 22 uses the word line decoder 24 and the bit line decoder 25 based on the address signal input from the address line, the data input input from the data line, and the control input signal input from the control signal line. To control each memory operation and forming process of the memory cell. In the example shown in FIG. 8, the control circuit 22 has functions as a general address buffer circuit, data input / output buffer circuit, and control input buffer circuit (not shown).

電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。   The voltage generation circuit 23 is configured to select a selected word line voltage and non-voltage necessary for selecting a memory cell to be operated in each memory operation of writing (set), erasing (reset), and reading, and a memory cell forming process. A selected word line voltage is generated and supplied to the word line decoder 24, and a selected bit line voltage and a non-selected bit line voltage are generated and supplied to the bit line decoder 25.

ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。   When a memory cell to be operated is input to an address line and designated in each of memory operations for writing (set), erasing (reset), and reading, and forming a memory cell, the word line decoder 24 A word line corresponding to an address signal input to the line is selected, and a selected word line voltage and a non-selected word line voltage are respectively applied to the selected word line and the non-selected word line.

ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。   When the memory cell to be operated is input to the address line and specified in the memory operation of writing (set), erasing (reset), and reading, and the forming process of the memory cell, the bit line decoder 25 A bit line corresponding to the address signal input to the line is selected, and a selected bit line voltage and a non-selected bit line voltage are respectively applied to the selected bit line and the non-selected bit line.

尚、当該メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。   The detailed circuit configuration, device structure, and manufacturing method of the memory cell array 21, the control circuit 22, the voltage generation circuit 23, the word line decoder 24, and the bit line decoder 25 can be realized using known circuit configurations. Since it can be manufactured using a known semiconductor manufacturing technique, the description is omitted.

本発明の可変抵抗素子を備えるメモリセルアレイ２１の一例の構造断面図を図９に示す。図９のメモリセルアレイ２１ａは、１Ｔ１Ｒ構造のメモリセルアレイであり、第２電極１５が列方向（図９の横方向）に延伸する配線となり、ビット線ＢＬを構成しているが、抵抗変化層１３、低抵抗層１４も同様に列方向に延伸している。アイランド状の金属配線３１及びコンタクトプラグ３２を介して下層に形成されるトランジスタＴを接続するコンタクトプラグが、抵抗変化層１３と接する第１電極１２となっている。そして、第１電極１２の抵抗変化層１３との接触部分（素子形成領域）において、第１電極１２、抵抗変化層１３、低抵抗層１４、及び、第２電極１５からなる可変抵抗素子２が形成されている。尚、抵抗変化層１３は酸化ハフニウム、低抵抗層１４は抵抗変化層１３よりも酸素欠損濃度の高い酸化ハフニウムであり、第１電極１２及び第２電極１５は共に窒化チタンである。   FIG. 9 shows a structural cross-sectional view of an example of the memory cell array 21 including the variable resistance element of the present invention. The memory cell array 21a in FIG. 9 is a memory cell array having a 1T1R structure, and the second electrode 15 is a wiring extending in the column direction (the horizontal direction in FIG. 9) to form the bit line BL. Similarly, the low resistance layer 14 extends in the column direction. A contact plug that connects the transistor T formed in the lower layer through the island-shaped metal wiring 31 and the contact plug 32 serves as the first electrode 12 in contact with the resistance change layer 13. In the contact portion (element formation region) of the first electrode 12 with the resistance change layer 13, the variable resistance element 2 including the first electrode 12, the resistance change layer 13, the low resistance layer 14, and the second electrode 15 is formed. Is formed. The resistance change layer 13 is hafnium oxide, the low resistance layer 14 is hafnium oxide having a higher oxygen deficiency concentration than the resistance change layer 13, and the first electrode 12 and the second electrode 15 are both titanium nitride.

ところで、遷移金属酸化物を抵抗変化層１３として用いる可変抵抗素子の読み出しにおいて、読み出し動作の繰り返し回数とは関係なく突発的な抵抗値の変化が生じる突発性の読み出しディスターブ現象が存在することが確認されている。そして、当該突発性の読み出しディスターブの回避策として、仕事関数の大きい第１電極側が正極性となるように読み出し電圧パルスを印加して読み出しを行うのが望ましいことが明らかにされている。本実施形態のメモリセルアレイ２１ａでは、読み出し時において、ソース線ＳＬに正の電圧を印加した状態で、ビット線にソース線の電圧よりも低い電圧パルスを印加し、読み出し動作を行うことで、上記突発性の読み出しディスターブを回避する構成である。   By the way, it has been confirmed that there is an abrupt read disturb phenomenon in which a sudden change in resistance value occurs regardless of the number of repetitions of the read operation when reading a variable resistance element using a transition metal oxide as the resistance change layer 13. Has been. As a measure for avoiding the sudden read disturb, it has been clarified that it is desirable to read by applying a read voltage pulse so that the first electrode side having a large work function is positive. In the memory cell array 21a of the present embodiment, the read operation is performed by applying a voltage pulse lower than the voltage of the source line to the bit line in a state where a positive voltage is applied to the source line SL at the time of reading. In this configuration, sudden read disturb is avoided.

尚、上記突発性の読み出しディスターブについては、別の文献で説明がなされるであろう。   The sudden read disturb will be explained in another document.

尚、ここで、第１電極１２と接する抵抗変化層１３は、列方向に延伸しているため、隣接する可変抵抗素子２の第１電極１２とも物理的に接触しているが、前述したように、抵抗変化層１３を構成する遷移金属酸化物は成膜時において絶縁体であり、初期状態の可変抵抗素子２の第１電極１２と第２電極１５の間に電圧を印加して、フォーミング処理を行うことで初めて低抵抗化し、可変抵抗素子２としてのメモリ動作が可能となる。このため、素子形成領域以外の抵抗変化層１３は、フォーミング処理後も依然として高抵抗のままであるので、リーク電流の問題は生じない。   Here, since the resistance change layer 13 in contact with the first electrode 12 extends in the column direction, it also physically contacts the first electrode 12 of the adjacent variable resistance element 2 as described above. In addition, the transition metal oxide constituting the resistance change layer 13 is an insulator at the time of film formation, and a voltage is applied between the first electrode 12 and the second electrode 15 of the variable resistance element 2 in the initial state to form the transition metal oxide. Only when processing is performed, the resistance is reduced, and the memory operation as the variable resistance element 2 becomes possible. For this reason, since the resistance change layer 13 other than the element formation region remains high resistance after the forming process, the problem of leakage current does not occur.

本発明の可変抵抗素子を備えるメモリセルアレイ２１の他の例を、構造断面図として図１０に示す。図１０のメモリセルアレイ２１ｂは、１Ｔ１Ｒ構造のメモリセルアレイであり、第１電極１２が列方向（図１０の横方向）に延伸する配線となり、ビット線ＢＬを構成しているが、抵抗変化層１３、低抵抗層１４も同様に列方向に延伸している。アイランド状の金属配線３１及びコンタクトプラグ３２を介して下層に形成されるトランジスタＴを接続するコンタクトプラグが、低抵抗層１３と接する第２電極１５となっている。そして、第２電極１５の低抵抗層１４との接触部分（素子形成領域）において、第１電極１２、抵抗変化層１３、低抵抗層１４、及び、第２電極１５からなる可変抵抗素子２が形成されている。尚、抵抗変化層１３は酸化チタン、低抵抗層１４はタンタルを不純物ドーピングした酸化チタンで構成され、第１電極１２及び第２電極１５は共に窒化チタンで構成されている。   Another example of the memory cell array 21 including the variable resistance element of the present invention is shown in FIG. The memory cell array 21b in FIG. 10 is a memory cell array having a 1T1R structure, and the first electrode 12 is a wiring extending in the column direction (the horizontal direction in FIG. 10) to form the bit line BL. Similarly, the low resistance layer 14 extends in the column direction. A contact plug that connects the transistor T formed in the lower layer through the island-shaped metal wiring 31 and the contact plug 32 serves as the second electrode 15 in contact with the low resistance layer 13. In the contact portion (element formation region) of the second electrode 15 with the low resistance layer 14, the variable resistance element 2 including the first electrode 12, the resistance change layer 13, the low resistance layer 14, and the second electrode 15 is formed. Is formed. The resistance change layer 13 is made of titanium oxide, the low resistance layer 14 is made of titanium oxide doped with tantalum, and both the first electrode 12 and the second electrode 15 are made of titanium nitride.

本実施形態のメモリセルアレイ２１ｂでは、読み出し時において、ソース線ＳＬを接地し、ビット線に正極性の電圧パルスを印加し、読み出し動作を行うことで、上述の突発性の読み出しディスターブが回避される。   In the memory cell array 21b of the present embodiment, the above-described sudden read disturb is avoided by performing the read operation by grounding the source line SL, applying a positive voltage pulse to the bit line, and performing the read operation. .

ところが、メモリセルアレイ２１ｂでは、第２電極１５と接する低抵抗層１４が列方向に延伸し、隣接する可変抵抗素子２の第２電極１５とも物理的に接触しているため、列方向に隣接する可変抵抗素子２間で低抵抗層１４を介したリーク電流が流れる虞がある。当該リーク電流は、隣接する可変抵抗素子２の一方が低抵抗状態で、他方が高抵抗状態である場合に、低抵抗状態の可変抵抗素子２の第１電極１２から低抵抗層１４を介して高抵抗状態の可変抵抗素子２の第２電極１５に、意図しない電流が流れるため、問題となる。   However, in the memory cell array 21b, the low resistance layer 14 in contact with the second electrode 15 extends in the column direction, and is physically in contact with the second electrode 15 of the adjacent variable resistance element 2, so that it is adjacent in the column direction. There is a possibility that a leak current flows between the variable resistance elements 2 via the low resistance layer 14. The leak current flows from the first electrode 12 of the variable resistance element 2 in the low resistance state through the low resistance layer 14 when one of the adjacent variable resistance elements 2 is in the low resistance state and the other is in the high resistance state. This is a problem because an unintended current flows through the second electrode 15 of the variable resistance element 2 in the high resistance state.

上記リーク電流を回避するには、隣接する可変抵抗素子２間の低抵抗層１４によるリークパスの抵抗値が、可変抵抗素子２の最も抵抗の高い高抵抗状態よりも高くなるように、低抵抗層１４の膜厚を設定するとよい。以下に、詳細に説明する。   In order to avoid the leakage current, the resistance value of the leakage path by the low resistance layer 14 between the adjacent variable resistance elements 2 is set to be higher than that of the high resistance state where the variable resistance element 2 has the highest resistance. A film thickness of 14 may be set. This will be described in detail below.

低抵抗層１４の抵抗率をρ、膜厚をｄとする。個々の可変抵抗素子２における低抵抗層１４の抵抗値をｒとする。メモリセルアレイ２１ｂにおいて、個々の可変抵抗素子の実効的な素子面積（素子形成領域の面積）は、コンタクトプラグを形成する第２電極１５の径の長さで定まる。製造プロセスにおける最小加工寸法をＦとすると、当該素子面積は、およそＦ２となる。従って、ｒ＝ρｄ／Ｆ２と評価することができる。 The resistivity of the low resistance layer 14 is ρ, and the film thickness is d. Let r be the resistance value of the low resistance layer 14 in each variable resistance element 2. In the memory cell array 21b, the effective element area of each variable resistance element (area of the element formation region) is determined by the length of the diameter of the second electrode 15 forming the contact plug. If the minimum feature size in the manufacturing process and F, the element area becomes approximately F 2. Therefore, it can be evaluated as r = ρd / F 2 .

一方、隣接する可変抵抗素子２間の低抵抗層１４による抵抗値は、ビット線の幅をＷ、ビット線を介して隣接する可変抵抗素子２間の最短の距離をＬとすると、ρＬ／Ｗｄとなる。従って、リーク電流が生じないための条件は、可変抵抗素子の最も抵抗の高い高抵抗状態の抵抗値をＲＨとして、下記の数１で表される。 On the other hand, the resistance value of the low resistance layer 14 between the adjacent variable resistance elements 2 is ρL / Wd, where W is the width of the bit line and L is the shortest distance between the adjacent variable resistance elements 2 via the bit line. It becomes. Therefore, the condition for preventing the leakage current is expressed by the following formula 1 where the resistance value of the variable resistance element in the high resistance state with the highest resistance is RH .

［数１］
ρＬ／Ｗｄ＞ＲＨ [Equation 1]
ρL / Wd> R H

数１より、下記の数２が導かれる。   From Equation 1, the following Equation 2 is derived.

［数２］
ｄ＜ρＬ／ＷＲＨ ＝Ｌ／Ｗ・（ρｄ／Ｆ２）・Ｆ２／ｄＲＨ
∴ｄ＜Ｌ／（Ｗｄ）・（ｒ／ＲＨ）・Ｆ２
∴ｄ＜｛（Ｌ／Ｗ）（ｒ／ＲＨ）｝１／２・Ｆ [Equation 2]
d <ρL / WR H = L / W · (ρd / F 2) · F 2 / dR H
∴d <L / (Wd) · (r / R H ) · F 2
∴d <{(L / W) (r / R H )} 1/2 · F

更に、可変抵抗素子の最も抵抗の低い低抵抗状態の抵抗値をＲＬとし、ｒ＝αＲＬとおくと、数２より、下記の数３が導かれる。 Further, when the resistance value of the variable resistance element in the low resistance state having the lowest resistance is R L and r = αR L , the following Equation 3 is derived from Equation 2.

［数３］
ｄ＜｛α（Ｌ／Ｗ）（ＲＬ／ＲＨ）｝１／２・Ｆ [Equation 3]
d <{α (L / W) (R L / R H )} 1/2 · F

上述の通り、α＜１であることが望ましいので、下記の数４が導かれる。更に、可変抵抗素子の抵抗変化比ＲＨ／ＲＬを１００以上として、下記の数５が得られる。 As described above, since it is desirable that α <1, the following formula 4 is derived. Further, when the resistance change ratio R H / RL of the variable resistance element is set to 100 or more, the following formula 5 is obtained.

［数４］
ｄ＜｛（Ｌ／Ｗ）（ＲＬ／ＲＨ）｝１／２・Ｆ
［数５］
ｄ＜（Ｌ／Ｗ）１／２・Ｆ／１０ [Equation 4]
d <{(L / W) (R L / R H )} 1/2 · F
[Equation 5]
d <(L / W) 1/2 · F / 10

標準的な１Ｔ１Ｒ構造のメモリセルアレイの場合、ビット線の幅Ｗは、コンタクトプラグに対するアラインメント余裕を考慮して２Ｆであり、隣接する可変抵抗素子２間の距離Ｌは、図１０に示される構成の場合、最短で３Ｆである。従って、例えば、Ｆ＝３０ｎｍとすると、数５より、ｄ＜３．７ｎｍが得られる。   In the case of a memory cell array having a standard 1T1R structure, the width W of the bit line is 2F in consideration of the alignment margin with respect to the contact plug, and the distance L between the adjacent variable resistance elements 2 is as shown in FIG. In this case, 3F is the shortest. Therefore, for example, when F = 30 nm, d <3.7 nm is obtained from Equation 5.

以上より、数３に従い、可変抵抗素子２の特性に基づき、低抵抗層１４によるリーク電流が生じないようにメモリセルアレイ２１ｂの構成（メモリセル間隔等）を設定することができる。   As described above, according to Equation 3, the configuration (memory cell interval, etc.) of the memory cell array 21b can be set based on the characteristics of the variable resistance element 2 so that the leakage current due to the low resistance layer 14 does not occur.

上述のメモリセルアレイ２１ａ及び２１ｂにより、利用可能な電極材料の制約が緩和されるため、製造が容易な不揮発性半導体記憶装置を実現することができる。   The above-described memory cell arrays 21a and 21b alleviate restrictions on usable electrode materials, so that a nonvolatile semiconductor memory device that can be easily manufactured can be realized.

尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。更に、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧を各ソース線に各別に印加するソース線デコーダ２６（図示せず）を備えることで、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択することが可能になる。当該ソース線デコーダ２６は、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。   In the above embodiment, in the memory cell array of 1T1R structure, the source line is common to all the memory cells and the ground voltage is supplied. However, the source line extends in the column direction and belongs to the same column. The memory cells may be connected to each other, or the memory cells that extend in the row direction and belong to the same row may be connected to each other. Furthermore, by providing a source line decoder 26 (not shown) for individually applying the selected source line voltage and the unselected source line voltage supplied by the voltage generation circuit 23 to each source line, writing (set) and erasing ( It is possible to select a memory cell to be operated by designating a memory cell for each row or column at the time of each memory operation for resetting and reading and at the time of memory cell forming processing. The source line decoder 26 selects a source line corresponding to an address signal input to the address line when an operation target memory cell is input to the address line and is designated, and selects the selected source line and a non-selected source line. A selected source line voltage and an unselected source line voltage are respectively applied to the source lines.

また、上記実施形態において、メモリセルアレイが、メモリセルにダイオードを含む１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイ、或いはメモリセルにトランジスタを含む１Ｔ１Ｒ構造のクロスポイント型メモリセルアレイである場合を例示したが、本発明はこの構成に限られるものではなく、金属酸化物を抵抗変化層として備え、低抵抗層を更に備える本発明の可変抵抗素子をメモリセルに採用する限り、当該メモリセルを複数マトリクス状に配列して構成された任意のメモリセルアレイに適用可能である。   In the above embodiment, the case where the memory cell array is a 1D1R cross-point memory cell array including a diode in the memory cell or a 1T1R cross-point memory cell array including a transistor in the memory cell is exemplified. The invention is not limited to this configuration. As long as the variable resistance element of the present invention, which includes a metal oxide as a resistance change layer and further includes a low resistance layer, is employed in the memory cell, the memory cells are arranged in a plurality of matrix shapes. The present invention can be applied to any memory cell array configured as described above.

更に、上記実施形態では、可変抵抗素子２の構成として、抵抗変化層１３が第１電極１２と直接接している場合を例示したが、本発明はこれに限られるものではない。非線形の電流制限素子としての機能を備えるように、第１電極と抵抗変化層との間にトンネル絶縁膜を挿入した構成や、フォーミング処理により形成されるフィラメントパスの素子ばらつきを低減するための、フォーミング処理の完了に伴い可変抵抗素子の両電極間に流れる急激な電流の増大を抑制するためのバッファ層を挿入した構成が考えられる。   Furthermore, although the case where the resistance change layer 13 is in direct contact with the first electrode 12 is illustrated as the configuration of the variable resistance element 2 in the above embodiment, the present invention is not limited to this. In order to provide a function as a non-linear current limiting element, a configuration in which a tunnel insulating film is inserted between the first electrode and the resistance change layer, and an element variation of a filament path formed by a forming process are reduced. A configuration in which a buffer layer for suppressing a rapid increase in current flowing between the two electrodes of the variable resistance element upon completion of the forming process is considered.

また、上記実施形態では可変抵抗素子２の構成として、図１に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。   In the above-described embodiment, the configuration of the variable resistance element 2 is exemplified by the element structure shown in FIG. 1, but the present invention is not limited to the element having the structure.

本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性の可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。   INDUSTRIAL APPLICABILITY The present invention can be used for a nonvolatile semiconductor memory device, and particularly includes a nonvolatile variable resistance element in which a resistance state transitions due to voltage application and the resistance state after the transition is nonvolatilely held. It can be used for a semiconductor memory device.

１： 本発明に係る不揮発性半導体記憶装置
２，２ａ，２ｂ： 本発明に係る可変抵抗素子
２’： 従来例の可変抵抗素子
１０： 基板
１１： 絶縁膜
１２： 第１電極
１３： 抵抗変化層
１４： 低抵抗層
１５： 第２電極
２１，２１ａ，２１ｂ、１３１： メモリセルアレイ
２２： 制御回路
２３： 電圧発生回路
２４，１０６： ワード線デコーダ
２５，１０５： ビット線デコーダ
２６，１０７： ソース線デコーダ
３１： 金属配線
３２： コンタクトプラグ
１０１： 上部電極
１０２： 可変抵抗体
１０３： 下部電極
ＢＬ，ＢＬ１〜ＢＬｍ： ビット線
Ｌ： 隣接する可変抵抗素子間の最短間隔
Ｒ： 可変抵抗素子
ＳＬ，ＳＬ１〜ＳＬｎ： ソース線
Ｔ： 選択トランジスタ
ＷＬ，ＷＬ１〜ＷＬｎ： ワード線

1: Nonvolatile semiconductor memory device 2, 2a, 2b according to the present invention: Variable resistance element 2 'according to the present invention: Variable resistance element 10 of conventional example: Substrate 11: Insulating film 12: First electrode 13: Resistance change layer 14: low resistance layer 15: second electrodes 21, 21a, 21b, 131: memory cell array 22: control circuit 23: voltage generation circuit 24, 106: word line decoder 25, 105: bit line decoder 26, 107: source line decoder 31: Metal wiring 32: Contact plug 101: Upper electrode 102: Variable resistor 103: Lower electrode BL, BL1 to BLm: Bit line L: Shortest distance between adjacent variable resistance elements R: Variable resistance elements SL, SL1 to SLn : Source line T: Select transistors WL, WL1 to WLn: Word line

Claims (16)

第１電極と第２電極の間に金属酸化物膜が複数層、積層されてなる可変抵抗素子であって、
前記金属酸化物膜の少なくとも２層は、
前記第１電極側の抵抗変化層、及び、
前記第２電極と前記抵抗変化層との間に挿入される、前記抵抗変化層を構成する金属酸化膜と同一の金属元素の酸化膜であって且つその抵抗値を前記抵抗変化層よりも低抵抗化する処理がされた低抵抗層であることを特徴とする可変抵抗素子。 A variable resistance element in which a plurality of metal oxide films are stacked between a first electrode and a second electrode,
At least two layers of the metal oxide film are
A variable resistance layer on the first electrode side; and
An oxide film of the same metal element as the metal oxide film constituting the resistance change layer, which is inserted between the second electrode and the resistance change layer, and has a resistance value lower than that of the resistance change layer. A variable resistance element, wherein the resistance element is a low resistance layer subjected to resistance processing. 前記低抵抗層は、前記第２電極とオーミック接触していることを特徴とする請求項１に記載の可変抵抗素子。   The variable resistance element according to claim 1, wherein the low resistance layer is in ohmic contact with the second electrode. 前記抵抗変化層、及び、前記低抵抗層が、共にｎ型の金属酸化物で構成されていることを特徴とする請求項１または２に記載の可変抵抗素子。   The variable resistance element according to claim 1, wherein the variable resistance layer and the low resistance layer are both made of an n-type metal oxide. 前記低抵抗層を構成する金属酸化物膜の膜中の酸素欠損濃度が、前記抵抗変化層を構成する金属酸化物膜の膜中の酸素欠損濃度よりも高いことを特徴とする請求項３に記載の可変抵抗素子。   4. The oxygen deficiency concentration in the metal oxide film constituting the low resistance layer is higher than the oxygen deficiency concentration in the metal oxide film constituting the resistance change layer. The variable resistance element described. 前記低抵抗層が、前記抵抗変化層を構成する金属酸化物を構成する元素とは異なる不純物元素を含むことを特徴とする請求項１〜３の何れか一項に記載の可変抵抗素子。   The variable resistance element according to any one of claims 1 to 3, wherein the low resistance layer includes an impurity element different from an element constituting the metal oxide constituting the resistance change layer. 前記不純物元素の価数が、前記低抵抗層を構成する金属酸化物を構成する金属元素の価数よりも大きいことを特徴とする請求項５に記載の可変抵抗素子。   The variable resistance element according to claim 5, wherein the valence of the impurity element is larger than the valence of the metal element constituting the metal oxide constituting the low resistance layer. 前記低抵抗層が、Ｈｆ，Ｚｒ，又はＴｉの何れかの元素の酸化物であり、前記不純物元素としてＮｂ又はＴａ元素を含んで構成されていることを特徴とする請求項６に記載の可変抵抗素子。   7. The variable according to claim 6, wherein the low resistance layer is an oxide of any element of Hf, Zr, and Ti, and includes Nb or Ta element as the impurity element. Resistance element. 前記抵抗変化層が、Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｖ，Ｎｂ，Ｗの何れかの元素の酸化物、またはチタン酸ストロンチウムで構成されていることを特徴とする請求項１〜６の何れか一項に記載の可変抵抗素子。   7. The variable resistance layer according to claim 1, wherein the variable resistance layer is made of an oxide of any element of Hf, Zr, Ti, Ta, V, Nb, and W, or strontium titanate. The variable resistance element according to one item. 前記第１電極の仕事関数が４．５ｅＶ以上であることを特徴とする請求項１〜８の何れか一項に記載の可変抵抗素子。   The variable resistance element according to claim 1, wherein a work function of the first electrode is 4.5 eV or more. 前記第１電極が、Ｔｉ窒化物、Ｔｉ酸窒化物、Ｔａ窒化物、Ｔａ酸窒化物、窒化チタンアルミニウム、又は、Ｗ，Ｎｉ，Ｃｏから選択される金属の何れかを含んで構成されていることを特徴とする請求項１〜８の何れか一項に記載の可変抵抗素子。   The first electrode includes any one of Ti nitride, Ti oxynitride, Ta nitride, Ta oxynitride, titanium aluminum nitride, or a metal selected from W, Ni, and Co. The variable resistance element according to any one of claims 1 to 8, wherein: 前記第２電極が、前記第１電極と同一の材料で構成されていることを特徴とする請求項１〜１０の何れか一項に記載の可変抵抗素子。   The variable resistance element according to claim 1, wherein the second electrode is made of the same material as the first electrode. 請求項１〜１１の何れか一項に記載の可変抵抗素子を複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイを備える不揮発性半導体記憶装置。   A nonvolatile semiconductor memory device comprising a memory cell array in which a plurality of variable resistance elements according to any one of claims 1 to 11 are arranged in at least a column direction in a row or column direction. 前記メモリセルアレイが、
前記第２電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、
前記低抵抗層が列方向に延伸していることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。 The memory cell array is
The second electrode extends in the column direction, the variable resistance elements adjacent in the column direction are connected to each other,
The nonvolatile semiconductor memory device according to claim 12, wherein the low resistance layer extends in a column direction. 前記メモリセルアレイが、
前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、
前記低抵抗層が列方向に延伸する場合において、
当該列方向に隣接する前記可変抵抗素子間の前記低抵抗層による抵抗が、前記可変抵抗素子の抵抗値の最も高い高抵抗状態の抵抗値よりも高いことを特徴とする請求項１２に記載の不揮発性半導体記憶装置。 The memory cell array is
The first electrode extends in the column direction, the variable resistance elements adjacent in the column direction are connected to each other,
In the case where the low resistance layer extends in the column direction,
The resistance of the low resistance layer between the variable resistance elements adjacent in the column direction is higher than the resistance value in the high resistance state where the resistance value of the variable resistance element is the highest. Nonvolatile semiconductor memory device. 前記列方向に隣接する前記可変抵抗素子間の最短距離をＬ、前記列方向に隣接する前記可変抵抗素子間を接続する配線の幅をＷ、前記可変抵抗素子を構成する前記第２電極の径をＦ、前記低抵抗層の厚さをｄ、前記可変抵抗素子の抵抗値の最も低い低抵抗状態の抵抗値をＲＬ、前記高抵抗状態の抵抗値をＲＨとしたとき、
ｄ＜｛（Ｌ／Ｗ）（ＲＬ／ＲＨ）｝１／２・Ｆ
を満たすことを特徴とする請求項１４に記載の不揮発性半導体記憶装置。 L is the shortest distance between the variable resistance elements adjacent in the column direction, W is the width of the wiring connecting the variable resistance elements adjacent in the column direction, and the diameter of the second electrode constituting the variable resistance element F, the thickness of the low resistance layer is d, the resistance value of the variable resistance element in the low resistance state having the lowest resistance value is R L , and the resistance value of the high resistance state is R H.
d <{(L / W) (R L / R H )} 1/2 · F
The nonvolatile semiconductor memory device according to claim 14, wherein: 前記ＲＨの前記ＲＬに対する比が１００以上であり、前記ｄ、前記Ｌ、前記Ｗ、前記Ｆが、
ｄ＜（Ｌ／Ｗ）１／２・Ｆ／１０
を満たすことを特徴とする請求項１５に記載の不揮発性半導体記憶装置。 The ratio of R H to R L is 100 or more, and d, L, W, and F are
d <(L / W) 1/2 · F / 10
The nonvolatile semiconductor memory device according to claim 15, wherein:
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