JP2012079405A - Semiconductor memory device - Google Patents
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Abstract
Description
この発明は半導体記憶装置に関し、特に、メモリセルがインバータラッチを含むスタティック半導体記憶装置（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）に関する。より特定的には、この発明は、スタティック半導体記憶装置において低電源電圧下においても安定にデータの書込／読出を行なうための構成に関する。 The present invention relates to a semiconductor memory device, and more particularly to a static semiconductor memory device (SRAM: Static Random Access Memory) in which a memory cell includes an inverter latch. More specifically, the present invention relates to a structure for stably writing / reading data even under a low power supply voltage in a static semiconductor memory device.
微細化技術の進展に伴って、トランジスタが微細化されると、その信頼性および消費電力の観点から、微細化に応じた電圧スケーリングが必要となる。しかしながら、微細化に伴って、製造パラメータの変動の影響が大きくなり、メモリセルを構成するトランジスタのしきい値電圧のばらつきが大きくなり、その動作マージンが低下し、低電源電圧下においても安定に読出および書込を行なうのが困難となる。 When a transistor is miniaturized as the miniaturization technology advances, voltage scaling corresponding to the miniaturization is required from the viewpoint of reliability and power consumption. However, with the miniaturization, the influence of fluctuations in manufacturing parameters increases, the threshold voltage variation of the transistors constituting the memory cell increases, the operation margin decreases, and it is stable even under a low power supply voltage. It becomes difficult to read and write.
このような低電源電圧下においても、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、データの書込／読出を安定に行なうことを目的とする様々な構成が提案されている。 Various configurations aimed at stably writing / reading data in an SRAM (Static Random Access Memory) have been proposed even under such a low power supply voltage.
たとえば特許文献１（特開２００２−０４２４７６号公報）に示される構成においては、データ読出時には、外部電源電圧と同一電圧レベルの電圧をＳＲＡＭセルに動作電源電圧として供給し、一方、データ書込時には、メモリセルに動作電源電圧として、外部電源電圧よりも低い電圧（ＶＣＣ−ＶＴＨ）を供給する。データ書込時において、ワード線により選択されたメモリセルのスタティック・ノイズ・マージン（ＳＮＭ）が低下し、保持データの反転が容易となり、書込マージンを向上させることを図る。 For example, in the configuration shown in Patent Document 1 (Japanese Patent Application Laid-Open No. 2002-042476), a voltage having the same voltage level as the external power supply voltage is supplied to the SRAM cell as an operating power supply voltage during data reading, while at the time of data writing. A voltage (VCC-VTH) lower than the external power supply voltage is supplied to the memory cell as an operating power supply voltage. At the time of data writing, the static noise margin (SNM) of the memory cell selected by the word line is lowered, the retained data is easily inverted, and the writing margin is improved.
また、特許文献２（特開２００４−３０３３４０号公報）においては、ＳＲＡＭセル列単位で基板（バックゲート）電位を制御し、選択列のメモリセルのバックゲート電位を、データ書込時とデータ読出時とで異ならせることにより、データ書込を高速化する構成が示されている。データ書込時、ソース−バックゲート間を深い逆バイアス状態に設定してバックゲート効果を大きくして、メモリセルのスタティック・ノイズ・マージンを小さくして、データの書込を高速で行なう。読出時においては、メモリセルトランジスタのバックゲート−ソース間を浅いバイアス状態として、スタティック・ノイズ・マージンを大きくして、安定にデータを保持させる。 In Patent Document 2 (Japanese Patent Application Laid-Open No. 2004-303340), the substrate (back gate) potential is controlled in units of SRAM cell columns, and the back gate potential of the memory cells in the selected column is set at the time of data writing and data reading. A configuration is shown in which data writing is speeded up by changing the time. At the time of data writing, a deep reverse bias state is set between the source and the back gate to increase the back gate effect, reduce the static noise margin of the memory cell, and perform data writing at high speed. At the time of reading, the data between the back gate and the source of the memory cell transistor is shallowly biased to increase the static noise margin and stably hold data.
さらに、特許文献３（特開２００４−３６２６９５号公報）においては、ＳＲＡＭセル列単位で、メモリセルへハイ側およびロー側電源電圧を供給するＶＤＤ／ＶＳＳソース線の電圧レベルを設定する構成が示される。すなわち、スタンバイ状態時およびデータ書込時においては、電源電圧ＶＤＤ／ＶＳＳのレベルを、メモリセルトランジスタのゲート−ソース間電圧の絶対値が小さくなる状態に設定し、ゲートリーク電流を防止し、書込およびスタンバイ時における消費電流を低減する。一方、読出動作時においては、選択列のＶＤＤ／ＶＳＳソース線電位を、メモリセルトランジスタのゲート−ソース間電圧の絶対値が大きくなる状態に設定し、メモリセルトランジスタの電流駆動力を大きくして、データの高速読出を図る。 Further, Patent Document 3 (Japanese Patent Application Laid-Open No. 2004-362695) shows a configuration in which the voltage level of the VDD / VSS source line for supplying the high-side and low-side power supply voltages to the memory cells is set for each SRAM cell column. It is. That is, in the standby state and data writing, the level of the power supply voltage VDD / VSS is set to a state in which the absolute value of the gate-source voltage of the memory cell transistor is reduced to prevent gate leakage current, Reduces current consumption during standby and standby. On the other hand, during the read operation, the VDD / VSS source line potential of the selected column is set to a state where the absolute value of the gate-source voltage of the memory cell transistor is increased, and the current driving capability of the memory cell transistor is increased. To achieve high-speed data reading.
特許文献１に示される構成においては、メモリセルアレイのメモリセルに共通に、電圧供給回路からの電圧がメモリセルの内部電源電圧として供給される。したがって、書込サイクル時において、メモリセルの内部電圧（動作電源電圧）を低下させることにより、書込マージンを改善することができる。行デコーダにより選択されて活性化されたワード線に接続されるメモリセルのすべての内部電圧が低下する。したがって、列デコーダにより選択された列の書込対象のメモリセルは、スタティック・ノイズ・マージンが小さくされて、書込を容易に行なうことができる。しかしながら、同時に、非選択列かつ選択行の非書込対象のメモリセルも、そのスタティック・ノイズ・マージンが低下し、データの書込(保持データの反転)が容易に生じる状態となる。したがって、この選択行かつ非選択列のメモリセルの読出マージン（スタティック・ノイズ・マージン）が低下し、ビット線電流（カラム電流）によりデータが反転し、記憶データが消失する可能性がある。
In the configuration disclosed in
特許文献２に示される構成においては、列単位で、基板電位を変更することにより、書込マージンを改善することを図る。選択列および非選択列の基板電位の設定の制御のために、列アドレス信号を用いる。列単位での電圧制御のために、基板領域は、１列のメモリセルに共通なウェル領域で形成され、その抵抗および容量が比較的大きい。特に、メモリ容量が増大した場合、１列に配列されるメモリセルの数が大きくなる。この状態において、基板領域の配線抵抗および容量を抑制するためには、基板電位を切換えるためのスイッチング素子を、各列において複数箇所に配置するのが望ましい。この場合、基板電位切換のために、基板電位切換用スイッチング素子に対して列選択用の列アドレス信号を配線する必要がある。この結果、配線数が増加し、配線レイアウト面積が増大し、応じてメモリセルアレイの面積が増大する。また、列アドレス信号(列選択信号)を高速で基板電位切換用スイッチング素子へ伝達するために、ドライブ回路等が余分に必要となり、回路規模が増大し、また消費電流が増大する。さらに、基板電位切換用のスイッチング素子を制御するための信号を伝達する配線長も長くなるため、スイッチング素子制御信号伝達線の充放電電流が大きくなり、消費電力が増加するという問題が生じる。
In the configuration shown in
また、基板電位変更のタイミングと列アドレス信号の変化タイミングとの調整を行なって、メモリセルのスタティック・ノイズ・マージンが低下した状態で、メモリセルへのデータの書込を行なう必要があり、タイミング設計が困難となるという問題が生じる。 In addition, it is necessary to adjust the timing of changing the substrate potential and the timing of changing the column address signal to write data to the memory cell with the static noise margin of the memory cell lowered. The problem that design becomes difficult arises.
また、特許文献３に示される構成においては、メモリセル列単位で、ＶＤＤ／ＶＳＳソース線の電位を制御している。しかしながら、この特許文献３は、メモリセルのハイ側電源電位（ＶＤＤソース電位）またはメモリセルロー側電源電圧（ＶＳＳソース電位）を制御しているものの、スタンバイ状態時または非選択列メモリセルのゲートリーク電流を低減し、かつ選択列のビット線の充放電電流を低減することにより、消費電力を低減することを目的としている。特許文献３においては、データ書込時の書込マージンを改善する構成は示されていない。また、ＶＤＤソース線およびＶＳＳソース線の電位制御には、列選択信号が用いられており、電位制御用スイッチの配置によっては、先の特許文献２と同様の問題が生じる。
In the configuration disclosed in
それゆえ、この発明の目的は、低電源電圧下においても、消費電流を増大させることなく安定に書込／読出を行なうことのできる半導体記憶装置を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device capable of performing stable writing / reading without increasing current consumption even under a low power supply voltage.
この発明の他の目的は、簡易な回路構成で選択列のハイ側電源電圧および／またはロー側電源線の電位を列単位で容易に調整することのできるスタティック型半導体記憶装置を提供することである。 Another object of the present invention is to provide a static semiconductor memory device capable of easily adjusting the high-side power supply voltage and / or the low-side power supply line potential of a selected column in units of columns with a simple circuit configuration. is there.
この発明の第１の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、電源電圧を供給する電源供給ノードと、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに電源電圧を伝達する複数のセル電源線と、内部データ線と、各メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を内部データ線に電気的に接続する複数の列選択ゲートと、各メモリセルに対応する列選択ゲート付近に配置され、データ書き込み時に活性化される書込指示信号を受け、各々が列選択信号に従って対応の列のセル電源線を電源供給ノードに電気的に結合または前記電源供給ノードから電気的に分離する複数の書込補助回路を備える。 A semiconductor memory device according to a first aspect of the present invention includes a plurality of memory cells arranged in a matrix and a plurality of memory cells arranged corresponding to each memory cell column, each of which is connected to a memory cell in a corresponding column. A bit line, a power supply node for supplying a power supply voltage, a plurality of cell power supply lines arranged corresponding to each memory cell column, each transmitting a power supply voltage to a memory cell in the corresponding column, an internal data line, A plurality of column selection gates arranged corresponding to each memory cell column, each connected to a bit line of the corresponding column, and electrically connecting the bit line of the corresponding column to the internal data line according to a column selection signal; Receiving a write instruction signal arranged near the column selection gate corresponding to each memory cell and activated at the time of data writing, each of which electrically connects the cell power line of the corresponding column to the power supply node according to the column selection signal Combined or said A plurality of write assist circuit electrically isolated from the source supply node.
各書込補助回路は、列選択信号が対応の列を選択しない時は該対応の列のセル電源線を前記電源供給ノードに電気的に結合し、前記書込指示信号が活性化しかつ前記列選択信号が該対応の列を選択する時は、該対応の列のセル電源線を前記電源供給ノードから電気的に分離する。 Each write assist circuit electrically couples the cell power line of the corresponding column to the power supply node when the column selection signal does not select the corresponding column, and the write instruction signal is activated and the column When the selection signal selects the corresponding column, the cell power line of the corresponding column is electrically isolated from the power supply node.
この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、電源電圧を供給する電源供給ノードと、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに電源電圧を供給する複数のセル電源線と、内部データ線と、各メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を前記内部データ線に電気的に接続する複数の列選択ゲートと、各メモリセル列に対応する列選択ゲート付近に配置され、データ書込時に活性化される書込指示信号を受け、各々が列選択信号に従って対応の列のセル電源線を電源供給ノードに電気的に結合または該電源供給ノードから電気的に分離する複数の書込補助回路を備える。 A semiconductor memory device according to a second aspect of the present invention includes a plurality of memory cells arranged in a matrix and a plurality of memory cells arranged corresponding to each memory cell column, each connected to a memory cell in a corresponding column. A bit line, a power supply node for supplying a power supply voltage, a plurality of cell power supply lines arranged corresponding to each memory cell column, each supplying a power supply voltage to a memory cell in the corresponding column, an internal data line, A plurality of column selection gates arranged corresponding to each memory cell column, each connected to a bit line of the corresponding column, and electrically connecting the bit line of the corresponding column to the internal data line according to a column selection signal In response to a write instruction signal arranged near the column selection gate corresponding to each memory cell column and activated during data writing, each cell power line in the corresponding column is supplied to a power supply node according to the column selection signal. Electrically coupled or A plurality of write assist circuit electrically isolated from the source supply node.
ビット線電位に従って、メモリセル列のセル電源線またはウェル領域の電圧供給を制御しており、したがって、列アドレス信号を利用することなく、また複雑なタイミング制御を行なうことなく、メモリセル列単位でセル電源線またはウェル領域の電圧制御を行なうことができる。また、セル電源線への第１の電源電圧供給を遮断することにより、セル電源線がフローティング状態または別の電圧レベルとなり、選択列のメモリセルの電源電位がスタティック・ノイズ・マージンを低下する方向に変化し、応じて高速書込を行なうことができる。一方、スタンバイ時および読出時においては、ビット線電位変化はないかまたは微小であり、セル電源線への電源供給を持続することにより、安定にデータの保持および読出を行なうことができる。また、ウェル領域への電圧を調整することにより、メモリセルトランジスタのバックゲートバイアス効果によりトランジスタの電流駆動力を大きくすることができ、高速でデータの書込を行なうことができる。 According to the bit line potential, the voltage supply of the cell power supply line or well region of the memory cell column is controlled. Therefore, the memory cell column unit is used without using the column address signal and performing complicated timing control. The voltage of the cell power line or well region can be controlled. Further, by cutting off the first power supply voltage supply to the cell power supply line, the cell power supply line is in a floating state or another voltage level, and the power supply potential of the memory cell in the selected column decreases the static noise margin. Accordingly, high-speed writing can be performed. On the other hand, during standby and reading, the bit line potential does not change or is minute, and data can be stably held and read by maintaining power supply to the cell power supply line. Further, by adjusting the voltage to the well region, the current driving capability of the transistor can be increased by the back gate bias effect of the memory cell transistor, and data can be written at high speed.
また、列選択信号を利用していないため、電源線の電圧制御の回路構成が簡略化でき、またタイミング設計も選択信号のタイミングを考慮する必要がなく、設計が容易となる。また、特に列選択信号を利用する必要がなく、消費電力を低減することができる。 In addition, since the column selection signal is not used, the circuit configuration for voltage control of the power supply line can be simplified, and the timing design does not need to consider the timing of the selection signal, and the design is easy. Further, it is not necessary to use a column selection signal, and power consumption can be reduced.
また、第１および第２のセル電源線を用いてメモリセルの電源線電位を調整することにより、これらのセル電源線の電位差の変化を早くさせることができ、書込補助を早いタイミングで機能させることができ、書込を高速化することができる。 In addition, by adjusting the power supply line potential of the memory cell using the first and second cell power supply lines, the potential difference between these cell power supply lines can be changed quickly, and the write assist functions at an early timing. Thus, the writing speed can be increased.
また、この書込モード指示信号と列選択信号とに従って、第１および第２のセル電源線電位を調整するにより、ビット線電位変換前に、選択列のセル電源電圧を変更することができ、より書込動作を高速化することができる。また、この列選択信号を利用する場合、書込が行なわれる列のメモリセルの電源電圧を変化させ、データ読出時および非選択列のセル電源線には第１および第２の電源電圧が供給され、非選択メモリセルのデータ記憶特性を悪化させることなく、またデータ読出時の動作マージンを低下させることがなく、安定に書込および読出動作を行なうことができる。 Further, by adjusting the first and second cell power supply line potentials according to the write mode instruction signal and the column selection signal, the cell power supply voltage of the selected column can be changed before the bit line potential conversion, Further, the writing operation can be speeded up. When this column selection signal is used, the power supply voltage of the memory cell in the column where writing is performed is changed, and the first and second power supply voltages are supplied to the cell power supply lines in the data read and unselected columns. Thus, the writing and reading operations can be performed stably without deteriorating the data storage characteristics of the non-selected memory cells and without reducing the operation margin during data reading.
また、列選択信号を利用するものの、基板領域に較べて充分に寄生容量および寄生抵抗の小さなセル電源線の電位を調整するだけであり、セル電源線の両端に書込補助用のスイッチング素子を配置するだけで十分に対応することができる。この書込補助回路を列選択回路の近傍に書込補助回路を配置することにより、配線の錯綜を防止することができ、また、配線長が長くなるのを抑制することができ、セル電源線の電位制御のための列選択信号生成部の消費電流の増大を抑制することができる。 In addition, although the column selection signal is used, it is only necessary to adjust the potential of the cell power supply line having sufficiently small parasitic capacitance and parasitic resistance compared to the substrate region, and a switching element for writing assistance is provided at both ends of the cell power supply line. It is possible to cope with it simply by arranging. By arranging the write assist circuit in the vicinity of the column selection circuit, it is possible to prevent the wiring from being complicated and to prevent the wiring length from becoming long. An increase in current consumption of the column selection signal generator for controlling the potential of the current can be suppressed.
以上により、低電源電圧下においても安定にデータの書込／読出を行なうことができ、電源電圧を低下させることにより、半導体記憶装置全体の消費電力を低減することが可能となる。 As described above, data can be stably written / read even under a low power supply voltage, and the power consumption of the entire semiconductor memory device can be reduced by lowering the power supply voltage.
また、安定に書込／読出を行なうことができ、素子の微細化に伴ってしきい値電圧などのトランジスタ特性のばらつきが大きくなっても、書込／読出のマージンを改善することができ、歩留り向上を実現でき、またコストを低減することができる。 In addition, stable writing / reading can be performed, and even if transistor characteristics such as threshold voltage increase with the miniaturization of elements, the writing / reading margin can be improved. The yield can be improved and the cost can be reduced.
［全体の構成］
図１は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１と、メモリセル列それぞれのメモリセル電源電圧を、各列単位で調整するセル電源制御ユニット２を含む。メモリセルＭＣを各列に対応して対を成して、ビット線ＢＬ０，／ＢＬ０、…、ＢＬｎ，／ＢＬｎが配列される。メモリセルアレイ１において、さらに、メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｍが配設される。
[Overall configuration]
FIG. 1 schematically shows a whole structure of a semiconductor memory device according to the present invention. 1, the semiconductor memory device includes a
メモリセルアレイ１においては、さらに、各メモリセル列単位でその電圧レベルが設定されるセル電源線ＰＶＬ０−ＰＶＬｎが配設される。
In
セル電源制御ユニット２は、ビット線対ＢＬ０，／ＢＬ０、…、ＢＬｎ，／ＢＬｎそれぞれに対して設けられる書込補助回路ＰＣＫ０−ＰＣＫｎを含む。これらの書込補助回路ＰＣＫ０−ＰＣＫｎは、それぞれ対応のビット線対ＢＬ０，／ＢＬ０、…ＢＬｎ／ＢＬｎの電圧レベルに従って、対応のセル電源線ＰＶＬへのセル電源電圧の供給を遮断する(フローティング状態に設定するまたな別の電圧レベルに設定する）。セル電源線は、ハイ側電源電圧ＶＤＤ、ロー側電源電圧ＶＳＳおよびバックゲート電圧のいずれかの電圧を伝達する。メモリセルがＭＯＳトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成されており、バックゲート電圧は、その基板領域へ印加される電圧である。
Cell power
この半導体記憶装置は、さらに、内部行アドレス信号ＲＡに従ってアドレス指定された行に対応するワード線を選択状態へ駆動する行選択駆動回路３と、内部列アドレス信号ＣＡに従って選択列に対応するビット線対を選択する列選択回路４と、データ書込時、列選択回路４により選択された列に対応するビット線対へ書込データを伝達する書込回路５と、列読出時、列選択回路４より選択された列に対応するビット線からのデータを検知し増幅して読出データを生成する読出回路６と、外部からのアドレス信号ＡＤと書込指示信号ＷＥとチップイネーブル信号ＣＥとに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび各動作に必要な制御信号を生成する主制御回路７を含む。
This semiconductor memory device further includes a row
行選択駆動回路３は、行アドレス信号をデコードするロウデコーダおよびロウデコード結果にしたがって選択ワード線を選択状態へ駆動するワード線駆動回路を含み、主制御回路７からのワード線活性化タイミング信号に従って選択行に対応するワード線を選択状態へ駆動する。同様、列選択回路４も、主制御回路７からの列選択タイミング信号に従って、列アドレス信号ＣＡをデコードしかつデコード結果に従って生成される列選択信号に基づいて、選択列に対応するビット線を選択する。
Row
書込回路５は、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩに従って内部書込データを生成する。読出回路６は、センスアンプ回路および出力バッファを含み、データ読出モード時、センスアンプにより検知、増幅されたデータを出力バッファでバッファ処理して外部読出データＤＯを生成する。書込回路５および読出回路６は、複数ビットのデータの書込および読出をそれぞれ行なっても良く、また、図１に示すメモリセルアレイ１が、１ビットの入出力データに対応して配置されていてもよい。
Write circuit 5 includes an input buffer and a write drive circuit, and generates internal write data according to external write data DI at the time of data writing. Read
メモリセルアレイ１において、また、ビット線ＢＬ０，／ＢＬ０…ＢＬｎ，／ＢＬｎに対して、ビット線を所定の電圧レベルにプリチャージしかつ読出時読出電流（カラム電流）を供給するビット線負荷回路が設けられるが、図１においては、このビット線負荷回路は示していない。
In
図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。図２においては、メモリセルＭＣが、フルＣＭＯＳシングルポートＳＲＡＭセルで構成される場合を示す。図２において、メモリセルＭＣは、ハイ側電源ノードＶＨとストレージノードＮＤ１の間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬの間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬの間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２と、ワード線ＷＬ上の電圧に従ってストレージノードＮＤ１およびＮＤ２を、それぞれビット線ＢＬおよび／ＢＬに結合するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。 FIG. 2 is a diagram showing an example of the configuration of the memory cell MC shown in FIG. FIG. 2 shows a case where the memory cell MC is composed of a full CMOS single port SRAM cell. In FIG. 2, a memory cell MC includes a P-channel MOS transistor (insulated gate field effect transistor) PQ1 connected between the high-side power supply node VH and the storage node ND1, and having its gate connected to the storage node ND2. N-channel MOS transistor NQ1 connected between node ND1 and low-side power supply node VL and having its gate connected to storage node ND2, and connected between high-side power supply node VH and storage node ND2 and having its gate connected to storage node ND2. P channel MOS transistor PQ2 connected to node ND1, N channel MOS transistor NQ2 connected between storage node ND2 and low-side power supply node VL and having its gate connected to storage node ND1, and on word line WL The storage nodes ND1 and ND2 according to the voltage, and an N-channel MOS transistors NQ3 and NQ4 are coupled to bit lines BL and / BL, respectively.
この図２に示すメモリセルＭＣの構成においては、ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＱ２およびＮＱ２がＣＭＯＳインバータを構成し、これらのインバータの入力および出力が交差結合され、インバータラッチを構成する。したがって、ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。 In the configuration of memory cell MC shown in FIG. 2, MOS transistors PQ1 and NQ1 constitute a CMOS inverter, and MOS transistors PQ2 and NQ2 constitute a CMOS inverter. The inputs and outputs of these inverters are cross-coupled. And constitutes an inverter latch. Therefore, the storage nodes ND1 and ND2 hold complementary data.
図３は、図２に示すメモリセルＭＣのトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２のインバータラッチの伝達特性を示す図である。図３において、横軸に、ストレージノードＮＤ１の電圧レベルを示し、縦軸に、ストレージノードＮＤ２の電圧レベルを示す。曲線ｋ１がＭＯＳトランジスタＰＱ１、ＮＱ１およびＮＱ３のインバータ特性を示し、曲線ｋ２が、ＭＯＳトランジスタＰＱ２、ＮＱ２およびＮＱ４のインバータ特性を示す。この曲線ｋ１および曲線ｋ２は、一方の曲線を傾き４５°の線に対して対称に折り返した関係になる。この曲線ｋ１および曲線ｋ２においては、いわゆる「セルの目」と呼ばれる領域が形成される。この「セルの目」における図において破線で示す内接正方形の一辺の長さが、データ保持時および読出時のスタティック・ノイズ・マージンＳＮＭと称され、保持データの安定性を示す。このスタティック・ノイズ・マージンＳＮＭは、また、曲線の内接円の直径で規定されることもある。曲線ｋ１およびｋ２の両端の交点Ｓ１およびＳ２は、安定点を示し、点Ｓ１が、データ“０”を示し、点Ｓ２が、データ“１”を示す。 FIG. 3 is a diagram showing transfer characteristics of inverter latches of transistors PQ1, PQ2, NQ1, and NQ2 of memory cell MC shown in FIG. In FIG. 3, the horizontal axis represents the voltage level of the storage node ND1, and the vertical axis represents the voltage level of the storage node ND2. Curve k1 shows the inverter characteristics of MOS transistors PQ1, NQ1, and NQ3, and curve k2 shows the inverter characteristics of MOS transistors PQ2, NQ2, and NQ4. The curves k1 and k2 have a relationship in which one curve is folded symmetrically with respect to a line having an inclination of 45 °. In the curves k1 and k2, so-called “cell eyes” are formed. The length of one side of the inscribed square indicated by a broken line in the “cell eye” diagram is called a static noise margin SNM at the time of data holding and at the time of reading, and indicates the stability of the held data. This static noise margin SNM may also be defined by the diameter of the inscribed circle of the curve. The intersections S1 and S2 at both ends of the curves k1 and k2 indicate stable points, the point S1 indicates data “0”, and the point S2 indicates data “1”.
入出力伝達特性において、ハイ側電源電圧ＶＤＤまたは電圧レベルが低下した場合、曲線ｋ１が、曲線ｋｋ１に移動し、曲線ｋ２が、曲線ｋｋ２に移動し、応じてスタティック・ノイズ・マージンが低下し、データの安定性が劣化する。また、ロー側電源電圧ＶＳＳを上昇させた場合、曲線ｋ２および曲線ｋ１が、同様、ハイ側電源電圧ＶＤＤの変化の時とそれぞれ反対の方向に変化し、スタティック・ノイズ・マージンが劣化する。 In the input / output transfer characteristic, when the high-side power supply voltage VDD or the voltage level decreases, the curve k1 moves to the curve kk1, the curve k2 moves to the curve kk2, and the static noise margin decreases accordingly. Data stability deteriorates. Further, when the low-side power supply voltage VSS is increased, the curves k2 and k1 are similarly changed in opposite directions to the change of the high-side power supply voltage VDD, and the static noise margin is deteriorated.
データ書込時においてはアクセストランジスタＮＱ３およびＮＱ４を介して内部のストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに結合される。このときのメモリセルの入出力伝達特性としては、図３の点Ｓ２またはＳ1が存在せず、曲線ｋ１およびｋ２は、この部分で開いた状態となり、単一の安定点を持つことが必要となる。データ書込時においては、メモリセルのラッチ力が大きい場合、データの反転が生じず、データの書込を行えない。したがって、安定にデータを書込むためには、メモリセルのラッチ能力を小さくして、書込マージンを大きくする必要がある。 In data writing, internal storage nodes ND1 and ND2 are coupled to bit lines BL and / BL via access transistors NQ3 and NQ4. As the input / output transfer characteristics of the memory cell at this time, the point S2 or S1 in FIG. 3 does not exist, and the curves k1 and k2 are in an open state in this portion and need to have a single stable point. Become. At the time of data writing, when the latching power of the memory cell is large, data inversion does not occur and data cannot be written. Therefore, in order to stably write data, it is necessary to reduce the latch capability of the memory cell and increase the write margin.
本発明の実施の形態においては、これを利用して、データ書込時、ビット線電位がＨレベル（論理ハイレベル）およびＬレベル（論理ローレベル）に駆動されることを利用して、選択列のセル電源電圧ＶＤＤまたはＶＳＳの電圧レベルを変化させて、セルのデータ保持の安定性を低下させて、書込マージンを増大させる。 In the embodiment of the present invention, using this, the bit line potential is driven to the H level (logic high level) and the L level (logic low level) at the time of data writing, and the selection is made. By changing the voltage level of the cell power supply voltage VDD or VSS in the column, the data retention stability of the cells is lowered, and the write margin is increased.
図１に示すセル電源線ＰＶＬ０−ＰＶＬｎは、前述のように、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳおよびバックゲート電圧のいずれであってもよい。以下においては、まず、ハイ側電源電圧ＶＤＤの電圧レベルを調整する構成について説明する。 As described above, the cell power supply lines PVL0 to PVLn shown in FIG. 1 may be any of the high-side power supply voltage VDD, the low-side power supply voltage VSS, and the back gate voltage. In the following, first, a configuration for adjusting the voltage level of the high-side power supply voltage VDD will be described.
また、上述の構成においては、ビット線ＢＬおよび／ＢＬの一方端に書込補助回路が配置されている。しかしながら、この書込補助回路は、ビット線の両端に設けられてもよく、また、ビット線の中央部において１つ配置されてもよい。従って、ビット線対あたりの書込補助回路の数は、従って、少なくとも１つであればよく、その数は、ＶＤＤソース線の負荷、メモリセルの電流駆動力およびライトドライバの電流駆動力等を考慮して適切な値に定められる。 In the above-described configuration, a write assist circuit is arranged at one end of bit lines BL and / BL. However, this write assist circuit may be provided at both ends of the bit line, or one may be arranged at the center of the bit line. Therefore, the number of the write assist circuits per bit line pair may be at least one, and the number thereof includes the load of the VDD source line, the current driving capability of the memory cell, the current driving capability of the write driver, and the like. It is set to an appropriate value in consideration.
［実施の形態１］
図４は、この発明の実施の形態１に従う書込補助回路の構成を示す図である。図４においては、１対のビット線ＢＬおよび／ＢＬに対して設けられる書込補助回路の構成を示す。図４において、ビット線ＢＬおよび／ＢＬには、１列のメモリセルＭＣが共通に結合される。このビット線ＢＬおよび／ＢＬに対し、セル電源線として、ハイ側電源電圧ＶＤＤを伝達するハイ側電源線（以下、ＶＤＤソース線と称す）ＶＤＭが設けられる。このＶＤＤソース線ＶＤＭは、対応の列のメモリセルＭＣのハイ側電源ノードＶＨに共通に結合される。
[Embodiment 1]
FIG. 4 shows a structure of the write assist circuit according to the first embodiment of the present invention. FIG. 4 shows a configuration of a write assist circuit provided for a pair of bit lines BL and / BL. In FIG. 4, one column of memory cells MC are commonly coupled to bit lines BL and / BL. For bit lines BL and / BL, a high-side power supply line (hereinafter referred to as VDD source line) VDM transmitting high-side power supply voltage VDD is provided as a cell power supply line. This VDD source line VDM is commonly coupled to the high-side power supply node VH of the memory cells MC in the corresponding column.
書込補助回路は、ＶＤＤソース線ＶＤＭの両端に設けられる書込補助回路ＰＣＫａおよびＰＣＫｂを含む。これらの書込補助回路ＰＣＫａおよびＰＣＫｂは、同一回路構成を有し、それぞれの対応する部分には同一参照番号を付す。 The write assist circuit includes write assist circuits PCKa and PCKb provided at both ends of VDD source line VDM. These write assist circuits PCKa and PCKb have the same circuit configuration, and corresponding portions are denoted by the same reference numerals.
書込補助回路ＰＣＫａは、ビット線ＢＬの電圧を受けるインバータＩＶ１と、補のビット線／ＢＬ上の電圧を受けるインバータＩＶ２と、ハイ側電源ノードとＶＤＤソース線ＶＤＭの間に直列に接続され、それぞれのゲートにインバータＩＶ１およびＩＶ２の出力信号を受けるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２を含む。ＶＤＤソース線ＶＤＭの両端に、書込補助回路ＰＣＫａおよびＰＣＫｂを配置することにより、このＶＤＤソース線ＶＤＭの配線抵抗を等価的に小さくすることができ、安定に電圧降下を生じさせることなく対応のメモリセルへハイ側電源電圧ＶＤＤを供給することができ、また、書込完了後、高速で、ＶＤＤソース線ＶＤＭを元のハイ側電源電圧ＶＤＤレベルに復帰させることができる。 Write auxiliary circuit PCKa is connected in series between inverter IV1 receiving the voltage on bit line BL, inverter IV2 receiving the voltage on complementary bit line / BL, and between the high-side power supply node and VDD source line VDM. Each gate includes P channel MOS transistors PT1 and PT2 receiving the output signals of inverters IV1 and IV2. By arranging the write assist circuits PCKa and PCKb at both ends of the VDD source line VDM, the wiring resistance of the VDD source line VDM can be reduced equivalently, and the corresponding resistance can be generated without causing a voltage drop stably. The high-side power supply voltage VDD can be supplied to the memory cell, and the VDD source line VDM can be returned to the original high-side power supply voltage VDD level at high speed after the writing is completed.
ビット線ＢＬおよび／ＢＬは、図１に示す列選択回路４に含まれる列選択ゲートＣＳＧを介して、ライトドライバ回路５ａおよびセンスアンプ回路６ａに結合される。ライトドライバ５ａは、図１に示す書込回路５に含まれ、センスアンプ回路６ａは、図１に示す読出回路６に含まれる。
Bit lines BL and / BL are coupled to write
図５は、図４に示すメモリセルＭＣのトランジスタの接続を示す図である。図５に示すように、メモリセルＭＣのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のハイ側電源ノード（ソースノード）ＶＨが共通にＶＤＤソース線ＶＤＭに結合される。ストレージノードＮＤ１およびＮＤ２には、記憶データに応じてＨレベルまたはＬレベルの相補データが保持される。 FIG. 5 is a diagram showing connection of the transistors of memory cell MC shown in FIG. As shown in FIG. 5, high-side power supply nodes (source nodes) VH of P-channel MOS transistors PQ1 and PQ2 of memory cell MC are commonly coupled to VDD source line VDM. The storage nodes ND1 and ND2 hold H level or L level complementary data according to the stored data.
また、ビット線ＢＬおよび／ＢＬに対して、データ読出時カラム電流を供給するビット線負荷回路９が設けられる。このビット線負荷回路９は、ビット線ＢＬおよび／ＢＬを、ハイ側電源電圧ＶＤＤレベルにプリチャージする。通常、データ書込時においては、このビット線負荷回路９は、非活性状態とされ、ビット線の電圧を確実に書込データに応じて高速でフルスイングさせる（ＶＤＤおよびＶＳＳのレベルに駆動する）。
A bit
図６は、図４に示す回路（以下、１列のメモリセルおよび書込補助回路をメモリ回路と称す）のデータの読出および書込時の動作を簡単に示す信号波形図である。以下、図６を参照して、図４に示すメモリ回路の動作原理を簡単に説明する。 FIG. 6 is a signal waveform diagram simply showing data read and write operations of the circuit shown in FIG. 4 (hereinafter, one column of memory cells and write assist circuit are referred to as memory circuit). The operation principle of the memory circuit shown in FIG. 4 will be briefly described below with reference to FIG.
データ読出時、まず行アドレス信号（図１の行アドレス信号ＲＡ）に従って、図１に示す行選択駆動回路３により、選択行に対応するワード線ＷＬがＨレベル（電圧ＶＤＤレベル）へ駆動される。このワード線ＷＬが選択状態へ駆動されると、図５に示すアクセストランジスタＮＱ３およびＮＱ４が導通し、ビット線ＢＬおよび／ＢＬがストレージノードＮＤ１およびＮＤ２にそれぞれ接続される。ビット線負荷回路９からは、ビット線ＢＬおよび／ＢＬに、カラム電流が供給されており、このビット線ＢＬおよび／ＢＬの電位が、変化する。
When data is read, first, word line WL corresponding to the selected row is driven to H level (voltage VDD level) by row
今、ストレージノードＮＤ１およびＮＤ２に、それぞれＨレベルおよびＬレベルデータが格納されている状態を考える。この場合、ビット線ＢＬからカラム電流がストレージノードＮＤ２をおよびＭＯＳトランジスタＮＱ２を介してロー側電源ノードへ放電され、補のビット線／ＢＬの電位が低下する。ストレージノードＮＤ２の電圧レベルは、アクセストランジスタＮＱ４とドライバトランジスタＮＱ２の電流駆動力（チャネル抵抗）とビット線負荷抵抗とにより決定される電圧レベルに上昇する。 Now, consider a state in which H level and L level data are stored in storage nodes ND1 and ND2, respectively. In this case, the column current is discharged from bit line BL through storage node ND2 and MOS transistor NQ2 to the low-side power supply node, and the potential of complementary bit line / BL decreases. The voltage level of storage node ND2 rises to a voltage level determined by the current driving power (channel resistance) and bit line load resistance of access transistor NQ4 and driver transistor NQ2.
一方、ストレージノードＮＤ１は、Ｈレベルであり、ビット線ＢＬの電位とほぼ同じであり、ＭＯＳトランジスタＮＱ１がオフ状態であり、したがって、ノードＮＤ１の電圧レベルはほとんど変化しない。 On the other hand, the storage node ND1 is at the H level, which is substantially the same as the potential of the bit line BL, and the MOS transistor NQ1 is in the off state. Therefore, the voltage level of the node ND1 hardly changes.
補のビット線／ＢＬは、選択メモリセルを介して放電され、その電圧レベルは低下する。ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧを介して内部データ線に結合され、さらにセンスアンプに結合されてデータの読出が行なわれる。このデータ読出時において、ビット線の電圧振幅は小さく、補のビット線／ＢＬの電位は、インバータＩＶ２の入力論理しきい値ＶＴよりも高い電圧レベルである。したがって、インバータＩＶ２の出力信号はＬレベルを維持し、書込補助回路ＰＣＫａおよびＰＣＫｂそれぞれにおいて、ＭＯＳトランジスタＰＴ１およびＰＴ２はオン状態であり、ＶＤＤソース線ＶＤＭはハイ側電源ノードに結合され、ＶＤＤソース線ＶＤＭはハイ側電源電圧ＶＤＤレベルを維持する。 Complementary bit line / BL is discharged through the selected memory cell, and its voltage level decreases. Bit lines BL and / BL are coupled to an internal data line via column selection gate CSG, and further coupled to a sense amplifier to read data. At the time of data reading, the voltage amplitude of the bit line is small, and the potential of complementary bit line / BL is higher than the input logic threshold value VT of inverter IV2. Therefore, the output signal of inverter IV2 maintains the L level, MOS transistors PT1 and PT2 are on in write auxiliary circuits PCKa and PCKb, VDD source line VDM is coupled to the high-side power supply node, and VDD source The line VDM maintains the high side power supply voltage VDD level.
したがって、データ読出時、ストレージノードＮＤ２の電圧レベルが、ＭＯＳトランジスタＮＱ２およびＮＱ４のβ比（コンダクタンス比）に応じてその電圧レベルが上昇するものの、スタティック・ノイズ・マージンは十分大きく、データの破壊を生じることなく安定にデータを読出すことができる。 Therefore, at the time of data reading, although the voltage level of storage node ND2 increases according to the β ratio (conductance ratio) of MOS transistors NQ2 and NQ4, the static noise margin is sufficiently large, and data destruction is prevented. Data can be read stably without occurring.
選択列かつ非選択行のメモリセルにおいても、安定にセル電源電圧が供給され、また、アクセストランジスタはオフ状態であり、非選択メモリセルにおいて電流の流れる経路は存在せず、安定にデータは保持される。 Even in the memory cell of the selected column and non-selected row, the cell power supply voltage is stably supplied, and the access transistor is in the OFF state, and there is no current flow path in the non-selected memory cell, and the data is stably held. Is done.
データ読出期間が完了すると、ワード線ＷＬが非選択状態となり、ＭＯＳトランジスタＮＱ３およびＮＱ４がオフ状態となると、ストレージノードＮＤ１およびＮＤ２は、元のＨレベルおよびＬレベルに復帰する。また、ビット線ＢＬおよび／ＢＬも、ビット線負荷回路９により、元のプリチャージ電圧（ＶＤＤレベル）に復帰する。
When the data read period is completed, word line WL is deselected, and when MOS transistors NQ3 and NQ4 are turned off, storage nodes ND1 and ND2 return to the original H level and L level. The bit lines BL and / BL are also restored to the original precharge voltage (VDD level) by the bit
データ書込時においても、同様、ワード線ＷＬが選択状態へ駆動される。次いで、ライトドライバ回路５ａから列選択ゲートＣＳＧを介して書込データ画選択列のビット線に伝達され、書込データに応じてビット線ＢＬおよび／ＢＬがＨレベルおよびＬレベルに駆動される。今、ストレージノードＮＤ１がＨレベルに保持された状態で、ビット線ＢＬがＬレベルへ、またビット線／ＢＬがＨレベルに駆動される場合を考える。この場合、ストレージノードＮＤ１およびＮＤ２に保持されるデータと逆論理レベルのデータがメモリセルに書込まれる。このとき、ビット線ＢＬおよび／ＢＬのうち、Ｌレベルのビット線（ビット線ＢＬ）の電位レベルは、ロー側電源電圧ＶＳＳレベルである。したがって、書込補助回路ＰＣＫａおよびＰＣＫｂにおいて、インバータＩＶ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ１がオフ状態となり、ハイ側電源ノード（ＶＤＤ供給ノード）とＶＤＤソース線ＶＤＭとが分離され、ＶＤＤソース線ＶＤＭは、フローティング状態にある。
Similarly, at the time of data writing, word line WL is driven to a selected state. Then, the data is transmitted from
ワード線ＷＬが選択状態へ駆動されると、アクセストランジスタＮＱ３およびＮＱ４を介してストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬにより結合され、その電圧レベルが書込データに応じて変化する。 When word line WL is driven to a selected state, storage nodes ND1 and ND2 are coupled by bit lines BL and / BL via access transistors NQ3 and NQ4, and the voltage level thereof changes according to write data.
このデータ書込時、メモリセルＭＣにおいてデータ反転時、ＭＯＳトランジスタＰＱ１およびＰＱ２を介してともに電流が流れ（セル内の貫通電流およびＬレベルビット線への放電）、フローティング状態のＶＤＤソース線ＶＤＭの蓄積電荷が放電され、選択メモリセルＭＣのハイ側電源ノードＶＨの電圧レベルが低下する。応じて、メモリセルＭＣのデータ保持特性が低下し、書込特性が改善され、正確にかつ高速で書込データに応じて、ストレージノードＮＤ１およびＮＤ２を、それぞれＬレベルおよびＨレベルに駆動することができる。 At the time of data writing, when data is inverted in memory cell MC, current flows through MOS transistors PQ1 and PQ2 (through current in the cell and discharge to L level bit line), and VDD source line VDM in the floating state The accumulated charge is discharged, and the voltage level of the high-side power supply node VH of the selected memory cell MC is lowered. Accordingly, the data retention characteristic of memory cell MC is lowered, the write characteristic is improved, and storage nodes ND1 and ND2 are driven to L level and H level, respectively, according to write data accurately and at high speed. Can do.
図７は、この図４に示すメモリセル回路のより具体的な動作波形を示す図である。データ読出時、ワード線ＷＬが選択状態へ駆動されると、図５に示すＭＯＳトランジスタＮＱ３およびＮＱ４がオン状態となり、ビット線ＢＬおよび／ＢＬがストレージノードＮＤ１およびＮＤ２にそれぞれ結合される。この場合、上述のように、ビット線ＢＬまたは／ＢＬの電位が記憶データに応じて変化するものの、その変化電位は、インバータＩＶ１およびＩＶ２の入力論理しきい値ＶＴよりも高い電圧レベルである。したがって、インバータＩＶ１およびＩＶ２の出力信号はＨレベルを維持し、ＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２はともにオン状態にあり、ＶＤＤソース線ＶＤＭは、選択メモリセルを介して放電されても、電源電圧ＶＤＤレベルを維持する。 FIG. 7 is a diagram showing more specific operation waveforms of the memory cell circuit shown in FIG. In reading data, when word line WL is driven to a selected state, MOS transistors NQ3 and NQ4 shown in FIG. 5 are turned on, and bit lines BL and / BL are coupled to storage nodes ND1 and ND2, respectively. In this case, as described above, although the potential of bit line BL or / BL changes according to the stored data, the change potential is higher than the input logic threshold value VT of inverters IV1 and IV2. Therefore, the output signals of inverters IV1 and IV2 maintain the H level, P channel MOS transistors PT1 and PT2 are both in the on state, and VDD source line VDM is supplied with power supply voltage VDD even though it is discharged through the selected memory cell. Maintain level.
したがって、ストレージノードＮＤ１およびＮＤ２のうち、Ｌレベルデータを記憶するストレージノード（ストレージノードＮＤ２）の電位が、データ読出時、ビット線からのカラム電流により上昇しても、十分にスタティック・ノイズ・マージンは大きくされており、安定にデータを保持することができ、正確にデータを読出すことができ、また、データの破壊は生じない。 Therefore, even if the potential of storage node (storage node ND2) storing L level data among storage nodes ND1 and ND2 rises due to the column current from the bit line at the time of data reading, a sufficient static noise margin is obtained. Is enlarged, data can be stably held, data can be read accurately, and data is not destroyed.
データ書込時、まずビット線ＢＬおよび／ＢＬに、図４に示すライトドライバ回路５ａから選択列に対するビット線ＢＬおよび／ＢＬへ、列選択ゲートＣＳＧ（図４参照）を介して書込データが伝達され、これらのビット線ＢＬおよび／ＢＬの電圧レベルがＨレベルおよびＬレベルに設定される。このビット線ＢＬおよび／ＢＬの電位変化により、書込補助回路ＰＣＫａおよびＰＣＫｂにおいて、インバータＩＶ１およびＩＶ２の出力信号の一方がＨレベルとなり、対応のＰチャネルＭＯＳトランジスタＰＴ１またはＰＴ２がオフ状態（ＯＦＦ）となり、ＶＤＤソース線ＶＤＭがフローティング状態となる。
At the time of data writing, first, write data is transferred to the bit lines BL and / BL from the
この状態で、ワード線ＷＬが選択状態に駆動され、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬにそれぞれ結合される。このとき、メモリセルＭＣの保持データと逆論理レベルの書込データが伝達されているため、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２において貫通電流が流れ、また、Ｌレベルのビット線にセルハイ側電源ノードＶＨから電流が流れ、フローティング状態のＶＤＤソース線ＶＤＭの電位が降下する。 In this state, word line WL is driven to the selected state, and storage nodes ND1 and ND2 are coupled to bit lines BL and / BL, respectively. At this time, write data having a logic level opposite to that held in the memory cell MC is transmitted, so that a through current flows in the MOS transistors PQ1, PQ2, NQ1, and NQ2, and the cell high side power supply is supplied to the L level bit line. A current flows from the node VH, and the potential of the floating VDD source line VDM drops.
このＶＤＤソース線ＶＤＭの電位降下と並行して、ビット線ＢＬおよび／ＢＬの電位に応じて、ストレージノードＮＤ１およびＮＤ２の電位が変化する。図７において、ストレージノードＮＤ１およびＮＤ２が、それぞれＨレベルおよびＬレベルデータの格納時に、ＬレベルおよびＨレベルデータが格納される場合の信号波形を示す。セルのデータ保持特性に従ってストレージノードＮＤ１およびＮＤ２の電圧レベルが、ビット線電圧に応じて緩やかに変化し、その電圧レベルが同一となると、セルのラッチ状態が反転し、高速でビット線電圧に応じたＨおよびＬレベルに、これらのストレージノードＮＤ１およびＮＤ２の電圧レベルが変化する。したがって、ＶＤＤソース線の電圧レベルの低下に従って、保持特性の安定性が低下し、書込マージンが増大すると、容易にストレージノードＮＤ１およびＮＤ２の電位レベルが、安定点から不安定点に変化し、これらのストレージノードＮＤ１およびＮＤ２は、その電位が変化し、書込データに応じた電位レベルに維持される。ノードＮＤ１およびＮＤ２が、それぞれ書込データに応じて電圧ＶＤＤ−ΔＶおよびＶＳＳレベルに駆動されると、メモリセルＭＣにおいて、貫通電流が流れる経路が遮断されるため、ＶＤＤソース線ＶＤＭの電位降下が停止する（ハイ側ストレージノードと同一電圧レベルとなる；負荷トランジスタＰＱ１、ＰＱ２のチャネル抵抗を無視する）。 In parallel with the potential drop of VDD source line VDM, the potentials of storage nodes ND1 and ND2 change according to the potentials of bit lines BL and / BL. FIG. 7 shows signal waveforms when storage nodes ND1 and ND2 store L level and H level data when storing H level and L level data, respectively. According to the data retention characteristics of the cells, the voltage levels of storage nodes ND1 and ND2 change gently according to the bit line voltage, and when the voltage levels are the same, the latch state of the cell is inverted, and the voltage level according to the bit line voltage is high. The voltage levels of these storage nodes ND1 and ND2 change to H and L levels. Therefore, as the voltage level of the VDD source line decreases, the stability of the holding characteristics decreases and the write margin increases, so that the potential levels of the storage nodes ND1 and ND2 easily change from the stable point to the unstable point. The storage nodes ND1 and ND2 have their potentials changed and are maintained at the potential level corresponding to the write data. When nodes ND1 and ND2 are driven to voltage VDD-ΔV and VSS level according to the write data, respectively, the path through which the through current flows is cut off in memory cell MC, so that the potential drop of VDD source line VDM occurs. Stop (becomes the same voltage level as the high-side storage node; ignore channel resistances of load transistors PQ1, PQ2).
ハイ側ストレージノードの電圧は、このときＶＤＤソース線ＶＤＭの電圧レベルであり、書込補助回路ＰＣＫａおよびＰＣＫｂにおいてＭＯＳトランジスタＰＴ1およびＰＴ２がオフ状態であり、対応のビット線ＢＬまたは／ＢＬの電圧レベルがＶＤＤレベルであっても、ワード線電圧が電圧ＶＤＤであれば、アクセストランジスタ（ＮＱ３、ＮＱ４）のしきい値電圧の影響によりストレージノードは、最大電圧ＶＤＤ−Ｖｔｈの電圧レベルにまでライトドライバにより駆動されるだけであり、電源電圧ＶＤＤより低い電圧レベルとなる。 At this time, the voltage of the high-side storage node is the voltage level of VDD source line VDM, MOS transistors PT1 and PT2 are off in write assist circuits PCKa and PCKb, and the voltage level of corresponding bit line BL or / BL Even if the word line voltage is VDD, the storage node is driven by the write driver to the maximum voltage VDD-Vth voltage level due to the influence of the threshold voltage of the access transistors (NQ3, NQ4). It is only driven and has a voltage level lower than the power supply voltage VDD.
データ書込が完了すると、ワード線ＷＬが非選択状態へ駆動され、メモリセルのデータが安定に維持され、次いでビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧにより、書込ドライバ回路５ａと分離され、ビット線ＢＬおよび／ＢＬが、ビット線負荷回路９（図４参照）により、元の電圧レベルに復帰する。
When data writing is completed, word line WL is driven to a non-selected state, the data in the memory cell is maintained stably, and then bit lines BL and / BL are separated from
ビット線ＢＬおよび／ＢＬの電圧復帰に応じて、インバータＩＶ１およびＩＶ２の出力信号はともにＨレベルとなり、応じて、ＭＯＳトランジスタＰＴ１およびＰＴ２がオン状態となり、再び、ＶＤＤソース線ＶＤＭの電圧レベルがハイ側電源電圧ＶＤＤレベルに復帰する。このＶＤＤソース線ＶＤＭの電圧レベルの復帰に従ってハイ側ストレージノードの電圧が電圧ＶＤＤレベルにまで上昇する。 In response to the voltage recovery of bit lines BL and / BL, the output signals of inverters IV1 and IV2 both attain an H level. Accordingly, MOS transistors PT1 and PT2 are turned on, and the voltage level of VDD source line VDM again becomes high. Returns to the side power supply voltage VDD level. As the voltage level of VDD source line VDM is restored, the voltage on the high-side storage node rises to the voltage VDD level.
データ書込時、選択行かつ非選択列のメモリセルについては、書込データは伝達されず、ビット線ＢＬおよび／ＢＬには、データ読出時と同様の電位変化が生じる。したがって、読出動作時と同様、選択列かつ選択行のメモリセルのＶＤＤソース線ＶＤＭは、ハイ側電源電圧ＶＤＤレベルに維持されており、選択行／非選択列のデータ保持特性は劣化せず、データの読出破壊は生じる可能性は極めて小さく、安定にデータを保持することができる。 At the time of data writing, write data is not transmitted to the memory cells in the selected row and non-selected column, and the same potential change as that at the time of data reading occurs on bit lines BL and / BL. Therefore, as in the read operation, the VDD source line VDM of the memory cell in the selected column and the selected row is maintained at the high-side power supply voltage VDD level, and the data retention characteristics of the selected row / non-selected column are not deteriorated. The possibility of occurrence of data read destruction is extremely small, and data can be held stably.
また、非選択行かつ選択列のメモリセルにおいては、セルハイ側電源ノードＶＨの電圧レベルが低下するものの、アクセストランジスタはオフ状態にあり、セル内部において電流が流れる経路は存在せず、安定に記憶データは保持される。 Further, in the memory cell of the non-selected row and the selected column, although the voltage level of the cell high side power supply node VH is lowered, the access transistor is in the off state, and there is no path through which current flows in the cell, so that the memory cell is stably stored. Data is retained.
以上のように、この発明の実施の形態１に従えば、ビット線電位に従って、ハイ側電源電圧を供給するＶＤＤソース線を選択的にフローティングまたは電源供給状態に維持している。したがって、データ書込時においてのみ、選択列のメモリセルの電源電圧レベルを変化させることができ、書込マージンを増大させて、高速でデータの読出を行なうことができる。 As described above, according to the first embodiment of the present invention, the VDD source line supplying the high-side power supply voltage is selectively maintained in the floating state or the power supply state according to the bit line potential. Therefore, the power supply voltage level of the memory cells in the selected column can be changed only at the time of data writing, the write margin can be increased, and data can be read at high speed.
また、読出時においては、選択列のビット線電位振幅は小さく、ＶＤＤソース線は、ハイ側電源電圧ＶＤＤレベルに維持され、メモリセルは安定にデータを保持する。 At the time of reading, the bit line potential amplitude of the selected column is small, the VDD source line is maintained at the high-side power supply voltage VDD level, and the memory cell stably holds data.
また、このＶＤＤソース線ＶＤＭ両側に、書込補助回路ＰＣＫａおよびＰＣＫｂを配置することにより、ＶＤＤソース線ＶＤＭの配線抵抗に起因する電位低下を防止することができ（等価的にＶＤＤソース線の配線長を１／２に設定することができ）、応じて、読出動作時に、メモリセルのスタティック・ノイズ・マージンが低下するのを防止することができる。 Further, by arranging the write assist circuits PCKa and PCKb on both sides of the VDD source line VDM, it is possible to prevent a potential drop caused by the wiring resistance of the VDD source line VDM (equivalently, the wiring of the VDD source line VDM). Accordingly, the static noise margin of the memory cell can be prevented from being lowered during the read operation.
また、単にビット線電位に基づいて、ＶＤＤソース線の電位を制御しているだけであり、列アドレス信号を利用する必要がなく、この列アドレス信号を電圧制御に用いるための配線が不要となる。 Further, the potential of the VDD source line is merely controlled based on the bit line potential, so that it is not necessary to use a column address signal, and wiring for using this column address signal for voltage control becomes unnecessary. .
また、ビット線電圧を利用しており、ＶＤＤソース線の状態を設定しており、ワード線選択時には、メモリセル電源線の状態は設定されており、電源線の状態の設定とワード線選択との間のタイミング調整を行なうための回路は特に要求されず、電源制御の構成が簡略化される。 Also, the bit line voltage is used, the state of the VDD source line is set, and when the word line is selected, the state of the memory cell power line is set. A circuit for adjusting the timing between the two is not particularly required, and the configuration of the power supply control is simplified.
また、書込特性を改善することができ、ハイ側電源電圧ＶＤＤを低下させても、安定にメモリ動作を行なうことができ、データ保持特性が保証される下限電圧レベルの限度はあるものの、セル電源電圧を低下させることにより、消費電力を低減することができる。 In addition, although the write characteristics can be improved and the memory operation can be stably performed even if the high-side power supply voltage VDD is lowered, there is a limit of the lower limit voltage level that guarantees the data retention characteristics. By reducing the power supply voltage, power consumption can be reduced.
なお、書込補助回路ＰＣＫａおよびＰＣＫｂにおいて、ＶＤＤソース線とハイ側電源ノードとの接続を制御するＭＯＳトランジスタは、メモリセルアレイ内の最適な位置に配置することができ、両端だけでなく、このＶＤＤソース線の中央部に配置される構成が用いられてもよい。レイアウトの自由度が改善されるとともに、ＶＤＤソース線の配線抵抗に起因する電圧降下を抑制することができ、低電源電圧下における動作マージンを保持することができる。 In the write assist circuits PCKa and PCKb, the MOS transistor for controlling the connection between the VDD source line and the high-side power supply node can be arranged at an optimum position in the memory cell array. A configuration arranged in the center of the source line may be used. The degree of freedom in layout can be improved, a voltage drop due to the wiring resistance of the VDD source line can be suppressed, and an operation margin under a low power supply voltage can be maintained.
［実施の形態２］
図８は、この発明の実施の形態２に従う半導体記憶装置の１列のメモリセルＭＣに関連する部分（メモリセル回路）の構成を概略的に示す図である。図８に示す構成においても、ＶＤＤソース線ＶＤＭの両側に、書込補助回路ＰＣＫａおよびＰＣＫｂが設けられる。ＶＤＤソース線ＶＤＭは、各列ごとに個々に配置され、対応の列において１列に整列するメモリセルＭＣのハイ側電源ノードＶＨに共通に結合される。図８においては、４行に配列されるメモリセルＭＣを代表的に示す。各メモリセル行に対応してワード線ＷＬ０−ＷＬ３が配置される。
[Embodiment 2]
FIG. 8 schematically shows a structure of a portion (memory cell circuit) related to one column of memory cells MC in the semiconductor memory device according to the second embodiment of the present invention. Also in the configuration shown in FIG. 8, write assist circuits PCKa and PCKb are provided on both sides of VDD source line VDM. VDD source line VDM is individually arranged for each column, and is commonly coupled to high-side power supply node VH of memory cells MC aligned in one column in the corresponding column. FIG. 8 representatively shows memory cells MC arranged in four rows. Corresponding to each memory cell row, word lines WL0 to WL3 are arranged.
ビット線ＢＬおよび／ＢＬが、メモリセル列に対応して配置され、ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧを介して内部データバスＩＯに結合される。この列選択ゲートＣＳＧは、コラムデコーダ４ａからの列選択信号ＣＳＬに従って選択的に導通し、対応のビット線ＢＬおよび／ＢＬを内部データバスＩＯに結合する。コラムデコーダ４ａは、図１に示す列選択回路に含まれ、主制御回路７から与えられる列アドレス信号ＣＡをデコードし、列選択信号ＣＳＬを生成する。
Bit lines BL and / BL are arranged corresponding to the memory cell columns, and bit lines BL and / BL are coupled to internal data bus IO via column select gate CSG. Column select gate CSG is selectively rendered conductive in accordance with column select signal CSL from
ビット線ＢＬおよび／ＢＬには、図４に示す構成と同様、ビット線負荷回路が設けられるもの、図８においては、図面を簡略化するため、このビット線負荷回路は示していない。スタンバイ状態時においては、ビット線ＢＬおよび／ＢＬは、電源電圧ＶＤＤレベルのＨレベルにプリチャージされる。このビット線負荷回路は、データ書込時、非導通状態に設定される。 Bit lines BL and / BL are provided with a bit line load circuit as in the configuration shown in FIG. 4, and in FIG. 8, this bit line load circuit is not shown in order to simplify the drawing. In the standby state, bit lines BL and / BL are precharged to H level of power supply voltage VDD level. This bit line load circuit is set to a non-conductive state at the time of data writing.
書込補助回路ＰＣＫａおよびＰＣＫｂは、同一構成を有し、対応する部分には同一参照番号を付す。書込補助回路ＰＣＫａおよびＰＣＫｂの各々は、ビット線ＢＬおよび／ＢＬの電圧を受ける２入力ＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号に従ってＶＤＤ電源ノードをＶＤＤソース線ＶＤＭに結合するＰチャネルＭＯＳトランジスタＰＴ３を含む。 Write assist circuits PCKa and PCKb have the same configuration, and corresponding portions are denoted by the same reference numerals. Each of write assist circuits PCKa and PCKb includes a two-input NAND gate NG1 receiving the voltages of bit lines BL and / BL, and a P-channel MOS transistor for coupling the VDD power supply node to VDD source line VDM according to the output signal of NAND gate NG1. Contains PT3.
すなわち、図８に示す書込補助回路ＰＣＫａおよびＰＣＫｂにおいては、先の実施の形態１の構成と異なり、ビット線ＢＬおよび／ＢＬそれぞれに対して配置されるインバータに代えて、２入力ＮＡＮＤゲートＮＧ１が設けられる。 That is, in the write assist circuits PCKa and PCKb shown in FIG. 8, unlike the configuration of the first embodiment, a 2-input NAND gate NG1 is used instead of the inverter arranged for each of bit lines BL and / BL. Is provided.
メモリセルＭＣの接続は、図５に示すメモリセルＭＣの接続と同じであり、負荷トランジスタ（ＰＱ１，ＰＱ２）のハイ側電源ノードＶＨが共通にＶＤＤソース線ＶＤＭに結合される。 The connection of the memory cells MC is the same as the connection of the memory cells MC shown in FIG. 5, and the high-side power supply node VH of the load transistors (PQ1, PQ2) is commonly coupled to the VDD source line VDM.
図９は、図８に示すメモリセル回路の動作を示す信号波形図である。以下、図９を参照して、図８に示すメモリセル回路の動作について簡単に説明する。データ読出時、アドレス指定された行に対応するワード線ＷＬの電位がＨレベル（ＶＤＤレベル）に立上がる。応じて、メモリセルＭＣにおいて、アクセストランジスタ（ＮＱ３，ＮＱ４）がオン状態となり、ストレージノードＮＤ１およびＮＤ２が、ビット線ＢＬおよび／ＢＬに結合される。これにより、Ｌレベルデータを記憶するストレージノード（たとえばＮＤ２）の電位が、ビット線（たとえば／ＢＬ）を介して流れるコラム電流にしたがって上昇する（トランジスタ（ＮＱ３，ＮＱ４）とドライバトランジスタ（ＮＱ１，ＮＱ２）のβ比とビット線負荷回路の抵抗値とに応じた電圧レベル）。 FIG. 9 is a signal waveform diagram representing an operation of the memory cell circuit shown in FIG. The operation of the memory cell circuit shown in FIG. 8 will be briefly described below with reference to FIG. At the time of data reading, the potential of word line WL corresponding to the addressed row rises to H level (VDD level). Accordingly, in memory cell MC, access transistors (NQ3, NQ4) are turned on, and storage nodes ND1 and ND2 are coupled to bit lines BL and / BL. As a result, the potential of the storage node (for example, ND2) storing the L level data rises according to the column current flowing through the bit line (for example, / BL) (transistors (NQ3, NQ4) and driver transistors (NQ1, NQ2). ) Β ratio and the voltage level according to the resistance of the bit line load circuit).
また、ビット線ＢＬおよび／ＢＬは、選択行のメモリセルＭＣの記憶データに応じて、その電位が変化する。ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧを介して内部データバスＩＯに結合され、その電位レベルが持続的に変化する。しかしながら、このデータ読出時においては、ビット線ＢＬおよび／ＢＬの電位振幅は、ＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴＧの電圧レベルよりも高く、ＮＡＮＤゲートＮＧ１は、ビット線ＢＬおよび／ＢＬの電圧レベルはともにＨレベルと判断し、その出力信号はＬレベルに維持する。 Further, the potentials of bit lines BL and / BL change according to the data stored in memory cell MC in the selected row. Bit lines BL and / BL are coupled to internal data bus IO via column select gate CSG, and the potential level thereof continuously changes. However, at the time of data reading, the potential amplitude of bit lines BL and / BL is higher than the voltage level of input logic threshold value VTG of NAND gate NG1, and NAND gate NG1 is set to the voltage of bit lines BL and / BL. Both levels are determined to be H level, and the output signal is maintained at L level.
したがって、ＭＯＳトランジスタＰＴ３はオン状態を維持し、ＶＤＤソース線ＶＤＭは、ハイ側電源電圧ＶＤＤレベルに維持される。これにより、先の実施の形態１同様に、安定にメモリセルＭＣのデータを保持しつつデータの読出を行なうことができる。 Therefore, the MOS transistor PT3 is kept on, and the VDD source line VDM is maintained at the high-side power supply voltage VDD level. Thereby, as in the first embodiment, data can be read while stably holding the data in memory cell MC.
データ書込時においては、ビット線ＢＬおよび／ＢＬが、列選択ゲートＣＳＧからライトドライバ回路５ａを介して与えられる書込データに応じて、その電圧レベルがＨレベル（ＶＤＤレベル）およびＬレベル（ＶＳＳレベル）に駆動される。応じて、ビット線ＢＬおよび／ＢＬの一方の電圧レベルの低下により、ＮＡＮＤゲートＮＧ１の一方の入力がＬレベルとなり、その出力信号がＨレベルとなり、応じて、ＰチャネルＭＯＳトランジスタＰＴ３がオフ状態となり、ＶＤＤソース線ＶＤＭがフローティング状態となる。
At the time of data writing, the voltage levels of bit lines BL and / BL are set to H level (VDD level) and L level (VDD level) according to write data applied from column select gate CSG via
ワード線ＷＬが、次いで、図示しない行選択回路の出力信号に従って選択状態へ駆動されると、選択行のメモリセルにおいて、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに結合される。メモリセルの記憶データと逆論理レベルのデータの書込時においては、選択メモリセルのストレージノードＮＤ１およびＮＤ２の電圧レベルが変化する。このストレージノードの電位変化時、メモリセル内において、負荷トランジスタおよびドライバトランジスタを介して貫通電流が流れ、フローティング状態のＶＤＤソース線ＶＤＭの電荷が消費され、その電圧レベルが低下し、ストレージノードＮＤ１およびＮＤ２の電位差がさらに小さくなり、データ保持特性が、このＶＤＤソース線ＶＤＭの電位低下により低下し（書込マージンが増大し）、ストレージノードＮＤ１およびＮＤ２は、それぞれの記憶データが反転し、ビット線ＢＬおよび／ＢＬに伝達された書込データに応じた電圧レベルに設定される。 When word line WL is then driven to a selected state in accordance with an output signal of a row selection circuit (not shown), storage nodes ND1 and ND2 are coupled to bit lines BL and / BL in the memory cells of the selected row. At the time of writing data having a logic level opposite to that stored in the memory cell, the voltage levels of storage nodes ND1 and ND2 of the selected memory cell change. When the potential of the storage node changes, a through current flows in the memory cell via the load transistor and the driver transistor, the charge of the floating VDD source line VDM is consumed, the voltage level decreases, and the storage node ND1 and The potential difference of ND2 is further reduced, and the data retention characteristics are reduced due to the potential drop of VDD source line VDM (the write margin is increased). Storage data in storage nodes ND1 and ND2 are inverted, and the bit line The voltage level is set according to the write data transmitted to BL and / BL.
データ書込完了後、ワード線ＷＬが非選択状態へ駆動され、また、ビット線ＢＬおよび／ＢＬが元のプリチャージ電圧レベルに復帰し、応じて、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルとなり、ＶＤＤソース線ＶＤＭの電圧レベルがハイ側電源電圧ＶＤＤレベルに復帰する。 After completion of data writing, the word line WL is driven to a non-selected state, and the bit lines BL and / BL are restored to the original precharge voltage level. Accordingly, the output signal of the NAND gate NG1 becomes L level, The voltage level of the VDD source line VDM returns to the high-side power supply voltage VDD level.
ワード線ＷＬが選択状態であっても、列選択ゲートＣＳＧが非導通状態のときには、ビット線ＢＬおよび／ＢＬへの書込データの伝達は行なわれず、ビット線は、プリチャージ電圧レベルから、データ読出時と同様の電位変化を生じる。しかしながら、この場合、その電位振幅は小さく、ＮＡＮＤゲートＮＧ１の出力信号はＬレベルであり、ＶＤＤソース線ＶＤＭはハイ側電源電圧ＶＤＤを、ＰチャネルＭＯＳトランジスタＰＴ３を介して供給され、その電圧レベルは、ハイ側電源電圧ＶＤＤレベルに維持される。従って、選択行かつ非選択列のメモリセルは、安定に記憶データを保持する。 Even if word line WL is in a selected state, when column select gate CSG is in a non-conductive state, write data is not transmitted to bit lines BL and / BL. A potential change similar to that at the time of reading occurs. However, in this case, the potential amplitude is small, the output signal of the NAND gate NG1 is L level, the VDD source line VDM is supplied with the high-side power supply voltage VDD via the P-channel MOS transistor PT3, and the voltage level is The high power supply voltage VDD level is maintained. Therefore, the memory cells in the selected row and the non-selected column stably hold the stored data.
非選択行かつ選択列のメモリセルにおいては、実施の形態１と同様、メモリセルにおいては、電流が流れる経路は存在せず、記憶データは安定に保持される。 In the memory cell in the non-selected row and the selected column, as in the first embodiment, there is no path through which current flows in the memory cell, and stored data is stably held.
以上のように、この図８に示す実施の形態２に従う書込補助回路の構成を用いても、実施の形態１と同様の効果を得ることができる。 As described above, even when the configuration of the write assist circuit according to the second embodiment shown in FIG. 8 is used, the same effect as in the first embodiment can be obtained.
また、ＮＡＮＤゲートＮＧ１により、ビット線ＢＬおよび／ＢＬの電圧を受けてその変化を検出しており、ハイ側電源電圧ＶＤＤの供給ノードとＶＤＤソース線ＶＤＭとの間には、１つのＰチャネルＭＯＳトランジスタＰＴ３が接続されるだけである。したがって、このハイ側電源電圧供給ノードとＶＤＤソース線の間の抵抗成分（チャネル抵抗）が小さくなり、ＶＤＤソース線のハイ側電源電圧ＶＤＤへの復帰を高速に行なうことができる。また、ＶＤＤソース線ＶＤＬの配線抵抗が小さくされ、その電圧降下が小さく、安定に所定の電圧レベル（ＶＤＤレベル）のセル電源電圧を、対応の列のメモリセルのハイ側電源ノードへ供給することができる。 Further, the NAND gate NG1 receives the voltages of the bit lines BL and / BL and detects the change thereof. One P-channel MOS is connected between the supply node of the high-side power supply voltage VDD and the VDD source line VDM. Only the transistor PT3 is connected. Therefore, the resistance component (channel resistance) between the high-side power supply voltage supply node and the VDD source line is reduced, and the VDD source line can be restored to the high-side power supply voltage VDD at high speed. Further, the wiring resistance of the VDD source line VDL is reduced, the voltage drop is small, and a cell power supply voltage of a predetermined voltage level (VDD level) is stably supplied to the high-side power supply node of the memory cell in the corresponding column. Can do.
［実施の形態３］
図１０は、この発明の実施の形態３に従う半導体記憶装置のメモリセルアレイ部の構成を概略的に示す図である。図１０においては、４行４列に配列されるメモリセルＭＣに対する回路構成を概略的に示す。メモリセル列それぞれに対応して、ビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２およびＢＬ３，／ＢＬ３が配設される。
[Embodiment 3]
FIG. 10 schematically shows a structure of the memory cell array portion of the semiconductor memory device according to the third embodiment of the present invention. FIG. 10 schematically shows a circuit configuration for memory cells MC arranged in 4 rows and 4 columns. Corresponding to each memory cell column, bit line pairs BL0, / BL0, BL1, / BL1, BL2, / BL2, and BL3, / BL3 are arranged.
ビット線ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１は、２：１セレクタ４ｂ０に結合され、ビット線ＢＬ２，／ＢＬ２およびＢＬ３，／ＢＬ３は、同様、２：１セレクタ４ｂ１に結合される。これらの２：１セレクタ４ｂ０および４ｂ１は、列アドレス信号ＣＡに従って２：１選択を行ない、対応の２つのビット線対から１つのビット線対を選択する。 Bit lines BL0, / BL0 and BL1, / BL1 are coupled to 2: 1 selector 4b0, and bit lines BL2, / BL2 and BL3, / BL3 are similarly coupled to 2: 1 selector 4b1. These 2: 1 selectors 4b0 and 4b1 perform 2: 1 selection in accordance with column address signal CA, and select one bit line pair from the corresponding two bit line pairs.
２：１セレクタ４ｂ０に対して、ライトドライバ回路５ａ０およびセンスアンプ回路６ａ０が配設され、２：１セレクタ４ｂ１に対して、ライトドライバ回路５ａ１およびセンスアンプ回路６ａ１が設けられる。 A write driver circuit 5a0 and a sense amplifier circuit 6a0 are provided for the 2: 1 selector 4b0, and a write driver circuit 5a1 and a sense amplifier circuit 6a1 are provided for the 2: 1 selector 4b1.
２：１セレクタ４Ｂ０および４ｂ１は、図１に示す列選択回路４に含まれ、列アドレス信号ＣＡに従って並行して列選択動作を行なう。ライトドライバ回路５ａ０およびセンスアンプ回路６ａ０が、データＤＩ０およびＤＯ０をそれぞれ入出力し、また、ライトドライバ回路５ａ１およびセンスアンプ回路６ａ１がそれぞれ、データビットＤＩ１およびＤＯ１をそれぞれ入出力する。したがって、この図１０に示す構成においては、２ビットデータの書込／読出が実行される。
2: 1 selectors 4B0 and 4b1 are included in
メモリセル列それぞれに対応して、ワード線ＷＬ０−ＷＬ３が配設される。図１０に示すメモリセル電源制御の構成においては、各ビット線対においてメモリセルを複数のグループに分割し、各メモリセルグループに対して、分割ＶＤＤソース線が配設される。すなわち、ビット線ＢＬ０，／ＢＬ０に対して、分割ＶＤＤソース線ＶＤＭ０ＡおよびＶＤＭ０Ｂが列方向において平行に配設され、また、ビット線ＢＬ１，／ＢＬ１に対し、分割ＶＤＤソース線ＶＤＭ１ＡおよびＶＤＭ１Ｂが設けられる。ビット線ＢＬ２，／ＢＬ２に対し、分割ＶＤＤソース線ＶＤＭ２ＡおよびＶＤＭ２Ｂが設けられ、ビット線ＢＬ３，／ＢＬ３に対し、分割ＶＤＤソース線ＶＤＭ３ＡおよびＶＤＭ３Ｂが設けられる。 Corresponding to each memory cell column, word lines WL0 to WL3 are provided. In the configuration of the memory cell power supply control shown in FIG. 10, the memory cells are divided into a plurality of groups in each bit line pair, and a divided VDD source line is provided for each memory cell group. That is, divided VDD source lines VDM0A and VDM0B are arranged in parallel in the column direction with respect to bit lines BL0 and / BL0, and divided VDD source lines VDM1A and VDM1B are provided with respect to bit lines BL1 and / BL1. . Divided VDD source lines VDM2A and VDM2B are provided for bit lines BL2 and / BL2, and divided VDD source lines VDM3A and VDM3B are provided for bit lines BL3 and / BL3.
分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａそれぞれに対応して、書込補助回路ＰＣＫａ０−ＰＣＫａ３が設けられ、分割ＶＤＤソース線ＶＤＭ０Ｂ−ＶＤＭ３Ｂそれぞれに対応して、書込補助回路ＰＣＫｂ０−ＰＣＫｂ３が設けられる。これらの書込補助回路ＰＣＫａ０−ＰＣＫａ３およびＰＣＫｂ０−ＰＣＫｂ３は、先の図８に示す書込補助回路ＰＣＫａおよびＰＣＫｂと同様の構成を備え、対応する構成要素には、同一の参照番号を付す。これらの書込補助回路ＰＣＫａ０−ＰＣＫａ３およびＰＣＫｂ０−ＰＣＫｂ３の各々は、対応のビット線対の各ビット線の電圧を受けるＮＡＮＤゲートＮＧ１と、対応のＮＡＮＤゲートＮＧ１の出力信号に従ってハイ側電源電圧ＶＤＤの供給ノード（以下、ＶＤＤ供給ノードと称す）と対応の分割ＶＤＤソース線とを選択的に結合するＰチャネルＭＯＳトランジスタＰＴ３を含む。 Write auxiliary circuits PCKa0-PCKa3 are provided corresponding to the divided VDD source lines VDM0A-VDM3A, and write auxiliary circuits PCKb0-PCKb3 are provided corresponding to the divided VDD source lines VDM0B-VDM3B, respectively. These write auxiliary circuits PCKa0-PCKa3 and PCKb0-PCKb3 have the same configuration as that of write auxiliary circuits PCKa and PCKb shown in FIG. 8, and corresponding components are denoted by the same reference numerals. Each of these write assist circuits PCKa0-PCKa3 and PCKb0-PCKb3 has a NAND gate NG1 receiving the voltage of each bit line of the corresponding bit line pair, and high-side power supply voltage VDD according to the output signal of corresponding NAND gate NG1. P channel MOS transistor PT3 for selectively coupling a supply node (hereinafter referred to as VDD supply node) and a corresponding divided VDD source line is included.
この図１０に示すメモリセル電源制御の構成において、データ読出時の動作は、先の実施の形態２に示す書込補助回路を用いた構成のそれと同じであり、ワード線選択に従って、各ビット線対において電位差が生じるものの、その電位差は小さく、対応のビット線の電位は、ＮＡＮＤゲートＮＧ１により、Ｈレベルであると判定され、それぞれ分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３ＡおよびＶＤＭ０Ｂ−ＶＤＭ３Ｂは、ハイ側電源電圧ＶＤＤレベルに維持され、安定なデータの読出が行なわれる。列アドレス信号ＣＡに従って、２：１セレクタ４ｂ０および４ｂ１により、それぞれ２：１選択が行なわれ、対応の２対のビット線のうち１対のビット線が選択され、２ビットデータＤＯ０およびＤＯ１が読出される。 In the configuration of the memory cell power supply control shown in FIG. 10, the operation at the time of data reading is the same as that of the configuration using the write assist circuit shown in the second embodiment, and each bit line is selected according to the word line selection. Although the potential difference occurs in the pair, the potential difference is small, and the potential of the corresponding bit line is determined to be H level by the NAND gate NG1, and the divided VDD source lines VDM0A-VDM3A and VDM0B-VDM3B respectively The voltage VDD level is maintained, and stable data reading is performed. According to column address signal CA, 2: 1 selectors 4b0 and 4b1 perform 2: 1 selection, respectively, and a pair of corresponding bit lines is selected, and 2-bit data DO0 and DO1 are read. Is done.
データ書込時においても、列アドレス信号ＣＡに従って２：１セレクタ４ｂ０および４ｂ１が２：１選択を行い、ライトドライバ回路５ａ０および５ａ１が、それぞれ並行に書込データビットＤＩ０およびＤＩ１に従って選択列のビット線を駆動する。 At the time of data writing, 2: 1 selectors 4b0 and 4b1 perform 2: 1 selection according to column address signal CA, and write driver circuits 5a0 and 5a1 select bits in the selected column in parallel according to write data bits DI0 and DI1, respectively. Drive the line.
この場合、選択ワード線（たとえばワード線ＷＬ３）に接続されるメモリセルにおいて、放電が行なわれる。分割ＶＤＤソース線ＶＤＭ０Ｂ−ＶＤＭ３Ｂのうち選択列に対応する分割ＶＤＤソース線の電位が低下する（既に、選択列の書込補助回路において、データ書込時、ＭＯＳトランジスタＰＴ３は、すべてオフ状態にある）。非選択列の分割ＶＤＤソース線は、ビット線電位はＨレベルであると判定され、ＭＯＳトランジスタＰＴ３はオン状態にあり、ハイ側電源電圧ＶＤＤレベルに維持され、記憶データは安定に保持される。 In this case, discharge is performed in the memory cell connected to the selected word line (for example, word line WL3). Of the divided VDD source lines VDM0B to VDM3B, the potential of the divided VDD source line corresponding to the selected column is lowered (in the write auxiliary circuit of the selected column, all the MOS transistors PT3 are already in the off state at the time of data writing). ). The divided VDD source line in the non-selected column is determined to have the bit line potential at the H level, the MOS transistor PT3 is in the ON state, is maintained at the high side power supply voltage VDD level, and the stored data is stably held.
一方、非選択ワード線に対して設けられる分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａに対しては、対応のメモリセルは、すべて非選択状態であり、分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａはフローティング状態であるものの、メモリセルにおいて、ハイ側電源ノードからロー側電源ノードへ電流が流れる経路は存在せず、分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａは、電源電圧ＶＤＤレベルを維持する。 On the other hand, for divided VDD source lines VDM0A-VDM3A provided for unselected word lines, all corresponding memory cells are in a non-selected state, and divided VDD source lines VDM0A-VDM3A are in a floating state. In the memory cell, there is no path through which current flows from the high-side power supply node to the low-side power supply node, and the divided VDD source lines VDM0A to VDM3A maintain the power supply voltage VDD level.
具体的に、ワード線ＷＬ選択時において、たとえば、ビット線ＢＬ０および／ＢＬ０が選択された場合、分割ＶＤＤソース線ＶＤＭ０Ｂの電圧レベルが降下し、対応のメモリセルＭＣの書込マージンが増大し、高速でビット線ＢＬ０および／ＢＬ０の書込データに応じたデータのメモリセルへの書込が行なわれる。このとき、ビット線ＢＬ１および／ＢＬ１は非選択状態であり、図示しないビット線負荷回路によりプリチャージされた電圧レベルから対応のメモリセルＭＣを介して電流が流れ、ビット線ＢＬ１および／ＢＬの一方の電位レベルが低下するものの、その電位低下量は、データ読出時と同様であり、書込補助回路ＰＣＫｂ１は、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルであり、ＭＯＳトランジスタＰＴ３がオン状態であり、安定にハイ側電源電圧ＶＤＤがメモリセルに対して供給され、安定にデータを保持する。 Specifically, when the word line WL is selected, for example, when the bit lines BL0 and / BL0 are selected, the voltage level of the divided VDD source line VDM0B decreases, and the write margin of the corresponding memory cell MC increases. Data is written to the memory cells according to the write data of bit lines BL0 and / BL0 at a high speed. At this time, the bit lines BL1 and / BL1 are in a non-selected state, and a current flows from the voltage level precharged by a bit line load circuit (not shown) through the corresponding memory cell MC, and one of the bit lines BL1 and / BL However, the amount of potential decrease is the same as that at the time of data reading. In the write assist circuit PCKb1, the output signal of the NAND gate NG1 is L level, and the MOS transistor PT3 is on. The high-side power supply voltage VDD is stably supplied to the memory cell, and data is stably held.
上述の動作は、ビット線対ＢＬ２，／ＢＬ２およびＢＬ３，／ＢＬ３についても同様である。 The above-described operation is the same for bit line pairs BL2, / BL2 and BL3, / BL3.
この図１０に示す構成において、各メモリセル列に対応して設けられるＶＤＤソース線を分割し、分割ＶＤＤソース線ごとに、その電圧レベルを、対応のビット線の電位に応じて制御することにより、ＶＤＤソース線の配線容量が低減され、データ書込時、分割ＶＤＤソース線の電位降下が高速となり、高速の書込を行なうことができ、また、書込完了後、選択列の分割ＶＤＤソース線の電位を高速で元の電源電圧レベルＶＤＤレベルに復帰させることができ、書込時間を短縮することができる。分割ＶＤＤソース線の配線抵抗の影響は、先の実施の形態１におけるように、各列に１つの連続的に延在するＶＤＤソース線を設け、両端に書込補助回路を設ける構成の場合と同様である。 In the configuration shown in FIG. 10, the VDD source line provided corresponding to each memory cell column is divided, and the voltage level of each divided VDD source line is controlled according to the potential of the corresponding bit line. The wiring capacity of the VDD source line is reduced, and when writing data, the potential drop of the divided VDD source line becomes high speed so that high speed writing can be performed. The potential of the line can be restored to the original power supply voltage level VDD level at high speed, and the writing time can be shortened. The influence of the wiring resistance of the divided VDD source line is the same as in the case of the configuration in which one continuously extending VDD source line is provided in each column and the write assist circuit is provided at both ends as in the first embodiment. It is the same.
また、図１０に示す構成においては、メモリセルアレイにおいて、ＶＤＤソース線を２分割し、分割ＶＤＤソース線の境界領域に、書込補助回路ＰＣＫａ０−ＰＣＫａ３を配置している。しかしながら、書込補助回路ＰＣＫａ０−ＰＣＫａ３は、分割ＶＤＤソース線ＶＤＭ０Ａ−ＶＤＭ３Ａの他方端（２：１セレクタに近い端）に配置され、メモリセルアレイ両端に、書込補助回路ＰＣＫａ０−ＰＣＫａ３およびＰＣＫｂ０−ＰＣＫｂ３が対向して配置される構成が用いられてもよい。 In the configuration shown in FIG. 10, in the memory cell array, the VDD source line is divided into two, and write assist circuits PCKa0-PCKa3 are arranged in the boundary region of the divided VDD source lines. However, write auxiliary circuits PCKa0-PCKa3 are arranged at the other end (end close to the 2: 1 selector) of divided VDD source lines VDM0A-VDM3A, and write auxiliary circuits PCKa0-PCKa3 and PCKb0-PCKb3 are arranged at both ends of the memory cell array. A configuration may be used in which are arranged opposite to each other.
また、各列ごとに、ＶＤＤソース線は２分割構造とされているものの、この分割数はさらに大きくされてもよい。分割ＶＤＤソース線の分割数を大きくすることにより、その配線長を短くすることができ、応じて配線容量を低減でき、その電圧変化を高速化することができ、書込動作を高速化することができる。 Further, although the VDD source line has a two-divided structure for each column, the number of divisions may be further increased. By increasing the number of divided VDD source lines, the wiring length can be shortened, the wiring capacity can be reduced accordingly, the voltage change can be accelerated, and the writing operation can be accelerated. Can do.
また、データビットそれぞれに対して２列のメモリセルが配置されているものの、データ１ビット当りに配列されるメモリセル列の数は２に限定されず、任意である。また、同時に入出力されるデータのビット数も８ビット、１６ビットなど、さらに広いビット幅のデータが用いられてもよい。 In addition, although two columns of memory cells are arranged for each data bit, the number of memory cell columns arranged per data bit is not limited to two and is arbitrary. In addition, data having a wider bit width such as 8 bits or 16 bits may be used for data input / output simultaneously.
［実施の形態４］
図１１は、この発明の実施の形態４に従う書込補助回路の構成を示す図である。図１１においては、１つのビット線対ＢＬ，／ＢＬに対して設けられる書込補助回路ＰＣＫの構成を代表的に示す。メモリセルアレイにおける配置は、先の実施の形態１から３の構成のいずれが用いられてもよい。
[Embodiment 4]
FIG. 11 shows a structure of a write assist circuit according to the fourth embodiment of the present invention. FIG. 11 representatively shows a configuration of write assist circuit PCK provided for one bit line pair BL, / BL. Any of the configurations of the first to third embodiments may be used for the arrangement in the memory cell array.
書込補助回路ＰＣＫは、ビット線ＢＬおよび／ＢＬの電圧レベルに従って、ＶＤＤソース線ＶＤＭのインピーダンスを調整する電源制御部ＶＣＴと、電源制御部ＶＣＴからのビット線電圧検出信号に従ってワンショットのパルス信号を発生するワンショットパルス生成回路１０と、ワンショットパルス生成回路１０の出力信号に従ってＶＤＤソース線ＶＤＭをロー側電源電圧（ＶＳＳ；第２の電源電圧）レベルへ駆動するＮチャネルＭＯＳトランジスタＮＴ１を含む。
The write assist circuit PCK includes a power supply control unit VCT that adjusts the impedance of the VDD source line VDM according to the voltage levels of the bit lines BL and / BL, and a one-shot pulse signal according to the bit line voltage detection signal from the power supply control unit VCT. And a N-channel MOS transistor NT1 for driving the VDD source line VDM to the low-side power supply voltage (VSS: second power supply voltage) level in accordance with the output signal of the one-shot
電源制御部ＶＣＴは、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号に従ってＶＤＤ供給ノードとＶＤＤソース線ＶＤＭとを結合するＰチャネルＭＯＳトランジスタＰＴ３を含む。したがって、電源制御部ＶＣＴは、先の実施の形態２および３における書込補助回路の構成に対応し、同様の構成を備える。 Power supply control unit VCT includes a NAND gate NG1 that receives the voltages of bit lines BL and / BL, and a P-channel MOS transistor PT3 that couples the VDD supply node and VDD source line VDM according to the output signal of NAND gate NG1. Therefore, power supply control unit VCT corresponds to the configuration of the write assist circuit in the second and third embodiments, and has a similar configuration.
ワンショットパルス生成回路１０は、このＮＡＮＤゲートＮＧ１の出力信号を所定時間遅延しかつ反転する反転遅延回路１１と、反転遅延回路１１の出力信号とＮＡＮＤゲートＮＧ１の出力信号を受けるＡＮＤゲートＡＧ１を含む。ワンショットパルス生成回路１０は、ＮＡＮＤゲートＮＧ１の出力信号の立上がりに応答して、所定の時間幅を有するワンショットパルス信号を生成する。このワンショットパルス信号のＨレベル期間は、反転遅延回路１１の有する遅延時間により決定される。
One-shot
図１２は、図１１に示す書込補助回路ＰＣＫのデータ書込時の動作を示す信号波形図である。以下、図１２を参照して、図１１に示す書込補助回路ＰＣＫの動作について説明する。 FIG. 12 is a signal waveform diagram representing an operation at the time of data writing of write assist circuit PCK shown in FIG. Hereinafter, the operation of the write assist circuit PCK shown in FIG. 11 will be described with reference to FIG.
データ書込時、ビット線ＢＬまたは／ＢＬの電位が、書込データに応じてＨレベルからＬレベルに変化すると、ＮＡＮＤゲートＮＧ１の出力ノードＮＤＡの電圧レベルがＬレベルからＨレベルに変化する。応じて、ワンショットパルス生成回路１０から、所定期間Ｈレベルとなるワンショットのパルス信号が生成される。ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなると、ＭＯＳトランジスタＰＴ３がオフ状態となり、ＶＤＤソース線ＶＤＭが、ＶＤＤ供給ノードから分離される。このとき、また、ワンショットパルス生成回路１０からのワンショットパルス信号（ノードＮＤＢ上の信号）は、Ｈレベルとなり、応じて、ＭＯＳトランジスタＮＴ１がオン状態となる。ＶＤＤ供給ノードから分離されたＶＤＤソース線ＶＤＭが、ロー側電源ノードに結合され、その電圧レベルが低下する。
At the time of data writing, when the potential of bit line BL or / BL changes from H level to L level according to the write data, the voltage level of output node NDA of NAND gate NG1 changes from L level to H level. In response, the one-shot
選択メモリセルにおいて、ストレージノード（ＮＤ１，ＮＤ２：図示せず）は、そのＶＤＤソース線ＶＤＭの電位降下に応じてデータ保持特性が急激に低下し、高速でその電位レベルが、ビット線ＢＬおよび／ＢＬの電位レベルに応じて変化する。これにより、データ書込に要する時間（ストレージノードＮＤ１およびＮＤ２の電位を、書込データに応じた電位レベルに設定するまでに要する時間）を短縮することができ、高速書込が実現される。 In the selected memory cell, the storage nodes (ND1, ND2; not shown) have their data retention characteristics abruptly reduced according to the potential drop of the VDD source line VDM, and the potential level thereof is increased at a high speed. It changes according to the potential level of BL. Thereby, the time required for data writing (the time required for setting the potentials of storage nodes ND1 and ND2 to the potential level corresponding to the write data) can be shortened, and high-speed writing is realized.
データ書込が完了すると、ワード線ＷＬが非選択状態となり、ビット線ＢＬおよび／ＢＬが列選択回路により内部データ線から分離されて、それらの電圧レベルが、再び、図示しないビット線負荷回路により、元のプリチャージ電圧レベルに復帰する。このときには、ワンショットパルス生成回路１０からのワンショットパルス信号は、既にＬレベルであり、ＭＯＳトランジスタＮＴ１はオフ状態である。このビット線ＢＬおよび／ＢＬのプリチャージ電位への復帰に従って、電源制御部ＶＣＴにおいてＮＡＮＤゲートＮＧ１の出力信号がＬレベルとなり、応じてＭＯＳトランジスタＰＴ３により、ＶＤＤソース線ＶＤＭの電圧レベルが元の電圧（ＶＤＤレベル）に復帰する。
When the data writing is completed, the word line WL is deselected, the bit lines BL and / BL are separated from the internal data lines by the column selection circuit, and their voltage levels are again set by the bit line load circuit (not shown). Return to the original precharge voltage level. At this time, the one-shot pulse signal from the one-shot
この図１１に示すように、ビット線電位変化に応答して、所定期間ＶＤＤソース線の電圧レベルをロー側電源電圧ＶＳＳレベル方向へ駆動して、その電圧レベルを強制的に低下させることにより、メモリセルの書込マージンが増大し、高速の書込を実現することができる。 As shown in FIG. 11, in response to the change in the bit line potential, the voltage level of the VDD source line is driven in the direction of the low-side power supply voltage VSS for a predetermined period, and the voltage level is forcibly reduced. The write margin of the memory cell is increased and high speed writing can be realized.
また、非選択メモリセルにおいては、実施の形態１から３と同様、データ書込モード時においても安定にデータを保持することができる。 In the non-selected memory cell, data can be stably held even in the data write mode, as in the first to third embodiments.
［実施の形態５］
図１３は、この発明の実施の形態５に従う書込補助回路ＰＣＫの構成を示す図である。この図１３に示す電圧制御回路ＰＣＫにおいては、ＶＤＤソース線ＶＤＭを、ビット線ＢＬ，／ＢＬの電位変化時第２の電源電圧（ロー側電源電圧ＶＳＳ）レベルへ駆動するＰチャネルＭＯＳトランジスタＰＴ４が設けられる。このＭＯＳトランジスタＰＴ４のオン／オフ状態の制御は、ワンショットパルス生成回路１０により行なわれる。このワンショットパルス生成回路１０は、電源制御部ＶＣＴに含まれるＮＡＮＤゲートＮＧ１の出力信号の立上がりに応答して所定期間Ｌレベルとなるワンショットのパルス信号を生成して、ＰチャネルＭＯＳトランジスタＰＴ４のゲートへ与える。電源制御部ＶＣＴの構成は、先の図１１に示す電源制御部ＶＣＴの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
[Embodiment 5]
FIG. 13 shows a structure of write assist circuit PCK according to the fifth embodiment of the present invention. In voltage control circuit PCK shown in FIG. 13, P channel MOS transistor PT4 for driving VDD source line VDM to the second power supply voltage (low-side power supply voltage VSS) level when the potential of bit lines BL and / BL changes is provided. Provided. The one-shot
ワンショットパルス生成回路１０は、反転遅延回路１１と、反転遅延回路１１の出力信号と電源制御部ＶＣＴのＮＡＮＤゲートＮＧ１の出力信号を受けるＮＡＮＤゲートＮＧ２を含む。このワンショットパルス生成回路１０の生成するワンショットパルス信号のＬレベル期間は、反転遅延回路１１の有する遅延時間により決定される。
One-shot
図１４は、図１３に示す書込補助回路ＰＣＫのデータ書込時の動作を示す信号波形図である。以下、図１４を参照して、図１３に示す書込補助回路ＰＣＫの動作について説明する。 FIG. 14 is a signal waveform diagram representing an operation at the time of data writing of write assist circuit PCK shown in FIG. Hereinafter, the operation of the write assist circuit PCK shown in FIG. 13 will be described with reference to FIG.
データ書込時、選択列に対応するビット線ＢＬおよび／ＢＬの電圧レベルが、書込データに応じてＨレベルおよびＬレベルに駆動される。このビット線ＢＬおよび／ＢＬの電位変化に従って、電源制御部ＶＣＴからノードＮＤＡに出力される信号がＨレベルに立上がり、応じて、ワンショットパルス生成回路１０からノードＮＤＣへ与えられるワンショットパルス信号が所定期間Ｌレベルとなる。このノードＮＤＣのＬレベルの信号に応答して、ＭＯＳトランジスタＰＴ４がオン状態となり、ＶＤＤソース線ＶＤＭが、ロー側電源電圧方向へ駆動される。このとき、ＭＯＳトランジスタＰＴ３は、ＮＡＮＤゲートＮＧ１の出力信号によりオフ状態であり、ＶＤＤ供給ノードから分離されたＶＤＤソース線ＶＤＭが、高速で、その電圧レベルが低下される。したがって、先の図１１に示す実施の形態４に示される書込補助回路の構成と同様、書込マージンが増大し、選択メモリセルのストレージノード（ＮＤ１，ＮＤ２）の電位レベルを書込データに応じて高速で変化させることができる。
At the time of data writing, the voltage levels of bit lines BL and / BL corresponding to the selected column are driven to H level and L level according to the write data. In accordance with the potential change of bit lines BL and / BL, the signal output from power supply control unit VCT to node NDA rises to the H level, and accordingly, the one-shot pulse signal applied from one-shot
ビット線ＢＬおよび／ＢＬが非選択列のときまたはデータ読出モード時においては、ビット線ＢＬおよび／ＢＬ電位はハイレベルであり、ＮＡＮＤゲートＮＧ１の出力信号はＬレベルであり、ＭＯＳトランジスタＰＴ３がオン状態にある。ＮＡＮＤゲートＮＧ１の出力信号がＬレベルに固定されるため、ワンショットパルス生成回路１０の出力ノードＮＤＣはＨレベルを維持し、ＭＯＳトランジスタＰＴ４はオフ状態を維持する。したがって、非選択列のビット線およびデータ読出時のビット線は、ＶＤＤソース線ＶＤＭは確実に、ハイ側電源電圧ＶＤＤを供給されており、スタティック・ノイズ・マージンは確保されて安定にデータを保持する。
When bit lines BL and / BL are in a non-selected column or in a data read mode, the potentials of bit lines BL and / BL are at a high level, the output signal of NAND gate NG1 is at an L level, and MOS transistor PT3 is turned on. Is in a state. Since the output signal of NAND gate NG1 is fixed at the L level, output node NDC of one-shot
図１５は、図１３に示すＭＯＳトランジスタＰＴ３およびＰＴ４の断面構造を概略的に示す図である。ＭＯＳトランジスタＰＴ３およびＰＴ４は、Ｎウェル２０内に形成される。ＰチャネルＭＯＳトランジスタＰＴ３は、Ｎウェル２０の表面に間をおいて形成されるＰ型不純物領域２１ｃおよび２１ｄと、これらの不純物領域２１ｃおよび２１ｄの間のウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極２２ｂを含む。
FIG. 15 schematically shows a cross-sectional structure of MOS transistors PT3 and PT4 shown in FIG. MOS transistors PT3 and PT4 are formed in N well 20. P-channel MOS transistor PT3 has P-
ＭＯＳトランジスタＰＴ４は、Ｎウェル２０の表面に間をおいて形成されるＰ型不純物領域２１ａおよび２１ｂと、これらの不純物領域２１ａおよび２１ｂの間のウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極２２ａを含む。
MOS transistor PT4 has P-
不純物領域２１ａが、ロー側電源電圧ＶＳＳを受けるように結合され、不純物領域２１ｄが、ハイ側電源電圧ＶＤＤを受けるように結合される。ゲート電極２２ａおよび２２ｂは、それぞれ図１３に示すノードＮＤＣおよびＮＤＡに結合される。不純物領域２１ｂおよび２１ｃが、ＶＤＤソース線ＶＤＭに結合される。Ｎウェル２０は、ハイ側電源電圧ＶＤＤレベルにバイアスされる。
不純物領域２１ｂおよび２１ｃは、連続的に形成される不純物領域であってもよく、これらの間に、素子分離領域が形成されていてもよい。
The
ノードＮＤＡの電圧レベルが、Ｈレベル（電圧ＶＤＤレベル）のときには、ＭＯＳトランジスタＰＴ３はオフ状態であり、ＶＤＤ供給ノードとＶＤＤソース線ＶＤＭとは分離される。一方、ノードＮＤＣがＬレベルのときには、不純物領域２１ａおよび２１ｃの間にチャネルが形成され、ＶＤＤソース線ＶＤＭが、ロー側電源電圧ＶＳＳに結合される。
When the voltage level of node NDA is H level (voltage VDD level), MOS transistor PT3 is in an off state, and VDD supply node and VDD source line VDM are separated. On the other hand, when node NDC is at L level, a channel is formed between
ＶＤＤソース線ＶＤＭの電圧レベルが低下した場合、不純物領域２１ｂとＮウェル２０の間のＰＮ接合が深い逆バイアス状態となり、ＭＯＳトランジスタＰＴ４のゲート−ソース間電圧の絶対値が相対的に小さくなり、電流駆動力が低下され、ＶＤＤソース線ＶＤＭの電圧レベルが低下しすぎるのを防止することができる（バックゲートバイアス効果による）。
When the voltage level of the VDD source line VDM decreases, the PN junction between the
従って、ＶＤＤソース線ＶＤＭの電圧レベルが低下しすぎ、非選択メモリセルのデータ保持特性が劣化して、選択列かつ選択行のメモリセルの保持データが破壊されるという状態が生じるのを防止することができる。 Therefore, it is possible to prevent a situation in which the voltage level of the VDD source line VDM is excessively lowered, the data retention characteristics of the non-selected memory cells are deteriorated, and the data retained in the memory cells in the selected column and the selected row is destroyed. be able to.
以上のように、この発明の実施の形態５に従えば、ＶＤＤソース線に対して、ＰチャネルＭＯＳトランジスタを用いてビット線電位変化時フローティング状態のＶＤＤソース線の電位レベルを強制的に低下させており、高速で、選択列のＶＤＤソース線の電圧レベルを低下させるとともに、その電圧レベルの過剰低下を防止することができ、選択列の非選択行のメモリセルの保持データが破壊されるのを防止することができる。また、過剰にＶＤＤソース線電圧が低下するのを防止することができ、応じて、書込完了時高速でＶＤＤソース線を下の電圧レベルに復帰させることができる。 As described above, according to the fifth embodiment of the present invention, the potential level of the VDD source line in the floating state when the bit line potential is changed is forcibly lowered with respect to the VDD source line using the P channel MOS transistor. The voltage level of the VDD source line of the selected column can be reduced at a high speed and the voltage level can be prevented from excessively lowering, and the data held in the memory cells in the non-selected rows of the selected column is destroyed. Can be prevented. Further, it is possible to prevent the VDD source line voltage from excessively decreasing, and accordingly, the VDD source line can be returned to the lower voltage level at a high speed when writing is completed.
［実施の形態６］
図１６は、この発明の実施の形態６に従う書込補助回路ＰＣＫの構成を示す図である。図１６に示す書込補助回路ＰＣＫにおいて、ＶＤＤソース線ＶＤＭに対し、ダイオード接続されるＰチャネルＭＯＳトランジスタＰＴ５が接続される。このダイオード接続されるＰチャネルＭＯＳトランジスタＰＴ５は、ゲートおよびドレインがＶＤＤソース線ＶＤＭに接続され、ソースがＶＤＤ供給ノードに結合される。
[Embodiment 6]
FIG. 16 shows a structure of write assist circuit PCK according to the sixth embodiment of the present invention. In write assist circuit PCK shown in FIG. 16, diode-connected P-channel MOS transistor PT5 is connected to VDD source line VDM. This diode-connected P-channel MOS transistor PT5 has its gate and drain connected to VDD source line VDM and its source coupled to the VDD supply node.
電源制御部ＶＣＴの構成は、先の実施の形態１から５の書込補助回路の構成と同じであり、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号に従ってＶＤＤソース線ＶＤＭとＶＤＤ供給ノードとを選択的に分離するＰチャネルＭＯＳトランジスタＰＴ３を含む。 The configuration of power supply control unit VCT is the same as the configuration of the write assist circuit in the first to fifth embodiments, according to NAND gate NG1 receiving the voltages of bit lines BL and / BL, and the output signal of NAND gate NG1. P channel MOS transistor PT3 for selectively separating VDD source line VDM and VDD supply node is included.
図１７は、図１６に示す書込補助回路ＰＣＫのデータ書込時の動作を示す信号波形図である。以下、図１７を参照して、図１６に示す書込補助回路ＰＣＫの動作について説明する。 FIG. 17 is a signal waveform diagram representing an operation at the time of data writing of write assist circuit PCK shown in FIG. Hereinafter, the operation of the write assist circuit PCK shown in FIG. 16 will be described with reference to FIG.
データ書込時、選択列において、ビット線ＢＬおよび／ＢＬの電圧レベルが、書込データに応じてＨレベルおよびＬレベルに変化する。ビット線ＢＬおよび／ＢＬの一方のビット線の電位降下に従って、ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなり、応じてＭＯＳトランジスタＰＴ３がオフ状態となる。ワード線ＷＬが選択状態へ駆動されると、選択メモリセルを介して電流が流れ、ＶＤＤソース線ＶＤＭの電圧レベルが低下する。このＶＤＤソース線ＶＤＭの電圧レベルが、電圧ＶＤＤ−Ｖｔｐ以上のときには、ＭＯＳトランジスタＰＴ５はオフ状態になる。ここで、Ｖｔｐは、ＭＯＳトランジスタＰＴ５のしきい値電圧の絶対値を示す。 At the time of data writing, in the selected column, the voltage levels of bit lines BL and / BL change to H level and L level according to the write data. According to the potential drop of one bit line of bit lines BL and / BL, the output signal of NAND gate NG1 becomes H level, and MOS transistor PT3 is turned off accordingly. When the word line WL is driven to the selected state, a current flows through the selected memory cell, and the voltage level of the VDD source line VDM decreases. When the voltage level of VDD source line VDM is equal to or higher than voltage VDD-Vtp, MOS transistor PT5 is turned off. Here, Vtp indicates the absolute value of the threshold voltage of the MOS transistor PT5.
ＶＤＤソース線ＶＤＭの電圧レベルが、電圧ＶＤＤ−Ｖｔｐ以下となると、ＭＯＳトランジスタＰＴ５がオン状態となり、ＶＤＤソース線ＶＤＭを、ＶＤＤ供給ノードに結合し、ＶＤＤソース線ＶＤＭの電位低下を防止する。したがって、ＶＤＤソース線ＶＤＭの電圧レベルは、ＶＤＤ−Ｖｔｐのレベルにクランプされる。 When the voltage level of the VDD source line VDM becomes equal to or lower than the voltage VDD−Vtp, the MOS transistor PT5 is turned on, and the VDD source line VDM is coupled to the VDD supply node to prevent a potential drop of the VDD source line VDM. Therefore, the voltage level of the VDD source line VDM is clamped to the level of VDD-Vtp.
電源制御部ＶＣＴの動作は、先の実施の形態１から６に示す構成と同様であるものの、クランプトランジスタＰＴ５により、選択列のＶＤＤソース線ＶＤＭの電圧レベルの過剰降下を防止することができ、選択列かつ非選択行のメモリセルのデータ保持特性が劣化するのを抑制でき、保持データが破壊されるのを防止することができる。 Although the operation of the power supply control unit VCT is the same as the configuration shown in the first to sixth embodiments, an excessive drop in the voltage level of the VDD source line VDM of the selected column can be prevented by the clamp transistor PT5. Deterioration of data retention characteristics of memory cells in selected columns and non-selected rows can be suppressed, and the retained data can be prevented from being destroyed.
なお、このＶＤＤソース線ＶＤＭの電圧レベルクランプ素子としては、ＰＮダイオードなどの別の素子が用いられてもよい。 Note that another element such as a PN diode may be used as the voltage level clamping element of the VDD source line VDM.
以上のように、この発明の実施の形態６に従えば、ＶＤＤソース線の電圧レベルの低下を抑制するための電圧クランプ手段を設けており、選択列／非選択行のメモリセルの保持データの破壊を防止することができる（ハイ側電源電圧が低下しすぎるのを防止することができ、応じてデータ保持特性の低下を抑制できるため）。 As described above, according to the sixth embodiment of the present invention, the voltage clamping means for suppressing the decrease in the voltage level of the VDD source line is provided, and the data held in the memory cells in the selected column / non-selected row is stored. The breakdown can be prevented (because the high-side power supply voltage can be prevented from excessively decreasing, and the decrease in data retention characteristics can be suppressed accordingly).
［実施の形態７］
図１８は、この発明の実施の形態７に従う書込補助回路ＰＣＫの構成を示す図である。図１８に示す書込補助回路ＰＣＫは、以下の点で、図１６に示す書込補助回路の構成と異なる。すなわち、電源制御部ＶＣＴにおいて、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１に代えて、冗長信号ＣＲＤ、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ３が設けられる。このＮＡＮＤゲートＮＧ３の出力信号に従って、ＭＯＳトランジスタＰＴ３が、ＶＤＤ供給ノードとＶＤＤソース線ＶＤＭとを選択的に結合する。
[Embodiment 7]
FIG. 18 shows a structure of write assist circuit PCK according to the seventh embodiment of the present invention. The write auxiliary circuit PCK shown in FIG. 18 is different from the configuration of the write auxiliary circuit shown in FIG. 16 in the following points. That is, in power supply control unit VCT, NAND gate NG3 receiving the redundancy signal CRD and the voltages of bit lines BL and / BL is provided instead of NAND gate NG1 receiving the voltages of bit lines BL and / BL. According to the output signal of NAND gate NG3, MOS transistor PT3 selectively couples the VDD supply node and VDD source line VDM.
冗長信号ＣＲＤは、メモリセルアレイにおいて不良列を指定する信号であり、不良列のビット線は、常時非選択状態とされ、そのアドレスがスペアビット線対と置換される。この不良列のビット線をスペアビット線対と置換することにより、不良列アドレスを使用することが可能となり、不良列の救済が行なわれる。 Redundancy signal CRD is a signal for designating a defective column in the memory cell array, and the bit line of the defective column is always in a non-selected state, and its address is replaced with a spare bit line pair. By replacing the bit line of the defective column with a spare bit line pair, the defective column address can be used, and the defective column is relieved.
図１８に示す電源制御回路ＰＣＫにおいては、また、ダイオード接続されるＰチャネルＭＯＳトランジスタＰＴ５とＶＤＤ供給ノードの間に、インバータＩＶ３の出力信号に従って選択的にオン状態となるＰチャネルＭＯＳトランジスタＰＴ６が接続される。このインバータＩＶ３へは、冗長信号ＣＲＤが与えられる。 In power supply control circuit PCK shown in FIG. 18, P channel MOS transistor PT6 which is selectively turned on in accordance with the output signal of inverter IV3 is connected between diode-connected P channel MOS transistor PT5 and the VDD supply node. Is done. Redundant signal CRD is applied to inverter IV3.
この図１８に示す書込補助回路ＰＣＫの構成においては、ＶＤＤソース線ＶＤＭは、メモリセル列ごとに対応して配置され、各列でその電圧レベルが調整されるものの、さらに、不良列救済時において、不良列に対する電源制御を行なう。すなわち、不良列に対しては、冗長信号ＣＲＤがＬレベルに設定され、ＮＡＮＤゲートＮＧ３の出力信号はＨレベルに固定され、応じて、ＭＯＳトランジスタＰＴ３は常時オフ状態に設定される。また、インバータＩＶ３の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ６が常時オフ状態となり、ＶＤＤ供給ノードとＭＯＳトランジスタＰＴ５の間の電流経路は遮断される。したがって、不良列に対しては、ＶＤＤソース線ＶＤＭは、ＶＤＤ供給ノードから完全に分離され、不良列の不良メモリセルに起因するリーク電流の経路を遮断し、消費電力を低減する。 In the configuration of write assist circuit PCK shown in FIG. 18, VDD source line VDM is arranged corresponding to each memory cell column, and its voltage level is adjusted in each column. The power supply control for the defective column is performed. That is, for the defective column, redundant signal CRD is set to L level, the output signal of NAND gate NG3 is fixed to H level, and accordingly MOS transistor PT3 is always set to an off state. In addition, the output signal of inverter IV3 becomes H level, MOS transistor PT6 is always off, and the current path between the VDD supply node and MOS transistor PT5 is cut off. Therefore, for the defective column, the VDD source line VDM is completely separated from the VDD supply node, cuts off the leakage current path caused by the defective memory cell in the defective column, and reduces power consumption.
一方、不良メモリセルが存在しない正常列に対しては、冗長信号ＣＲＤはＨレベルに設定される。この場合、ＮＡＮＤゲートＮＧ３は、ビット線ＢＬおよび／ＢＬの電位に従って、その出力信号の論理レベルが決定され、また、インバータＩＶ３の出力信号はＬレベルに固定され、ＭＯＳトランジスタＰＴ６がオン状態となる。したがって、この場合には、先の図１６に示す書込補助回路ＰＣＫと同様の動作が実現される。 On the other hand, the redundancy signal CRD is set to H level for a normal column in which no defective memory cell exists. In this case, the logic level of the output signal of NAND gate NG3 is determined according to the potentials of bit lines BL and / BL, and the output signal of inverter IV3 is fixed to L level, and MOS transistor PT6 is turned on. . Therefore, in this case, an operation similar to that of write assist circuit PCK shown in FIG. 16 is realized.
図１９は、この発明の実施の形態７に従う半導体記憶装置の要部の構成を概略的に示す図である。図１９において、メモリセルアレイは、正規メモリセルＭＣが行列状に配列される正規メモリセルアレイ１ｎと、不良列救済のためのスペアメモリセルＳＭＣが配列されるスペアメモリセルアレイ１ｓを含む。 FIG. 19 schematically shows a structure of a main portion of the semiconductor memory device according to the seventh embodiment of the present invention. 19, the memory cell array includes a normal memory cell array 1n in which normal memory cells MC are arranged in a matrix, and a spare memory cell array 1s in which spare memory cells SMC for repairing a defective column are arranged.
冗長置換救済において、不良列を除いてビット線とコラムデコーダの出力との対応をずらせる、いわゆるシフトリダンダンシィ方式に従って不良列の救済が行なわれてもよい。しかしながら、ここでは、不良列の救済を示すために、単に正規メモリセルアレイの不良列をスペアビット線対で置換して不良列を救済する構成を示す。 In redundant replacement repair, defective columns may be repaired according to a so-called shift redundancy system in which the correspondence between the bit line and the output of the column decoder is shifted except for the defective columns. However, here, in order to show the repair of the defective column, a configuration is shown in which the defective column is simply replaced by a spare bit line pair to repair the defective column.
正規メモリセルアレイ１ｎには、ビット線対ＢＬＰが配置され、各ビット線対ＢＬＰに対応して、ＶＤＤソース線ＶＤＭが配設され、ＶＤＤソース線ＶＤＭそれぞれに対応して、書込補助回路ＰＣＫが配置される。スペアメモリセルアレイ１ｓにおいても、スペアビット線対ＳＢＬがスペアメモリセル列ＳＭＣに対応して配置され、また、スペアビット線対ＳＢＬＰに対応して、スペアＶＤＤソース線ＳＶＤＭが配設される。このスペアメモリセルアレイ１ｓにおけるスペアビット線対ＳＢＬＰの数は、救済可能な不良列の数に応じて定められる。 In the normal memory cell array 1n, a bit line pair BLP is arranged, a VDD source line VDM is arranged corresponding to each bit line pair BLP, and a write assist circuit PCK is arranged corresponding to each VDD source line VDM. Be placed. Also in spare memory cell array 1s, spare bit line pair SBL is arranged corresponding to spare memory cell column SMC, and spare VDD source line SVDM is arranged corresponding to spare bit line pair SBLP. The number of spare bit line pairs SBLP in the spare memory cell array 1s is determined according to the number of defective columns that can be repaired.
列選択回路は、正規メモリセルアレイ１ｎに対応して配置される正規列選択回路４ｎと、メモリセルアレイ１ｓに対応して配置される冗長列選択回路４ｓを含む。
The column selection circuit includes a normal
この正規列選択回路４ｎおよび冗長列選択回路４ｓの動作を制御するために、冗長列置換制御回路２０が設けられる。冗長列置換制御回路２０は、内部に不良列を特定する不良列アドレスを格納するプログラム回路を含み、列アドレス信号ＣＡとプログラムされた不良列アドレスとの一致／不一致に従って正規列選択イネーブル信号ＮＥおよびスペア列選択イネーブル信号ＮＥＺを生成する。
In order to control the operations of the normal
アドレス指定された選択列が、正常列の場合には、冗長列置換制御回路２０は、正規選択イネーブル信号ＮＥを活性化し、正規列選択回路４ｎが、アドレス指定された列に対応するビット線対ＢＬＰを選択する。冗長列選択回路４ｓは非活性状態にあり、スペア列は非選択状態に維持される。一方、列アドレス信号ＣＡが、不良列を指定する場合には、冗長列置換制御回路２０が、不良スペア列置換イネーブル信号ＮＥＺを活性化し、冗長列選択回路４ｓが、対応の冗長置換用のスペアビット線対ＳＢＬＰを選択する。その場合、正規列選択回路４ｎにおいては、列選択動作は停止される（信号ＮＥが非活性状態）。
When the addressed selection column is a normal column, redundant column
書込補助回路ＰＣＫに対して、各列単位で書込補助回路ＰＣＫのイネーブル／ディスエーブルを制御するセル電源制御ユニット２２が設けられる。このセル電源制御ユニット２２は、不良列情報に従って、対応の書込補助回路ＰＣＫに対する冗長信号ＣＲＤを生成する。
A cell power
図２０は、図１９に示すセル電源制御ユニット２２に含まれる１列のＶＤＤソース線に対する冗長信号を生成する回路の構成の一例を示す図である。図２０において、冗長信号生成部は、ハイ側電源ノードと内部ノードＮＤ１０の間に接続される溶断可能なリンク素子ＦＬと、内部ノードＮＤ１０に一端が接続される高抵抗抵抗素子Ｚと、内部ノードＮＤ１０の電圧信号を反転するインバータＩＶ１０と、インバータＩＶ１０の出力信号を反転して冗長信号ＣＲＤを生成するインバータＩＶ１１と、高抵抗抵抗素子Ｚとロー側電源ノードの間に接続されかつそのゲートにインバータＩＶ１０の出力信号を受けるＮチャネルＭＯＳトランジスタＮＴ１０と、高抵抗抵抗素子Ｚとロー側電源ノードの間に接続されかつそのゲートにリセット信号ＲＳＴを受けるＮチャネルＭＯＳトランジスタＮＴ１１を含む。
FIG. 20 is a diagram showing an example of a configuration of a circuit that generates a redundancy signal for one column of VDD source lines included in cell power
リセット信号ＲＳＴは、システムリセット時または電源投入時、所定期間Ｈレベルとなる。また、不良列に対するリンク素子ＦＬが溶断される。 The reset signal RST is at the H level for a predetermined period when the system is reset or the power is turned on. Further, the link element FL for the defective column is melted.
リンク素子ＦＬが溶断されているときには、ノードＮＤは、ハイ側電源ノード（ＶＤＤ）から分離される。リセット信号ＲＳＴに従ってＭＯＳトランジスタＮＴ１１がオン状態となると、高抵抗抵抗素子Ｚを介して、内部ノードＮＤ１０がロー側電源ノードの電圧レベルに駆動される。応じて、インバータＩＶ１０の出力信号がＨレベルとなり、ＭＯＳトランジスタＮＴ１０がオン状態となる。リセット信号ＲＳＴがＬレベルとなり、ＭＯＳトランジスタＮＴ１１がオフ状態となっても、ノードＮＤ１０は、高抵抗抵抗素子ＺおよびＭＯＳトランジスタＮＴ１０により、ロー側電源ノードの電圧レベルに維持される。この状態においては、冗長信号ＣＲＤは、インバータＩＶ１１によりＬレベルに固定され、不良列に対するＶＤＤソース線の電源制御は停止され、対応のＶＤＤソース線は、常時フローティング状態に維持される。 When link element FL is blown, node ND is isolated from high-side power supply node (VDD). When MOS transistor NT11 is turned on in accordance with reset signal RST, internal node ND10 is driven to the voltage level of the low-side power supply node via high resistance element Z. Accordingly, the output signal of inverter IV10 becomes H level, and MOS transistor NT10 is turned on. Even when reset signal RST goes to L level and MOS transistor NT11 is turned off, node ND10 is maintained at the voltage level of the low-side power supply node by high resistance element Z and MOS transistor NT10. In this state, the redundancy signal CRD is fixed to the L level by the inverter IV11, the power source control of the VDD source line for the defective column is stopped, and the corresponding VDD source line is always kept in the floating state.
一方、リンク素子ＦＬが非溶断状態の場合には、内部ノードＮＤ１０は、ハイ側電源ノード（ＶＤＤ）に結合される。リセット信号ＲＳＴに従ってＭＯＳトランジスタＮＴ１１がオン状態となっても、高抵抗抵抗素子Ｚの抵抗値により、ノードＮＤ１０は、Ｈレベル（電圧ＶＤＤレベル）を維持する。したがって、インバータＩＶ１０の出力信号はＬレベルとなり、ＭＯＳトランジスタＮＴ１０はオフ状態である。したがって、リセット信号ＲＳＴがＬレベルとなった後においては、内部ノードＮＤ１０は、電圧ＶＤＤレベルに維持され、応じて、冗長信号ＣＲＤがＨレベルに維持される。ＭＯＳトランジスタＮＴ１０は、インバータＩＶ１０の出力信号によりオフ状態であり、冗長信号生成部において貫通電流が流れる経路は遮断される。 On the other hand, when link element FL is not blown, internal node ND10 is coupled to the high-side power supply node (VDD). Even if the MOS transistor NT11 is turned on in accordance with the reset signal RST, the node ND10 maintains the H level (voltage VDD level) due to the resistance value of the high resistance element Z. Therefore, the output signal of inverter IV10 is at L level, and MOS transistor NT10 is off. Therefore, after reset signal RST attains L level, internal node ND10 is maintained at voltage VDD level, and accordingly redundant signal CRD is maintained at H level. MOS transistor NT10 is turned off by the output signal of inverter IV10, and the path through which the through current flows in the redundant signal generator is blocked.
セル電源ユニット２２の構成としては、不良列をスペア列と置換する構成に対するセル電源制御ユニットの構成が示されているものの、シフトリダンダンシ方式に従って不良列の救済が行われても良い。シフトリダンダンシィ方式で不良列を救済する場合、列デコーダからの列選択信号の列選択ゲートに対する伝播経路が切換えられる。この経路切換指定用の信号を用いて、セル電源制御ユニット２２において、冗長信号ＣＲＤが生成されても良い。すなわち、各列選択信号の列選択ゲートに対する伝播経路が、２つあり、１つの信号伝播経路が利用される場合、不良列の列選択ゲートに対しては列選択信号が伝播されないように経路が切り換えられる。従って、不良列において、列選択信号の伝播経路が切り換えられることなり、隣接列の列選択信号伝播経路を設定する信号と不良列の列選択信号の伝播経路を設定する信号とは論理レベルが異なる。従って、各列において、隣接列対の列選択信号伝播経路設定信号の論理が同じか異なるかを判定するゲート回路を利用することにより、各列に対して冗長信号を生成することができる。
Although the configuration of the cell
以上のように、この発明の実施の形態７に従えば、不良列に対するＶＤＤソース線に対する電源制御を停止し、対応のＶＤＤソース線をフローティング状態に設定しており、不良列のメモリセルによりリーク電流が流れるのを防止することができ、応じて消費電流を低減することができる。 As described above, according to the seventh embodiment of the present invention, the power source control for the VDD source line for the defective column is stopped, the corresponding VDD source line is set in the floating state, and the memory cell in the defective column leaks. Current can be prevented from flowing, and current consumption can be reduced accordingly.
［実施の形態８］
図２１は、この発明の実施の形態８に従う書込補助回路ＰＣＫの構成を示す図である。図２１に示す書込補助回路ＰＣＫにおいては、電源制御部ＶＣＴのＮＡＮＤゲートＮＧ１の出力信号を受けるインバータＩＶ１３と、インバータＩＶ１３の出力信号に従って、ＶＤＤソース線ＶＤＭを、中間電圧供給ノードに結合するＰチャネルＭＯＳトランジスタＰＴ１３が設けられる。電源制御部ＶＣＴは、先の実施の形態１から７と同様、ＮＡＮＤゲートＮＧ１およびＰチャネルＭＯＳトランジスタＰＴ３を含む。ＭＯＳトランジスタＰＴ３は、通常の電源電圧ＶＤＤ１を受けるノード（ＶＤＤ供給ノード）に結合される。一方、ＭＯＳトランジスタＰＴ１３は、この通常の電源電圧ＶＤＤ１よりも低い電圧ＶＤＤ２を受ける中間電圧ノードに結合される。
[Embodiment 8]
FIG. 21 shows a structure of write assist circuit PCK according to the eighth embodiment of the present invention. In write assist circuit PCK shown in FIG. 21, inverter IV13 that receives the output signal of NAND gate NG1 of power supply controller VCT, and P that couples VDD source line VDM to the intermediate voltage supply node according to the output signal of inverter IV13. A channel MOS transistor PT13 is provided. Power supply control unit VCT includes NAND gate NG1 and P-channel MOS transistor PT3, as in the first to seventh embodiments. MOS transistor PT3 is coupled to a node (VDD supply node) receiving normal power supply voltage VDD1. On the other hand, MOS transistor PT13 is coupled to an intermediate voltage node receiving voltage VDD2 lower than normal power supply voltage VDD1.
図２２は、図２１に示す書込補助回路ＰＣＫの書込時の動作を示す信号波形図である。以下、図２２を参照して、この図２１に示す書込補助回路ＰＣＫのデータ書込時の動作について説明する。 FIG. 22 is a signal waveform diagram representing an operation at the time of writing of write assist circuit PCK shown in FIG. In the following, with reference to FIG. 22, the operation at the time of data writing of write assist circuit PCK shown in FIG. 21 will be described.
データ書込時、ビット線ＢＬおよび／ＢＬには、書込データに応じた電圧が供給され、これらのビット線の電圧が、ＨレベルおよびＬレベルに駆動される。応じて、電源制御部ＶＣＴにおいて、ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ３がオフ状態となり、ＶＤＤソース線ＶＤＭは、電圧ＶＤＤ１を供給するノードから分離される。一方、インバータＩＶ１３の出力信号がＬレベルとなり、応じてＭＯＳトランジスタＰＴ１３がオン状態となり、ＶＤＤソース線ＶＤＭが中間電圧ＶＤＤ２を受ける。この電圧ＶＤＤ２は、電源電圧レベルの電圧ＶＤＤ１よりも低い電圧レベルである。データ書込時、確実に、ＶＤＤソース線ＶＤＭの電圧レベルを低下させ、メモリセルの書込マージンを増大させることができ、高速でデータの書込を行なうことができる。 At the time of data writing, voltages according to write data are supplied to bit lines BL and / BL, and the voltages of these bit lines are driven to H level and L level. Accordingly, in power supply control unit VCT, the output signal of NAND gate NG1 becomes H level, MOS transistor PT3 is turned off, and VDD source line VDM is separated from the node supplying voltage VDD1. On the other hand, the output signal of inverter IV13 becomes L level, MOS transistor PT13 is turned on accordingly, and VDD source line VDM receives intermediate voltage VDD2. The voltage VDD2 is a voltage level lower than the power supply voltage level voltage VDD1. At the time of data writing, the voltage level of VDD source line VDM can be surely lowered, the writing margin of the memory cell can be increased, and data can be written at high speed.
この場合、中間電圧ＶＤＤ２を生成する回路から電圧ＶＤＤ２が発生されており、ダイオード接続されたＭＯＳトランジスタを用いる場合などのように、トランジスタパラメータによるしきい値電圧のばらつきの影響を受けることなく所望の電圧レベルに、ＶＤＤソース線ＶＤＭの電圧レベルを設定することができる。応じて、確実に、非選択列／選択行のメモリセルのスタティック・ノイズ・マージンを大きな状態に設定することができ、保持データの破壊を確実に防止することができる。 In this case, the voltage VDD2 is generated from the circuit that generates the intermediate voltage VDD2, and the desired voltage is not affected by variations in threshold voltage due to transistor parameters, as in the case of using a diode-connected MOS transistor. The voltage level of the VDD source line VDM can be set as the voltage level. Accordingly, the static noise margin of the memory cell of the non-selected column / selected row can be reliably set to a large state, and the retained data can be reliably prevented from being destroyed.
図２３は、図２１に示す２つの電圧ＶＤＤ１およびＶＤＤ２を発生する電源電圧発生部の構成を概略的に示す図である。図２３において、電源電圧発生部は、外部からの電源電圧ＶＤＤを受けて、ノイズ除去などの安定化処理を行なってセル電源電圧ＶＤＤ１を生成する電源回路２５と、電源回路２５の出力電圧ＶＤＤ１を降圧して中間電圧ＶＤＤ２を生成する降圧回路２６を含む。
FIG. 23 schematically shows a configuration of a power supply voltage generation unit for generating two voltages VDD1 and VDD2 shown in FIG. In FIG. 23, the power supply voltage generation unit receives a power supply voltage VDD from the outside, performs a stabilization process such as noise removal, and generates a cell power supply voltage VDD1 and an output voltage VDD1 of the
電源回路２５は、単に、ノイズ除去などのフィルタ処理を行なって、外部からの電源電圧ＶＤＤと同一電圧レベルのセル電源電圧ＶＤＤ１を生成する。降圧回路２６については、基準電流発生回路の出力電流を電圧に変換する回路などの構成により、中間電圧ＶＤＤ２を生成してもよく、また、たとえばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などにおいて用いられ構成、すなわち、基準電圧と中間電圧ＶＤＤ２に対応する電圧とを比較し、比較結果に従って電源ノードからＶＤＤ２電源線へ電流を供給するフィードバック制御型の内部降圧回路（ＶＤＣ；ボルテージ・ダウン・コンバータ）が用いられてもよい。
The
図２３に示す電源電圧発生回路を利用することにより、外部からの電源電圧ＶＤＤから、所望の電圧レベルの安定なセル電源電圧ＶＤＤ１および中間電圧ＶＤＤ２を生成することができる。 By using the power supply voltage generation circuit shown in FIG. 23, it is possible to generate a stable cell power supply voltage VDD1 and intermediate voltage VDD2 at a desired voltage level from an external power supply voltage VDD.
この発明の実施の形態８に従えば、ＶＤＤソース線電圧を、ビット線電圧に従って、通常の電源電圧ＶＤＤ１とそれより低い中間電圧ＶＤＤ２の間に切換えており、データ書込時、確実に所望の電圧レベルに、ＶＤＤソース線電圧を選択列に対して設定することができ、安定にかつ高速でデータの書込を行なうことができる。 According to the eighth embodiment of the present invention, the VDD source line voltage is switched between the normal power supply voltage VDD1 and an intermediate voltage VDD2 lower than the normal power supply voltage VDD1 according to the bit line voltage. The VDD source line voltage can be set for the selected column at the voltage level, and data can be written stably and at high speed.
また、中間電圧を利用することにより、選択列のＶＤＤソース線電圧を所望の電圧レベルに設定することができ、非選択メモリセルのデータ保持特性が劣化するのを防止することができ、非選択メモリセルの保持データが破壊されるのを防止することができる。 In addition, by using the intermediate voltage, the VDD source line voltage of the selected column can be set to a desired voltage level, and the data retention characteristics of the non-selected memory cells can be prevented from being deteriorated. It is possible to prevent the data held in the memory cell from being destroyed.
［実施の形態９］
図２４は、この発明の実施の形態９に従う半導体記憶装置の要部の構成を示す図である。図２４においては、１列に整列されるメモリセルＭＣに対する書込補助回路の構成を示す。メモリセルＭＣは、４行１列に配列され、各行に対応してワード線ＷＬ０−ＷＬ３が配設される。メモリセル列に対応してビット線ＢＬおよび／ＢＬが配設される。メモリセル列それぞれに対応して、先の実施の形態１から８と同様、ＶＤＤソース線ＶＤＭが配設される。さらに、ＶＤＤソース線ＶＤＭと平行にメモリセル列それぞれに対応して、ダミーＶＳＳソース線ＤＶＳＭが配設される。メモリセルに対してロー側電源電圧ＶＳＳを供給するＶＳＳソース線は図においては示していないが、別途配置される。
[Embodiment 9]
FIG. 24 shows a structure of a main portion of the semiconductor memory device according to the ninth embodiment of the present invention. FIG. 24 shows a configuration of a write assist circuit for memory cells MC arranged in one column. Memory cells MC are arranged in 4 rows and 1 column, and word lines WL0 to WL3 are arranged corresponding to the respective rows. Bit lines BL and / BL are arranged corresponding to the memory cell columns. Corresponding to each memory cell column, VDD source line VDM is arranged as in the first to eighth embodiments. Further, a dummy VSS source line DVSM is arranged in parallel with the VDD source line VDM so as to correspond to each memory cell column. A VSS source line for supplying the low-side power supply voltage VSS to the memory cell is not shown in the figure, but is separately arranged.
書込補助回路ＰＣＫａおよびＰＣＫｂは、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの両端に対向して配置され、ダミーＶＳＳソース線ＤＶＳＭのプリチャージおよびＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの選択的結合を行なって、ダミーＶＳＳソース線の蓄積電荷を利用してＶＤＤソース線ＶＤＭの電圧レベルを調整する。 The write assist circuits PCKa and PCKb are arranged opposite to both ends of the VDD source line VDM and the dummy VSS source line DVSM, and are selectively charged with the dummy VSS source line DVSM and the VDD source line VDM and the dummy VSS source line DVSM. Coupling is performed, and the voltage level of the VDD source line VDM is adjusted using the charge stored in the dummy VSS source line.
書込補助回路ＰＣＫａおよびＰＣＫｂは、同一の構成を有し、対応する部分には同一参照番号を付す。書込補助回路ＰＣＫａおよびＰＣＫｂの各々は、ビット線ＢＬおよび／ＢＬの電圧レベルの変化に従って、ＶＤＤソース線ＶＤＭのＶＤＤ供給ノードと分離する電源制御部ＶＣＴと、この電源制御部ＶＣＴに含まれるＮＡＮＤゲートＮＧ１の出力信号を反転するインバータＩＶ１５と、ＮＡＮＤゲートＮＧ１およびインバータＩＶ１５の出力信号に従って、ＶＤＤソース線ＶＤＭとダミーＶＳＳソース線ＤＶＳＭを選択的に接続するトランスミッションゲートＴＸと、インバータＩＶ１５の出力信号に従ってダミーＶＳＳソース線ＤＶＳＭをロー側電源ノード（ＶＳＳ供給ノード）に結合するＮチャネルＭＯＳトランジスタＮＴ１５を含む。 Write assist circuits PCKa and PCKb have the same configuration, and corresponding portions are denoted by the same reference numerals. Each of write assist circuits PCKa and PCKb includes a power supply control unit VCT that separates from the VDD supply node of VDD source line VDM according to a change in voltage level of bit lines BL and / BL, and a NAND included in power supply control unit VCT Inverter IV15 that inverts the output signal of gate NG1, according to the output signals of NAND gate NG1 and inverter IV15, transmission gate TX that selectively connects VDD source line VDM and dummy VSS source line DVSM, and according to the output signal of inverter IV15 N channel MOS transistor NT15 for coupling dummy VSS source line DVSM to the low-side power supply node (VSS supply node) is included.
トランスミッションゲートＴＸは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの並列体からなるＣＭＯＳトランスミッションゲートで構成され、電圧信号を、しきい値電圧の損失を生じさせることなく伝達する。 Transmission gate TX is formed of a CMOS transmission gate formed of a parallel body of a P channel MOS transistor and an N channel MOS transistor, and transmits a voltage signal without causing a loss of threshold voltage.
図２５は、図２４に示す書込補助回路データ書込時の動作を示す信号波形図である。以下、図２５を参照して、図２４に示す書込補助回路ＰＣＫａおよびＰＣＫｂの動作について説明する。 FIG. 25 is a signal waveform diagram representing an operation in writing data in the write assist circuit shown in FIG. The operation of write assist circuits PCKa and PCKb shown in FIG. 24 will be described below with reference to FIG.
スタンバイ状態時およびデータ読出時においては、ビット線ＢＬおよび／ＢＬの電圧レベルは論理ハイレベルであり、ＮＡＮＤゲートＮＧ１の出力信号（ノードＮＤＡの電位）は、Ｌレベルである。応じて、ＭＯＳトランジスタＰＴ３およびＮＴ１５がオン状態、また、トランスミッションゲートＴＸが非導通状態である。したがって、ＶＤＤソース線ＶＤＭがハイ側電源電圧ＶＤＤレベルに維持され、またダミーＶＳＳソース線ＤＶＳＭは、ロー側電源電圧（ＶＳＳ）レベルに維持される。 In the standby state and data read, the voltage levels of bit lines BL and / BL are at a logic high level, and the output signal of NAND gate NG1 (the potential of node NDA) is at the L level. Accordingly, MOS transistors PT3 and NT15 are on, and transmission gate TX is non-conductive. Therefore, the VDD source line VDM is maintained at the high side power supply voltage VDD level, and the dummy VSS source line DVSM is maintained at the low side power supply voltage (VSS) level.
データ書込が始まり、選択列のビット線ＢＬおよび／ＢＬに書込データが伝達されると、ビット線ＢＬおよび／ＢＬの電圧レベルが書込データに応じて変化する。ビット線ＢＬおよび／ＢＬの電位変化に従って、電源制御部ＶＣＴにおいて、ＮＡＮＤゲートＮＧ１の出力信号（ノードＮＤＡの電圧）がＨレベルとなる。応じて、ＭＯＳトランジスタＰＴ３およびＮＴ１５がオフ状態となる。一方、トランスミッションゲートＴＸがオン状態となり、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭが電気的に結合される。これらのＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭはフローティング状態であり、これらのダミーＶＳＳソース線ＤＶＳＭとＶＤＤソース線の間で蓄積電荷の移動が生じる。ＶＤＤソース線ＶＤＭの容量がＣｄ、ダミーＶＳＳソース線の容量がＣｓとすると、トランスミッションゲートＴＸ導通後のソース線ＶＤＭおよびＤＶＳＭの電位Ｖは、次式で示すように、容量比Ｃｓ／Ｃｄで決定される電圧レベルとなる。 When data writing starts and write data is transmitted to bit lines BL and / BL of the selected column, the voltage levels of bit lines BL and / BL change according to the write data. In accordance with the potential change of bit lines BL and / BL, in power supply control unit VCT, the output signal of NAND gate NG1 (the voltage of node NDA) becomes H level. Accordingly, MOS transistors PT3 and NT15 are turned off. On the other hand, transmission gate TX is turned on, and VDD source line VDM and dummy VSS source line DVSM are electrically coupled. These VDD source line VDM and dummy VSS source line DVSM are in a floating state, and movement of accumulated charges occurs between these dummy VSS source line DVSM and VDD source line. Assuming that the capacity of the VDD source line VDM is Cd and the capacity of the dummy VSS source line is Cs, the potential V of the source lines VDM and DVSM after the transmission gate TX is turned on is determined by the capacity ratio Cs / Cd as shown in the following equation. Voltage level.
Ｖ＝Ｃｄ・ＶＤＤ／（Ｃｄ＋Ｃｓ）
ただし、ロー側電源電圧ＶＳＳは接地電圧（０Ｖ）とする。たとえば、容量比Ｃｄ：Ｃｓを１０：１に設計した場合、ＶＤＤソース線の電位は、トランスミッションゲートＴＸによるイコライズにより、ほぼ１０／１１倍の電圧レベルとなり、約１０％低下する。これにより、選択メモリセルＭＣにおいて、ハイ側電源ノードの電圧レベルが低下し、書込マージンが増大し、メモリセルの記憶データの反転を容易に行なうことができ、書込時間を短縮することができ、また確実に書込を行なうことができる。
V = Cd · VDD / (Cd + Cs)
However, the low-side power supply voltage VSS is a ground voltage (0 V). For example, when the capacitance ratio Cd: Cs is designed to be 10: 1, the potential of the VDD source line becomes approximately 10/11 times the voltage level due to equalization by the transmission gate TX and decreases by about 10%. As a result, in the selected memory cell MC, the voltage level of the high-side power supply node decreases, the write margin increases, the stored data in the memory cell can be easily inverted, and the write time can be shortened. And writing can be performed reliably.
非選択メモリセルにおいては、ストレージノードの電圧レベルは最大、読出時と同様の変化が生じるだけであり、安定に記憶データを保持することができる。 In a non-selected memory cell, the voltage level of the storage node is maximum and only changes similar to those at the time of reading occur, and stored data can be held stably.
また、この電荷再分配の場合、ＶＤＤソース線ＶＤＭの電圧レベルが、メモリセルへの書込による放電により電圧レベルが低下する場合に比べて、より高速でＶＤＤソース線の電位が低下するため、より高速な書込動作を実現することができる。 In addition, in this charge redistribution, the voltage level of the VDD source line VDM decreases at a higher speed than the voltage level of the VDD source line VDM lower than the voltage level due to discharge by writing to the memory cell. A faster writing operation can be realized.
書込完了後、図示しないビット線負荷回路により、ビット線ＢＬおよび／ＢＬの電圧レベルがそれぞれ元のＨレベル（電圧ＶＤＤレベル）となると、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルとなり、応じて、トランスミッションゲートＴＸがオフ状態となり、ＭＯＳトランジスタＰＴ３およびＮＴ１５がオン状態となる。応じて、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの電圧レベルは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに復帰する。 After the completion of writing, when the voltage level of the bit lines BL and / BL becomes the original H level (voltage VDD level) by a bit line load circuit (not shown), the output signal of the NAND gate NG1 becomes L level. Transmission gate TX is turned off, and MOS transistors PT3 and NT15 are turned on. Accordingly, the voltage levels of VDD source line VDM and dummy VSS source line DVSM return to the high-side power supply voltage VDD and low-side power supply voltage VSS levels, respectively.
このダミーＶＳＳソース線ＤＶＳＭは、ＶＤＤソース線ＶＤＭと同一配線層または異なる配線層でありかつメモリセルＭＣ上を延在する配線を用いて配置する。これにより、各列ごとにＶＤＤソース線ＶＤＭおよびダミーソース線ＤＶＣＭを配置することができ、また、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの配線長さをメモリセルの行数が増大しても同一することができ、応じて、容量比Ｃｄ：Ｃｓも一定に維持することができる。従って、メモリセルアレイの行／列数が変更される場合においても、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭを列方向に直線的に延在させるだけであり、配線レイアウトにおいて再設計を行なう必要がなく、またメモリセルアレイのレイアウト変更を行なう必要がない。また、同一レイアウトの書込補助回路を利用することができ、メモリセルアレイ構成変更時のセル電源制御ユニット部の面積増大も抑制される（列の数に応じて書込補助回路の数が変更されるだけであり、列方向のメモリセルの数が増大しても書込補助回路の構成は変更する必要はない）。 The dummy VSS source line DVSM is arranged using a wiring that is the same wiring layer as or different from the VDD source line VDM and that extends over the memory cell MC. Thereby, the VDD source line VDM and the dummy source line DVCM can be arranged for each column, and the wiring length of the VDD source line VDM and the dummy VSS source line DVSM can be increased even if the number of memory cell rows increases. Accordingly, the capacitance ratio Cd: Cs can be maintained constant. Therefore, even when the number of rows / columns of the memory cell array is changed, the VDD source line VDM and the dummy VSS source line DVSM only extend linearly in the column direction, and it is necessary to redesign the wiring layout. There is no need to change the layout of the memory cell array. In addition, a write assist circuit having the same layout can be used, and an increase in the area of the cell power control unit when the memory cell array configuration is changed is suppressed (the number of write assist circuits is changed according to the number of columns). It is not necessary to change the configuration of the write assist circuit even if the number of memory cells in the column direction is increased).
なお、このＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの配線容量比については、ＶＤＤソース線ＶＤＭに、メモリセルＭＣのハイ側電源ノードＶＨが接続され、その寄生容量が存在する。ハイ側電源ノードＶＨの寄生容量を考慮して、ＶＤＤソース線ＶＤＭおよびダミーＶＳＳソース線ＤＶＳＭの容量比を設定することにより、ソース線ＶＤＭおよびＤＶＳＭの列方向の長さが延びる場合においても、同様、寄生容量を考慮した配線容量比は同じとなる。 As for the wiring capacitance ratio of the VDD source line VDM and the dummy VSS source line DVSM, the high-side power supply node VH of the memory cell MC is connected to the VDD source line VDM, and the parasitic capacitance exists. The same applies to the case where the length of the source lines VDM and DVSM is extended by setting the capacitance ratio of the VDD source line VDM and the dummy VSS source line DVSM in consideration of the parasitic capacitance of the high-side power supply node VH. The wiring capacitance ratio considering the parasitic capacitance is the same.
以上のように、この発明の実施の形態９に従えば、データ書込時、ビット線電圧に従って、ダミーＶＳＳソース線およびＶＳＳソース線をフローティング状態とするとともに、これらは電気的に短絡しており、高速で、ＶＤＤソース線の電圧レベルを低下させることができ、選択メモリセルの書込マージンを増大させることができ、高速でデータの書込を行なうことができる。 As described above, according to the ninth embodiment of the present invention, at the time of data writing, the dummy VSS source line and the VSS source line are brought into a floating state according to the bit line voltage, and these are electrically short-circuited. The voltage level of the VDD source line can be lowered at high speed, the write margin of the selected memory cell can be increased, and data can be written at high speed.
［実施の形態１０］
図２６は、この発明の実施の形態１０に従うメモリセル回路の構成を示す図である。この図２６においては、１列に配設されるメモリセルに対する書込補助回路の構成を示す。メモリセルＭＣは、図２６においては、４行１列に配列され、各行に対応してワード線ＷＬ０−ＷＬ３が配設される。メモリセル列に対応して、ビット線ＢＬおよび／ＢＬが配設され、これらのビット線ＢＬおよび／ＢＬは、それぞれ列選択ゲートＣＳＧおよびビット線負荷回路９に結合される。この構成は先の実施の形態１から９までの構成と同じであり、また従来のメモリセルアレイの配置と同様である。
[Embodiment 10]
FIG. 26 shows a structure of the memory cell circuit according to the tenth embodiment of the present invention. FIG. 26 shows a configuration of a write assist circuit for memory cells arranged in one column. In FIG. 26, memory cells MC are arranged in 4 rows and 1 column, and word lines WL0 to WL3 are arranged corresponding to each row. Corresponding to the memory cell columns, bit lines BL and / BL are arranged, and these bit lines BL and / BL are coupled to column select gate CSG and bit
メモリセル列それぞれに対応して、ロー側電源電圧ＶＳＳを伝達するＶＳＳソース線ＶＳＭが配設される。この実施の形態１０においては、セル電源線ＰＶＬセル０−ＰＶＬｎとして、ＶＳＳソース線ＶＳＭが用いられる。ＶＳＳソース線ＶＳＭの電圧レベル（インピーダンス）を、対応の列のビット線ＢＬおよび／ＢＬの電圧レベルに従って制御する。 A VSS source line VSM for transmitting the low-side power supply voltage VSS is provided corresponding to each memory cell column. In the tenth embodiment, VSS source line VSM is used as cell power supply line PVL cell 0-PVLn. The voltage level (impedance) of the VSS source line VSM is controlled according to the voltage levels of the bit lines BL and / BL in the corresponding column.
このＶＳＳソース線ＶＳＭの両端に、書込補助回路ＰＣＫｃおよびＰＣＫｄが配設される。これらの書込補助回路ＰＣＫｃおよびＰＣＫｄは、同一構成を有し、ロー側電源ノードとＶＳＳソース線ＶＳＭの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＴ２０およびＮＴ２１を含む。ＭＯＳトランジスタＮＴ２０およびＮＴ２１のゲートは、それぞれ対応の列のビット線ＢＬおよび／ＢＬに接続される。 Write auxiliary circuits PCKc and PCKd are arranged at both ends of the VSS source line VSM. These write assist circuits PCKc and PCKd have the same configuration, and include N channel MOS transistors NT20 and NT21 connected in series between the low-side power supply node and VSS source line VSM. MOS transistors NT20 and NT21 have their gates connected to bit lines BL and / BL in the corresponding column, respectively.
ＶＳＳソース線ＶＳＭは、各列ごとに分離して配置される。
図２７は、図２６に示すメモリセルＭＣの内部接続を概略的に示す図である。図２７に示すように、ドライバトランジスタＮＱ１およびｎＱ２のソース側ノード、すなわちロー側電源ノードＶＬが共通にＶＳＳソース線ＶＳＭに結合される。負荷トランジスタＰＱ１およびＰＱ２のソースノード、すなわちハイ側電源ノードＶＨへは、常時、電源電圧ＶＤＤが供給される。ストレージノードＮＤ１およびＮＤ２は、それぞれ、アクセストランジスタＮＱ３およびＮＱ４を介してビット線ＢＬおよび／ＢＬに結合される。
The VSS source line VSM is arranged separately for each column.
FIG. 27 schematically shows an internal connection of memory cell MC shown in FIG. As shown in FIG. 27, the source side nodes of driver transistors NQ1 and nQ2, that is, the low side power supply node VL are commonly coupled to VSS source line VSM. The power supply voltage VDD is always supplied to the source nodes of the load transistors PQ1 and PQ2, that is, the high-side power supply node VH. Storage nodes ND1 and ND2 are coupled to bit lines BL and / BL via access transistors NQ3 and NQ4, respectively.
図２８は、図２６に示すメモリセル回路の動作を示す信号波形図である。以下、図２８を参照して、図２６および図２７に示すメモリセル回路の動作について説明する。 FIG. 28 is a signal waveform diagram representing an operation of the memory cell circuit shown in FIG. The operation of the memory cell circuit shown in FIGS. 26 and 27 will be described below with reference to FIG.
データ読出時、ワード線ＷＬが選択状態へ駆動され、メモリセルＭＣはアクセストランジスタＮＱ３およびＮＱ４が導通する。応じて、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに結合され、このストレージノードＮＤ１およびＮＤ２の保持データに応じてビット線ＢＬおよび／ＢＬの電位レベルが変化する。しかしながら、この場合、ビット線負荷回路９からのカラム電流により、ビット線ＢＬおよび／ＢＬの電位変化は小さく、その電圧レベルはともにＭＯＳトランジスタＮＴ２０およびＮＴ２１のしきい値電圧Ｖｔｈよりも十分高い電圧レベルである。したがって、ＭＯＳトランジスタＮＴ２０およびＮＴ２１はともにオン状態にあり、ＶＳＳソース線ＶＳＭは、ロー側電源ノードに結合され、安定に、ロー側電源電圧ＶＳＳレベルに維持される。したがって、カラム電流に応じてストレージノードＮＤ１またはＮＤ２の電圧レベルが上昇しても、ノイズ・マージンは十分に大きく、メモリセルＭＣは、安定にデータを保持する。
At the time of data reading, word line WL is driven to a selected state, and access transistors NQ3 and NQ4 are rendered conductive in memory cell MC. Accordingly, storage nodes ND1 and ND2 are coupled to bit lines BL and / BL, and the potential levels of bit lines BL and / BL change according to the data held in storage nodes ND1 and ND2. However, in this case, the potential change of bit lines BL and / BL is small due to the column current from bit
このデータ読出時においては、選択メモリセルおよび非選択メモリセルいずれにおいても、安定にロー側電源電圧ＶＳＭが、ロー側電源電圧ＶＳＳレベルに維持され、また、ハイ側電源ノードＶＨもハイ側電源電圧ＶＤＤに結合されて、スタティック・ノイズ・マージンは十分に確保され、安定に記憶データを保持する。 At the time of data reading, the low-side power supply voltage VSM is stably maintained at the low-side power supply voltage VSS level in both the selected memory cell and the non-selected memory cell, and the high-side power supply node VH is also the high-side power supply voltage. Coupled to VDD, the static noise margin is sufficiently secured, and the stored data is stably held.
データ書込時、まず、ビット線ＢＬおよび／ＢＬの電圧レベルが、書込データに応じて変化する。この場合、Ｌレベルへ駆動されるビット線の電圧レベルが、ＭＯＳトランジスタＮＴ２０またはＮＴ２１のしきい値電圧Ｖｔｈよりも低下すると、ＭＯＳトランジスタＮＴ２０またはＮＴ２１がオフ状態となり、ＶＳＳソース線ＶＳＭがロー側電源ノードから分離され、ＶＳＳソース線ＶＳＭがフローティング状態となる。データ書込時に記憶データと逆論理レベルのデータが書込まれる状態を考える。ワード線ＷＬが選択状態へ駆動され、応じてアクセストランジスタＮＱ３およびＮＱ４がオン状態となると、ビット線ＢＬおよび／ＢＬとストレージノードＮＤ１およびＮＤ２の間に電流が流れ、ストレージノードＮＤ１およびＮＤ２の電圧レベルが変化する。この後、アクセストランジスタＮＱ３およびＮＱ４とドライバトランジスタＮＱ１およびＮＱ２のβ比に従って（インバータラッチのラッチ能力に応じて）、ストレージノードの電圧レベルが変化する。この電圧変化時において、メモリセルＭＣ内におけるハイ側電源ノードＶＨからロー側電源ノードＶＬへの貫通電流およびビット線からの書込電流により、メモリセルＭＣにおいてロー側電源ノードＶＬへ電流が流れ、ＶＳＳソース線ＶＳＭの電圧レベルが上昇する。 At the time of data writing, first, the voltage levels of bit lines BL and / BL change according to the write data. In this case, when the voltage level of the bit line driven to the L level falls below the threshold voltage Vth of the MOS transistor NT20 or NT21, the MOS transistor NT20 or NT21 is turned off, and the VSS source line VSM becomes the low-side power supply. The node is separated from the node, and the VSS source line VSM enters a floating state. Let us consider a state in which data at the opposite logic level to the stored data is written at the time of data writing. When word line WL is driven to a selected state and access transistors NQ3 and NQ4 are turned on accordingly, a current flows between bit lines BL and / BL and storage nodes ND1 and ND2, and the voltage levels of storage nodes ND1 and ND2 Changes. Thereafter, the voltage level of the storage node changes according to the β ratio of access transistors NQ3 and NQ4 and driver transistors NQ1 and NQ2 (according to the latching capability of the inverter latch). At the time of this voltage change, a current flows from the high-side power supply node VH to the low-side power supply node VL in the memory cell MC and a write current from the bit line in the memory cell MC. The voltage level of the VSS source line VSM rises.
ＶＳＳソース線ＶＳＭの電圧レベルが上昇すると、メモリセルＭＣの書込マージンが増大し、ビット線ＢＬおよび／ＢＬの書込データに応じて、ストレージノードＮＤ１およびＮＤ２の電圧レベルが高速で変化し、正常にデータの書込を行なうことができる。 When the voltage level of VSS source line VSM increases, the write margin of memory cell MC increases, and the voltage levels of storage nodes ND1 and ND2 change at high speed according to the write data of bit lines BL and / BL, Data can be written normally.
ストレージノードＮＤ１およびＮＤ２の電圧レベルが、それぞれハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに駆動されると、メモリセルＭＣにおいて貫通電流が流れる経路が遮断され、ＶＳＳソース線ＶＳＭの電圧レベルの上昇は停止する。 When the voltage levels of the storage nodes ND1 and ND2 are driven to the high-side power supply voltage VDD and the low-side power supply voltage VSS, respectively, the path through which the through current flows in the memory cell MC is cut off, and the voltage level of the VSS source line VSM The ascent stops.
メモリセルへのデータの書込が完了すると、ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧにより内部データ線から分離されるとともに、ビット線負荷回路９によりハイ側電源電圧ＶＤＤレベルに駆動される。ビット線ＢＬおよび／ＢＬの電位上昇に従って、オフ状態のＭＯＳトランジスタＮＴ２０またはＮＴ２１が、オン状態となり、ＶＳＳソース線ＶＳＭがロー側電源ノードに結合され、その電圧レベルがロー側電源電圧ＶＳＳレベルに復帰する。
When data writing to the memory cell is completed, bit lines BL and / BL are separated from the internal data line by column selection gate CSG and driven to high side power supply voltage VDD level by bit
選択行および選択列のメモリセルＭＣにおいては、対応のワード線が選択状態にあるため、ビット線ＢＬおよび／ＢＬがストレージノードＮＤ１およびＮＤ２に結合される。しかしながら、書込データは伝達されておらず、ビット線負荷回路９によりプリチャージされた電圧レベルにビット線ＢＬおよび／ＢＬが保持されており、データ読出と同様の微小電位変化が対応のビット線に生じるだけであり、この非選択列かつ選択行のメモリセルは、安定に記憶データを保持する（ＶＳＳソース線ＶＳＭは、ロー側電源電圧をＶＳＳレベルに維持されるため）。
In memory cell MC of the selected row and the selected column, since the corresponding word line is in the selected state, bit lines BL and / BL are coupled to storage nodes ND1 and ND2. However, write data is not transmitted, bit lines BL and / BL are held at the voltage level precharged by bit
以上のように、この発明の実施の形態１０に従えば、メモリセル電源線ＰＶＬとしてＶＳＳソース線を用い、データ書込時、ロー側セル電源電圧ＶＳＳをビット線電圧に応じて調整する場合においても、書込時の選択メモリセルのデータ保持特性を低下させて、高速で書込を行なうことができる。 As described above, according to the tenth embodiment of the present invention, in the case where the VSS source line is used as the memory cell power supply line PVL and the low side cell power supply voltage VSS is adjusted according to the bit line voltage at the time of data writing. However, the data retention characteristic of the selected memory cell at the time of writing can be lowered and writing can be performed at high speed.
［実施の形態１１］
図２９は、この発明の実施の形態１１に従うメモリセル回路の構成を示す図である。この図２９に示すメモリセル回路は、以下の点で、図２６に示すメモリセル回路とその構成が異なる。すなわち、書込補助回路ＰＣＫｃおよびＰＣＫｄ各々において、ビット線ＢＬおよび／ＢＬの電圧を受けるＡＮＤゲートＡＧ１０と、ＡＮＤゲートＡＧ１０の出力信号を受けるＮチャネルＭＯＳトランジスタＮＴ２２が設けられる。ＭＯＳトランジスタＮＴ２２は、ロー側電源ノードとＶＳＳソース線ＶＳＭの間に結合され、導通時、ロー側電源ノードとＶＳＳソース線ＶＳＭを結合する。
[Embodiment 11]
FIG. 29 shows a structure of a memory cell circuit according to the eleventh embodiment of the present invention. The memory cell circuit shown in FIG. 29 differs from the memory cell circuit shown in FIG. 26 in the following points. That is, each of write assist circuits PCKc and PCKd is provided with AND gate AG10 receiving the voltages of bit lines BL and / BL, and N-channel MOS transistor NT22 receiving the output signal of AND gate AG10. MOS transistor NT22 is coupled between the low-side power supply node and VSS source line VSM, and couples the low-side power supply node and VSS source line VSM when conductive.
この図２９に示すメモリセル回路の他の構成は、図２６に示すメモリセル回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 The other configuration of the memory cell circuit shown in FIG. 29 is the same as that of the memory cell circuit shown in FIG. 26, and the corresponding portions are denoted by the same reference numerals and detailed description thereof is omitted.
この図２９に示すメモリ構成においては、実質的にその動作は、先の実施の形態１０に示すメモリセル回路の動作の同じである。しかしながら、データ書込時、ビット線ＢＬおよび／ＢＬの一方が、ＡＮＤゲートＡＧ１０の入力論理しきい値よりも低下すると、ＡＮＤゲートＡＧ１０の出力信号がＬレベルとなり、応じて、ＭＯＳトランジスタＮＴ２２がオフ状態となる。応じて、ＶＳＳソース線ＶＳＭがフローティング状態となり、その電圧レベルが、選択メモリセルにおける書込電流および貫通電流より上昇し、選択メモリセルの書込マージンが増大し、高速の書込が実現される。 In the memory configuration shown in FIG. 29, the operation is substantially the same as that of the memory cell circuit shown in the tenth embodiment. However, when data is written, if one of bit lines BL and / BL falls below the input logic threshold value of AND gate AG10, the output signal of AND gate AG10 becomes L level, and MOS transistor NT22 is turned off accordingly. It becomes a state. In response, VSS source line VSM enters a floating state, and its voltage level rises from the write current and the through current in the selected memory cell, the write margin of the selected memory cell is increased, and high-speed writing is realized. .
選択行かつ非選択列のメモリセルにおいては、メモリセルのストレージノード（ＮＤ１，ＮＤ２）が、対応のビット線に接続されるものの、この場合、ビット線ＢＬおよび／ＢＬがビット線負荷回路９にもプリチャージされた電圧レベルからわずかに低下するだけであり、その電圧レベルはＡＮＤゲートＡＧ１０の入力論理しきい値よりも高い電圧レベルであり、安定に記憶データを保持する。
In the memory cell of the selected row and the non-selected column, the storage node (ND1, ND2) of the memory cell is connected to the corresponding bit line. In this case, the bit lines BL and / BL are connected to the bit
また、非選択行かつ選択列のメモリセルにおいては、ストレージノード（ＮＤ１，ＮＤ２）は、対応のビット線ＢＬおよび／ＢＬから分離されており、電流が流れる経路は存在せず、ストレージノードの電圧レベルは、安定に維持される。 In the memory cells in the non-selected row and the selected column, the storage nodes (ND1, ND2) are separated from the corresponding bit lines BL and / BL, there is no path for current flow, and the voltage of the storage node The level is kept stable.
したがって、この図２９に示す構成においても、これまでの実施の形態と同様に、非選択メモリセルの記憶データの破壊を生じさせることなく高速でデータの書込を行なうことができ、また、保持データ読出時においても、安定に保持データを保持することができる。 Therefore, also in the structure shown in FIG. 29, data can be written at high speed without causing destruction of data stored in non-selected memory cells, as in the previous embodiments, and the data can be retained. Even during data reading, the retained data can be retained stably.
また、図２９に示す書込補助回路ＰＣＫｃおよびＰＣＫｄにおいては、ロー側電源ノードとＶＳＳソース線ＶＳＭの間に１つのＭＯＳトランジスタが配置されるだけである。したがって、ＶＳＳソース線ＶＳＭの配線抵抗をより低減することができ、メモリセルデータ読出時におけるカラム電流を、メモリセルを介してロー側電源ノードＶＳＳへ高速で放電することができ、高速の読出を実現することができる。 In the write assist circuits PCKc and PCKd shown in FIG. 29, only one MOS transistor is arranged between the low-side power supply node and the VSS source line VSM. Therefore, the wiring resistance of the VSS source line VSM can be further reduced, and the column current at the time of reading the memory cell data can be discharged at high speed to the low-side power supply node VSS via the memory cell. Can be realized.
なお、この図２９に示す構成においても、ＶＳＳソース線ＶＳＭは、メモリセル列の所定数行のメモリセルごとに分割され、それぞれに、書込補助回路が配置されてもよい。 In the configuration shown in FIG. 29, VSS source line VSM may be divided for each predetermined number of rows of memory cells in the memory cell column, and a write assist circuit may be provided for each of them.
以上のように、この発明の実施の形態１１に従えば、ビット線電圧をＡＮＤゲートで受け、このＡＮＤゲートの出力信号に従ってＶＳＳソース線をロー側電源ノードに選択的に結合しており、メモリセルのデータの安定読出および高速書込を実現することができるとともに、ＶＳＳソース線の配線抵抗が等価的に低減され、高速の読出を行なうことができる。 As described above, according to the eleventh embodiment of the present invention, the bit line voltage is received by the AND gate, and the VSS source line is selectively coupled to the low-side power supply node according to the output signal of the AND gate. Stable reading and high-speed writing of cell data can be realized, and the wiring resistance of the VSS source line is equivalently reduced, so that high-speed reading can be performed.
ＶＳＳソース線の電圧レベルを制御する構成としては、先のＶＤＤソース線の電圧レベルを制御する構成、特に特定の電源電圧レベルに維持するクランプするまたは別の電圧源に結合するなどの構成をまた利用することができる。すなわち、たとえばＶＳＳソース線と接地ノードとの間に、ダイオード接続されたＭＯＳトランジスタで構成されるクランプ素子を設けることにより、ＶＤＤソース線ＶＳＭの電圧レベルが、このダイオード接続されるＭＯＳトランジスタのしきい値電圧以上に上昇するのを抑制することができる。また、ダミーＶＤＤソース線を用いて、ＶＳＳソース線とデータ書込時選択的に結合することにより、ＶＳＳソース線の電圧レベルを上昇させることができる。さらに、このＶＳＳソース線を、データ書込時選択列に対して、所定の中間電圧を供給する電源ノードに結合することにより、安定に所望の電圧レベルにＶＳＳソース線を選択列に対して決定することができ、高速確認を安定に行なうことができる。 As a configuration for controlling the voltage level of the VSS source line, a configuration for controlling the voltage level of the previous VDD source line, in particular, a configuration such as clamping to be maintained at a specific power supply voltage level or coupling to another voltage source is also possible. Can be used. That is, for example, by providing a clamp element composed of a diode-connected MOS transistor between the VSS source line and the ground node, the voltage level of the VDD source line VSM becomes the threshold of the diode-connected MOS transistor. It is possible to suppress a rise above the value voltage. Further, the voltage level of the VSS source line can be increased by selectively coupling with the VSS source line at the time of data writing using the dummy VDD source line. Furthermore, the VSS source line is stably determined to a desired voltage level for the selected column by coupling the VSS source line to a power supply node that supplies a predetermined intermediate voltage to the selected column during data writing. And high-speed confirmation can be performed stably.
［実施の形態１２］
図３０は、この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。この図３０に示す半導体記憶装置においては、メモリセルアレイの基板領域３０に、ＰウェルおよびＮウェルが、ＰウェルがＮウェルに挟まれるように交互に配置される。このＰウェルＰＷと両側のＮウェルＮＷ１およびＮＷ２により、一列に整列するメモリセルＭＣを配置するメモリセル列形成領域ＭＦＲが構成される。
[Embodiment 12]
FIG. 30 schematically shows a structure of a main portion of the semiconductor memory device according to the twelfth embodiment of the present invention. In the semiconductor memory device shown in FIG. 30, P wells and N wells are alternately arranged in
メモリセル列形成領域ＭＦＲにおいて、ＰウェルＰＷにメモリセルのＮチャネルＭＯＳトランジスタが形成され、Ｎウェルに負荷トランジスタを構成するＰチャネルＭＯＳトランジスタが形成される。 In memory cell column formation region MFR, an N channel MOS transistor of a memory cell is formed in P well PW, and a P channel MOS transistor constituting a load transistor is formed in N well.
メモリセル列形成領域ＭＦＲに対応してビット線ＢＬおよび／ＢＬが配置される。また、メモリセル列形成領域ＭＦＲにそれぞれ対応して、書込補助回路ＰＣＫが配置される。この書込補助回路ＰＣＫは、対応のビット線ＢＬおよび／ＢＬの電位に従って、対応のＰウェルＰＷの電位を調整する。したがってこの実施の形態１２における書込補助回路ＰＣＫは、メモリセルのＮチャネルＭＯＳトランジスタのバックゲート電位をビット線ＢＬおよび／ＢＬの電圧に従って調整する。このため、各ＰウェルＰＷに対して個々に書込補助回路ＰＣＫからのバックゲート電圧ＶＳＢが供給される。 Bit lines BL and / BL are arranged corresponding to memory cell column formation region MFR. A write assist circuit PCK is arranged corresponding to each memory cell column formation region MFR. Write assist circuit PCK adjusts the potential of corresponding P well PW in accordance with the potential of corresponding bit lines BL and / BL. Therefore, write assist circuit PCK in the twelfth embodiment adjusts the back gate potential of the N channel MOS transistor of the memory cell in accordance with the voltages of bit lines BL and / BL. Therefore, back gate voltage VSB from write assist circuit PCK is supplied to each P well PW individually.
図３１は、図３０に示すメモリセルＭＣの配置を概略的に示す図である。メモリセルＭＣに対して、中央部にＰウェルＰＷが配置され、その両側にＮウェルＮＷ１およびＮＷ２が配置される。メモリセルＭＣにおいて、ロー側電源ノードＶＬとストレージノードＮＤ１の間に、ＮチャネルＭＯＳトランジスタＮＱ１が配置され、ストレージノードＮＤ１とビット線ＢＬの間にＮチャネルＭＯＳトランジスタＮＱ３が配置される。また、ロー側電源ノードＶＬとストレージノードＮＤ２の間に、ＮチャネルＭＯＳトランジスタＮＱ２が配置され、ストレージノードＮＤ２とビット線／ＢＬの間にＮチャネルＭＯＳトランジスタＮＱ４が配置される。ＭＯＳトランジスタＮＱ１およびＮＱ２のゲートが、それぞれ、ストレージノードＮＤ２およびＮＤ１に結合され、ＭＯＳトランジスタＮＱ３およびＮＱ４のゲートへワード線ＷＬが接続される。 FIG. 31 schematically shows an arrangement of memory cells MC shown in FIG. For memory cell MC, P well PW is arranged at the center, and N wells NW1 and NW2 are arranged on both sides thereof. In memory cell MC, N channel MOS transistor NQ1 is arranged between low-side power supply node VL and storage node ND1, and N channel MOS transistor NQ3 is arranged between storage node ND1 and bit line BL. An N channel MOS transistor NQ2 is arranged between the low-side power supply node VL and the storage node ND2, and an N channel MOS transistor NQ4 is arranged between the storage node ND2 and the bit line / BL. MOS transistors NQ1 and NQ2 have their gates coupled to storage nodes ND2 and ND1, respectively, and word line WL is connected to the gates of MOS transistors NQ3 and NQ4.
これらのＭＯＳトランジスタＮＱ１−ＮＱ４が、ＰウェルＰＷ内に形成され、これらのＭＯＳトランジスタＮＱ１−ＮＱ４のバックゲートへは、共通に対応の書込補助回路からの基板電圧ＶＳＢが供給される。 These MOS transistors NQ1-NQ4 are formed in P well PW, and substrate voltage VSB from the corresponding write assist circuit is commonly supplied to the back gates of these MOS transistors NQ1-NQ4.
メモリセルＭＣにおいては、さらに、ＮウェルＮＷ１およびＮＷ２に、それぞれＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が配置される。ＭＯＳトランジスタＰＱ１はハイ側電源ノードＶＨとストレージノードＮＤ１の間に接続されかつそのゲートはストレージノードＮＤ２に接続され、ＭＯＳトランジスタＰＱ２が、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートが、ストレージノードＮＤ１に結合される。これらのＭＯＳトランジスタＰＱ１およびＰＱ２のバックゲートは特に示示していないが、対応のＮウェルＮＷ１およびＮＷ２のバイアス電圧によりバイアスされる。ＮウェルＮＷ１およびＮＷ２は、隣接列のメモリセルの負荷トランジスタを形成する領域と共有される。 In memory cell MC, P channel MOS transistors PQ1 and PQ2 are arranged in N wells NW1 and NW2, respectively. MOS transistor PQ1 is connected between high-side power supply node VH and storage node ND1, and its gate is connected to storage node ND2. MOS transistor PQ2 is connected between high-side power supply node VH and storage node ND2, and A gate is coupled to storage node ND1. The back gates of these MOS transistors PQ1 and PQ2 are not particularly shown, but are biased by the bias voltages of the corresponding N wells NW1 and NW2. N wells NW1 and NW2 are shared with regions forming load transistors of memory cells in adjacent columns.
なお、この図３１に示すメモリセルの配置は一例であり、メモリセル列ごとに、中央部に、Ｎウェルが配置され、負荷トランジスタが形成され、その両側にＰウェルが設けられて、アクセストランジスタおよびドライバトランジスタがそれぞれビット線ＢＬおよび／ＢＬ用に配置されてもよい。この場合、隣接列のメモリセルのウェル領域を分離するために、Ｐウェルが各列ごとに接合分離などの適当な分離構造を用いて分離される。 The arrangement of the memory cells shown in FIG. 31 is an example, and for each memory cell column, an N well is arranged at the center, a load transistor is formed, and P wells are provided on both sides thereof. And driver transistors may be arranged for bit lines BL and / BL, respectively. In this case, in order to separate the well regions of the memory cells in the adjacent columns, the P wells are separated using an appropriate separation structure such as junction separation for each column.
図３２は、図３０に示す書込補助回路ＰＣＫの構成およびウェルバイアス電圧ＶＳＢを発生する回路の構成の一例を示す図である。図３２において、書込補助回路ＰＣＫは、ビット線ＢＬおよび／ＢＬの電圧を受けるＡＮＤゲートＡＧ３０と、ロー側電源ノードとウェルバイアス電圧伝達線ＳＢＬの間に接続され、かつＡＮＤゲートＡＧ３０の出力信号に応答して選択的にオン状態となるＮチャネルＭＯＳトランジスタＮＴ３０と、ＡＮＤゲートＡＧ３０の出力信号を受けるインバータＩＶ３０と、インバータＩＶ３０の出力信号に従って選択的にオン状態となり、バイアス電圧発生回路３０のバイアス電圧を伝達するＮチャネルＭＯＳトランジスタＮ３２を含む。
FIG. 32 shows an example of the configuration of write assist circuit PCK shown in FIG. 30 and the configuration of a circuit for generating well bias voltage VSB. 32, write assist circuit PCK is connected between AND gate AG30 receiving the voltages of bit lines BL and / BL, between the low-side power supply node and well bias voltage transmission line SBL, and the output signal of AND gate AG30. N channel MOS transistor NT30 which is selectively turned on in response to, inverter IV30 receiving the output signal of AND gate AG30, and selectively turned on according to the output signal of inverter IV30, and bias
バイアス電圧発生回路３０は、ハイ側電源ノードとノードＮＤＩの間に接続される高抵抗の抵抗素子３１と、ノードＮＤＩとロー側電源ノードの間に接続されかつそのゲートがノードＮＤＩに接続されるＮチャネルＭＯＳトランジスタ３２を含む。このＭＯＳトランジスタ３２は、ダイオードモードで動作し、ノードＮＤＩに、そのしきい値電圧Ｖｔｈｎの電圧を生成する。ＭＯＳトランジスタ３２のしきい値電圧Ｖｔｈｎは、ロー側電源電圧ＶＳＳよりも高い電圧レベルでありかつ、ＰウェルＰＷとＮチャネルＭＯＳトランジスタのＮ型不純物領域の間のＰＮ接合の順方向降下電圧Ｖｆよりも低い電圧レベルである。
Bias
図３３は、図３０から図３２に示す書込補助回路の動作を示す信号波形図である。以下、図３３を参照して、図３０から図３２に示す回路の動作について説明する。 FIG. 33 is a signal waveform diagram representing an operation of the write assist circuit shown in FIGS. The operation of the circuits shown in FIGS. 30 to 32 will be described below with reference to FIG.
ビット線ＢＬおよび／ＢＬの電圧レベルは、図示しないビット線負荷回路により、Ｈレベルにプリチャージされている。データ読出時においては、選択列においては、ビット線ＢＬおよび／ＢＬの電位振幅は小さく、それらの電圧レベルは、ＡＮＤゲートＡＧ３０の入力論理しきい値よりも高い状態にあり、ＡＮＤゲートＡＧ３０の出力信号はＨレベルである。応じて、ＭＯＳトランジスタＮＴ３０がオン状態、ＭＯＳトランジスタＮＴ３２はオフ状態であり、ＰウェルＰＷ（ＰＷ１、ＰＷ２）へのバイアス電圧ＶＳＢは、ロー側電源電圧ＶＳＳレベルに維持されて、安定にデータの読出が行なわれる。 The voltage levels of bit lines BL and / BL are precharged to H level by a bit line load circuit (not shown). At the time of data reading, in the selected column, the potential amplitudes of bit lines BL and / BL are small, and their voltage levels are higher than the input logic threshold value of AND gate AG30. The signal is at the H level. Accordingly, MOS transistor NT30 is in the on state, MOS transistor NT32 is in the off state, and bias voltage VSB to P well PW (PW1, PW2) is maintained at the low-side power supply voltage VSS level to stably read data. Is done.
一方、データ書込時において、ビット線ＢＬおよび／ＢＬの電圧レベルは書込データに応じて変化すると、ビット線ＢＬおよび／ＢＬの一方の電位降下に従って、ＡＮＤゲートＡＧ３０の出力信号がＨレベルからＬレベルに低下する。応じて、ＭＯＳトランジスタＮＴ３０がオフ状態となり、一方、ＭＯＳトランジスタＮＴ３２がオン状態となり、ウェルバイアス電圧伝達線ＳＢＬへは、バイアス電圧発生回路３０からのバイアス電圧がウェルバイアス電圧ＶＳＢとして伝達される。バイアス電圧発生回路３０の発生する電圧（Ｖｔｈｎ）は、ロー側電源電圧ＶＳＳよりも高い電圧レベルである。したがって、ＭＯＳトランジスタＮＱ１−ＮＱ４のバックゲート−ソース間が順方向にバイアスされ、そのしきい値電圧が低下し、応じて、これらのＭＯＳトランジスタＮＱ１−ＮＱ４の駆動するドレイン電流Ｉｄｓが増加する。これにより、ビット線ＢＬおよび／ＢＬへの書込データに応じて、ストレージノードＮＤ１およびＮＤ２の電圧レベルが変化し、ストレージノードＮＤ１およびＮＤ２が高速で、ビット線ＢＬ１および／ＢＬ１上の書込データに応じたＨレベルおよびＬレベルの電圧レベルに駆動される。
On the other hand, when the voltage level of bit lines BL and / BL changes according to the write data during data writing, the output signal of AND gate AG30 changes from the H level in accordance with the potential drop of one of bit lines BL and / BL. Decreases to L level. Accordingly, MOS transistor NT30 is turned off, while MOS transistor NT32 is turned on, and the bias voltage from bias
非選択列においては、Ｐウェル電位は、ロー側電源電圧ＶＳＳレベルであり、安定に記憶データが保持される。非選択行かつ選択列のメモリセルにおいては、このＰウェルＰＷの電圧ＶＳＢの電圧レベルが、ロー側電源電圧ＶＳＳよりも高い電圧レベルに駆動されるものの、ＭＯＳトランジスタＮＱ１−ＮＱ４に共通にバックゲートバイアス効果が作用し、そのしきい値電圧シフトは同じであり、アクセストランジスタとドライバトランジスタのβ比は変化せず、スタティック・ノイズ・マージンは劣化せず、また、ストレージノードは対応のビット線から分離されており、内部において電流が流れる経路は存在せず、安定に記憶データは保持される。 In the non-selected column, the P well potential is at the low-side power supply voltage VSS level, and the stored data is stably held. In the memory cell of the non-selected row and the selected column, although the voltage level of the voltage VSB of the P well PW is driven to a voltage level higher than the low-side power supply voltage VSS, the back gate is shared by the MOS transistors NQ1 to NQ4. The bias effect works, the threshold voltage shift is the same, the β ratio of the access transistor and driver transistor does not change, the static noise margin does not deteriorate, and the storage node is connected from the corresponding bit line It is separated and there is no path for current to flow inside, and stored data is stably held.
以上のように、この発明の実施の形態１２に従えば、メモリセル列ごとに、アクセストランジスタおよびドライバトランジスタが配置されるウェル領域のバイアス電圧をビット線電圧に従って調整しており、書込時、このＮチャネルＭＯＳトランジスタの基板バイアス効果を小さくして、等価的にゲート−ソース間電圧を大きくして駆動電流量を大きくしており、高速かつ安定にデータの書込を行なうことができる。 As described above, according to the twelfth embodiment of the present invention, the bias voltage of the well region where the access transistor and the driver transistor are arranged is adjusted according to the bit line voltage for each memory cell column. The substrate bias effect of the N channel MOS transistor is reduced, the gate-source voltage is increased equivalently, and the amount of drive current is increased, so that data can be written at high speed and stably.
［実施の形態１３］
図３４は、この発明の実施の形態１３に従う半導体記憶装置の要部の構成を概略的に示す図である。図３４においては、１列のメモリセルに関連する部分の構成を示す。ビット線ＢＬおよび／ＢＬに接続されるメモリセルＭＣが、２つのメモリセルグループＭＧ１およびＭＧ２に分割される。これに対応して、ＶＤＤソース線ＶＤＭは、メモリセルグループＭＧ１に対応する分割ＶＤＤソース線ＶＤＭ１と、メモリセルグループＭＧ２に対応する分割ＶＤＤソース線ＶＤＭ２に分割される。これらの分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２には、それぞれ、ＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ３６が結合される。これらのＭＯＳトランジスタＰＴ３５およびＰＴ３６は、ビット線ＢＬおよび／ＢＬの電圧を受けるＮＡＮＤゲートＮＧ１の出力信号に従って選択的にオン状態／オフ状態となり、オン状態時、対応の分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２へ、ハイ側電源電圧ＶＤＤを供給する。
[Embodiment 13]
FIG. 34 schematically shows a structure of a main portion of the semiconductor memory device according to the thirteenth embodiment of the present invention. FIG. 34 shows a configuration of a portion related to one column of memory cells. Memory cell MC connected to bit lines BL and / BL is divided into two memory cell groups MG1 and MG2. Correspondingly, VDD source line VDM is divided into divided VDD source line VDM1 corresponding to memory cell group MG1 and divided VDD source line VDM2 corresponding to memory cell group MG2. P channel MOS transistors PT35 and PT36 are coupled to divided VDD source lines VDM1 and VDM2, respectively. These MOS transistors PT35 and PT36 are selectively turned on / off in accordance with the output signal of NAND gate NG1 receiving the voltages of bit lines BL and / BL, and in the on state, to corresponding divided VDD source lines VDM1 and VDM2. The high side power supply voltage VDD is supplied.
この図３４に示す書込補助回路の構成は、図１０に示す実施の形態３に示される分割ＶＤＤソース線の構成において、ＮＡＮＤゲートＮＧ１が、このメモリセルグループＭＧ１およびＭＧ２に共通に設けられる点を除いて同じであり、したがって、データ書込および読出時の動作は、先の図１１に示す実施の形態３に示す構成と同じであり、各ビット線対ごとに、対応のＶＤＤソース線ＶＤＭの電圧／インピーダンス制御が行なわれる。 The configuration of the write assist circuit shown in FIG. 34 is that NAND gate NG1 is provided in common to memory cell groups MG1 and MG2 in the configuration of the divided VDD source line shown in the third embodiment shown in FIG. Therefore, the operations at the time of data writing and reading are the same as those of the configuration shown in the third embodiment shown in FIG. 11, and for each bit line pair, a corresponding VDD source line VDM is provided. The voltage / impedance control is performed.
この図３４に示す構成の場合、ビット線ＢＬおよび／ＢＬの一方端側に、ＮＡＮＤゲートＮＧ１が設けられてＭＯＳトランジスタＰＴ３５およびＰＴ３６を共通に制御しており、書込補助回路の占有面積を低減することができる。 In the configuration shown in FIG. 34, NAND gate NG1 is provided on one end side of bit lines BL and / BL to control MOS transistors PT35 and PT36 in common, thereby reducing the occupation area of the write assist circuit. can do.
［変更例］
図３５は、この発明の実施の形態１３の変更例の構成を概略的に示す図である。図３５に示す構成においては、ビット線ＢＬおよび／ＢＬの中央部に、書込補助回路ＰＣＫが配置される。この書込補助回路ＰＣＫが、メモリセルグループＭＧ１およびＭＧ２それぞれに設けられる分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２を、対応のビット線ＢＬおよび／ＢＬの電圧レベルに従って制御する。
[Example of change]
FIG. 35 schematically shows a structure of a modification of the thirteenth embodiment of the present invention. In the configuration shown in FIG. 35, write assist circuit PCK is arranged at the center of bit lines BL and / BL. Write auxiliary circuit PCK controls divided VDD source lines VDM1 and VDM2 provided in memory cell groups MG1 and MG2, respectively, according to the voltage levels of corresponding bit lines BL and / BL.
書込補助回路ＰＣＫは、図３４に示すＮＡＮＤゲートＮＧ１と、ＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ３６とを含む。これらの分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２は、それぞれ、メモリセルグループＭＧ１およびＭＧ２のメモリセルＭＣのハイ側電源ノードＶＨに結合される。 Write assist circuit PCK includes a NAND gate NG1 shown in FIG. 34 and P channel MOS transistors PT35 and PT36. These divided VDD source lines VDM1 and VDM2 are coupled to high-side power supply node VH of memory cells MC in memory cell groups MG1 and MG2, respectively.
図３５に示す構成の場合、書込補助回路ＰＣＫが、メモリセルアレイ中央部に配置される。書込補助回路ＰＣＫを構成するＮＡＮＤゲートＮＧ１およびＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ３６を、メモリセルＭＣを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを用いて実現するこができ、アレイレイアウト面積の増大を抑制することができる。 In the configuration shown in FIG. 35, write assist circuit PCK is arranged at the center of the memory cell array. NAND gate NG1 and P-channel MOS transistors PT35 and PT36 constituting write assist circuit PCK can be realized by using P-channel MOS transistors and N-channel MOS transistors constituting memory cell MC, thereby increasing the array layout area. Can be suppressed.
図３６は、図３５に示す書込補助回路ＰＣＫおよびメモリセルＭＣの平面レイアウトを示す図である。図３６においては、活性領域からコンタクトの形成工程完了後の配線レイアウトを示す。 FIG. 36 shows a planar layout of write assist circuit PCK and memory cell MC shown in FIG. FIG. 36 shows a wiring layout after completion of the contact formation process from the active region.
図３６において、メモリセル列配置領域の中央部に、ＮウェルＮＷが列方向に直線的に延在して配置され、ＮウェルＮＷ両側に、ＰウェルＰＷ１およびＰＷ２が、列方向に延在して配置される。ＮウェルＮＷおよびＰウェルＰＷ１およびＰＷ２において、行方向に延在する領域において、各々１ビットのメモリセルを形成するメモリセル領域ＭＣａおよびＭＣｂが配置される。これらのメモリセル領域ＭＣａおよびＭＣｂの間に、書込補助回路ＰＣＫを形成する領域ＰＧａおよびＰＧｂが配置される。これらの書込補助回路形成領域ＰＧａおよびＰＧｂは、それぞれ、メモリセル領域ＭＣａおよびＭＣｂと同じ列方向の長さを有する。 36, an N well NW is arranged linearly extending in the column direction at the center of the memory cell column arrangement region, and P wells PW1 and PW2 are extended in the column direction on both sides of the N well NW. Arranged. In N well NW and P wells PW1 and PW2, memory cell regions MCa and MCb, each forming a 1-bit memory cell, are arranged in regions extending in the row direction. Regions PGa and PGb forming write assist circuit PCK are arranged between memory cell regions MCa and MCb. These write assist circuit formation regions PGa and PGb have the same length in the column direction as memory cell regions MCa and MCb, respectively.
ＮウェルＮＷおよびＰウェルＰＷは、それぞれ同一半導体基板表面に形成されるＮ型領域およびＰ型領域であり、それぞれにおいて、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ（またはＰ型およびＮ型トランジスタ素子形成用活性領域）が形成され、これらのウェルＮＷおよびＰＷは、ＭＯＳトランジスタの基板領域（バックゲート）として作用する。すなわち、ＮウェルＮＷは、ＰチャネルＭＯＳトランジスタ形成領域であり、ＰウェルＰＷは、ＮチャネルＭＯＳトランジスタ形成領域である。 N well NW and P well PW are an N-type region and a P-type region respectively formed on the same semiconductor substrate surface, and in each of them, a P-channel MOS transistor and an N-channel MOS transistor (or P-type and N-type transistor element formation) Active region) is formed, and these wells NW and PW function as a substrate region (back gate) of the MOS transistor. That is, N well NW is a P channel MOS transistor formation region, and P well PW is an N channel MOS transistor formation region.
ＰウェルＰＷ１およびＰＷ２それぞれにおいて、列方向に連続的に延在する活性領域ＡＲ１およびＡＲ６が形成される。ＮウェルＮＷにおいて、活性領域ＡＲ２が、メモリセル領域ＭＣａに設けられ、また、活性領域ＡＲ３が、領域ＰＧｂおよびＭＣｂに渡って列方向に延在して形成される。また、領域ＭＣａおよびＰＧａ領域に渡って列方向に延在して活性領域ＡＲ４が形成され、メモリセル領域ＭＣｂにおいて列方向に延在して活性領域ＡＲ５が形成される。 In each of P wells PW1 and PW2, active regions AR1 and AR6 extending continuously in the column direction are formed. In N well NW, active region AR2 is provided in memory cell region MCa, and active region AR3 is formed extending in the column direction over regions PGb and MCb. An active region AR4 is formed extending in the column direction over the regions MCa and PGa regions, and an active region AR5 is formed extending in the column direction in the memory cell region MCb.
メモリセルＭＣａ領域において、行方向に延在して、ポリシリコン配線ＰＬ１およびＰＬ２が形成される。ポリシリコン配線ＰＬ１は、ＰウェルＰＷ１およびＮウェルＮＷに渡って延在し、一方、ポリシリコン配線ＰＬ２は、ＰウェルＰＷ１領域においてのみ延在する。 In the memory cell MCa region, polysilicon wirings PL1 and PL2 are formed extending in the row direction. Polysilicon wiring PL1 extends over P well PW1 and N well NW, while polysilicon wiring PL2 extends only in the P well PW1 region.
ＰウェルＰＷ１において、活性領域ＡＲ１を横切るように、ポリシリコン配線ＰＬ３、ＰＬ４、ＰＬ５、ＰＬ６、ＰＬ７およびＰＬ８が行方向に延在して形成される。ポリシリコン配線ＰＬ３、ＰＬ８が、このＰウェルＰＷ１の領域内にのみ行方向に延在する。一方、ポリシリコン配線ＰＬ４およびＰＬ５は、ＰウェルＰＷ１、ＮウェルＮＷおよびＰウェルＰＷ２に渡って行方向に直線的に延在する。 In P well PW1, polysilicon wirings PL3, PL4, PL5, PL6, PL7 and PL8 are formed extending in the row direction so as to cross active region AR1. Polysilicon wirings PL3 and PL8 extend in the row direction only within the region of P well PW1. On the other hand, polysilicon wirings PL4 and PL5 linearly extend in the row direction across P well PW1, N well NW and P well PW2.
ポリシリコン配線ＰＬ６およびＰＬ７は、それぞれＰウェルＰＷ１およびＮウェルＮＷに渡って行方向に延在しかつ活性領域ＡＲ１およびＡＲ３をそれぞれ横切るように配設される。 Polysilicon interconnections PL6 and PL7 are arranged to extend in the row direction over P well PW1 and N well NW, respectively, and to cross active regions AR1 and AR3, respectively.
ポリシリコン配線ＰＬ１１は、ＮウェルＮＷおよびＰウェルＰＷ２内の活性領域ＡＲ５およびＡＲ６を横切るように行方向に延在して配設される。 Polysilicon interconnection PL11 is arranged extending in the row direction so as to cross active regions AR5 and AR6 in N well NW and P well PW2.
ＰウェルＰＷ２においては、ＰウェルＰＷ２領域内においてのみ行方向に延在するようにポリシリコン配線ＰＬ１２、ＰＬ１３およびＰＬ１４が配置される。これらのポリシリコン配線ＰＬ１２−ＰＬ１４は、各々、活性領域ＡＲ６を横切るように配設される。 In P well PW2, polysilicon wirings PL12, PL13 and PL14 are arranged so as to extend in the row direction only within P well PW2 region. Each of these polysilicon wirings PL12-PL14 is arranged so as to cross active region AR6.
ポリシリコン配線ＰＬ２、ＰＬ３およびＰＬ８は、それぞれの一端側においてコンタクトＣＴ１、ＣＴ２およびＣＴ３が形成される。活性領域ＡＲ１においては、ポリシリコン配線ＰＬ４およびＰＬ５の間の領域を除いて、コンタクトＣＴ４−ＣＴ１１が各ポリシリコン配線の間に配設される。 Polysilicon wirings PL2, PL3 and PL8 have contacts CT1, CT2 and CT3 formed on one end side thereof. In active region AR1, contacts CT4-CT11 are arranged between the polysilicon wirings except for the region between polysilicon wirings PL4 and PL5.
ポリシリコン配線ＰＬ４に対しては、ＰウェルおよびＮウェルの境界領域においてコンタクトＣＴ１２が設けられる。 For polysilicon interconnection PL4, contact CT12 is provided in the boundary region between the P well and the N well.
活性領域ＡＲ２において、ポリシリコン配線ＰＬ１に関して、一方側領域にコンタクトＣＴ１３が設けられ、他方側領域に共有コンタクトＳＴ１が設けられる。共有コンタクトＳＴ１は、活性領域ＡＲ２の対応の不純物領域とポリシリコン配線ＰＬ９とを直接接続する。したがって、この共有コンタクトＳＴ１は、素子分離用の絶縁膜上を渡って延在してポリシリＳ紺配線ＰＬ９上部にまで配置される。共有コンタクトを利用することにより、活性領域ＡＲ２とポリシリコン配線ＰＬ９を接続するための配線層の金属配線を用いるのを回避する。 In the active region AR2, with respect to the polysilicon wiring PL1, the contact CT13 is provided in one side region, and the shared contact ST1 is provided in the other side region. Shared contact ST1 directly connects the corresponding impurity region of active region AR2 and polysilicon wiring PL9. Therefore, this shared contact ST1 extends over the insulating film for element isolation and is disposed up to the upper part of the polysilicon S wiring PL9. By using the shared contact, it is possible to avoid using the metal wiring of the wiring layer for connecting the active region AR2 and the polysilicon wiring PL9.
活性領域ＡＲ３において、ポリシリコン配線ＰＬ５、ＰＬ６およびＰＬ７それぞれに対応してコンタクトＣＴ１５、ＣＴ１６およびＣＴ１７が設けられ、その他方端領域において、共有コンタクトＳＴ２が設けられる。この共有コンタクトＳＴ２により、活性領域ＡＲ３の下端の不純物領域が、ポリシリコン配線ＰＬ１１に接続される。 In active region AR3, contacts CT15, CT16 and CT17 are provided corresponding to polysilicon wirings PL5, PL6 and PL7, respectively, and shared contact ST2 is provided in the other end region. By this shared contact ST2, the impurity region at the lower end of the active region AR3 is connected to the polysilicon wiring PL11.
活性領域ＡＲ４においても、ポリシリコン配線ＰＬ１に対して、共有コンタクトＳＴ３が設けられ、また、ポリシリコン配線ＰＬ９、ＰＬ１０およびＰＬ４それぞれに対応してコンタクトＣＴ１７、ＣＴ１８およびＣＴ１９が設けられる。 Also in active region AR4, shared contact ST3 is provided for polysilicon wiring PL1, and contacts CT17, CT18, and CT19 are provided corresponding to polysilicon wirings PL9, PL10, and PL4, respectively.
活性領域ＡＲ５においても、共有コンタクトＳＴ３を介してポリシリコン配線ＰＬ７に接続され、他方側に、コンタクトＣＴ２１が設けられる。 Also in active region AR5, it is connected to polysilicon wiring PL7 through shared contact ST3, and contact CT21 is provided on the other side.
活性領域ＡＲ６においても、各ポリシリコン配線に対応して、各不純物領域に対するコンタクトＣＴ２２−ＣＴ２９が設けられる。この活性領域ＡＲ６においても、活性領域ＡＲ１と同様、ポリシリコン配線ＰＬ４およびＰＬ５の間には、コンタクトは設けられない。 Also in active region AR6, contacts CT22 to CT29 for the respective impurity regions are provided corresponding to the respective polysilicon wirings. In active region AR6, as in active region AR1, no contact is provided between polysilicon wirings PL4 and PL5.
ポリシリコン配線ＰＬ１２、ＰＬ１３およびＰＬ１４に対して、それぞれ他方端に、コンタクトＣＴ３０、ＣＴ３１およびＣＴ３２が設けられる。 Contacts CT30, CT31, and CT32 are provided at the other ends of polysilicon wirings PL12, PL13, and PL14, respectively.
図３６に示す配線レイアウトに見られるように、メモリセル領域ＭＣａおよびＭＣｂのトランジスタのゲート配線と書込補助回路形成領域ＰＧａおよびＰＧｂのゲート配線の延在方向は同じであり、また、配線のレイアウトにおいても領域ＰＧａおよびＰＧｂの境界領域の中央部に関して点対称であり、配線レイアウトが簡略化されるとともに、メモリセルの配線パターンの規則性を維持することができる。 As can be seen from the wiring layout shown in FIG. 36, the extending directions of the gate wirings of the transistors in the memory cell regions MCa and MCb and the gate wirings of the write auxiliary circuit forming regions PGa and PGb are the same. In FIG. 4, the point P is symmetrical with respect to the central portion of the boundary region between the regions PGa and PGb, the wiring layout is simplified, and the regularity of the wiring pattern of the memory cell can be maintained.
また、活性領域も列方向に直線的に延在しているだけであり、面積効率よくトランジスタを配置することができる。また、ＰウェルＰＷ１およびＰＷ２においては、連続的に活性領域ＡＲ１およびＡＲ６が直線状に配置されており、パターニングが容易となり、微細化にも確実に対応することができる。 In addition, the active region also extends only linearly in the column direction, so that transistors can be arranged with high area efficiency. Further, in the P wells PW1 and PW2, the active regions AR1 and AR6 are continuously arranged in a straight line, which facilitates patterning and can reliably cope with miniaturization.
図３７は、図３６に示す配線レイアウトの電気的等価回路を示す図である。図３７において、メモリセル領域ＭＣａについて、ＰウェルＰＷ１において、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３が直列に配置され、また、ＰウェルＰＷ２において、ＮチャネルＭＯＳトランジスタＮＱ４およびＮＱ２が、直列に配置される。これらのＭＯＳトランジスタＮＱ１−ＮＱ４は、先の図３１等において示すメモリセルＭＣのドライバトランジスタおよびアクセストランジスタに対応し、同一参照符号は、同一の素子を示す。 FIG. 37 is a diagram showing an electrical equivalent circuit of the wiring layout shown in FIG. 37, in memory cell region MCa, N channel MOS transistors NQ1 and NQ3 are arranged in series in P well PW1, and N channel MOS transistors NQ4 and NQ2 are arranged in series in P well PW2. These MOS transistors NQ1-NQ4 correspond to the driver transistor and access transistor of memory cell MC shown in FIG. 31 and the like, and the same reference numerals denote the same elements.
メモリセル領域ＭＣａについて、ＮウェルＮＷにおいては、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が行および列方向についての位置をずらせて配置される。これらのＭＯＳトランジスタＰＱ１およびＰＱ２は、先の図３１に示すメモリセルＭＣの構成における負荷トランジスタに対応し、同一参照符号は、同一の構成要素を示す。 In memory cell region MCa, in N well NW, P channel MOS transistors PQ1 and PQ2 are arranged with their positions shifted in the row and column directions. These MOS transistors PQ1 and PQ2 correspond to the load transistors in the configuration of memory cell MC shown in FIG. 31, and the same reference numerals denote the same components.
ＭＯＳトランジスタＮＱ１の一方導通ノードがコンタクトＣＴ４に接続され、ＭＯＳトランジスタＮＱ３のゲートがコンタクトＣＴ１に接続される。ＭＯＳトランジスタＮＱ１およびＰＱ１のゲートが、共有コンタクトＳＴ３を介して、ＭＯＳトランジスタＰＱ２の一方導通ノード（ドレインノード）に接続される。ＭＯＳトランジスタＰＱ１の一方導通ノード（ドレインノード）が、ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートに共有コンタクトＳＴ１を介して接続される。ＭＯＳトランジスタＮＱ４は、その一方導通ノードがコンタクトＣＴ２２に接続され、そのゲートがコンタクトＣＴ３０に接続される。 One conduction node of MOS transistor NQ1 is connected to contact CT4, and the gate of MOS transistor NQ3 is connected to contact CT1. MOS transistors NQ1 and PQ1 have their gates connected to one conduction node (drain node) of MOS transistor PQ2 through shared contact ST3. One conduction node (drain node) of MOS transistor PQ1 is connected to the gates of MOS transistors PQ2 and NQ2 via shared contact ST1. MOS transistor NQ4 has one conduction node connected to contact CT22 and the gate connected to contact CT30.
書込補助回路形成領域について、ＰウェルＰＷ１において、領域ＰＧａおよびＰＧｂそれぞれにＭＯＳトランジスタＮＴ６０、ＮＴ５０、およびＮＴ５２およびＮＴ７２が配置されて、導通ノード（ソース／ドレイン）が直列に接続される（活性領域ＡＲ１内に形成される）。また、ＰウェルＰＷ２においても、ＭＯＳトランジスタＮＴ７２、ＮＴ５４、ＮＴ５６およびＮＴ６２が直列に接続される。 In the write assist circuit formation region, in P well PW1, MOS transistors NT60, NT50, NT52 and NT72 are arranged in regions PGa and PGb, respectively, and conduction nodes (source / drain) are connected in series (active region) Formed in AR1). In P well PW2, MOS transistors NT72, NT54, NT56 and NT62 are connected in series.
領域ＰＧａにおいて、ＮウェルＮＷの領域において、ＰチャネルＭＯＳトランジスタＰＴ３５およびＰＴ５０が配置され、領域ＰＧｂについて、ＮウェルＮＷ内において、ＰチャネルＭＯＳトランジスタＰＴ５２およびＰＴ３６が直列に配置される。ＭＯＳトランジスタＰＴ３５およびＰＴ３６は、メモリセル電源のインピーダンスを制御するトランジスタであり、図３４に示すＭＯＳトランジスタＰＴ３５およびＰＴ３６に対応する。 In region PGa, P channel MOS transistors PT35 and PT50 are arranged in the region of N well NW, and P channel MOS transistors PT52 and PT36 are arranged in series in N well NW for region PGb. MOS transistors PT35 and PT36 control the impedance of the memory cell power supply, and correspond to MOS transistors PT35 and PT36 shown in FIG.
ＭＯＳトランジスタＮＴ６０のゲートが、コンタクトＣＴ２に接続され、ＭＯＳトランジスタＮＴ５０、ＰＴ５０およびＮＴ５４のゲート、が共通の配線（ポリシリコン配線ＰＬ４）を介してコンタクトＣＴ１２に結合される。ＭＯＳトランジスタＮＴ５２、ＰＴ５２およびＮＴ５６のゲートが共通に接続され（ポリシリコン配線ＰＬ５により）かつコンタクトＣＴ３５に接続される。ＭＯＳトランジスタＰＴ５２の一方導通ノードがコンタクトＣＴ１５に結合され、ＭＯＳトランジスタＰＴ５０の一方導通ノードがコンタクトＣＴ１９に接続される。 MOS transistor NT60 has its gate connected to contact CT2, and MOS transistors NT50, PT50 and NT54 have their gates coupled to contact CT12 via a common wiring (polysilicon wiring PL4). MOS transistors NT52, PT52 and NT56 have their gates connected in common (by polysilicon wiring PL5) and connected to contact CT35. One conduction node of MOS transistor PT52 is coupled to contact CT15, and one conduction node of MOS transistor PT50 is connected to contact CT19.
また、ＭＯＳトランジスタＮＴ７０およびＰＴ３６のゲートが共通に（ポリシリコン配線ＰＬ６を介して）コンタクトＣＴ２０に結合され、ＭＯＳトランジスタＮＴ７２およびＰＴ３５のゲートが、共通に（ポリシリコン配線ＰＬ１０を介して）コンタクトＣＴ１４に結合される。 The gates of MOS transistors NT70 and PT36 are commonly coupled to contact CT20 (via polysilicon wiring PL6), and the gates of MOS transistors NT72 and PT35 are commonly coupled to contact CT14 (via polysilicon wiring PL10). Combined.
ＭＯＳトランジスタＮＴ６２のゲートはコンタクトＣＴ３１に接続される。メモリセル形成領域ＭＣｂにおいても、同様、ＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４とＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が、メモリセル領域ＭＣａと同じレイアウトで配置される。ＭＯＳトランジスタＮＱ３のゲートがコンタクトＣＴ３に接続され、ＭＯＳトランジスタＮＱ３の一方導通ノードがコンタクトＣＴ１１に接続される。ＭＯＳトランジスタＰＱ２およびＮＱ４のゲートが共有コンタクトＳＴ２を介してＭＯＳトランジスタＰＱ１の一方導通ノードに接続されて、ＭＯＳトランジスタＮＱ１およびＰＱ１のゲートが、共有コンタクトＳＴ４を介してＭＯＳトランジスタＰＱ２の一方導通ノードに接続される。ＭＯＳトランジスタＰＱ２およびＮＱ４は、それぞれの一方導通ノードが、コンタクトＣＴ２２およびＣＴ２１に接続され、ＭＯＳトランジスタＮＱ２のゲートがコンタクトＣＴ３２に接続される。 The gate of MOS transistor NT62 is connected to contact CT31. In memory cell formation region MCb, N channel MOS transistors NQ1-NQ4 and P channel MOS transistors PQ1 and PQ2 are similarly arranged in the same layout as memory cell region MCa. The gate of MOS transistor NQ3 is connected to contact CT3, and one conduction node of MOS transistor NQ3 is connected to contact CT11. MOS transistors PQ2 and NQ4 have their gates connected to one conduction node of MOS transistor PQ1 through shared contact ST2, and MOS transistors NQ1 and PQ1 have their gates connected to one conduction node of MOS transistor PQ2 through shared contact ST4. Is done. MOS transistors PQ2 and NQ4 have one conduction node connected to contacts CT22 and CT21, and the gate of MOS transistor NQ2 connected to contact CT32.
書込補助回路の形成のために２つのメモリセル形成領域を利用することにより、両側のメモリセル領域ＭＣａおよびＭＣｂのメモリセルのレイアウトの規則性を維持することができ（列方向においてメモリセルが鏡映対象のレイアウトを有する）、書込補助回路を配置しても、メモリセルアレイのメモリセルに対するレイアウトを再設計する必要がない。 By using the two memory cell formation regions for forming the write assist circuit, the regularity of the memory cell layouts of the memory cell regions MCa and MCb on both sides can be maintained (the memory cells are arranged in the column direction). Even if the write assist circuit is arranged, it is not necessary to redesign the layout for the memory cells of the memory cell array.
図３８は、図３６に示す配線レイアウトに対する上層配線のレイアウトを示す図であり、第１層金属配線と、この第１層金属配線に形成される第１ビアのレイアウトを示す。図３６においては、また、活性領域およびポリシリコン配線をその参照符号とともに併せて示す。 FIG. 38 is a diagram showing the layout of the upper layer wiring with respect to the wiring layout shown in FIG. 36, and shows the layout of the first layer metal wiring and the first via formed in the first layer metal wiring. In FIG. 36, the active region and the polysilicon wiring are also shown together with their reference numerals.
図３８において、メモリセル領域ＭＣａにおいて、活性領域ＡＲ１にコンタクトを介して接続される第１金属配線ＦＭＬ１と、ポリシリコン配線ＰＬ２にコンタクトを介して接続される第２金属配線ＦＭＬ４が配設される。第１金属配線ＦＭＬ４は、ワード線ＷＬｉ＋１の一部を構成し、第１金属配線ＦＭＬ１は、ロー側電源電圧ＶＳＳを伝達する金属配線の一部を構成する。また、第１ポリシリコン配線ＰＬ１およびＰＬ２の間に、活性領域ＡＲ１を活性領域ＡＲ２に結合しかつ第１ポリシリコン配線ＰＬ９に結合する第１金属配線ＦＭＬ５が設けられる。この第１金属配線ＦＭＬ５は、活性領域ＡＲ２において下部に形成される共有コンタクトを介して活性領域ＡＲ２に結合されかつ第１ポリシリコン配線ＰＬ９に結合される。
38, in the memory cell region MCa, a first metal wiring FML1 connected to the active region AR1 via a contact and a second metal wiring FML4 connected to the polysilicon wiring PL2 via a contact are provided. . First metal interconnection FML4 constitutes a part of word
ポリシリコン配線ＰＬ１に関して第１金属配線ＦＭＬ５と反対の領域において、活性領域ＡＲ２にコンタクトを介して結合される第１金属配線ＦＭＬ２が形成される。この第１金属配線ＦＭＬ２は、最終的に分割ＶＤＤソース線ＶＤＭ２に結合される。また、メモリセル領域ＭＣａにおいて、活性領域ＡＲ４に共有コンタクトを介して結合されかつ第１ポリシリコン配線ＰＬ１に接続されかつさらに活性領域ＡＲ６にコンタクトを介して結合される第１金属配線ＦＭＬ６が設けられる。活性領域ＡＲ６の第１ポリシリコン配線ＰＬ１２に関して対応する領域には、第１金属配線ＦＭＬ３が配設される。第１金属配線ＦＭＬ３には、第１ビア（Ｖ）が形成され、最終的に補のビット線／ＢＬに結合される。 In a region opposite to first metal interconnection FML5 with respect to polysilicon interconnection PL1, first metal interconnection FML2 coupled to active region AR2 via a contact is formed. First metal interconnection line FML2 is finally coupled to divided VDD source line VDM2. In memory cell region MCa, first metal interconnection FML6 is provided which is coupled to active region AR4 through a shared contact, connected to first polysilicon interconnection PL1, and further coupled to active region AR6 through a contact. . A first metal wiring FML3 is arranged in a region corresponding to the first polysilicon wiring PL12 in the active region AR6. A first via (V) is formed in first metal interconnection FML3 and is finally coupled to complementary bit line / BL.
メモリセル領域ＭＣａのＰウェルＰＷ２において、行方向に長い矩形形状に第１金属配線ＦＭＬ７が形成される。この第１金属配線ＦＭＬ７は、第１ポリシリコン配線ＰＬ１２にコンタクトを介して結合され、ワード線ＷＬｉ＋１の一部を構成する。
In P well PW2 of memory cell region MCa, first metal interconnection FML7 is formed in a rectangular shape that is long in the row direction. First metal interconnection line FML7 is coupled to first polysilicon interconnection line PL12 through a contact, and constitutes a part of word
メモリセル領域ＭＣａと書込補助回路形成領域ＰＧａの間の境界領域において、活性領域ＡＲ１、ＡＲ５およびＡＲ６それぞれに対して、行方向に長い矩形形状の第１金属配線ＦＭＬ８、ＦＭＬ９およびＦＭＬ１０が設けられる。これらの第１金属配線ＦＭＬ８−ＦＭＬ１０は、それぞれコンタクトを介して対応の活性領域に結合され、かつそれぞれの一部に、第１ビアが形成される。第１金属配線ＦＭＬ８は、ビット線ＢＬに最終的に結合され、第１金属配線ＦＭＬ９は、分割ＶＤＤソース線ＶＤＭ１に最終的に結合される。第１金属配線ＦＭＬ１０は、ロー側電源電圧ＶＳＳを伝達する電圧線の一部を構成する。 In the boundary region between the memory cell region MCa and the write assist circuit formation region PGa, first metal wirings FML8, FML9, and FML10 having a rectangular shape that are long in the row direction are provided for the active regions AR1, AR5, and AR6, respectively. . Each of these first metal interconnections FML8 to FML10 is coupled to a corresponding active region through a contact, and a first via is formed in a part of each. First metal interconnection FML8 is finally coupled to bit line BL, and first metal interconnection FML9 is finally coupled to divided VDD source line VDM1. First metal interconnection FML10 constitutes part of a voltage line for transmitting low-side power supply voltage VSS.
書込補助回路形成領域ＰＧａにおいて、第１ポリシリコン配線ＰＬ３に対して、コンタクトを介して接続される第１金属配線ＦＭＬ１１が設けられる。この第１金属配線ＦＭＬ１１は、行方向に長い矩形形状を有し、最終的に第１ビアを介してロー側電源電圧ＶＳＳを伝達する電源線に結合される。 In write assist circuit formation region PGa, a first metal interconnection FML11 connected via a contact to first polysilicon interconnection PL3 is provided. The first metal wiring FML11 has a rectangular shape that is long in the row direction, and is finally coupled to a power supply line that transmits the low-side power supply voltage VSS through the first via.
第１ポリシリコン配線ＰＬ３およびＰＬ４の間に、行方向に延在しかつ列方向にＮウェルＮＷ領域において直線的に延在する第１金属配線ＦＭＬ１２が設けられる。この第１金属配線ＦＭＬ１２は、活性領域ＡＲ１に接続され、かつ第１ポリシリコン配線ＰＬ１０にコンタクトを介して接続される。この第１金属配線ＦＭＬ１２は、さらに、ＮウェルＮＷの領域において、第１ポリシリコン配線ＰＬ４を越えて列方向に延在し、かつ領域ＰＧａおよびＰＧｂの境界領域において行方向に延在し活性領域ＡＲ４にコンタクトを介して接続される。この第１金属配線ＦＭＬ１２は、行および列方向に直線的に延びる部分配線により階段状に形成され、ＮＡＮＤゲートＮＧ１の出力ノードを形成する。 A first metal interconnection FML12 extending in the row direction and extending linearly in the N well NW region in the column direction is provided between first polysilicon interconnections PL3 and PL4. First metal interconnection FML12 is connected to active region AR1, and is connected to first polysilicon interconnection PL10 through a contact. This first metal interconnection FML12 further extends in the column direction beyond first polysilicon interconnection PL4 in the region of N well NW, and extends in the row direction in the boundary region between regions PGa and PGb. It is connected to AR4 through a contact. First metal interconnection line FML12 is formed in a staircase pattern by partial interconnections extending linearly in the row and column directions, and forms an output node of NAND gate NG1.
この領域ＰＧａにおいて、さらに、活性領域ＡＲ４にコンタクトを介して結合される第１金属配線ＦＭＬ１３が、ポリシリコン配線ＰＬ１０およびＰＬ４の間に配設される。この第１金属配線ＦＭＬ１３は、ハイ側電源電圧ＶＤＤを伝達する電源線に第１ビアを介して結合される。ＰウェルＰＷ２の領域において、第１ポリシリコン配線ＰＬ１０およびＰＬ４の間に、第１金属配線ＦＭＬ１４が設けられる。この第１金属配線ＦＭＬ１４は、第１ビアを介してロー側電源電圧ＶＳＳを伝達するＶＳソース線に最終的に結合される。 In region PGa, a first metal interconnection FML13 coupled to active region AR4 via a contact is further arranged between polysilicon interconnections PL10 and PL4. First metal interconnection line FML13 is coupled to a power supply line transmitting high side power supply voltage VDD through a first via. In the region of P well PW2, first metal interconnection FML14 is provided between first polysilicon interconnections PL10 and PL4. First metal interconnection line FML14 is finally coupled to a VS source line transmitting low-side power supply voltage VSS through the first via.
領域ＰＧａおよびＰＧｂの境界領域において、ポリシリコン配線ＰＬ４にコンタクトを介して結合されかつ活性領域ＡＲ１にまで延在する第１金属配線ＦＭＬ１５が設けられ、また、活性領域ＡＲ６にまで延在しかつ第１ポリシリコン配線ＰＬ５に結合される第１金属配線ＦＭＬ１６が設けられる。これらの第１金属配線ＦＭＬ１５およびＦＭＬ１６は、活性領域ＡＲ１およびＡＲ６においては、コンタクトが設けられていないため、活性領域ＡＲ１およびＡＲ６とは分離される。配線レイアウトの規則性を維持するために、これらの第１金属配線ＦＭＬ１５およびＦＭＬ１６が、活性領域ＡＲ１およびＡＲ６上部にまで延在するように配置される。 In the boundary region between regions PGa and PGb, a first metal interconnection FML15 coupled to polysilicon interconnection PL4 via a contact and extending to active region AR1 is provided, and extends to active region AR6 and the first A first metal interconnection FML16 coupled to one polysilicon interconnection PL5 is provided. These first metal interconnections FML15 and FML16 are isolated from active regions AR1 and AR6 because no contact is provided in active regions AR1 and AR6. In order to maintain the regularity of the wiring layout, these first metal wirings FML15 and FML16 are arranged so as to extend over the active regions AR1 and AR6.
領域ＰＧｂにおいて、ポリシリコン配線ＰＬ５およびＰＬ６の間に、活性領域ＡＲ１にコンタクトを介して接続される第１金属配線ＦＭＬ１７が設けられる。この第１金属配線ＦＭＬ１７は、ロー側電源電圧ＶＳＳを伝達する。ＮウェルＮＷにおいて活性領域ＡＲ３にコンタクトを介して接続される第１金属配線ＦＭＬ１８が設けられる。この第１金属配線ＦＭＬ１８は、ハイ側電源電圧ＶＤＤを伝達するＶＤＤソース線に結合される。 In region PGb, first metal interconnection FML17 connected to active region AR1 through a contact is provided between polysilicon interconnections PL5 and PL6. The first metal wiring FML17 transmits the low-side power supply voltage VSS. In N well NW, a first metal interconnection FML18 connected to active region AR3 via a contact is provided. First metal interconnection line FML18 is coupled to a VDD source line that transmits high-side power supply voltage VDD.
活性領域ＡＲ４に対しては、領域ＰＧａからの第１金属配線ＦＭＬ１２がコンタクトを介して結合され、この第１金属配線ＦＭＬ１２は、さらに、領域ＰＧｂ内においても連続的にＬ字形状に列方向および行方向に延在し、ポリシリコン配線ＰＬ６にコンタクトを介して結合される。この第１金属配線ＦＭＬ１２は、またさらに、ＰウェルＰＷ２内の活性領域ＡＲ６のポリシリコン配線ＰＬ５およびＰＬ１４の間の領域にコンタクトを介して結合される。 First metal interconnection FML12 from region PGa is coupled to active region AR4 through a contact, and this first metal interconnection FML12 is further continuously formed in an L-shape in the column direction and in region PGb. It extends in the row direction and is coupled to polysilicon wiring PL6 through a contact. First metal interconnection FML12 is further coupled to a region between polysilicon interconnections PL5 and PL14 in active region AR6 in P well PW2 via a contact.
領域ＰＧｂにおいて、さらに、第１ポリシリコン配線ＰＬ１３が、コンタクトを介して行方向に長い矩形形状の第１金属配線ＦＭＬ１９に結合される。この第１金属配線ＦＭＬ１９は、隣接列のメモリセルとの境界領域に配置され、ロー側電源電圧ＶＳＳを伝達するＶＳＳソース線に最終的に結合される。 In region PGb, first polysilicon wiring PL13 is further coupled to rectangular first metal wiring FML19 that is long in the row direction via a contact. First metal interconnection line FML19 is arranged at a boundary region with a memory cell in an adjacent column, and is finally coupled to a VSS source line that transmits row-side power supply voltage VSS.
領域ＰＧｂおよびＭＣｂの境界領域において、活性領域ＡＲ１にコンタクトを介して接続される第１金属配線ＦＭＬ２０が設けられる。この第１金属配線ＦＭＬ２０は、ロー側電源電圧ＶＳＳを、ポリシリコン配線ＰＬ６およびＰＬ７の間の活性領域ＡＲ１に伝達する。ＮウェルＮＷにおいて、活性領域ＡＲ３に対してコンタクトを介して接続される第１金属配線ＦＭＬ２１が配置され、またＰウェルＰＷ２において活性領域ＡＲ６にコンタクトを介して接続される第１金属配線ＦＭＬ２２が設けられる。第１金属配線ＦＭＬ２０−ＦＭＬ２２には、さらに、上層配線との接続用の第１ビアが設けられる。第１金属配線ＦＭＬ２１は、分割ＶＤＤソース線ＶＤＭ２に最終的に結合され、第１金属配線ＦＭＬ２２が、補のビット線／ＢＬに結合される。 In the boundary region between regions PGb and MCb, first metal interconnection FML20 connected to active region AR1 via a contact is provided. First metal interconnection line FML20 transmits low-side power supply voltage VSS to active region AR1 between polysilicon interconnection lines PL6 and PL7. In N well NW, first metal interconnection FML21 connected via active contact to active region AR3 is arranged, and in first well PW2, first metal interconnection FML22 connected via active contact to active region AR6 is provided. It is done. The first metal wirings FML20 to FML22 are further provided with a first via for connection to the upper layer wiring. First metal interconnection FML21 is finally coupled to divided VDD source line VDM2, and first metal interconnection FML22 is coupled to complementary bit line / BL.
メモリセル領域ＭＣｂにおいても、同様、メモリセル領域ＭＣａと同様のレイアウトで、ＰウェルＰＷ１の領域において、第１ポリシリコン配線ＰＬ８に接続する第１金属配線ＦＭＬ２４が設けられ、また、活性領域ＡＲ１にコンタクトを介して接続する第１金属配線ＦＭＬ２５が設けられる。第１ポリシリコン配線ＰＬ７およびＰＬ８の間に、活性領域ＡＲ１およびＡＲ３に結合される第１金属配線ＦＭＬ２６が設けられる。第１金属配線ＦＭＬ２６は、活性領域ＡＲ１にコンタクトを介して接続され、かつ活性領域ＡＲ３に共有コンタクトを介して結合される。したがって、第１金属配線ＦＭＬ２６は、第１ポリシリコン配線ＰＬ１１と結合される。 Similarly, in memory cell region MCb, a first metal interconnection FML24 connected to first polysilicon interconnection PL8 is provided in the region of P well PW1 in the same layout as memory cell region MCa, and active region AR1 is provided in active region AR1. A first metal wiring FML25 connected via a contact is provided. A first metal interconnection FML26 coupled to active regions AR1 and AR3 is provided between first polysilicon interconnections PL7 and PL8. First metal interconnection FML26 is connected to active region AR1 through a contact, and is coupled to active region AR3 through a shared contact. Therefore, first metal interconnection FML26 is coupled to first polysilicon interconnection PL11.
また、メモリセル領域ＭＣｂにおいて、さらに、ＮウェルＮＷ内の活性領域ＡＲ５に共有コンタクトを介して結合されかつ第１ポリシリコン配線ＰＬ７に結合される第１金属配線ＦＭＬ２８が設けられる。第１金属配線ＦＭＬ２８は、さらに、ＰウェルＰＷ２にまで延在して、活性領域ＡＲ６のポリシリコン配線ＰＬ１４およびＰＬ１１の間の領域にコンタクトを介して結合される。 Further, in the memory cell region MCb, a first metal wiring FML28 coupled to the active region AR5 in the N well NW through the shared contact and coupled to the first polysilicon wiring PL7 is further provided. First metal interconnection FML28 further extends to P well PW2, and is coupled to a region between polysilicon interconnections PL14 and PL11 in active region AR6 through a contact.
活性領域ＡＲ５の端部においては、また、コンタクトを介して活性領域ＡＲ５に結合される第１金属配線ＦＭＬ２７が設けられ、また、活性領域ＡＲ６において、コンタクトを介して結合される第１金属配線ＦＭＬ３０が設けられる。第１金属配線ＦＭＬ３０は、ロー側電源電圧ＶＳＳを伝達するＶＳＳソース線に、第１ビアを介して結合される。第１金属配線ＦＭＬ２７は、分割ＶＤＤソース線ＶＤＭ２に結合され、第１金属配線ＦＭＬ２０は、第１ビアを介してビット線ＢＬに結合される。 At the end of active region AR5, first metal interconnection FML27 coupled to active region AR5 through a contact is provided, and in active region AR6, first metal interconnection FML30 coupled through a contact is provided. Is provided. First metal interconnection line FML30 is coupled to a VSS source line transmitting low-side power supply voltage VSS via a first via. First metal interconnection FML27 is coupled to divided VDD source line VDM2, and first metal interconnection FML20 is coupled to bit line BL through a first via.
メモリセル領域ＭＣｂにおいて、さらに、ポリシリコン配線ＰＬ１４にコンタクトを介して結合される行方向に長い矩形形状の第１金属配線ＦＭＬ２９が設けられる。隣接列との境界領域に対向して配置される第１金属配線ＦＭＬ２４およびＦＭＬ２９が、共通のワード線ＷＬｉの一部を構成する。 In memory cell region MCb, first metal wiring FML29 having a rectangular shape that is long in the row direction and coupled to polysilicon wiring PL14 via a contact is further provided. First metal interconnections FML24 and FML29 arranged to face a boundary region with an adjacent column constitute a part of common word line WLi.
この図３８に示すように、第１金属配線も、そのレイアウトは単に直線的に行方向または列方向に延在するだけであり、内部ノード接続の配線が最短距離で配置され、配線抵抗を小さくすることができる。 As shown in FIG. 38, the layout of the first metal wiring is merely linearly extending in the row direction or the column direction, and the wiring of the internal node connection is arranged at the shortest distance to reduce the wiring resistance. can do.
図３９は、図３８に示す配線レイアウトの電気的等価回路を示す図である。図３９において、ＭＯＳトランジスタＮＱ１およびＮＱ３の接続ノードが、ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートに第１金属配線ＦＭＬ５を介して接続される。ＰチャネルＭＯＳトランジスタＰＱ１の一方導通ノード（ソースノード）が、第１金属配線ＦＭＬ２を介して分割ＶＤＤソース線ＶＤＭ１に結合される。ＭＯＳトランジスタＰＱ１およびＮＱ１のゲートが、第１金属配線ＦＭＬ６を介してＭＯＳトランジスタＮＱ４およびＮＱ２の間の接続ノードに結合される。ＭＯＳトランジスタＮＱ４は、その一方導通ノードが第１金属配線ＦＭＬ３を介して補のビット線／ＢＬの一部を構成するノードに結合され、そのゲートが、第１金属配線ＦＭＬ７を介してワード線ＷＬｉ＋１に結合される。
FIG. 39 is a diagram showing an electrical equivalent circuit of the wiring layout shown in FIG. In FIG. 39, the connection node of MOS transistors NQ1 and NQ3 is connected to the gates of MOS transistors PQ2 and NQ2 through first metal interconnection FML5. One conduction node (source node) of P channel MOS transistor PQ1 is coupled to divided VDD source line VDM1 through first metal interconnection line FML2. MOS transistors PQ1 and NQ1 have their gates coupled to a connection node between MOS transistors NQ4 and NQ2 through first metal interconnection FML6. MOS transistor NQ4 has one conduction node coupled to a node forming part of complementary bit line / BL via first metal interconnection FML3, and has its gate connected to word
ＭＯＳトランジスタＮＱ３およびＮＴ６０の間の接続ノードが第１金属配線ＦＭＬ８を介してビット線ＢＬに結合される。また、ＭＯＳトランジスタＰＱ２およびＰＴ３５の間の接続ノードが、第１金属配線ＦＭＬ９を介して分割ＶＤＤソース線ＶＤＭ１に結合される。ＭＯＳトランジスタＮＱ２およびＮＴ７２の接続ノードが、第１金属配線ＦＭＬ１０を介してロー側電源電圧ＶＳＳを供給するノードに結合される。 A connection node between MOS transistors NQ3 and NT60 is coupled to bit line BL via first metal interconnection FML8. A connection node between MOS transistors PQ2 and PT35 is coupled to divided VDD source line VDM1 through first metal interconnection FML9. A connection node of MOS transistors NQ2 and NT72 is coupled to a node supplying low-side power supply voltage VSS through first metal interconnection FML10.
領域ＰＧａにおいて、ＭＯＳトランジスタＮＴ６０のゲートが第１金属配線ＦＭＬ１１を介してロー側電源電圧ＶＳＳに結合され、また第１金属配線ＦＭＬ１２により、ＭＯＳトランジスタＮＴ６０およびＮＴ５０の間の接続ノードが、ＭＯＳトランジスタＰＴ３５およびＮＴ７２のゲートに接続され、ＭＯＳトランジスタＰＴ５２の一方導通ノードとＭＯＳトランジスタＮＴ７４およびＮＴ５４のゲートを共通に結合するポリシリコン配線が第１金属配線ＦＭＬ１５に結合される。この第１金属配線ＦＭＬ１５は、この配線工程完了時点においては、端部はフローティング状態である。また、ＭＯＳトランジスタＮＴ５２、ＰＴ５２およびＮＴ５１のゲートを共通接続するポリシリコン配線が第１金属配線ＦＭＬ１６に接続される。この第１金属配線ＦＭＬ１６は端部は原稿定款領事においては。フローティング状態であるが、最終的に補のビット線／ＢＬに結合される。 In region PGa, the gate of MOS transistor NT60 is coupled to low-side power supply voltage VSS via first metal interconnection FML11, and the connection node between MOS transistors NT60 and NT50 is connected to MOS transistor PT35 by first metal interconnection FML12. Are connected to the gates of the MOS transistors PT52 and NT72 and the gates of the MOS transistors NT74 and NT54 in common are coupled to the first metal wiring FML15. The end of the first metal wiring FML15 is in a floating state when the wiring process is completed. Further, a polysilicon wiring commonly connecting the gates of MOS transistors NT52, PT52 and NT51 is connected to first metal wiring FML16. The end of the first metal wiring FML16 is in the manuscript of the Articles of Association. Although it is in a floating state, it is finally coupled to complementary bit line / BL.
領域ＰＧｂにおいて、さらに、ＭＯＳトランジスタＮＴ５２およびＮＴ７０の間の接続ノードが、第１金属配線ＦＭＬ１７を介してロー側電源電圧ＶＳＳを供給するノードに結合される。ＭＯＳトランジスタＰＴ５２およびＰＴ３６の間の接続ノードが、第１金属配線ＦＭＬ１８を介してハイ側電源電圧ＶＤＤを供給するノードに結合される。ＭＯＳトランジスタＮＴ６２は、そのゲートが第１金属配線ＦＭＬ１９を介してロー側電源電圧ＶＳＳを供給するノードに結合される。 In region PGb, a connection node between MOS transistors NT52 and NT70 is further coupled to a node supplying low-side power supply voltage VSS via first metal interconnection FML17. A connection node between MOS transistors PT52 and PT36 is coupled to a node supplying high-side power supply voltage VDD through first metal interconnection FML18. MOS transistor NT62 has its gate coupled to a node supplying low-side power supply voltage VSS via first metal interconnection FML19.
領域ＰＧｂおよびＭＣｂの間の境界領域において、ＭＯＳトランジスタＮＴ７０およびＮＱ１の間の接続ノードが、第１金属配線ＦＭＬ２０を介してロー側電源電圧ＶＳＳを供給するノードに結合される。ＭＯＳトランジスタＰＴ３６およびＰＱ１の間の接続ノードが、第１金属配線ＦＭＬ２１を介して、分割ＶＤＤソース線ＶＤＭ２に結合される。ＭＯＳトランジスタＮＴ６２およびＮＱ２の間の接続ノードが、第１金属配線ＦＭＬ２２を介して補のビット線／ＢＬに結合される。 In the boundary region between regions PGb and MCb, a connection node between MOS transistors NT70 and NQ1 is coupled to a node supplying low-side power supply voltage VSS via first metal interconnection FML20. A connection node between MOS transistors PT36 and PQ1 is coupled to divided VDD source line VDM2 through first metal interconnection FML21. A connection node between MOS transistors NT62 and NQ2 is coupled to complementary bit line / BL via first metal interconnection line FML22.
メモリセル領域ＭＣｂにおいて、第１金属配線ＦＭＬ２８により、ＭＯＳトランジスタＮＱ２およびＮＱ４の間の接続ノードが、ＭＯＳトランジスタＰＱ１およびＮＱ１のゲートに接続され、また、第１金属配線ＦＭＬ２６により、ＭＯＳトランジスタＰＱ２およびＮＱ４のゲートが、ＭＯＳトランジスタＮＱ１およびＮＱ３の間の接続ノードに接続される。ＭＯＳトランジスタＮＱ３の一方導通ノードは、第１金属配線ＦＭＬ２５を介してビット線ＢＬに結合される。ＭＯＳトランジスタＰＱ２は、その一方導通ノードが、第１金属配線ＦＭＬ２７を介して、分割ＶＤＤソース線ＶＤＭ２に結合される。ＭＯＳトランジスタＮＱ４の一方導通ノードは、第１金属配線ＦＭＬ３０を介し、ロー側電源電圧ＶＳＳを供給するノードに結合される。これらのメモリセル領域ＭＣａおよびＭＣｂの配線レイアウトは同一である。メモリセル領域ＭＣａのＭＯＳトランジスタＮＱ４およびＮＱ３のゲートがワード線ＷＬｉ＋１に結合され、メモリセル領域ＭＣｂのＭＯＳトランジスタＮＱ４およびＮＱ３のゲートがワード線ＷＬｉに結合され、また、それぞれ分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２が、セルハイ側電源ノードに結合される点が異なるだけである。
In memory cell region MCb, a connection node between MOS transistors NQ2 and NQ4 is connected to the gates of MOS transistors PQ1 and NQ1 by first metal interconnection FML28, and MOS transistors PQ2 and NQ4 are connected by first metal interconnection FML26. Are connected to a connection node between MOS transistors NQ1 and NQ3. One conduction node of MOS transistor NQ3 is coupled to bit line BL via first metal interconnection line FML25. MOS transistor PQ2 has one conduction node coupled to divided VDD source line VDM2 via first metal interconnection line FML27. One conduction node of MOS transistor NQ4 is coupled to a node supplying low-side power supply voltage VSS via first metal interconnection FML30. These memory cell regions MCa and MCb have the same wiring layout. The gates of MOS transistors NQ4 and NQ3 in memory cell region MCa are coupled to word
図４０は、図３８に示す配線レイアウトの上層の第２金属配線のレイアウトを示す図である。図４０において、下層の第１金属配線については、図３８に示す配線レイアウトの対応する部分と同一参照番号を付し、その詳細説明は省略する。 40 is a diagram showing a layout of the second metal wiring in the upper layer of the wiring layout shown in FIG. In FIG. 40, the first metal wiring in the lower layer is assigned the same reference numeral as the corresponding part of the wiring layout shown in FIG. 38, and the detailed description thereof is omitted.
図４０において、メモリセル領域ＭＣａのＰウェル領域ＰＷ１において、第１金属配線ＦＭＬ１に対し、第１ビアを介して、第２金属配線ＳＭＬ１が配置される。第２金属配線ＳＭＬ１は、ロー側電源電圧ＶＳＳを供給する。第１金属配線ＦＭＬ４に対応して、第２金属配線ＳＭＬ２が設けられ、ワード線ＷＬｉ＋１に結合される。また、領域ＭＣａのＰウェルＰＷ２においては、第１金属配線ＦＭＬ７が、第１ビアを介して、ワード線ＷＬｉ＋１の一部を構成する第２金属配線ＳＭＬ１１に結合される。
In FIG. 40, in the P well region PW1 of the memory cell region MCa, the second metal wiring SML1 is arranged via the first via with respect to the first metal wiring FML1. Second metal interconnection SML1 supplies low-side power supply voltage VSS. Corresponding to first metal interconnection FML4, second metal interconnection SML2 is provided and coupled to word
領域ＰＧａのＰウェルＰＷ１の領域において、第１金属配線ＦＭＬ１１に対しては、第１ビアを介して結合される第２金属配線ＳＭＬ３が設けられる。この第２金属配線ＳＭＬ３は、ロー側電源電圧ＶＳＳを供給する。 In the region of P well PW1 in region PGa, second metal interconnection SML3 coupled to first metal interconnection FML11 through a first via is provided. The second metal wiring SML3 supplies the low-side power supply voltage VSS.
領域ＰＧａのＰウェルＰＷ２の領域において、第１金属配線ＦＭＬ１０およびＦＭＬ１４が、それぞれ第１コンタクトを介して第２金属配線ＳＭＬ１２により相互接続される。第２金属配線ＳＭＬ１２は、ロー側電源電圧ＶＳＳを供給する。 In the region of P well PW2 of region PGa, first metal interconnections FML10 and FML14 are interconnected by second metal interconnection SML12 through first contacts, respectively. Second metal interconnection SML12 supplies low-side power supply voltage VSS.
領域ＰＧａおよびＰＧｂに渡って延在する第１金属配線ＦＭＬ１２を横切るように、第２金属配線ＳＭＬ８が設けられる。この第２金属配線ＳＭＬ８は、第１ビアを介して第１金属配線ＦＭＬ１３およびＦＭＬ１８に結合され、それぞれハイ側電源電圧ＶＤＤを供給するノードを構成する。 Second metal interconnection SML8 is provided so as to cross first metal interconnection FML12 extending over regions PGa and PGb. Second metal interconnection SML8 is coupled to first metal interconnections FML13 and FML18 via a first via, and constitutes a node for supplying high-side power supply voltage VDD.
領域ＰＧｂにおいて、第１金属配線ＦＭＬ１７およびＦＭＬ２０が、それぞれ第１ビアを介して第２金属配線ＳＭＬ４により相互接続される。第１金属配線ＦＭＬ１９が、第１ビアを介して第２金属配線ＳＭＬ１３に結合される。この第２金属配線ＳＭＬ１３が、ロー側電源電圧ＶＳＳを供給するノードを構成する。 In region PGb, first metal interconnections FML17 and FML20 are connected to each other by second metal interconnection SML4 through the first via. First metal interconnection FML19 is coupled to second metal interconnection SML13 through a first via. The second metal wiring SML13 forms a node for supplying the low-side power supply voltage VSS.
メモリセルＭＣｂの領域において、第１金属配線ＦＭＬ２４が第１ビアを介して第２金属配線ＳＭＬ５に結合され、ワード線ＷＬｉの一部を構成する。第１金属配線ＦＭＬ３０は、第１ビアを介して第２金属配線ＳＭＬ１５に結合され、ロー側電源電圧ＶＳＳを伝達するノードの一部を構成する。また、対向端部の第１金属配線ＦＭＬ２９が、第１ビアを介して第２金属配線ＳＭＬ１４に結合される。第２金属配線ＳＭＬ１４がまたワード線ＷＬｉの一部を構成する。 In the region of memory cell MCb, first metal interconnection FML24 is coupled to second metal interconnection SML5 through a first via, and forms a part of word line WLi. First metal interconnection FML30 is coupled to second metal interconnection SML15 through a first via, and constitutes a part of a node transmitting low-side power supply voltage VSS. Further, the first metal wiring FML29 at the opposite end is coupled to the second metal wiring SML14 through the first via. Second metal interconnection SML14 also forms part of word line WLi.
ＰウェルＰＷ１の領域に、列方向に連続的に延在して、第２金属配線ＳＭＬ６が配設される。この第２金属配線ＳＭＬ６は、第１ビアを介して第１金属配線ＦＭＬ８、ＦＭＬ１５およびＦＭＬ２５各々に接続され、ビット線ＢＬを構成する。 In the region of P well PW1, second metal interconnection SML6 is provided extending continuously in the column direction. Second metal interconnection SML6 is connected to each of first metal interconnections FML8, FML15, and FML25 through a first via, and constitutes bit line BL.
ＮウェルＮＷにおいて、第２金属配線ＳＭＬ７が、列方向に延在してメモリセル領域ＭＣａ内に配置され、第１ビアを介して第１金属配線ＦＭＬ２およびＦＭＬ９に結合される。また、メモリセル領域ＭＣｂ内において、第２金属配線ＳＭＬ９が、列方向に延在して配置され、第１ビアを介して第１金属配線ＦＭＬ２１およびＦＭＬ２７に結合される。第２金属配線ＳＭＬ９が、分割ＶＤＤソース線ＶＤＭ２の一部を構成する。第２金属配線ＳＭＬ７が、分割ＶＤＤソース線ＶＤＭ１の一部を構成する。 In N well NW, second metal interconnection SML7 extends in the column direction, is arranged in memory cell region MCa, and is coupled to first metal interconnections FML2 and FML9 through a first via. In memory cell region MCb, second metal interconnection SML9 is arranged extending in the column direction and coupled to first metal interconnections FML21 and FML27 via the first via. Second metal interconnection SML9 forms part of divided VDD source line VDM2. Second metal interconnection SML7 constitutes part of divided VDD source line VDM1.
ＰウェルＰＷ２において、列方向に連続的に直線的に延在して第２金属配線ＳＭＬ１０が配置される。第２金属配線ＳＭＬ１０は、第１ビアを介して、第１金属配線ＦＭＬ３、ＦＭＬ１６、およびＦＭＬ２２各々に結合され、補のビット線／ＢＬを構成する。 In P well PW2, second metal interconnection SML10 is arranged extending linearly continuously in the column direction. Second metal interconnection SML10 is coupled to each of first metal interconnections FML3, FML16, and FML22 through a first via to form complementary bit line / BL.
分割ＶＤＤソース線ＶＤＭ１は、図４０の列方向の上向きに連続的に延在し、一方、分割ＶＤＤソース線ＶＤＭ２が、列方向の下向き連続的に延在する。ビット線ＢＬおよび／ＢＬを構成する第２金属配線ＳＭＬ６およびＳＭＬ０は、列方向に沿って直線的に連続的に延在して、１列のメモリセルに結合する。第１金属配線ＦＭＬ１５およびＦＭＬ１６がＭＯＳトランジスタのゲートにのみ接続されており、ビット線ＢＬおよび／ＢＬが書込補助回路の内部ノードに結合されるのは回避される。 Divided VDD source line VDM1 continuously extends upward in the column direction of FIG. 40, while divided VDD source line VDM2 continuously extends downward in the column direction. Second metal interconnections SML6 and SML0 forming bit lines BL and / BL extend linearly and continuously along the column direction and are coupled to one column of memory cells. First metal interconnections FML15 and FML16 are connected only to the gates of the MOS transistors, and it is avoided that bit lines BL and / BL are coupled to the internal node of the write assist circuit.
この第２金属配線のレイアウトにより、図３１に示す電気的等価回路において、同一のワード線またはビット線に結合されるノードが、相互接続される。 With the layout of the second metal wiring, nodes coupled to the same word line or bit line are interconnected in the electrical equivalent circuit shown in FIG.
図４１は、図４０に示す配線レイアウトの上層の配線のレイアウトを示す図である。図４１において下層の第２金属配線のレイアウトを対応の参照符号とともに併せて示す。 FIG. 41 is a diagram showing a wiring layout in the upper layer of the wiring layout shown in FIG. In FIG. 41, the layout of the second metal wiring in the lower layer is shown together with the corresponding reference numerals.
図４１において、行方向に連続的に延在して、第３金属配線ＴＭＬ１ないしＴＭＬ７が間をおいて配置される。第３金属配線ＴＭＬ１は、第２金属配線ＳＭＬ１と第２ビアＶＶを介して結合され、ロー側電源電圧ＶＳＳを供給する。第３金属配線ＴＭＬ２は、第２ビアを介して第２金属配線ＳＭＬ２およびＳＭＬ１１に結合され、ワード線ＷＬｉ＋１を構成する。
In FIG. 41, third metal interconnections TML1 to TML7 are arranged at intervals, extending continuously in the row direction. Third metal interconnection TML1 is coupled to second metal interconnection SML1 through second via VV and supplies low-side power supply voltage VSS. Third metal interconnection TML2 is coupled to second metal interconnections SML2 and SML11 through the second via to form word
第３金属配線ＴＭＬ３は、第２ビアを介して第２金属配線ＳＭＬ３およびＳＭＬ１２に結合され、同様、ロー側電源電圧ＶＳＳを伝達する。 Third metal interconnection TML3 is coupled to second metal interconnections SML3 and SML12 through the second via, and similarly transmits low-side power supply voltage VSS.
第３金属配線ＴＭＬ４は、第２ビアを介して第２金属配線ＳＭＬ８に結合され、ハイ側電源電圧ＶＤＤを供給する。 Third metal interconnection TML4 is coupled to second metal interconnection SML8 through the second via and supplies high-side power supply voltage VDD.
第３金属配線ＴＭＬ５は、第２ビアを介して第２金属配線ＳＭＬ１３およびＳＭＬ４に結合されて、ロー側電源電圧ＶＳＳを伝達する。 Third metal interconnection TML5 is coupled to second metal interconnections SML13 and SML4 through the second via to transmit low-side power supply voltage VSS.
第３金属配線ＴＭＬ６は、第２ビアを介してメモリセルＭＣｂの領域に配置され、第２ビアを介して第２金属配線ＳＭＬ５およびＳＭＬ１４に結合されて、ワード線ＷＬｉを形成する。 Third metal interconnection TML6 is arranged in the region of memory cell MCb through the second via, and is coupled to second metal interconnections SML5 and SML14 through the second via to form word line WLi.
第３金属配線ＴＭＬ７が、第２ビアを介して第２金属配線ＳＭＬ１５に結合されて、ロー側電源電圧ＶＳＳを伝達する。 Third metal interconnection TML7 is coupled to second metal interconnection SML15 through the second via to transmit low-side power supply voltage VSS.
この図４１に示すように、ビット線ＢＬおよび／ＢＬをそれぞれ構成する第２金属配線ＳＭＬ６およびＳＭＬ１０の間に、分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２を構成する第２金属配線ＳＭＬ７およびＳＭＬ６を、これらのビット線ＢＬおよび／ＢＬを構成する第２金属敗戦ＳＭＬ６およびＳＭＬ１０と平行に配設する。これにより、メモリセル列単位で、各メモリセルのハイ側電源ノードの電圧をビット線ＢＬおよび／ＢＬの電圧レベルにおいて調整することができる。 As shown in FIG. 41, second metal interconnections SML7 and SML6 constituting divided VDD source lines VDM1 and VDM2 are arranged between second metal interconnections SML6 and SML10 constituting bit lines BL and / BL, respectively. Arranged in parallel with the second metal defeat SML6 and SML10 constituting the bit lines BL and / BL. Thereby, the voltage of the high-side power supply node of each memory cell can be adjusted at the voltage level of bit lines BL and / BL in units of memory cell columns.
なお、図４１に示す配線レイアウトにおいては、ロー側電源電圧ＶＳＳを伝達する配線が、行方向に連続的に延在しており、行方向に整列するメモリセル、すなわちメモリセル行単位でＶＳＳソース線の電圧レベルの調整が可能な配置となっている。しかしながら、各列単位でＶＳＳソース線の電圧を調整する構成を実現する場合には、第４金属配線を用いて列方向に整列するメモリセルに対して共有されるようにＶＳＳソース線が配置されてもよい。すなわち、図４１のレイアウトにおいて第３金属配線ＴＭＬ１、ＴＭＬ３、ＴＭＬ５およびＴＭＬ６をメモリセル領域内においてのみ行方向に配置し、列方向においてビット線と同一方向に並行に第４金属配線をＶＳＳソース線として配置してもよい。配線層の数が増大するものの、各列ごとにＶＳＳソース線の電圧を調整することができる。 In the wiring layout shown in FIG. 41, the wiring for transmitting the low-side power supply voltage VSS extends continuously in the row direction, and the VSS source is aligned in the row direction, that is, in memory cell row units. The arrangement is such that the voltage level of the line can be adjusted. However, when realizing a configuration in which the voltage of the VSS source line is adjusted for each column, the VSS source line is arranged so as to be shared by memory cells aligned in the column direction using the fourth metal wiring. May be. That is, in the layout of FIG. 41, third metal wirings TML1, TML3, TML5 and TML6 are arranged in the row direction only in the memory cell region, and the fourth metal wiring is connected in the same direction as the bit line in the column direction to the VSS source line. You may arrange as. Although the number of wiring layers increases, the voltage of the VSS source line can be adjusted for each column.
図４２は、図４１に示す配線レイアウト完了後の書込補助回路ＰＣＫの内部接続を示す電気的等価回路図である。 FIG. 42 is an electrical equivalent circuit diagram showing an internal connection of write assist circuit PCK after the completion of the wiring layout shown in FIG.
図４２において、ＮＡＮＤゲートＮＧ１は、ＭＯＳトランジスタＮＴ５０、ＮＴ５２、ＮＴ５４、ＮＴ５６と、ＰチャネルＭＯＳトランジスタＰＴ５０およびＰＴ５２により形成される。ＭＯＳトランジスタＮＴ５０およびＮＴ５２が、出力ノードＮＧＯとロー側電源ノード（電圧ＶＳＳノード）の間に直列に接続されかつそれぞれのゲートがビット線ＢＬおよび／ＢＬに接続される。ＭＯＳトランジスタＮＴ５４およびＮＴ５６が、出力ノードＮＧＯとロー側電源ノードとの間に直列に接続され、それぞれのゲートがビット線ＢＬおよび／ＢＬに結合される。ＰチャネルＭＯＳトランジスタＰＴ５０が、電源ノードと出力ノードＮＤＯの間に接続されかつそのゲートがビット線ＢＬに結合される。ＰチャネルＭＯＳトランジスタＰＴ５２が、電源ノードと出力ノードＮＧＯとの間に接続されかつそのゲートが、補のビット線／ＢＬに結合される。 42, NAND gate NG1 is formed of MOS transistors NT50, NT52, NT54, NT56 and P channel MOS transistors PT50 and PT52. MOS transistors NT50 and NT52 are connected in series between output node NGO and the low-side power supply node (voltage VSS node), and their gates are connected to bit lines BL and / BL. MOS transistors NT54 and NT56 are connected in series between output node NGO and the low-side power supply node, and their gates are coupled to bit lines BL and / BL. P channel MOS transistor PT50 is connected between a power supply node and output node NDO and has its gate coupled to bit line BL. P channel MOS transistor PT52 is connected between a power supply node and output node NGO, and has its gate coupled to complementary bit line / BL.
ＭＯＳトランジスタＮＴ７０およびＮＴ７２は、ＮＡＮＤゲートＮＤ１の出力ノードＮＧＯにそのゲートが接続される。これらのＭＯＳトランジスタＮＴ７０およびＮＴ７２は、ＮＡＮＤゲートＮＧ１の動作自体には影響せず、メモリセルアレイにおける配線パターンの繰返しの規則性を維持するために配置され、形状ダミートランジスタとして利用される。 MOS transistors NT70 and NT72 have their gates connected to output node NGO of NAND gate ND1. These MOS transistors NT70 and NT72 do not affect the operation of the NAND gate NG1, and are arranged to maintain the regularity of repetitive wiring patterns in the memory cell array, and are used as shape dummy transistors.
ＭＯＳトランジスタＮＴ６０およびＮＴ６２各々は、そのゲートがロー側電源電圧ＶＳＳに結合されており、常時オフ状態に維持される。これにより、ＮＡＮＤゲートＮＧ１の出力ノードＮＧＯがビット線ＢＬおよび／ＢＬに結合されるのを防止する。これらのＭＯＳトランジスタＮＴ６０およびＮＴ６２を分離トランジスタとして作用させることにより、書込補助回路領域とメモリセル領域の間に素子分離用の領域を設ける必要がなくなる。すなわち、常時オフ状態となる分離用のトランジスタ（ＮＤ６０およびＮＴ）および形状ダミートランジスタ（ＮＴ７０およびＮＴ７２）を配置することにより、メモリセルのドライバまたはアクセストランジスタの活性領域と書込補助回路のトランジスタの活性領域が連続的に延在していても、メモリセル領域と書込補助回路の間は、確実に分離され、回路動作上の問題は何ら生じない。 Each of MOS transistors NT60 and NT62 has its gate coupled to low-side power supply voltage VSS, and is always kept off. This prevents output node NGO of NAND gate NG1 from being coupled to bit lines BL and / BL. By making these MOS transistors NT60 and NT62 act as isolation transistors, it is not necessary to provide an element isolation region between the write assist circuit region and the memory cell region. That is, by disposing isolation transistors (ND60 and NT) and shape dummy transistors (NT70 and NT72) that are always off, the active regions of the memory cell driver or access transistor and the write assist circuit transistors are activated. Even if the region extends continuously, the memory cell region and the write assist circuit are surely separated from each other, and no problem in circuit operation occurs.
これにより、ＰウェルＰＷ１およびＰＷ２において活性領域を連続的に列方向に延在させてトランジスタを形成することが可能となる。したがって、Ｐウェル内において、活性領域を列方向に沿って連続的に延在して配置することができ、この活性領域のレイアウトが簡略化され、パターン形成が容易となり、微細化に容易に対応することができる。すなわち、メモリセルを形成するウェル領域内に、メモリセルのレイアウトに影響を及ぼすことなく、メモリセルの行方向のピッチと最大同一ピッチで書込補助回路を形成することができ、また、列方向においても２つのメモリセル形成領域を利用することにより、メモリセルの鏡映対称配置に影響を及ぼすことなく書込補助回路を配置することができる。この書込補助回路ＰＣＫを構成する列方向の長さは、最大メモリセルのピッチの２倍であり、これより短くてもよい（メモリセルトランジスタのレイアウトを利用することができればよい）。 This makes it possible to form transistors by continuously extending the active regions in the column direction in the P wells PW1 and PW2. Therefore, in the P well, the active region can be continuously extended along the column direction, the layout of the active region is simplified, pattern formation is facilitated, and miniaturization is easily supported. can do. That is, the write assist circuit can be formed at the maximum pitch in the row direction of the memory cells in the well region where the memory cells are formed without affecting the layout of the memory cells, and in the column direction. In FIG. 5, the write assist circuit can be arranged without affecting the mirror symmetrical arrangement of the memory cells by using the two memory cell formation regions. The length in the column direction constituting the write assist circuit PCK is twice the maximum memory cell pitch, and may be shorter than this (as long as the layout of the memory cell transistors can be used).
［変更例２］
図４３は、この発明の実施の形態１３の変更例の構成を示す図である。この図４３においては、ポリシリコン配線およびコンタクトの形成後の配線レイアウトを示す。この図４３に示す配線レイアウトは、図３６に示す配線レイアウトと以下の点で異なる。すなわち、ＮウェルＮＷ内において領域ＰＧａおよびＰＧｂの中央部に形成される活性領域ＡＲ２０が連続的に形成される。すなわち、図３６に示す活性領域ＡＲ３およびＡＲ４が、連続的にその不純物領域（活性領域）が延在する様に一体的に形成されて活性領域ＡＲ２０を構成する。具体的に、ＮウェルＮＷにおいて、活性領域ＡＲ２０は、ポリシリコン配線ＰＬ４およびＰＬ５と交差する領域ＡＲ２０ａにおいて行方向に連続的に形成される。したがって、活性領域ＡＲ２０は、活性領域ＡＲ２と列方向において整列する領域と、活性領域ＡＲ５と列方向において整列する領域と、２列の幅を有する中央領域ＡＲ２０ａとを有し、この中央領域ＡＲ２０ａに形成されるＭＯＳトランジスタチャネル幅（ゲート幅）が２倍以上に広くれる。図４３に示す配線レイアウトの活性領域ＡＲ１、ＡＲ２、ＡＲ５およびＡＲ６の配線レイアウトは図３６に示す配線レイアウトと同じであり、またコンタクトのレイアウトも同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
[Modification 2]
FIG. 43 shows a structure of a modification of the thirteenth embodiment of the present invention. FIG. 43 shows a wiring layout after the polysilicon wiring and contacts are formed. The wiring layout shown in FIG. 43 differs from the wiring layout shown in FIG. 36 in the following points. That is, the active region AR20 formed in the central portion of the regions PGa and PGb in the N well NW is continuously formed. That is, the active regions AR3 and AR4 shown in FIG. 36 are integrally formed so that the impurity regions (active regions) continuously extend to constitute the active region AR20. Specifically, in N well NW, active region AR20 is continuously formed in the row direction in region AR20a intersecting with polysilicon wirings PL4 and PL5. Therefore, the active region AR20 includes a region aligned with the active region AR2 in the column direction, a region aligned with the active region AR5 in the column direction, and a central region AR20a having a width of two columns. The channel width (gate width) of the formed MOS transistor is widened more than twice. The wiring layout of active regions AR1, AR2, AR5, and AR6 in the wiring layout shown in FIG. 43 is the same as the wiring layout shown in FIG. 36, and the contact layout is also the same. Detailed description thereof will be omitted.
図４３に示す配線レイアウトにおいては、活性領域ＡＲ２０の中央領域ＡＲ２０ａにおいて、ＮＡＮＤゲートのＭＯＳトランジスタＰＴ５０およびＰＴ５２が、それぞれ領域ＰＧａおよびＰＧｂ内において形成される。この場合、図３６に示す配線レイアウトに比べて、これらのＭＯＳトランジスタＰＴ５０およびＰＴ５２のチャネル幅（ゲート幅Ｗ）が広く（たとえば２倍以上に）され、ＮＡＮＤゲートがレシオレス回路となる。この場合、チャネル長Ｌは同じであり、ＰチャネルＭＯＳトランジスタＰＴ５０およびＰＴ５２の電流駆動力が大きくなり（Ｗ／Ｌが大きくなるため）、応じて、ＮＡＮＤゲートＮＧ１の入力論理しきい値が高くなり、ビット線ＢＬおよび／ＢＬの電位が中間電圧ＶＤＤ／２よりも高い電圧レベルでＰチャネルＭＯＳトランジスタがオン状態となり、その出力信号がＬレベルとなり、より高速で、分割ＶＤＤソース線ＶＤＭ１およびＶＤＭ２をフローティング状態または所望の電圧レベル（電圧切り換え時）に設定することができ、書込速度を早くすることができる。 In the wiring layout shown in FIG. 43, NAND gate MOS transistors PT50 and PT52 are formed in regions PGa and PGb in central region AR20a of active region AR20, respectively. In this case, compared with the wiring layout shown in FIG. 36, the channel width (gate width W) of these MOS transistors PT50 and PT52 is wide (for example, twice or more), and the NAND gate becomes a ratioless circuit. In this case, the channel length L is the same, and the current driving capability of P channel MOS transistors PT50 and PT52 increases (because W / L increases), and accordingly, the input logic threshold value of NAND gate NG1 increases. When the potentials of bit lines BL and / BL are higher than intermediate voltage VDD / 2, the P-channel MOS transistor is turned on, the output signal thereof is L level, and the divided VDD source lines VDM1 and VDM2 are connected at higher speed. A floating state or a desired voltage level (at the time of voltage switching) can be set, and the writing speed can be increased.
上層配線のレイアウトとしては、図３８、図４０および図４１に示す配線レイアウトと同様の配線レイアウトを利用することができる。 As the layout of the upper layer wiring, a wiring layout similar to the wiring layout shown in FIGS. 38, 40 and 41 can be used.
以上のように、この発明の実施の形態１３に従えば、メモリセルアレイ内において、書込補助回路を設け、メモリセル群に対応して配置される分割ＶＤＤソース線の電圧レベルを対応のビット線電位に応じて調整しており、高速かつ安定な書込を実現することができる。 As described above, according to the thirteenth embodiment of the present invention, the write auxiliary circuit is provided in the memory cell array, and the voltage level of the divided VDD source line arranged corresponding to the memory cell group is set to the corresponding bit line. Adjustment is made according to the potential, and high-speed and stable writing can be realized.
また、この書込補助回路は、メモリセル内のトランジスタ配置と同じトランジスタを用い、またゲート配線も、メモリセルトランジスタのゲート配線と同じ配線を利用しており、配線レイアウトおよび製造工程を複雑化させることなくまたメモリセルのレイアウトに影響を及ぼすことなく、メモリセルアレイ内に書込補助回路を配置することができる。 Further, this write assist circuit uses the same transistor as the transistor arrangement in the memory cell, and the gate wiring uses the same wiring as the gate wiring of the memory cell transistor, which complicates the wiring layout and the manufacturing process. The auxiliary writing circuit can be arranged in the memory cell array without affecting the layout of the memory cell.
なお、この実施の形態１３においても、分割ＶＤＤソース線の電圧制御の構成として、各実施の形態を組み合わせて利用することができる。 Also in the thirteenth embodiment, the embodiments can be used in combination as the voltage control configuration of the divided VDD source line.
また、書込補助回路は、メモリセルアレイの中央部、すなわち、各ビット線対の中央位置に配置されている。しかしながら、書込補助回路は、ビット線対の端部に配置され、各分割ＶＤＤソース線それぞれに対応して配置されてもよい。この場合においても、書込補助回路をメモリセルの配線レイアウトを利用して上述の実施の形態１３において説明した書込補助回路と同様のレイアウトで形成することができる。 The write assist circuit is arranged at the center of the memory cell array, that is, at the center of each bit line pair. However, the write assist circuit may be arranged at the end of the bit line pair and corresponding to each divided VDD source line. Even in this case, the write assist circuit can be formed with the same layout as that of the write assist circuit described in the thirteenth embodiment using the wiring layout of the memory cells.
また、書込補助回路は、ビット線負荷回路（９）との配置関係から、書込補助回路、ビット線負荷回路およびメモリセルの順でビット線周辺回路として各列に対して配置されてもよく、また、ビット線負荷回路、書込補助回路およびメモリセルの順で各列ごとにビット線周辺回路として配置されてもよい。これらのビット線周辺回路の配置順序は、書込補助回路の回路構成、ビット線の配線およびＶＤＤソース線ＶＤＭの配線の配置および配線層に応じて、最適な順序に定められる。このビット線周辺回路（書込補助回路及びビット線負荷回路）は、ビット線の中央部に配置されてもよく、また、ビット線の両端にそれぞれ配置されてもよく、また、ビット線の一端においてのみ配置されてもよい。また、ビット線負荷回路がビット線対の一端においてのみ配置され、書込補助回路が、ビット線対の両端、中央部および一方端に配置されていてもよい（この場合においても、近接して配置されるビット線負荷回路と書込補助回路の位置関係は上述の配置順序のいずれが用いられてもよい）。 Further, the write auxiliary circuit may be arranged for each column as a bit line peripheral circuit in the order of the write auxiliary circuit, the bit line load circuit, and the memory cell because of the arrangement relationship with the bit line load circuit (9). Alternatively, the bit line load circuit, the write assist circuit, and the memory cell may be arranged as a bit line peripheral circuit for each column in the order. The arrangement order of these bit line peripheral circuits is determined in an optimum order according to the circuit configuration of the write assist circuit, the arrangement of the bit line wiring and the VDD source line VDM wiring, and the wiring layer. This bit line peripheral circuit (write assist circuit and bit line load circuit) may be disposed at the center of the bit line, may be disposed at both ends of the bit line, or may be disposed at one end of the bit line. It may be arranged only at. In addition, the bit line load circuit may be disposed only at one end of the bit line pair, and the write assist circuit may be disposed at both ends, the central portion, and one end of the bit line pair. Any of the above-described arrangement orders may be used for the positional relationship between the bit line load circuit and the write assist circuit to be arranged).
［実施の形態１４］
図４４は、この発明の実施の形態１４に従うメモリセル回路の構成を概略的に示す図である。図４４においては、１列に配列されるメモリセルＭＣに関連する書込補助回路の構成を示す。図４４において、書込補助回路ＰＣＫは、ビット線ＢＬおよび／ＢＬそれぞれに対応して配置されるＶＤＤソース線ＶＤＭＬおよびＶＤＭＲを駆動する。すなわち、書込補助回路ＰＣＫは、ビット線ＢＬの電位を受けるインバータＩＶ４０と、インバータＩＶ４０の出力信号に従って選択的にオン状態となり、オン状態時、左側ＶＤＤソース線ＶＤＭＬへハイ側電源電圧ＶＤＤを供給するＰチャネルＭＯＳトランジスタＰＴ８０と、補のビット線／ＢＬの電圧を受けるインバータＩＶ４２と、インバータＩＶ４２の出力信号に従って選択的にオン状態となり、オン状態時、ハイ側電源電圧ＶＤＤを右側ＶＤＤソース線ＶＤＭＲへ伝達するＰチャネルＭＯＳトランジスタＰＴ８２を含む。
[Embodiment 14]
FIG. 44 schematically shows a structure of a memory cell circuit according to the fourteenth embodiment of the present invention. FIG. 44 shows a configuration of a write assist circuit related to memory cells MC arranged in one column. In FIG. 44, write assist circuit PCK drives VDD source lines VDML and VDMR arranged corresponding to bit lines BL and / BL, respectively. That is, the write assist circuit PCK is selectively turned on in accordance with the inverter IV40 that receives the potential of the bit line BL and the output signal of the inverter IV40, and supplies the high-side power supply voltage VDD to the left VDD source line VDML in the on state. P channel MOS transistor PT80, inverter IV42 receiving the voltage of complementary bit line / BL, and selectively turned on according to the output signal of inverter IV42. In the on state, high side power supply voltage VDD is supplied to right side VDD source line VDMR. P channel MOS transistor PT82 for transmitting to.
このＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、メモリセルＭＣのハイ側電源ノードＶＨＬおよびＶＨＲにそれぞれ結合される。ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、列方向においてメモリセルグループに対応して分割される分割ＶＤＤソース線構造とされてもよい。 VDD source lines VDML and VDMR are coupled to high side power supply nodes VHL and VHR of memory cell MC, respectively. VDD source lines VDML and VDMR may have a divided VDD source line structure that is divided corresponding to the memory cell group in the column direction.
図４５は、図４４に示すメモリセルの内部接続を概略的に示す図である。図４５に示すように、メモリセルＭＣにおいて、負荷トランジスタをＰＱ１およびＰＱ２のハイ側電源ノードＶＨＬおよびＶＨＲが、それぞれＶＤＤソース線ＶＤＭＬおよびＶＤＭＲに結合され、それぞれ、ビット線ＢＬおよび／ＢＬの電圧に応じて個々に駆動される。 FIG. 45 schematically shows an internal connection of the memory cell shown in FIG. As shown in FIG. 45, in memory cell MC, high-side power supply nodes VHL and VHR of PQ1 and PQ2 are coupled to VDD source lines VDML and VDMR, respectively, and load transistors are connected to the voltages of bit lines BL and / BL, respectively. Driven individually accordingly.
図４６は、図４４に示す書込補助回路の動作を示す信号波形図である。以下、図４６を参照して、図４４および図４５に示すメモリセル回路の動作について説明する。 FIG. 46 is a signal waveform diagram representing an operation of the write assist circuit shown in FIG. Hereinafter, the operation of the memory cell circuit shown in FIGS. 44 and 45 will be described with reference to FIG.
読出動作時においては、ビット線ＢＬおよび／ＢＬは、図４５に示すストレージノードＮＤ１およびＮＤ２の記憶データに応じて電圧レベルが変化する。この場合、ビット線ＢＬおよび／ＢＬの電位振幅は小さく（図４６においては、ビット線／ＢＬの電位レベルが低下する場合を示す。）、インバータＩＶ４０およびＩＶ４２は、ビット線ＢＬおよび／ＢＬの電位は入力論理しきい値よりも高いレベルであり、それらの出力信号をＬレベルに維持する。ＭＯＳトランジスタＰＴ８０およびＰＴ８２はスタンバイ時と同様オン状態を維持し、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルに維持される。したがって、データ読出時、ビット線カラム電流によりストレージノードＮＤ１またはＮＤ２の電圧レベルが上昇しても、データ保持特性は劣化せず、安定にデータを保持することができる。 In the read operation, the voltage levels of bit lines BL and / BL change according to the data stored in storage nodes ND1 and ND2 shown in FIG. In this case, the potential amplitude of bit lines BL and / BL is small (in FIG. 46, the potential level of bit line / BL decreases), and inverters IV40 and IV42 have potentials on bit lines BL and / BL. Is a level higher than the input logic threshold, and maintains their output signals at the L level. MOS transistors PT80 and PT82 are kept on as in the standby state, and VDD source lines VDML and VDMR are maintained at the high-side power supply voltage VDD level. Therefore, at the time of data reading, even if the voltage level of storage node ND1 or ND2 rises due to the bit line column current, the data holding characteristics are not deteriorated and data can be held stably.
データ書込時においては、ビット線ＢＬおよび／ＢＬの電位が書込データに応じて変化する。今、ストレージノードＮＤ１およびＮＤ２に、それぞれＨレベルおよびＬレベルのデータが保持されており、ビット線ＢＬおよび／ＢＬに逆論理レベルのＬレベルおよびＨレベルデータが書込む場合を考える。この場合、ビット線ＢＬの電位が低下すると、インバータＩＶ４０の出力信号がＨレベルとなり、応じて、ＭＯＳトランジスタＰＴ８０がオフ状態となり、左側ＶＤＤソース線ＶＤＭＬがフローティング状態となる。一方、ビット線／ＢＬは、Ｈレベルであり、インバータＩＶの出力信号はＬレベルである。ＭＯＳトランジスタＰＴ８２は、オン状態を維持し、右側ＶＤＤソース線ＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルに維持される。 At the time of data writing, the potentials of bit lines BL and / BL change according to the write data. Consider a case where data at H level and L level are held in storage nodes ND1 and ND2, respectively, and L level and H level data at opposite logic levels are written into bit lines BL and / BL. In this case, when the potential of the bit line BL is lowered, the output signal of the inverter IV40 becomes H level, accordingly the MOS transistor PT80 is turned off, and the left VDD source line VDML is in a floating state. On the other hand, bit line / BL is at H level, and the output signal of inverter IV is at L level. MOS transistor PT82 is kept on, and right VDD source line VDMR is maintained at high power supply voltage VDD level.
ワード線ＷＬが選択されて、ストレージノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬにそれぞれ結合されると、ストレージノードＮＤ１およびＮＤ２の電位レベルが変化する。この場合、フローティング状態の左側ＶＤソース線ＶＤＭＬは、蓄積電荷の放出により、その電圧レベルが低下する。したがって、ＭＯＳトランジスタＰＱ１の電流駆動力が、ＭＯＳトランジスタＰＱ２の電流駆動力よりも小さくなり、このメモリセルＭＣにおけるインバータラッチのラッチ能力に非平衡が生じ、書込マージンが増大し、Ｈレベルデータが書込まれたビット線／ＢＬにより、ストレージノードＮＤ２の電圧レベルが高速でＨレベルへ上昇する。一方、このストレージノードＮＤ２の電圧レベル上昇により、導通状態とされたＭＯＳトランジスタＮＱ１の放電により、ストレージノードＮＤ１の電圧レベルが急速にロー側電源電圧ＶＳＳレベルに低下する。これにより、書込データに応じてメモリセルＭＣの記憶データを反転させることができ、正確なデータの書込を高速で行なうことができる。 When word line WL is selected and storage nodes ND1 and ND2 are coupled to bit lines BL and / BL, respectively, the potential levels of storage nodes ND1 and ND2 change. In this case, the voltage level of the left VD source line VDML in the floating state is lowered due to the discharge of the accumulated charge. Therefore, the current driving capability of MOS transistor PQ1 becomes smaller than the current driving capability of MOS transistor PQ2, an unbalance occurs in the latch capability of the inverter latch in memory cell MC, the write margin increases, and the H level data is Due to the written bit line / BL, the voltage level of storage node ND2 rises to H level at high speed. On the other hand, as the voltage level of storage node ND2 increases, the voltage level of storage node ND1 rapidly decreases to the low-side power supply voltage VSS level due to the discharge of MOS transistor NQ1 that is turned on. Thereby, the storage data of memory cell MC can be inverted according to the write data, and accurate data can be written at high speed.
このビット線ＢＬおよび／ＢＬに対してＶＤＤソース線ＶＤＭＬおよびＶＤＭＲが設け、それぞれ対応のビット線ＢＬおよび／ＢＬの電位に従って、これらのＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの状態（インピーダンス状態）を制御することにより、書込データに応じて、メモリセルのインバータラッチのラッチ能力を非平衡状態とすることができ、書込マージンを増大させることができ、高速でデータの書込を行なうことができる。 VDD source lines VDML and VDMR are provided for bit lines BL and / BL, and the states (impedance states) of VDD source lines VDML and VDMR are controlled according to the potentials of corresponding bit lines BL and / BL, respectively. Thus, the latch capability of the inverter latch of the memory cell can be brought into an unbalanced state in accordance with the write data, the write margin can be increased, and data can be written at high speed.
また、メモリセルの負荷トランジスタ個々にＶＤＤソース線を設けており、これらの負荷トランジスタの電源ノード両者を共通のＶＤＤソース線により制御する場合に比べて、ＶＤＤソース線の容量を軽減することができ、より高速で電圧変化を生じさせることができる。 In addition, a VDD source line is provided for each load transistor of the memory cell, and the capacity of the VDD source line can be reduced compared to the case where both power supply nodes of these load transistors are controlled by a common VDD source line. The voltage change can be generated at a higher speed.
なお、ＶＤＤソース線をビット線ＢＬおよび／ＢＬに対応して個々に設ける構成の書込補助回路の構成においては、先の実施の形態２から１２に示すように、クランプ素子または電圧変換手段などが用いられてもよい。 In the configuration of the write assist circuit in which the VDD source lines are individually provided corresponding to the bit lines BL and / BL, as shown in the second to twelfth embodiments, the clamp element or the voltage conversion means, etc. May be used.
［実施の形態１５］
図４７は、この発明の実施の形態１５に従う半導体基板の要部の構成を概略的に示す図である。ビット線は、グローバルビット線ＧＢＬおよび／ＧＢＬとローカルビット線ＬＢＬおよび／ＬＢＬの階層構造を有する。図４７においては、１つのローカルビット線ＬＢＬおよび／ＬＢＬに関連する部分の構成を代表的に示す。グローバルビット線ＧＢＬおよび／ＧＢＬには、列方向に沿って複数のローカルビット線対が配設される。
[Embodiment 15]
FIG. 47 schematically shows a structure of a main portion of the semiconductor substrate according to the fifteenth embodiment of the present invention. The bit line has a hierarchical structure of global bit lines GBL and / GBL and local bit lines LBL and / LBL. FIG. 47 representatively shows a configuration of a portion related to one local bit line LBL and / LBL. Global bit lines GBL and / GBL are provided with a plurality of local bit line pairs along the column direction.
ローカルビット線ＬＢＬおよび／ＬＢＬそれぞれに対応して、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲが配置される。これらのＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、対応の列のメモリセルＭＣのハイ側電源ノードＶＨＬおよびＶＨＲにそれぞれ結合される。メモリセルＭＣの接続は、したがって図４５に示すメモリセルＭＣの接続と同じである。 VDD source lines VDML and VDMR are arranged corresponding to local bit lines LBL and / LBL, respectively. These VDD source lines VDML and VDMR are coupled to high side power supply nodes VHL and VHR of memory cells MC in the corresponding column, respectively. Therefore, the connection of memory cells MC is the same as the connection of memory cells MC shown in FIG.
書込補助回路ＰＣＫが、ローカルビット線ＬＢＬおよび／ＬＢＬに対応して配置され、グローバルビット線ＧＢＬおよび／ＧＢＬの電圧に従って、これらのＶＤＤソース線ＶＤＭＬおよびＶＤＭＲのインピーダンスを個々に調整する。 Write assist circuit PCK is arranged corresponding to local bit lines LBL and / LBL, and individually adjusts the impedances of VDD source lines VDML and VDMR according to the voltages of global bit lines GBL and / GBL.
すなわち、書込補助回路ＰＣＫは、グローバルビット線ＧＢＬの電圧に従ってハイ側電源電圧ＶＤＤを左側ＶＤＤソース線ＶＤＭＬへ伝達するＰチャネルＭＯＳトランジスタＰＴ９０と、グローバルビット線／ＧＢＬの電圧に従って選択的にオン状態となり、ハイ側電源電圧ＶＤＤを右側ＶＤＤソース線ＶＤＭＲに伝達するＰチャネルＭＯＳトランジスタＰＴ９２と、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの電圧レベルの下限値を、ＶＤＤ−Ｖｔｈｐの電圧レベルにクランプするＰチャネルＭＯＳトランジスタＰＴ９４およびＰＴ９６を含む。Ｖｔｈｐは、ＭＯＳトランジスタＰＴ９４およびＰＴ９６のしきい値電圧の絶対値を示す。ＭＯＳトランジスタＰＴ９４およびＰＴ９６は、ダイオード接続されてダイオードモードで動作する。 That is, write assist circuit PCK is selectively turned on according to the voltage of global bit line GBL and P channel MOS transistor PT90 transmitting high-side power supply voltage VDD to left VDD source line VDML according to the voltage of global bit line GBL. P-channel MOS transistor PT92 for transmitting high-side power supply voltage VDD to right-side VDD source line VDMR, and P-channel MOS transistor for clamping the lower limit value of the voltage level of VDD source lines VDML and VDDMR to the voltage level of VDD-Vthp Includes PT94 and PT96. Vthp represents the absolute value of the threshold voltage of MOS transistors PT94 and PT96. MOS transistors PT94 and PT96 are diode-connected and operate in a diode mode.
ローカルビット線ＬＢＬおよび／ＬＢＬに対してデータの書込／読出を行なうために、周辺回路ＰＨとして、ローカルビット線書込／読出回路が設けられる。このローカルビット線書込／読出回路は、プリチャージ指示信号ＰＣＧに従ってハイ側電源電圧ＶＤＤをローカルビット線ＬＢＬおよび／ＬＢＬに伝達するプリチャージ用ＰチャネルＭＯＳトランジスタＰＰＱ１およびＰＰＱ２と、グローバルビット線ＧＢＬおよび／ＧＢＬにそれぞれのゲートが接続される書込用ＮチャネルＭＯＳトランジスタＷＮＱ１およびＷＮＱ３と、プリチャージ指示信号ＰＣＧに従って選択的にオン状態となり、導通時、ＭＯＳトランジスタＷＮＱ１およびＷＮＱ３をロー側電源ノード（ＶＳＳ）に接続する書込用ＮチャネルＭＯＳトランジスタＷＮＱ２およびＷＮＱ４を含む。 In order to write / read data to / from local bit lines LBL and / LBL, a local bit line write / read circuit is provided as peripheral circuit PH. This local bit line write / read circuit includes precharge P-channel MOS transistors PPQ1 and PPQ2 for transmitting high-side power supply voltage VDD to local bit lines LBL and / LBL according to precharge instruction signal PCG, global bit line GBL and NGB MOS transistors WNQ1 and WNQ3 for writing whose gates are connected to / GBL and precharge instructing signal PCG are selectively turned on. When conducting, MOS transistors WNQ1 and WNQ3 are connected to the low-side power supply node (VSS). , N channel MOS transistors WNQ2 and WNQ4 for writing.
ＭＯＳトランジスタＷＮＱ１およびＷＮＱ２が、グローバルビット線ＧＢＬの電圧に従ってローカルビット線ＬＢＬに対してデータを書込む書込回路９２ｌを構成し、ＭＯＳトランジスタＷＮＱ３およびＷＮＱ４が、グローバルビット線／ＧＢＬの電位に従ってローカルビット線／ＬＢＬへデータを書込む書込回路９２ｒを構成する。
MOS transistors WNQ1 and WNQ2 form a write circuit 92l for writing data to local bit line LBL according to the voltage of global bit line GBL, and MOS transistors WNQ3 and WNQ4 are connected to local bit lines according to the potential of global bit line / GBL. Write
データ読出部は、ローカルビット線ＬＢＬの電位に従って、ハイ側電源電圧ＶＤＤをグローバルビット線ＧＢＬに伝達するＰチャネルＭＯＳトランジスタＲＰＱ１と、ローカルビット線／ＬＢＬの電位に従って選択的にオン状態となり、グローバルビット線／ＧＢＬへハイ側電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタＲＰＱ２と、ローカルビット線ＬＢＬおよび／ＬＢＬの電圧レベルを保持する電位保持回路１００を含む。
The data read unit is selectively turned on according to the potential of the local bit line LBL and the P-channel MOS transistor RPQ1 transmitting the high-side power supply voltage VDD to the global bit line GBL and the potential of the local bit line / LBL. P channel MOS transistor RPQ2 transmitting high side power supply voltage VDD to line / GBL, and
電位保持回路１００は、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタＰＴ１００およびＰＴ１０２を含み、ローカルビット線ＬＢＬおよび／ＬＢＬのうちの高電位側のローカルビット線の電圧をハイ側電源電圧ＶＤＤレベルに維持する。
図４７に示す半導体記憶装置の構成において、スタンバイ状態時においては、プリチャージ指示信号ＰＣＧはＬレベルであり、ローカルビット線ＬＢＬおよび／ＬＢＬは、ＭＯＳトランジスタＰＰＱ１およびＰＰＱ２によりＨレベルに維持される。グローバルビット線ＧＢＬおよび／ＧＢＬは、Ｌレベルであり、書込補助回路ＰＣＫにおいてＭＯＳトランジスタＰＴ９２およびＰＴ９０は、オン状態であり、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルに維持される。 In the configuration of the semiconductor memory device shown in FIG. 47, in the standby state, precharge instruction signal PCG is at L level, and local bit lines LBL and / LBL are maintained at H level by MOS transistors PPQ1 and PPQ2. Global bit lines GBL and / GBL are at the L level, MOS transistors PT92 and PT90 are in the on state in write assist circuit PCK, and VDD source lines VDML and VDMR are maintained at the high-side power supply voltage VDD level. .
データ読出時、ローカルビット線ＬＢＬおよび／ＬＢＬに接続されるメモリセルが選択されるとき（ワード線が選択されるとき）、プリチャージ指示信号ＰＣＧがＨレベルとなり、プリチャージ用のＭＯＳトランジスタＰＰＱ１およびＰＰＱ２がオフ状態となり、ローカルビット線ＬＢＬおよび／ＬＢＬへのプリチャージ動作が停止する。続いて、ワード線の選択に従って、ローカルビット線ＬＢＬおよび／ＬＢＬに選択メモリセルの記憶データに応じた電圧変化が生じる。電位保持回路１００は、ローカルビット線ＬＢＬおよび／ＬＢＬのうち高電位側のローカルビット線をハイ側電源電圧ＶＤＤレベルに維持する。したがって、選択メモリセルを介した放電により、低電位側のローカルビット線電位が、次第に低下する。
At the time of data reading, when a memory cell connected to local bit lines LBL and / LBL is selected (when a word line is selected), precharge instruction signal PCG is at H level, and precharging MOS transistors PPQ1 and PPQ2 is turned off, and the precharge operation to local bit lines LBL and / LBL is stopped. Subsequently, in accordance with the selection of the word line, a voltage change corresponding to the storage data of the selected memory cell occurs on the local bit lines LBL and / LBL.
このローカルビット線の電圧レベルの低下に応じて、読出用のＰチャネルＭＯＳトランジスタＲＰＱ１およびＲＰＱ２の一方がオン状態となり、グローバルビット線ＧＢＬまたは／ＧＢＬの電圧レベルが上昇する。このグローバルビット線ＧＢＬまたは／ＧＢＬの電圧レベルが上昇する。いま、説明を簡単にするために、グローバルビット線ＧＢＬの電圧レベルが上昇するとする。グローバルビット線／ＧＢＬは、ＭＯＳトランジスタＲＰＱ２がオフ状態に維持されるため、プリチャージ状態のＬレベルを維持する。この状態において、グローバルビット線ＧＢＬの電圧レベルが上昇すると、書込回路９２ｌにおいて、書込用のＭＯＳトランジスタＷＮＱ１がオン状態となり、ローカルビット線ＬＢＬの電圧レベルをロー側電源電圧方向へ駆動し、応じて、読出用のＭＯＳトランジスタＲＰＱ１が高速でオン状態となり、グローバルビット線ＧＢＬの電位レベルが高速で上昇する。 In response to the decrease in the voltage level of the local bit line, one of read P-channel MOS transistors RPQ1 and RPQ2 is turned on, and the voltage level of global bit line GBL or / GBL increases. The voltage level of global bit line GBL or / GBL increases. Now, to simplify the explanation, it is assumed that the voltage level of the global bit line GBL rises. Global bit line / GBL maintains the precharged L level since MOS transistor RPQ2 is maintained in the off state. In this state, when the voltage level of global bit line GBL rises, write MOS transistor WNQ1 is turned on in write circuit 92l to drive the voltage level of local bit line LBL in the low-side power supply voltage direction. Accordingly, read MOS transistor RPQ1 is turned on at high speed, and the potential level of global bit line GBL rises at high speed.
一方、書込回路９２ｒにおいては、グローバルビット線／ＧＢＬは、Ｌレベルであり、ＭＯＳトランジスタＷＮＱ３はオフ状態であり、ローカルビット線／ＬＢＬはＨレベルを維持する。グローバルビット線ＧＢＬの電圧レベル上昇時、データ読出時においては、グローバルビット線ＧＢＬの電圧上昇幅は小さい（ＭＯＳトランジスタＷＮＱ１のしきい値電圧よりも高い電圧レベル）。すなわち、グローバルビット線ＧＢＬは、配線容量が大きく、その電圧レベルは、電圧ＶＤＤレベルまでフルスイングせず、また、電圧ＶＤＤ−Ｖｔｈｐレベルまでも上昇しない。したがって、ＭＯＳトランジスタＰＴ９０は、オン状態を維持し、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ともにハイ側電源電圧ＶＤＤレベルに維持され、データの破壊を伴うことのない安定かつ高速なデータの読出が行なわれる。
On the other hand, in
データ書込時においても、書込前の状態においては、グローバルビット線ＧＢＬおよび／ＧＢＬはＬレベルにプリチャージされ、書込補助回路ＰＣＫにより、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲは、ハイ側電源電圧ＶＤＤレベルにプリチャージされる。また、プリチャージ指示信号ＰＣＧにより、ローカルビット線ＬＢＬおよび／ＬＢＬはＨレベルにプリチャージされる。 Even at the time of data writing, in the state before writing, global bit lines GBL and / GBL are precharged to L level, and VDD source lines VDML and VDMR are set to high side power supply voltage VDD by write assist circuit PCK. Precharged to level. In addition, local bit lines LBL and / LBL are precharged to H level by precharge instruction signal PCG.
データ書込時、グローバルビット線ＧＢＬおよび／ＧＢＬが、書込データに応じてＨレベルおよびＬレベルにフルスイングする。応じて、書込補助回路ＰＣＫにおいて、Ｈレベルデータが伝達されたグローバルビット線に対するＭＯＳトランジスタＰＴ９０またはＰＴ９２がオフ状態となる。いま、グローバルビット線ＧＢＬにＨレベルデータが伝達される場合を考える。この場合、ローカルビット線ＬＢＬがロー側電源電圧レベルにＭＯＳトランジスタＷＮＱ１およびＷＮＱ２を介して放電される。ローカルビット線／ＬＢＬは、書込回路９２ｒにおいてＭＯＳトランジスタＷＮＱ３がオフ状態であり、Ｈレベルを維持する。
At the time of data writing, global bit lines GBL and / GBL fully swing to H level and L level in accordance with write data. Accordingly, MOS transistor PT90 or PT92 for the global bit line to which the H level data is transmitted is turned off in write assist circuit PCK. Consider a case where H level data is transmitted to global bit line GBL. In this case, local bit line LBL is discharged to the low-side power supply voltage level via MOS transistors WNQ1 and WNQ2. Local bit line / LBL maintains H level in MOS circuit WNQ3 in
書込補助回路ＰＣＫにおいてＭＯＳトランジスタＰＴ９０がオフ状態となり、ＶＤＤソース線ＶＤＭＬがフローティング状態となる。選択メモリセルＭＣに逆データ（論理レベルが保持データと逆のデータ）が書込まれる場合、メモリセル内の各インバータの貫通電流により、左側ＶＤＤソース線ＶＤＭＬの電圧レベルが低下する。この状態においては、電位保持回路１００によりローカルビット線／ＬＢＬがハイ側電源電圧ＶＤＤレベルに維持され、一方、ローカルビット線ＬＢＬがＬレベルに駆動される。この場合、ＶＤＤソース線ＶＤＭＬの電圧レベルの低下に応じて、メモリセル内のインバータラッチのラッチ能力が低下し、応じて書込マージンが増大し、選択メモリセルにおいて高速でデータの書込を行なうことができる。このデータ書込動作時においては、ハイ側電源ノードＶＨＲに接続される負荷トランジスタがローカルビット線ＬＢＬからのＬレベルデータに従って高速でオン状態となり、対応のストレージノードをＨレベルに駆動し、他方の負荷トランジスタをオフ状態として、各ストレージノードが高速で書込データに応じた電圧レベルに駆動される。
In the write assist circuit PCK, the MOS transistor PT90 is turned off, and the VDD source line VDML is in a floating state. When reverse data (data whose logic level is opposite to the retained data) is written in the selected memory cell MC, the voltage level of the left VDD source line VDML is lowered by the through current of each inverter in the memory cell. In this state, local bit line / LBL is maintained at high power supply voltage VDD level by
したがって、Ｌレベルデータが伝達されるローカルビット線に対応して配置されるＶＤＤソース線をフローティング状態としても、メモリセルＭＣにおいてインバータラッチは、そのラッチ能力が非平衡状態となり、Ｈレベルを駆動するインバータ側の電流駆動能力は大きくされるため、高速の書込を実現することができる。 Therefore, even if the VDD source line arranged corresponding to the local bit line to which L level data is transmitted is in a floating state, the inverter latch in memory cell MC is in an unbalanced state and drives H level. Since the current drive capability on the inverter side is increased, high-speed writing can be realized.
また、ＭＯＳトランジスタＰＴ９４およびＰＴ９６は、データ書込に長時間を要し、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの電圧レベルが低下し過ぎて選択列かつ非選択行のメモリセルのデータ保持特性が低下するのを抑制する。しかしながら、書込が高速に行なわれ、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲの電圧レベル低下が、選択列かつ非選択行のメモリセルの保持データに悪影響を及ぼさない場合には、特に、クランプ用のＭＯＳトランジスタＰＴ９４およびＰＴ９６が設ける必要はない。 MOS transistors PT94 and PT96 require a long time for data writing, and the voltage level of VDD source lines VDML and VDMR is too low, so that the data retention characteristics of memory cells in selected columns and non-selected rows are reduced. Suppress. However, when writing is performed at a high speed and the voltage level drop of VDD source lines VDML and VDMR does not adversely affect the data held in the memory cells in the selected column and non-selected row, the clamping MOS transistor is particularly effective. PT94 and PT96 need not be provided.
また、このクランプ用のトランジスタＰＴ０４およびＰＴ９６に代えて、先の実施の形態において示したような電源電圧を切換える構成、また、ワンショットパルス駆動などの構成が用いられてもよい。 Further, instead of the clamping transistors PT04 and PT96, a configuration for switching the power supply voltage as shown in the previous embodiment, or a configuration such as one-shot pulse driving may be used.
図４８は、この発明の実施の形態１５における半導体記憶装置のグローバルビット線対に関連する部分の構成を概略的に示す図である。グローバルビット線ＧＢＬおよび／ＧＢＬに対し、複数の行ブロックＭＢａ−ＭＢｍのメモリセルが配置される。行ブロックＭＢａ−ＭＢｍそれぞれにおいて、ワード線ＷＬ０−ＷＬｎが配設される。たとえば、行ブロックＭＢａ−ＭＢｍ各々において、１６行または３２行のメモリセルが配置される。ローカルビット線の負荷を軽減し、また、グローバルビット線に対してはメモリセルが接続しないため、グローバルビット線の負荷を軽減し、高速でデータの書込／読出を行なう。 FIG. 48 schematically shows a structure of a portion related to the global bit line pair of the semiconductor memory device in the fifteenth embodiment of the present invention. Memory cells of a plurality of row blocks MBa-MBm are arranged for global bit lines GBL and / GBL. In each of row blocks MBa-MBm, word lines WL0-WLn are arranged. For example, in each of row blocks MBa-MBm, 16 rows or 32 rows of memory cells are arranged. Since the load on the local bit line is reduced and no memory cell is connected to the global bit line, the load on the global bit line is reduced and data is read / written at high speed.
行ブロックＭＢａ−ＭＢｍそれぞれに対応して、ローカルビット線ＬＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｍが配設される。ローカルビット線対ＬＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｍそれぞれに対応して、ＶＤＤソース線対ＶＤＭＬ０，ＶＤＭＲ０−ＶＤＭＬｍ，ＶＤＭＲｍが設けられる。 Corresponding to row blocks MBa-MBm, local bit lines LBL0, / LBL0-LBLm, / LBLm are arranged. Corresponding to the local bit line pairs LBL0, / LBL0-LBLm, / LBLm, VDD source line pairs VDML0, VDMR0-VDMLm, VDMRm are provided.
行ブロックＭＢａ−ＭＢｍそれぞれに対応して、書込補助回路ＰＣＫａ−ＰＣＫｍが設けられ、これらの書込補助回路ＰＣＫａ−ＰＣＫｍは、それぞれ、グローバルビット線ＧＢＬ，／ＧＢＬの電位レベルに従って、対応のＶＤＤソース線ＬＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｍの電圧レベル（インピーダンス）を制御する。 Write auxiliary circuits PCKa-PCKm are provided corresponding to each of row blocks MBa-MBm. These write auxiliary circuits PCKa-PCKm are respectively connected to the corresponding VDD according to the potential levels of global bit lines GBL, / GBL. Controls the voltage level (impedance) of source lines LBL0, / LBL0-LBLm, / LBLm.
また、さらに行ブロックＭＢａ−ＭＢｍそれぞれに対応して、内部データの書込／読出をグローバルビット線と対応のローカルビッ線との間で行なう周辺回路ＰＨａ−ＰＨｍが設けられる。これらの周辺回路ＰＨａ−ＰＨｍ各々は、図４７に示す周辺回路ＰＨの構成と同様の構成を備え、内部データの書込／読出を行なう。 Further, peripheral circuits PHa-PHm for writing / reading internal data between global bit lines and corresponding local bit lines are provided corresponding to row blocks MBa-MBm, respectively. Each of peripheral circuits PHa-PHm has a configuration similar to that of peripheral circuit PH shown in FIG. 47, and writes / reads internal data.
周辺回路ＰＨａ−ＰＨｍへは、それぞれプリチャージ指示信号ＰＣＧａ−ＰＣＧｍが与えられる。プリチャージ指示信号ＰＣＧａ−ＰＣＧｍは、それぞれ、選択行を含む行ブロックを特定する行ブロック選択信号に基づいて活性／非活性が制御される。非選択行ブロックに対して、プリチャージ指示信号は非活性状態を維持し、対応のローカルビット線は、プリチャージ状態を維持する。したがって、書込補助回路ＰＣＫａ−ＰＣＫｍにおいて、グローバルビット線ＧＢＬおよび／ＧＢＬの電圧レベルの変化に従って、各行ブロックのＶＤＤソース線ＶＤＭＬまたはＶＤＭＲがフローティング状態とされても、対応のワード線は非選択状態であり、メモリセルＭＣにおいては、電流が流れる経路は遮断されており、非選択行ブロックかつ選択列のメモリセルにおいても、安定にデータは保持される。１つの選択行ブロック内の非選択メモリセルにおいても、先の実施の形態各々と同様安定にデータは保持される。すなわち、選択行／非選択列の書込補助回路においては、グローバルビット線ＧＢＬおよび／ＧＢＬはともにＬレベルであり、ＶＤＤソース線ＶＤＭＬおよびＶＤＭＲはハイ側電源電圧ＶＤＤレベルに維持される。 Precharge instruction signals PCGa-PCGm are applied to peripheral circuits PHa-PHm, respectively. Precharge instruction signals PCGa-PCGm are controlled to be activated / deactivated based on a row block selection signal that identifies a row block including a selected row. For the non-selected row block, the precharge instruction signal is maintained in an inactive state, and the corresponding local bit line is maintained in the precharged state. Therefore, in write assist circuits PCKa-PCKm, the corresponding word line is not selected even if VDD source line VDML or VDMR of each row block is brought into a floating state in accordance with the change in the voltage level of global bit lines GBL and / GBL. In the memory cell MC, the path through which the current flows is cut off, and the data is stably held also in the memory cell of the non-selected row block and the selected column. Even in non-selected memory cells in one selected row block, data is stably held as in each of the previous embodiments. That is, in the write assist circuit for the selected row / non-selected column, global bit lines GBL and / GBL are both at L level, and VDD source lines VDML and VDMR are maintained at high side power supply voltage VDD level.
以上のように、この発明の実施の形態１５に従えば、ビット線がグローバルビット線およびローカルビット線の階層構造を有する場合においても、メモリセルのハイ側電源線をローカルビット線に応じて分割構造とし、各分割ＶＤＤソース線に書込補助回路を設けるとともに、メモリセルのハイ側電源ノードを個々に駆動することにより、ＶＤＤソース線ＶＤＭＬ，ＶＤＭＲの負荷が軽減され、高速でデータ書込時その電位を変化させることができ、高速書込が実現することができる。また、グローバルビット線電位に従って、ＶＤＤソース線電位を変化させており、早いタイミングで、ＶＤＤソース線の電圧レベルを変化させることができ、高速書込が実現される。また、電源線制御のタイミングはグローバルビット線の電圧に応じて設定されており、いわゆるセルフタイミングで動作制御が行われており、タイミング制御が簡略化される。 As described above, according to the fifteenth embodiment of the present invention, the high-side power supply line of the memory cell is divided according to the local bit line even when the bit line has a hierarchical structure of global bit lines and local bit lines. In this structure, a write assist circuit is provided for each divided VDD source line, and the high-side power supply node of the memory cell is individually driven to reduce the load on the VDD source lines VDML and VDMR. The potential can be changed, and high-speed writing can be realized. Further, the VDD source line potential is changed according to the global bit line potential, and the voltage level of the VDD source line can be changed at an early timing, thereby realizing high-speed writing. In addition, the power supply line control timing is set according to the voltage of the global bit line, and the operation control is performed at a so-called self-timing, thereby simplifying the timing control.
［実施の形態１６］
図４９は、この発明の実施の形態１６に従う半導体記憶装置の要部の構成を概略的に示す図である。図４９においては、ビット線ＢＬおよび／ＢＬに配置されるメモリセルＭＣに関連する構成を概略的に示す。ビット線ＢＬおよび／ＢＬに対して、セル電源線ＰＶＬが各列毎に分離して配置される。このセル電源線ＰＶＬ（ＶＤＤソース線またはＶＳＳソース線またはウェル）に対して、書込補助回路ＰＣＫが設けられる。この書込補助回路ＰＣＫは、内部データ線ＩＯＬおよび／ＩＯＬの電位と列選択信号ＣＳＬとに従って、選択列のセル電源線ＰＶＬの電圧レベル（インピーダンス）を制御する。
[Embodiment 16]
FIG. 49 schematically shows a structure of a main portion of the semiconductor memory device according to the sixteenth embodiment of the present invention. FIG. 49 schematically shows a configuration related to memory cells MC arranged on bit lines BL and / BL. Cell power supply lines PVL are arranged separately for each column with respect to bit lines BL and / BL. A write assist circuit PCK is provided for the cell power supply line PVL (VDD source line or VSS source line or well). Write assist circuit PCK controls the voltage level (impedance) of cell power supply line PVL of the selected column in accordance with the potentials of internal data lines IOL and / IOL and column selection signal CSL.
ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＳＧに従って内部データ線ＩＯＬおよび／ＩＯＬに結合される。書込時、内部データ線ＩＯＬおよび／ＩＯＬの電圧レベルが、ビット線ＢＬおよび／ＢＬよりも早いタイミングで変化する。したがって、列選択信号ＣＳＬに従って、選択列に対するセル電源線ＰＶＬの電圧レベル（インピーダンス）を調整することにより、早いタイミングで、書込時、メモリセルの書込マージンを増大させて、高速の書込を実現することができる。 Bit lines BL and / BL are coupled to internal data lines IOL and / IOL according to column select gate CSG. At the time of writing, the voltage levels of internal data lines IOL and / IOL change at a timing earlier than that of bit lines BL and / BL. Therefore, by adjusting the voltage level (impedance) of the cell power supply line PVL with respect to the selected column in accordance with the column selection signal CSL, the write margin of the memory cell is increased at the time of writing at high speed, and high-speed writing is performed. Can be realized.
データ読出時の動作は、これまでに説明した実施の形態のものと同様である。
但し、この図４９に示す構成の場合、列選択信号ＣＳＬを利用する必要があり、列選択信号ＣＳＬを発生する部分の駆動力を大きくすることが要求され、レイアウト面積および消費電力が少し大きくなる。しかしながら、セルフタイミングでセル電源線の電圧インピーダンス制御を行なっており、制御回路の構成が簡略化され、レイアウト面積および消費電力の大幅な増大は抑制される。
The operation at the time of data reading is the same as that of the embodiments described so far.
However, in the case of the configuration shown in FIG. 49, it is necessary to use the column selection signal CSL, and it is required to increase the driving force of the portion that generates the column selection signal CSL, which slightly increases the layout area and power consumption. . However, voltage impedance control of the cell power supply line is performed at self-timing, the configuration of the control circuit is simplified, and a significant increase in layout area and power consumption is suppressed.
以上のように、この発明の実施の形態１６に従えば、内部データ線の電圧に従って、各列単位で、セル電源線の電圧レベルを調整しており、データ書込を高速で行なうことができる。 As described above, according to the sixteenth embodiment of the present invention, the voltage level of the cell power supply line is adjusted for each column according to the voltage of the internal data line, and data writing can be performed at high speed. .
［実施の形態１７］
図５０は、この発明の実施の形態１７に従う半導体記憶装置の全体の構成を概略的に示す図である。この図５０に示す半導体記憶装置においては、セル電源制御ユニット２において、ビット線対ＢＬ０，／ＢＬ０，…，ＢＬｎ，／ＢＬｎそれぞれに対応して書込補助回路ＡＰＣＫ０，…，ＡＰＣＫｎが設けられる。これらの書込補助回路ＡＰＣＫ０−ＡＰＣＫｎの各々は、対応の列（ビット線対）に対して設けられるセル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電圧レベルをデータ書込時、データ読出時と異なる電圧レベルに設定する。
[Embodiment 17]
FIG. 50 schematically shows a whole structure of the semiconductor memory device according to the seventeenth embodiment of the present invention. In the semiconductor memory device shown in FIG. 50, in cell power
これらのセル電源線ＡＰＶＬ０−ＡＰＶＬｎは、メモリセル列それぞれに対応して配置され、各々、セルハイ側電源電圧ＶＤＤおよびセルロー側電源電圧ＶＳＳを伝達するセル電源線（第１および第２セル電源線）を含む。 These cell power supply lines APVL0 to APVLn are arranged corresponding to the memory cell columns, respectively, and transmit cell high power supply voltage VDD and cell low power supply voltage VSS, respectively (first and second cell power supply lines). including.
書込補助回路ＡＰＣＫ０−ＡＰＣＫｎは、それぞれ、対応のセル電源線対ＡＰＶＬ０−ＡＰＶＬｎを介して伝達されるセル電源電圧ＶＤＤおよびＶＳＳの電圧レベルを、データ書込時、電源電圧ＶＤＤおよびＶＳＳの間の中間電圧レベルに設定する。これにより、書込時、選択メモリセルＭＣを不安定状態として、書込を高速に実行する。 Write assist circuits APCK0-APCKn respectively change the voltage levels of cell power supply voltages VDD and VSS transmitted through corresponding cell power supply line pairs APVL0-APVLn between power supply voltages VDD and VSS during data writing. Set to intermediate voltage level. Thereby, at the time of writing, the selected memory cell MC is set in an unstable state, and writing is executed at high speed.
この図５０に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 The other configuration of the semiconductor memory device shown in FIG. 50 is the same as that of the semiconductor memory device shown in FIG. 1, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.
この図５０に示す書込補助回路ＡＰＣＫ０−ＡＰＣＫｎにおいては、書込時、セル電源線対ＡＰＶＬ０−ＡＰＶＬｎ上の電源電圧ＶＤＤおよびＶＳＳをともに変更する。したがって、ＶＤＤソース線またはＶＳＳソース線の一方のみの電圧レベルを変更する場合に比べてより早く、メモリセルを不安定状態にすることができ（ノイズ・マージンを小さくすることができ、すなわち書込マージンを大きくすることができ）、書込を高速に行なうことができる。 In write assist circuits APCK0-APCKn shown in FIG. 50, power supply voltages VDD and VSS on cell power line pairs APVL0-APVLn are both changed during writing. Therefore, the memory cell can be made unstable more quickly than when the voltage level of only one of the VDD source line or the VSS source line is changed (noise margin can be reduced, that is, write The margin can be increased), and writing can be performed at high speed.
図５１は、図５０に示すメモリセルＭＣの構成の一例を示す図である。図５１に示すメモリセルＭＣは、図２に示すメモリセルと以下の点でその構成が異なる。すなわち、メモリセルＭＣにおいて、ロー側電源ノードＶＬがＶＳＳソース線ＶＳＭに結合される。このロー側電源ノードＶＬは、データ記憶用のＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のソースに共通に接続される。図５１に示すメモリセルＭＣの他の構成は、図５に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 FIG. 51 shows an example of the configuration of memory cell MC shown in FIG. 51 differs from the memory cell shown in FIG. 2 in the following points. That is, in the memory cell MC, the low-side power supply node VL is coupled to the VSS source line VSM. Low-side power supply node VL is commonly connected to the sources of N channel MOS transistors NQ1 and NQ2 for data storage. The other configuration of the memory cell MC shown in FIG. 51 is the same as the configuration of the memory cell shown in FIG. 5. Corresponding portions are allotted with the same reference numerals, and detailed description thereof is omitted.
ハイ側電源ノードＶＨおよびロー側電源ノードＶＬが、それぞれ、セル電源線対ＡＰＣＫに含まれるＶＤＤセル電源線（ＶＤＤソース線）ＶＤＭおよびＶＳＳセル電源線（ＶＳＳソース線）ＶＳＭに結合される。メモリセルのハイ側電源ノードＶＨおよびロー側電源ノードＶＬが、データ書込時に、その電圧レベルがともに変更される。 High-side power supply node VH and low-side power supply node VL are coupled to VDD cell power supply line (VDD source line) VDM and VSS cell power supply line (VSS source line) VSM included in cell power supply line pair APCK, respectively. The voltage levels of high-side power supply node VH and low-side power supply node VL of the memory cell are both changed during data writing.
図５２は、図５０に示す半導体記憶装置の動作を示す信号波形図である。図５２において、図５１に示すメモリセルＭＣにおいて記憶ノードＮＤ１にＨレベル、記憶ノードＮＤ２がＬレベルのデータが保持されている場合の動作を示す。 FIG. 52 is a signal waveform diagram representing an operation of the semiconductor memory device shown in FIG. FIG. 52 shows an operation in the memory cell MC shown in FIG. 51 in the case where the data at the storage node ND1 is held at the H level and the storage node ND2 is held at the L level.
データ読出時において、ワード線ＷＬが選択状態へ駆動されると、メモリセルＭＣにおいてＭＯＳトランジスタＮＱ３およびＮＱ４が導通し、記憶ノードＮＤ１およびＮＤ２がビット線ＢＬおよび／ＢＬに接続される。応じて、メモリセルＭＣの記憶データに応じてビット線ＢＬおよび／ＢＬの間に電位差が生じる。このビット線ＢＬおよび／ＢＬの電位差は、図１に示す書込補助回路ＡＰＣＫ０−ＡＰＣＫｎの電位変化動作を起動する電圧レベルＶＴよりもともに高い電圧レベルである。したがって、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源圧ＶＳＳに維持される。 In data reading, when word line WL is driven to a selected state, MOS transistors NQ3 and NQ4 are rendered conductive in memory cell MC, and storage nodes ND1 and ND2 are connected to bit lines BL and / BL. Accordingly, a potential difference is generated between bit lines BL and / BL according to the data stored in memory cell MC. The potential difference between bit lines BL and / BL is higher than the voltage level VT at which the potential change operation of write assist circuits APCK0 to APCKn shown in FIG. 1 is started. Therefore, the voltage levels of the VDD source line VDM and the VSS source line VSM are maintained at the high-side power supply voltage VDD and the low-side power supply voltage VSS, respectively.
メモリセルＭＣにおいてＬレベルの記憶ノードＮＤ２の電圧レベルが、補のビット線／ＢＬとの接続によりその電圧レベルが上昇するものの、ハイ側電源ノードＶＨおよびロー側電源ノードＶＬの電圧レベルは、それぞれハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルであり、安定にデータを保持して、データの読出を行なうことができる。 Although the voltage level of the storage node ND2 at the L level in the memory cell MC increases due to the connection with the complementary bit line / BL, the voltage levels of the high-side power supply node VH and the low-side power supply node VL are respectively High-side power supply voltage VDD and low-side power supply voltage VSS levels, and data can be stably held and data can be read.
一方、データ書込動作時において、ワード線ＷＬが選択され、また、ビット線ＢＬおよび／ＢＬが書込データに応じて、それらの電圧レベルが、電源電圧ＶＤＤおよびＶＳＳレベルにフルスイングする。この書込時、ビット線ＢＬおよび／ＢＬの一方が、書込補助回路の入力論理しきい値電圧ＶＴよりも低くなると、図５０に示す書込補助回路ＡＰＣＫ０−ＡＰＣＫｎが起動され、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルを変更する。これにより、ＶＤＤソース線ＶＤＭの電圧レベルが電圧ΔＶＨ低下し、またＶＳＳソース線ＶＳＭの電圧レベルが電圧ΔＶＬ上昇する。したがって、メモリセルＭＣにおいて、ハイ側電源ノードＶＨとロー側電源ノードＶＬの電圧差が、電圧ΔＶＨ＋ΔＶＬだけ小さくなり、メモリセルＭＣの記憶ノードＮＤ１およびＮＤ２の電圧レベルが、ビット線ＢＬおよび／ＢＬに伝達された書込データに応じて高速で変化する（記憶ノードＮＤ１およびＮＤ２がそれぞれ、ＬレベルおよびＨレベルに駆動される）。 On the other hand, in the data write operation, word line WL is selected, and bit lines BL and / BL fully swing to power supply voltage VDD and VSS levels in accordance with the write data. At the time of writing, when one of the bit lines BL and / BL becomes lower than the input logic threshold voltage VT of the write assist circuit, the write assist circuits APCK0 to APCKn shown in FIG. The voltage level of the VDM and VSS source lines VSM is changed. As a result, the voltage level of the VDD source line VDM decreases by the voltage ΔVH, and the voltage level of the VSS source line VSM increases by the voltage ΔVL. Therefore, in memory cell MC, the voltage difference between high-side power supply node VH and low-side power supply node VL is reduced by voltage ΔVH + ΔVL, and the voltage levels of storage nodes ND1 and ND2 of memory cell MC are applied to bit lines BL and / BL. It changes at high speed according to the transmitted write data (storage nodes ND1 and ND2 are driven to L level and H level, respectively).
したがって、データ書込時、ハイ側メモリセルのハイ側電源ノードＶＨおよびロー側電源ノードＶＬの電圧レベルを変更して、それらの電圧差を小さくすることにより、スタティック・ノイズ・マージンが小さくなり、高速でデータの書込を行なうことができる。 Therefore, when data is written, the static noise margin is reduced by changing the voltage level of the high-side power supply node VH and the low-side power supply node VL of the high-side memory cell to reduce the voltage difference between them. Data can be written at high speed.
また、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、各々対応の列のメモリセルの電源ノードに結合されており、それらの寄生容量はほぼ同一である。したがって、これらのソース線ＶＤＭおよびＶＳＭにおいて、ほぼ同じ大きさの電位変化を容易に生成することができる。 Further, VDD source line VDM and VSS source line VSM are coupled to the power supply nodes of the memory cells in the corresponding columns, respectively, and their parasitic capacitances are almost the same. Therefore, in these source lines VDM and VSM, potential changes of almost the same magnitude can be easily generated.
この構成の場合、メモリセル列に対応してソース線ＶＤＭおよびＶＳＭを配置し、これらのソース線ＶＤＭおよびＶＳＭの電圧レベルを変更する。したがって、ダミーの電源線を別途設ける必要がなく、配線面積が低減され、応じて、配線レイアウトが簡略される。 In this configuration, source lines VDM and VSM are arranged corresponding to the memory cell columns, and the voltage levels of these source lines VDM and VSM are changed. Therefore, it is not necessary to separately provide a dummy power supply line, the wiring area is reduced, and the wiring layout is simplified accordingly.
メモリセル列それぞれに対応して、ＶＤＤソース線およびＶＳＳソース線を配置する構成は、先の実施の形態ＶＤＤソース線およびダミーソース線を配置する構成と同様の構成を利用することができる。ダミーソース線ＤＶＳＭに代えてＶＳＳソース線が用いられれば良い。 The configuration in which the VDD source line and the VSS source line are arranged corresponding to each memory cell column can use the same configuration as the configuration in which the VDD source line and the dummy source line in the previous embodiment are arranged. A VSS source line may be used instead of the dummy source line DVSM.
［書込補助回路の具体的構成１］
図５３は、この発明の実施の形態１７に従う半導体記憶装置の書込補助回路の具体的構成を示す図である。図５３においては、１列に整列して配置されるメモリセルＭＣに関連する部分の構成を示す。各メモリセル列に対応して、図５３に示す書込補助回路ＡＰＣＫ（ＡＰＣＫａ，ＡＰＣＫｂ）が設けられる。図５３において、メモリセル列に対応して、ビット線の両端に対向して書込補助回路ＡＰＣＫａおよびＡＰＣＫｂが設けられる。これらの書込補助回路ＡＰＣＫａおよびＡＰＣＫｂは同一構成を有するため、対応する部分には同一参照番号を付す。
[
FIG. 53 shows a specific configuration of the write assist circuit of the semiconductor memory device according to the seventeenth embodiment of the present invention. FIG. 53 shows a configuration of a portion related to memory cells MC arranged in a line. Corresponding to each memory cell column, write assist circuit APCK (APCKa, APCKb) shown in FIG. 53 is provided. In FIG. 53, write assist circuits APCKa and APCKb are provided opposite to both ends of the bit line corresponding to the memory cell column. Since these write assist circuits APCKa and APCKb have the same configuration, the corresponding parts are denoted by the same reference numerals.
書込補助回路ＡＰＣＫａおよびＡＰＣＫｂの各々は、対応の列のビット線ＢＬおよび／ＢＬ上の電位に従って、セル電源線対ＡＰＶＬに対する電源供給を制御するセル電源制御部ＡＶＣＴと、セル電源制御部ＡＶＣＴの出力信号に従って、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＴ１００を含む。 Each of write assist circuits APCKa and APCKb includes cell power control unit AVCT for controlling power supply to cell power line pair APVL in accordance with the potential on bit lines BL and / BL in the corresponding column, and cell power control unit AVCT P channel MOS transistor PT100 is provided for electrically coupling VDD source line VDM and VSS source line VSM according to the output signal.
セル電源線対ＡＰＶＬに含まれるＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、それぞれメモリセル列毎に設けられ、それぞれ、対応の列のメモリセルＭＣのハイ側電源ノードＶＨおよびロー側電源ノードＶＬに結合される。 The VDD source line VDM and the VSS source line VSM included in the cell power line pair APVL are provided for each memory cell column, and are respectively connected to the high-side power node VH and the low-side power node VL of the memory cell MC in the corresponding column. Combined.
セル電源制御部ＡＶＣＴは、実質的に、図２４に示すセル電源制御部ＶＣＴの構成と同様の構成を備え、ビット線ＢＬおよび／ＢＬ上の電圧を受けるＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号を受けるインバータＩＶ１５と、ＮＡＮＤゲートＮＧ１の出力信号に従って、選択的に、ＶＤＤソース線ＶＤＭと電源ノード（ＶＤＤ）とを分離するＰチャネルＭＯＳトランジスタＰＴ３と、インバータＩＶ１５の出力信号に従ってＶＳＳソース線ＶＳＭを接地ノードから選択的に分離するＮチャネルＭＯＳトランジスタＮＴ１００を含む。 Cell power supply control unit AVCT has substantially the same configuration as that of cell power supply control unit VCT shown in FIG. 24, and receives NAND gate NG1 receiving voltages on bit lines BL and / BL, and the output of NAND gate NG1. Inverter IV15 receiving the signal, P channel MOS transistor PT3 selectively separating VDD source line VDM and power supply node (VDD) according to the output signal of NAND gate NG1, and VSS source line VSM according to the output signal of inverter IV15 Includes an N channel MOS transistor NT100 for selectively isolating N from a ground node.
ＰチャネルＭＯＳトランジスタＰＴ１００は、インバータＩＶ１５の出力信号に従って選択的に導通し、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合する。このＰチャネルＭＯＳトランジスタＰＴ１００は、そのオン抵抗が比較的高く設定され、ＰチャネルＭＯＳトランジスタＰＴ１００の導通時においても、これらのソース線ＶＤＭおよびＶＳＭにおける電荷の移動により電位変化を生じさせるものの、ソース線ＶＤＭおよびＶＳＭの電位は、同一電位とはされず、両者の間には有限時間内においては電位差が生じる。ＭＯＳトランジスタＰＴ１００のオン抵抗をＺ、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの配線容量をともにＣとすると、これらのソース線ＶＤＭおよびＶＳＭのそれぞれの電位変化速度は、（ＶＤＤ-ΔＶＨ-ΔＶＬ）／（Ｒ・Ｃ）に比例する。ソース線ＶＤＭおよびＶＳＭの電位差が大きい場合には電位変化速度が大きく、徐々に電位変化速度が低下する。従って、書込時において、最初に大きな電位変化をＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間に生じさせることができ、書込時の動作マージンを大きくすることができる。また、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの配線容量がほぼ同じであり、電圧変化ΔＶＨおよびΔＶＬもほぼ同じ大きさとなる。従って、一方のセル電源線の電位変化を生じさせる場合に較べて、ほぼ２倍の電位変化をメモリセルの電源ノードＶＬおよびＶＨの間に生じさせることができ、高速でメモリセルを不安定化して書込マージンを大きくすることができる。 P channel MOS transistor PT100 is selectively rendered conductive in accordance with the output signal of inverter IV15, and electrically couples VDD source line VDM and VSS source line VSM. P channel MOS transistor PT100 is set to have a relatively high on-resistance, and even when P channel MOS transistor PT100 is conductive, a potential change is caused by the movement of charges in source lines VDM and VSM. The potentials of VDM and VSM are not the same potential, and a potential difference occurs between them in a finite time. Assuming that the on-resistance of the MOS transistor PT100 is Z and the wiring capacitances of the VDD source line VDM and the VSS source line VSM are both C, the potential change rates of these source lines VDM and VSM are (VDD−ΔVH−ΔVL) / It is proportional to (R · C). When the potential difference between the source lines VDM and VSM is large, the potential change rate is large, and the potential change rate gradually decreases. Therefore, at the time of writing, a large potential change can be first generated between the VDD source line VDM and the VSS source line VSM, and the operation margin at the time of writing can be increased. Further, the VDD source line VDM and the VSS source line VSM have substantially the same wiring capacitance, and the voltage changes ΔVH and ΔVL have substantially the same magnitude. Accordingly, compared to the case where a potential change of one cell power supply line is caused, a potential change of almost twice can be caused between the power supply nodes VL and VH of the memory cell, and the memory cell is destabilized at high speed. Thus, the write margin can be increased.
なお、図５３においては、４本のワード線ＷＬ０−ＷＬ３が代表的に示されるものの、１列に整列して配置されるメモリセル各々に対応してワード線が設けられる。 In FIG. 53, four word lines WL0 to WL3 are representatively shown, but a word line is provided corresponding to each memory cell arranged in a line.
図５４は、図５３に示す構成のデータ書込時の動作を示す信号波形図である。以下、図５４を参照して、図５３に示す書込補助回路の動作について説明する。 FIG. 54 is a signal waveform diagram representing an operation in data writing of the configuration shown in FIG. The operation of the write assist circuit shown in FIG. 53 will be described below with reference to FIG.
データ書込前において、ビット線ＢＬおよび／ＢＬは、スタンバイ状態にあり、ビット線ＢＬおよび／ＢＬには、図示しないビット線負荷回路が設けられており、このビット線負荷回路によりスタンバイ時、ビット線ＢＬおよび／ＢＬは、電源電圧レベルにまたはそれに近い電圧レベルにプリチャージされ、Ｈレベルにある。この状態においては、ＮＡＮＤゲートＮＧ１の出力ノードＮＤＡはＬレベルであり、ＭＯＳトランジスタＰＴ３およびＮＴ１００は、ともにオン状態であり、ＶＤＤソース線ＶＤＭが電源ノードに結合され、ＶＳＳソース線ＶＳＭが、接地ノードに結合され、それぞれ電源電圧ＶＤＤおよびＶＳＳレベルにある。 Before data writing, bit lines BL and / BL are in a standby state, and bit lines BL and / BL are provided with a bit line load circuit (not shown). Lines BL and / BL are precharged to the power supply voltage level or a voltage level close thereto and are at the H level. In this state, output node NDA of NAND gate NG1 is at L level, MOS transistors PT3 and NT100 are both on, VDD source line VDM is coupled to the power supply node, and VSS source line VSM is connected to the ground node. And are at power supply voltage VDD and VSS levels, respectively.
データ書込時、書込データに従ってビット線ＢＬおよび／ＢＬの電位が変化する。このビット線ＢＬおよび／ＢＬの一方の電位が、ＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴを超えると、ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ３およびＮＴ１００がオフ状態となり、ソース線ＶＤＭおよびＶＳＭが、ハイ側電源ノードおよびロー側電源ノードから分離され、フローティング状態となる。これと並行して、ＰチャネルＭＯＳトランジスタＰＴ１００が導通し、ＶＤＤソース線ＶＤＭとＶＳＳソース線ＶＳＭが電気的に結合される。 At the time of data writing, the potentials of bit lines BL and / BL change according to the write data. When one potential of bit lines BL and / BL exceeds input logic threshold value VT of NAND gate NG1, the output signal of NAND gate NG1 becomes H level, MOS transistors PT3 and NT100 are turned off, and the source line VDM and VSM are separated from the high-side power supply node and the low-side power supply node, and are in a floating state. In parallel with this, P channel MOS transistor PT100 conducts, and VDD source line VDM and VSS source line VSM are electrically coupled.
ＰチャネルＭＯＳトランジスタＰＴ１００は、比較的そのオン抵抗（チャネル抵抗およびソース／ドレイン拡散抵抗）が大きくされており、このフローティング状態のソース線ＶＤＭおよびＶＳＭにおいて、ＶＤＤソース線ＶＤＭからＶＳＳソース線ＶＳＭへ電荷が移動しても、これらの両者の間の電位は、有限時間内においてはイコライズされない。すなわち、ＶＤＤソース線ＶＤＭの電圧レベルが、電源電圧ＶＤＤから少し低下し、また、ＶＳＳソース線ＶＳＭの電圧レベルがロー側電源電圧ＶＳＳよりも少し上昇する（電圧変化速度は、最初は大きく、徐々に小さくなる）。 P channel MOS transistor PT100 has a relatively large on-resistance (channel resistance and source / drain diffusion resistance). Charges from VDD source line VDM to VSS source line VSM in floating source lines VDM and VSM are as follows. Even if is moved, the potential between the two is not equalized within a finite time. That is, the voltage level of the VDD source line VDM slightly decreases from the power supply voltage VDD, and the voltage level of the VSS source line VSM slightly increases from the low-side power supply voltage VSS (the voltage change rate is initially large and gradually increases). To be smaller).
このソース線ＶＤＭおよびＶＳＭの電圧レベルの変化により、メモリセルＭＣのラッチ能力が小さくなり、書込マージンが大きくなり、高速でデータの書込を行なうことができる。また、このソース線ＶＤＭおよびＶＳＭの電圧レベルの変化は、小さく、この選択レベル列の非選択メモリセルのスタティック・ノイズ・マージンは十分確保され、安定にデータを保持することができる。同様、非選択列の選択行のメモリセルにおいても、読出動作時と同じ状態にメモリセルが維持され、安定にデータを読出時と同様に保持することができる。 Due to the change in voltage level of source lines VDM and VSM, the latch capability of memory cell MC is reduced, the write margin is increased, and data can be written at high speed. The change in the voltage level of the source lines VDM and VSM is small, and a sufficient static noise margin is ensured for the non-selected memory cells in the selected level column, so that data can be held stably. Similarly, in the memory cells in the selected row of the non-selected column, the memory cells are maintained in the same state as in the read operation, and data can be stably held as in the read operation.
データ読出時およびスタンバイ時においては、ビット線ＢＬおよび／ＢＬの電圧レベルは、このＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴよりも高い電圧レベルであり、ＭＯＳトランジスタＰＴ３およびＮＴ１００はオン状態にあり、またＭＯＳトランジスタＰＴ１００は、オフ状態にある。したがって、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、それぞれ確実に、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳに維持され、安定にデータの保持および読出を行なうことができる。 At the time of data reading and standby, the voltage levels of bit lines BL and / BL are higher than the input logic threshold value VT of NAND gate NG1, and MOS transistors PT3 and NT100 are on. The MOS transistor PT100 is in an off state. Therefore, VDD source line VDM and VSS source line VSM are reliably maintained at high side power supply voltage VDD and low side power supply voltage VSS, respectively, and data can be stably held and read.
以上のように、この実施の形態１７に従えば、メモリセル列それぞれに対応して配置されるＶＤＤソース線およびＶＳＳソース線を用いて、その電圧レベル両者をデータ書込時変化させており、先の図２４に示すようなダミーソース線が不要となり、配線レイアウト面積を低減することができ、また、１つのＭＯＳトランジスタがＣＭＯＳトランスミッションゲートに代えて用いられるだけであり、そのレイアウト面積を低減することができる。 As described above, according to the seventeenth embodiment, the VDD source line and the VSS source line arranged corresponding to each memory cell column are used to change both voltage levels during data writing. The dummy source line as shown in FIG. 24 is not necessary, and the wiring layout area can be reduced, and only one MOS transistor is used instead of the CMOS transmission gate, and the layout area is reduced. be able to.
なお、この発明の実施の形態１７におけるソース線ＶＤＭおよびＶＳＭの配線は、各メモリセル列ごとに、ＰウェルおよびＮウェルおよびＰウェルを設け、ＶＤＤソース線およびＶＳＳソース線を各ウェル領域に列方向に沿って配設することにより（たとえば第３メタル配線を用いて）、実現される。 In the seventeenth embodiment, the source lines VDM and VSM are provided with a P well, an N well and a P well for each memory cell column, and a VDD source line and a VSS source line are arranged in each well region. It is realized by arranging along the direction (for example, using the third metal wiring).
また、セル電源制御部ＡＶＣＴにおいて、列方向に整列する２つのメモリセルと同一のトランジスタレイアウトを利用することにより、ＮＡＮＤゲートＮＧ１、インバータＩＶ１５、およびＭＯＳトランジスタＰＴ３、ＮＴ１００の回路構成を実現することができる。このレイアウトにおいて、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＴ１００が、さらに必要とされるだけである。 In the cell power supply control unit AVCT, the circuit configuration of the NAND gate NG1, the inverter IV15, and the MOS transistors PT3 and NT100 can be realized by using the same transistor layout as that of the two memory cells aligned in the column direction. it can. In this layout, only P channel MOS transistor PT100 that electrically couples VDD source line VDM and VSS source line VSM is further required.
［書込補助回路の構成２］
図５５は、この発明の実施の形態１７に従う書込補助回路の第２の構成を示す図である。図５５に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂは、以下の点で、その構成が図５３に示す書込補助回路の構成と異なる。すなわち、ＶＤＤソース線ＶＤＭとＶＳＳソース線ＶＳＭを電気的に結合するトランジスタ素子として、ノードＮＤＡ上の信号に従って選択的に導通するＮチャネルＭＯＳトランジスタＮＴ１０２が用いられる。この図５５に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂの他の構成は、図５３に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
[
FIG. 55 shows a second configuration of the write assist circuit according to the seventeenth embodiment of the present invention. The write assist circuits APCKa and APCKb shown in FIG. 55 differ in configuration from the write auxiliary circuit shown in FIG. 53 in the following points. That is, N-channel MOS transistor NT102 that is selectively turned on according to a signal on node NDA is used as a transistor element that electrically couples VDD source line VDM and VSS source line VSM. Other configurations of write assist circuits APCKa and APCKb shown in FIG. 55 are the same as those of write assist circuits APCKa and APCKb shown in FIG. 53, and corresponding portions are denoted by the same reference numerals, and details thereof are described. Description is omitted.
また、メモリセルＭＣ、ワード線ＷＬ０−ＷＬ３、およびセル電源線対ＡＰＶＬの配置は、図５３に示す配置と同じである。すなわち、セル電源線対ＡＰＶＬ（ソース線ＶＤＭ，ＶＳＭ）が、各メモリセル列ごとに設けられる。 The arrangement of memory cells MC, word lines WL0 to WL3, and cell power line pair APVL is the same as that shown in FIG. That is, a cell power line pair APVL (source lines VDM, VSM) is provided for each memory cell column.
この図５５に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂにおいて、データ書込時、ビット線ＢＬおよび／ＢＬの一方の電位が、ＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴ（図５４参照）より低い電圧レベルとなる。ＮＡＮＤゲートＮＧ１の出力信号がＨレベルとなると、ＮチャネルＭＯＳトランジスタＮＴ１０２がオン状態となり、ＭＯＳトランジスタＰＴ３およびＮＴ１００がオフ状態となる。このＮチャネルＭＯＳトランジスタＮＴ１０２のオン抵抗も大きく、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間の電荷の移動は抑制され、これらのソース線ＶＤＭおよびＶＳＭの電位のイコライズは行なわれず、電圧差が維持される。すなわち、先の図５４に示す信号波形図と同様、ＶＤＤソース線ＶＤＭの電位レベルが少し低下し、ＶＳＳソース線ＶＳＭの電圧レベルが少し上昇する。これにより、メモリセルＭＣを不安定状態として、書込マージンを大きくすることができる。 In write assist circuits APCKa and APCKb shown in FIG. 55, when data is written, the potential of one of bit lines BL and / BL is lower than the input logic threshold value VT (see FIG. 54) of NAND gate NG1. It becomes. When the output signal of NAND gate NG1 attains H level, N channel MOS transistor NT102 is turned on, and MOS transistors PT3 and NT100 are turned off. N-channel MOS transistor NT102 has a large on-resistance, and the movement of charges between VDD source line VDM and VSS source line VSM is suppressed, the potentials of source lines VDM and VSM are not equalized, and the voltage difference is maintained. Is done. That is, as in the signal waveform diagram shown in FIG. 54, the potential level of the VDD source line VDM slightly decreases and the voltage level of the VSS source line VSM slightly increases. As a result, the memory margin can be made unstable and the write margin can be increased.
したがって、データ書込時にＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合する素子として、ＮチャネルＭＯＳトランジスタＮＴ１０２を用いても、先の図５３に示す書込補助回路の構成と同様、書込時の動作マージンを向上させることができ、図５３に示す構成と同様の効果を得ることができる。 Therefore, even when N channel MOS transistor NT102 is used as an element for electrically coupling VDD source line VDM and VSS source line VSM at the time of data writing, writing is performed in the same manner as the configuration of the write assist circuit shown in FIG. The operation margin at the time of insertion can be improved, and the same effect as the configuration shown in FIG. 53 can be obtained.
この図５５に示す書込補助回路の構成の場合、２列のメモリセルと同様のレイアウトのトランジスタを利用して書込補助回路を実現することができる。すなわち、電気的に結合するＮチャネルＭＯＳトランジスタＮＴ１０２として、メモリセルのアクセストランジスタに対応するトランジスタを利用することができ、内部配線のレイアウトが異なるものの、トランジスタ形成領域を規則的に繰返し配置して、書込補助回路を配置することができる。 In the case of the configuration of the write assist circuit shown in FIG. 55, the write assist circuit can be realized by using transistors having the same layout as the memory cells in two columns. That is, as the electrically coupled N channel MOS transistor NT102, a transistor corresponding to the access transistor of the memory cell can be used, and although the layout of the internal wiring is different, the transistor formation regions are regularly arranged repeatedly, A write assist circuit can be arranged.
［書込補助回路の構成３］
図５６は、この発明の実施の形態１７に従う書込補助回路の第３の構成を示す図である。図５６に示す書込補助回路は、以下の点で、図５３および図５４に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂとその構成が異なる。すなわち、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間に直列にＮチャネルＭＯＳトランジスタＮＴ１１０およびＰチャネルＭＯＳトランジスタＰＴ１１０が設けられる。ＮチャネルＭＯＳトランジスタＮＴ１１０のゲートがノードＮＤＡに結合され、ＭＯＳトランジスタＰＴ１１０は、ゲートにインバータＩＶ１５の出力信号を受ける。ＮチャネルＭＯＳトランジスタＮＴ１１０が、ＶＤＤソース線ＶＤＭに結合され、ＰチャネルＭＯＳトランジスタＰＴ１１０は、ＶＳＳソース線ＶＳＭに結合される。
[
FIG. 56 shows a third configuration of the write assist circuit according to the seventeenth embodiment of the present invention. The write assist circuit shown in FIG. 56 differs from the write assist circuits APCKa and APCKb shown in FIGS. 53 and 54 in the following points. That is, N channel MOS transistor NT110 and P channel MOS transistor PT110 are provided in series between VDD source line VDM and VSS source line VSM. N channel MOS transistor NT110 has its gate coupled to node NDA, and MOS transistor PT110 receives the output signal of inverter IV15 at its gate. N-channel MOS transistor NT110 is coupled to VDD source line VDM, and P-channel MOS transistor PT110 is coupled to VSS source line VSM.
この図５６に示す書込補助回路の他の構成およびメモリセルの配置は、図５３または図５５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 The other configuration of the write assist circuit shown in FIG. 56 and the arrangement of the memory cells are the same as those shown in FIG. 53 or FIG. 55, and the corresponding portions are denoted by the same reference numerals and detailed description thereof is omitted. To do.
図５７は、図５６に示す書込補助回路のデータ書込時の動作を示す信号波形図である。以下、図５７を参照して、この図５６に示す書込補助回路の動作について説明する。 FIG. 57 is a signal waveform diagram representing an operation in data writing of the write assist circuit shown in FIG. The operation of the write assist circuit shown in FIG. 56 will be described below with reference to FIG.
データ書込時、ビット線ＢＬおよび／ＢＬの電位が書込データにおいて変化し、一方のビット線電位がＮＡＮＤゲートＮＧ１の入力論理しきい値ＶＴよりも低くなると、ノードＮＤＡの電圧レベルがＨレベルとなる。応じて、ＭＯＳトランジスタＰＴ３およびＮＴ１００がオフ状態となり、一方、ＭＯＳトランジスタＮＴ１１０およびＰＴ１１０がオン状態となる。これらのＭＯＳトランジスタＰＴ１１０およびＮＴ１１０を介して、フローティング状態とされたＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭが電気的に結合される。ＭＯＳトランジスタＰＴ１１０およびＮＴ１１０のオン抵抗の合成抵抗は、１つのＭＯＳトランジスタのオン抵抗に比べて十分大きく、したがって、フローティング状態のソース線ＶＤＭおよびＶＳＭの間での電荷の移動は抑制される。したがって、図５７に示すように、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電位変化は、１つのＭＯＳトランジスタが用いられる場合に比べて抑制される。 At the time of data writing, when the potentials of bit lines BL and / BL change in the write data and one bit line potential becomes lower than input logic threshold value VT of NAND gate NG1, the voltage level of node NDA becomes H level. It becomes. Accordingly, MOS transistors PT3 and NT100 are turned off, while MOS transistors NT110 and PT110 are turned on. Via these MOS transistors PT110 and NT110, the VDD source line VDM and the VSS source line VSM in a floating state are electrically coupled. The combined resistance of the on-resistances of MOS transistors PT110 and NT110 is sufficiently larger than the on-resistance of one MOS transistor, so that the movement of charges between floating source lines VDM and VSM is suppressed. Therefore, as shown in FIG. 57, the potential change of VDD source line VDM and VSS source line VSM is suppressed as compared with the case where one MOS transistor is used.
これにより、ＶＳＳソース線ＶＳＭの電位が過度に上昇するまたはＶＤＤソース線ＶＤＭの電位が過度に低下して、メモリセルのデータ保持特性が劣化し、データ破壊が生じるのを抑制する。これにより、より安全にデータ保持特性の低下を抑制しつつ書込動作マージンを大きくすることができる。 As a result, the potential of the VSS source line VSM is excessively increased or the potential of the VDD source line VDM is excessively decreased, the data retention characteristics of the memory cell are deteriorated, and data destruction is suppressed. As a result, it is possible to increase the write operation margin while more safely suppressing the deterioration of the data retention characteristics.
［変更例］
図５８は、書込補助回路の第３の構成の変更例の構成を示す図である。この図５８に示す書込補助回路ＡＰＣＫａおよびＡＰＣＫｂにおいては、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの間に、ＰチャネルＭＯＳトランジスタＰＴ１１２およびＮチャネルＭＯＳトランジスタＮＴ１１２が直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１１２はゲートに、インバータＩＶ１５の出力信号を受け、ＮチャネルＭＯＳトランジスタＮＴ１１２は、そのゲートがノードＮＤＡに結合される。ＰチャネルＭＯＳトランジスタＰＴ１１２が、ＶＤＤソース線ＶＤＭに結合され、ＮチャネルＭＯＳトランジスタＮＴ１１２が、ＶＳＳソース線ＶＳＭに結合される。
[Example of change]
FIG. 58 is a diagram showing a configuration of a modified example of the third configuration of the write assist circuit. In write assist circuits APCKa and APCKb shown in FIG. 58, P channel MOS transistor PT112 and N channel MOS transistor NT112 are connected in series between VDD source line VDM and VSS source line VSM. P channel MOS transistor PT112 receives the output signal of inverter IV15 at its gate, and N channel MOS transistor NT112 has its gate coupled to node NDA. P channel MOS transistor PT112 is coupled to VDD source line VDM, and N channel MOS transistor NT112 is coupled to VSS source line VSM.
この図５８に示す書込補助回路の他の構成およびメモリセルの配置およびセル電源線の配置は、図５６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 The other configuration of the write assist circuit shown in FIG. 58, the arrangement of the memory cells, and the arrangement of the cell power supply lines are the same as those shown in FIG. 56. Description is omitted.
この図５８に示す構成においては、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを電気的に結合するＭＯＳトランジスタの位置が、図５６に示す書込補助回路におけるトランジスタ素子の配置と交換される。したがって、この図５８に示す構成を用いても、図５６に示す書込補助回路の構成と同様の効果を得ることができ、ＶＤＤソース線およびＶＳＳソース線の電位変化量を抑制でき、メモリセルのデータ保持特性の劣化を抑制することができ、保持データを安定に保持することができる。 In the configuration shown in FIG. 58, the position of the MOS transistor that electrically couples VDD source line VDM and VSS source line VSM is exchanged with the arrangement of the transistor elements in the write assist circuit shown in FIG. Therefore, even when the configuration shown in FIG. 58 is used, the same effect as that of the configuration of the write assist circuit shown in FIG. 56 can be obtained, and the potential change amount of the VDD source line and the VSS source line can be suppressed. Deterioration of the data retention characteristics can be suppressed, and the retained data can be retained stably.
なお、上述の実施の形態１７の構成においては、ビット線の両端に書込補助回路が配置されている。しかしながら、この書込補助回路は、ビット線の中央部において設けられても良く、また、ビット線がローカル／グローバルビット線の階層構造の場合には、各ローカルビット線ごとに、この書込補助回路が設けられても良い。 In the configuration of the seventeenth embodiment described above, write assist circuits are arranged at both ends of the bit line. However, this write assist circuit may be provided in the central portion of the bit line. When the bit line has a hierarchical structure of local / global bit lines, this write assist circuit is provided for each local bit line. A circuit may be provided.
また、上述の説明においては、セル電源対ＡＰＶＬ０−ＡＰＶＬｎ（ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭ）、それぞれ、メモリセル列に対応して個々に配設されている。しかしながら、このセルのＶＤＤソース線およびＶＳＳソース線は、メモリアレイブロックに共通に設けられ、このハイ側電源電圧およびロー側電源電圧が、アレイブロック単位で調整されてもよい。 In the above description, the cell power supply pairs APVL0 to APVLn (VDD source line VDM and VSS source line VSM) are individually arranged corresponding to the memory cell columns. However, the VDD source line and the VSS source line of the cell may be provided in common in the memory array block, and the high-side power supply voltage and the low-side power supply voltage may be adjusted for each array block.
以上のように、この発明の実施の形態１７に従えば、メモリセルアレイ内を配設されるハイ側電源線（ＶＤＤソース線）およびロー側電源線（ＶＳＳソース線）を電気的にデータ書込時結合しており、メモリセルの電源ノード間の電圧をデータ書込時、より確実に小さくすることができ、書込時の動作マージンを大きくすることができる。また、セル電源線は電源ノードから分離されており、ＶＤＤソース線とＶＳＳソース線との間で電荷が移動するだけであり、ハイ側およびロー側電源ノードの間で貫通電流が流れるのを防止することができ、消費電流を低減することができる。 As described above, according to the seventeenth embodiment of the present invention, the high-side power supply line (VDD source line) and the low-side power supply line (VSS source line) arranged in the memory cell array are electrically written. When the data is written, the voltage between the power supply nodes of the memory cells can be reduced more reliably and the operation margin at the time of writing can be increased. The cell power line is isolated from the power supply node, and only charges move between the VDD source line and the VSS source line, preventing a through current from flowing between the high side and low side power supply nodes. Current consumption can be reduced.
［実施の形態１８］
図５９は、この発明の実施の形態１８に従う半導体記憶装置の要部の構成を概略的に示す図である。この図５９に示す半導体記憶装置は、以下の点が、図５０に示す半導体記憶装置とその構成が異なる。
[Embodiment 18]
FIG. 59 schematically shows a structure of a main portion of the semiconductor memory device according to the eighteenth embodiment of the present invention. The semiconductor memory device shown in FIG. 59 differs from the semiconductor memory device shown in FIG. 50 in the following points.
すなわち、セル電源制御回路１５０は、ビット線対に対応して配置されるセル電源線対ＡＰＶＬ０−ＡＰＶＬｎそれぞれに対応して設けられる書込補助回路ＢＰＣＫ０−ＢＰＣＫｎを含む。これらの書込補助回路ＢＰＣＫ０−ＢＰＣＫｎは、各々、列選択回路４からの列選択信号ＣＳＬ０−ＣＳＬｎと主制御回路７からの書込指示信号ＷＥＮとに従って、選択列に対応して配置されるセル電源線対の電圧レベルを変更する。
That is, cell power
列選択回路４からの列選択信号ＣＳＬ０−ＣＳＬｎは、図８に示すように、列デコーダ（４ａ）からの列選択信号（ＣＳＬ）に相当し、列アドレス信号ＣＡに従って生成される。書込指示信号ＷＥＮは、主制御回路７から、外部からのライトイネーブル信号ＷＥおよびチップイネーブル信号ＣＥに従って生成され、書込動作時、活性化される。
As shown in FIG. 8, column selection signals CSL0 to CSLn from the
セル電源線対ＡＰＶＬ０−ＡＰＶＬｎの、セル電源制御回路１５０と対向する端部に、電位保持回路１６０が設けられる。この電位保持回路１６０は、セル電源線対ＡＰＶＬ０−ＡＰＶＬｎそれぞれに対応して設けられるキーパー回路ＫＰ０−ＫＰｎを含む。キーパー回路ＫＰ０−ＫＰｎは、各々、対応のセル電源線対ＡＰＶＬ０−ＡＰＶＬｎのハイ側電源電圧ＶＤＤの下限値およびロー側電源電圧ＶＳＳの上限値を所定電圧レベルにクランプする。これにより、データ書込時、このセル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電位が過剰に変化するのを抑制する。
A
この図５９に示す半導体記憶装置の他の構成は、図５０に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 The other configuration of the semiconductor memory device shown in FIG. 59 is the same as that of the semiconductor memory device shown in FIG. 50, and corresponding portions bear the same reference numbers and will not be described in detail.
この図５９に示す構成においては、書込補助回路ＢＰＣＫ０−ＢＰＣＫｎが、書込指示信号ＷＥＮと列選択信号ＣＳＬ０−ＣＳＬｎに従って対応のセル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電圧レベルを調整する。したがって、ビット線電位が変化する前に、セル電源線対ＡＰＶＬ０−ＡＰＶＬｎの電圧レベルを調整することができ、早いタイミングで、書込動作を完了することができる。 In the configuration shown in FIG. 59, write assist circuits BPCK0-BPCKn adjust the voltage levels of corresponding cell power line pairs APVL0-APVLn in accordance with write instruction signal WEN and column selection signals CSL0-CSLn. Therefore, before the bit line potential changes, the voltage level of the cell power line pair APVL0-APVLn can be adjusted, and the write operation can be completed at an early timing.
また、このセル電源制御回路１５０を列選択回路の近傍に配置することにより、列選択信号線の配線長が増大するのを抑制して、各書込補助回路に対して列選択信号を伝達することができる。また、書込補助回路ＢＰＣＫ０−ＢＰＣＫｎＨが、各々、対応のビット線対の電位に従ってセル電源線（ＶＤＤソース線ＶＤＭおよびＶＳＭソース線ＶＳＭ）の電位を調整するだけであり、基板領域（ウェル領域）の電位制御に較べて、負荷は小さく、トランジスタサイズは小さくても良く、回路レイアウト面積の増大を抑制することができる。
Further, by disposing cell
図６０は、図５９に示すキーパー回路ＫＰ０−ＫＰｎおよび書込補助回路ＢＰＣＫ０−ＢＰＣＫｎの具体的構成の一例を示す図である。図６０においては、１列のメモリセルに関連する部分の構成を代表的に示す。メモリセルＭＣそれぞれ２対応してワード線ＷＬ０−ＷＬ３が配置される。１列に整列して配置されるメモリセルの数は、さらに多くても良い。この図６０に示す構成が、各メモリセル列に対応して設けられる。 FIG. 60 shows an example of a specific configuration of keeper circuits KP0-KPn and write assist circuits BPCK0-BPCKn shown in FIG. FIG. 60 representatively shows a configuration of a portion related to one column of memory cells. Word lines WL0-WL3 are arranged corresponding to two memory cells MC, respectively. The number of memory cells arranged in a line may be larger. The configuration shown in FIG. 60 is provided corresponding to each memory cell column.
ビット線対ＢＬ，／ＢＬの一端には、ビット線電位を電源電圧またはそれより低い所定電圧レベルにプリチャージするとともにビット線にカラム電流を供給するビット線負荷回路９と、列選択信号ＣＳＬに従って導通し、対応のビット線ＢＬおよび／ＢＬを内部データ線対ＩＯに結合する列選択ゲートＣＳＧが設けられる。
At one end of the bit line pair BL, / BL, a bit
書込補助回路ＢＰＣＫは、列選択信号ＣＳＬと書込指示信号ＷＥＮを受けるＮＡＮＤゲートＮＧ１０と、ＮＡＮＤゲートＮＧ１０の出力信号を反転するインバータＩＶ２０と、インバータＩＶ２０の出力信号に従ってＶＤＤソース線ＶＤＭをハイ側電源ノード（ＶＤＤノード）に結合するＰチャネルＭＯＳトランジスタＰＰＱ１と、ＮＡＮＤゲートＮＧ１０の出力信号に従ってＶＳＳソース線ＶＳＭをロー側電源ノード（ＶＳＳノード）に結合するＮチャネルＭＯＳトランジスタＮＮＱ１と、ＮＡＮＤゲートＮＧ１０の出力信号に従ってソース線ＶＤＭおよびＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＰＱ２を含む。 The write assist circuit BPCK receives the column selection signal CSL and the write instruction signal WEN, the inverter IV20 that inverts the output signal of the NAND gate NG10, and the VDD source line VDM on the high side according to the output signal of the inverter IV20 P-channel MOS transistor PPQ1 coupled to the power supply node (VDD node), N-channel MOS transistor NNQ1 coupling VSS source line VSM to the low-side power supply node (VSS node) according to the output signal of NAND gate NG10, and NAND gate NG10 P channel MOS transistor PPQ2 electrically coupling source lines VDM and VSM according to the output signal is included.
書込指示信号ＷＥＮは、活性化時（データ書込動作時）Ｈレベルに設定される。列選択信号ＣＳＬは、選択時Ｈレベルである。したがって、ＮＡＮＤゲートＮＧ１０は、対応の列が列選択信号ＣＳＬにより指定されたときに、Ｌレベルの信号を出力する。 Write instruction signal WEN is set to H level when activated (during a data write operation). Column selection signal CSL is at the H level when selected. Therefore, NAND gate NG10 outputs an L level signal when the corresponding column is designated by column selection signal CSL.
キーパー回路ＫＰは、ＶＤＤソース線ＶＤＭとハイ側電源ノード（ＶＤＤノード）の間に接続される、ダイオード接続されたＰチャネルＭＯＳトランジスタＰＰＱ３と、ＶＳＳソース線ＶＳＭとロー側電源ノード（ＶＳＳノード）の間に接続されるダイオード接続されるＮチャネルＭＯＳトランジスタＮＮＱ２を含む。 Keeper circuit KP includes diode-connected P-channel MOS transistor PPQ3 connected between VDD source line VDM and high-side power supply node (VDD node), VSS source line VSM and low-side power supply node (VSS node). It includes a diode-connected N channel MOS transistor NNQ2 connected in between.
ＭＯＳトランジスタＰＰＱ３は、ゲートがＶＤＤソース線ＶＤＭに結合されており、このＶＤＤソース線ＶＤＭの電圧の下限値を、電圧ＶＤＤ−Ｖｔｈｐの電圧レベルにクランプする。ＭＯＳトランジスタＮＮＱ２は、ゲートがロー側電源ノードに結合されており、ＶＳＳソース線ＶＳＭの電圧の上限値を、電圧Ｖｔｈｎ＋ＶＳＳのレベルにクランプする。ここで、ＶｔｈｐおよびＶｔｈｎは、ＭＯＳトランジスタＰＰＱ３およびＮＮＱ２のしきい値電圧の絶対値をそれぞれ示す。 MOS transistor PPQ3 has a gate coupled to VDD source line VDM, and clamps the lower limit value of the voltage of VDD source line VDM to the voltage level of voltage VDD-Vthp. MOS transistor NNQ2 has a gate coupled to the low-side power supply node, and clamps the upper limit value of the voltage of VSS source line VSM to the level of voltage Vthn + VSS. Here, Vthp and Vthn represent the absolute values of the threshold voltages of MOS transistors PPQ3 and NNQ2, respectively.
図６１は、図６０に示す構成のデータ書込時の動作を示す信号波形図である。以下、図６１を参照して、図６０に示す書込補助回路の動作について説明する。 FIG. 61 is a signal waveform diagram representing an operation in data writing of the configuration shown in FIG. The operation of the write assist circuit shown in FIG. 60 will be described below with reference to FIG.
スタンバイ状態時およびデータ読出時においては、書込指示信号ＷＥＮは、Ｌレベルであり、ＮＡＮＤゲートＮＧ１０の出力信号はＨレベルであり、インバータＩＶ２０の出力信号がＬレベルである。したがって、この状態においては、ＭＯＳトランジスタＰＰＱ１およびＮＮＱ１がともにオン状態となり、一方、ＭＯＳトランジスタＰＰＱ２はオフ状態である。したがって、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに維持される。この状態においては、キーパ回路ＫＰのクランプ用のＭＯＳトランジスタＰＰＱ３およびＮＮＱ３は、逆バイアス状態であり、ともにオフ状態である。 In the standby state and data read, write instruction signal WEN is at L level, the output signal of NAND gate NG10 is at H level, and the output signal of inverter IV20 is at L level. Therefore, in this state, MOS transistors PPQ1 and NNQ1 are both turned on, while MOS transistor PPQ2 is turned off. Therefore, VDD source line VDM and VSS source line VSM are maintained at the high-side power supply voltage VDD and low-side power supply voltage VSS levels, respectively. In this state, clamping MOS transistors PPQ3 and NNQ3 of keeper circuit KP are in the reverse bias state, and are both in the off state.
データ書込時、書込指示信号ＷＥＮが、ライトイネーブル信号ＷＥに従って活性化される。このとき、列選択信号ＣＳＬが選択状態にあり、Ｈレベルのときには、ＮＡＮＤゲートＮＧ１０の出力信号はＬレベルとなり、応じて、インバータＩＶ２０の出力信号がＨレベルとなる。この状態においては、ＭＯＳトランジスタＰＰＱ１およびＮＮＱ１がオフ状態となり、一方、ＭＯＳトランジスタＰＰＱ２がオン状態となる。これにより、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭが、対応の電源ノードから分離されるとともに、ＭＯＳトランジスタＰＰＱ２を介して電気的に結合され、その電圧レベルが変化する。ＭＯＳトランジスタＰＰＱ２のオン抵抗が小さく、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルが大きく変化する場合には、キーパー回路ＫＰのＭＯＳトランジスタＰＰＱ３およびＮＮＱ２により、それぞれの電圧レベルがクランプされ、このＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭが、それぞれ電圧ＶＤＤ−ＶｔｈｐおよびＶＳＳ＋Ｖｔｈｎを超えて変化するのが防止される。これにより、メモリセルの電源電圧ＶＨおよびＶＬが大きく変化してデータ保持特性が劣化するのを防止することができる。 At the time of data writing, write instruction signal WEN is activated in accordance with write enable signal WE. At this time, when column selection signal CSL is in the selected state and is at the H level, the output signal of NAND gate NG10 is at the L level, and accordingly, the output signal of inverter IV20 is at the H level. In this state, MOS transistors PPQ1 and NNQ1 are turned off, while MOS transistor PPQ2 is turned on. As a result, VDD source line VDM and VSS source line VSM are separated from the corresponding power supply node and are electrically coupled via MOS transistor PPQ2, and the voltage level thereof changes. When the on-resistance of MOS transistor PPQ2 is small and the voltage level of VDD source line VDM and VSS source line VSM changes greatly, the respective voltage levels are clamped by MOS transistors PPQ3 and NNQ2 of keeper circuit KP. Source line VDM and VSS source line VSM are prevented from changing beyond voltages VDD-Vthp and VSS + Vthn, respectively. As a result, it is possible to prevent the data retention characteristics from deteriorating due to large changes in the power supply voltages VH and VL of the memory cell.
したがって、この場合、ビット線ＢＬおよび／ＢＬに、書込データに応じて電位変化が生じる前に、書込指示信号ＷＥＮに従ってＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルを変更することができ、選択列のメモリセルのノイズマージンを小さくした状態で書込データに従って書込を行なうことができ、高速の書込を実現することができる。 In this case, therefore, the voltage levels of VDD source line VDM and VSS source line VSM can be changed in accordance with write instruction signal WEN before potential change occurs in bit lines BL and / BL in accordance with the write data. Thus, writing can be performed according to the write data in a state where the noise margin of the memory cells in the selected column is reduced, and high-speed writing can be realized.
一方、このデータ書込時、非選択列のメモリセルに対しては、列選択信号ＣＳＬが非選択状態でありＬレベルである。したがって、ＮＡＮＤゲートＮＧ１０の出力信号がＨレベルとなり、読出時またはスタンバイ時と同じ状態に、これらのＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルは、それぞれ、ハイ側電源電圧ＶＤＤおよびロー側電源電圧ＶＳＳレベルに維持される。データ書込を行なうメモリセル列に対してのみ、メモリセル電源電圧のレベルを調整しており、非選択列のメモリセルの誤書込は確実に防止される。 On the other hand, at the time of data writing, the column selection signal CSL is in the non-selected state and is at L level for the memory cells in the non-selected column. Therefore, the output signal of NAND gate NG10 attains the H level, and the voltage levels of VDD source line VDM and VSS source line VSM are the same as those at the time of reading or standby, respectively. The voltage VSS level is maintained. The level of the memory cell power supply voltage is adjusted only for the memory cell column in which data writing is performed, and erroneous writing of the memory cells in the non-selected column is reliably prevented.
また、選択列の非選択行のメモリセルに対しても、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電圧レベルの電位変化量は小さくされており、データ保持特性の劣化は抑制されており、確実にデータを保持することができる。また、非選択列のセル電源線ＶＤＭおよびＶＳＭの電位は変化せず、選択列においてのみセル電源線の電位変化が生じ、セル電源線の電圧復帰時においては選択列が非選択列となったときに実行することが溶融され、全列のセル電源線の電圧復帰を行なう必要がなく、消費電流が低減される。 In addition, the potential change amount of the voltage level of the VDD source line VDM and the VSS source line VSM is reduced even for the memory cells in the non-selected row of the selected column, and the deterioration of the data retention characteristics is suppressed, so that Can hold data. Further, the potentials of the cell power supply lines VDM and VSM in the non-selected column do not change, the potential change of the cell power supply line occurs only in the selected column, and the selected column becomes the non-selected column when the voltage of the cell power line is restored Sometimes execution is melted, and it is not necessary to restore the voltage of the cell power lines in all the columns, thereby reducing current consumption.
なお、図６０に示す書込補助回路ＢＰＣＫの構成において、ソース線ＶＤＭおよびＶＳＭを電気的に結合するＰチャネルＭＯＳトランジスタＰＰＱ２に代えて、ＮチャネルＭＯＳトランジスタが用いられてもよい。この場合、インバータＩＶ２０の出力信号を、この電位変化促進用のＮチャネルＭＯＳトランジスタのゲートへ与える。 In the configuration of write assist circuit BPCK shown in FIG. 60, an N-channel MOS transistor may be used instead of P-channel MOS transistor PPQ2 that electrically couples source lines VDM and VSM. In this case, the output signal of inverter IV20 is applied to the gate of this N channel MOS transistor for promoting potential change.
［変更例］
図６２は、この発明の実施の形態１８に従う書込補助回路の変更例の構成を示す図である。この図６２に示す書込補助回路ＢＰＣＫにおいては、ＶＤＤソース線ＶＤＭとＶＳＳソース線ＶＳＭの間に直列に、ＮチャネルＭＯＳトランジスタＮＮＱ３およびＰチャネルＭＯＳトランジスタＰＰＱ４が設けられる。ＭＯＳトランジスタＮＮＱ３のゲートはノードＮＤＢに結合され、ＭＯＳトランジスタＰＰＱ４のゲートは、ＮＡＮＤゲートＮＧ１０の出力に結合される。
[Example of change]
FIG. 62 shows a structure of a modification of the write assist circuit according to the eighteenth embodiment of the present invention. In write assist circuit BPCK shown in FIG. 62, an N channel MOS transistor NNQ3 and a P channel MOS transistor PPQ4 are provided in series between VDD source line VDM and VSS source line VSM. MOS transistor NNQ3 has its gate coupled to node NDB, and MOS transistor PPQ4 has its gate coupled to the output of NAND gate NG10.
この図６２に示す書込補助回路の他の構成、メモリセルの配置およびキーパー回路ＫＰの構成は、図６０に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 The other configuration of the write assist circuit shown in FIG. 62, the arrangement of the memory cells, and the configuration of the keeper circuit KP are the same as those shown in FIG. 60. Description is omitted.
ＭＯＳトランジスタＮＮＱ３およびＰＰＱ４の直列体により、１つのスイッチングトランジスタ（トランスファーゲート）が設けられる場合に比べて、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭを大きなオン抵抗を介して電気的に結合することができる。したがって、データ書込時の選択列に対応して配置されるＶＤＤソース線ＶＤＭおよびＶＳＳソース線の電位変化量をより小さくすることができ、確実に、書込動作マージンを大きくし、また非選択メモリセルの保持データ破壊を抑制することができる。 Compared to the case where one switching transistor (transfer gate) is provided, the VDD source line VDM and the VSS source line VSM can be electrically coupled via a large on-resistance by the series body of the MOS transistors NNQ3 and PPQ4. . Therefore, the potential change amount of VDD source line VDM and VSS source line arranged corresponding to the selected column at the time of data writing can be further reduced, the write operation margin is surely increased, and non-selection is performed. Destruction of data held in the memory cell can be suppressed.
なお、この図６２に示す構成においては、ＮチャネルＭＯＳトランジスタＮＮＱ３およびＰＰＱ４の位置が交換されてもよい。また、ＭＯＳトランジスタＮＮＱ３およびＰＰＱ４のオン抵抗が十分な値に設定され、ＶＤＤソース線ＶＤＭおよびＶＳＳソース線ＶＳＭの電位変化量が小さい場合には、キーパー回路ＫＰは特に設ける必要はない。 In the configuration shown in FIG. 62, the positions of N channel MOS transistors NNQ3 and PPQ4 may be exchanged. Further, when the on resistances of MOS transistors NNQ3 and PPQ4 are set to a sufficient value and the potential change amount of VDD source line VDM and VSS source line VSM is small, keeper circuit KP is not particularly required.
以上のように、この発明の実施の形態１８に従えば、書込時、選択列に対して設けられるセル電源線の電圧レベルは調整しており、書込動作マージンを大きくして、高速でデータの書込を行なうことができる。 As described above, according to the eighteenth embodiment of the present invention, at the time of writing, the voltage level of the cell power supply line provided for the selected column is adjusted, and the writing operation margin is increased to increase the speed. Data can be written.
また、電位変化時、単にフローティング状態とされたＶＤＤソース線およびＶＳＳソース線を電気的に結合するだけであり、書込サイクルが長くなる場合においても、セル電源線間において、電荷の移動が生じても、電源ノードと接地ノードの間の直流電流（貫通電流）が流れるのを防止することができる。この書込サイクルが長くなる場合においてＤＣ電流を抑制する効果は、また、実施の形態１７においても実現される。 Further, when the potential changes, the VDD source line and the VSS source line which are only in a floating state are simply electrically coupled, and even when the write cycle becomes long, charge transfer occurs between the cell power supply lines. However, it is possible to prevent a direct current (through current) from flowing between the power supply node and the ground node. The effect of suppressing the DC current when the write cycle becomes longer is also realized in the seventeenth embodiment.
また、実施の形態１８においても、ビット線がローカル／グローバルビット線の階層ビット線構成とされていても良い。各書込補助回路をローカルビット線に対応して配置する。 Also in the eighteenth embodiment, the bit lines may have a hierarchical bit line configuration of local / global bit lines. Each write assist circuit is arranged corresponding to the local bit line.
また、書込補助回路ＢＰＣＫは、実施の形態１７の場合と同様、ＮＡＮＤゲートＮＧ１０、インバータ２０、ＭＯＳトランジスタＰＰＱ１およびＮＮＱ１を、２つのメモリセルと同様のトランジスタのレイアウトを有するトランジスタ形成領域を利用して、配置配線することが可能である。
As in the case of the seventeenth embodiment, write assist circuit BPCK uses NAND gate NG10,
この発明はスタティック半導体記憶装置に適用することにより、低電源電圧下においても、書込特性を改善することができ、書込および読出の下限特性を与える電源電圧値を、利用することが可能となり、低減電源電圧動作が可能となる。したがって、特にシステム・オン・チップ（ＳＯＣ）などの高集積化された半導体装置において混載メモリとして利用することにより、低消費電力で安定に高速で動作する半導体記憶装置を実現することができる。 By applying the present invention to a static semiconductor memory device, the write characteristics can be improved even under a low power supply voltage, and the power supply voltage value that gives the lower limit characteristics of writing and reading can be used. Reduced power supply voltage operation becomes possible. Therefore, a semiconductor memory device that operates stably and at high speed with low power consumption can be realized by using it as an embedded memory in a highly integrated semiconductor device such as a system-on-chip (SOC).
１ メモリセルアレイ、２ セル電源制御ユニット、ＰＣＫ，ＰＣＫａ−ＰＣＫｄ，ＰＣＫ０−ＰＣＫｎ 書込補助回路、ＭＣ メモリセル、ＶＤＭ ＶＤＤソース線、ＶＳＭ
ＶＳＳソース線、ＶＤＭ０Ａ−ＶＤＭ３Ａ，ＶＤＭＯＢ−ＶＤＭ３Ｂ 分割ＶＤＤソース線、ＶＣＴ 電源制御部、１０ ワンショットパルス生成回路、ＰＴ，ＰＴ ＰＴ６ ＰチャネルＭＯＳトランジスタ、ＴＸ トランスミッションゲート、ＰＷ，ＰＷ１，ＰＷ
２ Ｐウェル、ＮＷ，ＮＷ１，ＮＷ２ Ｎウェル、ＬＥＢＬ０，／ＬＢＬ０−ＬＢＬｍ，／ＬＢＬｎ ローカルビット線、ＧＢＬ，／ＧＢＬ グローバルビット線、ＡＰＣＫ０−ＡＰＣＫｎ 書込補助回路、ＡＰＶＬ−ＡＰＶＬｎ セル電源線対、ＡＶＣＴ セル電源制御ユニット、ＮＴ１００，ＮＴ１０２，ＮＴ１１２，ＮＮＱ１，ＮＮＱ２，ＮＮＱ３ ＮチャネルＭＯＳトランジスタ、ＰＴ１１０，ＰＴ１１２，ＰＰＱ１−ＰＰＱ４ ＰチャネルＭＯＳトランジスタ、ＢＰＣＫ０−ＢＰＣＫｎ 書込保持回路、１５０ セル電源制御回路、１６０ 電位保持回路。
1 memory cell array, 2 cell power supply control unit, PCK, PCKa-PCKd, PCK0-PCKn write auxiliary circuit, MC memory cell, VDM VDD source line, VSM
VSS source line, VDM0A-VDM3A, VDMOB-VDM3B split VDD source line, VCT power supply control unit, 10 one-shot pulse generation circuit, PT, PT PT6 P-channel MOS transistor, TX transmission gate, PW, PW1, PW
2 P-well, NW, NW1, NW2 N-well, LEBL0, / LBL0-LBLm, / LBLn Local bit line, GBL, / GBL Global bit line, APCK0-APCKn Write assist circuit, APVL-APVLn Cell power line pair, AVCT Cell power supply control unit, NT100, NT102, NT112, NNQ1, NNQ2, NNQ3 N-channel MOS transistors, PT110, PT112, PPQ1-PPQ4 P-channel MOS transistors, BPCK0-BPCKn write holding circuit, 150 cell power supply control circuit, 160 potential holding circuit.
Claims (3)
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
電源電圧を供給する電源供給ノード、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルに前記電源電圧を伝達する複数のセル電源線、
内部データ線、
各前記メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を前記内部データ線に電気的に接続する複数の列選択ゲート、および
各前記メモリセルに対応する列選択ゲート付近に配置され、データ書き込み時に活性化される書込指示信号を受け、各々が前記列選択信号に従って対応の列のセル電源線を前記電源供給ノードに電気的に結合または前記電源供給ノードから電気的に分離する複数の書込補助回路を備え、
各前記書込補助回路は、前記列選択信号が対応の列を選択しない時は該対応の列のセル電源線を前記電源供給ノードに電気的に結合し、前記書込指示信号が活性化しかつ前記列選択信号が該対応の列を選択する時は、該対応の列のセル電源線を前記電源供給ノードから電気的に分離する、半導体記憶装置。 A plurality of memory cells arranged in a matrix,
A plurality of bit lines arranged corresponding to each memory cell column and connected to the memory cells in the corresponding column,
A power supply node for supplying a power supply voltage;
A plurality of cell power supply lines arranged corresponding to each of the memory cell columns, each transmitting the power supply voltage to the memory cells in the corresponding column;
Internal data lines,
A plurality of column selection gates arranged corresponding to each of the memory cell columns, each connected to a bit line of the corresponding column, and electrically connecting the bit line of the corresponding column to the internal data line according to a column selection signal And a write instruction signal which is arranged in the vicinity of a column selection gate corresponding to each of the memory cells and is activated at the time of data writing, and each cell power line of the corresponding column is connected to the power supply node in accordance with the column selection signal A plurality of write assist circuits electrically coupled to or electrically separated from the power supply node;
Each of the write assist circuits electrically couples the cell power line of the corresponding column to the power supply node when the column selection signal does not select the corresponding column, and the write instruction signal is activated and When the column selection signal selects the corresponding column, the semiconductor memory device electrically isolates the cell power line of the corresponding column from the power supply node.
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
電源電圧を供給する電源供給ノード、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルに前記電源電圧を供給する複数のセル電源線、
内部データ線、
各前記メモリセル列に対応して配置され、各々が対応の列のビット線に接続され、列選択信号に従って対応の列のビット線を前記内部データ線に電気的に接続する複数の列選択ゲート、
各前記メモリセル列に対応する列選択ゲート付近に配置され、データ書込時に活性化される書込指示信号を受け、各々が列選択信号に従って対応の列のセル電源線を前記電源供給ノードに電気的に結合または前記電源供給ノードから電気的に分離する複数の書込補助回路を備える、半導体記憶装置。 A plurality of memory cells arranged in a matrix,
A plurality of bit lines arranged corresponding to each memory cell column and connected to the memory cells in the corresponding column,
A power supply node for supplying a power supply voltage;
A plurality of cell power supply lines arranged corresponding to each of the memory cell columns, each supplying the power supply voltage to a memory cell in the corresponding column;
Internal data lines,
A plurality of column selection gates arranged corresponding to each of the memory cell columns, each connected to a bit line of the corresponding column, and electrically connecting the bit line of the corresponding column to the internal data line according to a column selection signal ,
Each of the memory cell columns is arranged in the vicinity of a column selection gate and receives a write instruction signal activated at the time of data writing, and each cell power line corresponding to the column selection signal is supplied to the power supply node according to the column selection signal. A semiconductor memory device comprising a plurality of write assist circuits electrically coupled or electrically separated from the power supply node.
前記書込指示信号が活性化しかつ前記列選択信号が対応の列を選択する時には、該対応の列のセル電源線は、該対応の列の電位保持回路により所定電圧レベルに保持される、請求項１または２記載に半導体記憶装置。 A potential holding circuit arranged corresponding to each of the memory cell columns, each arranged at an end of the memory cell column facing the write assist circuit;
The cell power supply line of the corresponding column is held at a predetermined voltage level by the potential holding circuit of the corresponding column when the write instruction signal is activated and the column selection signal selects the corresponding column. Item 3. The semiconductor memory device according to Item 1 or 2.
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