JP2012074660A - 半導体パッケージ基板およびその製造方法 - Google Patents

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Abstract

【課題】半導体パッケージ基板に対する半導体チップの実装時のアンダーフィルの流動性が向上し、アンダーフィルボイドが解消され、半導体チップと半導体パッケージ基板が良好に接続される半導体パッケージ基板およびその製造方法を提供すること。
【解決手段】未硬化ソルダーレジスト7eの表面に対向して配置したガラスマスク7aの遮光部7cを、未硬化ソルダーレジスト7eのソルダーレジスト開口部7dに対応する箇所に配置し、遮光部7cよりも遮光度が低いグレートーンもしくはハーフトーン部7bを、未硬化ソルダーレジスト7eのソルダーレジスト開口部7dに対応する箇所の周縁であって、かつ、未硬化ソルダーレジスト7eの半田接続端子7fを被覆した部分に対応する箇所に配置し、ガラスマスク7aを介して未硬化ソルダーレジスト7eの露光、現像を実施することにより、半導体パッケージ基板Aを形成している。
【選択図】図6

Description

本発明は、電子機器、電気機器、コンピューター、通信機器等に用いられる半導体パッケージ基板、特に、FC−BGA基板(FC-BGA: Flip Cgip-Ball Grid Array)、CSP基板(CSP: Chi Size Package)に用いる半導体パッケージ基板およびその製造方法に関する。
半導体パッケージ基板の製造の際には、導体回路上を被覆する絶縁樹脂をロールコーター等により塗布し、露光、現像をすることで、絶縁樹脂膜を形成する。更に、露光、現像により設けた絶縁樹脂膜の開口部に半田を印刷等により形成することで半導体パッケージ基板となる。近年、高性能化、軽薄短小化の要求が進み、導体回路の細線化、半田接続端子(ランド、パッド等)の微細化に伴い、層間を電気的に接続するビアの小径化が進み、それらが多数存在する複雑な基板が形成されている。更に、ワイヤボンディング端子のないFC−BGAやCSPが開発され、高密度化に対応する為、急速に細線化、微細化が進んできている。
半導体パッケージ基板における実装工程は、半導体パッケージ基板上の絶縁樹脂層の開口部と半導体チップ側の電極パッドを半田により接続し、半導体パッケージ基板と半導体チップの間隙をアンダーフィルにより充填する。アンダーフィルは毛細管現象により半導体パッケージ基板と半導体チップの間隙を流動するので、高密度化が進んだ半導体パッケージ基板では、回路、端子の細線化、微細化に伴いアンダーフィルが流動する間隙が狭くなる。このため、半導体チップ実装エリアの絶縁樹脂表面を平坦にしなくてはならない。
例えば、特許文献1では、半導体パッケージ基板上に形成された導体回路を被覆する絶縁樹脂層の形成方法において、第一の絶縁樹脂層と第二の絶縁樹脂層からなり前記第一の樹脂層の表面を平坦にし、第二の絶縁樹脂層を形成する対策が提案されている。
また、特許文献2では、半導体パッケージ基板上に形成された絶縁樹脂を未硬化のまま過熱プレスして、その表面を平坦化し、露光・現像により開口部を形成することで、平坦な絶縁樹脂表面を得る対策が提案されている。
特開2004−128405号公報 特開2001−237543号公報
上述した特許文献1に記載の発明では、第一の絶縁樹脂層を塗布、乾燥し、プレスにより平坦化した後に第二の絶縁樹脂層することで、平坦な樹脂表面を形成する。そして、第一、第二の絶縁樹脂層の形成後に露光、現像と硬化処理を実施する。
また、特許文献2に記載の発明では、半導体パッケージ基板上に絶縁樹脂を形成した後に、金属板もしくは金属ロールを用いて、絶縁樹脂を押圧して平坦にする。
特許文献1の第一の絶縁樹脂層や特許文献2の絶縁樹脂層に対して、絶縁樹脂が未硬化のまま平坦化処置を施すと、導体回路部を被覆した絶縁樹脂部と導体回路部以外を被覆した絶縁樹脂部の絶縁樹脂層とが異なる厚みとなる。そのため、完全硬化後の絶縁樹脂層の硬化収縮量に差が生じ、導体回路部を被覆した絶縁樹脂部の高さが、導体回路部以外を被覆した絶縁樹脂部の高さより高くなる。これにより、硬化樹脂層の表面に凸部が複数形成される。凸部間のピッチは、半導体パッケージ基板に形成された導体回路の多層化やファインピッチ化に伴い、狭いものとなる。このように狭いピッチの凸部が硬化樹脂層の表面に多数形成されると、半導体チップを半導体パッケージ基板に実装し、アンダーフィルを充填する際に、アンダーフィルの毛細管現象による流動を絶縁樹脂表面の凸部が阻害する問題がある。
本発明は、かかる従来技術の問題点に鑑み発明されたものであり、その目的は、半導体パッケージ基板に対する半導体チップの実装時のアンダーフィルの流動性が向上し、アンダーフィルボイドが解消され、半導体チップと半導体パッケージ基板が良好に接続される半導体パッケージ基板およびその製造方法を提供することを目的とする。
前記課題を解決する為の手段として、請求項1に記載の発明は、基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板において、前記絶縁樹脂層の前記半田接続端子を被覆した部分の表面高さが前記半田接続端子以外を被覆した部分の高さより0〜5μm低い位置にあることを特徴とする。
上記発明は、少なくとも半導体実装エリアに位置する前記半田接続端子を被覆した絶縁樹脂表面高さが前記半田接続端子以外を被覆した絶縁樹脂表面高さより0〜5μm低い位置であることを特徴とする半導体パッケージ基板である。絶縁樹脂とは半導体パッケージ基板上もしくは基板内に形成された導体回路を被覆する樹脂のことである。また、半導体実装エリアとは半導体パッケージ基板上に半導体チップを実装した際の半導体チップで覆われる領域のことである。
なお、前記各開口部は、前記半田接続端子側から前記絶縁樹脂層の表面側に向かうにつれて開口径が徐々に大きく広がる形状に形成されていてもよい。
また、請求項3に記載の発明は、基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板の製造方法であって、前記絶縁樹脂層の表面に対向して配置したマスク部材の遮光部を、前記絶縁樹脂層の前記開口部に対応する箇所に配置し、前記遮光部よりも遮光度が低い半遮光部を、前記絶縁樹脂層の前記開口部に対応する箇所の周縁であって、かつ、前記絶縁樹脂層の前記半田接続端子を被覆した部分に対応する箇所に配置し、前記マスク部材を介して前記絶縁樹脂層の露光、現像を実施することにより形成したことを特徴とする半導体パッケージ基板の製造方法である。遮光部はクロム、エマルジョンを用いて形成することができる。ここで、クロム、エマルジョンとはガラスマスク上に形成するパターンの材質の種類のことであり、一般的にクロムのほうが、寸法精度が高い。また、グレートーンもしくはハーフトーン部によって半遮光部を構成することができる。ここで、グレートーンもしくはハーフトーンとは光を数〜数十%遮光するパターンを意味する。
また、請求項4に記載の発明は、基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板の製造方法であって、前記絶縁樹脂層の表面を加熱プレスするプレス板に、突出高さが1〜4μmの凸部を形成し、該凸部により、前記絶縁樹脂層の前記開口部に対応する箇所の周縁であって、かつ、前記絶縁樹脂層の前記半田接続端子を被覆した部分に対応する箇所を加熱プレスすると共に、前記プレス板の前記凸部以外の部分により、前記絶縁樹脂層の前記開口部に対応する箇所を加熱プレスすることにより形成したことを特徴とする半導体パッケージ基板の製造方法である。プレス板による加熱プレスの際には絶縁樹脂層の表面を保護フィルムにより予め被覆しておくことができる。保護フィルムとは、絶縁樹脂層の未硬化時に絶縁樹脂層表面にタック性がある場合の表面保護や露光による光硬化反応の酸素阻害防止のために設置されるもので、一般的にはポリエチレンテレフタレート(PET)にアクリル系の接着剤を設けた粘着PETが用いられる。また、1〜4μmの塗布部パターンを有するプレス板とは例えば、SUS板を所望のパターンにフォトリソおよびエッチングを用いてパターニングしたものである。
また、請求項5記載の発明は、請求項3又は4記載の発明において、前記絶縁樹脂層の表面を熱処理しながら平坦化処理し、硬化させた後に、前記開口部を形成したことを特徴とする半導体パッケージ基板の製造方法である。例えば、熱による硬化収縮が顕著に進む100℃〜150℃の間の温度域のみ加熱プレスを実施し、硬化させながら、平坦化を実施し、硬化収縮による凹凸の発生を抑えることが可能となる。
また、請求項6記載の発明は、基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板の製造方法であって、前記絶縁樹脂層の表面を熱処理しながら平坦化処理し、硬化させた後に、前記開口部を形成したことを特徴とする半導体パッケージ基板の製造方法である。請求項6記載の発明では、請求項5記載の発明と同様の効果を得ることができる。
本発明によると半導体パッケージ基板の表面を被覆する絶縁樹脂層と半導体接続端子上を被覆した絶縁樹脂層の一部が開口し、半導体接続端子が露出した開口部からなり、半導体接続端子上に存在する絶縁樹脂層が半田接続端子以外を被覆した絶縁樹脂表面高さより0〜5μmの位置である平坦部もしくは凹部の構造を有する絶縁樹脂表面を形成する。
その結果として、従来半導体接続端子上を被覆した絶縁樹脂層の硬化収縮の差による凸部分が平坦ないしは凹み構造となり、半導体チップ実装でのアンダーフィルの充填性が向上し、半導体パッケージ基板と半導体チップの実装歩留まりとか、その実装後の接続信頼性の向上とか微細化に伴う実装歩留まり、あるいは接続信頼性の低下を抑制できる絶縁樹脂層の表面形状の形成を実現できる。
また本発明によると、従来の設備での生産も可能となる。
本発明に係る絶縁樹脂層の表面形状の平坦部もしくは凹部は、加熱プレスの実施もしくは露光の実施により簡単に形成可能であり、絶縁樹脂層の表面を制御し、アンダーフィルの流動性を制御することで半導体パッケージ基板と半導体チップの接続信頼性を向上させるものである。
また本発明は、半導体パッケージ基板だけに限って適用できるものではなく、絶縁樹脂材料を用いる部材を形成する際の表面形状の制御にも適用できる。
一般的な半導体実装基板の半導体パッケージ基板と半導体チップの接続部を、従来の構造の要部拡大断面図と共に模式的な断面図で示す説明図である。 一般的な半導体パッケージ基板のコア層の一例を、模式的な断面図で示す説明図である。 一般的な半導体パッケージ基板のビルドアップ層の製造方法の一例を、模式的な断面図で示す説明図である。 一般的な半導体パッケージ基板の一例を、模式的な断面図で示す説明図である。 一般的な半導体パッケージ基板の絶縁樹脂層と半田による半導体接続端子の製造方法の一例を、模式的な断面図で示す説明図である。 本発明の一実施形態に係る半導体パッケージ基板の製造方法を、模式的な断面図で示す説明図である。 本発明の他の実施形態に係る半導体パッケージ基板の製造方法を、模式的な断面図で示す説明図である。 一般的な製造方法により製造した半導体実装基板の不適切な構造の一例を、模式的な断面図で示す説明図である。 本発明のさらに他の実施形態に係る半導体パッケージ基板の製造方法を、模式的な断面図で示す説明図である。 本発明の実施形態に係る製造方法により製造した半導体パッケージ基板を、要部拡大断面図と共に模式的な断面図で示す説明図である。 本発明の実施形態に係る製造方法により製造した半導体パッケージ基板を、要部拡大断面図と共に模式的な断面図で示す説明図である。
本発明の実施の形態について、以下に図面を参照しながら説明する。
まず、本発明の実施形態の前提となる、一般的な半導体パッケージ基板と半導体チップの実装後の半田接続構造を図1に示す。半導体パッケージ基板Aは内層回路2a(導体配線)と層間を電気的に接続するビアホール2bと半田接続端子2cと半田接続端子2cの一部以外を被覆した絶縁樹脂層2dおよび、絶縁樹脂層2dより露出した半田接続端子2c上に半田バンプ2eを設けた構造である。実装時は半導体パッケージ基板A側と半導体チップB側に半田が設けられているため、位置合わせによるマウント工程と、半田バンプ2eを溶融させて半導体パッケージ基板Aと半導体チップBを接続させるリフロー工程とにより、半導体パッケージ基板Aと半導体チップBとを接続する。また、上記工程を経て形成された、半導体パッケージ基板Aと半導体チップBとの間隙はアンダーフィル2fを充填することにより、半導体実装基板を得る。
一般的な製造工程により製造された従来の半導体パッケージ基板Aと半導体チップBとの接続部の拡大図を図1中に示す。従来の半導体パッケージ基板Aの構造では、半導体パッケージ基板A上に半田接続端子2cが存在する部分と存在しない部分とがあるために、後述する理由により、図1中の拡大図に示すように、半田接続端子2c′の上に設けられた絶縁樹脂層2d′の表面に凸の段差が形成される。そして、凸の段差が、アンダーフィル充填時の流動の妨げになる。よって、本発明では、予めこの段差を予想し、半田接続端子2c′上の絶縁樹脂層2d′の表面に凹構造を施し、意図的に完全硬化の硬化収縮により絶縁樹脂層2dの表面に平坦ないしは凹部を形成する。
本発明では、平坦もしくは凹部の形成方法として、プレスによる形成と露光・現像による形成を提案する。
形成する凹みの量としては、絶縁樹脂層2dの硬化収縮量を考慮し、半田接続端子2cの導体厚みに対して5〜30%の凹みを形成する。好ましくは絶縁樹脂層2dの硬化収縮率を予め測定し、完全硬化後に所望の平坦性、凹みを有するように形成する。
本発明の実施の形態の具体的な内容は、以下の、一般的な半導体パッケージ基板Aの製造工程を説明した後で、詳細に説明する。
次に、一般的な半導体パッケージ基板Aの製造工程について図を用いて説明する。半導体パッケージ基板Aのコア層の構造を図2に示す。コア層3aには、ガラスクロスにエポキシ樹脂等を含浸させた両面銅張り基板を用いており、ドリルによりスルーホール3bを形成し、パネルメッキとエッチングにより配線パターン3cを形成する。両面の導通はスルーホール形成後のパネルめっきにより確保する。
次いで、図3(a)にあるように、コア層4aの両面に真空プレス機等を用いて、層間絶縁樹脂4bをラミネートする。次いで、図3(b)に示すように、層間絶縁樹脂4bに埋め込まれた配線パターン4cをレーザーにより露出させビアホール4dを形成する。ここで、レーザーは炭酸ガスレーザー、UVレーザー等が用いられる。次いで、図3(c)に示すように、露出した配線パターン4cと層間絶縁樹脂4b上に形成する半田接続端子4c′(図3(e)参照)とを電気的に接続する為に、無電解銅メッキ4eを形成し、感光性ドライフィルムレジスト4fを、層間絶縁樹脂4bの表面のうち半田接続端子4c′(図3(e)参照)が形成されない領域に設ける。
次いで、図3(d)に示すように、各ビアホール4dと、隣り合う感光性ドライフィルムレジスト4f、4fの間の空間とに、それぞれパターンメッキ4gを施して、半田接続端子4c′を形成した後に、図3(e)に示すように、感光性ドライフィルムレジスト4fを苛性ソーダ4hにより剥離する。次いで、図3(f)に示すように、半田接続端子4c′を形成しない領域の無電解銅メッキ4eをエッチングにより除去し、ビルドアップ層の1層分が完成する。この工程を所望の層数分繰り返し行い、図4に示す3次元配線基板Cを形成する。
次いで、ソルダーレジスト層の形成を図5を用いて説明する。図4の3次元配線基板Cによって構成される半導体パッケージ基板Aの最外層にロールコーターもしくはスクリーン印刷によりソルダーレジストを塗工し、乾燥することで、図5(a)に示すように、未硬化ソルダーレジスト6aを形成する。また、ソルダーレジストが半硬化樹脂の場合は真空ラミネータ等により、ラミネートにて未硬化ソルダーレジスト6aを形成する。次いで、図5(b)に示すように、乾燥した未硬化ソルダーレジスト6a上に絶縁樹脂保護用フィルム6bを、ロールラミネーター等を用いて貼付する。
次いで、図5(c)に示すように、半導体チップB用の接続端子を露出する為に、所望の露出部分をガラスマスク等の遮光パターン6cにてマスキングし、露光によりマスキング部以外の未硬化ソルダーレジスト6aを光硬化させ、露光後に、図5(d)に示すように、絶縁樹脂保護用フィルム6bを剥離して現像を行い、ソルダーレジスト開口部6dを形成する。現像に使用する現像液6fは通常1wt%のNa CO を用いる。
なお、未硬化ソルダーレジスト6aを構成する絶縁樹脂としては熱硬化性樹脂か光硬化性樹脂もしくは両方の特性を有した樹脂を用いる。熱硬化性の樹脂としてはエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、ポリエステル樹脂等を用いることができ、光硬化性樹脂としてはアクリル樹脂が用いることができる。あるいは、両方の特性を保持させる為に例えば、熱硬化樹脂の熱硬化機能を有する官能基をアクリル酸や、メタクリル酸などと反応させてアクリレート化する。即ち、半導体パッケージ基板Aを被覆する絶縁樹脂としては、エポキシ樹脂もしくはポリイミド樹脂のアクリル化したものが好ましい。
乾燥後の未硬化ソルダーレジスト6aの表面にはタックがある為、通常、図5(b)に示す絶縁樹脂保護用フィルム6bを未硬化ソルダーレジスト6aの表面に設ける。絶縁樹脂保護用フィルム6bは光透過性に優れたものであれば良く、例えば、ポリエチレン、ポリプロピレン、ポリブテン等のポリオレフィン、エチレン−ビニルアルコール共重合体、ポリスチレン、ポリエチレンテレフタレート、ポリエステル、ポリブチレンテレフタレート、ポリイミド等の樹脂からなるもの等が挙げられる。特に、透明性の高いフィルムである汎用のポリエチレンテレフタレート、ポリエチレン、ポリエチレンテレフタレート等が好ましい。絶縁樹脂保護用フィルム6bの基材フィルムの厚みは2〜50μm、好ましくは4〜20μmが光透過性の観点から適している。
次いで、図5(d)の絶縁樹脂保護用フィルム6bが表面に形成された未硬化ソルダーレジスト6aを完全硬化させるために、熱と光の2次処理を実施する。次いで、図5(e)に示すように、ソルダーレジスト開口部6dに、印刷により半田インキを印刷し、リフローを実施することにより、図5(e)に示す半田バンプ6eを形成する。これにより、半導体パッケージ基板Aとなる。
半導体パッケージ基板A上に絶縁樹脂による未硬化ソルダーレジスト6aの層を形成する方法としては、絶縁樹脂が液状の場合、スクリーン印刷法、スプレイコート法、ロールコート法等により塗布する。半導体パッケージ基板Aにおいては基板の両面に同時塗布可能なロールコート法が好ましい。また、シート状のフィルムをラミネート法により形成しても良い。この場合、真空ロールラミネート法、真空プレス法等での形成方法がある。
インク塗布後の乾燥は50〜100℃の温度域で行われ、インクにより適宜乾燥温度と時間を設定する。
図5で説明した製造方法の場合、半導体パッケージ基板Aの半導体接続端子4c′(図3(f)参照)の存在する所と存在しない所とによる凹凸形状が存在する為、液状の絶縁樹脂を塗布する工程による未硬化ソルダーレジスト6aの表面に凹凸が生じる。そのため、未硬化ソルダーレジスト6aに対する熱と光の2次処理をする工程により、半導体接続端子4c′(図3(f)参照)を覆う未硬化ソルダーレジスト6aの領域と半導体接続端子4c′(図3(f)参照)を覆っていない未硬化ソルダーレジスト6aの領域とで、絶縁樹脂層4bの硬化収縮量の差が発生し、半導体接続端子4c′(図3(f)参照)の表面よりも更に凹凸が大きくなる。この凹凸が未硬化ソルダーレジスト6aの表面に存在することは、半導体チップBの実装に伴うアンダーフィルの充填時の流動性を低下させる要因となる。
よって、以下に説明する本発明の実施形態では、未硬化ソルダーレジスト6aを図5(c)のように露光する場合、図6(a)に示すように、露光に使用するガラスマスク7aの所望の位置を遮光部7cではなく、グレートーンもしくはハーフトーン7bとしている。ここでは、未硬化ソルダーレジスト6aにソルダーレジスト開口部6d(図5(d)参照)を開口させるための遮光部7cの周囲、つまり遮光部7cを除いたガラスマスク7a上の領域が、光を数〜数十%遮光するグレートーンもしくはハーフトーン部7bとなっており、上記ガラスマスク7aを用いて露光、現像することにより、図6(b)に示すように、グレートーンもしくはハーフトーン部7bの領域で露光された部分が直接露光部分よりも凹んだ形状のソルダーレジスト開口部7dを形成することができる。次いで、半田接続端子7fを露出させるためのソルダーレジスト開口部7dに、印刷により半田インキを印刷し、リフローを実施することにより、半田バンプ(図示せず)を形成する。これにより、半導体パッケージ基板Aとなる。
即ち、本実施形態では、未硬化ソルダーレジスト7e(絶縁樹脂層)の表面に対向して配置したガラスマスク7a(マスク部材)の遮光部7cを、未硬化ソルダーレジスト7eのソルダーレジスト開口部7d(開口部)に対応する箇所に配置し、遮光部7cよりも遮光度が低いグレートーンもしくはハーフトーン部7b(半遮光部)を、未硬化ソルダーレジスト7eのソルダーレジスト開口部7dに対応する箇所の周縁であって、かつ、未硬化ソルダーレジスト7eの半田接続端子7fを被覆した部分に対応する箇所に配置し、ガラスマスク7aを介して未硬化ソルダーレジスト7eの露光、現像を実施することにより、半導体パッケージ基板Aを形成している。なお、現像に使用する現像液7g(図6(b)参照)は通常1wt%Na CO を用いる。
また、ガラスマスク7aによる露光に代えてプレスにより上記の形状のようなソルダーレジスト開口部8f(図7(d)参照)を形成する場合、図7(a)に示すように、絶縁樹脂保護用フィルム8dを介して、金属板8aにより未硬化ソルダーレジスト8cをプレスするが、半田接続端子8bの上に設けられた未硬化ソルダーレジスト8cがプレスの際に凹形状に転写されるように、金属板8a上の所望の位置に凸部8a´を設ける。凸部8a´の形成方法としては、金型もしくはめっきにより作成する。コスト、生産性や精度を考慮するとめっきにより数μmの凸部8a´を設けることが好ましい。次いで、図7(b)に示すように、金属板8aの凸部8a´により凹部8c´が形成された乾燥した未硬化ソルダーレジスト8c上に絶縁樹脂保護用フィルム8dを、ロールラミネーター等を用いて貼付する。
次いで、図7(c)に示すように、半導体チップB用の接続端子を露出する為に、所望の露出部分をガラスマスク等の遮光パターン8eにてマスキングし、露光によりマスキング部以外の未硬化ソルダーレジスト8cを光硬化させ、露光後に、図7(d)に示すように、絶縁樹脂保護用フィルム8dを剥離して現像を行い、半田接続端子8bを露出させるためのソルダーレジスト開口部8fを形成する。現像に使用する現像液8gは通常1wt%Na CO を用いる。
次いで、図7(e)に示すように、ソルダーレジスト開口部8fに、印刷により半田インキを印刷し、リフローを実施することにより、図7(e)に示す半田バンプ8hを形成する。これにより、半導体パッケージ基板Aとなる。
即ち、本実施形態では、未硬化ソルダーレジスト8c(絶縁樹脂層)の表面を加熱プレスする金属板8a(プレス板)に、突出高さが1〜4μmの凸部8a´を形成し、この凸部8a´により、未硬化ソルダーレジスト8cのソルダーレジスト開口部8fに対応する箇所の周縁であって、かつ、未硬化ソルダーレジスト8cの半田接続端子8bを被覆した部分に対応する箇所を加熱プレスすると共に、金属板8aの凸部8a´以外の部分により、未硬化ソルダーレジスト8cのソルダーレジスト開口部8f(開口部)に対応する箇所を加熱プレスすることにより、半導体パッケージ基板Aを形成している。
このプレスを実施することで、半導体パッケージ基板全体の絶縁樹脂層の厚みバラツキが抑制される効果もある。図8に示すように、半導体パッケージ基板A内で配線パターン9aの疎密が発生している為、絶縁樹脂層9b(未硬化ソルダーレジスト)を塗布した際に、図中左側の配線パターン9aが疎の部分は回路パターンがない隙間が多くあるため樹脂が流れ、膜厚が薄くなり、図中右側の配線パターン9aが密の部分は樹脂が流れる隙間が少ない為、膜厚が厚くなる。そのため、アンダーフィル9cが充填される半導体パッケージ基板Aと半導体チップBの間隙にバラツキが生じ、アンダーフィル9cの充填性が低下し、実装信頼性が悪化することが懸念される。
図7に示す実施形態のようなプレスを実施することにより、半導体接続端子4c′(図3(f)参照)を覆う領域の未硬化ソルダーレジスト8cへの凹形状形成と同時に、半導体パッケージ基板Aの絶縁樹脂層の回路パターン(半田接続端子4c′のレイアウトパターン)により未硬化ソルダーレジスト8cの表面に図8のような凹凸が形成されるのを抑制することができる。これにより、半導体パッケージ基板Aに半導体チップBを実装する際に用いるアンダーフィルの充填時における流動性低下を抑制し、実装信頼性の更なる向上が期待できる。
また、絶縁樹脂層(未硬化ソルダーレジスト)の硬化と同時に平坦化する方法においては、半導体パッケージ基板Aの絶縁樹脂層の現像後の硬化を実施する際に平板プレスにより熱をかけながら、プレスを実施する。図9に示すように、現像液10fを用いて現像し、半田接続端子10eを露出させるためのソルダーレジスト開口部10aを未硬化ソルダーレジスト10dに設けた後に、平板熱プレス10bにより未硬化ソルダーレジスト10dの表面に対する加圧・加熱処理を行い、平坦な絶縁樹脂表面10cを得る。次いで、ソルダーレジスト開口部10aに、印刷により半田インキを印刷し、リフローを実施することにより、半田接続端子10eと電気的に導通する半田バンプ(図示せず)を形成する。これにより、半導体パッケージ基板Aとなる。なお、現像に使用する現像液10f(図9(a)参照)は通常1wt%Na CO を用いる。
プレス時の温度は樹脂が硬化し始める100℃以上で実施し、好ましくは、硬化が顕著に進む100〜150℃の間でプレスを実施し、150℃以上では、圧力を開放し、温度上昇させ硬化する。最高到達温度は使用する絶縁樹脂により異なるが、160〜200℃の間で行う。この際のプレス圧力は樹脂の特性により違う為、各々条件出しを実施する必要がある。
このような加圧・加熱処理は、図6や図7の製造方法によりソルダーレジスト開口部7d、8fを形成した後の未硬化ソルダーレジスト7e、8cの表面に対して行ってもよい。
上記の図6や図7の製造方法によりソルダーレジスト開口部7d、8fを形成した未硬化ソルダーレジスト7e、8cの表面は、図10の拡大図に示すように、半導体チップBを接続する半田バンプ1dを形成する部分の周囲において、凹形状の絶縁樹脂表面1cを有する。また、図9の製造方法によりソルダーレジスト開口部10aを形成した未硬化ソルダーレジスト10dの表面は、図11の拡大図に示すように、半導体チップBを実装する半田バンプ1dを形成する部分の周囲において、平坦な絶縁樹脂表面1c´を有する。そこで、本発明の実施形態では、これらの製造方法により製造した半導体パッケージ基板Aと半導体チップBを、半田バンプ1dのマウント工程と半田接続のリフロー工程、アンダーフィルの充填工程を経て、図10及び図11に示す絶縁樹脂表面1c、1c´がそれぞれ凹形状および平坦に形成された半導体実装基板を得る。
本実施形態において、図10や図11の拡大図に示す絶縁樹脂表面1c、1c´は、半田接続端子1bを被覆した部分の高さ(厚み)が、半田接続端子1b以外を被覆した部分の高さ(厚み)よりも0〜5μm低い位置にあるように形成される。5μmを超えて低い位置にあるように形成されると、半田バンプが実装時に変形する恐れがあり実装信頼性の点で不利であること、また、半田接続端子上の絶縁樹脂層が薄いと硬化の際に内層回路が酸化されやすくなり、密着性、絶縁性の点で不利である。絶縁樹脂層の厚みは少なくとも5μm以上を必要とし、半田接続端子上の絶縁樹脂層の厚みは10〜20μm程度である。
また、図7の製造方法により未硬化ソルダーレジスト8cの表面にソルダーレジスト開口部8fを形成する際に用いる金属板8a上の所望の位置に形成する凸部8a´の高さは、この凸部8aによって絶縁樹脂表面1cに形成する凹部が0〜5μmの深さである場合、1〜4μmとするのが好ましい。凸部8a´を1μm未満や4μmを超える高さにすると、絶縁樹脂の硬化収縮率が最大で5%程度あり、硬化収縮後の凹部が5μmを超える可能性がある為、実装信頼性の点で不利である。
絶縁樹脂表面1c、1c´の、半田接続端子1bを被覆した部分の高さ(厚み)を、半田接続端子1b以外を被覆した部分の高さ(厚み)よりも0〜5μm低い位置とする結果、従来半導体接続端子上を被覆した絶縁樹脂層の硬化収縮の差による凸部分となっていたのが、平坦ないしは凹み構造となる。したがって、半導体チップBを半導体パッケージ基板Aに実装する際のアンダーフィル1e(図10、図11)の充填性が向上し、半導体パッケージ基板Aと半導体チップBの実装歩留まりとか、その実装後の接続信頼性の向上とか微細化に伴う実装歩留まり、あるいは接続信頼性の低下を抑制できる絶縁樹脂層の表面形状の形成を実現できる。
また、上述した実施形態によると、従来の設備での生産も可能となる。
なお、図6や図7、あるいは、図9の製造方法により未硬化ソルダーレジスト7e、8c、10dの表面に形成したソルダーレジスト開口部7d、8f、10aは、いずれも、半田接続端子7f、8b、10e側から未硬化ソルダーレジスト7e、8c、10dの表面側に向かうにつれて開口径が徐々に大きく広がる形状とすることができる。これにより、ソルダーレジスト開口部7d、8f、10aに半田バンプを形成する際の半田ペーストの充填効率を良くすることができる。
本発明に使用する半導体パッケージ基板は上記工程により作成し、効果の確認をしたものである。効果の確認のため、露光、プレスそれぞれの製造方法により絶縁樹脂の凹部構造を形成した。
半導体パッケージ基板に、ロールコーターにて絶縁樹脂(太陽インキ製造(株)製、PSR−4000)を接続端子上の乾燥膜厚が15〜20μmとなるように塗布し、80℃で乾燥させた。次いで、絶縁樹脂保護用テープをロールラミネーターによりラミネートし、絶縁樹脂を開口させる遮光部周辺にハーフトーンを有したガラスマスクを用いて露光、現像を実施することで、所望の凹部を形成した。光重合反応を収束させる為、露光後に絶縁樹脂保護用テープを剥離するまで、1時間エージングを行い、剥離後、現像を実施した。開口させるためのガラスマスクの遮光部はφ80μmのドットパターンにて評価を実施した。
効果の確認方法としては、絶縁樹脂の硬化後に、断面を観察することにより、開口部の凹部深さを確認し、深さが0〜5μmの範囲であることを確認した。
実施例1の場合と同様にして、半導体パッケージ基板に絶縁樹脂層を形成し、絶縁樹脂保護用テープをロールラミネーターによりラミネートした。絶縁樹脂を開口させる遮光部を有したガラスマスクを用いて露光、現像を実施することで、開口部を形成した。
次いで、加圧・加熱プレスを行い、絶縁樹脂層の平坦化と硬化を同時に実施した。温度は120℃、30分で処理した後、170℃まで昇温後60分間保持し、時間経過後に自然冷却を実施した。圧力は0.5MPaで実施し、温度が100〜150℃の間加圧、150℃以上では圧力を開放し硬化した。
効果の確認方法としては、絶縁樹脂の硬化後に、断面を観察することにより、開口部の平坦度を確認し、凸形状が0.5μm以下もしくは平坦であることを確認した。
比較例
半導体パッケージ基板において、本発明での製造方法を使用することなく、絶縁樹脂層を形成した基板を作製し、実施例1、2で作製した基板と絶縁樹脂表面の凹凸の高さおよび深さを測定した。
Figure 2012074660
実施例1、実施例2、及び比較例の結果を表1に示す。
表1から明らかなように、比較例では絶縁樹脂表面が凸形状で2.0μmの段差を有しているのに対し、実施例1では絶縁樹脂表面に3μmの凹形状が形成され、実施例2で得られた絶縁樹脂表面に0〜0.5μmの凸形状が形成されている。それに対して、比較例では絶縁樹脂表面が凸形状で33.0μmの段差を有している。
つまり、実施例1、2の様に露光時もしくはプレス処理を施すことにより、半田接続端子上の絶縁樹脂表面を平坦ないしは凹形状に制御することが出来るため、従来、半田接続端子等の影響により絶縁樹脂表面が凸となり、実装時のアンダーフィルの充填性の低下を抑制することができ、実装時の接続性に有利に働くことが判る。
1a、2d、2d′、9b ・・・絶縁樹脂層
1b、2c、2c′、4c′、7f、8b、10e ・・・半田接続端子
1c、1c′、10c ・・・絶縁樹脂表面
2a ・・・内層回路
2b、4d ・・・ビアホール
1d、2e、6e、8h ・・・半田バンプ
1e、2f、9c ・・・アンダーフィル
3a、4a ・・・コア層
3b ・・・スルーホール
3c、9a ・・・配線パターン
4b ・・・層間絶縁樹脂
4c ・・・配線パターン
4e ・・・無電解銅メッキ
4f ・・・感光性ドライフィルムレジスト
4g ・・・パターンメッキ
4h ・・・苛性ソーダ
6a、7e、8c、10d ・・・未硬化ソルダーレジスト
6b、8d ・・・絶縁樹脂保護用フィルム
6c、8e ・・・遮光パターン
6d、7d、8f、10a ・・・ソルダーレジスト開口部
6f、7g、8g、10f ・・・現像液
7a ・・・ガラスマスク
7b ・・・グレートーンもしくはハーフトーン部
7c ・・・遮光部
8a ・・・金属板
8a′ ・・・金属板の凸部
8c′ ・・・凹部
10b ・・・平板熱プレス
A ・・・半導体パッケージ基板
B ・・・半導体チップ
C ・・・3次元配線基板

Claims (6)

  1. 基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板において、
    前記絶縁樹脂層の前記半田接続端子を被覆した部分の表面高さが前記半田接続端子以外を被覆した部分の高さより0〜5μm低い位置にある、
    ことを特徴とする半導体パッケージ基板。
  2. 前記各開口部は、前記半田接続端子側から前記絶縁樹脂層の表面側に向かうにつれて開口径が徐々に大きく広がる形状に形成されていることを特徴とする請求項1記載の半導体パッケージ基板。
  3. 基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板の製造方法であって、
    前記絶縁樹脂層の表面に対向して配置したマスク部材の遮光部を、前記絶縁樹脂層の前記開口部に対応する箇所に配置し、前記遮光部よりも遮光度が低い半遮光部を、前記絶縁樹脂層の前記開口部に対応する箇所の周縁であって、かつ、前記絶縁樹脂層の前記半田接続端子を被覆した部分に対応する箇所に配置し、
    前記マスク部材を介して前記絶縁樹脂層の露光、現像を実施することにより形成した、
    ことを特徴とする半導体パッケージ基板の製造方法。
  4. 基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板の製造方法であって、
    前記絶縁樹脂層の表面を加熱プレスするプレス板に、突出高さが1〜4μmの凸部を形成し、該凸部により、前記絶縁樹脂層の前記開口部に対応する箇所の周縁であって、かつ、前記絶縁樹脂層の前記半田接続端子を被覆した部分に対応する箇所を加熱プレスすると共に、前記プレス板の前記凸部以外の部分により、前記絶縁樹脂層の前記開口部に対応する箇所を加熱プレスすることにより形成した、
    ことを特徴とする半導体パッケージ基板の製造方法。
  5. 前記絶縁樹脂層の表面を熱処理しながら平坦化処理し、硬化させた後に、前記開口部を形成した、
    ことを特徴とする請求項3又は4記載の半導体パッケージ基板の製造方法。
  6. 基板上に形成された導体配線および複数の半田接続端子からなる導体回路を被覆し前記複数の半田接続端子を露出させる開口部が表面側から形成された絶縁樹脂層と、前記開口部に半田を充填して形成した半導体チップ実装用の複数の半田バンプとを有する半導体パッケージ基板の製造方法であって、
    前記絶縁樹脂層の表面を熱処理しながら平坦化処理し、硬化させた後に、前記開口部を形成した、
    ことを特徴とする半導体パッケージ基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915354A (zh) * 2013-01-03 2014-07-09 台湾积体电路制造股份有限公司 用于bot层压封装件的改进的焊料掩模形状
TWI503944B (zh) * 2013-04-18 2015-10-11 矽品精密工業股份有限公司 屏蔽罩、半導體封裝件及其製法暨具有該屏蔽罩之封裝結構
US20220384383A1 (en) * 2021-06-01 2022-12-01 National Pingtung University Of Science And Technology Heat assisted flip chip bonding apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349427A (ja) * 1999-06-07 2000-12-15 Ibiden Co Ltd プリント配線板、表面実装用プリント配線板及び表面実装配線板
JP2004128405A (ja) * 2002-10-07 2004-04-22 Kyocera Corp 配線基板およびその製造方法
JP2006201434A (ja) * 2005-01-20 2006-08-03 Toppan Printing Co Ltd ソルダーレジスト露光用フォトマスク及びそれを用いて露光処理を行った配線基板もしくはその製造方法
JP2006251386A (ja) * 2005-03-10 2006-09-21 Fuji Photo Film Co Ltd 永久パターン形成方法
JP2007164059A (ja) * 2005-12-16 2007-06-28 Cmk Corp ソルダーレジスト用露光システム及びプリント配線板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349427A (ja) * 1999-06-07 2000-12-15 Ibiden Co Ltd プリント配線板、表面実装用プリント配線板及び表面実装配線板
JP2004128405A (ja) * 2002-10-07 2004-04-22 Kyocera Corp 配線基板およびその製造方法
JP2006201434A (ja) * 2005-01-20 2006-08-03 Toppan Printing Co Ltd ソルダーレジスト露光用フォトマスク及びそれを用いて露光処理を行った配線基板もしくはその製造方法
JP2006251386A (ja) * 2005-03-10 2006-09-21 Fuji Photo Film Co Ltd 永久パターン形成方法
JP2007164059A (ja) * 2005-12-16 2007-06-28 Cmk Corp ソルダーレジスト用露光システム及びプリント配線板の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915354A (zh) * 2013-01-03 2014-07-09 台湾积体电路制造股份有限公司 用于bot层压封装件的改进的焊料掩模形状
TWI503944B (zh) * 2013-04-18 2015-10-11 矽品精密工業股份有限公司 屏蔽罩、半導體封裝件及其製法暨具有該屏蔽罩之封裝結構
US20220384383A1 (en) * 2021-06-01 2022-12-01 National Pingtung University Of Science And Technology Heat assisted flip chip bonding apparatus
US11682650B2 (en) * 2021-06-01 2023-06-20 National Pingtung University Of Science And Technology Heat assisted flip chip bonding apparatus

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