JP2012069797A - Insulated gate transistor - Google Patents

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行彦 渡辺
Masahiro Suzuki
巨裕 鈴木
Hideo Matsuki
英夫 松木
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Abstract

PROBLEM TO BE SOLVED: To provide an insulated gate transistor, having a trench gate electrode with a high breakdown voltage characteristic, hardly producing a manufacturing error in the breakdown voltage characteristic.SOLUTION: The insulated gate transistor includes: a first region of first conductive type, formed in the range facing the upper surface of a semiconductor layer and connected to a first electrode; a second region of second conductive type, formed on the lower side of the first region; a third region of first conductive type formed on the lower side of the second region; a pair of fourth regions of second conductive type, connected to the first electrode; and a trench gate electrode. Each of the pair of fourth regions is formed on each side of a trench to sandwich the center of the trench. Each of the fourth regions has a vertical region extending to a position deeper than the lower end of an insulating film in the third region, and a horizontal region extending to the center side of the trench from the vertical region in the third region, in the position deeper than the lower end of the insulating film.

Description

本発明は、トレンチ内に形成されたゲート電極を有する絶縁ゲート型トランジスタに関する。   The present invention relates to an insulated gate transistor having a gate electrode formed in a trench.

絶縁ゲート型トランジスタとして、ＦＥＴ、ＩＧＢＴ等が広く知られている。ゲート電極がトレンチ内に設けられた絶縁ゲート型トランジスタでは、トレンチがドレイン領域（若しくはコレクタ領域）側に突出している。このため、絶縁ゲート型トランジスタがオフしているときに、トレンチの内面を覆っている絶縁膜の下端部に電界が集中し、その下端部で絶縁破壊が生じ易い。   As insulated gate transistors, FETs, IGBTs and the like are widely known. In an insulated gate transistor in which a gate electrode is provided in a trench, the trench protrudes toward the drain region (or collector region). For this reason, when the insulated gate transistor is off, the electric field concentrates on the lower end portion of the insulating film covering the inner surface of the trench, and dielectric breakdown tends to occur at the lower end portion.

上記の問題を解決する技術が特許文献１に開示されている。特許文献１に開示のＭＯＳＦＥＴでは、半導体層内に、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドレイン領域（ドリフト領域とｎ＋型基板により構成される領域）が形成されている。半導体層の上面には、ソース領域及びボディ領域に隣接し、ドリフト領域に達するトレンチが形成されている。トレンチの内面は絶縁膜によって覆われており、トレンチ内にゲート電極が形成されている。トレンチの両側には、一対のｐ型ディープ領域が形成されている。各ｐ型ディープ領域は、絶縁膜から間隔を空けた位置で深さ方向に伸びている。各ｐ型ディープ領域は、トレンチの下端部と略同じ深さまで伸びている。ソース領域とｐ型ディープ領域はソース電極に接続されており、ドレイン領域はドレイン電極に接続されている。このＭＯＳＦＥＴでは、ＭＯＳＦＥＴがオフしているときに、ｐ型ディープ領域からドリフト領域内に空乏層が広がる。この空乏層が絶縁膜の下端部に接する位置まで広がることにより、絶縁膜の下端部に電界が集中することが抑制される。 A technique for solving the above problem is disclosed in Patent Document 1. In the MOSFET disclosed in Patent Document 1, an n-type source region, a p-type body region, and an n-type drain region (region composed of a drift region and an n + -type substrate) are formed in a semiconductor layer. ing. A trench that reaches the drift region and is adjacent to the source region and the body region is formed on the upper surface of the semiconductor layer. The inner surface of the trench is covered with an insulating film, and a gate electrode is formed in the trench. A pair of p-type deep regions are formed on both sides of the trench. Each p-type deep region extends in the depth direction at a position spaced from the insulating film. Each p-type deep region extends to substantially the same depth as the lower end of the trench. The source region and the p-type deep region are connected to the source electrode, and the drain region is connected to the drain electrode. In this MOSFET, a depletion layer extends from the p-type deep region into the drift region when the MOSFET is off. The depletion layer spreads to a position in contact with the lower end portion of the insulating film, thereby suppressing the concentration of the electric field at the lower end portion of the insulating film.

特開２００９−１１７５９３号JP 2009-117593 A

特許文献１のＭＯＳＦＥＴでは、トレンチとｐ型ディープ領域の間の距離に応じて、絶縁膜の下端部への電界集中の生じ易さが変化する。すなわち、トレンチとｐ型ディープ領域の間の間隔が大きければ、ｐ型ディープ領域から絶縁膜の下端部まで空乏層が広がり難くなり、絶縁膜の下端部に電界が集中し易くなる。このＭＯＳＦＥＴを製造する際には、トレンチとｐ型ディープ領域との相対位置に生じる製造誤差が比較的大きい。この製造誤差によって、量産時に、ＭＯＳＦＥＴの耐圧特性が大きくばらついてしまう。例えば、一対のｐ型ディープ領域の間の中間点にトレンチが形成されていれば、両側のｐ型ディープ領域から絶縁膜の下端部まで空乏層が広がるので、絶縁膜の下端部に電界が集中することが抑制される。一方、一対のｐ型ディープ領域の一方に近い位置にトレンチが形成されていると、そのｐ型ディープ領域と絶縁膜との間の距離は小さくなるが、他方のｐ型ディープ領域と絶縁膜との間の距離は大きくなる。このため、前記他方のｐ型ディープ領域側の絶縁膜まで空乏層が広がり難くなり、この絶縁膜に高い電界が加わり易くなる。このため、ＭＯＳＦＥＴの耐圧特性が低くなる。この問題を防止するために、トレンチとｐ型ディープ領域の間の間隔を狭く設計しておき、上記の製造誤差が生じても絶縁膜に加わる電界を十分に抑制できるようすることも考えられる。しかしながら、このように間隔を狭くすると、上記の製造誤差が生じたときにトレンチと一方のｐ型ディープ領域が接近しすぎてしまい、ＭＯＳＦＥＴが正常に動作できなくなるおそれがある。したがって、ｐ型ディープ領域とトレンチの間の間隔をそれほど狭くすることはできない。   In the MOSFET of Patent Document 1, the ease of electric field concentration at the lower end of the insulating film changes according to the distance between the trench and the p-type deep region. That is, if the distance between the trench and the p-type deep region is large, the depletion layer hardly spreads from the p-type deep region to the lower end portion of the insulating film, and the electric field tends to concentrate on the lower end portion of the insulating film. When manufacturing this MOSFET, a manufacturing error that occurs at a relative position between the trench and the p-type deep region is relatively large. Due to this manufacturing error, the withstand voltage characteristics of the MOSFET greatly vary during mass production. For example, if a trench is formed at an intermediate point between a pair of p-type deep regions, a depletion layer spreads from the p-type deep regions on both sides to the lower end of the insulating film, so that the electric field concentrates on the lower end of the insulating film. Is suppressed. On the other hand, if a trench is formed at a position close to one of the pair of p-type deep regions, the distance between the p-type deep region and the insulating film becomes small, but the other p-type deep region and the insulating film The distance between becomes larger. For this reason, it is difficult for the depletion layer to spread to the insulating film on the other p-type deep region side, and a high electric field is easily applied to the insulating film. For this reason, the breakdown voltage characteristics of the MOSFET are lowered. In order to prevent this problem, it is conceivable that the distance between the trench and the p-type deep region is designed to be narrow so that the electric field applied to the insulating film can be sufficiently suppressed even if the above manufacturing error occurs. However, if the interval is narrowed in this way, the trench and one of the p-type deep regions are too close to each other when the above manufacturing error occurs, and the MOSFET may not operate normally. Therefore, the interval between the p-type deep region and the trench cannot be made so narrow.

以上に説明したように、特許文献１のＭＯＳＦＥＴは、トレンチとｐ型ディープ領域との相対位置に製造誤差が生じることにより、ＭＯＳＦＥＴの耐圧特性に製造誤差が生じる。特許文献１の構造をＩＧＢＴ等の他の絶縁ゲート型トランジスタに適用した場合にも、同様の問題が生じる。したがって、本明細書では、トレンチ型のゲート電極を有し、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い絶縁ゲート型トランジスタを提供する。   As described above, the MOSFET of Patent Document 1 has a manufacturing error in the breakdown voltage characteristics of the MOSFET due to a manufacturing error in the relative position between the trench and the p-type deep region. The same problem occurs when the structure of Patent Document 1 is applied to another insulated gate transistor such as an IGBT. Therefore, the present specification provides an insulated gate transistor that has a trench-type gate electrode, has high withstand voltage characteristics, and hardly causes manufacturing errors in the withstand voltage characteristics.

本明細書が開示する絶縁ゲート型トランジスタは、半導体層と、第１電極と、第２電極と、絶縁膜と、ゲート電極を備えている。半導体層は、第１領域と、第２領域と、第３領域と、一対の第４領域を備えている。第１領域は、第１導電型であり、半導体層の上面に臨む範囲内に形成されており、第１電極に接続されている。第２領域は、第２導電型であり、第１領域の下側に形成されており、第１領域に接している。第３領域は、第１導電型であり、第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されており、第２電極に接続されている。一対の第４領域は、第２導電型であり、第１電極に接続されている。半導体層の上面には、第１領域及び第２領域に隣接しており、第３領域に達するトレンチが形成されている。絶縁膜は、トレンチの内面を覆っている。ゲート電極は、トレンチ内に形成されており、第１領域と第３領域を分離している範囲の第２領域に対して絶縁膜を介して対向している。一対の第４領域は、トレンチの深さ方向及びトレンチを横切る方向に沿った断面で見たときにトレンチの中心を挟んで両側の第３領域内にそれぞれ形成されている。各第４領域は、第３領域内を深さ方向に伸びており、絶縁膜の下端部よりも深い位置まで伸びており、絶縁膜から間隔を空けて形成されている縦領域と、絶縁膜の下端部よりも深い位置において、第３領域内を縦領域からトレンチの前記中心側に伸びる横領域を備えている。   The insulated gate transistor disclosed in this specification includes a semiconductor layer, a first electrode, a second electrode, an insulating film, and a gate electrode. The semiconductor layer includes a first region, a second region, a third region, and a pair of fourth regions. The first region is of a first conductivity type, is formed within a range facing the upper surface of the semiconductor layer, and is connected to the first electrode. The second region is of the second conductivity type, is formed below the first region, and is in contact with the first region. The third region is of the first conductivity type, is formed below the second region, is in contact with the second region, is separated from the first region by the second region, and is connected to the second electrode. Has been. The pair of fourth regions is of the second conductivity type and is connected to the first electrode. On the upper surface of the semiconductor layer, a trench is formed adjacent to the first region and the second region and reaching the third region. The insulating film covers the inner surface of the trench. The gate electrode is formed in the trench and is opposed to the second region in a range separating the first region and the third region via an insulating film. The pair of fourth regions are respectively formed in the third regions on both sides across the center of the trench when viewed in a cross section along the depth direction of the trench and the direction crossing the trench. Each of the fourth regions extends in the depth direction in the third region, extends to a position deeper than the lower end of the insulating film, and includes a vertical region formed at a distance from the insulating film, and the insulating film A horizontal region extending from the vertical region to the center side of the trench is provided in a position deeper than the lower end of the third region.

なお、上記の「第１導電型」は、ｎ型とｐ型の一方を意味しており、第２導電型は、ｎ型とｐ型の他方を意味している。したがって、第１導電型がｎ型であるときは第２導電型がｐ型であり、第１導電型がｐ型であるときは第２導電型がｎ型である。
また、第３領域は、直接第２電極に接続されていてもよいし、第２導電型の領域を介して第２電極に接続されていてもよい。第３領域が直接第２電極に接続されている場合には、絶縁ゲート型トランジスタはＦＥＴであり、第３領域が第２導電型の領域を介して第２電極に接続されている場合には、絶縁ゲート型トランジスタはＩＧＢＴである。 The “first conductivity type” means one of n-type and p-type, and the second conductivity type means the other of n-type and p-type. Accordingly, when the first conductivity type is n-type, the second conductivity type is p-type, and when the first conductivity type is p-type, the second conductivity type is n-type.
Further, the third region may be directly connected to the second electrode, or may be connected to the second electrode through a second conductivity type region. When the third region is directly connected to the second electrode, the insulated gate transistor is an FET, and when the third region is connected to the second electrode via the second conductivity type region. The insulated gate transistor is an IGBT.

図１は、上述した本明細書が開示する絶縁ゲート型トランジスタの一例に係るＭＯＳＦＥＴ１０を示している。なお、図１は説明のために例示されているに過ぎず、本明細書に開示の絶縁ゲート型トランジスタは図１の構成に限定されない。図１のＭＯＳＦＥＴ１０は、ソース領域２２（第１領域に相当）、ボディ領域２４（第２領域に相当）、ドレイン領域２６（第３領域に相当）、一対のｐ型ディープ領域３２、３４（第４領域に相当）、ゲート電極５８、絶縁膜５６、ソース電極５２（第１電極に相当）及びドレイン電極５４（第２電極に相当）を備えている。なお、ドレイン領域２６は、ドリフト領域２８と高濃度領域３０を備えている。また、ｐ型ディープ領域３２、３４は、ドリフト領域２８内を深さ方向に伸びる縦領域３２ａ、３４ａと、絶縁膜５６の下端部より深い位置でドリフト領域２８内をトレンチの中心側に伸びる横領域３２ｂ、３４ｂを備えている。縦領域３２ａ、３４ａは半導体層の上面１２ａまで延出されており、これによって、ｐ型ディープ領域３２、３４がソース電極５２に接続されている。このＭＯＳＦＥＴをオンさせると、一対の横領域３２ｂ、３４ｂに挟まれた範囲（図１の間隔Ｌｃに示す範囲）内のドリフト領域２８を通って電流が流れる。ＭＯＳＦＥＴをオフさせると、ボディ領域２４からドリフト領域２８内に空乏層が広がる。また、ｐ型ディープ領域３２、３４がソース電極５２に接続されているので、ｐ型ディープ領域３２、３４からもドリフト領域２８内に空乏層が広がる。このため、一対の横領域３２ｂ、３４ｂに挟まれた範囲内のドリフト領域２８内のキャリア密度が低下する。このように、ゲート電極５８の直下のドリフト領域２８内にキャリア密度が低い領域が形成されることによって、絶縁膜５６の下端部に加わる電界が抑制される。したがって、このＭＯＳＦＥＴ１０は、耐圧特性が高い。また、一対の横領域３２ｂ、３４ｂの間の間隔Ｌｃは、横領域３２ｂと横領域３４ｂの相対位置のみによって決まり、トレンチとｐ型ディープ領域３２、３４の相対位置の製造誤差の影響を全く受けない。一対の横領域３２ｂ、３４ｂはエピタキシャル成長やイオン注入によって同時に形成すること可能であり、間隔Ｌｃに生じる製造誤差は小さい。このように、間隔Ｌｃの製造誤差が小さいので、ＭＯＳＦＥＴ１０の耐圧特性に製造誤差が生じ難い。以上に説明したように、このＭＯＳＦＥＴ１０は、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い。   FIG. 1 shows a MOSFET 10 according to an example of the insulated gate transistor disclosed in this specification. Note that FIG. 1 is merely illustrative and the insulated gate transistor disclosed in this specification is not limited to the configuration in FIG. 1 includes a source region 22 (corresponding to a first region), a body region 24 (corresponding to a second region), a drain region 26 (corresponding to a third region), and a pair of p-type deep regions 32, 34 (first region). 4 region), a gate electrode 58, an insulating film 56, a source electrode 52 (corresponding to the first electrode), and a drain electrode 54 (corresponding to the second electrode). The drain region 26 includes a drift region 28 and a high concentration region 30. The p-type deep regions 32 and 34 are longitudinal regions 32a and 34a extending in the depth direction in the drift region 28 and lateral portions extending in the drift region 28 toward the center of the trench at a position deeper than the lower end portion of the insulating film 56. Regions 32b and 34b are provided. The vertical regions 32 a and 34 a extend to the upper surface 12 a of the semiconductor layer, whereby the p-type deep regions 32 and 34 are connected to the source electrode 52. When this MOSFET is turned on, a current flows through the drift region 28 in the range sandwiched between the pair of lateral regions 32b and 34b (the range indicated by the interval Lc in FIG. 1). When the MOSFET is turned off, a depletion layer spreads from the body region 24 into the drift region 28. Further, since the p-type deep regions 32 and 34 are connected to the source electrode 52, a depletion layer extends from the p-type deep regions 32 and 34 into the drift region 28. For this reason, the carrier density in the drift region 28 within the range sandwiched between the pair of lateral regions 32b and 34b is lowered. As described above, by forming a region having a low carrier density in the drift region 28 immediately below the gate electrode 58, the electric field applied to the lower end portion of the insulating film 56 is suppressed. Therefore, this MOSFET 10 has high withstand voltage characteristics. The distance Lc between the pair of lateral regions 32b and 34b is determined only by the relative position between the lateral region 32b and the lateral region 34b, and is completely affected by the manufacturing error of the relative position between the trench and the p-type deep regions 32 and 34. Absent. The pair of lateral regions 32b and 34b can be formed at the same time by epitaxial growth or ion implantation, and a manufacturing error occurring in the interval Lc is small. Thus, since the manufacturing error of the space | interval Lc is small, a manufacturing error does not arise easily in the pressure | voltage resistant characteristic of MOSFET10. As described above, the MOSFET 10 has a high withstand voltage characteristic and hardly causes a manufacturing error in the withstand voltage characteristic.

なお、上記の説明では、ＭＯＳＦＥＴ１０を具体例として用いたが、上述した本明細書が開示する構成を有する絶縁ゲート型トランジスタであれば、同様の効果を得ることができる。すなわち、上述した本明細書が開示する絶縁ゲート型トランジスタでは、ゲート電極の下方に一対の横領域に挟まれた領域が形成されているので、絶縁ゲート型トランジスタがオフしているときにその領域のキャリア密度が低下して絶縁膜に電界が集中することが抑制される。本明細書が開示する絶縁ゲート型トランジスタは、耐圧特性が高く、かつ、耐圧特性に製造誤差が生じ難い。   In the above description, the MOSFET 10 is used as a specific example. However, the same effect can be obtained as long as it is an insulated gate transistor having the above-described configuration disclosed in this specification. That is, in the insulated gate transistor disclosed in this specification, a region sandwiched between a pair of lateral regions is formed below the gate electrode, so that the region is formed when the insulated gate transistor is off. The carrier density is reduced and the electric field is prevented from concentrating on the insulating film. The insulated gate transistor disclosed in this specification has high withstand voltage characteristics and hardly causes manufacturing errors in the withstand voltage characteristics.

なお、上述した本明細書が開示する構成は、ＳｉＣ半導体層を有する絶縁ゲート型トランジスタに適用することが特に好ましい。ＳｉＣ半導体は、Ｓｉ半導体等に比べて絶縁破壊電界が高いため、ＳｉＣ半導体層を有する絶縁ゲート型トランジスタは、ＳｉＣ半導体層内で高い電界が発生する態様で使用される。このため、絶縁膜に高い電界が印加され易く、絶縁膜が絶縁破壊に至り易いという問題がより顕著に生じる。上述した本明細書が開示する技術を、ＳｉＣ半導体層を有する絶縁ゲート型トランジスタに適用することで、この問題を解決することができる。   Note that the structure disclosed in this specification is particularly preferably applied to an insulated gate transistor having a SiC semiconductor layer. Since an SiC semiconductor has a higher breakdown electric field than an Si semiconductor or the like, an insulated gate transistor having an SiC semiconductor layer is used in such a manner that a high electric field is generated in the SiC semiconductor layer. For this reason, the problem that a high electric field is likely to be applied to the insulating film and the insulating film is likely to cause dielectric breakdown more significantly occurs. This problem can be solved by applying the technology disclosed in this specification to an insulated gate transistor having a SiC semiconductor layer.

上述した本明細書が開示する絶縁ゲート型トランジスタは、一方の縦領域から絶縁膜までの距離Ｌａと、他方の縦領域から絶縁膜までの距離Ｌｂと、一対の横領域の間の間隔Ｌｃが、Ｌｃ≦Ｌａ＋Ｌｂの関係を満たすことが好ましい。   The insulated gate transistor disclosed in this specification has a distance La from one vertical region to the insulating film, a distance Lb from the other vertical region to the insulating film, and a distance Lc between the pair of horizontal regions. , Lc ≦ La + Lb is preferably satisfied.

このような構成によれば、距離Ｌａ、Ｌｂを、縦領域から絶縁膜まで空乏層が伸びる距離に設計しておけば、間隔Ｌｃ内の領域全体に空乏層が広がる。これによって、縦領域と横領域の双方によって絶縁膜を保護することができる。   According to such a configuration, if the distances La and Lb are designed so that the depletion layer extends from the vertical region to the insulating film, the depletion layer spreads over the entire region within the interval Lc. Thereby, the insulating film can be protected by both the vertical region and the horizontal region.

上述した本明細書が開示する絶縁ゲート型トランジスタは、半導体層がＳｉＣ半導体層であり、各第４領域が、絶縁膜から２μｍ以上の間隔を空けて形成されていることが好ましい。   In the insulated gate transistor disclosed in this specification, the semiconductor layer is preferably a SiC semiconductor layer, and each fourth region is preferably formed with a space of 2 μm or more from the insulating film.

第３領域内には、絶縁ゲート型トランジスタのオフ時に空乏層が広がるが、絶縁ゲート型トランジスタのオン時にも僅かではあるが空乏層が広がる。このため、絶縁膜と第４領域の間の間隔が狭すぎると、絶縁ゲート型トランジスタのオン時に絶縁膜に隣接する領域に空乏層が存在し、その領域に電流が流れることができない。この間隔を２μｍ以上とすることで、絶縁ゲート型トランジスタのオン時に適切に電流が流れることができる。   In the third region, the depletion layer spreads when the insulated gate transistor is turned off, but the depletion layer spreads slightly even when the insulated gate transistor is turned on. For this reason, if the distance between the insulating film and the fourth region is too narrow, a depletion layer exists in a region adjacent to the insulating film when the insulated gate transistor is turned on, and current cannot flow through the region. By setting this interval to 2 μm or more, a current can appropriately flow when the insulated gate transistor is turned on.

上述した本明細書が開示する絶縁ゲート型トランジスタは、一対の横領域の間の第３領域が空乏化されるときの第３領域と第４領域の間の電圧が、絶縁膜の絶縁破壊電圧よりも低いことが好ましい。   In the insulated gate transistor disclosed in this specification, the voltage between the third region and the fourth region when the third region between the pair of lateral regions is depleted is the dielectric breakdown voltage of the insulating film. Is preferably lower.

このような構成によれば、第１電極と第２電極の間に印加される電圧が上昇したときに、絶縁膜が絶縁破壊に至るよりも前に、一対の横領域の間の第３領域が空乏化される。これによって、絶縁膜に絶縁破壊電圧が印加されることを防止することができる。   According to such a configuration, when the voltage applied between the first electrode and the second electrode rises, the third region between the pair of lateral regions before the insulating film reaches dielectric breakdown. Is depleted. Thereby, it is possible to prevent a dielectric breakdown voltage from being applied to the insulating film.

ＭＯＳＦＥＴ１０の断面図。A sectional view of MOSFET10. ＩＧＢＴ１００の断面図。A sectional view of IGBT100.

図１に示すＭＯＳＦＥＴ１０は、半導体層１２を備えている。半導体層１２は、主にＳｉＣにより構成されている。半導体層１２の上面１２ａ上には、ソース電極５２が形成されている。半導体層１２の下面１２ｂ上には、ドレイン電極５４が形成されている。   A MOSFET 10 shown in FIG. 1 includes a semiconductor layer 12. The semiconductor layer 12 is mainly composed of SiC. A source electrode 52 is formed on the upper surface 12 a of the semiconductor layer 12. A drain electrode 54 is formed on the lower surface 12 b of the semiconductor layer 12.

半導体層１２には、ソース領域２２と、ボディ領域２４と、ドレイン領域２６と、一対のｐ型ディープ領域３２、３４が形成されている。ソース領域２２は、高濃度のｎ型不純物を含有するｎ型領域である。ソース領域２２は、半導体層１２の上面１２ａに臨む範囲に部分的に形成されている。ソース領域２２は、ソース電極５２とオーミック接続されている。ボディ領域２４は、低濃度にｐ型不純物を含有するｐ型領域である。ボディ領域２４は、ソース領域２２の下側に形成されている。ボディ領域２４は、ソース領域２２と接している。ドレイン領域２６はｎ型領域である。ドレイン領域２６は、低濃度にｎ型不純物を含有するドリフト領域２８と、高濃度にｎ型不純物を含有する高濃度領域３０を備えている。ドリフト領域２８は、ボディ領域２４の下側に形成されている。ドリフト領域２８は、ボディ領域２４と接している。ドリフト領域２８は、ボディ領域２４によって、ソース領域２２から分離されている。高濃度領域３０は、ドリフト領域２８の下側に形成されている。高濃度領域３０は、半導体層１２の下面１２ｂに臨む範囲に形成されている。高濃度領域３０は、ドリフト領域２８と接している。高濃度領域３０は、ドレイン電極５４とオーミック接続されている。半導体層１２の上面１２ａには、ソース領域２２とボディ領域２４を貫通してドリフト領域２８に達するトレンチが形成されている。トレンチの内面は、ゲート絶縁膜５６により覆われている。ゲート絶縁膜５６は、約５０ｎｍの厚さを有している。トレンチ内には、ゲート電極５８が充填されている。ゲート電極５８は、ソース領域２２とドリフト領域２８とを分離している範囲のボディ領域２４に対してゲート絶縁膜５６を介して対向している。ｐ型ディープ領域３２、３４は、高濃度のｐ型不純物を含有するｐ型領域である。ｐ型ディープ領域３２、３４は、半導体層１２の深さ方向に伸びる縦領域３２ａ、３４ａと、半導体層１２の横方向に伸びる横領域３２ｂ、３４ｂを有している。縦領域３２ａ、３４ａは、ゲート絶縁膜５６から離れた位置において、半導体層１２の上面１２ａからゲート絶縁膜５６の下端部よりも深い位置まで伸びている。縦領域３２ａ、３４ａは、ソース領域２２及びボディ領域２４と接している。縦領域３２ａ、３４ａの下端部は、ドリフト領域２８内まで達している。ドリフト領域２８内の縦領域３２ａ、３４ａとゲート絶縁膜５６の間には、ドリフト領域２８が存在している。縦領域３２ａ、３４ａは、ソース電極５２とオーミック接続されている。横領域３２ｂ、３４ｂは、ゲート絶縁膜５６の下端部よりも下側に形成されている。横領域３２ｂ、３４ｂは、縦領域３２ａ、３４ａから、トレンチの中心側に向かって伸びている。横領域３２ｂ、３４ｂの先端部は、トレンチの下方に位置している。横領域３２ｂ、３４ｂの間には、間隔Ｌｃが形成されている。間隔Ｌｃ内には、ドリフト領域２８が存在している。   In the semiconductor layer 12, a source region 22, a body region 24, a drain region 26, and a pair of p-type deep regions 32 and 34 are formed. The source region 22 is an n-type region containing a high concentration n-type impurity. The source region 22 is partially formed in a range facing the upper surface 12 a of the semiconductor layer 12. The source region 22 is ohmically connected to the source electrode 52. The body region 24 is a p-type region containing p-type impurities at a low concentration. The body region 24 is formed below the source region 22. The body region 24 is in contact with the source region 22. The drain region 26 is an n-type region. The drain region 26 includes a drift region 28 containing n-type impurities at a low concentration and a high concentration region 30 containing n-type impurities at a high concentration. The drift region 28 is formed below the body region 24. The drift region 28 is in contact with the body region 24. The drift region 28 is separated from the source region 22 by the body region 24. The high concentration region 30 is formed below the drift region 28. The high concentration region 30 is formed in a range facing the lower surface 12 b of the semiconductor layer 12. The high concentration region 30 is in contact with the drift region 28. The high concentration region 30 is ohmically connected to the drain electrode 54. A trench reaching the drift region 28 through the source region 22 and the body region 24 is formed on the upper surface 12 a of the semiconductor layer 12. The inner surface of the trench is covered with a gate insulating film 56. The gate insulating film 56 has a thickness of about 50 nm. A gate electrode 58 is filled in the trench. The gate electrode 58 is opposed to the body region 24 in a range separating the source region 22 and the drift region 28 via the gate insulating film 56. The p-type deep regions 32 and 34 are p-type regions containing high-concentration p-type impurities. The p-type deep regions 32 and 34 have vertical regions 32 a and 34 a extending in the depth direction of the semiconductor layer 12 and horizontal regions 32 b and 34 b extending in the lateral direction of the semiconductor layer 12. The vertical regions 32 a and 34 a extend from the upper surface 12 a of the semiconductor layer 12 to a position deeper than the lower end portion of the gate insulating film 56 at a position away from the gate insulating film 56. The vertical regions 32 a and 34 a are in contact with the source region 22 and the body region 24. The lower end portions of the vertical regions 32 a and 34 a reach the drift region 28. The drift region 28 exists between the vertical regions 32 a and 34 a in the drift region 28 and the gate insulating film 56. The vertical regions 32 a and 34 a are ohmically connected to the source electrode 52. The lateral regions 32 b and 34 b are formed below the lower end portion of the gate insulating film 56. The horizontal regions 32b and 34b extend from the vertical regions 32a and 34a toward the center of the trench. The front ends of the horizontal regions 32b and 34b are located below the trench. A space Lc is formed between the horizontal regions 32b and 34b. A drift region 28 exists in the interval Lc.

図１において、記号Ｌａは縦領域３２ａとゲート絶縁膜５６との間の間隔を示しており、記号Ｌｂは縦領域３４ａとゲート絶縁膜５６との間の間隔を示している。後に詳述するが、ＭＯＳＦＥＴ１０がオフしているときには、ｐ型ディープ領域３２、３４からドリフト領域２８内に空乏層が広がる。間隔Ｌａは、縦領域３２ａから広がる空乏層がゲート絶縁膜５６に達する距離に設計されている。間隔Ｌｂは、縦領域３４ａから広がる空乏層がゲート絶縁膜５６に達する距離に設計されている。また、距離Ｌｃは、Ｌｃ≦Ｌａ＋Ｌｂの関係を満たす距離に設計されている。したがって、ＭＯＳＦＥＴ１０がオフしているときには、横領域３２ｂ、３４ｂから、横領域３２ｂと横領域３４ｂに挟まれた範囲内のドリフト領域２８内（すなわち、間隔Ｌｃの範囲内のドリフト領域２８内）全体に空乏層が広がる。本実施例では、距離Ｌｃは、約４μｍである。また、図１において、記号Ｌｄは、横領域３２ｂ、３４ｂとゲート絶縁膜５６の間の間隔を示している。本実施例では、距離Ｌｄは、約２．５μｍである。   In FIG. 1, the symbol La indicates the interval between the vertical region 32 a and the gate insulating film 56, and the symbol Lb indicates the interval between the vertical region 34 a and the gate insulating film 56. As will be described in detail later, when the MOSFET 10 is off, a depletion layer extends from the p-type deep regions 32 and 34 into the drift region 28. The interval La is designed to be a distance at which the depletion layer extending from the vertical region 32 a reaches the gate insulating film 56. The interval Lb is designed to be a distance at which the depletion layer extending from the vertical region 34a reaches the gate insulating film 56. The distance Lc is designed to satisfy the relationship Lc ≦ La + Lb. Therefore, when the MOSFET 10 is off, the entire drift region 28 within the range sandwiched between the lateral region 32b and the lateral region 34b from the lateral regions 32b and 34b (that is, within the drift region 28 within the range of the distance Lc). The depletion layer spreads out. In this embodiment, the distance Lc is about 4 μm. In FIG. 1, the symbol Ld indicates the distance between the lateral regions 32 b and 34 b and the gate insulating film 56. In this embodiment, the distance Ld is about 2.5 μm.

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ドレイン電極５４とソース電極５２の間に、ドレイン電極５４がプラスとなる電圧が印加される。この状態で、ゲート電極５８に所定の電圧を印加すると、ボディ領域２４のうちのゲート絶縁膜５６に接している領域がｎ型に反転し、その領域にチャネルが形成される。すると、電流が、ドレイン電極５４から、高濃度領域３０、ドリフト領域２８、チャネル、ソース領域２２を通って、ソース電極５２へ流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。このとき、ドリフト領域２８内では、図１の間隔Ｌｃに示す領域と、間隔Ｌｄに示す領域を通って電流が流れる。ＭＯＳＦＥＴ１０がオンしている場合に、ｐ型ディープ領域３２、３４からドリフト領域２８内に僅かに空乏層が広がっている。ｐ型ディープ領域３２、３４からドリフト領域２８内に広がる空乏層の幅Ｗは、以下の数式により表される。   Next, the operation of the MOSFET 10 will be described. When the MOSFET 10 is used, a voltage that makes the drain electrode 54 positive is applied between the drain electrode 54 and the source electrode 52. When a predetermined voltage is applied to the gate electrode 58 in this state, a region of the body region 24 that is in contact with the gate insulating film 56 is inverted to n-type, and a channel is formed in that region. Then, current flows from the drain electrode 54 to the source electrode 52 through the high concentration region 30, the drift region 28, the channel, and the source region 22. That is, the MOSFET 10 is turned on. At this time, in the drift region 28, a current flows through the region indicated by the interval Lc in FIG. 1 and the region indicated by the interval Ld. When MOSFET 10 is on, a depletion layer slightly extends from p-type deep regions 32 and 34 into drift region 28. The width W of the depletion layer extending from the p-type deep regions 32 and 34 into the drift region 28 is expressed by the following mathematical formula.

Figure 2012069797
Figure 2012069797

なお、上記数式において、記号εsは空乏層が広がる半導体層の誘電率を示している。本実施例では、半導体層１２がＳｉＣであるので、誘電率εsは約８．６×１０−１１Ｆ／ｍである。また、記号ｑは、電子の電荷量を示しており、約１．６×１０−１９Ｑである。また、記号ＮＡは、空乏層が広がる半導体層の不純物濃度を示している。本実施例では、ドリフト領域２８の不純物濃度ＮＡは、約８×１０１５／ｃｍ３である。また、記号φＢは、空乏層が広がる半導体層のビルトインポテンシャルを示している。本実施例では、半導体層１２がＳｉＣであるので、ビルトインポテンシャルφＢは約３Ｖである。また、記号ＶＢは、ドリフト領域２８とｐ型ディープ領域３２、３４の間に印加される電圧を示している。本実施例では、半導体層１２がＳｉＣであるため、ＭＯＳＦＥＴ１０のオン電圧は約２Ｖである。このため、電圧ＶＢも約２Ｖとなる。したがって、本実施例では、ＭＯＳＦＥＴ１０がオンしているときにｐ型ディープ領域３２、３４からドリフト領域２８内に広がる空乏層の幅Ｗは約０．８μｍである。すなわち、ドリフト領域２８内のうち、ｐ型ディープ領域３２、３４から０．８μｍ以内の領域には電流が流れることができない。ドリフト領域２８内の電流経路の幅が１μｍ程度確保されていれば、ドリフト領域２８内を電流が流れるときに、ドリフト領域２８内で高い損失は生じない。ＭＯＳＦＥＴ１０では、図１の間隔Ｌｃ及びＬｄに示す領域で、ドリフト領域２８内の電流経路の幅が狭くなっている。間隔Ｌｃに示す領域では、両側の横領域３２ｂ、３４ｂから空乏層が広がる。このため、間隔Ｌｃに示す領域で１μｍ以上の幅の電流経路を確保するためには、間隔Ｌｃは３μｍ以上であることが好ましい。本実施例では、間隔Ｌｃが約４μｍであるので、間隔Ｌｃに示す領域で高い損失が生じることが防止されている。間隔Ｌｄに示す領域では、下側に位置する横領域３２ｂ、３４ｂから空乏層が広がる。このため、間隔Ｌｄに示す領域で１μｍ以上の幅の電流経路を確保するためには、間隔Ｌｄが２μｍ以上であることが好ましい。本実施例では、間隔Ｌｄが約２．５μｍであるので、間隔Ｌｄに示す領域で高い損失が生じることが防止されている。 In the above formula, the symbol ε s indicates the dielectric constant of the semiconductor layer in which the depletion layer extends. In this embodiment, since the semiconductor layer 12 is SiC, the dielectric constant ε s is about 8.6 × 10 −11 F / m. The symbol q indicates the amount of charge of electrons, which is about 1.6 × 10 −19 Q. Furthermore, the symbol N A denotes an impurity concentration of the semiconductor layer depletion layer expands. In this embodiment, the impurity concentration N A of the drift region 28 is about 8 × 10 15 / cm 3. Further, the symbol phi B shows the built-in potential of the semiconductor layer depletion layer expands. In this embodiment, since the semiconductor layer 12 is SiC, the built-in potential φ B is about 3V. A symbol V B indicates a voltage applied between the drift region 28 and the p-type deep regions 32 and 34. In this embodiment, since the semiconductor layer 12 is SiC, the on-voltage of the MOSFET 10 is about 2V. Therefore, it becomes about 2V voltage V B. Therefore, in this embodiment, the width W of the depletion layer extending from the p-type deep regions 32 and 34 into the drift region 28 when the MOSFET 10 is on is about 0.8 μm. That is, no current can flow in the drift region 28 in the region within 0.8 μm from the p-type deep regions 32 and 34. If the current path width in the drift region 28 is secured to about 1 μm, no high loss occurs in the drift region 28 when a current flows in the drift region 28. In the MOSFET 10, the width of the current path in the drift region 28 is narrow in the region indicated by the intervals Lc and Ld in FIG. In the region indicated by the distance Lc, the depletion layer spreads from the lateral regions 32b and 34b on both sides. For this reason, in order to secure a current path having a width of 1 μm or more in the region indicated by the distance Lc, the distance Lc is preferably 3 μm or more. In this embodiment, since the distance Lc is about 4 μm, high loss is prevented from occurring in the region indicated by the distance Lc. In the region indicated by the interval Ld, the depletion layer spreads from the lateral regions 32b and 34b located on the lower side. For this reason, in order to secure a current path having a width of 1 μm or more in the region indicated by the distance Ld, the distance Ld is preferably 2 μm or more. In this embodiment, since the distance Ld is about 2.5 μm, it is possible to prevent a high loss from occurring in the region indicated by the distance Ld.

ゲート電極５８への印加電圧を低下させると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、ドレイン電極５４とソース電極５２の間の電圧が上昇する。本実施例では、ドレイン電極５４とソース電極５２の間の電圧は、約１０００Ｖまで上昇する。すると、ドレイン電極５４とソース電極５２の間の印加電圧と略等しい電圧が、ｐ型ディープ領域３２、３４とドリフト領域２８の間に印加される。すなわち、ｐ型ディープ領域３２、３４とドリフト領域２８の間の電圧が上昇する。すると、ｐ型ディープ領域３２、３４からドリフト領域２８内に伸びる空乏層が拡大する。図１の間隔Ｌｃに示す領域では、横領域３２ｂと横領域３４ｂの両方から空乏層が伸びる。したがって、間隔Ｌｃに示す領域は、電圧が上昇すると空乏化される。間隔Ｌｃに示す領域が空乏化されると、その空乏化された領域とｐ型ディープ領域３２、３４によってトレンチが囲まれるので、ゲート絶縁膜５６に加わる電界が緩和される。また、図１の間隔Ｌｄに示す領域では、横領域３２ｂ、３４ｂからゲート絶縁膜５６に向かって空乏層が広がる。間隔Ｌｄは、横領域３２ｂ、３４ｂからの空乏層がゲート絶縁膜５６に達する距離に設定されている。したがって、横領域３２ｂ、３４ｂからゲート絶縁膜５６側に広がる空乏層によっても、ゲート絶縁膜５６に印加される電界が緩和される。また、図１の間隔Ｌａ、Ｌｂに示す領域では、縦領域３２ａ、３４ａからゲート絶縁膜５６に向かって空乏層が広がる。間隔Ｌａ、Ｌｂは、これらの空乏層がゲート絶縁膜５６に達する距離に設定されている。したがって、縦領域３２ａ、３４ａから広がる空乏層によっても、ゲート絶縁膜５６に印加される電界が抑制される。このように、ゲート絶縁膜５６に高い電界が加わることが抑制されることにより、ゲート絶縁膜５６が絶縁破壊に至ることが防止される。   When the voltage applied to the gate electrode 58 is lowered, the channel disappears and the MOSFET 10 is turned off. When the MOSFET 10 is turned off, the voltage between the drain electrode 54 and the source electrode 52 increases. In this embodiment, the voltage between the drain electrode 54 and the source electrode 52 rises to about 1000V. Then, a voltage substantially equal to the applied voltage between the drain electrode 54 and the source electrode 52 is applied between the p-type deep regions 32 and 34 and the drift region 28. That is, the voltage between the p-type deep regions 32 and 34 and the drift region 28 increases. Then, the depletion layer extending from the p-type deep regions 32 and 34 into the drift region 28 is expanded. In the region indicated by the interval Lc in FIG. 1, the depletion layer extends from both the lateral region 32b and the lateral region 34b. Therefore, the region indicated by the interval Lc is depleted when the voltage increases. When the region indicated by the interval Lc is depleted, the trench is surrounded by the depleted region and the p-type deep regions 32 and 34, so that the electric field applied to the gate insulating film 56 is relaxed. In the region indicated by the distance Ld in FIG. 1, the depletion layer spreads from the lateral regions 32 b and 34 b toward the gate insulating film 56. The interval Ld is set to a distance at which the depletion layer from the lateral regions 32 b and 34 b reaches the gate insulating film 56. Therefore, the electric field applied to the gate insulating film 56 is also reduced by the depletion layer extending from the lateral regions 32b and 34b to the gate insulating film 56 side. Further, in the regions indicated by the intervals La and Lb in FIG. 1, the depletion layer spreads from the vertical regions 32 a and 34 a toward the gate insulating film 56. The intervals La and Lb are set to a distance that these depletion layers reach the gate insulating film 56. Therefore, the electric field applied to the gate insulating film 56 is also suppressed by the depletion layer extending from the vertical regions 32a and 34a. As described above, the high electric field is suppressed from being applied to the gate insulating film 56, whereby the gate insulating film 56 is prevented from being broken down.

なお、ドレイン電極５４とソース電極５２の間の電圧が上昇するときに、間隔Ｌｃに示す領域は、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達するよりも前に空乏化される。より詳細に説明すると、ゲート絶縁膜５６はＳｉＯ２により構成されており、その厚さは約５０ｎｍである。このため、ゲート絶縁膜５６の絶縁破壊電圧は約４０Ｖである。また、ドリフト領域２８内に広がる空乏層の幅は、上述した（数１）の数式で表される。さらに、ｐ型ディープ領域３２、３４とドリフト領域２８の間に４０Ｖの電圧が印加されている段階では、ゲート絶縁膜５６に印加される電圧は４０Ｖよりも小さい。したがって、（数１）の数式の電圧ＶＢが４０Ｖであるときの空乏層の幅Ｗが、Ｗ≧Ｌｃ／２の関係を満たしていれば、間隔Ｌｃに示す領域は、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達するよりも前に空乏化される。（数１）から、電圧ＶＢが４０Ｖであるときの空乏層の幅Ｗは、約２．４μｍである。また、上述したように、間隔Ｌｃは約４μｍである。したがって、Ｗ≧Ｌｃ／２の関係が満たされる。このため、ＭＯＳＦＥＴ１０では、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達するよりも前に、間隔Ｌｃに示す領域が空乏化される。間隔Ｌｃに示す領域が空乏化されると、ゲート絶縁膜５６に印加される電圧が緩和される。したがって、ＭＯＳＦＥＴ１０では、ゲート絶縁膜５６に印加される電圧が絶縁破壊電圧に達することが防止されている。 Note that when the voltage between the drain electrode 54 and the source electrode 52 rises, the region indicated by the interval Lc is depleted before the voltage applied to the gate insulating film 56 reaches the dielectric breakdown voltage. More specifically, the gate insulating film 56 is made of SiO 2 and has a thickness of about 50 nm. For this reason, the breakdown voltage of the gate insulating film 56 is about 40V. Further, the width of the depletion layer extending in the drift region 28 is expressed by the above-described equation (Equation 1). Further, at a stage where a voltage of 40 V is applied between the p-type deep regions 32 and 34 and the drift region 28, the voltage applied to the gate insulating film 56 is smaller than 40V. Therefore, if the width W of the depletion layer when the voltage V B in the equation (Equation 1) is 40 V satisfies the relationship of W ≧ Lc / 2, the region indicated by the interval Lc is formed in the gate insulating film 56. It is depleted before the applied voltage reaches the breakdown voltage. From (Equation 1), the width W of the depletion layer when the voltage V B is 40 V is about 2.4 μm. Further, as described above, the interval Lc is about 4 μm. Therefore, the relationship of W ≧ Lc / 2 is satisfied. For this reason, in the MOSFET 10, the region indicated by the interval Lc is depleted before the voltage applied to the gate insulating film 56 reaches the dielectric breakdown voltage. When the region indicated by the interval Lc is depleted, the voltage applied to the gate insulating film 56 is relaxed. Therefore, in the MOSFET 10, the voltage applied to the gate insulating film 56 is prevented from reaching the dielectric breakdown voltage.

なお、上述したように横領域３２ｂ、３４ｂの間の間隔Ｌｃに示す領域が空乏化することでゲート絶縁膜５６が保護されるので、ＭＯＳＦＥＴ１０の耐圧特性は間隔Ｌｃに応じて大きく変化する。トレンチとｐ型ディープ領域３２、３４の相対位置に生じる製造誤差は比較的大きいが、この相対位置に製造誤差が生じても、間隔Ｌｃは変わらない。間隔Ｌｃは、横領域３２ｂと横領域３４ｂの間の相対位置のみによって決まる。ＭＯＳＦＥＴ１０を製造する際に、横領域３２ｂと横領域３４ｂを同時に形成することができる。例えば、ｐ型層をエピタキシャル成長させ、その後、間隔Ｌｃに相当する領域をエッチングしてｐ型層を分離することで、横領域３２ｂ、３４ｂを形成することができる。その後、エッチングした領域にｎ型層を成長させ、さらに、横領域３２ｂ、３４ｂよりも上側の構造を形成することで、ＭＯＳＦＥＴ１０を製造することができる。この製造方法によれば、間隔Ｌｃに生じる製造誤差は極めて小さい。また、別の製造方法では、間隔Ｌｃに示す領域をマスクした状態でｎ型のエピタキシャル層にｐ型不純物イオンを注入することで、横領域３２ｂ、３４ｂを形成することができる。その後に、横領域３２ｂ、３４ｂよりも上側の構造を形成することで、ＭＯＳＦＥＴ１０を製造することができる。この製造方法でも、間隔Ｌｃに生じる製造誤差は極めて小さい。このように、間隔Ｌｃに生じる製造誤差を小さくすることができるので、量産時に、ＭＯＳＦＥＴ１０の耐圧特性に生じる製造誤差を小さくすることができる。   As described above, the gate insulating film 56 is protected by the depletion of the region indicated by the distance Lc between the lateral regions 32b and 34b, so that the breakdown voltage characteristics of the MOSFET 10 vary greatly according to the distance Lc. Although a manufacturing error that occurs at the relative position between the trench and the p-type deep regions 32 and 34 is relatively large, even if a manufacturing error occurs at this relative position, the interval Lc does not change. The interval Lc is determined only by the relative position between the horizontal region 32b and the horizontal region 34b. When the MOSFET 10 is manufactured, the lateral region 32b and the lateral region 34b can be formed simultaneously. For example, the lateral regions 32b and 34b can be formed by epitaxially growing the p-type layer and then etching the region corresponding to the interval Lc to separate the p-type layer. Thereafter, an n-type layer is grown in the etched region, and the structure above the lateral regions 32b and 34b is formed, whereby the MOSFET 10 can be manufactured. According to this manufacturing method, a manufacturing error occurring in the interval Lc is extremely small. In another manufacturing method, the lateral regions 32b and 34b can be formed by implanting p-type impurity ions into the n-type epitaxial layer while masking the region indicated by the interval Lc. After that, the MOSFET 10 can be manufactured by forming a structure above the lateral regions 32b and 34b. Even in this manufacturing method, a manufacturing error occurring in the interval Lc is extremely small. In this way, the manufacturing error that occurs in the interval Lc can be reduced, so that the manufacturing error that occurs in the breakdown voltage characteristics of the MOSFET 10 can be reduced during mass production.

なお、上述した実施例では、ＭＯＳＦＥＴ１０について説明したが、図２に示すように本明細書に記載の技術をＩＧＢＴに適用してもよい。なお、図２では、図１のＭＯＳＦＥＴ１０と対応する部分に、図１と同じ参照番号を付している。図２のＩＧＢＴ１００は、高濃度領域３０の下側に、ｐ型のコレクタ領域１３２が形成されている点で図１のＭＯＳＦＥＴ１０と異なる。図２に示すＩＧＢＴ１００でも、一対の横領域３２ｂ、３４ｂに挟まれた範囲内のドリフト領域２８が空防化され、ゲート絶縁膜５６に高い電界が印加されることが抑制される。   In the above-described embodiment, the MOSFET 10 has been described. However, the technique described in this specification may be applied to the IGBT as shown in FIG. In FIG. 2, the same reference numerals as those in FIG. 1 are assigned to portions corresponding to the MOSFET 10 in FIG. The IGBT 100 of FIG. 2 differs from the MOSFET 10 of FIG. 1 in that a p-type collector region 132 is formed below the high concentration region 30. Also in the IGBT 100 shown in FIG. 2, the drift region 28 within the range sandwiched between the pair of lateral regions 32 b and 34 b is air-tightened, and application of a high electric field to the gate insulating film 56 is suppressed.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

１０：ＭＯＳＦＥＴ
１２：半導体層
１２ａ：上面
１２ｂ：下面
２２：ソース領域
２４：ボディ領域
２６：ドレイン領域
２８：ドリフト領域
３０：高濃度領域
３２、３４：ｐ型ディープ領域
３２ａ、３４ａ：縦領域
３２ｂ、３４ｂ：横領域
５２：ソース電極
５４：ドレイン電極
５６：ゲート絶縁膜
５８：ゲート電極
１３２：コレクタ領域 10: MOSFET
12: Semiconductor layer 12a: Upper surface 12b: Lower surface 22: Source region 24: Body region 26: Drain region 28: Drift region 30: High concentration region 32, 34: P-type deep region 32a, 34a: Vertical region 32b, 34b: Horizontal Region 52: Source electrode 54: Drain electrode 56: Gate insulating film 58: Gate electrode 132: Collector region

Claims (4)

絶縁ゲート型トランジスタであって、
半導体層と、第１電極と、第２電極と、絶縁膜と、ゲート電極を備えており、
半導体層は、
第１導電型であり、半導体層の上面に臨む範囲内に形成されており、第１電極に接続されている第１領域と、
第２導電型であり、第１領域の下側に形成されており、第１領域に接している第２領域と、
第１導電型であり、第２領域の下側に形成されており、第２領域に接しており、第２領域によって第１領域から分離されており、第２電極に接続されている第３領域と、
第２導電型であり、第１電極に接続されている一対の第４領域、
を備えており、
半導体層の上面には、第１領域及び第２領域に隣接しており、第３領域に達するトレンチが形成されており、
絶縁膜は、トレンチの内面を覆っており、
ゲート電極は、トレンチ内に形成されており、第１領域と第３領域を分離している範囲の第２領域に対して絶縁膜を介して対向しており、
一対の第４領域は、トレンチの深さ方向及びトレンチを横切る方向に沿った断面で見たときにトレンチの中心を挟んで両側にそれぞれ形成されており、
各第４領域は、第３領域内を深さ方向に伸びており、絶縁膜の下端部よりも深い位置まで伸びており、絶縁膜から間隔を空けて形成されている縦領域と、絶縁膜の下端部よりも深い位置において、第３領域内を縦領域からトレンチの前記中心側に伸びる横領域を備えている、
ことを特徴とする絶縁ゲート型トランジスタ。 An insulated gate transistor,
A semiconductor layer, a first electrode, a second electrode, an insulating film, and a gate electrode;
The semiconductor layer is
A first region of the first conductivity type, formed in a range facing the upper surface of the semiconductor layer, and connected to the first electrode;
A second region of the second conductivity type, formed below the first region, and in contact with the first region;
A third conductivity type is formed below the second region, is in contact with the second region, is separated from the first region by the second region, and is connected to the second electrode. Area,
A pair of fourth regions of the second conductivity type and connected to the first electrode;
With
On the upper surface of the semiconductor layer, a trench that is adjacent to the first region and the second region and reaches the third region is formed,
The insulating film covers the inner surface of the trench,
The gate electrode is formed in the trench, and is opposed to the second region in the range separating the first region and the third region via an insulating film,
The pair of fourth regions are respectively formed on both sides across the center of the trench when viewed in a cross section along the depth direction of the trench and the direction crossing the trench,
Each of the fourth regions extends in the depth direction in the third region, extends to a position deeper than the lower end of the insulating film, and includes a vertical region formed at a distance from the insulating film, and the insulating film A horizontal region extending from the vertical region to the center side of the trench in the third region at a position deeper than the lower end of
An insulated gate transistor characterized by that. 一方の縦領域から絶縁膜までの距離Ｌａと、他方の縦領域から絶縁膜までの距離Ｌｂと、一対の横領域の間の間隔Ｌｃが、Ｌｃ≦Ｌａ＋Ｌｂの関係を満たすことを特徴とする請求項１に記載の絶縁ゲート型トランジスタ。   The distance La from one vertical region to the insulating film, the distance Lb from the other vertical region to the insulating film, and the distance Lc between the pair of horizontal regions satisfy the relationship Lc ≦ La + Lb. Item 2. The insulated gate transistor according to Item 1. 半導体層が、ＳｉＣ半導体層であり、
各第４領域が、絶縁膜から２μｍ以上の間隔を空けて形成されていることを特徴とする請求項１または２に記載の絶縁ゲート型トランジスタ。 The semiconductor layer is a SiC semiconductor layer;
3. The insulated gate transistor according to claim 1, wherein each fourth region is formed at a distance of 2 μm or more from the insulating film. 一対の横領域の間の第３領域が空乏化されるときの第３領域と第４領域の間の電圧が、絶縁膜の絶縁破壊電圧よりも低いことを特徴とする請求項１〜３の何れか一項に記載の絶縁ゲート型トランジスタ。   The voltage between the third region and the fourth region when the third region between the pair of lateral regions is depleted is lower than the dielectric breakdown voltage of the insulating film. The insulated gate transistor according to any one of the above.
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