JP2012068927A - Data management system, data management method, rfid tag, and tag reader/writer - Google Patents
Data management system, data management method, rfid tag, and tag reader/writer Download PDFInfo
- Publication number
- JP2012068927A JP2012068927A JP2010213676A JP2010213676A JP2012068927A JP 2012068927 A JP2012068927 A JP 2012068927A JP 2010213676 A JP2010213676 A JP 2010213676A JP 2010213676 A JP2010213676 A JP 2010213676A JP 2012068927 A JP2012068927 A JP 2012068927A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- control unit
- bit
- side control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
本発明は、スレーブ側電子機器とマスタとの間で無線通信手段を介して非接触で交信されるデータを管理するためのデータ管理システム、データ管理方法、ＲＦＩＤタグ及びタグリーダ／ライタに関する。 The present invention relates to a data management system, a data management method, an RFID tag, and a tag reader / writer for managing data exchanged in a contactless manner between a slave-side electronic device and a master via wireless communication means.
上記ＲＦＩＤ（Radio Frequency Identification）タグは、アンテナと当該アンテナに電気的に接続されたＩＣ（Integrated Circuit）チップ等のＲＦＩＤ回路とを備えており、ＲＦＩＤ回路に内蔵されたメモリ部に対して、アンテナを通じてタグリーダ／ライタにより非接触で情報の書込み及び読取りが行われるようになっている。この場合、ＲＦＩＤタグは、マスタたるタグリーダ／ライタに対するスレーブとして、ＲＦＩＤシステムを構成するもので、近年では商品の管理や物品の履歴のトレーサビリティー等を目的として様々な分野で導入されつつある。 The RFID (Radio Frequency Identification) tag includes an antenna and an RFID circuit such as an IC (Integrated Circuit) chip that is electrically connected to the antenna. The tag reader / writer can write and read information without contact. In this case, the RFID tag constitutes an RFID system as a slave to a tag reader / writer serving as a master, and has recently been introduced in various fields for the purpose of merchandise management, traceability of merchandise history, and the like.
ところで、ＲＦＩＤタグにおいてはその寿命等に起因して、メモリ部に記憶されたデータの異常、つまりデータエラーが発生することがある。そこで、例えば、特許文献１のＲＦＩＤタグでは、ＣＲＣチェックコードを用いてデータエラーを検出し、ＥＣＣチェックチェックコードをもとに、１ビットのエラーを訂正して正しいデータを復元するようになっている。
By the way, in the RFID tag, an abnormality of data stored in the memory unit, that is, a data error may occur due to its lifetime or the like. Thus, for example, in the RFID tag of
一方、近年では、原子力発電所等の放射線被曝環境下においても、ＲＦＩＤタグによる種々の管理を行うことで事故の未然防止を図ることが要請されている。しかしながら、引用文献１のようにデータエラーの訂正が可能ＲＦＩＤタグでも、放射線によりデータエラーが発生する惧れがあるような特殊環境の下では、ＲＦＩＤタグを使用することはできない。つまり、ＲＦＩＤタグが放射線に晒されると、その放射線の照射時間の経過に伴いメモリ部におけるデータエラーが蓄積される。また、放射線量によっては、メモリ部にて複数ビットにわたる連続したバーストエラーが発生する虞もあり、１ビットのエラー訂正はもとより、データエラーの検出すらできない事態も生じうる。特許文献１では、放射線或は宇宙線に晒されるような特殊環境においてＲＦＩＤタグを使用することは想定されておらず、特許文献１のような対処では上記の特殊環境でＲＦＩＤタグを用いることは困難である。
On the other hand, in recent years, there is a demand for prevention of accidents by performing various management using RFID tags even in a radiation exposure environment such as a nuclear power plant. However, even with an RFID tag capable of correcting a data error as in the cited
本発明は上記事情に鑑みてなされたものであり、その目的は、放射線に晒されるような特殊環境でデータエラーを確実且つ簡単に検出することができ、データエラーの発生を防止することができるデータ管理システム、データ管理方法、ＲＦＩＤタグ及びタグリーダ／ライタを提供することである。 The present invention has been made in view of the above circumstances, and a purpose thereof is to reliably and easily detect a data error in a special environment exposed to radiation, and to prevent the occurrence of the data error. A data management system, a data management method, an RFID tag, and a tag reader / writer are provided.
上記した目的を達成するために、本発明のデータ管理システムは、マスタとスレーブとの間で無線通信手段を介して非接触で交信されるデータを管理するためのデータ管理システムにおいて、前記スレーブは、データと共に当該データの誤りを訂正するための冗長データが記憶された不揮発性記憶手段と、当該スレーブ全体の制御を行うスレーブ側制御部とを備え、前記マスタは、前記無線通信手段を介したデータの読出し及び書込みを制御するマスタ側制御部を備え、前記スレーブ側制御部又は前記マスタ側制御部によって、前記不揮発性記憶手段から読出したデータについて前記冗長データをもとに誤り検出処理を行い、その検出処理において誤りが検出された場合には誤り訂正処理を行う構成にあって、前記冗長データは、データの各ビットが示す０，１の値の何れか一方を０１、他方を１０とするビット対として符号化したデータを含み、前記スレーブ側制御部又は前記マスタ側制御部は、前記誤り検出処理において、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断することを特徴とする。
In order to achieve the above-mentioned object, the data management system of the present invention is a data management system for managing data exchanged between a master and a slave via wireless communication means in a contactless manner. A non-volatile storage means for storing redundant data for correcting an error in the data together with the data, and a slave side control unit for controlling the slave as a whole, the master via the wireless communication means A master-side control unit that controls reading and writing of data, and the slave-side control unit or the master-side control unit performs error detection processing on the data read from the nonvolatile storage unit based on the redundant data The error correction process is performed when an error is detected in the detection process, and the redundant data includes each of the data Including the data encoded as a bit pair in which one of the
例えば透過放射線により、不揮発性記憶手段においてデータが"１"から"０"に片方向へ変化するデータエラーが生じる状況にあるとする。この場合、前記スレーブ側制御部又はマスタ側制御部によって、ビット対をなす双方のビットが値０であれば、当該ビット対により表現されたデータが誤りであると判定でき、ビット対をもとにデータエラーを確実且つ簡単に検出することができる。従って、放射線に晒される特殊環境でデータエラーの発生を防止することができ、データ管理システムとして正常に機能させることができる。よって、原子力産業や航空・宇宙産業等において、安全性及び信頼性を確保しつつ、設備の保守、作業効率化やトレーサビリティーの確立等を実現することができるデータ管理システムを提供できる。 For example, it is assumed that there is a data error in which the data changes in one direction from “1” to “0” in the nonvolatile storage means due to transmitted radiation. In this case, if both bits constituting the bit pair are 0 by the slave side control unit or the master side control unit, it can be determined that the data represented by the bit pair is an error, and the bit pair In addition, data errors can be detected reliably and easily. Therefore, it is possible to prevent the occurrence of a data error in a special environment exposed to radiation and to function normally as a data management system. Therefore, it is possible to provide a data management system capable of realizing equipment maintenance, work efficiency improvement, traceability establishment, etc. while ensuring safety and reliability in the nuclear industry, the aerospace industry, and the like.
＜第１実施形態＞
以下、本発明の第１実施形態について、図１〜図２１を参照しながら説明する。
図１に示すように、データ管理システム１１は、所謂データ担体或はデータキャリアとしてのＲＦＩＤタグ１０と、このＲＦＩＤタグ１０と非接触でデータの交信を行うタグリーダ／ライタ１２と、このタグリーダ／ライタ１２に通信回線１３ａで接続されたパソコン１４と、パソコン１４に通信回線（通信ネットワーク）１３を介して接続されたサーバ１５とから構成されている。
<First Embodiment>
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
As shown in FIG. 1, a
図２に示すように、前記ＲＦＩＤタグ１０は、電源を内蔵し内部回路の動作電力と電波を返送する電力に内部の電源を用いるアクティブ型のＲＦＩＤタグ１０Ａと、内部回路の動作電力にのみ内部の電源を用い、電波を返送する電力には外部から受信した電波をエネルギー源として動作するセミパッシブ型のＲＦＩＤタグ１０Ｂと、内部に電源を内蔵せず、外部から受信した電波をエネルギー源として動作するパッシブ型のＲＦＩＤタグ１０Ｃとに大別される。ＲＦＩＤタグ１０Ａ〜１０Ｃはマスタたるタグリーダ／ライタ１２に対するスレーブであって、当該タグ１０Ａ〜１０Ｃには夫々、スレーブ側制御部と、データを記憶するための不揮発性記憶手段とが内蔵されている。
As shown in FIG. 2, the
具体的には、例えば図３（ａ）に示すＲＦＩＤタグ１０Ａは、例えば基板１ａに実装されたアンテナ２ａ、ＲＦＩＤ回路３ａ、電源（電池４ａ）等を備えている。アンテナ２ａは、ＲＦＩＤ回路３ａに対して電気的に接続されている。ＲＦＩＤ回路３ａは、制御部５ａを主体として、これに接続されるメモリ部６ａ、通信部７ａ及び外部インターフェイス（Ｉ／Ｆ）部８ａ等から構成されている。外部Ｉ／Ｆ部８ａには、外部環境を検出するための検出手段としてセンサ部９ａが接続されている。センサ部９ａとしては、例えば温度センサ、放射線センサ、振動センサ、音センサ等、ＲＦＩＤタグ１０Ａの用途に応じて各種の検出手段を用いることができる。
Specifically, for example, an
前記不揮発性記憶手段としてのメモリ部６ａは、通信部７ａや、センサ部９ａ、外部検出手段等から得たデータを書換え可能に記憶する。図４（ａ）に示すように、メモリ部６ａには、制御部５ａにより実行される制御プログラムを含む一般プログラム等が記憶されたプログラム領域１００、前記データと共に当該データの誤りを訂正するための冗長データが記憶されたデータ領域（ユーザ領域）１０１等の複数の記憶領域が設けられている。プログラム領域１００には、前記一般プログラム用の記憶領域１０２の他、後述の主誤り訂正プログラム、副誤り訂正プログラム、簡易誤り訂正プログラム用の記憶領域１０３〜１０５が設けられている。また、詳しくは後述するように、冗長データは、ビット対に係るデータ、誤り検出符号、パリティ符号等の付加データを含む。
The
制御部５ａは、ＲＦＩＤタグ１０Ａ全体の制御を司るスレーブ側制御部として、例えばＭＰＵ（Micro Processing Unit）から構成されている。通信部７ａは、アンテナ２ａで受信した電波に含まれるデータ信号が伝達されると、そのデータ信号を元のデータに復調する処理を行うもので、アンテナ２ａと共に無線通信手段を構成する。制御部５ａは、タグリーダ／ライタ１２からの命令（コマンド）の内容に従って、制御プログラムに基づきメモリ部６ａの記憶内容の書換え或は書込み等を行う。また、制御部５ａは、タグリーダ／ライタ１２からのコマンドの内容に従い、メモリ部６ａに保存しているデータを送信するための制御を通信部７ａに対して行い、メモリ部６ａから取出されたデータにより、通信部７ａにおいて所定の周波数帯の搬送波が変調され、アンテナ２ａからタグリーダ／ライタ１２側に送信される。
The
一方、図３（ｂ）に示すＲＦＩＤタグ１０Ｃはパッシブ型であり、上記ＲＦＩＤタグ１０Ａと異なり、電池４ａ、外部Ｉ／Ｆ部８ａ、センサ部９ａ等が省略されている。以下、相違点につき簡単に説明すると、ＲＦＩＤタグ１０Ｃは、例えばＰＥＴフィルムからなるフィルム基材１ｃに実装されたアンテナ２ｃ及びＲＦＩＤ回路３ｃを備えている。ＲＦＩＤ回路３ｃは、制御部５ｃ、メモリ部６ｃ及び通信部７ｃと、アンテナ２ｃで受信した電波から電源電圧を生成する電源電圧発生部４ｃとの機能をワンチップ化したＩＣチップであって、電源電圧発生部４ｃで得た電源電圧に基づいて動作する。
On the other hand, the
図５に示すように、メモリ部６ｃには、ＲＦＩＤタグ１０Ｃ固有のＩＤデータを含む識別データが記憶されるＴＩＤ記憶領域２００、ＲＦＩＤタグ１０Ｃの貼付対象物に関する電子製品コード(Electronic Product Code)等が記憶されるＥＰＣ記憶領域２０１、通信部７ｃ等から得た各種のデータと共に当該データの誤りを訂正するための冗長データが記憶されたデータ領域（ユーザ領域）２０２等の複数の記憶領域が設けられている。前記ＩＤデータは、ＲＦＩＤタグ１０Ｃが本来有するＩＤであって、ＴＩＤ記憶領域２００に書換え不能に記憶されている。
As shown in FIG. 5, the
制御部５ｃは、ハードロジック回路からなり、タグリーダ／ライタ１２との交信時において、メモリ部６ｃへの書込みを行う処理や、メモリ部６ａに保存しているデータを送信するため処理等、所定の処理を行うようになっている。
The
尚、上記ＲＦＩＤタグ１０Ｃの制御部５ｃはＣＰＵを用いて構成してもよい。また、ＲＦＩＤタグ１０Ｂについては、電池４ｂ（図２参照）を内蔵する一方、タグリーダ／ライタ１２から受信した電波をエネルギー源として電波を発するセミパッシブ型であり、その詳細な説明を省略することとする。
The
前記タグリーダ／ライタ１２は、上記ＲＦＩＤタグ１０Ａ〜１０Ｃに対するマスタとして構成された読み書き装置である。即ち、図３（ｂ）に示すように、タグリーダ／ライタ１２は、基板１７に実装されたマスタ側制御部（制御部１８）を主体として、これに接続されるメモリ部１９、通信部２０及び外部Ｉ／Ｆ部２１を備えている。通信部２０は、アンテナ２２と共に無線通信手段を構成しており、外部Ｉ／Ｆ部２１は、前記パソコン１４等の上位装置に接続されている。詳細には、タグリーダ／ライタ１２としては、ハンディ型タグリーダ／ライタ１２Ａ、或は据置型タグリーダ／ライタ１２Ｂが用いられ（図１、図２参照）、パソコン１４との間で無線通信、或は通信回線１３ａを介した通信を行う。
The tag reader /
タグリーダ／ライタ１２のメモリ部１９には、ＲＦＩＤタグ１０Ａのメモリ部６ａと同様に（図４参照）、制御部１８により実行される制御プログラムを含む一般プログラム等が記憶されたプログラム領域３００、データと共に当該データの誤りを訂正するための冗長データが記憶されたデータ領域（ユーザ領域）３０１等の複数の記憶領域が設けられている。プログラム領域３００には、前記一般プログラム用の記憶領域３０２の他、後述の主誤り訂正プログラム、副誤り訂正プログラム、簡易誤り訂正プログラム用の記憶領域３０３〜３０５が記憶されている。
The
そして、制御部１８は、一般プログラム記憶領域３０２の制御プログラムに基づいて、通信指令を通信部２０に対して行うことにより、通信部２０にて送信データを用いて変調した所定周波数の電波信号をアンテナ２２から送信する送信処理と、アンテナ２２で受信した電波信号より元のデータを復調する受信処理とを行う。
And the
尚、ＲＦＩＤタグ１０Ａ〜１０Ｃのメモリ部６ａ〜６ｃ、並びにタグリーダ／ライタ１２Ａ，１２Ｂのメモリ部１９は、何れもフローティングゲートに電荷を保持することでデータを記録するタイプのメモリである。即ち、このようなメモリとしては、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等、各種の不揮発性の半導体メモリを使用してもよく、メモリ部６ａ〜６ｃ、１９は不揮発性記憶手段として構成されている。
Note that the
前記パソコン１４は情報処理／操作装置であって、その操作入力による指示データ等が通信回線１３ａ或は無線通信を介してタグリーダ／ライタ１２へ出力され、タグリーダ／ライタ１２から上記したＲＦＩＤタグ１０に係るデータがパソコン１４へと出力される。
The
ここで、図１では、データ管理システム１１を、例えば熱中性子炉等の原子力施設のように放射線に晒される設備２４の保全管理に適用した一例を示している。当該設備２４には、流路を形成する配管２４ａの温度を検出するための温度センサを配したＲＦＩＤタグ１０Ａや、設備２４における放射線量を検出するための放射線センサを内蔵したＲＦＩＤタグ１０Ａが設けられている。また、設備２４に対して搬入・搬出される物品２４ｂや、作業者のヘルメット２４ｃにＲＦＩＤタグ１０Ｃが貼付される等、様々な管理ポイントに対応したＲＦＩＤタグ１０が設けられている。パソコン１４は、例えば設備２４から隔離された操作室に配置され、通信回線１３を介してサーバ１５への指示やサーバ１５からの応答等、種々のデータのやり取りが行えるようになっている。サーバ１５のデータベース１５ａには、例えば設備２４や物品２４ｂの管理番号、点検／交換履歴、前記の各センサで検出されたデータ等、設備２４に係る各種データが記憶されており、サーバ１５からの呼び出しに応じてデータの取得、参照が行われ、または必要に応じてデータが書込まれる。
Here, FIG. 1 shows an example in which the
上記データ管理システム１１において、ハンディ型或は据置型タグリーダ／ライタ１２Ａ，１２Ｂを用いて、設備２４から離れた位置でＲＦＩＤタグ１０Ａ〜１０Ｃから各種の情報を得ることができる。また、ＲＦＩＤタグ１０Ａ〜１０Ｃに係る各種情報がデータベース１５ａによって総合的に管理され、パソコン１４により取得した情報を分析、把握することができる。そして、例えばＲＦＩＤタグ１０の温度センサから得られた温度データに基づいて、その温度の上昇傾向が識別される場合には、当該温度データが正常値の範囲内であっても、パソコン１４での画面や音声等を通じてシステム管理者に注意を喚起する。また、これと同様に、振動、放射線、音等のセンサ情報について夫々正常なデータの範囲内であっても、通常時のデータと異なる傾向を示す場合には、パソコン１４等の報知手段により報知する等して、異常が顕在化する前の注意喚起を行うことができる。従って、設備２４や機器の温度、放射線レベル等を集約監視することができ、設備２４等において異常が顕在化する前のメンテナンスを行うことができると共に、トレーサビリティーの確立と、保全管理の効率化を図ることができる。
In the
さて、上記のような放射線環境下では、ＲＦＩＤタグ１０或はタグリーダ／ライタ１２において、透過放射線によりデータエラーが発生する事態が想定される。具体的には、例えばＲＦＩＤタグ１０Ｃのメモリ部６ｃにおいてマトリクス状に配列されたメモリセルのフローティングゲートに注入された電子（電荷）量が、例えばガンマ線の入射に基づく光電効果等に起因して低減する。この場合、メモリセルにおいて例えばデータが"１"から"０"に片方向へ変化するデータエラーが生じる虞があり、その損傷の度合いは、次の第１段階〜第３段階に分類される。
（第１段階）前記メモリセルの電子に対する放射線の衝突により損傷が発生しており、更なる放射線の衝突によりデータエラーに至る可能性がある段階。
（第２段階）メモリセルにおいて例えば８ビットからなるワードデータのうち１ビットのデータエラーが発生している段階。
（第３段階）メモリ部６ｃの損傷の度合いが大きく前記ワードデータにおいて２ビット以上のデータエラーが発生した段階であって、複数ビットにわたる連続したデータエラー（バーストエラー）、或は複数箇所に散在した１ビットのデータエラー（ランダムエラー）が発生している段階。
Now, under the radiation environment as described above, it is assumed that a data error occurs in the
(First stage) A stage in which damage is caused by a collision of radiation with electrons of the memory cell, and a data error may be caused by a further collision of radiation.
(Second stage) A stage in which a 1-bit data error has occurred in, for example, 8-bit word data in a memory cell.
(Third stage) The degree of damage of the
そこで、発明者は、放射線の照射に起因する全ての段階のエラー訂正が可能なデータ管理システム１１を構築した。ここで、前記ＲＦＩＤタグ１０の種類１０Ａ〜１０Ｃとタグリーダ／ライタ１２の種類１２Ａ，１２Ｂとの組合わせは（図２参照）、通信距離との関係上、
（ａ）アクティブ型の電池４ａ付きＲＦＩＤタグ１０Ａと、据置型タグリーダ／ライタ１２Ｂ
（ｂ）セミパッシブ型の電池４ｂ付きのＲＦＩＤタグ１０Ｂと、ハンディ型或は据置型タグリーダ／ライタ１２Ａ，１２Ｂ
（ｃ）パッシブ型のＲＦＩＤタグ１０Ｃと、ハンディ型或は据置型タグリーダ／ライタ１２Ａ，１２Ｂ
に分類されるが、以下では（ｃ）のＲＦＩＤタグ１０Ｃとハンディ型タグリーダ／ライタ１２Ａとの組合せにおけるエラー訂正について説明する。尚、ＲＦＩＤタグ１０Ｃの制御部５ｃ及びメモリ部６ｃを、タグ側制御部５ｃ及びタグ側メモリ部６ｃとし、タグリーダ／ライタ１２Ａの制御部１８をＲＷ側制御部１８とする。
Therefore, the inventor constructed a
(A)
(B) RFID tag 10B with a semi-passive battery 4b, and a handy or stationary tag reader /
(C) Passive
In the following, error correction in the combination of the
図６（ａ）及び（ｂ）は、タグ側メモリ部６ｃに記憶されるデータに対して生成される冗長データを説明するための図である。前記データ領域２０２は、本来のデータたるメインデータを記憶するためのメインデータ領域２１０と、前記冗長データを記憶するための冗長領域２２０とを有する。ここでは、メインデータ領域２１０を８バイト分だけ示している。
FIGS. 6A and 6B are diagrams for explaining redundant data generated for data stored in the tag-
冗長領域２２０に記憶されている冗長データは、ここでは、メインデータ領域２１０に記憶されているメインデータの誤りを訂正するための誤り検出符号であって、メインデータのアドレスごとに生成される横方向の第１誤り検出符号と、同じビット位置ごとに生成される縦方向の第２誤り検出符号とを含む。
Here, the redundant data stored in the
前記誤り検出符号として例えばハミング符号が用いられ、２ビットの誤り検出ができるように設定されている。ここで、ハミング符号についてエラー訂正用ビットの数をｍとした時、その符号長は２m−１で表される。従って、例えばｍ＝４の場合、１１ビットのメインデータに対して、１５ビットの符号語（符号長）に置き換えるハミング符号が形成される。そこで、本実施形態では、後述する誤り検出処理の際、前記８ビット単位のメインデータに対して、３ビットのダミーデータを付して（つまりメインデータの上位３ビットを"０"にして）見かけ上、１１ビットのメインデータに付随する４ビットの誤り検出符号として誤り検出処理を行うようになっている。尚、上記ハミング符号にパリティビットを付加して、２ビット誤り検出と１ビット誤り訂正とを行うようにしてもよい。 For example, a Hamming code is used as the error detection code, and is set so that 2-bit error detection can be performed. Here, when the number of error correction bits for a Hamming code is m, the code length is represented by 2 m −1. Therefore, for example, when m = 4, a Hamming code is formed by replacing the 11-bit main data with a 15-bit code word (code length). Therefore, in this embodiment, in the error detection process described later, 3-bit dummy data is added to the 8-bit main data (that is, the upper 3 bits of the main data are set to “0”). Apparently, error detection processing is performed as a 4-bit error detection code attached to 11-bit main data. Note that parity bits may be added to the hamming code to perform 2-bit error detection and 1-bit error correction.
図６（ａ）では、前記メインデータを記憶した領域２１０と第１誤り検出符号（第１冗長データ）を記憶した領域２２１において、同図中、縦方向の座標値（アドレス）をｘ、横方向の座標値（ビット位置）をｙとした場合における、メインデータＤ（ｘ、ｙ）及び第１誤り検出符号Ｅ（ｘ、ｙ）を示している。ここで、第１誤り検出符号Ｅ０，１〜Ｅ０，３及びＥ１，０〜Ｅ１，３は、同じアドレスの上位４ビット及び下位４ビットに書込まれている（図７のアドレス２００、図８（ａ）参照）。従って、２列のデータ列Ｄ０，０〜Ｅ０，３及びＤ１，０〜Ｅ１，３は、３バイトで表現されることとなる。また、図６（ｂ）には、冗長領域２２０のうち、第２誤り検出符号（第２冗長データ）を記憶した領域２２２において、上記メインデータＤ０，０〜Ｄ７，７の同じビット位置の列ごと生成された第２誤り検出符号Ｆ（ｘ、ｙ）と、第１誤り検出符号Ｅの同じビット位置の列ごと生成された第２誤り検出符号Ｇ（ｘ、ｙ）とを夫々示している。尚、図６に示す符号Ｄ（ｘ、ｙ）、Ｆ（ｘ、ｙ）、Ｇ（ｘ、ｙ）は、データの配列を説明するために便宜的に付したものであり、実際のデータビットの配列は、ＬＳＢ（Least Significant Bit：最下位ビット）ファースト、ＭＳＢ（Most Significant Bit：最上位ビット）ファーストの何れについても適用が可能である。
In FIG. 6A, in the
本実施形態のパリティ符号は、データを構成する各ビットに対して、互いに隣り合う当該ビットとの組合わせに対応して付加される。具体的には例えば、パリティ符号をもとに奇数パリティ検査を行うようになっており、メインデータＤ０，０の示す値が０、Ｄ０，１の示す値が１のとき、値が０のパリティビットを付加する（図９（ａ）（ｂ）参照）。従って例えば、メインデータＤ０，０〜Ｄ０，７及び第１誤り検出符号Ｅ０，０〜Ｅ０，３が示す値が「01000110…」のとき、その隣り合う値の組合せに対応した「0011010…」からなる奇数パリティ符号Ｐが生成される。このパリティ符号Ｐを用いて、メインデータＤ及び第１誤り検出符号Ｅについて誤り検出処理と誤り訂正処理が行われるようになっている。尚、パリティ符号Ｐは、偶数パリティ符号であってもよい。 The parity code of this embodiment is added to each bit constituting the data corresponding to a combination with the bit adjacent to each other. Specifically, for example, an odd parity check is performed based on the parity code. When the value indicated by the main data D0,0 is 0 and the value indicated by D0,1 is 1, the parity having a value of 0 is used. A bit is added (see FIGS. 9A and 9B). Therefore, for example, when the values indicated by the main data D0,0 to D0,7 and the first error detection codes E0,0 to E0,3 are "01000110 ...", from "0011010 ..." corresponding to the combination of adjacent values. An odd parity code P is generated. Using this parity code P, error detection processing and error correction processing are performed on the main data D and the first error detection code E. The parity code P may be an even parity code.
本実施形態の冗長データの一種であるビット対は、データの各ビットが示す１，０の値の何れか一方を０１、他方を１０とするビット対として符号化したデータであり、１ビットデータを２ビットデータで表現する。具体的には例えば、図１０（ａ）に示すように、メインデータＤ０，０が示す０の値を１０、メインデータＤ０，１における１の値を０１とするビット対として符号化する。従って、図１０（ｂ）に示すメインデータＤ０，０〜Ｄ０，７及び第１誤り検出符号Ｅ０，０〜０，３が示す値が「01000110…」のとき、「0110010101101001…」からなるデータＤ０，０Ｆ〜Ｅ０，３Ｒが生成される。この場合、メインデータＤ０，０における本来のデータ０の値は、ビット対における一方のビット０（図１０（ａ）中、Ｆで示す）であり、他方のビット１（Ｒで示す）は当該０を反転させたデータである。
A bit pair which is a kind of redundant data according to the present embodiment is data encoded as a bit pair in which one of the
よって、図２２（ｂ）に示すように、ビット対として符号化された４列のデータＤ０，０Ｆ〜Ｅ１，３Ｒのうち、上から１列目のデータＤ０，０Ｆ〜Ｅ０，３Ｆは、図２２（ａ）のメインデータＤ０，０〜Ｄ０，７及び第１誤り検出符号Ｅ０，０〜Ｅ０，３と一致し［（Ｄ０，０Ｆ〜Ｅ０，３Ｆ）＝（Ｄ０，０〜Ｅ０，３）］、図２２（ｂ）の上から３列目のデータＤ０，０Ｒ〜Ｅ０，３Ｒは、１列目のデータＤ０，０Ｆ〜Ｅ０，３Ｆの反転データである。また、図７、図８（ｂ）に示すように、前記ビット対Ｆ，Ｒのうち一方のビットＦと他方のビットＲは、タグ側メモリ部６ｃのデータ領域２０２において、相互に異なるアドレスの同じビット位置に記憶される。換言すれば、符号化されたデータＤ０，０Ｆ〜Ｅ０，３Ｆ及び反転データＤ０，０Ｒ〜Ｅ０，３Ｒは、相互に異なるアドレスに記憶され、且つ対応する各ビットが示す値は相互に反転した内容となっている。
Therefore, as shown in FIG. 22B, among the four columns of data D0,0F to E1,3R encoded as bit pairs, the first column of data D0,0F to E0,3F is shown in FIG. 22 (a) coincides with the main data D0,0 to D0,7 and the first error detection code E0,0 to E0,3 [(D0,0F to E0,3F) = (D0,0 to E0,3) ], The data D0,0R to E0,3R in the third column from the top in FIG. 22B is inverted data of the data D0,0F to E0,3F in the first column. Further, as shown in FIGS. 7 and 8B, one bit F and the other bit R of the bit pairs F and R have different addresses in the
ここで、図１１は、メインデータＤ０，０〜Ｄ０，７における一部のビットの値が"１"から"０"に片方向へ変化する、前述したデータエラーが生じている状況を例示している。即ち、ビット対Ｆ，Ｒはその何れか一方のビットに１を含むことから、前記の片方向への変化を前提とした場合、００のビット対（図１１の網掛部分）がエラーパターンとなることで、そのエラーが発生した数とビット対Ｆ，Ｒの位置を特定することができるのである。例えば、各ビット対Ｆ，Ｒにおいて、一方のビットＦと他方のビットＲとの論理和演算を行うことにより、誤りを検出することができる。 Here, FIG. 11 exemplifies a situation in which the above-described data error occurs in which the values of some bits in the main data D0,0 to D0,7 change in one direction from “1” to “0”. ing. That is, since the bit pair F, R includes 1 in any one of the bits, when assuming the change in one direction, the 00 bit pair (shaded portion in FIG. 11) becomes an error pattern. Thus, it is possible to specify the number of error occurrences and the positions of the bit pairs F and R. For example, an error can be detected by performing a logical OR operation on one bit F and the other bit R in each bit pair F and R.
上記の符号化と異なり、データの各ビットが示す０の値を０１、１の値を１０とするビット対として符号化してもよい。また、メモリがデータを記憶している状態に対する定義によっては、透過放射線により"０"から"１"の片方向の変化が生じるケースもあるが、０と１とを反転して扱えば足りるので、本実施形態では"１"から"０"への片方向への変化を前提として説明する。 Unlike the above encoding, encoding may be performed as a bit pair in which a value of 0 indicated by each bit of data is 01 and a value of 1 is 10. In addition, depending on the definition of the state in which the memory stores data, there is a case where a unidirectional change from “0” to “1” occurs due to transmitted radiation, but it is sufficient to invert 0 and 1 In the present embodiment, description will be made on the premise of a change in one direction from “1” to “0”.
前記冗長領域２２０は、多重化データを記憶するための多重化データ記憶領域２２４を含む（図７参照）。本実施形態では、例えば、メインデータＤ０，０〜Ｄ７，７のビット対Ｆ，Ｒが、メインデータ領域２１０と多重化データ記憶領域２２４とに書込まれることにより二重化されており、第１誤り検出符号Ｅ０，０〜Ｅ７，３のビット対Ｆ，Ｒも、第１誤り検出符号領域２２１と多重化データ記憶領域２２４とに書込まれることにより二重化されている。以下では、多重化されたメインデータ及び第１誤り検出符号について、Ｄ０，０Ｆ´〜Ｄ７，７Ｒ´及びＥ０，０Ｆ´〜Ｅ７，３Ｒ´の如く該当符号に「ダッシュ」を付すものとする（図７参照）。尚、第１誤り検出符号Ｅ、第２誤り検出符号Ｆ，Ｇ、パリティ符号Ｐの多重化、並びにこれら冗長データＥ，Ｆ，Ｇ、Ｐのビット対Ｆ，Ｒの多重化についても、必要に応じて行うことができる。また、第１誤り検出符号Ｅ、第２誤り検出符号Ｆ，Ｇ、パリティ符号Ｐの生成対象、並びにビット対Ｆ，Ｒとして符号化を行う対象は、本実施形態の記載に限定するものではなく、冗長データＥ，Ｆ，Ｇ、Ｐ相互間とするなど適宜設定することができる。
The
次に、上記構成の作用について、図１２〜図２０も参照しながら説明する。図１２は、ハンディ型タグリーダ／ライタ１２Ａを用いてＲＦＩＤタグ１０Ｃにデータを書込む場合の処理内容を示すフローチャートである。
Next, the operation of the above configuration will be described with reference to FIGS. FIG. 12 is a flowchart showing the processing contents when data is written to the
先ず、タグリーダ／ライタ１２Ａの操作部（図示せず）が作業者により操作されると、ＲＷ側制御部１８は、その操作部から入力された操作信号に基づいて、書込むべきデータを受付けて処理する（ステップＡ１）。そして、詳しくは後述するように、ＲＷ側制御部１８は、その書込み用データをＲＦＩＤタグ１０Ｃに送信する前に、タグ側メモリ部６ｃから当該書込み用データを書込むアドレス以外の全てのアドレスのデータを読出して、前記冗長データをもとに誤りを検出して訂正するようになっている（ステップＡ２）。
First, when an operation unit (not shown) of the tag reader /
ステップＡ２の読取り処理の後、ＲＷ側制御部１８は、書込み用データたるメインデータＤについてアドレスごとに第１誤り検出符号Ｅを生成すると共に、同じビット位置ごとに第２誤り検出符号Ｆ，Ｇを生成する処理を行う（ステップＡ３、Ａ４）。次いで、ＲＷ側制御部１８は、メインデータＤ及び第１誤り検出符号Ｅを構成する各ビットに対して、互いに隣り合う当該ビットの組み合せに対応してパリティ符号Ｐを生成する（ステップＡ５）。また、メインデータＤ、第１誤り検出符号Ｅ及びパリティ符号Ｐの各ビットが示す１と０の値は、０１と１０のビット対Ｆ，Ｒとして符号化される（ステップＡ６）。更に、メインデータＤ及び第１誤り検出符号Ｅの夫々のビット対Ｆ，Ｒは、ステップＡ７において二重化されることにより、メインデータＤ及び第１誤り検出符号Ｅのビット対Ｆ´，Ｒ´が生成される。こうして生成された、メインデータＤ及び第１誤り検出符号Ｅの夫々のビット対Ｆ，Ｒ、二重化されたビット対Ｆ´，Ｒ´、第２誤り検出符号Ｆ，Ｇ、並びにパリティ符号Ｐが送信されることにより、タグ側メモリ部６ｃに書込まれ（ステップＡ８）、タグリーダ／ライタ１２Ａを用いた書込み処理を終了する。これにより、ＲＦＩＤタグ１０Ｃに対して、メインデータＤのビット対Ｆと併せて各種の冗長データが記憶されることから、その冗長データをもとに誤り検出処理と誤り訂正処理を行うことが可能となる。
After the read processing in step A2, the RW
図１３は、上記の書込み処理に際して前記ステップＡ２で行われる読取り処理の内容を示すフローチャートである。
先ず、ＲＷ側制御部１８は、タグ側メモリ部６ｃから前記書込み用データを書込むアドレス以外の全てのアドレスのデータを読出す関連データ読込み処理を実行する（ステップＢ１、図１５のステップＣ１〜Ｃ１１参照）。即ち、関連データ読込み処理では、メインデータＤ及び第１誤り検出符号Ｅのビット対Ｆ，Ｒがタグ側メモリ部６ｃから読込まれる（ステップＣ１，Ｃ２）。次いで、これらメインデータＤ及び第１誤り検出符号Ｅのビット対Ｆ，Ｒが多重化されている場合は（ステップＣ３：ＹＥＳ）、多重化データとしてのメインデータＤ及び第１誤り検出符号Ｅのビット対Ｆ´，Ｒ´がタグ側メモリ部６ｃから読込まれる（ステップＣ４，Ｃ５）。また、パリティ符号Ｐが付加されている場合は（ステップＣ６：ＹＥＳ）、メインデータＤのパリティ符号Ｐ及び第１誤り検出符号Ｅのパリティ符号Ｐがタグ側メモリ部６ｃから読込まれる（ステップＣ７，Ｃ８）。更に、第２誤り検出符号Ｆ，Ｇが付加されている場合は（ステップＣ９：ＹＥＳ）、メインデータＤの第２誤り検出符号Ｆ、及び第１誤り検出符号Ｅの第２誤り検出符号Ｇがタグ側メモリ部６ｃから読込まれる（ステップＣ１０，Ｃ１１）。
FIG. 13 is a flowchart showing the contents of the reading process performed in step A2 in the writing process.
First, the RW
尚、ＲＷ側制御部１８において、タグ側メモリ部６ｃの冗長領域２２０に記憶された冗長データが、メインデータＤ及び第１誤り検出符号Ｅに係るビット対Ｒのみと判断した場合は（ステップＣ３，Ｃ６，Ｃ９：ＮＯ）、ステップＣ１，Ｃ２でメインデータＤ及び第１誤り検出符号Ｅに係るビット対Ｆ，Ｒを読込みこんだ後、ステップＢ２（図１３参照）の誤り検出処理に移行する。また、上記のステップＢ１の読込み処理では、ＲＷ側制御部１８は、同じアドレスについて連続して少なくとも２度同じデータを読出すまで、繰り返しデータを読出す。具体的には、例えば８ビットのメインデータＤ０，０〜Ｄ０，７は、２回続けて読出され（図１４のステップＤ１，Ｄ２）、１回目と２回目のデータが異なる場合には（ステップＤ３：ＮＯ）、再度２回続けて読出される。即ち、放射線に晒された環境においてＲＦＩＤタグ１０Ｃからデータを出す場合、データを送信するＲＦＩＤタグ１０Ｃ側あるいは受信したタグリーダ／ライタ１２Ａ側で放射線によりデータが化ける可能性がある。そこで、ＲＷ側制御部１８は、連続して少なくとも２度同じデータを読出すまで繰り返しデータを取得することで、タグ側メモリ部６ｃからデータを読出す際のデータ化けを防止することができる。また、後述の誤り検出処理で誤りが検出されず（図１３のステップＢ３：ＮＯ）、誤り訂正処理が行われなくても、ステップＢ１（ステップＤ１〜Ｄ３）のデータ読出しの際、その読出しと同時に各メモリセルの電荷の再チャージ、つまりリフレッシュを行うことができる。従って、各メモリセルにおいて放射線の衝突により電子が失われていたとしても、前記第１段階にある損傷は修復されることになる。
When the RW
ステップＢ２では、上記のようにして読出したメインデータＤ及び第１誤り検出符号Ｅの各ビット対Ｆ，Ｒについて、一方のビットＦと他方のビットＲとの論理和演算を行う。ここで、ＲＷ側制御部１８は、その演算結果が１であればビット対Ｆ，Ｒの何れかに誤りが無く（ステップＢ３：ＮＯ）、当該演算結果が０であればビット対Ｆ，Ｒに誤りが有ると判断して（ステップＢ３：ＹＥＳ）、誤り訂正処理（ステップＢ４、図１６のステップＥ１〜Ｅ１０）に移行する。
In step B2, for each bit pair F and R of the main data D and the first error detection code E read out as described above, an OR operation is performed on one bit F and the other bit R. Here, if the calculation result is 1, the RW
この誤り訂正処理では、先ず、メインデータＤ及び第１誤り検出符号Ｅのビット対Ｆ，Ｒに係る訂正処理が１バイトごとに行われる（ステップＥ１、図１７のステップＦ１〜Ｆ５）。具体的には、ＲＷ側制御部１８は、バイト数をカウントするためのカウンタＮをゼロクリアして（ステップＦ１）、メインデータＤ０，０Ｆ〜Ｄ０，７Ｆについて、メインデータＤ０，０Ｒ〜Ｄ０，７Ｒとのビットごとの論理和演算に基づき、０となるビット対Ｆ，Ｒが３つ以上有るか、或は演算結果が全て１かを判断する（ステップＦ２）。例えば図１１の網掛部分で示すように、メインデータＤ０，０〜Ｄ０，７のビット対Ｆ，Ｒのうち、その組合わせが００となっているメインデータＤ０，２及びＤ０，５のビット対Ｆ，Ｒは演算結果が０となる。このため、メインデータＤ０，２及びＤ０，５についてのビット対Ｆ，Ｒについて誤りと判断され（ステップＦ２：ＮＯ）、そのメインデータＤ０，２、Ｄ０，５の誤りを訂正する処理が行われる（ステップＦ３）。この場合、該当するメインデータＤ０，２、Ｄ０，５の夫々のビット対Ｆ，Ｒに、データ０１或は１０（これらを代入データと称す）を順次代入し、当該代入データを代入したメインデータＤ０，０Ｆ〜Ｄ０，７Ｆ、Ｄ０，０Ｒ〜Ｄ０，７Ｒについて、第１誤り検出符号Ｅ０，０Ｆ〜Ｅ０，３Ｆ、Ｅ０，０Ｒ〜Ｅ０，３Ｒをもとに誤り検出処理を行う。このとき、メインデータＤ０，２、Ｄ０，５のビット対Ｆ，Ｒに対する代入データの代入パターンとしては、メインデータＤ０，２のビット対Ｆ，Ｒにおける０１と１０、メインデータＤ０，５のビット対Ｆ，Ｒにおける０１と１０とで、計４通り存在する（図１１参照）。従って、１バイト内の２ビットのデータエラーは、前記の代入データと第１誤り検出符号Ｅとをもとに、多くても４回、誤り検出処理を行えば誤りが非検出となり、誤りを訂正することができる（第１誤り訂正処理）。
In this error correction processing, first, correction processing relating to the bit pair F, R of the main data D and the first error detection code E is performed for each byte (step E1, steps F1 to F5 in FIG. 17). Specifically, the RW-
０バイト目の誤り訂正を終え、或は前記ステップＦ２でＹＥＳと判断された場合、７バイト目までの処理を終えていないことから（ステップＦ４：ＹＥＳ）、前記カウンタＮをインクリメントして（ステップＦ５）、１バイト目のメインデータＤ１，０Ｆ〜Ｄ１，７Ｆについても、メインデータＤ１，０Ｒ〜Ｄ１，７Ｒとの論理和演算の結果に基づき、データエラーとなるビット対Ｆ，Ｒが３つ以上あるか（或はエラーが無いか）を判断する（ステップＦ２）。そして、上記と同様にビット対Ｆ，Ｒの誤りが２つ若しくは１つ存在すれば、代入データを順次代入して第１誤り検出符号Ｅ１，０Ｆ〜Ｅ１，３Ｆ、Ｅ１，０Ｒ〜Ｅ１，３Ｒをもとに誤りを訂正する処理を行う（ステップＦ３）。こうして、ステップＦ２〜Ｆ５が繰り返し実行されることにより、１バイト目以降のメインデータＤについても１バイトずつ誤り検出処理と誤り訂正処理とが行われ、７バイト目の誤り訂正を終えることにより（ステップＦ４：ＮＯ）、図１６のステップＥ２に移行する。ステップＥ２において、ＲＷ側制御部１８は、タグ側メモリ部６ｃから読込んだ全てのデータについて、上記の誤り訂正処理によりデータエラーが解消されたと判断すると（ＹＥＳ）、その誤りの無いデータをタグ側メモリ部６ｃに書込んで（図１３のステップＢ５にリターン）、処理を終了する。尚、上記ステップＦ１〜Ｆ５では、メインデータＤの誤りを訂正する処理について説明したが、第１誤り検出符号Ｅについては、予めそのビット対Ｆ，Ｒをもとに誤り検出を行い、同じビット位置の列ごとに代入データと第２誤り検出符号Ｇとに基づく誤り訂正処理を行う（後述のステップＩ１〜Ｉ５参照）。つまり、予め第１誤り検出符号Ｅの誤り訂正処理を実行した後、ステップＦ１〜Ｆ５を実行するのである。
If error correction for the 0th byte is completed, or if YES is determined in step F2, the process up to the 7th byte has not been completed (step F4: YES), so the counter N is incremented (step S4). F5) Also for the main data D1, 0F to D1, 7F of the first byte, there are three bit pairs F, R that cause a data error based on the result of the OR operation with the main data D1, 0R to D1, 7R. It is determined whether there is any more (or no error) (step F2). If there are two or one error in the bit pair F and R as in the above, the substitution data is sequentially substituted and the first error detection codes E1,0F to E1,3F, E1,0R to E1,3R. Based on the above, an error correction process is performed (step F3). Thus, by repeatedly executing Steps F2 to F5, error detection processing and error correction processing are performed for each byte of main data D after the first byte, and error correction for the seventh byte is completed ( Step F4: NO), the process proceeds to step E2 in FIG. In step E2, if the RW
一方、上記メインデータＤ或は第１誤り検出符号Ｅのデータについて１バイトに３ビット以上のエラーが含まれ（図１６のステップＥ２：ＹＥＳ）或は他のデータについてエラーが含まれる場合には、データが多重化されているか否かを判断する（ステップＥ３）。データが多重化されている場合には（ＹＥＳ）、その多重化に係る訂正処理が行われる（ステップＥ４．図１８のステップＧ１〜Ｇ８）。即ち、ステップＧ１では、多重化したメインデータＤ´及び第１誤り検出符号Ｅ´について、前記ステップＥ１（つまりステップＦ１〜Ｆ５）と同様に、１バイトずつ誤り検出処理と誤り訂正処理とが行われる。ＲＷ側制御部１８は、この訂正処理によって、タグ側メモリ部６ｃから読込んだ全てのデータについてエラーが解消されたと判断すると（ステップＧ２：ＹＥＳ）、図１６のステップＥ５にリターンする。そして、ステップＥ５でも、同様にエラーが解消されたものとして（ＹＥＳ）、その誤りの無いデータをタグ側メモリ部６ｃに書込んで（図１３のステップＢ５にリターン）、処理を終了する。
On the other hand, when the main data D or the data of the first error detection code E includes an error of 3 bits or more in one byte (step E2 in FIG. 16: YES), or when other data includes an error. Then, it is determined whether or not the data is multiplexed (step E3). If the data is multiplexed (YES), correction processing related to the multiplexing is performed (step E4, steps G1 to G8 in FIG. 18). That is, in step G1, error detection processing and error correction processing are performed byte by byte on the multiplexed main data D ′ and first error detection code E ′, as in step E1 (that is, steps F1 to F5). Is called. When the RW
ＲＷ側制御部１８は、図１８のステップＧ２でエラーが解消されていないと判断すると（ＮＯ）、バイト数をカウントするためのカウンタＮをゼロクリアする（ステップＧ３）。そして、ステップＧ４では、本来のメインデータＤと多重化したメインデータＤ´との間で対応するビットごとに論理和演算が行われると共に、第１誤り検出符号Ｅと多重化した第１誤り検出符号Ｅ´との論理和演算との間で対応するビットごとに論理和演算を行う（ステップＧ４）。例えば図２１において上側のメインデータＤ０，０Ｆ〜Ｄ０，７Ｆと、その直ぐ下側の多重化したメインデータＤ０，０Ｆ´〜Ｄ０，７Ｆ´との間で対応するビットごとに論理和演算を行う。尚、同図では、説明の便宜上、メインデータＤ０，０Ｒ〜Ｄ０，７Ｒ及びＤ０，０Ｒ´〜Ｄ０，７Ｒ´を併せて図示している。同図の網掛部分で示すように、メインデータＤ０，２、Ｄ０，６の夫々のビット対Ｆ，Ｒと、多重化したメインデータＤ０，３、Ｄ０，５の夫々のビット対Ｆ´，Ｒ´とが００となるデータエラーが生じていても、同じビット位置に正しいデータが存在すれば、そのビットの論理和演算の結果、データエラーを修復したビット列を得ることができる。
If the RW
ステップＧ４の誤り訂正処理の後、ＲＷ側制御部１８は、メインデータＤ０，０Ｆ〜Ｄ０，７Ｆについて、ビットごとにメインデータＤ０，０Ｒ〜Ｄ０，７Ｒとの論理和演算を行い、演算結果が０となるビット対Ｆ，Ｒが３つ以上有るか、或は演算結果が全て１かを判断する（ステップＧ５）。ここで、前記ビット列に１つ２つの誤りが含まれていても（ＮＯ）、前記代入データと第１誤り検出符号とをもとに誤りが非検出となるまで誤り検出処理を行うことで、誤りは訂正される。
After the error correction processing in step G4, the RW
この０バイト目誤り訂正を終え、或は前記ステップＧ５でＹＥＳと判断された場合、７バイト目までの処理を終えていないことから（ステップＧ７：ＹＥＳ）、前記カウンタＮをインクリメントして（ステップＧ８）、１バイト目のメインデータＤ１，０Ｆ〜Ｄ１，７Ｆについて、多重化したメインデータＤ１，０Ｆ´〜Ｄ１，７Ｆ´との間で対応するビットごとに論理和演算を行う（ステップＧ４）。そして、その論理和演算から得られたビット列について、上記と同様に２ビット（或は１ビット）の誤りがあれば、代入データを順次代入して誤りを訂正する処理を行う（ステップＧ５，Ｇ６）。こうして、ステップＧ４〜Ｇ８が繰り返し実行されることにより、１バイト目以降のメインデータＤについても１バイトずつ誤り検出処理と誤り訂正処理とが行われ、７バイト目の誤り訂正を終えることにより（ステップＧ７：ＮＯ）、図１６のステップＥ５に移行する。ステップＥ５において、ＲＷ側制御部１８は、タグ側メモリ部６ｃから読込んだ全てのデータについて、上記の誤り訂正処理によりデータエラーが解消されたと判断すると（ＹＥＳ）、その誤りの無いデータをタグ側メモリ部６ｃに書込んで（図１３のステップＢ５にリターン）、処理を終了する。
If this error correction for the 0th byte is completed, or if YES is determined in step G5, the process up to the 7th byte has not been completed (step G7: YES), so the counter N is incremented (step S7). G8) For the main data D1,0F to D1,7F of the first byte, a logical OR operation is performed for each bit corresponding to the multiplexed main data D1,0F 'to D1,7F' (step G4). . If there is a 2-bit (or 1-bit) error in the bit string obtained from the logical sum operation as described above, processing for correcting the error by sequentially substituting the substitution data is performed (steps G5 and G6). ). Thus, by repeatedly executing steps G4 to G8, error detection processing and error correction processing are performed for each byte of main data D after the first byte, and error correction for the seventh byte is completed ( Step G7: NO), the process proceeds to step E5 in FIG. In step E5, when the RW
上記の多重化に係る誤り訂正処理の後、未だデータにエラーが含まれる場合には（ステップＥ５：ＮＯ）、パリティ符号Ｐが付加されているか否かを判断する（ステップＥ６）。パリティ符号Ｐが付加されている場合には（ＹＥＳ）、そのパリティ符号Ｐに係る訂正処理が行われる（ステップＥ７、図１９のステップＨ１〜Ｈ８）。即ち、ＲＷ側制御部１８は、ビット数をカウントするためのカウンタＭをゼロクリアして（ステップＨ１）、訂正の対象となるアドレスのデータ、例えばメインデータＤ０，０Ｆ〜Ｄ０，７Ｆについて誤りを訂正する。具体的には、図９（ｂ）の破線で囲うように、メインデータＤ０，０Ｆの示す値０は、隣のデータＤ０，１Ｆの示す値１との関係上、奇数パリティ検査（パリティビットＰ０，０）により、誤りが無いと判断される（ステップＨ２：ＮＯ）。この０ビット目に続いて、１ビット目の処理を行うべくカウンタＭをインクリメントし（ステップＨ３、Ｈ４）、メインデータＤ０，１Ｆについても上記と同様に奇数パリティ検査を行う（ステップＨ２）。こうして、ステップＨ１〜Ｈ４が繰り返し実行される過程において、奇数パリティ検査に基づきメインデータＤ０，６Ｆに誤りが有ると判断されると（ステップＨ２：ＹＥＳ、図９（ｂ）参照）、左データたるＤ０，６Ｆと左パリティたるＰ０，５とに誤りが有るか否かが判断される（ステップＨ５）。両者Ｄ０，６Ｆ、Ｐ０，５に誤りがなければそのパリティビットＰ０，５をもとにＤ０，６Ｆの値が訂正される（ステップＨ６）。この点、左データＤ０，６や左パリティＰ０，５の何れかに誤りが存する場合でも（ステップＨ５：ＮＯ）、右データたるＤ０，７Ｆと右パリティたるＰ０，６とに誤りが無ければ（ステップＨ７：ＮＯ）、そのパリティビットＰ０，６をもとにＤ０，６Ｆの値を訂正することができる（ステップＨ８）。こうして、７バイト目まで訂正の対象となるアドレスの処理を終えることにより（ステップＨ３：ＮＯ）、図１６のステップＥ８に移行する。ステップＥ８において、ＲＷ側制御部１８は、タグ側メモリ部６ｃから読込んだ全てのデータについて、上記の誤り訂正処理によりデータエラーが解消されたと判断すると（ＹＥＳ）、その誤りの無いデータをタグ側メモリ部６ｃに書込んで（図１３のステップＢ５にリターン）、処理を終了する。
If an error is still included in the data after the above error correction processing related to multiplexing (step E5: NO), it is determined whether or not a parity code P is added (step E6). When the parity code P is added (YES), the correction process related to the parity code P is performed (step E7, steps H1 to H8 in FIG. 19). That is, the RW-
上記のパリティ符号に係る誤り訂正処理の後、未だデータにエラーが含まれる場合には（ステップＥ８：ＮＯ）、第２誤り検出符号Ｆ，Ｇが付加されているか否かを判断する（ステップＥ９）。第２誤り検出符号Ｆ，Ｇが付加されている場合には（ＹＥＳ）、その第２誤り検出符号Ｆ，Ｇに係る誤り訂正処理が行われる（ステップＥ１０、図２０のステップＩ１〜Ｉ１１）。この誤り訂正処理では、先ず、ビット数をカウントするためのカウンタＭがゼロクリアされ（ステップＩ１）、訂正の対象となるデータについて、同じビット位置の列ごとに誤りを検出する処理が行われる。具体的には例えば、メインデータＤ０，０Ｆ〜Ｄ７，０Ｆの列（図６参照）について、ビット対をなすＤ０，０Ｒ〜Ｄ７，０Ｒの列とビットごとの論理和演算を行い、３ビット以上の誤りが有るか或は誤りが無いかを判断する（ステップＩ２）。何れの条件も満たさない場合つまり２ビット若しくは１ビットの誤りがあれば（ＮＯ）、その誤りが検出されたメインデータＤ０，０〜Ｄ７，０のビット対Ｆ，Ｒに、前記代入データを順次代入して第２誤り検出符号Ｆ０，０Ｆ〜Ｆ３，０Ｆ、Ｅ０，０Ｒ〜Ｅ３，０Ｒをもとに誤りを訂正する処理を行う（ステップＩ３：第２誤り訂正処理）。 After the error correction process related to the parity code, if the data still contains an error (step E8: NO), it is determined whether or not the second error detection codes F and G are added (step E9). ). When the second error detection codes F and G are added (YES), the error correction processing related to the second error detection codes F and G is performed (step E10, steps I1 to I11 in FIG. 20). In this error correction processing, first, the counter M for counting the number of bits is cleared to zero (step I1), and processing for detecting an error for each column at the same bit position is performed on the data to be corrected. Specifically, for example, for the column of the main data D0, 0F to D7, 0F (see FIG. 6), the bitwise OR operation is performed for each bit of the column of D0, 0R to D7, 0R forming a bit pair, and 3 bits or more It is determined whether there is an error or no error (step I2). If none of the conditions is satisfied, that is, if there is a 2-bit or 1-bit error (NO), the substitution data is sequentially applied to the bit pairs F, R of the main data D0, 0-D7, 0 where the error is detected. Substitution is performed and error correction processing is performed based on the second error detection codes F0, 0F to F3, 0F, E0, 0R to E3, and 0R (step I3: second error correction processing).
０ビット目の誤り訂正を終え、或は前記ステップＩ２でＹＥＳと判断された場合、１１ビット目までの処理を終えていないことから（ステップＩ４：ＹＥＳ）、前記カウンタＭをインクリメントして（ステップＩ５）、１ビット目以降のメインデータＤについても同じビット位置の列ごとに、ビット対Ｆ，Ｒに基づく誤り検出処理と（ステップＩ２）、代入データと第２誤り検出符号Ｆとに基づく誤り訂正処理を行う（ステップＩ３）。こうして、ステップＩ２〜Ｉ５を繰り返し実行し、８ビット目（実際には上位のビット）以降は、第１誤り検出符号Ｅについて、同じビット位置の列ごとにビット対Ｆ，Ｒに基づく誤り検出処理と（ステップＩ２）、代入データと第２誤り検出符号Ｇとに基づく誤り訂正処理を行う（ステップＩ３）。 If error correction for the 0th bit is completed or if YES is determined in the step I2, the processing up to the 11th bit is not completed (step I4: YES), so the counter M is incremented (step 1). I5) For the main data D after the first bit, for each column at the same bit position, an error detection process based on the bit pairs F and R (step I2) and an error based on the substitution data and the second error detection code F Correction processing is performed (step I3). In this way, steps I2 to I5 are repeatedly executed, and the error detection processing based on the bit pair F and R for each column at the same bit position for the first error detection code E after the 8th bit (actually the upper bits). (Step I2), error correction processing based on the substitution data and the second error detection code G is performed (Step I3).
そして、１１ビット目の誤り訂正を終えると（ステップＩ４：ＮＯ）、バイト数をカウントするためのカウンタＮをゼロクリアして（ステップＩ６）、今度は、アドレスごとに、ビット対Ｆ，Ｒに基づく誤り検出処理と（ステップＩ７）、前記代入データと第１誤り検出符号Ｅとに基づく誤り訂正処理を行う（ステップＩ８）。この０バイト目の処理を終えると、７バイト目までの訂正処理を行うべく（ステップＩ９：ＹＥＳ）、前記カウンタＮをインクリメントして（ステップＩ１０）、ステップＩ７にリターンする。そして、１バイト目以降のメインデータＤについてもアドレスごとに、ビット対Ｆ，Ｒに基づく誤り検出処理と（ステップＩ７）、代入データと第１誤り検出符号Ｅとに基づく誤り訂正処理を行う（ステップＩ８）。こうして、ＲＷ側制御部１８は、ステップＩ７〜Ｉ１０を繰り返し実行し、７ビット目の誤り訂正を終えると（ステップＩ９：ＮＯ）、全てのデータについてエラーが解消されたか否かを判断する（ステップＩ１１）。ここで、エラーが解消されていなければステップＩ１にリターンし（ＮＯ）、エラーが解消されていれば（ＹＥＳ）、その誤りの無いデータをタグ側メモリ部６ｃに書込んで（図１３のステップＢ５にリターン）、処理を終了する。
When the error correction for the 11th bit is completed (step I4: NO), the counter N for counting the number of bytes is cleared to zero (step I6), and this time, based on the bit pair F and R for each address. Error detection processing (step I7) and error correction processing based on the substitution data and the first error detection code E are performed (step I8). When the processing of the 0th byte is completed, the counter N is incremented (step I10) to perform correction processing up to the 7th byte (step I9: YES), and the process returns to step I7. For the main data D after the first byte, error detection processing based on the bit pair F and R is performed for each address (step I7), and error correction processing based on the substitution data and the first error detection code E is performed (step S7). Step I8). In this way, the RW
上記した一連の誤り訂正処理（ステップＥ１〜Ｅ１０）、特にはステップＥ１０（ステップＩ１〜Ｉ１０）では、そのステップＩ１〜Ｉ５における同じビット位置の列ごとの誤り訂正処理と、ステップＩ７〜Ｉ１０におけるアドレスことの誤り訂正処理とが夫々繰り返し実行されため、データエラーをより確実に解消することができる。即ち、例えばメインデータＤ０，０〜Ｄ７，７の各アドレス或は同じビット位置の列に、３ビット以上のバーストエラーが複数箇所に発生していたとする。この場合でも、前記ビット対をもとに当該エラーを確実に検出し、前記代入データと第１及び第２誤り検出符号Ｅ及びＦ，Ｇとに基づく誤り訂正処理を、アドレスごとに或は同じビット位置の列ごとに繰り返し実行することで、一部のデータが修復されれば、そのデータをもとに他のデータについても連鎖的に修復される。こうして、所謂訂正なだれが発生することで、タグ側メモリ部６ｃに前述したバーストエラーやランダムエラーが発生した第３段階の状態にあっても、その全てのエラーを訂正することが可能となるのである。 In the above-described series of error correction processes (steps E1 to E10), in particular, step E10 (steps I1 to I10), error correction processes for each column at the same bit position in steps I1 to I5, and addresses in steps I7 to I10 Since the error correction process is repeatedly executed, the data error can be more reliably eliminated. That is, for example, it is assumed that burst errors of 3 bits or more have occurred at a plurality of locations in each address of the main data D0,0 to D7,7 or a column of the same bit position. Even in this case, the error is reliably detected based on the bit pair, and error correction processing based on the substitution data and the first and second error detection codes E, F, and G is performed for each address or the same. By executing repeatedly for each column of bit positions, if some data is restored, other data is also restored in a chain manner based on that data. As a result of the so-called correction avalanche, all errors can be corrected even in the third stage where the burst error or random error described above has occurred in the tag-side memory unit 6c. is there.
以上説明したように、データ管理システム１１において、前記冗長データは、データの各ビットが示す０，１の値の何れか一方を０１、他方を１０とするビット対Ｆ，Ｒとして符号化したデータを含み、ＲＷ側制御部１８は、前記誤り検出処理において、タグ側メモリ部６ｃから読出したデータについてビット対をなす双方のビットの値が０であれば当該ビット対に誤りが有ると判断する。これによれば、例えば透過放射線によりタグ側メモリ部６ｃのメモリセルにおいてデータが"１"から"０"に片方向へ変化するデータエラーが生じる状況にあっても、ＲＷ側制御部１８によって、ビット対Ｆ，Ｒをなす双方のビットが値０であれば、当該ビット対により表現されたデータが誤りであると判定できる。従って、ビット対Ｆ，Ｒをもとにデータエラーを確実且つ簡単に検出することができる。従って、放射線に晒される特殊環境でデータエラーの発生を防止し且つ正常に機能させることが可能なデータ管理システム１１を提供することができる。
As described above, in the
また、ＲＷ側制御部１８は、前記の片方向へ変化するデータエラーが生じる状況にあっても、ビット対Ｆ，Ｒをなす双方のビットの論理和演算を行い、その演算結果が１であれば前記ビット対に誤りが無く、当該演算結果が０であれば前記ビットに誤りがあると判断する。即ち、ビット対Ｆ，Ｒは０１又は１０として生成され、何れもＦ，Ｒの論理和をとれば必ず１となるが、データエラーが発生すると００になり、その論理和をとれば０となる。従って、ＲＷ側制御部１８によって、タグ側メモリ部６ｃに記憶されたデータのエラーを簡単に特定し且つ確実に検出することができ、その処理速度を高めることができる。
Further, the RW
しかも、前記ビット対Ｆ，Ｒのうち一方のビットＦと他方のビットＲは、タグ側メモリ部６ｃにおいて相互に異なるアドレスの同じビット位置に記憶されるため、一層、処理速度を高めることができる。
In addition, one bit F and the other bit R of the bit pairs F and R are stored in the same bit position at different addresses in the tag
前記冗長データは、１バイトのデータごとに生成される第１誤り検出符号Ｅと、前記データの同じビット位置ごとに生成される第２誤り検出符号Ｆ，Ｇとのうち、少なくとも何れかの誤り検出符号を含む。従って、ＲＷ側制御部１８は、前記ビット対Ｆ，Ｒに基づく誤り検出のみならず、第１及び第２誤り検出符号Ｅ及びＦ，Ｇに基づく誤り検出を行うことができ、誤りをより確実に検出することができると共に誤り訂正処理による訂正確率を高めることができる。
The redundant data includes at least one error of a first error detection code E generated for each byte of data and second error detection codes F and G generated for the same bit position of the data. Includes detection code. Therefore, the RW
ＲＷ側制御部１８は、前記ビット対Ｆ，Ｒをなす双方のビットの論理和演算に基づき誤りが検出されると、その誤りが検出されたビット対Ｆ，Ｒにデータ０，１（これらは前記代入データ）を代入して前記誤り検出符号をもとに誤り検出処理を行い、誤りが非検出となるまで誤り訂正処理を行う。従って例えば、データエラーが発生しているビット対Ｆ，Ｒが２組（この組数をｘとする）あるとき、当該２組のビット対Ｆ，Ｒに対する代入データの代入パターンは計４通り（つまり２x）存在する。よって、その代入データをもとにデータエラーを確実に修復することができる。
When an error is detected based on the logical OR operation of both bits forming the bit pair F and R, the RW
ＲＷ側制御部１８は、前記ビット対Ｆ，Ｒをなす双方のビットの論理和演算に基づき誤りが検出されると、誤りが検出されたアドレスごとに前記代入データと前記第１誤り検出符号Ｅとをもとに誤りが非検出となるまで誤り訂正処理を行う第１誤り訂正処理と、同じビット位置の列ごとに前記代入データと前記第２誤り検出符号Ｆ，Ｇとをもとに誤りが非検出となるまで誤り訂正処理を行う第２誤り訂正処理とを実行する。これによれば、例えば第１誤り訂正処理と第２誤り訂正処理とを繰り返し実行することで、一部のデータが修復されれば、そのデータをもとに他のデータについても連鎖的に修復することができる。よって、タグ側メモリ部６ｃに前述したバーストエラーやランダムエラーが発生した第３段階の状態にあっても、その全てのエラーを訂正できる確率を高めることができる。
When an error is detected based on a logical sum operation of both bits constituting the bit pair F and R, the RW
ＲＷ側制御部１８は、タグ側メモリ部６ｃにデータを書込む際、そのデータを書込むアドレス以外の全てのアドレスのデータを読出して、前記冗長データをもとに誤り検出処理と誤り訂正処理とを行う（前記ステップＢ１〜Ｂ４）。これによれば、タグ側メモリ部６ｃにデータを書込む度に、当該メモリ部６ｃの全てのアドレスのデータについて誤りの無いデータを作成することができる。また、当該データエラーが無くても、全てのデータの読出すことにより各メモリセルの電荷の再チャージ、つまりリフレッシュを行うことができ、放射線照射によりフローティングゲート中の電子が失われていたとしても、前記第１段階にある損傷を修復することができる。
When writing data to the tag
ＲＷ側制御部１８は、前記読出したデータについて誤り訂正処理を行った場合は、訂正したデータを前記不揮発性記憶手段に書込むことから（前記ステップＢ５）、タグ側メモリ部６ｃにデータを書込む度に、当該メモリ部６ｃの全てのアドレスのデータについて、誤りを訂正する機会を設けることができる。
When the error correction processing is performed on the read data, the RW
タグ側メモリ部６ｃには、複数の異なる領域に同じデータが書込まれてデータが多重化されており、ＲＷ側制御部１８は、多重化された複数のデータの同一ビット間で、想定されるデータの誤りパターンに応じて論理演算を行い、その演算により得られたビット列について、前記冗長データをもとに誤り検出処理を行った結果、誤りが検出されなければ、当該ビット列のデータが正しいデータであると判断する。
In the tag
これによれば、１バイトのデータのあるビットにデータエラーが生じていても、多重化した他方のデータの対応するビットに正しいデータが存在すれば、当該ビットとの論理和演算の結果、そのビット位置のデータについてエラーを確実に修復することができる。また、前記ビット列について冗長データをもとに誤りが無いことを判断することができ、データ管理システム１１の信頼性をより高めることができる。尚、透過放射線等により"０"から"１"の片方向の変化が生じる場合には、前記論理和演算に代えて論理積演算を行うことにより、上記と同様にエラーを修復することができる。
According to this, even if a data error occurs in a certain bit of 1-byte data, if there is correct data in the corresponding bit of the other multiplexed data, the result of the OR operation with the bit is An error can be reliably corrected for the data at the bit position. Further, it can be determined that there is no error in the bit string based on the redundant data, and the reliability of the
ＲＷ側制御部１８は、前記ビット対Ｆ，Ｒと誤り検出符号Ｅ、Ｆ，Ｇとをもとに誤り検出処理及び誤り訂正処理を行い、その訂正処理後のデータに誤りが有ると、多重化された複数のデータ間で対応するビットごとに論理和演算を行う。これによれば、上記の効果に加え、複数種の冗長データＲ，Ｅ，Ｆ，Ｇ，Ｆ´，Ｒ´を用いた重畳的な誤り訂正処理により、訂正確率を一層高めることができる。
The RW
前記冗長データは、データを構成する各ビットに対して、隣り合うビットとの組み合わせについて付加されたパリティ符号Ｐを含み、（ここも「ビット対」は止めた方が良いのでは）ＲＷ側制御部１８は、誤り訂正処理において、前記隣り合うビットのうち誤りが無いビットのデータとパリティ符号Ｐとをもとにビットの誤りを訂正する。これによれば、パリティ符号Ｐは、前記隣り合うビットの組み合わせに対応して付加されたものであるから、前記冗長データＲ，Ｅ，Ｆ，Ｇ，Ｆ´，Ｒ´に基づく訂正処理とは異なる訂正処理を行うことができ、より訂正確率を高めることができる。
The redundant data includes a parity code P added with respect to each bit constituting the data in combination with adjacent bits, and it is preferable to stop the “bit pair”. In the error correction process, the
ＲＷ側制御部１８は、タグ側メモリ部６ｃからデータを読出す場合、同じアドレスについて連続して少なくとも２度同じデータを読出すまで、繰り返しデータを読出す。例えば、上記のように通信の際、例えばＲＦＩＤタグ１０Ｃのアンテナ２ｃに照射された放射線によりデータが化ける可能性があるが、連続して少なくとも２度同じデータを読出すまで繰り返しデータを取得することで、タグリーダ／ライタ１２Ａ側からのデータ読出し時における化けを確実に防止することができる。
When reading data from the tag
上記実施形態では、ハンディ型タグリーダ／ライタ１２Ａを用いてデータを書込む際に、データの読出し処理から訂正データの書込み処理まで（ステップＢ１〜Ｂ５）を行うこととしたが、例えば据置型タグリーダ／ライタ１２Ｂを用いて、予め設定された所定時間毎にタグ側メモリ部６ｃからデータを読出すようにしてもよい。ここで、前記所定時間は、放射線量としての放射線強度やその照射期間に応じて設定されるものであり、その放射線環境の下、タグ側メモリ部６ｃにおいて放射線照射等によりデータ破壊に至る時間よりも短い時間に設定する。そして、放射線量は、放射線源からの距離の２乗に反比例することから、例えばＲＦＩＤタグ１０Ｃが放射線源の近くで用いられる場合には、前記パソコン１４等の上位装置から比較的短い時間毎（例えば数分ごと）に指示が与えられることに基づき、タグリーダ／ライタ１２Ｂの制御部１８によって、ステップＢ１〜Ｂ５を実行するようにしてもよい。
In the above embodiment, when data is written using the handy tag reader /
尚、高温環境の下でも、放射線環境と同様に、前記の片方向へ変化するデータエラーが生じる虞がある。従って、データエラーに至るメモリ部６ａ，６ｃの温度特性等により、前記所定時間を適宜設定してステップＢ１〜Ｂ５を実行することで、上記と同様の効果を得ることができる。
Note that, even in a high temperature environment, there is a possibility that a data error changing in one direction may occur as in the radiation environment. Therefore, the same effects as described above can be obtained by appropriately setting the predetermined time according to the temperature characteristics of the
この点、アクティブ型のＲＦＩＤタグ１０Ａでも同様に、自身が有するメモリ部６ａについて制御部５ａが主体となり、前記所定時間毎に、若しくは他に優先する処理の無い時に、ステップＢ１〜Ｂ５を実行するようにしてもよい。即ち、前述したように、ＲＦＩＤタグ１０Ａのメモリ部６ａには、タグリーダ／ライタ１２のメモリ部１９と同様の制御プログラムや誤り訂正プログラム等が記憶されると共に、タグ側メモリ部６ｃと同様の冗長データが記憶されている。従って、ＲＦＩＤタグ１０Ａにおいて、制御部５ａによりメモリ部６ａから読出したデータについてその冗長データをもとに誤り検出処理を行い、その検出処理において誤りが検出された場合には誤り訂正処理を行うことができる。
In this regard, similarly to the
また、アクティブ型のＲＦＩＤタグ１０Ａにおいて、制御部５ａは、タグリーダ／ライタ１２から前記無線通信手段を介して書込み用データを受信した際、その受信したデータから前記冗長データを生成して前記データと共にメモリ部６ａに書込むようにする。そして、タグリーダ／ライタ１２へ前記無線通信手段を介してデータを送信する際、その送信するデータに付された冗長データをもとに誤り検出処理と誤り訂正処理とを行うことにより、誤りの無いデータを送信するようにしてもよい。つまり、アクティブ型のＲＦＩＤタグ１０Ａであれば、上記したタグリーダ／ライタ１２Ｂと同様の処理を行うことができることから、自身のメモリ部６ａに記憶されるデータ関して冗長データを生成し、或はステップＢ１〜Ｂ５を実行する等してデータを管理することができる。
In the
ＲＦＩＤタグ１０Ａ〜１０Ｃは、何れもハンディ型或は据置型タグリーダ／ライタ１２Ａ，１２Ｂ（外部の電子機器）に対するスレーブとして構成されている。従って、上記データ管理システム１１の下、ＲＦＩＤタグ１０Ａ〜１０Ｃの信頼性を高めることができる。
Each of the RFID tags 10A to 10C is configured as a slave to a handy type or stationary type tag reader /
タグリーダ／ライタ１２Ａ，１２Ｂは、ＲＦＩＤタグ１０Ａ〜１０Ｃの何れかのマスタ（電子機器）として構成されていることから、タグリーダ／ライタ１２Ａ，１２Ｂを用いて上記データ管理システム１１の信頼性を高めることができる。
Since the tag reader /
図２２〜図３０は、第２〜第７実施形態を示すものであり、第１実施形態と同一部分には同一符号を付す等して説明を省略し、以下異なる点につき説明する。
＜第２実施形態＞
図２２は、本発明の第２実施形態を示す図２１相当図である。
22 to 30 show the second to seventh embodiments. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof will be omitted, and different points will be described below.
Second Embodiment
FIG. 22 is a view corresponding to FIG. 21 showing a second embodiment of the present invention.
多重化データ記憶領域２２４には、例えば、メインデータＤ０，０〜Ｄ７，７のビット対Ｆ´，Ｒ´と同じデータＦ´´，Ｒ´´が書込まれることにより、メインデータＤ０，０〜Ｄ７，７が三重化されている（図２２参照）。従って、前記多重化に係る訂正処理における論理和演算（図１８のステップＧ４）では、本来のメインデータＤと、多重化したメインデータＤ´とＤ´´との間で対応するビットごとに論理和演算が行われる。即ち、図２２の網掛部分で示すように、例えばメインデータＤ０，１、Ｄ０，２、Ｄ０，６については、三重化による３組のビット対Ｆ，Ｒ、Ｆ´，Ｒ´、Ｆ´´，Ｒ´´のうち、値が００となるデータエラーが生じたビット対が２組ずつ含まれている。このような場合でも、同じビット位置に正しいデータが１つでも存在すれば、そのビットの論理和演算の結果、データエラーを修復したビット列を得ることができる。
For example, the same data F ″ and R ″ as the bit pairs F ′ and R ′ of the main data D0,0 to D7,7 are written in the multiplexed
本実施形態と異なり、上記３組のビット対Ｆ，Ｒ、Ｆ´，Ｒ´、Ｆ´´，Ｒ´´のビット対について多数決に基づきビットごとに誤り訂正をすると、前記第３段階のデータエラーについては、誤りが過半数となって間違った訂正を行う虞がある。これに対し、本実施形態のように論理和演算をもとに誤り訂正を行うことで、同じビット位置に正しいデータが１つでも存在すれば、そのビットに対応する他の２組のビット対のデータエラーを完全に修復することができる。従って、データ管理システム１１の信頼性をより高めることができる。尚、多重化は、二重化や三重化に限定されるものではなく、四重化以上のデータを冗長データとして含むようにしてもよい。
Unlike the present embodiment, if error correction is performed for each bit based on the majority of the bit pairs of the above three sets of bit pairs F, R, F ′, R ′, F ″, R ″, the data of the third stage As for errors, there is a risk that errors will be corrected by a majority. On the other hand, by performing error correction based on the logical sum operation as in the present embodiment, if even one correct data exists at the same bit position, the other two pairs of bit pairs corresponding to the bit. Data errors can be completely repaired. Therefore, the reliability of the
＜第３実施形態＞
図２３は、本発明の第３実施形態を示す図１０（ｂ）相当図である。
前述したように、ＲＷ側制御部１８は、タグ側メモリ部６ｃから読出したメインデータＤ及び第１誤り検出符号Ｅの各ビット対Ｆ，Ｒについて、一方のビットＦと他方のビットＲとの論理和演算を行う（前記ステップＢ２）。そして、本実施形態では、前記ステップＳ３でビット対Ｆ，Ｒに誤りが有ると判断された場合（ＹＥＳ）、前記ステップＳ４に代えて、以下のステップを実行する。
<Third Embodiment>
FIG. 23 is a view corresponding to FIG. 10 (b) showing a third embodiment of the present invention.
As described above, the RW-
即ち、図示は省略するが、メインデータＤのビット対Ｆ，Ｒに誤りが無く、且つ誤り検出符号（例えば第１誤り検出符号Ｅ）のビット対Ｆ，Ｒの誤りか否かを判断する。そして、メインデータＤのビット対Ｆ，Ｒに誤りがあれば前記ステップＢ４へ移行する一方、第１誤り検出符号Ｅのビット対Ｆ，Ｒにのみ誤りが発生していれば（図２３参照）、誤りのないメインデータＤのビット対Ｆ，Ｒをもとに、アドレスごとに新たに第１誤り検出符号を生成する。これにより、第１誤り検出符号Ｅのビット対Ｆ，Ｒの誤りを訂正することができ、その訂正データをタグ側メモリ部６ｃに書込むのである（前記ステップＢ５へ移行）。
That is, although not shown, it is determined whether or not there is no error in the bit pair F and R of the main data D and the error of the bit pair F and R of the error detection code (for example, the first error detection code E). If there is an error in the bit pair F, R of the main data D, the process proceeds to step B4. On the other hand, if an error occurs only in the bit pair F, R of the first error detection code E (see FIG. 23). A first error detection code is newly generated for each address based on the bit pair F and R of the main data D having no error. As a result, the error of the bit pair F and R of the first error detection code E can be corrected, and the corrected data is written in the tag
ここで、図２３の網掛部分で示すように、メインデータＤのビット対Ｆ，Ｒに誤りが無く、且つ第１誤り検出符号Ｅ０，０、Ｅ０，２のビット対Ｆ，Ｒにのみ誤りが発生するケースも生じ得る。この点、上記したように、第１誤り検出符号Ｅもビット対Ｆ，Ｒとして符号化されていることから（誤り検出符号用のビット対）、そのビットＦ，Ｒの論理和演算を行うことにより、第１誤り検出符号Ｅにおける誤り検出を確実に行うことができ、誤りの無いメインデータＤのビット対Ｆ，Ｒをもとに、誤り訂正処理を確実に行うことができるのである。尚、第２誤り検出符号Ｆ，Ｇもビット対Ｆ，Ｒとして符号化してもよい。 Here, as shown by the shaded portion in FIG. 23, there is no error in the bit pair F, R of the main data D, and there is an error only in the bit pair F, R of the first error detection code E0, 0, E0, 2. Some cases may occur. In this regard, as described above, since the first error detection code E is also encoded as the bit pair F and R (bit pair for the error detection code), the logical sum operation of the bits F and R is performed. Thus, error detection in the first error detection code E can be reliably performed, and error correction processing can be reliably performed based on the bit pair F and R of the main data D without error. The second error detection codes F and G may also be encoded as bit pairs F and R.
＜第４実施形態＞
図２４は、本発明の第４実施形態を示す図２３相当図である。
第１実施形態の誤り訂正処理、例えば図１７に示すフローチャート（ステップＦ１〜Ｆ５）では、メインデータＤをその訂正の対象として、１バイトごとに代入データをもとに誤りを訂正する例を説明した。この点、図２４に示すように、メインデータＤ０，３のビット対Ｆ，Ｒと、第１誤り検出符号Ｅ０，２のビット対Ｆ，Ｒとに、夫々誤りが発生するケースも生じ得る。このような場合でも、ビット対Ｆ，Ｒの誤りが２つ以内であれば、該当するメインデータＤ０，３及び第１誤り検出符号Ｅ０，２の夫々のビット対Ｆ，Ｒに代入データを順次代入して、第１誤り検出符号Ｅ０，０Ｆ〜Ｅ０，３Ｒをもとに誤り検出処理を行い、誤りが非検出となるまで誤り訂正を行うことができる。つまり、誤り訂正処理は、その訂正の対象となる範囲（アドレスやビット位置）について、データの誤りパターン等に応じて適宜設定すればよい。
<Fourth embodiment>
FIG. 24 is a view corresponding to FIG. 23 showing the fourth embodiment of the present invention.
In the error correction processing of the first embodiment, for example, in the flowchart (steps F1 to F5) shown in FIG. 17, an example of correcting an error based on substitution data for each byte with the main data D as the correction target will be described. did. In this regard, as shown in FIG. 24, there may be cases where errors occur in the bit pair F, R of the main data D0, 3 and the bit pair F, R of the first error detection code E0, E2, respectively. Even in such a case, if the error of the bit pair F, R is within two, the substitution data is sequentially applied to the corresponding bit pairs F, R of the main data D0, 3 and the first error detection code E0, 2. Substituting and performing error detection processing based on the first error detection codes E0, 0F to E0, 3R, error correction can be performed until no error is detected. That is, the error correction process may be appropriately set according to the data error pattern or the like for the range (address or bit position) to be corrected.
＜第５実施形態＞
図２５は、本発明の第５実施形態を示すものであり、ハンディ型タグリーダ／ライタ１２Ａを用いてＲＦＩＤタグ１０Ｃから前記ＩＤデータを取得する際の処理内容を示すフローチャートである。
<Fifth Embodiment>
FIG. 25 shows a fifth embodiment of the present invention and is a flowchart showing the processing contents when acquiring the ID data from the
タグリーダ／ライタ１２Ａは、その交信領域に存在する複数のＲＦＩＤタグ１０Ｃを識別する同時読取り処理が可能に構成されている。第５実施形態では、前述した設備２４において搬入・搬出される複数の物品２４ｂに夫々貼付されたＲＦＩＤタグ１０Ｃの同時読取りを例とする。また、ＩＤデータは、前述したように前記ＴＩＤ記憶領域２００（図５参照）に書換え不能に記憶される一方、ＩＤデータの冗長データが、前記冗長領域２２０における専用の領域（ＩＤデータ用の冗長領域）に記憶されている。このＩＤデータ用の冗長データは、ＩＤデータの各ビットが示す１，０の値の何れか一方を０１、他方を１０として符号化したビット対のうち、他方のビットＲ（つまり図７中、［ＩＤ］ＤＲで示す反転データＤＲ）を含む。また、冗長データは、例えばＩＤデータの反転データＤＲの誤りを訂正するための第１誤り検出符号（図７中、［ＩＤ］ＥＲで示す）を含む。そして、複数のＲＦＩＤタグ１０Ｃの同時読取りに際し、ＲＷ側制御部１８は、各ＲＦＩＤタグ１０Ｃにおけるタグ側メモリ部６ｃのＴＩＤ記憶領域２００からＩＤデータを夫々読出す（ステップＪ１）。尚、以下では１つのＲＦＩＤタグ１０Ｃに着目して説明するが、実際には、各ＲＦＩＤタグ１０ＣについてステップＪ１〜Ｊ６が夫々実行される。
The tag reader /
ＲＷ側制御部１８は、前記ステップＪ１の後、タグ側メモリ部６ｃの前記の冗長領域からＩＤデータの反転データＤＲと第１誤り検出符号ＥＲとを読出して（ステップＪ２）、ＩＤデータと反転データＤＲとで対応するビットごとの論理和演算を行う。そして、この演算の結果、各ビットが全て１で無い場合には（ステップＪ３：ＹＥＳ）、反転データＤＲに係る訂正処理を行う（ステップＪ４）。この場合、誤りと判断されたビット対Ｒに、０或は１（代入データ）を順次代入し、当該代入データを代入した反転データＤＲについて第１誤り検出符号ＥＲをもとに誤り検出処理を行う。こうして、代入データと第１誤り検出符号ＥＲとをもとに誤りが非検出となるまで誤り訂正処理を行うことで、２ビットまでの誤りについては正しい反転データＤＲを得ることができる。この誤り訂正処理後の反転データＤＲは、タグ側メモリ部６ｃに書込まれ（ステップＪ５）、反転データＤＲを反転させたデータは、タグリーダ／ライタ１２Ａにおいて本来のＩＤデータとして利用され、当該ＩＤデータに基づき各種の処理が開始される（ステップＪ６）。
After step J1, the RW
ステップＪ３で検出されるエラーは、ＴＩＤ記憶領域２００から読み出したＩＤデータに誤りがある場合と、冗長データ領域から読み出したその反転データＤＲ側に誤りがある場合とがある。前者の場合、ユーザはＴＩＤ記憶領域２００を書き換えることができないので、ステップＪ４では反転データＤＲに係る訂正処理を行う。そして以降は、どちらのデータに誤りがあったかに関係なく、ＴＩＤ記憶領域２００から読み出したＩＤデータではなく、反転データＤＲを反転させたデータをＩＤデータとして利用する。
The error detected in step J3 includes a case where there is an error in the ID data read from the
以上のようにＲＷ側制御部１８は、タグ側メモリ部６ｃから読出したＩＤデータについてその冗長データＤＲ、ＥＲをもとに誤り検出処理を行うことから、ＩＤデータについて、第１実施形態と同様の効果を得ることができる。また、ＩＤデータは、ＲＦＩＤタグ１０Ｃにおける他のデータ（例えば製品コード等の識別情報）と関連付けられていることから、冗長データＤＲ、ＥＲをもとに誤り訂正処理を行うことで、誤り訂正処理後のＩＤデータと他のデータとを対応させることができ、各種の処理を支障なく実行することができる。尚、ＩＤデータの冗長データは、ビット対Ｒや第１誤り検出符号ＥＲに限定するものではなく、上記した各種の冗長データをもとに誤り検出処理及び誤り訂正処理を行うことができる。
As described above, the RW-
また、第５実施形態と同様に、以下の第６実施形態以降についても、各種の冗長データをもとに誤り検出処理及び誤り訂正を行うことができることから、前記冗長データに基づく誤り検出処理及び誤り訂正処理について冗長データの符号を省略する等、その詳細な説明を省略する。 Similarly to the fifth embodiment, since the error detection processing and error correction can be performed based on various types of redundant data in the following sixth and subsequent embodiments, error detection processing based on the redundant data and Detailed description of the error correction processing, such as omitting redundant data, is omitted.
＜第６実施形態＞
図２６〜図２８は本発明の第６実施形態を示す。図２６は、図４（ａ）に示すＲＦＩＤタグ１０Ａにおけるメモリ部６ａのマップイメージに示した３種類の誤り訂正プログラムである、主誤り訂正プログラム，副誤り訂正プログラム及び簡易誤り訂正プログラムが、それぞれ誤り訂正を行う対象を示している。主誤り訂正プログラムが誤り訂正を行う対象は、データ領域１０１と、自身を除く一般プログラム領域１０２，副誤り訂正プログラム領域１０４及び簡易誤り訂正プログラム領域１０５であり、副誤り訂正プログラムが誤り訂正を行う対象は、主誤り訂正プログラム領域１０３のみである。
<Sixth Embodiment>
26 to 28 show a sixth embodiment of the present invention. FIG. 26 shows three types of error correction programs shown in the map image of the
主，副誤り訂正プログラムは、全く同じ内容のプログラムであり、スタートアップ時の初期設定において、一方が主，他方が副として動作するように指定されることで、誤り訂正を行う領域（アドレスの範囲）が決定される。主，副誤り訂正プログラムは、上記各実施形態においてデータ領域１０１のデータについて行った誤り検出・誤り訂正と同様の処理を、プログラム領域１０２〜１０５の各プログラムについて行うようになっている。
The main and sub error correction programs have exactly the same contents. In the initial setting at startup, one of the main and sub error correction programs is designated to operate as the main and the other as the sub. ) Is determined. The main and sub error correction programs perform the same processing as the error detection / error correction performed on the data in the
また、簡易誤り訂正プログラムが誤り訂正を行う対象は、主誤り訂正プログラム領域１０３及び副誤り訂正プログラム領域１０４となっている。簡易誤り訂正プログラムは、主又は副誤り訂正プログラムが実行された結果、実行中である自身のプログラムに誤りが検出された場合に起動され、誤りがある方の訂正プログラムにおいて誤りが検出されたアドレスに、誤りが無い方の訂正プログラムにおいて対応するアドレスの内容をコピーすることで修復する。各プログラムは、例えばマルチタスクＯＳ（オペレーティング）上で動作するようになっており、そのマルチタスクＯＳがタスクスイッチングを行うことで各プログラムの実行状態が切り替えられる。
In addition, the objects that the simple error correction program performs error correction are a main error correction program area 103 and a sub error
次に、第６実施形態の作用について図２７及び図２８を参照して説明する。図２７は、主又は副誤り訂正プログラムによる処理内容を示すフローチャートである。タスクスイッチングにより主又は副何れかの誤り訂正プログラムが指定されて起動されると（ステップＫ１）、主，副のそれぞれに応じて、訂正対象とするアドレス領域を取得する（ステップＫ２）。ここでは、訂正対象とする各プログラム領域１０２〜１０５又はデータ領域１０１と、対応する冗長データの領域とを一括して読出す。そして、訂正の対象がデータ領域１０１である場合は（ステップＫ３：ＮＯ）、誤り検出処理を行う（ステップＫ７）。ここで誤りが検出されなければ（ステップＫ８，ＮＯ）、ステップＫ２に戻る。
Next, the effect | action of 6th Embodiment is demonstrated with reference to FIG.27 and FIG.28. FIG. 27 is a flowchart showing the contents of processing by the main or sub error correction program. When either the main or sub error correction program is designated and started by task switching (step K1), an address area to be corrected is acquired according to each of the main and sub (step K2). Here, the
一方、ステップＫ３において訂正の対象がプログラム領域１０１〜１０５の何れかであり（ＹＥＳ）、それが自分自身のプログラム領域でなければ（ステップＫ４：ＮＯ）、訂正を行うため、動作を停止させる必要があるプログラムか否かを判断する（ステップＫ５）。すなわち、主誤り訂正プログラムが動作している場合は一般プログラム又は副誤り訂正プログラムか否か、副誤り訂正プログラムが動作している場合は主誤り訂正プログラムか否かを判断する。これらのプログラムである場合は（ＹＥＳ）、そのプログラムの起動を停止させる（ステップＫ６）。尚、ステップＫ５，Ｋ６の処理は、例えばマルチＣＰＵ等の構成において、複数のプログラムが並行して実行される可能性がある場合に必要な処理であり、シングルＣＰＵにおいてタスクスイッチングを実行する場合には不要である。
On the other hand, if the object of correction is any one of the
そして、ステップＫ７を実行した結果、誤りが検出されると（ステップＫ８：ＹＥＳ）、訂正対象が主又は副誤り訂正プログラムか否かを判断し（ステップＫ９）、訂正対象がデータ領域１０１であれば（ＮＯ）冗長データに基づいて誤り訂正処理を行う（ステップＫ１５）。一方、訂正対象が主又は副誤り訂正プログラムである場合は（ＹＥＳ）、冗長データに基づく通常の訂正処理が可能か否かを判断し（ステップＫ１０）、可能であれば（ＹＥＳ）ステップＫ１５に移行する。尚、各プログラムについて用意する冗長データは、データ領域１０１のデータと同様に、ビット対，パリティ符号，多重化データ，誤り検出符号等であり、誤り検出及び誤り訂正は、データ領域１０１のデータと同様に実行すれば良い。
If an error is detected as a result of executing Step K7 (Step K8: YES), it is determined whether the correction target is a main or sub error correction program (Step K9). (NO) Error correction processing is performed based on the redundant data (step K15). On the other hand, if the correction target is a main or sub error correction program (YES), it is determined whether normal correction processing based on redundant data is possible (step K10). Transition. The redundant data prepared for each program is a bit pair, a parity code, multiplexed data, an error detection code, etc., like the data in the
ステップＫ１０において、主又は副誤り訂正プログラムの通常訂正処理が不能であれば（ＮＯ）、自身のプログラムについて冗長データに基づき誤り検出処理を行う（ステップＫ１１）。そして、誤りが無ければ（ステップＫ１２：ＮＯ）、ステップＫ８で検出された対象プログラムの誤り検出アドレスに、自身のプログラムの対応するアドレスの内容を書き込んでコピーする（ステップＫ１３）。一方、誤りがあれば（ＹＥＳ）、簡易誤り訂正プログラムを起動する（ステップＫ１４）。 If normal correction processing of the main or sub error correction program is not possible in step K10 (NO), error detection processing is performed on its own program based on redundant data (step K11). If there is no error (step K12: NO), the content of the corresponding address of the program is written and copied to the error detection address of the target program detected in step K8 (step K13). On the other hand, if there is an error (YES), a simple error correction program is started (step K14).
図２８は、簡易誤り訂正プログラムの処理内容を示すフローチャートである。先ず、主誤り訂正プログラムについて誤りが生じたアドレスを検出すると（ステップＬ１）、そのアドレスに対応する副誤り訂正プログラムのアドレスの内容を検出する（ステップＬ２）。尚、ステップＬ１におけるアドレスの検出は、例えばステップＫ１２で誤りが検出された場合に、主又は副誤り訂正プログラムが、そのアドレス値を所定の領域に書き込んで記憶させておき、簡易誤り訂正プログラムがその領域を読出すことで行っても良い。また、簡易誤り訂正プログラムが、主誤り訂正プログラムについて冗長データに基づき改めて誤り検出を行っても良い。 FIG. 28 is a flowchart showing the processing contents of the simple error correction program. First, when an address where an error has occurred in the main error correction program is detected (step L1), the contents of the address of the sub error correction program corresponding to the address are detected (step L2). For example, when an error is detected at step K12, the main or sub error correction program writes the address value in a predetermined area and stores it in a predetermined area. You may carry out by reading the area | region. The simple error correction program may perform error detection again based on the redundant data for the main error correction program.
続くステップＬ３において、副誤り訂正プログラムの対応するアドレスの内容に誤りが無ければ（ＮＯ）、当該アドレスの内容を主誤り訂正プログラムの誤りが生じたアドレスにコピーして、主誤り訂正プログラムを修復する（ステップＬ４）。以降のステップＬ５〜Ｌ８については、ステップＫ１２において副誤り訂正プログラム側に誤りが検出された場合に、対応する主誤り訂正プログラムのアドレスの内容によって副誤り訂正プログラムを修復する処理である。ステップＬ３，Ｌ７において、副誤り訂正プログラム，主誤り訂正プログラムに誤りがあった場合は（ＹＥＳ）、相手側のプログラムを修復することができないので処理を終了する。 In the following step L3, if there is no error in the contents of the corresponding address of the sub error correction program (NO), the contents of the address are copied to the address where the error of the main error correction program has occurred, and the main error correction program is restored. (Step L4). The subsequent steps L5 to L8 are processes for repairing the sub error correction program according to the content of the address of the corresponding main error correction program when an error is detected on the sub error correction program side in step K12. In steps L3 and L7, if there is an error in the sub error correction program and the main error correction program (YES), the program on the other side cannot be repaired, and the process ends.
ここで、ＲＦＩＤタグ１０Ａが、放射能や宇宙線等の被曝環境下や高温環境下に配置されている場合には、メモリ部６ａのプログラム領域１０２〜１０５に配置されている各プログラムについても、データ領域１０１に配置されているデータに等しい確率で誤りが発生する。そこで、第６実施形態では、上述のように主，副，簡易誤り訂正プログラムが動作することで、一般プログラムに誤りが生じた場合の訂正・修復を図っている。すなわち、一般プログラム，副及び簡易誤り訂正プログラムに誤りが発生すると、その誤りは主誤り訂正プログラムによって訂正され、主誤り訂正プログラムに誤りが発生すると、その誤りは副誤り訂正プログラムによって訂正される。
Here, when the
更に、主，副誤り訂正プログラムの一方に、冗長データでは訂正できない誤りが発生し、且つ他方のプログラムにも誤りが発生している場合には、簡易誤り訂正プログラムが起動されて、他方のプログラムの誤りが発生していない部分により修復が可能であれば、当該部分を一方の側にコピーして修復を図る。主，副誤り訂正プログラムは同一内容のプログラムであり、双方で同じプログラムステップに相当するアドレスに、同時に誤りが発生する確率は極めて低い。したがって、これらの作用により３重に誤り訂正を行うことが可能となっている。 Furthermore, if an error that cannot be corrected with redundant data has occurred in one of the main and sub error correction programs, and an error has also occurred in the other program, the simple error correction program is started and the other program is started. If the error can be repaired by the part where the error is not generated, the part is copied to one side to be repaired. The main and sub error correction programs are programs having the same contents, and the probability of errors occurring at the same time at addresses corresponding to the same program steps is extremely low. Therefore, it is possible to perform error correction three times by these actions.
ここでプログラムとして実行されるオブジェクトコードは、ビット対Ｆ，Ｒの片側、即ち、０を０１、１を１０とした元のプログラムと同じ値の側である。
以上のように第６実施形態によれば、ＲＦＩＤタグ１０Ａにおけるメモリ部６ａに、一般プログラムと共に、主誤り訂正プログラム，副誤り訂正プログラム及び簡易誤り訂正プログラムを配置し、データ領域１０１には、これらの各プログラムについて誤り訂正を行うための冗長データを配置する。そして、主誤り訂正プログラムは、一般プログラム，副及び簡易誤り訂正プログラムに発生した誤りを訂正し、副誤り訂正プログラムは、主誤り訂正プログラムに発生した誤りを訂正し、主，副誤り訂正プログラムの一方に、冗長データでは訂正できない誤りが発生し、且つ他方のプログラムにも誤りが発生している場合には、簡易誤り訂正プログラムによって、主，副誤り訂正プログラム中の誤りが発生していない部分を他方にコピーして修復するようにした。したがって、ＲＦＩＤタグ１０Ａが、放射能や宇宙線等の被曝環境下や高温環境下に配置されている場合でも、一般プログラムに発生した誤りを極めて高い確率で訂正することができる。
Here, the object code executed as a program is one side of the bit pair F, R, that is, the same value side as the original program with 0 being 01 and 1 being 10.
As described above, according to the sixth embodiment, the main error correction program, the sub error correction program, and the simple error correction program are arranged together with the general program in the
尚、上記の誤り検出・誤り訂正処理については、タグリーダ／ライタ１２Ａにおいても、図４（ｂ）に示すメモリ部１９のプログラム領域３０３〜３０５に、同様の主，副，簡易誤り訂正プログラムが配置されているので、プログラム領域３０２〜３０５及びデータ領域３０１について同様の処理が行われる。
As for the above error detection / correction processing, similar main, sub, and simple error correction programs are arranged in the
＜第７実施形態＞
図２９及び図３０は、本発明の第７実施形態を示す。図２９は図６（ａ）相当図であり、ここではメインデータ領域２１０と、第１誤り検出符号（第１冗長データ）領域２２１に代わる第３冗長データ領域２２３とを示しており、第１誤り検出符号Ｅ，第２誤り検出符号Ｆ，Ｇとは異なる第３誤り検出符号データを用いる場合を説明する。図２９及び図３０に示す各ビットの図示パターン（網掛け等）は、同じパターンのビットが同じビット列に属することを示している。
<Seventh embodiment>
29 and 30 show a seventh embodiment of the present invention. FIG. 29 is a diagram corresponding to FIG. 6A, and shows a
例えば図２９では、１アドレス増加する毎に、ビット位置を１ビットずつずらしたビットをとることで、８ビットを組み合わせたビット列を構成し、その８ビットデータについて４ビットの誤り検出符号を付加する（第３誤り検出符号）。例えば、データＤ０，０、Ｄ１，１、Ｄ２，２、〜Ｄ７，７が同一のビット列に属しており、このビット列に対して、同様に、アドレスが増加する毎にビット位置を１ビットずつずらした配列で、冗長データＥ０，０、Ｅ１，１、Ｅ２，２、Ｅ３，３が生成されている。また、第２ビットのデータＤ０，１から始まるビット列については、末尾のビットは第１ビットのデータＤ，０となり、第３ビットのデータＤ０，２から始まるビット列については、７ビット目は第１ビットのデータＤ６，０，末尾のビットは第２ビットのデータＤ７，１となる。 For example, in FIG. 29, each time the address is increased, the bit position is shifted by 1 bit to form a bit string combining 8 bits, and a 4-bit error detection code is added to the 8-bit data. (Third error detection code). For example, the data D0, 0, D1, 1, D2, 2,..., D7, 7 belong to the same bit string. Similarly, with respect to this bit string, the bit position is shifted by one bit each time the address increases. In this arrangement, redundant data E0, 0, E1, 1, E2, 2, E3, 3 are generated. For the bit string starting from the second bit data D0,1, the last bit is the first bit data D, 0, and for the bit string starting from the third bit data D0,2, the seventh bit is the first bit. The bit data D6,0 and the last bit are the second bit data D7,1.
図３０では、２アドレスが増加する毎に、ビット位置を１ビットずつずらしたビットをとることで、８ビットを組み合わせたビット列を構成している。例えば、データＤ０，０、Ｄ２，１、Ｄ６，３、Ｄ０，４、Ｄ２，５、Ｄ４，６、Ｄ６，７が同一のビット列に属しており、このビット列に対して、同様に、２アドレスが増加する毎にビット位置を１ビットずつずらした配列で、冗長データＥ０，０、Ｅ２，１、Ｅ４，２、Ｅ６，３が生成されている。すなわち、「アドレスが増加する毎に」と言ってもその範囲は１ワードのデータビット数で制限され、最初のビットを取得するアドレスから「＋７」を超えることはなく、「＋７」を超える分は「８」を減じたアドレスに折り返される。
In FIG. 30, every
第３誤り検出符号を付すためのビット列を構成するパターンは、図２９，図３０に示すものに限らない。例えば１アドレスが増加する毎に、ビット位置を２ビットずつ，或いは３ビットずつずらしたビットをとっても良い。 The pattern constituting the bit string for attaching the third error detection code is not limited to those shown in FIGS. For example, every time one address increases, the bit position may be shifted by 2 bits or 3 bits.
また、図２９，図３０では説明の都合上、第３冗長データ領域２２３を図６（ａ）に示す第１冗長データ領域２２１に置き換えて示しているが、実際にはこれらは異なるデータ領域であり独立に存在するので、第３誤り検出符号は、第１，第２誤り検出符号と併用して誤り検出に使用することが可能である。そして、第３冗長データ領域２２３については、必ずしも対応するビット列と同様の配列にする必要はなく、例えば第１誤り検出符号と同様の配列にしても良い。
In FIGS. 29 and 30, for the sake of explanation, the third
以上のように、第７実施形態によれば、アドレスが増加する毎にビット位置を１ビット以上ずつずらしてなるビット列について、第３誤り検出符号を付すようにした。これにより、データ領域２１０において、通常のデータ配列について誤りが連続するバースト誤りが発生しているとしても、上記のビット列に関しては、誤りが生じているビットの数を少なくすることができる。したがって、第３誤り検出符号に基づき誤り検出を行い、誤りを訂正すれば、より多くの誤りを訂正できる可能性を向上させることができる。
As described above, according to the seventh embodiment, the third error detection code is attached to the bit string in which the bit position is shifted by 1 bit or more every time the address increases. As a result, even if a burst error in which errors occur continuously in a normal data array has occurred in the
本発明は上記し且つ図面に記載した実施形態にのみ限定されるものではなく、上記したデータ管理方法について、制御部によりデータの読取り及び書込みが行われる不揮発性記憶手段を備えた各種のメモリ装置に適用することができる。 The present invention is not limited only to the embodiments described above and illustrated in the drawings, and various memory devices including nonvolatile storage means for reading and writing data by a control unit in the data management method described above. Can be applied to.
上記実施形態のタグリーダ／ライタ１２は、タグ側メモリ部６ｃから読出したデータについて誤り検出処理や誤り訂正処理を行う構成としたが、自身のメモリ部１９に係るデータについて誤り検出処理や誤り訂正処理を行うようにしてもよい。即ち、タグリーダ／ライタ１２も、内蔵するマスタ側記憶手段たるメモリ部１９に、前記データエラーが頻発する環境下で用いるケースも想定されることから、データと共に当該データの誤りを訂正するための冗長データを記憶させておく。そして、冗長データとして上記実施形態と同様のビット対等を用いて誤り検出処理や誤り訂正処理を行うことにより、タグリーダ／ライタ１２についても、データエラーの発生を防止し且つ正常に機能させることができる。
The tag reader /
また、マスタ側記憶手段たるメモリ部１９において、前述した主誤り訂正プログラム及び副誤り訂正プログラム、並びにこれらの誤り訂正プログラムの誤りを訂正するための冗長データ等について、タグリーダ／ライタ１２自身が正常に機能するためのデータとして構成することで、タグリーダ／ライタ１２もＲＦＩＤタグ１０Ｃと同様に信頼性を高めることができる。
Further, in the
ここで、例えばハンディ型タグリーダ／ライタ１２Ａの電源が投入された時、制御部１８は、メモリ部１９から読出したデータのうち少なくとも当該制御部１８により実行される制御プログラムについてその冗長データをもとに誤り検出処理を行うように構成する。これによれば、メモリ部１９にデータエラーが発生していても、制御プログラムを実行する前に、そのプログラムの誤りを優先的に検出して訂正することができ、正常に起動させることができる。
Here, for example, when the handheld tag reader /
また、アクティブ型のＲＦＩＤタグ１０Ａの電源が投入された時、制御部５ａは、自身のメモリ部６ａから読出したデータのうち少なくとも当該制御部５ａにより実行される制御プログラムについてその冗長データをもとに誤り検出処理を行うように構成する。これによれば、ＲＦＩＤタグ１０Ａにおいて、上記と同様に制御プログラムを実行する前に、そのプログラムの誤りを優先的に検出して訂正することができ、正常に起動させることができる。
When the
例えば前記ＲＦＩＤタグ１０Ｃは別個に、他のＲＦＩＤタグ１０Ｃを備え、ビット対Ｆ，Ｒのうちの一方のビットＦを、一方のＲＦＩＤタグ１０Ｃのタグ側メモリ部６ｃに書込み、他方のビットＲを、他方のＲＦＩＤタグ１０Ｃのタグ側メモリ部６ｃに書込む。そして、ＲＷ側制御部１８は、双方のタグ側メモリ部６ｃ，６ｃからデータを読出することにより、ビット対Ｆ，Ｒに基づく誤り検出処理を行う。これによれば、一方のタグ側メモリ部６ｃには本来のデータが記憶され、そのデータを反転した反転データが他方のタグ側メモリ部６ｃに記憶されることから、一対のＲＦＩＤタグ１０Ｃを用いて第１実施形態と同様の効果を得ることができる。
For example, the
ＲＦＩＤタグ１０の種類１０Ａ〜１０Ｃとタグリーダ／ライタ１２の種類１２Ａ，１２Ｂとの各組合わせ（図２参照）に応じて、ＲＦＩＤタグ１０Ａ側が主体となり、或はタグリーダ／ライタ１２Ａ，１２Ｂ側が主体となって、上記した各種の処理を実行することで、ＲＦＩＤタグ１０とタグリーダ／ライタ１２との双方について信頼性を高めることのできるデータ管理方法を提供することができる。
Depending on the combination of the
また、前記ハミング符号の他、拡張ゴレイ符号を用いて誤り検出処理を行い、或は誤り訂正処理を行うようにしてもよい。具体的には、例えば１２ビットのメインデータに対して、エラー訂正用ビットの数を１２として２４ビットの符号語に置き換える拡張ゴレイ符号を形成する。この場合、７ビット誤り検出機能を備えるか、或は４ビット誤り検出機能及び３ビット誤り訂正機能を備える等、適宜設定することができる。よって、ハミング符号に比し、多くの記憶領域が必要となるが、誤り検出機能或は誤り訂正機能を高めることができる。 In addition to the Hamming code, an extended Golay code may be used to perform error detection processing or error correction processing. Specifically, for example, an extended Golay code is formed by replacing a 12-bit main data with a 24-bit code word with 12 error correction bits. In this case, a 7-bit error detection function or a 4-bit error detection function and a 3-bit error correction function can be set as appropriate. Therefore, a larger storage area is required compared to the Hamming code, but the error detection function or error correction function can be enhanced.
上記したデータ管理システム１１或はデータ管理方法は、制御部によってデータの読取り及び書込みが行われる不揮発性記憶手段を有する電子機器や記憶装置一般に適用できるものである。即ち、電子機器や記憶装置としては、データ及びプログラムと共に当該データ等の誤りを訂正するための前記冗長データが記憶された不揮発性記憶手段と、前記不揮発性記憶手段に対するデータの読取り及び書込みを制御する制御部とを備えたものであればよい。従って、電子機器や記憶装置としては、マスタとスレーブとの関係にあるＲＦＩＤタグやタグリーダ／ライタに限定するものではなく、パソコンや他の通信機器等において、上記した各種の冗長データをもとに誤り検出処理や誤り訂正処理を行うことで、各実施形態と同様の効果を得ることができる。
The
この他、本発明は、上記ステップＤ１〜Ｄ３の処理を省略したりする等、適宜変更して実施することができ、これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 In addition, the present invention can be implemented with appropriate modifications, such as omitting the processing of steps D1 to D3, and these embodiments and modifications thereof are included in the scope and spirit of the invention. The inventions described in the claims and their equivalents are included.
図面中、２ａ〜２ｃはアンテナ（無線通信手段）、５ａ〜５ｃはスレーブ側制御部、６ａ〜６ｃは不揮発性記憶手段、７ａ〜７ｃは通信部（無線通信手段）、１０，１０Ａ〜１０ＣはＲＦＩＤタグ（スレーブ、記憶装置）、１１はデータ管理システム、１２，１２Ａ，１２Ｂはタグリーダ／ライタ（マスタ、電子機器、記憶装置）、１８はマスタ側制御部、２０は通信部（無線通信手段）、２２はアンテナ（無線通信手段）を示す。 In the drawings, 2a to 2c are antennas (wireless communication means), 5a to 5c are slave side control sections, 6a to 6c are nonvolatile storage means, 7a to 7c are communication sections (wireless communication means), and 10, 10A to 10C are RFID tag (slave, storage device), 11 is a data management system, 12, 12A, 12B are tag reader / writers (master, electronic equipment, storage device), 18 is a master side control unit, 20 is a communication unit (wireless communication means) , 22 indicate antennas (wireless communication means).
Claims (32)
前記スレーブは、データと共に当該データの誤りを訂正するための冗長データが記憶された不揮発性記憶手段と、当該スレーブ全体の制御を行うスレーブ側制御部とを備え、
前記マスタは、前記無線通信手段を介したデータの読出し及び書込みを制御するマスタ側制御部を備え、
前記スレーブ側制御部又は前記マスタ側制御部によって、前記不揮発性記憶手段から読出したデータについて前記冗長データをもとに誤り検出処理を行い、その検出処理において誤りが検出された場合には誤り訂正処理を行う構成にあって、
前記冗長データは、データの各ビットが示す０，１の値の何れか一方を０１、他方を１０とするビット対として符号化したデータを含み、
前記スレーブ側制御部又は前記マスタ側制御部は、前記誤り検出処理において、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断することを特徴とするデータ管理システム。 In a data management system for managing data communicated in a contactless manner between a master and a slave via a wireless communication means,
The slave includes non-volatile storage means in which redundant data for correcting an error in the data is stored together with data, and a slave-side control unit that controls the entire slave.
The master includes a master-side control unit that controls reading and writing of data via the wireless communication unit,
The slave-side control unit or the master-side control unit performs error detection processing based on the redundant data for the data read from the nonvolatile storage unit, and error detection is performed when an error is detected in the detection processing. In the configuration for processing,
The redundant data includes data encoded as a bit pair in which one of 0 and 1 indicated by each bit of data is 01 and the other is 10.
In the error detection process, the slave-side control unit or the master-side control unit determines that there is an error in the bit pair if the values of both bits forming the bit pair in the data read from the nonvolatile storage means are 0. A data management system characterized by being judged to be present.
前記スレーブ側制御部又は前記マスタ側制御部は、前記ビット対に基づく誤り検出処理と、前記誤り検出符号に基づく誤り検出処理との実行が可能に構成されていることを特徴とする請求項１又は２記載のデータ管理システム。 The redundant data includes at least one error detection code of a first error detection code generated for each data and a second error detection code generated for each same bit position of the data,
2. The slave-side control unit or the master-side control unit is configured to be able to execute an error detection process based on the bit pair and an error detection process based on the error detection code. Or the data management system of 2.
誤りが検出されたアドレスごとに前記代入データと前記第１誤り検出符号とをもとに誤りが非検出となるまで誤り訂正処理を行う第１誤り訂正処理と、
同じビット位置の列ごとに前記代入データと前記第２誤り検出符号とをもとに誤りが非検出となるまで誤り訂正処理を行う第２誤り訂正処理とを実行することを特徴とする請求項４記載のデータ管理システム。 When the slave side control unit or the master side control unit detects an error based on an OR operation of both bits forming the bit pair,
First error correction processing for performing error correction processing until no error is detected based on the substitution data and the first error detection code for each address where an error is detected;
2. A second error correction process for executing an error correction process until no error is detected based on the substitution data and the second error detection code for each column of the same bit position. 4. The data management system according to 4.
前記スレーブ側制御部又は前記マスタ側制御部は、前記誤り検出符号用のビット対をなす双方のビットの論理和演算を行うことに基づき、前記誤り検出符号に誤りが有ると判断した場合には、その誤り検出符号が付加された本来のデータから新たな誤り検出符号を生成することを特徴とする請求項３乃至６の何れかに記載のデータ管理システム。 The redundant data includes data encoded as a bit pair for an error detection code in which one of the values 0 and 1 indicated by each bit of the error detection code is 01 and the other is 10.
When the slave side control unit or the master side control unit determines that there is an error in the error detection code based on performing an OR operation on both bits forming the bit pair for the error detection code. 7. A data management system according to claim 3, wherein a new error detection code is generated from the original data to which the error detection code is added.
前記スレーブ側制御部又は前記マスタ側制御部は、多重化された複数のデータ間で対応するビットごとに想定されるデータの誤りパターンに応じて論理演算を行い、その演算により得られたビット列について、前記冗長データをもとに誤り検出処理を行った結果、誤りが検出されなければ、当該ビット列のデータが正しいデータであると判断することを特徴とする請求項１乃至９の何れかに記載のデータ管理システム。 In the nonvolatile storage means, the same data is written in a plurality of different areas, and the data is multiplexed,
The slave-side control unit or the master-side control unit performs a logical operation according to a data error pattern assumed for each corresponding bit between a plurality of multiplexed data, and a bit string obtained by the operation The error detection process based on the redundant data determines that the data of the bit string is correct data if no error is detected as a result of the error detection processing based on the redundant data. Data management system.
前記スレーブ側制御部又は前記マスタ側制御部は、前記ビット対と前記誤り検出符号とをもとに誤り検出処理及び誤り訂正処理を行い、その訂正処理後のデータに誤りが有ると、多重化された複数のデータ間で対応するビットごとに論理和演算を行うことを特徴とする請求項１０記載のデータ管理システム。 The redundant data includes at least one error detection code of a first error detection code generated for each data address and a second error detection code generated for each same bit position,
The slave side control unit or the master side control unit performs error detection processing and error correction processing based on the bit pair and the error detection code, and if there is an error in the data after the correction processing, multiplexing is performed. 11. The data management system according to claim 10, wherein a logical sum operation is performed for each bit corresponding to a plurality of pieces of data.
前記スレーブ側制御部又は前記マスタ側制御部は、前記誤り訂正処理において、前記隣り合うビットのうち誤りが無いビットのデータと前記パリティ符号とをもとにビットの誤りを訂正することを特徴とする請求項１乃至１１の何れかに記載のデータ管理システム。 The redundant data includes, for each bit constituting the data, a parity code added corresponding to a combination of the adjacent bits.
The slave-side control unit or the master-side control unit corrects a bit error based on bit data having no error among the adjacent bits and the parity code in the error correction processing. The data management system according to any one of claims 1 to 11.
前記スレーブ側制御部又は前記マスタ側制御部は、前記不揮発性記憶手段から読出したＩＤデータについてその冗長データをもとに誤り検出処理を行うことを特徴とする請求項１乃至１２の何れかに記載のデータ管理システム。 In the nonvolatile storage means, redundant data of the ID data is stored together with the ID data unique to the slave,
The slave-side control unit or the master-side control unit performs error detection processing on ID data read from the non-volatile storage unit based on redundant data. The data management system described.
前記スレーブ側制御部は、予め設定された所定時間毎に、若しくは他に優先する処理のない時に、前記不揮発性記憶手段からデータを読出す処理を行うことを特徴とする請求項１乃至１７の何れかに記載のデータ管理システム。 The slave has a built-in power source for operating itself,
18. The slave-side control unit performs a process of reading data from the non-volatile storage unit at a predetermined time set in advance or when there is no other priority process. The data management system described in any one.
前記スレーブ側制御部によって実行され、前記スレーブとして機能をなすための制御プログラム、及び当該制御プログラムの誤りを訂正するための冗長データと、
主訂正プログラム及び副訂正プログラム、並びにこれらの訂正プログラムの誤りを訂正するための冗長データとが記憶されており、
前記主訂正プログラム及び前記副訂正プログラムは、互いに同じプログラムであって、
前記主訂正プログラムは、自身以外のプログラム及びデータについて誤り検出処理及び誤り訂正処理の対象とし、前記副訂正プログラムは、前記主訂正プログラムを含むデータについて誤り検出処理及び誤り訂正処理の対象とすることを特徴とする請求項１８または１９記載のデータ管理システム。 The nonvolatile storage means includes
A control program executed by the slave-side control unit to function as the slave, and redundant data for correcting an error in the control program;
Main correction program and sub correction program, and redundant data for correcting errors in these correction programs are stored,
The main correction program and the sub correction program are the same program,
The main correction program is subject to error detection processing and error correction processing for programs and data other than itself, and the sub correction program is subject to error detection processing and error correction processing for data including the main correction program. The data management system according to claim 18 or 19, characterized by the above.
前記ビット対のうちの一方のビットを、一方のスレーブの不揮発性記憶手段に書込み、他方のビットを、他方のスレーブの不揮発性記憶手段に書込み、
前記マスタ側制御部は、双方の前記不揮発性記憶手段からデータを読出することにより、前記ビット対に基づく誤り検出処理を行うこと特徴とする請求項１乃至２３の何れかに記載のデータ管理システム。 In addition to the slave, other slaves are provided,
Write one bit of the bit pair to the non-volatile storage means of one slave, write the other bit to the non-volatile storage means of the other slave,
The data management system according to any one of claims 1 to 23, wherein the master side control unit performs error detection processing based on the bit pair by reading data from both of the nonvolatile storage units. .
前記マスタ側記憶手段には、データと共に当該データの誤りを訂正するための冗長データが記憶されており、
前記冗長データは、データの各ビットが示す０，１の値の何れか一方を０１、他方を１０とするビット対として符号化したデータを含み、
前記マスタ側制御部は、前記マスタ側記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断する誤り検出処理を行うことを特徴とする請求項１乃至２４の何れかに記載のデータ管理システム。 The master includes a non-volatile master storage means for storing data,
The master side storage means stores redundant data for correcting an error in the data along with the data,
The redundant data includes data encoded as a bit pair in which one of 0 and 1 indicated by each bit of data is 01 and the other is 10.
The master-side control unit performs error detection processing for determining that there is an error in the bit pair if the values of both bits forming the bit pair are 0 for the data read from the master-side storage unit. The data management system according to any one of claims 1 to 24.
前記マスタ側制御部によって実行される制御プログラム、及び当該制御プログラムの誤りを訂正するための冗長データと
主訂正プログラム及び副訂正プログラム、並びにこれらの訂正プログラムの誤りを訂正するための冗長データとが記憶されており、
前記主訂正プログラム及び副訂正プログラムは、互いに同じプログラムであって、
前記主訂正プログラムは、自身以外のプログラム及びデータを誤り検出処理及び誤り訂正処理の対象とし、前記副訂正プログラムは、前記主訂正プログラムを誤り検出処理及び誤り訂正処理の対象としたことを特徴とする請求項２５記載のデータ管理システム。 In the master side storage means,
A control program executed by the master side control unit, redundant data for correcting an error in the control program, a main correction program and a sub correction program, and redundant data for correcting an error in these correction programs Remembered,
The main correction program and the sub correction program are the same programs as each other,
The main correction program has a program and data other than itself as a target of error detection processing and error correction processing, and the sub correction program has the main correction program as a target of error detection processing and error correction processing. The data management system according to claim 25.
データと共に当該データの誤りを訂正するための冗長データが記憶された不揮発性記憶手段と、当該ＲＦＩＤタグ全体の制御を行う制御部とを備え、
前記制御部によって、前記不揮発性記憶手段から読出したデータについて前記冗長データをもとに誤り検出処理を行い、その検出処理において誤りが検出された場合には誤り訂正処理を行う構成にあって、
前記冗長データは、データの各ビットが示す０，１の値の何れか一方を０１、他方を１０とするビット対として符号化したデータを含み、
前記制御部は、前記誤り検出処理において、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断することを特徴とするＲＦＩＤタグ。 In an RFID tag having an antenna for exchanging data without contact with an external electronic device,
Non-volatile storage means in which redundant data for correcting an error in the data along with the data is stored, and a control unit that controls the entire RFID tag,
The controller performs an error detection process based on the redundant data for the data read from the nonvolatile storage means, and performs an error correction process when an error is detected in the detection process.
The redundant data includes data encoded as a bit pair in which one of 0 and 1 indicated by each bit of data is 01 and the other is 10.
In the error detection process, the control unit determines that there is an error in the bit pair if the values of both bits forming the bit pair in the data read from the nonvolatile storage means are 0. RFID tag to do.
前記不揮発性記憶手段に対して前記アンテナを介したデータの読取り及び書込みを制御する制御部を備え、
前記制御部によって、前記不揮発性記憶手段から読出したデータについて前記冗長データをもとに誤り検出処理を行い、その検出処理において誤りが検出された場合には誤り訂正処理を行う構成にあって、
前記冗長データは、データの各ビットが示す０，１の値の何れか一方を０１、他方を１０とするビット対として符号化したデータを含み、
前記制御部は、前記誤り検出処理において、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方の値が０であれば前記ビット対に誤りが有ると判断することを特徴とするタグリーダ／ライタ。 In a tag reader / writer provided with an antenna for non-contact communication of data with an RFID tag having nonvolatile storage means in which redundant data for correcting an error of the data together with data is stored.
A control unit for controlling reading and writing of data via the antenna with respect to the nonvolatile storage means;
The controller performs an error detection process based on the redundant data for the data read from the nonvolatile storage means, and performs an error correction process when an error is detected in the detection process.
The redundant data includes data encoded as a bit pair in which one of 0 and 1 indicated by each bit of data is 01 and the other is 10.
In the error detection process, the control unit determines that the bit pair has an error if both values forming the bit pair are 0 with respect to the data read from the nonvolatile storage means. /lighter.
前記不揮発性記憶手段には、データと共に当該データの誤りを訂正するための冗長データが記憶されており、
前記冗長データは、データの各ビットが示す０，１の値の何れか一方を０１、他方を１０とするビット対として符号化したデータを含み、
前記制御部によって、前記不揮発性記憶手段から読出したデータについて前記冗長データをもとに誤り検出処理を行うステップと、
この誤り検出処理において誤りが検出された場合に、前記制御部によって誤り訂正処理を行うステップとを含み、
前記制御部は、前記誤り検出処理を行うステップにおいて、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断することを特徴とするデータ管理方法。 In a data management method for managing data in a nonvolatile storage means in which data is read and written by a control unit,
The nonvolatile storage means stores redundant data for correcting an error in the data together with the data,
The redundant data includes data encoded as a bit pair in which one of 0 and 1 indicated by each bit of data is 01 and the other is 10.
Performing error detection processing based on the redundant data for the data read from the nonvolatile storage means by the control unit;
A step of performing error correction processing by the control unit when an error is detected in the error detection processing,
In the step of performing the error detection process, the control unit determines that there is an error in the bit pair if the values of both bits forming the bit pair in the data read from the nonvolatile storage means are 0. A data management method characterized by the above.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010213676A JP5670687B2 (en) | 2010-09-24 | 2010-09-24 | Data management system, RFID tag and tag reader / writer |
| CN2010800430067A CN102576418A (en) | 2009-09-24 | 2010-09-24 | Rfid tag, tag reader/writer, data management system and data management method |
| PCT/JP2010/066569 WO2011037191A1 (en) | 2009-09-24 | 2010-09-24 | Rfid tag, tag reader/writer, data management system and data management method |
| EP10818863.2A EP2482236A4 (en) | 2009-09-24 | 2010-09-24 | Rfid tag, tag reader/writer, data management system and data management method |
| EP14170400.7A EP2790132A3 (en) | 2009-09-24 | 2010-09-24 | RFID tag |
| JP2010213675A JP5680920B2 (en) | 2009-09-24 | 2010-09-24 | RFID tag and data management system |
| US13/498,014 US20120278676A1 (en) | 2009-09-24 | 2010-09-24 | Rfid tag, tag reader/writer, data management system and data management method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010213676A JP5670687B2 (en) | 2010-09-24 | 2010-09-24 | Data management system, RFID tag and tag reader / writer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012068927A true JP2012068927A (en) | 2012-04-05 |
| JP5670687B2 JP5670687B2 (en) | 2015-02-18 |
Family
ID=46166129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010213676A Expired - Fee Related JP5670687B2 (en) | 2009-09-24 | 2010-09-24 | Data management system, RFID tag and tag reader / writer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5670687B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110909554A (en) * | 2019-10-09 | 2020-03-24 | 威海北洋光电信息技术股份公司 | RFID intelligent bookshelf multi-row synchronous detection method and bookshelf |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH064411A (en) * | 1992-04-28 | 1994-01-14 | Sanyo Electric Co Ltd | Data storage method for memory device having restoring function |
| JP2003501722A (en) * | 1999-06-01 | 2003-01-14 | サン・マイクロシステムズ・インコーポレイテッド | System and method for protecting data and correcting bit errors due to defective elements |
| JP2004281037A (en) * | 2003-03-14 | 2004-10-07 | Quantum Corp | Method and system for correcting data stored in storage medium and computer readable storage medium |
| JP2008117385A (en) * | 2006-11-07 | 2008-05-22 | Samsung Electronics Co Ltd | Apparatus and method for managing security data |
| JP2008250426A (en) * | 2007-03-29 | 2008-10-16 | Omron Corp | Read/write processing method, read/write processing apparatus and rfid tag |
| JP2009080651A (en) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | Semiconductor memory device and its control method |
| JP2010026650A (en) * | 2008-07-16 | 2010-02-04 | Mitsubishi Electric Corp | Control device |
-
2010
- 2010-09-24 JP JP2010213676A patent/JP5670687B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH064411A (en) * | 1992-04-28 | 1994-01-14 | Sanyo Electric Co Ltd | Data storage method for memory device having restoring function |
| JP2003501722A (en) * | 1999-06-01 | 2003-01-14 | サン・マイクロシステムズ・インコーポレイテッド | System and method for protecting data and correcting bit errors due to defective elements |
| JP2004281037A (en) * | 2003-03-14 | 2004-10-07 | Quantum Corp | Method and system for correcting data stored in storage medium and computer readable storage medium |
| JP2008117385A (en) * | 2006-11-07 | 2008-05-22 | Samsung Electronics Co Ltd | Apparatus and method for managing security data |
| JP2008250426A (en) * | 2007-03-29 | 2008-10-16 | Omron Corp | Read/write processing method, read/write processing apparatus and rfid tag |
| JP2009080651A (en) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | Semiconductor memory device and its control method |
| JP2010026650A (en) * | 2008-07-16 | 2010-02-04 | Mitsubishi Electric Corp | Control device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110909554A (en) * | 2019-10-09 | 2020-03-24 | 威海北洋光电信息技术股份公司 | RFID intelligent bookshelf multi-row synchronous detection method and bookshelf |
| CN110909554B (en) * | 2019-10-09 | 2023-04-04 | 威海北洋光电信息技术股份公司 | RFID intelligent bookshelf multi-row synchronous detection method and bookshelf |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5670687B2 (en) | 2015-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5680920B2 (en) | RFID tag and data management system | |
| US9058288B2 (en) | Redundant storage in non-volatile memory by storing redundancy information in volatile memory | |
| US20170123921A1 (en) | Redundant array of independent disks (raid) write hole solutions | |
| US10319461B2 (en) | Low-overhead mechanism to detect address faults in ECC-protected memories | |
| US10248497B2 (en) | Error detection and correction utilizing locally stored parity information | |
| CN103631670B (en) | Memorizer memory devices, Memory Controller and data processing method | |
| JP2015018451A (en) | Memory controller, storage device, and memory control method | |
| CN105843699A (en) | Error monitoring of a memory device containing embedded error correction | |
| US20080072119A1 (en) | Allowable bit errors per sector in memory devices | |
| CN101908376B (en) | Non-volatile storage device and control method thereof | |
| US9252810B2 (en) | Memory system and method of controlling memory system | |
| US20200065187A1 (en) | Data access method, memory control circuit unit and memory storage device | |
| WO2015133982A1 (en) | Dram row sparing | |
| CN103988182A (en) | Dynamic error handling using parity and redundant rows | |
| JP2014099174A (en) | Memory controller for partial data stored in memory device and method for changing the same partial data | |
| TWI640997B (en) | Data protecting method, memory control circuit unit and memory storage apparatus | |
| CN106843744A (en) | Data programming method and internal storing memory | |
| CN109426582B (en) | Method and controller for data processing of storage device for error handling | |
| US20140229796A1 (en) | Electronic Control Apparatus | |
| JP5670687B2 (en) | Data management system, RFID tag and tag reader / writer | |
| US10372535B2 (en) | Encoding method and a memory storage apparatus using the same | |
| KR101212679B1 (en) | Semiconductor memory device and method of operating the same | |
| US9043655B2 (en) | Apparatus and control method | |
| CN102591738B (en) | Data managing method, Memory Controller and in-line memory storage device | |
| CN105005513A (en) | Detection and fault-tolerant device and method for cache multi-digit data upset errors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130920 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140819 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141125 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141218 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5670687 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |